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特表2024-541584向上したスルー性能及び低静止電流を備えるトランスコンダクタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-08
(54)【発明の名称】向上したスルー性能及び低静止電流を備えるトランスコンダクタ
(51)【国際特許分類】
H03F 3/45 20060101AFI20241031BHJP
H03F 3/34 20060101ALI20241031BHJP
H03F 1/32 20060101ALN20241031BHJP
【ＦＩ】
H03F3/45
H03F3/34 230
H03F1/32
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024532177
(86)(22)【出願日】2022-11-29
(85)【翻訳文提出日】2024-07-16
(86)【国際出願番号】 US2022051158
(87)【国際公開番号】W WO2023097099
(87)【国際公開日】2023-06-01
(31)【優先権主張番号】17/537,358
(32)【優先日】2021-11-29
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】アンモル シャルマ
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AC21
5J500AC92
5J500AF09
5J500AF10
5J500AF15
5J500AH09
5J500AH25
5J500AK08
5J500AK09
5J500AK28
5J500AM02
5J500AT01
5J500DN22
5J500DN23
5J500DP01
(57)【要約】
半導体デバイス（２００）が、基準電位入力（２０６）とフィードバック電位入力（２１０）の間の差の関数として出力電流を提供する低電力高速差動トランスコンダクタ（２０２）を含む。トランスコンダクタンスは基準電位及びフィードバック電位間の差の絶対値が増加するにつれて増加する。トランスコンダクタは基準電位を受け取るための基準入力段（２０４）と基準入力段に直列に結合される基準負荷（２２０）とを含む。トランスコンダクタはフィードバック電位を受け取るためのフィードバック入力段（２０８）とフィードバック入力段に直列に結合されるフィードバック負荷（２２４）とを含む。トランスコンダクタは基準入力段及びフィードバック入力段を介して総電流を制御するよう構成される電流制限構成要素（２１２）も含む。トランスコンダクタは、基準電位及びフィードバック電位間の差に起因する総電流の変化を補償する、基準負荷から電流制限構成要素への負のフィードバック経路（２３６）を含む。
【特許請求の範囲】
【請求項1】
トランスコンダクタを含む半導体デバイスであって、基準電位を受け取るように構成される基準入力段と、
フィードバック電位を受け取るように構成されるフィードバック入力段と、
前記基準入力段及び前記フィードバック入力段を介して総電流を制御するように構成される、電流制限構成要素と、
前記基準入力段に直列に結合される基準負荷と、
前記フィードバック入力段に直列に結合されるフィードバック負荷と、
出力バッファを介して前記フィードバック負荷に結合される出力電流端子と、
前記基準負荷から前記電流制限構成要素への負のフィードバックループと、
を含み、
前記出力電流端子が、前記基準電位と前記フィードバック電位との差の関数である出力電流を提供するように構成され、
前記負のフィードバックループが、前記基準電位と前記フィードバック電位との差に起因して前記総電流における変化を補償するように構成され、前記基準電位と前記フィードバック電位との前記差が、前記基準電位から前記フィードバック電位を減じたものである、
半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、前記トランスコンダクタのトランスコンダクタンスが、前記基準電位と前記フィードバック電位との間の前記差の絶対値が増加するにつれて増加する、半導体デバイス。
【請求項3】
請求項１に記載の半導体デバイスであって、前記トランスコンダクタが、吸込み（sunk）出力機能性を備える前記出力電流を提供するように構成され、前記出力電流が、前記半導体デバイスの前記出力電流端子と接地端子との間に接続される出力ドライバを制御することによって制御される、半導体デバイス。
【請求項4】
請求項１に記載の半導体デバイスであって、前記トランスコンダクタが、ソース(sourced)出力機能性を備える前記出力電流を提供するように構成され、前記出力電流が、前記半導体デバイスの前記出力電流端子と電力端子との間に接続される出力ドライバを制御することによって制御される、半導体デバイス。
【請求項5】
請求項１に記載の半導体デバイスであって、前記トランスコンダクタが、双方向出力機能性を備える前記出力電流を提供するように構成され、前記出力電流が、前記半導体デバイスの前記出力電流端子と電力端子との間に接続される出力ドライバを制御することと、前記半導体デバイスの前記出力電流端子と接地端子との間に接続される別の出力ドライバを制御することと、によって制御される、半導体デバイス。
【請求項6】
請求項１に記載の半導体デバイスであって、前記トランスコンダクタが、前記出力電流の相補極性を提供するように構成され、そのため、前記出力電流が、前記基準電位と前記フィードバック電位との間の前記差が増加するときに減少し、前記基準電位と前記フィードバック電位との間の前記差が減少するときに増加するようになっている、半導体デバイス。
【請求項7】
請求項１に記載の半導体デバイスであって、前記トランスコンダクタが、前記出力電流の非相補極性を提供するように構成され、そのため、前記出力電流が、前記基準電位と前記フィードバック電位との間の前記差が増加するときに増加し、前記基準電位と前記フィードバック電位との間の前記差が減少するときに増加するようになっている、半導体デバイス。
【請求項8】
請求項１に記載の半導体デバイスであって、前記電流制限構成要素がｎチャネル電界効果トランジスタ（ＮＦＥＴ）を含む、半導体デバイス。
【請求項9】
請求項１に記載の半導体デバイスであって、前記電流制限構成要素がｐチャネル電界効果トランジスタ（ＰＦＥＴ）を含む、半導体デバイス。
【請求項10】
請求項１に記載の半導体デバイスであって、前記基準負荷がＮＦＥＴを含む、半導体デバイス。
【請求項11】
請求項１に記載の半導体デバイスであって、前記フィードバック負荷がＮＦＥＴを含む、半導体デバイス。
【請求項12】
請求項１に記載の半導体デバイスであって、前記負のフィードバックループが反転バッファを含む、半導体デバイス。
【請求項13】
請求項１２に記載の半導体デバイスであって、前記反転バッファが、制御ドライバに直列に結合される制御負荷を含む、半導体デバイス。
【請求項14】
請求項１３に記載の半導体デバイスであって、前記制御ドライバが、前記基準負荷及び前記基準入力段に接続される、半導体デバイス。
【請求項15】
請求項１３に記載の半導体デバイスであって、前記電流制限構成要素が、前記制御負荷及び前記制御ドライバに接続される、半導体デバイス。
【請求項16】
請求項１３に記載の半導体デバイスであって、前記制御負荷がＰＦＥＴとして実装され、前記制御ドライバがＮＦＥＴとして実装される、半導体デバイス。
【請求項17】
請求項１に記載の半導体デバイスであって、前記電流制限構成要素に直列に結合される電流センサを更に含む、半導体デバイス。
【請求項18】
請求項１に記載の半導体デバイスであって、更に、前記電流制限構成要素と前記基準入力段との間に直列に結合される第１の抵抗器と、
前記電流制限構成要素と前記フィードバック入力段との間に直列に結合される第２の抵抗器と、
を含む、半導体デバイス。
【請求項19】
請求項１に記載の半導体デバイスであって、前記出力バッファが、増幅されたトランスコンダクタンスを提供するように構成される増幅器を含む、半導体デバイス。
【請求項20】
請求項１に記載の半導体デバイスであって、前記基準入力段が第１の基準入力段であり、
前記フィードバック入力段が第１のフィードバック入力段であり、
前記電流制限構成要素が第１の電流制限構成要素であり、
前記基準負荷が第１の基準負荷であり、
前記フィードバック負荷が第１のフィードバック負荷であり、
前記出力バッファが第１の出力バッファであり、
前記負のフィードバックループが第１の負のフィードバックループであり、
前記総電流が第１の総電流であり、
前記半導体デバイスがさらに、
前記基準電位を受け取るように構成される第２の基準入力段と、
前記フィードバック電位を受け取るように構成される第２のフィードバック入力段と、
前記第２の基準入力段及び前記第２のフィードバック入力段を介して総電流を制御するように構成される、第２の電流制限構成要素と、
前記第２の基準入力段に直列に結合される第２の基準負荷と、
前記第２のフィードバック入力段に直列に結合される第２のフィードバック負荷と、
前記第２のフィードバック負荷と前記電流出力電流端子との間に結合される、第２の出力バッファと、
前記第２の基準負荷から前記第２の電流制限構成要素への第２の負のフィードバックループと、
を含み、
前記第２の負のフィードバックループが、前記基準電位と前記フィードバック電位との差に起因して、前記第２の基準入力段及び前記第２のフィードバック入力段を介する前記総電流における変化を補償するように構成される、
半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本記載は、半導体デバイスの分野に関する。より具体的に言えば、限定はしないが、本記載は半導体デバイスにおけるトランスコンダクタに関する。
【背景技術】
【0002】
差動トランスコンダクタは、２つの電圧入力間の差のほぼ線形の関数である出力電流を提供する。差動トランスコンダクタは、例えば、電圧レギュレータ、フィルタ、及び増幅器において用いられる。差動トランスコンダクタの２つの重要な性能パラメータは、スルーレート及び静止電流である。スルーレートは、２つの電圧入力が異なるときの出力電流の尺度である。静止電流は、２つの電圧入力が等しいとき、差動トランスコンダクタによって消費される電流の尺度である。
【発明の概要】
【0003】
本記載は、本明細書ではトランスコンダクタと称する低電力高速差動トランスコンダクタを含む、半導体デバイスを説明する。トランスコンダクタは、基準電位を受け取るように構成される基準入力段と、基準入力段に直列に結合される基準負荷とを含む。トランスコンダクタは、フィードバック電位を受け取るように構成されるフィードバック入力段と、フィードバック入力段に直列に結合されるフィードバック負荷とを含む。トランスコンダクタは更に、基準入力段及びフィードバック入力段を介して総電流を制御するように構成される電流制限構成要素を含む。トランスコンダクタは、基準電位とフィードバック電位との間の差の関数である出力電流を提供するように構成される出力電流端子を含む。トランスコンダクタは、基準電位がフィードバック電位とは異なるとき、総電流における変化を補償するように構成される、基準負荷から電流制限構成要素への負のフィードバック経路を含む。トランスコンダクタンスは、基準電位とフィードバック電位との間の差における変化に対する、出力電流端子での出力電流における変化の比であり、基準電位とフィードバック電位との間の差の絶対値が増加するにつれて増加する。
【図面の簡単な説明】
【0004】
【図1】トランスコンダクタンス及び出力電流に対する、例示のトランスコンダクタについての基準電位とフィードバック電位との間の差を示すグラフである。
【0005】
【図2】例示のトランスコンダクタを含む半導体デバイスの概念概略図である。
【0006】
【図3】例示のトランスコンダクタを示す回路概略図である。
【0007】
【図4】別の例示のトランスコンダクタを示す回路概略図である。
【0008】
【図5】別の例示のトランスコンダクタを示す回路概略図である。
【0009】
【図6】別の例示のトランスコンダクタを示す回路概略図である。
【0010】
【図7】別の例示のトランスコンダクタを示す回路概略図である。
【0011】
【図8】別の例示のトランスコンダクタを示す回路概略図である。
【0012】
【図9】別の例示のトランスコンダクタを示す回路概略図である。
【発明を実施するための形態】
【0013】
図面は必ずしも一定の縮尺で描かれていない。本記載は、行為又は事象の例示される順に限定されず、いくつかの行為又は事象が、異なる順で、及び／又は他の行為又は事象と同時に、生じ得る。また、いくつかの例示される行為又は事象は任意選択である。
【0014】
本明細書で例示されるいくつかの例は、奥行き及び幅を有する様々な領域を備える２次元図で示されているが、それらの領域は、実際には３次元構造であるデバイスの一部を図示し得る。したがって、それらの領域は、実際のデバイス上で製作されるとき、長さ、幅、及び奥行きを含む３次元を有する。
【0015】
トランスコンダクタは、基準電位を受け取るように構成される基準入力段と、フィードバック電位を受け取るように構成されるフィードバック入力段とを含む。電流制限構成要素が、基準入力段及びフィードバック入力段を介して総電流を制御する。基準負荷が基準入力段に直列に結合され、フィードバック負荷がフィードバック入力段に直列に結合される。出力電流ノードが、出力電流を提供するように構成される。トランスコンダクタンスを増加させることは、基準電位がフィードバック電位とは異なるときに総電流における変化を補償するように構成される、基準負荷から電流制限構成要素への負のフィードバック経路によって達成される。基準入力段及びフィードバック入力段に直列の電流制限構成要素を有する結果、フィードバック電位が基準電位と等しいとき、トランスコンダクタはより少ない電力を引き出すことになり、これは、有利なことに、正のフィードバックループを備えるトランスコンダクタを有する半導体デバイスと比べて、半導体デバイスの静止電流を減少させ得る。本トランスコンダクタの更なる利点が、フィードバック電位が基準電位とは異なるときの出力電流であるスルー電流が、フィードバック電位が基準電位と等しいときには存在しないことであり、これは静止電流を更に減少させ得る。
【0016】
いくつかの例において、トランスコンダクタは、吸込み(sunk)出力機能性を提供し得、この例では、出力電流は、半導体デバイスの出力ノードと接地端子との間に接続される出力ドライバを制御することによって制御される。いくつかの例において、トランスコンダクタはソース（sourced）出力機能性を提供し得、この例では、出力電流は、半導体デバイスの出力ノードと電力端子との間に接続される出力ドライバを制御することによって制御される。いくつかの例において、トランスコンダクタは双方向出力機能性を提供し得、この例では、出力電流は、半導体デバイスの出力ノードと電力端子との間に接続される出力ドライバを制御することによって、並びに、半導体デバイスの出力ノードと接地端子との間に接続される別の出力ドライバを制御することによって、制御される。いくつかの例において、トランスコンダクタは、出力電流の相補極性を提供し得、この例では、基準電位とフィードバック電位との間の差が増加するとき、出力電流は減少し、その逆も同様である。基準電位とフィードバック電位との間の差は、本説明の目的で、基準電位からフィードバック電位を減じたものとして定義される。いくつかの例において、トランスコンダクタは、出力電流の非相補極性を提供し得、この例では、基準電位とフィードバック電位との間の差が増加するとき、出力電流は増加し、その逆も同様である。
【0017】
本説明の目的で、或る構成要素が別の構成要素に「接続」又は「結合」されていると記載される場合、それは、他方の要素に直接接続又は直接結合されてもよく、或いは介在構成要素が存在してもよい。いずれの場合も、共に結合又は接続される構成要素は、結合又は接続された構成要素間で、直流（ＤＣ）導電性があり得る。或る構成要素が別の構成要素に「直接結合」又は「直接接続」されていると言及される場合、半導体デバイスの金属相互接続などの導電体の例外の可能性はあるが、他の意図的に配設された介在構成要素は存在しない。構成要素は、構成要素間のＤＣ導電性は可能でないが、相互の誘起効果又は容量効果によって影響を受け得、具体的にその旨の記載がない限り、結合又は接続されているとは見なされない。
【0018】
本記載において、電流フローなどトランスコンダクタの様々な構成要素の動作特性を説明する。説明する構成要素の動作特性は、半導体デバイスの動作の間に生じ、半導体デバイスが動作していないときに現れることは予測されない。
【0019】
図１は、トランスコンダクタンス及び出力電流に対する、例示のトランスコンダクタについての基準電位とフィードバック電位との間の差を示すグラフである。グラフ１００において、横軸は、基準電位とフィードバック電位との間の差である。基準電位とフィードバック電位との間の差は、例として、ミリボルトで表され得る。左縦軸１０２はトランスコンダクタンスである。トランスコンダクタンスは、例として、ボルト当たりのアンペア数である、ジーメンス単位で表され得る。場合によっては、トランスコンダクタンスはミリジーメンス単位で表され得、或いはトランスコンダクタンスはマイクロジーメンス単位で表される場合もある。トランスコンダクタンス曲線１０４は、基準電位とフィードバック電位との間の差について、５ミリボルト内でおよそ０ミリボルトの値の最小値を有する。トランスコンダクタンス曲線１０４は、基準電位とフィードバック電位との間の差の正値及び負値の両方について上向きに凹であり、これは、有利なことに、平坦の又は下向きに湾曲したトランスコンダクタンス曲線を有するトランスコンダクタに比べて、トランスコンダクタに結合される回路についての回復時間を減少させるために一層多くの電流を提供する。この例では、すべてのトランスコンダクタンス値は正である。
【0020】
右縦軸１０６は出力電流である。出力電流は、例として、場合によってはマイクロアンペアの単位で、又は他の場合においてミリアンペアで、表され得る。この例では、出力電流曲線１０８は、すべてが正であるトランスコンダクタンス値と一貫して、基準電位とフィードバック電位との間の差の正の値について上向きに凹であり、差の負の値については下向きに凹である。
【0021】
図２は、例示のトランスコンダクタを含む、半導体デバイスの概念概略図である。半導体デバイス２００は、例として、電圧レギュレータ、高速増幅器、又はフィルタとして実装され得る。トランスコンダクタ２０２は、基準入力ポート２０６において、図２において「ＶＲＥＦ」と標示される基準電位を受け取るように構成される基準入力段２０４を含む。トランスコンダクタ２０２は、フィードバック入力ポート２１０において、図２において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成されるフィードバック入力段２０８を含む。この例では、基準入力段２０４は負のトランスコンダクタンスを有し、基準電位ＶＲＥＦが増加することで基準入力段２０４を介する電流は減少し、その逆も同様である。同様に、フィードバック入力段２０８は負のトランスコンダクタンスを有し、フィードバック電位ＶＦＢが増加することでフィードバック入力段２０８を介する電流は減少し、その逆も同様である。
【0022】
トランスコンダクタ２０２は、分岐ノード２１４において、基準入力段２０４及びフィードバック入力段２０８に直列に結合される電流制限構成要素２１２を含む。基準入力段２０４及びフィードバック入力段２０８は、図２に示されるように、並列の電流経路にある。電流制限構成要素２１２は電流制御ノード２１６を有する。電流制限構成要素２１２を介する電流は、半導体デバイス２００の動作の間、図２において電流制御ノード２１６上の「ＶＣＴＬ１」と標示される第１の制御電位によって調整される。この例の電流制限構成要素２１２は、正のトランスコンダクタンスを有し、電流制御ノード２１６上の第１の制御電位ＶＣＴＬ１が増加することで、電流制限構成要素２１２を介する電流は増加し、その逆も同様である。電流制限構成要素２１２は、基準入力段２０４及びフィードバック入力段２０８への接続とは反対の電力端子２１８に接続される。電力端子２１８は、図２において「ＶＤＤ」と標示される正の電力電位において、電流をトランスコンダクタ２０２に提供するように構成され、そのため、電力端子２１８からの電流が、電流制限構成要素２１２を介して基準入力段２０４及びフィードバック入力段２０８へ流れることになる。電流制限構成要素２１２を介する電流は、図２において「ＩＲＥＦ」と標示される基準入力段２０４を介する基準電流と、図２において「ＩＦＢ」と標示されるフィードバック入力段２０８を介するフィードバック電流とに分けられる。
【0023】
トランスコンダクタ２０２は基準負荷２２０を含み、基準負荷２２０は、制御信号ノード２２２を介して基準入力段２０４に接続される。基準電流ＩＲＥＦは、基準入力段２０４、制御信号ノード２２２、及び基準負荷２２０を介して流れる。基準負荷２２０は、図２に概略的に示されるように、基準負荷２２０を介する基準電流ＩＲＥＦの関数として変動するインピーダンスを有し得、そのため、制御信号ノード２２２において、図２において「ＶＣＴＬ２」と標示される第２の制御電位が、基準電流ＩＲＥＦの関数となる。
【0024】
トランスコンダクタ２０２は、出力信号ノード２２６を介してフィードバック入力段２０８に接続されるフィードバック負荷２２４を含む。フィードバック入力段２０８を介するフィードバック電流ＩＦＢは、出力信号ノード２２６及びフィードバック負荷２２４を介して流れる。フィードバック負荷２２４は、図２に概略的に示されるように、フィードバック負荷２２４を介するフィードバック電流ＩＦＢの関数として変動するインピーダンスを有し得、そのため、制御信号ノード２２２において、図２において「ＶＳＩＧ」と標示される出力信号電位が、フィードバック電流ＩＦＢの関数となる。
【0025】
基準負荷２２０及びフィードバック負荷２２４は、それぞれ、基準入力段２０４及びフィードバック入力段２０８への接続とは反対の接地端子２２８に接続される。接地端子２２８は、図２において「ＶＳＳ」と標示される接地電位において電流を受け取るように構成される。基準電流ＩＲＥＦ及びフィードバック電流ＩＦＢは、接地端子２２８へ流れる。
【0026】
トランスコンダクタ２０２は出力電流端子２３０を含み、出力電流端子２３０は、出力バッファ２３２を介して出力信号ノード２２６に結合される。出力バッファ２３２は、出力信号ノード２２６における出力信号電位ＶＳＩＧを、出力電流端子２３０を介して流れる、図２において「ＩＯＵＴ」と標示される出力電流へと変換する。
【0027】
制御信号ノード２２２は、図２に示されるように、反転制御バッファ２３４を介して電流制限構成要素２１２の電流制御ノード２１６に結合され、そのため、第１の制御電位ＶＣＴＬ１は、第２の制御電位ＶＣＴＬ２に対して負の相関関係を有する。制御信号ノード２２２を、反転制御バッファ２３４を介して電流制御ノード２１６に結合すると、負のフィードバック経路２３６が提供され、負のフィードバック経路２３６は、フィードバック電位ＶＦＢにおける変動に起因してフィードバック電流ＩＦＢが変化するときに分岐ノード２１４において、図２において「ＶＨＥＡＤ」と標示されるヘッド電位における変動を補償する。半導体デバイス２００の動作の間、フィードバック電位ＶＦＢが減少するとき、フィードバック入力段２０８のインピーダンスが減少し、フィードバック入力段２０８の負のトランスコンダクタンスに起因してフィードバック電流ＩＦＢが増加して、出力信号電位ＶＳＩＧを増加させ、出力電流ＩＯＵＴを増加させる。フィードバック入力段２０８のインピーダンスが減少するのでヘッド電位ＶＨＥＡＤは減少して、基準電流ＶＲＥＦを減少させ、第２の制御電位ＶＣＴＬ２を減少させる。反転制御バッファ２３４は、第１の制御電位ＶＣＴＬ１を増加させ、これは、電流制限構成要素２１２のインピーダンスを減少させ、それによって、フィードバック電流ＩＦＢを更に増加させ、出力電流ＩＯＵＴを更に増加させ、これがトランスコンダクタ２０２のトランスコンダクタンスを増加させる。反対に、フィードバック電位ＶＦＢが増加するとき、フィードバック入力段２０８のインピーダンスが増加し、フィードバック電流ＩＦＢが減少して、出力信号電位ＶＳＩＧを減少させ、出力電流ＩＯＵＴを減少させる。第２の制御電位ＶＣＴＬ２は増加し、反転制御バッファ２３４は、電流制限構成要素２１２のインピーダンスを増加させる第１の制御電位ＶＣＴＬ１を減少させ、それによってフィードバック電流ＩＦＢを更に減少させ、出力電流ＩＯＵＴを更に減少させ、これは、トランスコンダクタ２０２のトランスコンダクタンスを増加させる。そのため、負のフィードバック経路２３６は、フィードバック電位ＶＦＢが基準電位ＶＲＥＦとは異なるとき、トランスコンダクタ２０２の増加したトランスコンダクタンスを提供する。
【0028】
図３は、例示のトランスコンダクタの回路概略図である。トランスコンダクタ３０２は、基準入力ポート３０６において、図３において「ＶＲＥＦ」と標示される基準電位を受け取るように構成される基準入力段３０４を含む。トランスコンダクタ３０２は、フィードバック入力ポート３１０において、図３において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成されるフィードバック入力段３０８を含む。この例では、基準入力段３０４及びフィードバック入力段３０８は、負のトランスコンダクタンスを有するｐチャネル電界効果トランジスタ（ＰＦＥＴ）として実装され得る。
【0029】
トランスコンダクタ３０２は、分岐ノード３１４において、図３に示されるように、並列の電流経路において、基準入力段３０４に及びフィードバック入力段３０８に直列に結合される電流制限構成要素３１２を含む。この例では、電流制限構成要素３１２は、正のトランスコンダクタンスを有するｎチャネル電界効果トランジスタ（ＮＦＥＴ）として実装され得る。電流制限構成要素３１２は、トランスコンダクタ３０２の動作の間、図３において「ＶＣＴＬ１」と標示される第１の制御電位を有する、電流制御ノード３１６を有する。電流制限構成要素３１２は、図３において「ＶＤＤ」と標示される正の電力電位において、電流をトランスコンダクタ３０２に提供するように構成される電力端子３１８に結合される。電流は、電力端子３１８から電流制限構成要素３１２を介して流れ、図３において「ＩＲＥＦ」と標示される、基準入力段３０４を介する基準電流と、図３において「ＩＦＢ」と標示される、フィードバック入力段３０８を介するフィードバック電流とに分かれる。
【0030】
トランスコンダクタ３０２は、出力信号ノード３２６を介してフィードバック入力段３０８に接続されるフィードバック負荷３２４を含む。この例では、フィードバック負荷３２４は、ＮＭＯＳダイオードとして構成されるＮＦＥＴとして実装され得、図３に示されるように、ＮＭＯＳダイオードのゲートがＮＭＯＳダイオードのドレインに直接接続される。図３において「ＶＳＩＧ」と標示される、出力信号ノード３２６における出力信号電位は、フィードバック電流ＩＦＢに起因してフィードバック負荷３２４両端の電圧降下に等しい。
【0031】
トランスコンダクタ３０２は、制御信号ノード３２２を介して基準入力段３０４に接続される基準負荷３２０を含む。この例では、基準負荷３２０はＮＦＥＴとして実装され得る。基準負荷３２０のゲートが、図３において「ＮＢＩＡＳ」と標示されるＮＭＯＳバイアス電位を基準負荷３２０のゲートに提供するように構成される、ＮＭＯＳバイアス端子３３８に接続され得る。ＮＭＯＳバイアス電位ＮＢＩＡＳは、基準負荷３２０の閾値電位より上であるが飽和電位より著しく下であり得、そのため、基準負荷３２０は線形モードで動作していることになる。図３において「ＶＣＴＬ２」と標示される制御信号ノード３２２における第２の制御電位は、基準電流ＩＲＥＦに起因して基準負荷３２０の両端の電圧降下に等しい。
【0032】
基準負荷３２０及びフィードバック負荷３２４は、図３において「ＶＳＳ」と標示される接地電位において電流を受け取るように構成される接地端子３２８に接続される。基準電流ＩＲＥＦ及びフィードバック電流ＩＦＢは、接地端子３２８へ流れる。
【0033】
トランスコンダクタ３０２は出力電流端子３３０を含み、出力電流端子３３０は、出力バッファ３３２を介して出力信号ノード３２６に結合される。出力バッファ３３２は、出力信号ノード３２６における出力信号電位ＶＳＩＧを、図３において「ＩＯＵＴ」と標示され、出力電流端子３３０を介して流れる、出力電流に変換する。この例では、出力バッファ３３２は、出力信号ノード３２６に直列に結合される、この例ではＰＦＥＴとして実装される出力負荷３４０とこの例ではＮＦＥＴとして実装される出力ドライバ３４２とを含み、出力信号ノード３２６は、出力負荷３４０のドレインと出力ドライバ３４２のドレインとに接続される。出力負荷３４０のゲートがＰＭＯＳバイアス端子３４４に接続され、ＰＭＯＳバイアス端子３４４は、図３において「ＰＢＩＡＳ」と標示されるＰＭＯＳバイアス電位を、出力負荷３４０のゲートに提供するように構成される。ＰＭＯＳバイアス電位ＰＢＩＡＳは、出力負荷３４０の閾値電位より下であるが、飽和電位より著しく上であり得、そのため、出力負荷３４０は線形モードで動作していることになる。出力ドライバ３４２のゲートが、出力信号ノード３２６に接続される。出力負荷３４０のソースが、電力端子３１８に接続される。出力ドライバ３４２のソースが、接地端子３２８に接続される。この例の出力バッファ３３２は、出力電流ＩＯＵＴについての相補極性を有する吸込み出力機能性を提供する。
【0034】
制御信号ノード３２２は、図３に示されるように、反転制御バッファ３３４を介して電流制限構成要素３１２の電流制御ノード３１６に結合され、そのため、第１の制御電位ＶＣＴＬ１は、第２の制御電位ＶＣＴＬ２に対して負の相関関係を有する。この例では、反転制御バッファ３３４は、制御信号ノード３２２に直列に結合される、この例ではＰＦＥＴとして実装される制御負荷３４６とこの例ではＮＦＥＴとして実装される制御ドライバ３４８とを含み、制御信号ノード３２２は、制御負荷３４６のドレインと制御ドライバ３４８のドレインとに接続される。制御負荷３４６のゲートが、ＰＭＯＳバイアス端子３４４に接続される。制御ドライバ３４８のゲートが、制御信号ノード３２２に接続される。制御負荷３４６のソースが、電力端子３１８に接続される。制御ドライバ３４８のソースが、接地端子３２８に接続される。反転制御バッファ３３４を介して制御信号ノード３２２を電流制御ノード３１６に結合すると、負のフィードバック経路３３６が提供され、負のフィードバック経路３３６は、フィードバック電位ＶＦＢにおける変動に起因してフィードバック電流ＩＦＢが変化するときに分岐ノード３１４において、図３において「ＶＨＥＡＤ」と標示されるヘッド電位における変動を減少させる。
【0035】
トランスコンダクタ３０２の動作は、図２のトランスコンダクタ２０２について説明したように進行する。トランスコンダクタ３０２は、フィードバック電位ＶＦＢと基準電位ＶＲＥＦとの間の差の絶対値が増加するにつれて、トランスコンダクタンスにおける所望の増加を提供し得る。また、この例のトランスコンダクタ３０２は、負のフィードバック経路３３６の実装に起因して、より複雑なトランスコンダクタに比べて面積がより小さくなり得、有利なことに、トランスコンダクタ３０２を含む半導体デバイス３００についてより小さな面積を可能にする。
【0036】
図４は、別の例示のトランスコンダクタの回路概略図である。トランスコンダクタ４０２は、基準入力ポート４０６において、図４において「ＶＲＥＦ」と標示される基準電位を受け取るように構成される基準入力段４０４を含む。トランスコンダクタ４０２は、フィードバック入力ポート４１０において、図４において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成されるフィードバック入力段４０８を含む。この例では、基準入力段４０４及びフィードバック入力段４０８は、図４に示されるようにＰＦＥＴとして実装され得る。
【0037】
トランスコンダクタ４０２は、図４に示されるように、この例ではＮＦＥＴとして実装される電流制限構成要素４１２を含み、電流制限構成要素４１２は、分岐ノード４１４において、基準入力段４０４及びフィードバック入力段４０８に直列に結合される。電流制限構成要素４１２は、トランスコンダクタ４０２の動作の間、図４において「ＶＣＴＬ１」と標示される第１の制御電位を有する電流制御ノード４１６を有する。電流制限構成要素４１２は、電力端子４１８に結合され、電力端子４１８は、図４において「ＶＤＤ」と標示される正の電力電位において電流をトランスコンダクタ４０２に提供するように構成される。
【0038】
トランスコンダクタ４０２はフィードバック負荷４２４を含み、フィードバック負荷４２４は、この例ではＮＭＯＳダイオードとして実装され、出力信号ノード４２６を介してフィードバック入力段４０８に接続される。出力信号ノード４２６において、図４において「ＶＳＩＧ」と標示される出力信号電位は、フィードバック電流ＩＦＢに起因してフィードバック負荷４２４の両端の電圧降下に等しい。
【0039】
トランスコンダクタ４０２は基準負荷４２０を含み、基準負荷４２０は、この例ではＮＦＥＴとして実装され、制御信号ノード４２２を介して基準入力段４０４に接続される。基準負荷４２０のゲートが、ＮＭＯＳバイアス端子４３８に接続され得る。制御信号ノード４２２において、図４において「ＶＣＴＬ２」と標示される第２の制御電位は、基準電流ＩＲＥＦに起因して基準負荷４２０の両端の電圧降下に等しい。基準負荷４２０及びフィードバック負荷４２４は、図４において「ＶＳＳ」と標示される接地電位における電流を受け取るように構成される接地端子４２８に接続される。
【0040】
トランスコンダクタ４０２を含む半導体デバイス４００の動作の間、電流は、電力端子４１８から電流制限構成要素４１２を介して流れ、分岐ノード４１４において、図４において「ＩＲＥＦ」と標示される基準入力段４０４を介する基準電流と、図４において「ＩＦＢ」と標示されるフィードバック入力段４０８を介するフィードバック電流とに分かれる。基準電流ＩＲＥＦは、制御信号ノード４２２及び基準負荷４２０を介して、接地端子４２８へ流れる。フィードバック電流ＩＦＢは、出力信号ノード４２６及びフィードバック負荷４２４を介して、接地端子４２８へ流れる。
【0041】
制御信号ノード４２２は、図４に示されるように、反転制御バッファ４３４を介して電流制限構成要素４１２の電流制御ノード４１６に結合され、そのため、第１の制御電位ＶＣＴＬ１は、第２の制御電位ＶＣＴＬ２に対して負の相関関係を有する。この例では、反転制御バッファ４３４は、制御信号ノード４２２に直列に結合される、この例ではＰＦＥＴとして実装される制御負荷４４６とこの例ではＮＦＥＴとして実装される制御ドライバ４４８とを含み、制御信号ノード４２２は、制御負荷４４６のドレインと制御ドライバ４４８のドレインとに接続される。制御負荷４４６のゲートが、ＰＭＯＳバイアス端子４４４に接続される。制御ドライバ４４８のゲートが、制御信号ノード４２２に接続される。制御負荷４４６のソースが電力端子４１８に接続される。制御ドライバ４４８のソースが接地端子４２８に接続される。反転制御バッファ４３４を介して制御信号ノード４２２を電流制御ノード４１６に結合すると、負のフィードバック経路４３６が提供され、負のフィードバック経路４３６は、フィードバック電位ＶＦＢにおける変動に起因してフィードバック電流ＩＦＢが変化するときに分岐ノード４１４において、図４において「ＶＨＥＡＤ」と標示されるヘッド電位における変動を減少させる。
【0042】
トランスコンダクタ４０２は、出力バッファ４３２を介して出力信号ノード４２６に結合される出力電流端子４３０を含む。出力バッファ４３２は、出力信号ノード４２６における出力信号電位ＶＳＩＧを、出力電流端子４３０を介して流れる、図４において「ＩＯＵＴ」と標示される出力電流に変換する。この例では、出力バッファ４３２は、増幅されたトランスコンダクタンスを提供するために、２つの並列電流経路を含む。
【0043】
出力バッファ４３２の第１の電流経路が、直列に結合される、図４において「Ｒ１」と標示される第１の抵抗器４５０ａと、この例ではＰＦＥＴとして実装される第１の出力負荷４４０ａと、この例ではＮＦＥＴとして実装される第１の出力ドライバ４４２ａとを含む。第１の抵抗器４５０ａの第１の端子が電力端子４１８に接続される。第１の出力負荷４４０ａのソースが、第１の抵抗器Ｒ１ ４５０ａの第２の端子に接続される。第１の出力ドライバ４４２ａのソースが接地端子４２８に接続される。
【0044】
出力バッファ４３２の第２の電流経路が、直列に結合される、図４において「Ｒ２」と標示される第２の抵抗器４５０ｂと、この例ではＰＦＥＴとして実装される第２の出力負荷４４０ｂと、この例ではＮＦＥＴとして実装される第２の出力ドライバ４４２ｂとを含む。第２の抵抗器４５０ｂの第１の端子が電力端子４１８に接続される。第２の出力負荷４４０ｂのソースが、第２の抵抗器Ｒ２ ４５０ｂの第２の端子に接続される。第２の出力ドライバ４４２ｂのソースが接地端子４２８に接続される。
【0045】
第１の出力負荷４４０ａ及び第２の出力負荷４４０ｂのゲートは、第１の出力負荷４４０ａのドレインに接続され、そのため、第１の出力負荷４４０ａはＰＭＯＳダイオードとして動作する。第１の出力ドライバ４４２ａ及び第２の出力ドライバ４４２ｂのゲートは、出力信号ノード４２６に接続される。第１の抵抗器Ｒ１ ４５０ａ、第２の抵抗器Ｒ２ ４５０ｂ、第１の出力負荷４４０ａ、第２の出力負荷４４０ｂ、第１の出力ドライバ４４２ａ、及び第２の出力ドライバ４４２ｂは、増幅されたトランスコンダクタンスを提供するように構成される出力バッファ４３２の増幅器を提供する。
【0046】
出力バッファ４３２は、この例ではＰＭＯＳソースフォロワとして実装される出力段４５２を含む。出力段４５２のソースが、第１の出力負荷４４０ａのソースに接続される。出力段４５２のゲートが、第２の出力ドライバ４４２ｂのドレインに接続される。出力段４５２のドレインが出力電流端子４３０に接続される。
【0047】
トランスコンダクタ４０２の動作は、図３の出力信号ノード３２６における出力信号電位ＶＳＩＧの発生まで、図３のトランスコンダクタ３０２の動作と同様である。出力バッファ４３２は、第１の抵抗器４５０ａの抵抗に対する第２の抵抗器４５０ｂの抵抗の比にほぼ等しい係数で、出力信号ノード４２６における出力信号電位ＶＳＩＧを増幅する。そのため、基準入力段４０４、フィードバック入力段４０８、基準負荷４２０、及びフィードバック負荷４２４の真性トランスコンダクタンスが、第１の抵抗器４５０ａの抵抗に対する第２の抵抗器４５０ｂの抵抗の比にほぼ等しい係数で増幅されて、トランスコンダクタ４０２が出力信号ノード４２６においてより大きな負荷を駆動できるようにする。フィードバック電位ＶＦＢが基準電位ＶＲＥＦに等しいとき、トランスコンダクタ４０２がスルー電流を引き出さないことに起因して、トランスコンダクタ４０２の静止電流は、等価のトランスコンダクタンス値を有する類似のトランスコンダクタよりも低い。
【0048】
この例の出力バッファ４３２は、出力電流ＩＯＵＴに対する相補極性を有するソース出力機能性を提供する。ソース出力機能性は、出力信号ノード３２６に接続される接地負荷にとって有利であり得る。増幅されたトランスコンダクタンスを有するトランスコンダクタ４０２は、トランスコンダクタ４０２を含む半導体デバイス４００の外にあるキャパシタを駆動させるために特に有利であり得る。
【0049】
図５は、別の例示のトランスコンダクタの回路概略図である。トランスコンダクタ５０２は基準入力段５０４を含み、基準入力段５０４は、基準入力ポート５０６において、図５において「ＶＲＥＦ」と標示される基準電位を受け取るように構成される。トランスコンダクタ５０２は、フィードバック入力ポート５１０において、図５において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成されるフィードバック入力段５０８を含む。この例では、基準入力段５０４及びフィードバック入力段５０８は、図５に示されるようにＰＦＥＴとして実装され得る。
【0050】
トランスコンダクタ５０２は電流制限構成要素５１２を含み、電流制限構成要素５１２は、図５に示されるように、この例ではＮＦＥＴとして実装され、分岐ノード５１４において、基準入力段５０４及びフィードバック入力段５０８に直列に結合される。電流制限構成要素５１２は、トランスコンダクタ５０２の動作の間、図５において「ＶＣＴＬ１」と標示される第１の制御電位を有する電流制御ノード５１６を有する。
【0051】
この例のトランスコンダクタ５０２は、電流制限構成要素５１２に直列に結合される電流センサ５５４を含む。この例では、電流センサ５５４はＰＦＥＴとして実装される。電流センサ５５４のドレインが、電流センサ５５４のゲート及び電流制限構成要素５１２のドレインに接続される。電流センサ５５４のソースが電力端子５１８に接続され、電力端子５１８は、図５において「ＶＤＤ」と標示される正の電力電位において電流をトランスコンダクタ５０２に提供するように構成される。そのため、この例の電流センサ５５４は、ＰＭＯＳダイオードとして構成される。この例では、電流センサ５５４のゲートは、トランスコンダクタ５０２の動作の間、図５において「ＶＳＩＧ」と標示される出力信号電位を有する出力信号ノード５２６を提供する。
【0052】
トランスコンダクタ５０２は、制御信号ノード５２２を介して基準入力段５０４に接続される、この例ではＮＦＥＴとして実装される基準負荷５２０を含む。基準負荷５２０のゲートが、ＮＭＯＳバイアス端子５３８に接続され得る。
【0053】
トランスコンダクタ５０２は、この例ではＮＭＯＳダイオードとして実装されるフィードバック負荷５２４を含む。フィードバック負荷５２４のドレインが、フィードバック入力段５０８に接続される。基準負荷５２０及びフィードバック負荷５２４は、図５において「ＶＳＳ」と標示される接地電位において電流を受け取るように構成される接地端子５２８に接続される。
【0054】
電流は、電力端子５１８から電流センサ５５４を介して、電流制限構成要素５１２を介して流れ、分岐ノード５１４において、図５において「ＩＲＥＦ」と標示される基準入力段５０４を介する基準電流と、図５において「ＩＦＢ」と標示されるフィードバック入力段５０８を介するフィードバック電流とに分かれる。基準電流ＩＲＥＦは、制御信号ノード５２２及び基準負荷５２０を介して、接地端子５２８へ流れる。制御信号ノード５２２において、図５において「ＶＣＴＬ２」と標示される第２の制御電位は、基準電流ＩＲＥＦに起因して基準負荷５２０の両端の電圧降下に等しい。フィードバック電流ＩＦＢは、フィードバック負荷５２４を介して接地端子５２８へ流れる。
【0055】
制御信号ノード５２２は、図５に示されるように、反転制御バッファ５３４を介して電流制限構成要素５１２の電流制御ノード５１６に結合され、そのため、第１の制御電位ＶＣＴＬ１は、第２の制御電位ＶＣＴＬ２に対して負の相関関係を有する。この例では、反転制御バッファ５３４は、制御信号ノード５２２に直列に結合される、この例ではＰＦＥＴとして実装される制御負荷５４６とこの例ではＮＦＥＴとして実装される制御ドライバ５４８とを含み、制御信号ノード５２２は、制御負荷５４６のドレインと制御ドライバ５４８のドレインとに接続される。制御負荷５４６のゲートが、ＰＭＯＳバイアス端子５４４に接続される。制御ドライバ５４８のゲートが、制御信号ノード５２２に接続される。制御負荷５４６のソースが、電力端子５１８に接続される。制御ドライバ５４８のソースが、接地端子５２８に接続される。反転制御バッファ５３４を介して制御信号ノード５２２を電流制御ノード５１６に結合すると、負のフィードバック経路５３６が提供され、負のフィードバック経路５３６は、フィードバック電位ＶＦＢにおける変動に起因してフィードバック電流ＩＦＢが変化するときに分岐ノード５１４において、図５において「ＶＨＥＡＤ」と標示されるヘッド電位における変動を減少させる。
【0056】
トランスコンダクタ５０２は、出力バッファ５３２を介して出力信号ノード５２６に結合される出力電流端子５３０を含む。出力バッファ５３２は、出力信号ノード５２６における出力信号電位ＶＳＩＧを、出力電流端子５３０を介して流れる、図５において「ＩＯＵＴ」と標示される出力電流に変換する。この例では、出力バッファ５３２は、出力信号ノード５２６に直列に結合される、この例ではＮＦＥＴとして実装される出力負荷５４０とこの例ではＰＦＥＴとして実装される出力ドライバ５４２とを含み、出力信号ノード５２６は、出力負荷５４０のドレインと出力ドライバ５４２のドレインとに接続される。出力負荷５４０のゲートが、ＮＭＯＳバイアス端子５３８に接続される。出力ドライバ５４２のゲートが、出力信号ノード５２６に接続される。出力負荷５４０のソースが、接地端子５２８に接続される。出力ドライバ５４２のソースが、電力端子５１８に接続される。この例の出力バッファ５３２は、出力電流ＩＯＵＴに対する相補極性を有するソース出力機能性を提供する。トランスコンダクタ５０２の動作は、図３のトランスコンダクタ３０２の動作と同様であり、電流センサ５５４が、ソース出力機能性を可能にするために出力信号電位ＶＳＩＧを提供する。相補極性は、トランスコンダクタ５０２を含む半導体デバイス５００の外にあるネットワークに適切であり得る。
【0057】
図６は、別の例示のトランスコンダクタの回路概略図である。トランスコンダクタ６０２は、基準入力ポート６０６において、図６において「ＶＲＥＦ」と標示される基準電位を受け取るように構成される基準入力段６０４と、フィードバック入力ポート６１０において、図６において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成されるフィードバック入力段６０８とを含む。この例では、基準入力段６０４及びフィードバック入力段６０８は、負のトランスコンダクタンスを有するＰＦＥＴとして実装され得る。
【0058】
トランスコンダクタ６０２は、分岐ノード６１４において、図６に示されるように、並列の電流経路において、基準入力段６０４とフィードバック入力段６０８とに直列に結合される電流制限構成要素６１２を含む。この例では、電流制限構成要素６１２は、正のトランスコンダクタンスを有するＮＦＥＴとして実装され得る。電流制限構成要素６１２は、トランスコンダクタ６０２の動作の間、図６において「ＶＣＴＬ１」と標示される第１の制御電位を有する電流制御ノード６１６を有する。電流制限構成要素６１２は、図６において「ＶＤＤ」と標示される正の電力電位において電流をトランスコンダクタ６０２に提供するように構成される電力端子６１８に結合される。電流は、電力端子６１８から電流制限構成要素６１２を介して流れ、図６において「ＩＲＥＦ」と標示される基準入力段６０４を介する基準電流と、図６において「ＩＦＢ」と標示されるフィードバック入力段６０８とに分かれる。
【0059】
トランスコンダクタ６０２はフィードバック負荷６２４を含み、フィードバック負荷６２４は、出力信号ノード６２６を介してフィードバック入力段６０８に接続される。この例では、フィードバック負荷６２４はＮＭＯＳダイオードとして実装され得、ＮＭＯＳダイオードのゲートが、図６に示されるように、ＮＭＯＳダイオードのドレインに直接接続される。出力信号ノード６２６において、図６において「ＶＳＩＧ」と標示される出力信号電位は、フィードバック電流ＩＦＢに起因してフィードバック負荷６２４の両端の電圧降下に等しい。
【0060】
トランスコンダクタ６０２は、制御信号ノード６２２を介して基準入力段６０４に接続される基準負荷６２０を含む。この例では、基準負荷６２０はＮＦＥＴとして実装され得る。基準負荷６２０のゲートがＮＭＯＳバイアス端子６３８に接続され得る。制御信号ノード６２２において、図６において「ＶＣＴＬ２」と標示される第２の制御電位は、基準電流ＩＲＥＦに起因して基準負荷６２０の両端の電圧降下に等しい。
【0061】
基準負荷６２０及びフィードバック負荷６２４は、図６において「ＶＳＳ」と標示される接地電位において電流を受け取るように構成される接地端子６２８に接続される。基準電流ＩＲＥＦ及びフィードバック電流ＩＦＢは、接地端子６２８へ流れる。
【0062】
制御信号ノード６２２は、図６に示されるように、反転制御バッファ６３４を介して電流制限構成要素６１２の電流制御ノード６１６に結合され、そのため、第１の制御電位ＶＣＴＬ１は、第２の制御電位ＶＣＴＬ２に対して負の相関関係を有する。この例では、反転制御バッファ６３４は、制御信号ノード６２２に直列に結合される、この例ではＰＦＥＴとして実装される制御負荷６４６とこの例ではＮＦＥＴとして実装される制御ドライバ６４８とを含み、制御信号ノード６２２は、制御負荷６４６のドレインと制御ドライバ６４８のドレインとに接続される。制御負荷６４６のゲートが、ＰＭＯＳバイアス端子６４４に接続される。制御ドライバ６４８のゲートが、制御信号ノード６２２に接続される。制御負荷６４６のソースが、電力端子６１８に接続される。制御ドライバ６４８のソースが、接地端子６２８に接続される。反転制御バッファ６３４を介して制御信号ノード６２２を電流制御ノード６１６に結合すると、負のフィードバック経路６３６が提供され、負のフィードバック経路６３６は、フィードバック電位ＶＦＢにおける変動に起因してフィードバック電流ＩＦＢが変化するときに分岐ノード６１４において、図６において「ＶＨＥＡＤ」と標示されるヘッド電位における変動を減少させる。
【0063】
トランスコンダクタ６０２は、出力バッファ６３２を介して出力信号ノード６２６に結合される出力電流端子６３０を含む。出力バッファ６３２は、出力信号ノード６２６における出力信号電位ＶＳＩＧを、出力電流端子６３０を介して流れる、図６において「ＩＯＵＴ」と標示される出力電流に変換する。この例では、出力バッファ６３２は、出力電流ミラー６５６の出力電流センサ６４０に直列の、この例ではＮＦＥＴとして実装される、出力ドライバ６４２を含む。出力電流ミラー６５６は、出力信号ノード６２６に接続される出力段６５２を含む。この例では、出力電流センサ６４０及び出力段６５２は、ＰＦＥＴとして実装され得る。出力ドライバ６４２のソースが接地端子６２８に接続される。出力電流センサ６４０のソース及び出力段６５２のソースが、電力端子６１８に接続される。
【0064】
トランスコンダクタ６０２の動作は、出力バッファ６３２まで、図３のトランスコンダクタ３０２について説明したように進行する。出力電流ミラー６５６は、図３の出力バッファ３３２よりも多くの電流を提供し、トランスコンダクタ６０２が、トランスコンダクタ３０２より低い値の正の電力電位ＶＤＤで動作できるようにする。この例の出力バッファ６３２は、出力電流ＩＯＵＴについての非相補極性を有するソース出力機能性を提供する。非相補極性は、トランスコンダクタ６０２を含む半導体デバイス６００の外にあるネットワークに適切であり得る。
【0065】
図７は、別の例示のトランスコンダクタの回路概略図である。トランスコンダクタ７０２は、基準入力ポート７０６において、図７において「ＶＲＥＦ」と標示される基準電位を受け取るように構成される基準入力段７０４と、フィードバック入力ポート７１０において、図７において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成されるフィードバック入力段７０８とを含む。この例では、基準入力段７０４及びフィードバック入力段７０８は、図７に示されるように、ＰＦＥＴとして実装され得る。
【0066】
この例のトランスコンダクタ７０２は、電流制限構成要素７１２に直列に結合される電流センサ７５４を含む。この例では、図７に示されるように、電流センサ７５４はＰＦＥＴとして実装され、電流制限構成要素７１２はＮＦＥＴとして実装される。電流センサ７５４のドレインが、電流センサ７５４のゲートと電流制限構成要素７１２のドレインとに接続される。電流センサ７５４のソースが、図７において「ＶＤＤ」と標示される正の電力電位において電流をトランスコンダクタ７０２に提供するように構成される電力端子７１８に接続される。そのため、この例の電流センサ７５４はＰＭＯＳダイオードとして構成される。この例では、電流センサ７５４のゲートは、トランスコンダクタ７０２の動作の間、図７において「ＶＳＩＧ」と標示される出力信号電位を有する出力信号ノード７２６を提供する。電流制限構成要素７１２は、トランスコンダクタ７０２の動作の間、図７において「ＶＣＴＬ１」と標示される第１の制御電位を有する電流制御ノード７１６を有する。電流制限構成要素７１２は、分岐ノード７１４において、基準入力段７０４及びフィードバック入力段７０８に直列に結合される。
【0067】
トランスコンダクタ７０２は、制御信号ノード７２２を介して基準入力段７０４に接続される、この例ではＮＦＥＴとして実装される基準負荷７２０を含む。基準負荷７２０のゲートが、ＮＭＯＳバイアス端子７３８に接続され得る。制御信号ノード７２２において、図７において「ＶＣＴＬ２」と標示される第２の制御電位は、基準電流ＩＲＥＦに起因して基準負荷７２０の両端の電圧降下に等しい。
【0068】
トランスコンダクタ７０２は、この例ではＮＭＯＳダイオードとして実装されるフィードバック負荷７２４を含む。フィードバック負荷７２４のドレインが、フィードバック入力段７０８に接続される。基準負荷７２０及びフィードバック負荷７２４は、図７において「ＶＳＳ」と標示される接地電位において電流を受け取るように構成される接地端子７２８に接続される。
【0069】
電流は、電力端子７１８から電流センサ７５４を介し、電流制限構成要素７１２を介して流れ、基準入力段７０４を介する図７において「ＩＲＥＦ」と標示される基準電流と、フィードバック入力段７０８を介する図７において「ＩＦＢ」と標示されるフィードバック電流とに分かれる。基準電流ＩＲＥＦは、制御信号ノード７２２及び基準負荷７２０を介して接地端子７２８へ流れる。フィードバック電流ＩＦＢは、フィードバック負荷７２４を介して接地端子７２８へ流れる。
【0070】
制御信号ノード７２２は、図７に示されるように、反転制御バッファ７３４を介して電流制限構成要素７１２の電流制御ノード７１６に結合され、そのため、第１の制御電位ＶＣＴＬ１は、第２の制御電位ＶＣＴＬ２に対して負の相関関係を有する。この例では、反転制御バッファ７３４は、制御信号ノード７２２に直列に結合される、この例ではＰＦＥＴとして実装される制御負荷７４６とこの例ではＮＦＥＴとして実装される制御ドライバ７４８とを含み、制御信号ノード７２２は、制御負荷７４６のドレインと制御ドライバ７４８のドレインとに接続される。制御負荷７４６のゲートが、ＰＭＯＳバイアス端子７４４に接続される。制御ドライバ７４８のゲートが、制御信号ノード７２２に接続される。制御負荷７４６のソースが、電力端子７１８に接続される。制御ドライバ７４８のソースが、接地端子７２８に接続される。反転制御バッファ７３４を介して制御信号ノード７２２を電流制御ノード７１６に結合すると、負のフィードバック経路７３６が提供され、負のフィードバック経路７３６は、フィードバック電位ＶＦＢにおける変動に起因してフィードバック電流ＩＦＢが変化するときに分岐ノード７１４において、図７において「ＶＨＥＡＤ」と標示されるヘッド電位における変動を減少させる。
【0071】
トランスコンダクタ７０２は、出力バッファ７３２を介して出力信号ノード７２６に結合される出力電流端子７３０を含む。出力バッファ７３２は、出力信号ノード７２６における出力信号電位ＶＳＩＧを、出力電流端子７３０を介して流れる、図７において「ＩＯＵＴ」と標示される出力電流に変換する。この例では、出力バッファ７３２は、この例ではＰＭＯＳソースフォロワとして実装される出力段７５２を含む。出力段７５２のソースが、電力端子７１８に接続される。出力段７５２のゲートが、出力信号ノード７２６に接続される。出力段７５２のドレインが、出力電流端子７３０に接続される。この例の出力バッファ７３２は、出力電流ＩＯＵＴに対する非相補極性を有するソース出力機能性を提供する。トランスコンダクタ７０２の動作は、図３のトランスコンダクタの動作と同様であり、電流センサ７５４が、ソース出力機能性を可能にするために出力信号電位ＶＳＩＧを提供する。出力段７５２は、有利なことに、ドライバ／負荷バッファよりも多くの電流を提供し得、トランスコンダクタ７０２を含む半導体デバイス７００において占める面積がより少ない。
【0072】
図８は、別の例示のトランスコンダクタの回路概略図である。トランスコンダクタ８０２は、基準入力ポート８０６において、図８において「ＶＲＥＦ」と標示される基準電位を受け取るように構成される第１の基準入力段８０４ａを含み、これは、フィードバック入力ポート８１０において、図８において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成される第１のフィードバック入力段８０８ａと対になっている。この例では、第１の基準入力段８０４ａ及び第１のフィードバック入力段８０８ａは、図８に示されるように、ＰＦＥＴとして実装され得る。
【0073】
トランスコンダクタ８０２は、図８に示されるように、この例ではＮＦＥＴとして実装される第１の電流制限構成要素８１２ａを含む。第１の電流制限構成要素８１２のソースが、第１の分岐ノード８１４ａに接続される。第１の電流制限構成要素は、第１の電流制御ノード８１６ａを有し、第１の電流制御ノード８１６ａは、トランスコンダクタ８０２の動作の間、図８において「ＶＣＴＬ１ａ」と標示される第１の制御電位を有する。この例のトランスコンダクタ８０２は、第１の電流制限構成要素８１２ａに直列に結合される電流センサ８５４を含む。この例では、電流センサ８５４はＰＦＥＴとして実装される。電流センサ８５４のドレインが、電流センサ８５４のゲートと第１の電流制限構成要素８１２ａのドレインとに接続される。電流センサ８５４のソースが、図８において「ＶＤＤ」と標示される正の電力電位において、電流をトランスコンダクタ８０２に提供するように構成される電力端子８１８に接続される。そのため、この例の電流センサ８５４はＰＭＯＳダイオードとして構成される。この例では、電流センサ８５４のゲートは、トランスコンダクタ８０２の動作の間、図８において「ＶＳＩＧａ」と標示される第１の出力信号電位を有する第１の出力信号ノード８２６ａを提供する。
【0074】
この例では、第１の基準入力段８０４ａは、図８において「Ｒ１」と標示される第１の抵抗器８５８を介して、第１の電流制限構成要素８１２ａに接続される。第１のフィードバック入力段８０８ａは、図８において「Ｒ２」と標示される第２の抵抗器８６０を介して、第１の電流制限構成要素８１２ａに接続される。
【0075】
トランスコンダクタ８０２は第１の基準負荷８２０ａを含み、第１の基準負荷８２０ａは、この例ではＮＦＥＴとして実装され、第１の制御信号ノード８２２ａを介して第１の基準入力段８０４ａに接続される。第１の基準負荷８２０ａのゲートが、ＮＭＯＳバイアス端子８３８に接続され得る。
【0076】
トランスコンダクタ８０２は、この例ではＮＭＯＳダイオードとして実装される、第１のフィードバック負荷８２４ａを含む。第１のフィードバック負荷８２４ａのドレインが、第１のフィードバック入力段８０８ａに接続される。第１のフィードバック負荷８２４ａのゲートが、第１のフィードバック負荷８２４ａのドレインに接続され得、そのため、第１のフィードバック負荷８２４ａは、この例ではＮＭＯＳダイオードとして実装される。第１の基準負荷８２０ａ及び第１のフィードバック負荷８２４ａのソースが、図８において「ＶＳＳ」と標示される接地電位において電流を受け取るように構成される接地端子８２８に接続される。
【0077】
電流は、電力端子８１８から電流センサ８５４を介し、第１の電流制限構成要素８１２ａを介して流れ、第１の抵抗器Ｒ１ ８５８及び第１の基準入力段８０４ａを介する、図８において「ＩＲＥＦａ」と標示される第１の基準電流と、第２の抵抗器Ｒ２ ８６０及び第１のフィードバック入力段８０８ａを介する、図８において「ＩＦＢａ」と標示される第１のフィードバック電流とに分かれる。基準電流ＩＲＥＦａは、第１の制御信号ノード８２２ａ及び第１の基準負荷８２０ａを介して、接地端子８２８へ流れる。第１の制御信号ノード８２２ａにおいて、図８において「ＶＣＴＬ２ａ」と標示される第２の制御電位は、基準電流ＩＲＥＦａに起因して、第１の基準負荷８２０ａの両端の電圧降下に等しい。フィードバック電流ＩＦＢａは、第１のフィードバック負荷８２４ａを介して接地端子８２８へ流れる。
【0078】
第１の制御信号ノード８２２ａは、図８に示されるように、第１の反転制御バッファ８３４ａを介して第１の電流制限構成要素８１２ａの第１の電流制御ノード８１６ａに結合され、そのため、第１の制御電位ＶＣＴＬ１ａは、第２の制御電位ＶＣＴＬ２ａに対して負の相関関係を有する。この例では、第１の反転制御バッファ８３４ａは、第１の制御信号ノード８２２ａに直列に結合される、この例ではＰＦＥＴとして実装される第１の制御負荷８４６ａとこの例ではＮＦＥＴとして実装される第１の制御ドライバ８４８ａとを含み、第１の制御信号ノード８２２ａは、第１の制御負荷８４６ａのドレインと第１の制御ドライバ８４８ａのドレインとに接続される。第１の制御負荷８４６ａのゲートが、ＰＭＯＳバイアス端子８４４に接続される。第１の制御ドライバ８４８ａのゲートが、第１の制御信号ノード８２２ａに接続される。第１の制御負荷８４６ａのソースが、電力端子８１８に接続される。第１の制御ドライバ８４８ａのソースが、接地端子８２８に接続される。第１の反転制御バッファ８３４ａを介して第１の制御信号ノード８２２ａを第１の電流制御ノード８１６ａに結合すると、第１の負のフィードバック経路８３６ａが提供され、第１の負のフィードバック経路８３６ａは、フィードバック電位ＶＦＢにおける変動に起因して第１のフィードバック電流ＩＦＢａが変化するときに第１の分岐ノード８１４ａにおいて、図８において「ＶＨＥＡＤａ」と標示される第１のヘッド電位における変動を減少させる。
【0079】
この例のトランスコンダクタ８０２は、基準入力ポート８０６から基準電位ＶＲＥＦを受け取るように構成される第２の基準入力段８０４ｂを含み、これは、フィードバック入力ポート８１０からフィードバック電位ＶＦＢを受け取るように構成される第２のフィードバック入力段８０８ｂと対になっている。第２の基準入力段８０４ｂは、図８において「Ｒ３」と標示される第３の抵抗器８６２を介して第２の分岐ノード８１４ｂに接続される。第２のフィードバック入力段８０８ｂは、図８において「Ｒ４」と標示される第４の抵抗器８６４を介して第２の分岐ノード８１４ｂに接続される。
【0080】
トランスコンダクタ８０２は第２の電流制限構成要素８１２ｂを含み、第２の電流制限構成要素８１２ｂは、図８に示されるように、第２の分岐ノード８１４ｂにおいて、それぞれ、第３の抵抗器Ｒ３ ８６２及び第４の抵抗器Ｒ４ ８６４を介して、並列の電流経路において、第２の基準入力段８０４ｂに及び第２のフィードバック入力段８０８ｂに直列に結合される。この例では、第２の電流制限構成要素８１２ｂは、正のトランスコンダクタンスを有するＮＦＥＴとして実装され得る。第２の電流制限構成要素８１２ｂは、トランスコンダクタ８０２の動作の間、図８において「ＶＣＴＬ１ｂ」と標示される第３の制御電位を有する第２の電流制御ノード８１６ｂを有する。第２の電流制限構成要素８１２ｂは、電力端子８１８に結合される。電流は、電力端子８１８から第２の電流制限構成要素８１２ｂを介して流れ、第２の基準入力段８０４ｂを介する、図８において「ＩＲＥＦｂ」と標示される第２の基準電流と、第２のフィードバック入力段８０８ｂを介する、図８において「ＩＦＢｂ」と標示される第２のフィードバック電流とに分かれる。
【0081】
トランスコンダクタ８０２は第２のフィードバック負荷８２４ｂを含み、第２のフィードバック負荷８２４ｂは、第２の出力信号ノード８２６ｂを介して第２のフィードバック入力段８０８ｂに接続される。この例では、第２のフィードバック負荷８２４ｂは、図８に示されるように、ＮＭＯＳダイオードとして実装され得る。第２の出力信号ノード８２６ｂにおいて、図８において「ＶＳＩＧｂ」と標示される第２の出力信号電位は、第２のフィードバック電流ＩＦＢｂに起因して、第２のフィードバック負荷８２４ｂの両端の電圧降下に等しい。
【0082】
トランスコンダクタ８０２は第２の基準負荷８２０ｂを含み、第２の基準負荷８２０ｂは、第２の制御信号ノード８２２ｂを介して第２の基準入力段８０４ｂに接続される。この例では、第２の基準負荷８２０ｂは、ＮＦＥＴとして実装され得る。第２の基準負荷８２０ｂのゲートが、ＮＭＯＳバイアス端子８３８に接続され得る。第２の制御信号ノード８２２ｂにおいて、図８において「ＶＣＴＬ２ｂ」と標示される第４の制御電位は、第２の基準電流ＩＲＥＦｂに起因して、第２の基準負荷８２０ｂの両端の電圧降下に等しい。
【0083】
第２の基準負荷８２０ｂ及び第２のフィードバック負荷８２４ｂのソースが、接地端子８２８に接続される。第２の基準電流ＩＲＥＦｂ及び第２のフィードバック電流ＩＦＢｂは、接地端子８２８へ流れる。
【0084】
第２の制御信号ノード８２２ｂは、図８に示されるように、第２の反転制御バッファ８３４ｂを介して、第２の電流制限構成要素８１２ｂの第２の電流制御ノード８１６ｂに結合され、そのため、第３の制御電位ＶＣＴＬ１ｂは、第４の制御電位ＶＣＴＬ２ｂに対して負の相関関係を有する。この例では、第２の反転制御バッファ８３４ｂは、第２の制御信号ノード８２２ｂに直列に結合される、この例ではＰＦＥＴとして実装される第２の制御負荷８４６ｂとこの例ではＮＦＥＴとして実装される第２の制御ドライバ８４８ｂとを含み、第２の制御信号ノード８２２ｂは、第２の制御負荷８４６ｂのドレインと第２の制御ドライバ８４８ｂのドレインとに接続される。第２の制御負荷８４６ｂのゲートが、ＰＭＯＳバイアス端子８４４に接続される。第２の制御ドライバ８４８ｂのゲートが、第２の制御信号ノード８２２ｂに接続される。第２の制御負荷８４６ｂのソースが、電力端子８１８に接続される。第２の制御ドライバ８４８ｂのソースが、接地端子８２８に接続される。第２の反転制御バッファ８３４ｂを介して第２の制御信号ノード８２２ｂを第２の電流制御ノード８１６ｂに結合すると、第２の負のフィードバック経路８３６ｂが提供され、第２の負のフィードバック経路８３６ｂは、フィードバック電位ＶＦＢにおける変動に起因して第２のフィードバック電流ＩＦＢｂが変化するときに第２の分岐ノード８１４ｂにおいて、図８において「ＶＨＥＡＤｂ」と標示される第２のヘッド電位における変動を減少させる。
【0085】
トランスコンダクタ８０２は出力電流端子８３０を含み、出力電流端子８３０は、出力バッファ８３２を介して、第１の出力信号ノード８２６ａ及び第２の出力信号ノード８２６ｂに結合される。出力バッファ８３２は、第１の出力信号ノード８２６ａにおける第１の出力信号電位ＶＳＩＧａと第２の出力信号ノード８２６ｂにおける第２の出力信号電位ＶＳＩＧｂとを、出力電流端子８３０を介して流れる、図３において「ＩＯＵＴ」と標示される出力電流に変換する。この例では、出力バッファ８３２は、ドレイン間に直列に結合される、この例ではＰＦＥＴとして実装される第１の出力ドライバ８４２ａとこの例ではＮＦＥＴとして実装される第２の出力ドライバ８４２ｂとを含む。第１の出力ドライバ８４２ａのソースが電力端子８１８に接続され、第２の出力ドライバ８４２ｂのソースが接地端子８２８に接続される。第１の出力信号ノード８２６ａは、第１の出力ドライバ８４２ａのゲートに接続され、第２の出力信号ノード８２６ｂは、第２の出力ドライバ８４２ｂに接続される。出力電流端子８３０は、第１の出力ドライバ８４２ａのドレインと第２の出力ドライバ８４２ｂのドレインとに接続される。この例の出力バッファ８３２は、出力電流ＩＯＵＴに対する非相補極性を有する双方向出力機能性を提供する。抵抗器Ｒ１ ８５８、Ｒ２ ８６０、Ｒ３ ８６２、及びＲ４ ８６４は、有利なことに、フィードバック電位ＶＦＢと基準電位ＶＲＥＦとの間の差の関数として出力電流ＩＯＵＴにおける更なる線形性を提供し得る。双方向出力機能性は、トランスコンダクタ８０２を含む半導体デバイス８００の外にあるネットワークに適切であり得る。
【0086】
図９は、別の例示のトランスコンダクタの回路概略図である。トランスコンダクタ９０２は第１の基準入力段９０４ａを含み、第１の基準入力段９０４ａは、基準入力ポート９０６において図９において「ＶＲＥＦ」と標示される基準電位を受け取るように構成され、フィードバック入力ポート９１０において、図９において「ＶＦＢ」と標示されるフィードバック電位を受け取るように構成される第１のフィードバック入力段９０８ａと対になっている。この例では、第１の基準入力段９０４ａ及び第１のフィードバック入力段９０８ａは、図９に示されるように、ＮＦＥＴとして実装され得る。トランスコンダクタ９０２の動作の間、図９において「ＩＲＥＦａ」と標示される第１の基準電流が、第１の基準入力段９０４ａを介して流れ、図９において「ＩＦＢａ」と標示される第１のフィードバック電流が、第１のフィードバック入力段９０８ａを介して流れる。
【0087】
トランスコンダクタ９０２は、第１の分岐ノード９１４ａにおいて、図９に示されるように並列の電流経路において第１の基準入力段９０４ａに及び第１のフィードバック入力段９０８ａに直列に結合される、第１の電流制限構成要素９１２ａを含む。この例では、第１の電流制限構成要素９１２ａは、負のトランスコンダクタンスを有するＰＦＥＴとして実装され得る。第１の電流制限構成要素９１２ａは、トランスコンダクタ９０２の動作の間、図９において「ＶＣＴＬ１ａ」と標示される第１の制御電位を有する第１の電流制御ノード９１６ａを有する。第１の電流制限構成要素９１２ａのドレインが、図９において「ＶＳＳ」と標示される接地電位において電流を受け取るように構成される接地端子９２８に結合される。第１の基準電流ＩＲＥＦａ及び第１のフィードバック電流ＩＦＢａは、第１の分岐ノード９１４ａにおいて組み合わされ、第１の電流制限構成要素９１２ａを介して接地端子９２８へ流れる。
【0088】
トランスコンダクタ９０２は第１の基準負荷９２０ａを含み、第１の基準負荷９２０ａは、この例ではＰＦＥＴとして実装され、第１の制御信号ノード９２２ａを介して第１の基準入力段９０４ａに接続される。第１の基準負荷９２０ａのゲートが、ＰＭＯＳバイアス端子９４４に接続され得る。
【0089】
トランスコンダクタ９０２は、この例ではＰＭＯＳダイオードとして実装される、第１のフィードバック負荷９２４ａを含む。第１のフィードバック負荷９２４ａのドレインが、第１のフィードバック入力段９０８ａに接続される。第１のフィードバック負荷９２４ａのゲートが、第１のフィードバック負荷９２４ａのドレインに接続され得、そのため、第１のフィードバック負荷９２４ａは、この例ではＰＭＯＳダイオードとして実装される。第１の基準負荷９２０ａ及び第１のフィードバック負荷９２４ａのソースが、電力端子９１８に接続され、電力端子９１８は、図９において「ＶＤＤ」と標示される正の電力電位において、トランスコンダクタ９０２に電流を提供するように構成される。
【0090】
電流は、接地端子９２８から第１の電流制限構成要素９１２ａを介して流れ、第１の分岐ノード９１４ａにおいて、第１の基準電流ＩＲＥＦａ及び第１のフィードバック電流ＩＦＢａに分かれる。基準電流ＩＲＥＦａは、第１の制御信号ノード９２２ａ及び第１の基準負荷９２０ａを介して、電力端子９１８へ流れる。第１の制御信号ノード９２２ａにおいて、図９において「ＶＣＴＬ２ａ」と標示される第２の制御電位は、基準電流ＩＲＥＦａに起因して、ＶＤＤに関して第１の基準負荷９２０ａの両端の電圧降下に等しい。フィードバック電流ＩＦＢａは、第１のフィードバック負荷９２４ａを介して電力端子９１８へ流れる。
【0091】
第１の制御信号ノード９２２ａは、図９に示されるように、第１の反転制御バッファ９３４ａを介して、第１の電流制限構成要素９１２ａの第１の電流制御ノード９１６ａに結合され、そのため、第１の制御電位ＶＣＴＬ１ａは、第２の制御電位ＶＣＴＬ２ａに対して負の相関関係を有する。この例では、第１の反転制御バッファ９３４ａは、第１の電流制御ノード９１６ａとドレイン間で直列に結合される、この例ではＮＦＥＴとして実装される第１の制御負荷９４６ａとこの例ではＰＦＥＴとして実装される第１の制御ドライバ９４８ａとを含み、第１の電流制御ノード９１６ａは、第１の制御負荷９４６ａのドレインと第１の制御ドライバ９４８ａのドレインとに接続される。第１の制御負荷９４６ａのゲートが、ＮＭＯＳバイアス端子９３８に接続される。第１の制御ドライバ９４８ａのゲートが、第１の制御信号ノード９２２ａに接続される。第１の制御負荷９４６ａのソースが、接地端子９２８に接続される。第１の制御ドライバ９４８ａのソースが、電力端子９１８に接続される。第１の反転制御バッファ９３４ａを介して第１の制御信号ノード９２２ａを第１の電流制御ノード９１６ａに結合すると、第１の負のフィードバック経路９３６ａが提供され、第１の負のフィードバック経路９３６ａは、フィードバック電位ＶＦＢにおける変動に起因して第１のフィードバック電流ＩＦＢａが変化するときに、第１の分岐ノード９１４ａにおいて、図９において「ＶＨＥＡＤａ」と標示される第１のヘッド電位における変動を減少させる。
【0092】
この例のトランスコンダクタ９０２は、第２の基準入力段９０４ｂを含み、第２の基準入力段９０４ｂは、基準入力ポート９０６から基準電位ＶＲＥＦを受け取るように構成され、フィードバック入力ポート９１０からフィードバック電位ＶＦＢを受け取るように構成される第２のフィードバック入力段９０８ｂと対になっている。第２の基準入力段９０４ｂ及び第２のフィードバック入力段９０８ｂは、第２の分岐ノード９１４ｂに接続される。トランスコンダクタ９０２は、第２の電流制限構成要素９１２ｂを含み、第２の電流制限構成要素９１２ｂは、第２の分岐ノード９１４ｂにおいて、第２の基準入力段９０４ｂに及び第２のフィードバック入力段９０８ｂに直列に結合される。この例では、第２の電流制限構成要素９１２ｂは、ＰＦＥＴとして実装され得る。第２の電流制限構成要素９１２ｂは、トランスコンダクタ９０２の動作の間、図９において「ＶＣＴＬ１ｂ」と標示される第３の制御電位を有する、第２の電流制御ノード９１６ｂを有する。
【0093】
この例のトランスコンダクタ９０２は、第１の電流制限構成要素９１２ａに直列に結合される電流センサ９５４を含む。この例では、電流センサ９５４はＮＦＥＴとして実装される。電流センサ９５４のドレインが、電流センサ９５４のゲートと第１の電流制限構成要素９１２ａのドレインとに接続される。電流センサ９５４のソースが、接地端子９２８に接続される。そのため、この例の電流センサ９５４は、ＮＭＯＳダイオードとして構成される。この例では、電流センサ９５４のゲートは、トランスコンダクタ９０２の動作の間、図９において「ＶＳＩＧｂ」と標示される第２の出力信号電位を有する、第２の出力信号ノード９２６ｂを提供する。またトランスコンダクタ９０２の動作の間、第２の基準電流ＩＲＥＦｂ及び第２のフィードバック電流ＩＦＢｂは、第２の分岐ノード９１４ｂにおいて組み合わされ、第１の電流制限構成要素９１２ａ及び電流センサ９５４を介して、接地端子９２８へ流れる。
【0094】
トランスコンダクタ９０２は、第２のフィードバック負荷９２４ｂを含み、第２のフィードバック負荷９２４ｂは、第２の制御信号ノード９２２ｂを介して第２のフィードバック入力段９０８ｂに接続される。この例では、第２のフィードバック負荷９２４ｂはＰＦＥＴとして実装され得る。第２のフィードバック負荷９２４ｂが、電力端子９１８に接続され得る。第２のフィードバック負荷９２４ｂのゲートが、ＰＭＯＳバイアス端子９４４に接続され得る。第２の制御信号ノード９２２ｂにおいて、図９において「ＶＣＴＬ２ｂ」と標示される第４の制御電位は、第２の基準電流ＩＲＥＦｂに起因して、ＶＤＤに関して第２のフィードバック負荷９２４ｂの両端の電圧降下に等しい。
【0095】
トランスコンダクタ９０２は、第２の基準入力段９０４ｂに接続される第２の基準負荷９２０ｂを含む。この例では、第２の基準負荷９２０ｂはＰＭＯＳダイオードとして実装され得る。第２の基準負荷９２０ｂ及び第２のフィードバック負荷９２４ｂのソースが、電力端子９１８に接続される。
【0096】
第２の制御信号ノード９２２ｂは、図９に示されるように、第２の反転制御バッファ９３４ｂを介して、第２の電流制限構成要素９１２ｂの第２の電流制御ノード９１６ｂに結合され、そのため、第３の制御電位ＶＣＴＬ１ｂは、第４の制御電位ＶＣＴＬ２ｂに対して負の相関関係を有する。この例では、第２の反転制御バッファ９３４ｂは、第２の電流制御ノード９１６ｂに直列に結合される、この例ではＮＦＥＴとして実装される第２の制御負荷９４６ｂとこの例ではＰＦＥＴとして実装される第２の制御ドライバ９４８ｂとを含み、第２の電流制御ノード９１６ｂは、第２の制御負荷９４６ｂのドレインと第２の制御ドライバ９４８ｂのドレインとに接続される。第２の制御負荷９４６ｂのゲートが、ＮＭＯＳバイアス端子９３８に接続される。第２の制御ドライバ９４８ｂのゲートが、第２の制御信号ノード９２２ｂに接続される。第２の制御負荷９４６ｂのソースが、接地端子９２８に接続される。第２の制御ドライバ９４８ｂのソースが、電力端子９１８に接続される。第２の反転制御バッファ９３４ｂを介して第２の制御信号ノード９２２ｂを第２の電流制御ノード９１６ｂに結合すると、第２の負のフィードバック経路９３６ｂが提供され、第２の負のフィードバック経路９３６ｂは、フィードバック電位ＶＦＢにおける変動に起因して第２のフィードバック電流ＩＦＢｂが変化するときに第２の分岐ノード９１４ｂにおいて、図９において「ＶＨＥＡＤｂ」と標示される第２のヘッド電位における変動を減少させる。
【0097】
トランスコンダクタ９０２は出力電流端子９３０を含み、出力電流端子９３０は、第１の出力バッファ９３２ａを介して第１の出力信号ノード９２６ａに結合され、第２の出力バッファ９３２ｂを介して第２の出力信号ノード９２６ｂに結合される。この例の第１の出力バッファ９３２ａ及び第２の出力バッファ９３２ｂは、互いの構成が反転されている。
【0098】
第１の出力バッファ９３２ａは、第１の出力信号ノード９２６ａにおける第１の出力信号電位ＶＳＩＧａを、出力電流端子９３０を介して流れるソース出力電流部分に変換する。この例では、この例では、第１の出力バッファ９３２ａは、増幅されたトランスコンダクタンスを提供するために２つの並列電流経路を含む。第１の出力バッファ９３２ａの第１の電流経路が、直列に結合される、図９において「Ｒ１」と標示される第１の抵抗器９５０ａと、この例ではＮＦＥＴとして実装される第１の出力負荷９４０ａと、この例ではＰＦＥＴとして実装される第１の出力ドライバ９４２ａとを含む。第１の抵抗器９５０ａの第１の端子が、接地端子９２８に接続される。第１の出力負荷９４０ａのソースが、第１の抵抗器９５０ａの第２の端子に接続される。第１の出力ドライバ９４２ａのソースが、電力端子９１８に接続される。第１の出力バッファ９３２ａの第２の電流経路が、直列に結合される、図９において「Ｒ２」と標示される第２の抵抗器９５０ｂと、この例ではＮＦＥＴとして実装される第２の出力負荷９４０ｂと、この例ではＰＦＥＴとして実装される第２の出力ドライバ９４２ｂとを含む。第２の抵抗器９５０ｂの第１の端子が、接地端子９２８に接続される。第２の出力負荷９４０ｂのソースが、第２の抵抗器９５０ｂの第２の端子に接続される。第２の出力ドライバ９４２ｂのソースが、電力端子９１８に接続される。第１の出力負荷９４０ａ及び第２の出力負荷９４０ｂのゲートが、第１の出力負荷９４０ａのドレインに接続され、そのため、第１の出力負荷９４０ａはＮＭＯＳダイオードとして動作する。第１の出力ドライバ９４２ａ及び第２の出力ドライバ９４２ｂのゲートが、第１の出力信号ノード９２６ａに接続される。第１の出力バッファ９３２ａは、この例ではＮＦＥＴとして実装される第１の出力段９５２ａを含む。第１の出力段９５２ａのソースが、第１の出力負荷９４０ａのソースに接続される。第１の出力段９５２ａのゲートが、第２の出力ドライバ９４２ｂのドレインに接続される。第１の出力段９５２ａのドレインが、出力電流端子９３０に接続される。第１の出力バッファ９３２ａは、第１の出力信号ノード９２６ａにおいて、第１の抵抗器９５０ａの抵抗に対する第２の抵抗器９５０ｂの抵抗の比にほぼ等しい係数で、第１の出力信号電位ＶＳＩＧａを増幅する。
【0099】
第２の出力バッファ９３２ｂは、第２の出力信号ノード９２６ｂにおける第２の出力信号電位ＶＳＩＧｂを、出力電流端子９３０を介して流れる吸込み出力電流部分に変換する。この例では、第２の出力バッファ９３２ｂは、増幅されたトランスコンダクタンスを提供するために２つの並列電流経路を含む。第２の出力バッファ９３２ｂの第１の電流経路が、直列に結合される、図９において「Ｒ３」と標示される第３の抵抗器９５０ｃと、この例ではＰＦＥＴとして実装される第３の出力負荷９４０ｃと、この例ではＮＦＥＴとして実装される第３の出力ドライバ９４２ｃとを含む。第３の抵抗器９５０ｃの第１の端子が、電力端子９１８に接続される。第３の出力負荷９４０ｃのソースが、第３の抵抗器９５０ｃの第２の端子に接続される。第３の出力ドライバ９４２ｃのソースが、接地端子９２８に接続される。第２の出力バッファ９３２ｂの第２の電流経路が、直列に結合される、図９において「Ｒ４」と標示される第４の抵抗器９５０ｄと、この例ではＰＦＥＴとして実装される第４の出力負荷９４０ｄと、この例ではＮＦＥＴとして実装される第４の出力ドライバ９４２ｄとを含む。第４の抵抗器９５０ｄの第１の端子が、電力端子９１８に接続される。第４の出力負荷９４０ｄのソースが、第４の抵抗器９５０ｄの第２の端子に接続される。第４の出力ドライバ９４２ｄのソースが、接地端子９２８に接続される。第３の出力負荷９４０ｃ及び第４の出力負荷９４０ｄのゲートが、第３の出力負荷９４０ｃのドレインに接続され、そのため、第３の出力負荷９４０ｃはＰＭＯＳダイオードとして動作する。第３の出力ドライバ９４２ｃ及び第４の出力ドライバ９４２ｄのゲートが、第２の出力信号ノード９２６ｂに接続される。第２の出力バッファ９３２ｂは、この例ではＰＦＥＴとして実装される第２の出力段９５２ｂを含む。第２の出力段９５２ｂのソースが、第３の出力負荷９４０ｃのソースに接続される。第２の出力段９５２ｂのゲートが、第４の出力ドライバ９４２ｄのドレインに接続される。第２の出力段９５２ｂのドレインが、出力電流端子９３０に接続される。第２の出力バッファ９３２ｂは、第２の出力信号ノード９２６ｂにおいて、第３の抵抗器９５０ｃの抵抗に対する第４の抵抗器９５０ｄの抵抗の比にほぼ等しい係数で、第２の出力信号電位ＶＳＩＧｂを増幅する。この例の第１の出力バッファ９３２ａ及び第２の出力バッファ９３２ｂは、出力電流ＩＯＵＴに対する相補極性を有する双方向出力機能性を提供する。双方向出力機能性及び相補極性は、トランスコンダクタ９０２を含む半導体デバイス９００の外にあるネットワークに適切であり得る。特許請求の範囲内で、説明した例における改変が可能であり、他の例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【国際調査報告】