特表 2024-541594 半導体デバイスおよび半導体デバイスを動作させるための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-08

(54)【発明の名称】半導体デバイスおよび半導体デバイスを動作させるための方法

(51)【国際特許分類】

   H01L 29/74 20060101AFI20241031BHJP

【ＦＩ】

H01L29/74 D

H01L29/74 G

H01L29/74 H

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024532249

(86)(22)【出願日】2022-11-23

(85)【翻訳文提出日】2024-05-29

(86)【国際出願番号】 EP2022082918

(87)【国際公開番号】W WO2023099298

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】21212227.9

(32)【優先日】2021-12-03

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】523380173

【氏名又は名称】ヒタチ・エナジー・リミテッド

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ビクストレーム，トビアス

(72)【発明者】

【氏名】トラン，クアン・ティエン

(72)【発明者】

【氏名】エッケル，ハンス－ギュンター

(72)【発明者】

【氏名】ベムラパティ，ウママヘスワラ

【テーマコード（参考）】

5F005

【Ｆターム（参考）】

5F005AA01

5F005AA03

5F005AB03

5F005AE01

5F005AF01

5F005AF02

5F005CA01

5F005DA01

(57)【要約】

一実施形態によれば、半導体デバイス（１００）は、第１の側面（１０）、および第１の側面の反対側の第２の側面（２０）を有する半導体本体（１）を備える。半導体デバイスは、第１のサイリスタ構造（I）および第２のサイリスタ構造（II）をさらに備える。第２のサイリスタ構造は、第１のサイリスタ構造のそばに横方向に配置される。第１のサイリスタ構造および第２のサイリスタ構造の各々は、第１の側面にある第１のベース領域（１１a、１１b）と、割り当てられた第１のベース領域に隣接する第１の側面上のゲート電極（１a、１b）とを備える。２つのサイリスタ構造の第１のベース領域は半導体本体の領域であり、同じ導電型である。サイリスタ構造のゲート電極は、個別かつ単独で電気的に接触可能である。

【特許請求の範囲】

【請求項1】

－第１の側面（１０）、および前記第１の側面（１０）の反対側の第２の側面（２０）を有する半導体本体（１）と、
－第１のサイリスタ構造（I）、および前記第１のサイリスタ構造（I）のそばの横方向にある第２のサイリスタ構造（II）と
を備える、半導体デバイス（１００）であって、
－前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）の各々が、前記第１の側面（１０）にある第１のベース領域（１１a、１１b）と、前記割り当てられた第１のベース領域（１１a、１１b）と隣接し、電気的に接触している前記第１の側面（１０）上のゲート電極（１a、１b）とを備え、
－前記第１のベース領域（１１a、１１b）が同じ導電型であり、各々が前記半導体本体（１）の領域であり、
－前記ゲート電極（１a、１b）が、個別かつ単独で電気的に接触可能であり、
－前記第１のサイリスタ構造（I）内のドーピング濃度が、前記割り当てられたゲート電極（１a）を介して印加されたゲート電流によってオンにされたときに前記第１のサイリスタ構造（I）がラッチしないように調整される、
半導体デバイス（１００）。

【請求項2】

－前記第１のサイリスタ構造（I）に割り当てられた前記半導体本体（１０）の少なくとも１つの領域が、前記第２のサイリスタ構造（II）に割り当てられた前記半導体本体（１０）の対応する領域とは異なるドーピング濃度を有する、
請求項１に記載の半導体デバイス（１００）。

【請求項3】

－前記第１のサイリスタ構造（I）の前記第１のベース領域（１１a）が、前記第２のサイリスタ構造（II）の前記第１のベース領域（１１b）よりも高いドーピング濃度を有する、
請求項２に記載の半導体デバイス（１００）。

【請求項4】

－前記半導体デバイス（１００）が、前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）のそばに横方向に配置されたダイオード構造（III）を備える、
先行する請求項のいずれかに記載の半導体デバイス（１００）。

【請求項5】

－前記第１のサイリスタ構造（I）の面積が、前記第２のサイリスタ構造（II）の面積よりも小さい、
先行する請求項のいずれかに記載の半導体デバイス（１００）。

【請求項6】

－前記第２のサイリスタ構造（II）が、複数のサイリスタセルを有するゲート転流型サイリスタ構造である、
先行する請求項のいずれかに記載の半導体デバイス（１００）。

【請求項7】

－前記第１のベース領域（１１a、１１b）が、前記半導体本体（１）の少なくとも１つの分離領域（１４c）が前記第１のベース領域（１１a、１１b）とは異なる導電型であることによって互いに分離され、
－前記第１のサイリスタ構造（I）の前記第１のベース領域（１１a）が連続して形成され、
－前記第２のサイリスタ構造（II）の前記第１のベース領域（１１b）が連続して形成される、
先行する請求項のいずれかに記載の半導体デバイス（１００）。

【請求項8】

－前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）の各々が、前記第１の側面（１０）上の第１の主電極（２a、２b）と、前記第２の側面（２０）上の第２の主電極（３a、３b）と、前記割り当てられた第１の主電極（２a、２b）と隣接し電気的に接触している前記第１の側面（１０）にある第１のエミッタ領域（１２a、１２b）と、前記割り当てられた第２の主電極（３a、３b）に隣接し電気的に接触している前記第２の側面（２０）にある第２のエミッタ領域（１３a、１３b）と、第２のベース領域（１４a、１４b）とを備え、
－前記第１のエミッタ領域（１２a、１２b）、前記第２のエミッタ領域（１３a、１３b）、および前記第２のベース領域（１４a、１４b）が、各々前記半導体本体（１）の領域であり、
－前記第１のエミッタ領域（１２a、１２b）および前記第２のベース領域（１４a、１４b）が、各々第１の導電型であり、
－前記第１のベース領域（１１a、１１b）および前記第２のエミッタ領域（１３a、１３b）が、各々第２の導電型であり、
－垂直方向において、前記第２のベース領域（１４a、１４b）が、各々前記割り当てられた第２のエミッタ領域（１３a、１３b）と前記割り当てられた第１のベース領域（１１a、１１b）との間に配置され、
－垂直方向において、前記第１のベース領域（１１a、１１b）が、各々前記割り当てられた第１のエミッタ領域（１２a、１２b）と前記割り当てられた第２のベース領域（１４a、１４b）との間に配置される、
先行する請求項のいずれかに記載の半導体デバイス（１００）。

【請求項9】

－前記第１のサイリスタ構造（I）の前記第１のエミッタ領域（１２a）が、前記第２のサイリスタ構造（II）の前記第１のエミッタ領域（１２b）よりも低いドーピング濃度を有し、かつ／または、
－前記第１のサイリスタ構造（I）の前記第２のエミッタ領域（１３a）が、前記第２のサイリスタ構造（II）の前記第２のエミッタ領域（１３b）よりも低いドーピング濃度を有し、かつ／または、
－前記第１のサイリスタ構造（I）の前記第２のベース領域（１４a）が、前記第２のサイリスタ構造（II）の前記第２のベース領域（１４b）よりも高いドーピング濃度を有する、
請求項８に記載の半導体デバイス（１００）。

【請求項10】

－前記第１のサイリスタ構造（I）の前記第１のエミッタ領域（１２a）が、前記第１のエミッタ領域（１２a）とは反対の導電型であり、前記第１のベース領域（１１a）を前記第１のサイリスタ構造（I）の前記第１の主電極（２a）と電気的に接続する１つまたは複数の短絡（１９a）によって貫通される、
請求項８または９に記載の半導体デバイス（１００）。

【請求項11】

－前記第２のベース領域（１４a、１４b）が、各々ドリフト領域（１５a、１５b）と、バッファ領域（１６a、１６b）とを備え、前記バッファ領域（１６a、１６b）が前記ドリフト領域（１５a、１５b）よりも高いドーピング濃度を有し、
－前記バッファ領域（１６a、１６b）が、前記割り当てられたドリフト領域（１５a、１５b）を前記割り当てられた第２のエミッタ領域（１３a、１３b）から分離する、
請求項８～１０のいずれかに記載の半導体デバイス（１００）。

【請求項12】

－横方向において、前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）が、交互に配置される
先行する請求項のいずれかに記載の半導体デバイス（１００）。

【請求項13】

－前記第２のサイリスタ構造（II）の前記ゲート電極（１b）を介して電流が印加されない間に、前記第１のサイリスタ構造（I）の前記ゲート電極（１a）を介して第１のゲート電流を印加することと、
－次いで、前記第２のサイリスタ構造（II）の前記ゲート電極（１b）を介して第２のゲート電流を印加することと
を含む、先行する請求項のいずれかに記載の半導体デバイス（１００）を動作させるための方法。

【請求項14】

－前記第２のゲート電流が、前記半導体デバイス（１００）内のアノード－カソード電圧の減衰後に印加される、
請求項１３に記載の方法。

【請求項15】

－請求項１～１２のいずれか１項に記載の半導体デバイス（１００）と、
－前記半導体デバイス（１００）の前記サイリスタ構造（I、II）の前記第１および前記第２の主電極（２a、２b、３）に電気的に接触するための２つの主電極構造、
－前記第１のサイリスタ構造（I）の前記ゲート電極（１a）に電気的に接触するための第１の補助電極構造、ならびに
－前記第２のサイリスタ構造（II）の前記ゲート電極（１b）に電気的に接触するための第２の別個の補助電極構造
－を有する、前記半導体デバイス（１００）のためのハウジングと
を備える、半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体デバイスおよび半導体デバイスを動作させるための方法に関する。さらに、本開示は、そのような半導体デバイス用のためのハウジング、およびそのような半導体デバイスを備える半導体モジュールに関する。

【背景技術】

【0002】

仏国特許出願公開第２５６０４４０号は、高電流のオン／オフ切替えのための集積構造を有する自己発火サイリスタおよびその制御回路に関する。米国特許出願公開第２０１３／２０７１５７号は、逆導通パワー半導体デバイスに関する。米国特許第３７９５８４６号は、それらの間のpn接合によって分離された機能領域を有する集積半導体デバイスに関する。Haschimoto Oらの「２．５KV－２０００A MONOLITHIC REVERSE CONDUCTING GATE TURN－OFF THYRISTOR」、１９８６年１月１日（１９８６－０１－０１）、ADVANCES IN COLLOID SCIENCE、［ADVANCES IN COLLOID SCIENCE］、NEW YORK、INTERSCIENCE、US、ページ３８８～３９２、XP００００１４６１９は、２．５KV－２０００Aモノリシック逆導通ゲートターンオフサイリスタに関する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

改善された半導体デバイス、例えばターンオン挙動が制御された半導体デバイスが必要とされている。さらに、そのような半導体デバイスを動作させるための方法が必要とされている。

【課題を解決するための手段】

【0004】

本開示の実施形態は、改善された半導体デバイス、例えばターンオン挙動が制御された半導体デバイス、そのような半導体デバイスを動作させるための方法、そのような半導体デバイスのためのハウジング、およびそのような半導体デバイスを有する半導体モジュールに関する。

【0005】

最初に、半導体デバイスが明記される。
一実施形態によれば、半導体デバイスは、第１の側面、および第１の側面の反対側の第２の側面を有する半導体本体を備える。半導体デバイスは、第１のサイリスタ構造および第２のサイリスタ構造をさらに備える。第２のサイリスタ構造は、第１のサイリスタ構造のそばに横方向に配置される。第１および第２のサイリスタ構造の各々は、第１の側面にある第１のベース領域と、割り当てられた第１のベース領域に隣接し電気的に接触している第１の側面上のゲート電極とを備える。２つのサイリスタ構造の第１のベース領域は同じ導電型であり、各々半導体本体の領域である。サイリスタ構造のゲート電極は、個別かつ単独で電気的に接触可能である。

【0006】

自立したゲート電流に依存しないオン状態を確立するように設計されたサイリスタ型半導体デバイスは、トリガまたはラッチと呼ばれる制御できないターンオン挙動を示す。ラッチされると、アノード－カソード電圧は急速かつ回復不能に急減する。アノード電流の関連する急速な上昇は、大きい負の電流変化率の下で逆回復を実行するように強制するパワー電子回路内に接続されたダイオードにとって問題となり得る。急速な電流変化率に対して制限された能力を有するダイオードまたは任意の他の回路要素に過度のストレスを加えないために、誘導スナバが電流過渡を制限するためにしばしば使用される。ほとんどの場合、追加された回路インピーダンス（「チョーク」）は、ダイオード、抵抗器、およびコンデンサからなる電圧制限スナバ回路（「クランプ」）を必要とする、切替え中の誘導電圧を引き起こす。スナバ回路要素は、サイリスタベース回路の信頼性が高い動作に必要とされる全体的な配置の適用性を制限するおそれがある、かなりのサイズ、コスト、および複雑さを伴う。

【0007】

本開示は、とりわけ、２つのサイリスタ構造を有する完全に制御可能な半導体デバイスを提供するという考えに基づく。これにより、スナバを省略することができる。第１のサイリスタ構造および第２のサイリスタ構造には、別々にゲート電流を供給することができる。このようにして、第１のサイリスタ構造は、第２のサイリスタ構造がオンにされる前にオンにすることができる。例えば、第１のサイリスタ構造は、割り当てられたゲート電極によってオンにされたときにラッチしないように設計される。したがって、第１のサイリスタ構造のアノード電流および／または電圧過渡は、ゲート電流によって制御することができる。次いで、アノード－カソード電圧降下の出現は、その後のそれぞれのゲート電極によってオンにされ得る第２のサイリスタ構造に円滑に引き継がれる可能性がある。

【0008】

ここで、および以下では、要素または領域は、それらがそれぞれ同じサイリスタ構造または同じサイリスタセルに属する場合、別の要素または領域に「割り当てられる」。「それぞれ」という表現は同じ意味で使用される。

【0009】

本明細書で明記される半導体デバイスは、パワー半導体デバイスであり得る。例えば、半導体デバイスは、ゲートターンオフサイリスタ（GTO：gate turn-off thyristor）またはゲート転流型サイリスタ（GCT：gate-commutated thyristor）または集積ゲート転流型サイリスタ（IGCT：integrated gate-commutated thyristor）または逆導通IGCT（RC－IGCT：reverse-conducting IGCT）または非対称IGCT（AS－IGCT：asymmetric IGCT）または逆阻止IGCT（RB－IGCT：reverse blocking IGCT）である。

【0010】

半導体本体は、連続する本体、例えば、一体に形成された半導体本体であり得る。例えば、半導体本体は、第１および第２のサイリスタ構造にわたって連続して延在する。第１および第２のサイリスタ構造は、各々半導体本体の一部分を備えるか、または割り当てられる場合がある。言い換えれば、半導体デバイスは、１つの半導体本体を有する半導体チップであるか、またはそれを備える場合があり、第１および第２のサイリスタ構造は、この半導体チップに統合される場合がある。

【0011】

半導体本体の第１および第２の側面は、本質的に互いに平行に、かつ／または半導体本体の主延長面に平行に延びることができる。

【0012】

第１のサイリスタ構造および第２のサイリスタ構造は、互いのそばに横方向に配置される。ここで、および以下では、横方向は、例えば、半導体本体の第１の側面に平行、かつ／または第２の側面に平行、かつ／または主延長面に平行な方向である。例えば、第１のサイリスタ構造は半導体本体の中心に配置され、かつ／または第２のサイリスタ構造は第１のサイリスタ構造を横方向に取り囲む。

【0013】

第１のサイリスタ構造は、ゲート電極と第１のベース領域とを備える。同様に、第２のサイリスタ構造は、ゲート電極と第１のベース領域とを備える。ここで、および以下では、サイリスタ構造のような構造が電極のような要素または領域を備えるとき、これは、例えば、要素または領域がこの構造に１対１で割り当てられることを意味する。

【0014】

サイリスタ構造の第１のベース領域は同じ導電型であり、それは（p導電性またはpドープとも呼ばれる）正孔伝導であり得る。あるいは、それは、（n導電性またはnドープとも呼ばれる）電子伝導であり得る。したがって、２つのサイリスタ構造の第１のベース領域は、両方ともpドープまたはnドープのいずれかであり得る。第１のベース領域は、それぞれ、第１の側面に隣接する場合があるか、または第１の側面の一部を形成する場合がある。２つのサイリスタ構造のゲート電極は、割り当てられた第１のベース領域に隣接する、すなわち、割り当てられた第１のベース領域と直接機械的に接触する。

【0015】

ここで、および以下で定義される半導体本体の異なる領域は、各々それらの全体積にわたって均質なドーピング濃度を有する場合がある。領域は、例えば切れ目なしに連続して形成される場合がある。「均質」とは、製造公差の限度内で均質であることを意味する。

【0016】

２つのサイリスタ構造のゲート電極は、個別かつ単独で電気的に接触可能である。例えば、それらは半導体本体の逆バイアスpn接合を介してのみ電気的に接続され、したがって実質的に絶縁される。２つのゲート電極は、半導体デバイスの動作中に異なる電位に設定される場合がある。例えば、ゲート電流は、２つのサイリスタ構造の２つのゲート電極を介して単独かつ個別に印加される場合がある。

【0017】

さらなる実施形態によれば、第１のサイリスタ構造は、割り当てられたゲート電極を介して印加された（合理的な）ゲート電流によってオンにされたときにラッチしないように設計される。したがって、第１のサイリスタ構造を通るアノードカソード電流は、ゲート電流によって制御することができ、例えば、アノードカソード電流の振幅は、割り当てられたゲート電極を通る印加されたゲート電流の振幅によって制御することができる。例えば、第１のサイリスタ構造は、それが自立しないように、例えば、割り当てられたゲート電極を通るゲート電流がオフになると自動的にオフになるように設計される。第２のサイリスタ構造は、オンにされるとラッチするように設計される場合がある。例えば、第２のサイリスタ構造は自立している。

【0018】

第１および第２のサイリスタ構造がラッチするか否かは、例えば、サイリスタ構造内のドーピング濃度を対応的に調整することによって設定することができる。すなわち、サイリスタ構造に割り当てられた半導体本体の１つまたは複数の領域内のドーピング濃度を適切に選択することにより、サイリスタ構造がラッチするか否かを設定することができる。

【0019】

実際、非ラッチ挙動は、いくつかの方法で、例えば半導体本体内のドーピング濃度を調整することによって実現することができる。例えば、第１のサイリスタ構造の第１のベース領域および／または第２のベース領域内のドーピング濃度は、所望の非ラッチ挙動が実現されるまで増加させることができる。追加または代替として、第１のサイリスタ構造の第１および／または第２のエミッタ領域内のドーピング濃度は、所望の非ラッチ挙動が実現されるまで減少させることができる。第２のベース領域ならびに第１および第２のエミッタ領域は、以下でさらに紹介される。

【0020】

さらなる実施形態によれば、第１のサイリスタ構造に割り当てられた半導体本体の少なくとも１つの領域は、第２のサイリスタ構造に割り当てられた半導体本体の対応する領域とは異なるドーピング濃度を有する。第２のサイリスタ構造の対応する領域は、サイリスタ構造内で同じ機能を有する領域である。例えば、２つの対応する領域内のドーピング濃度は、少なくとも２倍または少なくとも５倍または少なくとも１０倍または少なくとも１００倍または少なくとも１０００倍だけ互いに異なる。

【0021】

さらなる実施形態によれば、第１のサイリスタ構造の第１のベース領域は、第２のサイリスタ構造の第１のベース領域よりも高いドーピング濃度を有する。このより高いドーピング濃度に起因して、電流利得を削減することができる。

【0022】

第２のサイリスタ構造は、標準的なサイリスタ構造、例えばGTOサイリスタ構造のように設計される場合がある。より高いドープの第１のベース領域では、第１のサイリスタ構造は、例えば、合理的に制御されたゲート電極によってオンにされたときにラッチしない。

【0023】

さらなる実施形態によれば、半導体デバイスは、ダイオード構造、例えば、逆並列ダイオード構造またはフリーホイールダイオード構造を備える。ダイオード構造は、例えば、半導体本体に組み込まれる。これは、ダイオード構造が、それぞれ半導体本体の一部分を含むか、または半導体本体の一部分を割り当てられることを意味する。

【0024】

ダイオード構造は、第１のサイリスタ構造と第２のサイリスタ構造との間に横方向に配置される場合がある。あるいは、ダイオード構造は、第１および第２のサイリスタ構造によって横方向に取り囲まれる場合があるか、またはダイオード構造は、第１および第２のサイリスタ構造を横方向に取り囲む場合がある。

【0025】

ダイオード構造は、例えば半導体本体の第１の側面に第１のダイオード電極を備える場合がある。例えば、第１のダイオード電極は、サイリスタ構造のゲート電極から個別かつ単独で電気的に接触可能である。その上、ダイオード構造は、半導体本体の第２の側面に第２のダイオード電極を備える場合がある。ダイオード構造はまた、第１のダイオード領域および第２のダイオード領域を備える場合があり、２つのダイオード領域は両方とも半導体本体の領域である。第１のダイオード領域および第２のダイオード領域は、異なる導電型である。例えば、第１のダイオード領域は第２の導電型であり、第２のダイオード領域は第１の導電型であり、またはその逆である。例えば、ここで、および以下では、第１の導電型は電子伝導であり、第２の導電型は正孔伝導である。

【0026】

第１のダイオード領域は第１のダイオード電極に隣接する場合があり、かつ／または第２のダイオード領域は第２のダイオード電極に隣接する場合がある。第１および第２のダイオード領域は、互いに隣接する場合がある。第１のダイオード領域と第２のダイオード領域との間にpn接合が形成される場合がある。集積ダイオード構造では、半導体デバイスは逆導通（RC：reverse conducting）半導体デバイスである。

【0027】

第１のダイオード領域は、例えば、半導体本体の逆バイアスpn接合によってサイリスタの第１のベース領域のいずれかから分離される。

【0028】

本明細書で明記される電極の各々は金属製であってもよい。その上、第１および第２のサイリスタ構造に加えて、半導体デバイスはさらなるサイリスタ構造を備える場合がある。例えば、さらなるサイリスタ構造も、それぞれ半導体本体の一部分を含むか、または半導体本体の一部分を割り当てられる場合がある。同様に、半導体デバイスは、各々が本明細書に記載されたダイオード構造のように設計され得る１つまたは複数のさらなるダイオード構造を備える場合がある。

【0029】

さらなる実施形態によれば、第１のサイリスタ構造の面積は、第２のサイリスタ構造の面積よりも小さい。例えば、第１のサイリスタ構造の面積は、第２のサイリスタ構造の面積の最大５０％または最大３０％または最大２０％または最大１０％である。これは、半導体デバイスの熱管理の観点から有利であり得る。

【0030】

本明細書では、構造の面積は、例えば、半導体本体の主延長面上に、または第１の側面上に、または第２の側面上に投影されたときの構造の特定の領域の面積として定義される。例えば、サイリスタ構造の面積は、投影された割り当てられた第１のベース領域、または投影されたゲート電極、または投影された活性領域の面積として定義される。同様に、ダイオード構造の面積は、投影された割り当てられた第１のダイオード領域、または投影された第１のダイオード電極、または投影された活性領域の面積として定義される場合がある。

【0031】

さらなる実施形態によれば、第２のサイリスタ構造の面積は、半導体デバイスの総面積の少なくとも６０％、または少なくとも８０％、または少なくとも９０％である。半導体デバイスの総面積は、第１の側面および／または第２の側面の総面積であり得る。

【0032】

さらなる実施形態によれば、第１のサイリスタ構造の第１のベース領域内のドーピング濃度は、第２のサイリスタ構造の第１のベース領域のドーピング濃度の少なくとも２倍、または少なくとも５倍、または少なくとも１０倍、または少なくとも１００倍、または少なくとも１０００倍である。

【0033】

さらなる実施形態によれば、第２のサイリスタ構造は、複数のサイリスタセルを有するゲート転流型サイリスタ構造である。例えば、異なるサイリスタセルは、並列に接続されるか、または接続可能である。各サイリスタセルは、第２のサイリスタ構造の第１のベース領域の一部分と、第２のサイリスタ構造のゲート電極の一部分とを含む場合がある。

【0034】

さらなる実施形態によれば、第１および第２のサイリスタ構造の第１のベース領域は、第１のベース領域とは異なる、すなわち反対の導電型である半導体本体の少なくとも１つの分離領域によって互いに分離される。例えば、２つのサイリスタ構造の第１のベース領域は、２つの第１のベース領域の間に直接接触が存在しないように、少なくとも１つの分離領域によって互いにどこでも分離される。例えば、第１のベース領域はp導電性であり、その間の少なくとも１つの分離領域はn導電性である。

【0035】

さらなる実施形態によれば、第１のサイリスタ構造の第１のベース領域は、例えば切れ目なしに連続して形成される。

【0036】

さらなる実施形態によれば、第２のサイリスタ構造の第１のベース領域は、連続して、すなわち切れ目なしに形成される。

【0037】

さらなる実施形態によれば、第１のサイリスタ構造は、第１の側面上の第１の主電極と、第２の側面上の第２の主電極と、第１のサイリスタ構造の第１の主電極に隣接し、電気的に接触している第１の側面の第１のエミッタ領域と、第１のサイリスタ構造の第２の主電極に隣接し、電気的に接触している第２の側面の第２のエミッタ領域と、第２のベース領域とを備える。第１の主電極はカソードであり得、第２の主電極はアノードであり得、またはその逆である。

【0038】

さらなる実施形態によれば、第２のサイリスタ構造は、第１の側面上の第１の主電極と、第２の側面上の第２の主電極と、第２のサイリスタ構造の第１の主電極に隣接し、電気的に接触している第１の側面の第１のエミッタ領域と、第２のサイリスタ構造の第２の主電極に隣接し、電気的に接触している第２の側面の第２のエミッタ領域と、第２のベース領域とを備える。ここでも、第１の主電極はカソードであり得、第２の主電極はアノードであり得、またはその逆である。

【0039】

いくつかのサイリスタセルの場合、各サイリスタセルは、第１の側面にそれ自体の第１の主電極を備え、かつ／または割り当てられた第１の主電極に隣接する第１の側面にそれ自体の第１のエミッタ領域を備える場合がある。

【0040】

さらなる実施形態によれば、サイリスタ構造の第１のエミッタ領域、サイリスタ構造の第２のエミッタ領域、およびサイリスタ構造の第２のベース領域は、各々半導体本体の領域である。

【0041】

さらなる実施形態によれば、サイリスタ構造の第１のエミッタ領域および第２のベース領域は、各々第１の導電型、例えばn導電性である。

【0042】

さらなる実施形態によれば、サイリスタ構造の第１のベース領域および第２のエミッタ領域は、各々第２の導電型、例えばp導電性である。

【0043】

さらなる実施形態によれば、垂直方向において、サイリスタ構造の第２のベース領域は、各々割り当てられた第２のエミッタ領域と割り当てられた第１のベース領域との間に配置される。垂直方向は、横方向に垂直な方向、すなわち、半導体本体の第１および／もしくは第２の側面ならびに／または主延長面に垂直な方向である。したがって、「垂直」という表現は、必ずしも重力方向に平行な方向を特徴付けるとは限らない。むしろ、それは、横方向に垂直に延びる方向を指定するために使用される。

【0044】

さらなる実施形態によれば、垂直方向において、サイリスタ構造の第１のベース領域は、各々割り当てられた第１のエミッタ領域と割り当てられた第２のベース領域との間に配置される。

【0045】

言い換えれば、第１の側面から第２の側面への方向に見たときに、各サイリスタ構造は、第１のエミッタ領域と、第１のベース領域と、第２のベース領域と、第２のエミッタ領域とをこの順序で備える。

【0046】

pn接合は、第１のエミッタ領域と第１のベース領域との間、および／または第１のベース領域と第２のベース領域との間、および／または第２のベース領域と第２のエミッタ領域との間に形成される場合がある。隣接領域は互いに隣接することができる。

【0047】

さらなる実施形態によれば、第１のサイリスタ構造の第１のエミッタ領域は、第２のサイリスタ構造の第１のエミッタ領域よりも低いドーピング濃度を有する。例えば、第２のサイリスタ構造の第１のエミッタ領域内のドーピング濃度は、第１のサイリスタ構造の第１のエミッタ領域内のドーピング濃度の少なくとも２倍、または少なくとも５倍、または少なくとも１０倍、または少なくとも１００倍、または少なくとも１０００倍である。

【0048】

さらなる実施形態によれば、第１のサイリスタ構造の第２のエミッタ領域は、第２のサイリスタ構造の第２のエミッタ領域よりも低いドーピング濃度を有する。例えば、第２のサイリスタ構造の第２のエミッタ領域内のドーピング濃度は、第１のサイリスタ構造の第２のエミッタ領域内のドーピング濃度の少なくとも２倍、または少なくとも５倍、または少なくとも１０倍、または少なくとも１００倍、または少なくとも１０００倍である。

【0049】

さらなる実施形態によれば、第１のサイリスタ構造の第２のベース領域は、第２のサイリスタ構造の第２のベース領域よりも高いドーピング濃度を有する。例えば、第１のサイリスタ構造の第２のベース領域内のドーピング濃度は、第２のサイリスタ構造の第２のベース領域のドーピング濃度の少なくとも２倍、または少なくとも５倍、または少なくとも１０倍、または少なくとも１００倍、または少なくとも１０００倍である。

【0050】

また、最後の段落で明記されているように、第１のエミッタ領域および／または第２のエミッタ領域および／または第２のベース領域内のドーピング濃度が異なると、第１のサイリスタ構造は、それが合理的に制御されたゲート電極によってオンにされたときにラッチしないので、アノード－カソード電圧降下は第２のサイリスタ構造に円滑に引き継がれる可能性がある。

【0051】

さらなる実施形態によれば、第１および／または第２のサイリスタ構造の第１および／または第２のエミッタ領域は、１つまたは複数の短絡によって貫通される。短絡は、エミッタ領域を貫通し、それが貫通するエミッタ領域とは反対の導電型である半導体本体の領域である。短絡は、それぞれ、第１または第２の主電極に隣接する場合があり、第１または第２の主電極と電気的に接触する場合がある。第１のエミッタ領域を通る短絡は、割り当てられた第１のベース領域に電気的に接続される場合があり、かつ／または割り当てられた第１のベース領域と同じドーピング濃度を有する場合がある。第２のエミッタ領域を通る短絡は、割り当てられた第２のベース領域に接続される場合があり、かつ／または割り当てられた第２のベース領域と同じドーピング濃度を有する場合がある。言い換えれば、第１のエミッタ領域を通る短絡は、割り当てられた第１の主電極を割り当てられた第１のベース領域と電気的に接続することができる。第２のエミッタ領域を通る短絡は、割り当てられた第２の主電極を割り当てられた第２のベース領域と電気的に接続することができる。

【0052】

例えば、第１のサイリスタ構造の第１および／または第２のエミッタ領域内の短絡では、第１のサイリスタ構造は、それが合理的に制御されたゲート電極によってオンにされたときにラッチしないので、アノード－カソード電圧降下は第２のサイリスタ構造に円滑に引き継がれる可能性がある。

【0053】

さらなる実施形態によれば、サイリスタ構造の第２のベース領域は、第１および第２のサイリスタ構造にわたって延在する連続した第２のベース層によって形成される。例えば、第２のベース層は第１の導電型で連続している。言い換えれば、第２のベース領域は互いに接続されている。例えば、第２のベース領域は、製造公差の限度内で同じドーピング濃度を有する。この場合、第２のベース層は均質にドープされる場合がある。

【0054】

さらなる実施形態によれば、サイリスタ構造の第２のエミッタ領域は、第１および第２のサイリスタ構造にわたって延在する連続した第２のエミッタ層によって形成される。例えば、第２のエミッタ層は第２の導電型で連続している。言い換えれば、第２のエミッタ領域は互いに接続されている。例えば、第２のエミッタ領域は、製造公差の限度内で同じドーピング濃度を有する。この場合、第２のエミッタ層は均質にドープされる場合がある。

【0055】

さらなる実施形態によれば、第１および第２のサイリスタ構造の第２の主電極は、第１および第２のサイリスタ構造にわたって延在する連続した第２の主電極によって形成される。

【0056】

さらなる実施形態によれば、サイリスタ構造の第１のエミッタ領域は、製造公差の限度内で同じドーピング濃度を有する。

【0057】

さらなる実施形態によれば、第２のベース領域は、各々低ドープドリフト領域および高ドープバッファ領域を含む。これは、バッファ領域が、各第２のベース領域内のドリフト領域よりも高いドーピング濃度を有することを意味する。したがって、第２のベース層は、低ドープドリフト層および高ドープバッファ層を含む場合がある。例えば、バッファ領域またはバッファ層のドーピング濃度は、ドリフト領域またはドリフト層のドーピング濃度の少なくとも１０倍、または少なくとも１００倍、または少なくとも１０００倍、または少なくとも１００００倍である。バッファ領域／層は、ドリフト領域／層と第２のエミッタ領域／層との間に垂直に配置される場合がある。

【0058】

第１および第２のサイリスタ構造の第２のベース領域が異なるドーピング濃度を有する場合、２つのサイリスタ構造のバッファ領域は異なるドーピング濃度を有する場合があり、一方ドリフト領域は製造公差の限度内で同じドーピング濃度を有する場合がある。

【0059】

さらなる実施形態によれば、第１のサイリスタ構造および第２のサイリスタ構造は、横方向に交互に配置される。したがって、半導体本体の第１の側面および／または第２の側面および／または主延長面に平行な線は、第１のサイリスタ構造および第２のサイリスタ構造のセクションを交互に横切る。例えば、第１のサイリスタ構造は、櫛状に第２のサイリスタ構造と係合する。そのような配置は、熱管理の観点から有利であり得る。

【0060】

例えば、第１および第２のサイリスタ構造は、両方とも回転軸に対して回転対称性を有する。回転軸は垂直方向と平行に延びる場合がある。回転軸の周りの円線は、第１のサイリスタ構造および第２のサイリスタ構造のセクションを交互に横切る場合がある。

【0061】

次に、半導体デバイスのためのハウジングが明記される。ハウジングは、例えば、本明細書に記載された任意の実施形態による半導体デバイス向けに構成される。

【0062】

ハウジングの一実施形態によれば、ハウジングは、サイリスタ構造および／またはダイオード構造の第１および第２の主電極に電気的に接触するための少なくとも２つの主電極構造を備える。その上、ハウジングは、第１のサイリスタ構造のゲート電極に電気的に接触するための第１の補助電極構造、および第２のサイリスタ構造のゲート電極に電気的に接触するための別個の第２の補助電極構造の２つ以上の補助電極構造を備える。電極構造はハウジングの基体に組み込まれる場合がある。例えば、基体は、プラスチックまたはセラミックであるか、またはそれらを含む。

【0063】

次に、半導体モジュールが明記される。半導体モジュールは、本明細書に開示されたハウジング内に配置された本明細書に開示された半導体デバイスを備える場合がある。次いで、ハウジングの電極構造は、例えば、半導体デバイスの適切な電極に電気的に接続される。半導体モジュールは、例えばパワー半導体モジュールである。

【0064】

次に、半導体デバイスを動作させるための方法が明記される。方法は、例えば、本明細書に記載された任意の実施形態による半導体デバイスを動作させることに適している。その結果、半導体デバイスに関連して開示されたすべての特徴が、方法についても開示され、逆もまた同様である。

【0065】

方法の一実施形態によれば、方法は、第１のサイリスタ構造のゲート電極を介して第１のゲート電流が印加されるが、第２のサイリスタ構造のゲート電極を介して電流が印加されない第１の工程を含む。次いで、第２の工程において、第２のサイリスタ構造のゲート電極を介して第２のゲート電流が印加される。第２の工程を実行すると、第１のゲート電流は、第１のサイリスタ構造のゲート電極を介してさらに印加される場合がある。

【0066】

第１のゲート電流は、第１のサイリスタ構造のゲート電極と第１の主電極との間に印加される場合がある。第２のゲート電流は、第２のサイリスタ構造のゲート電極と第１の主電極との間に印加される場合がある。これらの工程の間、サイリスタ構造の第１の主電極と第２の主電極との間にアノード－カソード電圧が印加される場合がある。第１のゲート電流を印加することにより、第１のサイリスタ構造がオン状態に切り替わる。第２のゲート電流を印加することにより、第２のサイリスタ構造がオン状態に切り替わる。

【0067】

第１のサイリスタ構造のゲート電極を介して第１のゲート電流を最初に印加することにより、アノード電圧に対する制御は、順方向導通状態のダイオード、例えば、ターンオン事象に続いて逆回復を実行するようにパワー電子回路によって強制されるフリーホイールダイオードからの電流転流の速度を緩和するゲート電流の振幅を制御することによって保持される。したがって、この例におけるダイオードは、その電流減衰率の緩和のおかげで、安全でない逆回復状態からの保護を享受する。

【0068】

さらなる実施形態によれば、第２のゲート電流は、半導体デバイス内のアノード－カソード電圧の急減または減衰または降下の後に印加される。第１のサイリスタ構造に起因して、アノード－カソード電圧の急減または減衰または降下がそれぞれ制御される。第２の工程は、アノード－カソード電圧が例えば安全な値まで減衰した時点にのみ実行される。アノード－カソード電圧は、DCリンク電圧のおおよそ１０％であり得る。

【0069】

第１および第２のサイリスタ構造のオン状態では、第１および／または第２のゲート電流をオフにすることができる。アノードとカソードとの間の電流が保持電流を上回る限り、少なくとも第２のサイリスタ構造は、最終的に第１のサイリスタ構造もオン状態のままである。

【0070】

第２のゲート電流をゼロに低減することは可能であるが、実際には行われないことが多い。比較的小さいDC「バックポーチ」電流は、通常、導通期間全体を通して保持される。この実践は、あらゆる状況下で第２のサイリスタをラッチし続けることに関係する様々な誘因を有する。

【0071】

第１のゲート電流をゼロに低減することは、通常動作において第１のサイリスタ構造をオフにする場合がある。通常動作は、第２のサイリスタ構造がオンであることを想定している。考えられるように、第１のサイリスタ構造は、ハードターンオフのための重要な能力を保持せず、そうすることを試みるとほとんど失敗する。

【0072】

さらなる実施形態によれば、方法は、第２のサイリスタ構造のゲート電極を介して、かつ／または第１のサイリスタ構造のゲート電極を介してターンオフゲート電流が印加されない第３の工程を含む。ターンオフゲート電流は、第１および第２のサイリスタ構造を介して同時に印加される場合がある。この工程では、サイリスタ構造がそれぞれのオフ状態に切り替えられる。

【0073】

以下、半導体デバイスおよび半導体デバイスを動作させるための方法が、例示的な実施形態に基づく図面を参照してより詳細に説明される。添付の図は、さらなる理解を提供するために含まれる。図では、同じ構造および／または機能の要素は、同じ参照符号によって参照される場合がある。図に示された実施形態は例示的な表現であり、必ずしも縮尺通りに描かれていないことを理解されたい。要素または構成要素が異なる図におけるそれらの機能に関して互いに対応する限り、以下の図の各々についてその説明は繰り返されない。明確にするために、要素は、すべての図において対応する参照シンボルとともに現れないかもしれない。

【図面の簡単な説明】

【0074】

【図1】半導体デバイスの異なる例示的な実施形態を示す断面図である。

【図2】半導体デバイスの異なる例示的な実施形態を示す断面図である。

【図3】図１または図２の例示的な実施形態を示す上面図である。

【図4】半導体デバイスのさらなる例示的な実施形態を示す断面図である。

【図5】半導体デバイスのさらなる例示的な実施形態を示す上面図である。

【図6】半導体デバイスのさらなる例示的な実施形態を示す断面図である。

【図7】半導体デバイスのさらなる例示的な実施形態を示す上面図である。

【図8】半導体デバイスのさらなる例示的な実施形態を示す異なる図である。

【図9】半導体デバイスのさらなる例示的な実施形態を示す異なる図である。

【図10】半導体デバイスのさらなる例示的な実施形態を示す異なる図である。

【図11】半導体デバイスのさらなる例示的な実施形態を示す異なる図である。

【図12】半導体デバイスを動作させるための方法の例示的な実施形態のフローチャートである。

【発明を実施するための形態】

【0075】

図１は、半導体デバイス１００の第１の例示的な実施形態を断面図で示す。半導体デバイス１００は、シリコンをベースとする場合がある半導体本体１を備える。半導体本体１は、第１の側面１０と、第１の側面１０の反対側の第２の側面２０とを備える。さらに、半導体デバイス１００は、互いのそばに横方向に配置されているが、横方向に互いに分離されている第１のサイリスタ構造Iおよび第２のサイリスタ構造IIを備える。

【0076】

第１のサイリスタ構造Iは、両方とも第１の側面１０にあるゲート電極１aおよび第１の主電極２aを備える。その上、第１のサイリスタ構造Iは、第２の側面２０に第２の主電極３aを備える。第１の側面１０から第２の側面２０への方向において、第１のサイリスタ構造Iに割り当てられた、または第１のサイリスタ構造Iに属する半導体本体１の部分は、第１のエミッタ領域１２a、第１のベース領域１１a、第２のベース領域１４a、および第２のエミッタ領域１３aを含む。第１のエミッタ領域１２aおよび第２のベース領域１４aは、同じ第１の導電型、例えばn導電性である。第１のベース領域１１aおよび第２のエミッタ領域１３aは、同じ第２の導電型、例えばp導電性である。第１のエミッタ領域１２aは、第２のベース領域１４aよりも高いドーピング濃度を有する場合がある。

【0077】

ゲート電極１aは、第１のエミッタ領域１２aのそばの横方向の面積において、第１のベース領域１１aに隣接する。第１の主電極２aは、第１のエミッタ領域１２aに隣接する。第２の主電極３aは、第２のエミッタ領域１３aに隣接する。第１の主電極２aはカソードであり得、第２の主電極３aはアノードであり得る。

【0078】

第２のサイリスタ構造IIは、第１のサイリスタ構造Iと同じ要素、すなわちゲート電極１b、第１の主電極２b、第２の主電極３b、第１のエミッタ領域１２b、第１のベース領域１１b、第２のベース領域１４b、および第２のエミッタ領域１３bを備える。異なる領域の順序は、第１のサイリスタ構造Iと同じである。第２のサイリスタ構造IIにおいても、ゲート電極１bは、第１のエミッタ領域１２bのそばの横方向の面積において、第１のベース領域１１bに隣接する。第１の主電極２bは、第１のエミッタ領域１２bに隣接する。第２の主電極３bは、第２のエミッタ領域１３bに隣接する。その上、第２のサイリスタ構造IIにおいても、第１のエミッタ領域１２bおよび第２のベース領域１４bは同じ導電型、例えばn導電性であり、一方第１のベース領域１１bおよび第２のエミッタ領域１３bは第２の導電型、例えばp導電性である。

【0079】

第１のサイリスタ構造Iと第２のサイリスタ構造IIとの間の違いは、それぞれの第１のベース領域１１a、１１b内のドーピング濃度である。両方の第１のベース領域１１a、１１bは同じ導電型、例えばp導電性であるが、第１のサイリスタ構造Iの第１のベース領域１１a内のドーピング濃度は、第２のサイリスタ構造IIの第１のベース領域１１bのドーピング濃度よりも高い。例えば、第１のサイリスタ構造Iの第１のベース領域１１a内のドーピング濃度は、第２のサイリスタ構造IIの第１のベース領域１１b内のドーピング濃度よりも少なくとも１０倍、または少なくとも１００倍高い。

【0080】

２つのサイリスタ構造I、IIの第１のベース領域１１a、１１bは、第２のベース領域１４a、１４bと同じドーピング濃度を有するnドープ分離領域１４cによって横方向に互いに分離される。

【0081】

図１にさらに見られるように、２つのサイリスタ構造I、IIの第２のベース領域１４a、１４bは、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIにわたって連続して延在する第２のベース層１４によって実現される。同様に、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIの第２のエミッタ領域１３a、１３bは、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIにわたって連続して延在する第２のエミッタ層１３によって実現される。また、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIの第２の主電極３a、３bは、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIにわたって連続して延在する共通の第２の電極層３によって実現される。

【0082】

２つのサイリスタ構造I、IIのゲート電極１a、１bは、個別かつ単独で電気的に接触可能である。したがって、第１のサイリスタ構造Iをオンにするために、第１のサイリスタ構造Iのゲート電極１aを介して第１のゲート電流を最初に印加することができる。第１のベース層１１a内のより高いドーピング濃度に起因して、このターンオンは、それぞれ、アノード電流の制御された増加またはアノード－カソード電圧の制御された減衰により、制御された方法で起こる。その後、第２のサイリスタ構造IIをオンにするために、第２のサイリスタ構造IIのゲート電極１bを介して第２のゲート電流を印加することができる。第１のサイリスタ構造Iの制御されたターンオンに起因して、スナバを使用することなく、半導体デバイス１００に直列に接続されたダイオードを保護することができる。

【0083】

図２は、半導体デバイス１００の第２の例示的な実施形態を断面図で示す。図１の第１の例示的な実施形態とは対照的に、第２のベース層１４はここでドリフト層１５およびバッファ層１６を備え、バッファ層１６は第２のエミッタ層１３とドリフト層１５との間に配置される。バッファ層１６は、例えば、ドリフト層１５よりも高いドーピング濃度を有する。ドリフト層１５およびバッファ層１６は、さらに同じ導電型、例えばn導電性である。

【0084】

バッファ層１６およびドリフト層１５を備える第２のベース層１４では、サイリスタ構造I、IIの各々は、ドリフト領域１５a、１５bおよびバッファ領域１６a、１６bを含む。

【0085】

図２にさらに見られるように、第１のサイリスタ構造Iは、第１のベース領域１１aと第２のベース領域１４aとの間に第３のベース領域１７aを備える。第３のベース領域１７aは、第１のベース領域１１aと同じ導電型であるが、より低いドーピング濃度を有する。例えば、第３のベース領域１７a内のドーピング濃度は、第２のサイリスタ構造IIの第１のベース領域１１b内のドーピング濃度と同じである。

【0086】

図３は、図１および図２の例示的な実施形態を半導体本体１の第１の側面１０上の上面図で示す。図３の破線は、それぞれ、図１または図２の図の断面平面を示す。

【0087】

図３に見られるように、第２のサイリスタ構造IIは、第１のサイリスタ構造Iを横方向に取り囲む。第１のサイリスタ構造Iは、半導体デバイス１００の中央に配置される。サイリスタ構造I、IIのゲート電極１a、１bは、各々複数の切れ目またはホールとともに連続して形成される。切れ目またはホールの内部に、第１の主電極２a、２bが位置する。

【0088】

第１のサイリスタ構造Iの面積は第２のサイリスタ構造IIの面積よりも小さいことが、図３から明らかである。例えば、第２のサイリスタ構造の面積は、半導体デバイス１００の総面積の少なくとも６０％である。

【0089】

図４は、半導体デバイス１００のさらなる例示的な実施形態を断面図で示す。ここで、逆並列ダイオード構造IIIは、第１のサイリスタ構造Iと第２のサイリスタ構造IIとの間に横方向に配置される。逆並列ダイオード構造IIIは、第１の側面１０上の第１の主電極１cと、第２の側面２０上の第２の主電極３cとを備える。その上、逆並列ダイオード構造IIIは、第１のダイオード領域１８cおよび第２のダイオード領域１３c、１５c、１６cを備える。第１のダイオード領域１８cは、第１のベース領域１１a、１１bと同じ導電型であり得る。例えば、第１のダイオード領域１８cは、第２のサイリスタ構造IIの第１のベース領域１１bと同じドーピング濃度を有する。第２のダイオード領域１３c、１５c、１６cは、第１のダイオード領域１８cと反対の導電型である。例えば、第２のダイオード領域１３c、１５c、１６cは、ドリフト領域１５cと、バッファ領域１６cと、コンタクト領域１３cとを含む。コンタクト領域１３cは、最も高いドーピング濃度を含む場合がある。ドリフト領域１５cのドーピング濃度は、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIのドリフト領域１５a、１５bのドーピング濃度と同じであり得、バッファ領域１６cのドーピング濃度は、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIのバッファ領域１６a、１６bのドーピング濃度と同じであり得る。

【0090】

第１のサイリスタ構造Iおよび第２のサイリスタ構造IIと同じ半導体本体１で形成された逆並列ダイオード構造IIIでは、図４の半導体デバイス１００は、逆導通（RC：reverse conducting）半導体デバイス１００を構成する。

【0091】

図５は、図４の半導体デバイスを半導体本体１の第１の側面１０上への上面図で示す。
図６は、半導体デバイス１００のさらなる例示的な実施形態を断面図で示す。図４および図５の例示的な実施形態との違いは、第２のサイリスタ構造IIがここでは複数のサイリスタセルを有する転流型ゲートトランジスタ構造として実現されることである。各サイリスタセルには、それ自体の第１のエミッタ領域１２bおよびそれ自体の第１の主電極２bが割り当てられる。図の半導体デバイス１００は、例えば、RC－IGCTである。

【0092】

図７は、図６の半導体デバイス１００を半導体本体１の第１の側面１０上への上面図で示す。

【0093】

図８は、半導体デバイス１００のさらなる例示的な実施形態を第１の側面１０上への上面図で示す。前の例示的な実施形態とは対照的に、逆並列ダイオード構造IIIは、ここでは半導体デバイス１００の中心に配置され、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIによって横方向に取り囲まれる。２つのサイリスタ構造I、IIまたはそれらの第１のベース領域１１a、１１bは、それぞれ、分離領域１４cによって互いに分離される。

【0094】

図９は、半導体デバイス１００のさらなる例示的な実施形態を断面図で示す。ここで、第１のベース領域１１a、１１bは、同じドーピング濃度を有する場合がある。第２のサイリスタ構造IIの第１のエミッタ領域１２bは、第１のサイリスタ構造Iの第１のエミッタ領域１２aよりも高いドーピング濃度を有する。第２のサイリスタ構造IIの第２のエミッタ領域１３bは、第１のサイリスタ構造Iの第２のエミッタ領域１３aよりも高いドーピング濃度を有する。第１のサイリスタ構造Iのバッファ領域１６aは、第２のサイリスタ構造IIのバッファ領域１６bよりも高いドーピング濃度を有する。ドーピング濃度のこれらの違いの各々により、図１に関して記載されたのと同様の効果、すなわち、第１のサイリスタ構造Iを制御された方法でオンにすることができ、次いで、アノード－カソード電圧の関連する制御された減衰が第２のサイリスタ構造IIに円滑に引き継がれる可能性があるという効果を実現することができる。

【0095】

特に、上述された効果を実現するためには、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIの１つの領域、例えば第１のベース領域１１a、１１bのみ、または第２のベース領域１４a、１４bのみ、または第１のエミッタ領域１２a、１２のみ、または第２のエミッタ領域１３a、１３bのみにおいて、ドーピング濃度の違いを有することで十分である。しかしながら、３つの領域（第２のベース領域、第１のエミッタ領域、および第２のエミッタ領域）が異なるようにドープされた図９の例示的な実施形態のような、異なるようにドープされた領域の任意の組合せが可能であり、例えば、４つの領域すべてが異なるようにドープされることが可能である。

【0096】

図１０は、半導体デバイス１００のさらなる例示的な実施形態を第１の側面１０上への上面図で示す。第１のサイリスタ構造Iおよび第２のサイリスタ構造IIは、横方向に沿って交互に配置される。第１のサイリスタ構造Iは、半導体デバイス１００の中心の周りの円線が第１のサイリスタ構造Iおよび第２のサイリスタ構造IIの断面を交互に横切るように、櫛状に第２のサイリスタ構造IIと係合する。図１０の配置は、熱管理の観点から有益である。

【0097】

図１１は、半導体デバイス１００のさらなる例示的な実施形態を断面図で示す。前の例示的な実施形態との違いは、第１のサイリスタ構造Iの第１のエミッタ領域１２aを通る、エミッタ短絡とも呼ばれる短絡１９aである。短絡１９aは、第１の主電極２aを第１のベース領域１１aと電気的に接続する。短絡１９aは、半導体本体１の領域であり、例えば、第１のベース領域１１aと同じドーピング濃度および同じ導電型を有するので、第１のエミッタ領域１２aとは反対の導電型である。この短絡１９aでは、第１のサイリスタ構造Iはオンにされてもラッチしない。

【0098】

図１１では、第１のサイリスタ構造Iおよび第２のサイリスタ構造IIのすべての対応する領域のドーピング濃度は同じである。これは一例にすぎず、代わりに、例えば図１および／または図９のように、ドーピング濃度は異なって選択される場合がある。

【0099】

図１２は、前の図のいずれかの半導体デバイスを動作させるための方法の例示的な実施形態のフローチャートを示す。工程S１において、第１のサイリスタ構造Iのゲート電極１aを介して第１のゲート電流が印加され、第２のサイリスタ構造IIのゲート電極１bを介してゲート電流が印加されない。

【0100】

次いで、工程S２において、第２のサイリスタ構造IIのゲート電極１bを介して第２のゲート電流が印加される。この第２の工程S２は、アノードとカソードとの間の電圧減衰が現れた後にのみ実行される場合がある。ここで、半導体デバイス１００がオンにされる。

【0101】

次いで、その後、工程S３において、第２のサイリスタ構造IIのゲート電極１bを介してターンオフゲート電流が印加される。ここで、半導体デバイス１００がオフにされる。

【0102】

上述された図１～図１２に示された実施形態は、半導体デバイスおよび半導体デバイスを動作させるための方法の例示的な実施形態を表す。したがって、それらは、半導体デバイスおよび半導体デバイスを動作させるための方法によるすべての実施形態の完全なリストを構成するものではない。実際の半導体デバイスおよび方法は、例えば、配置、デバイス、および要素に関して示された実施形態とは異なる場合がある。

【符号の説明】

【0103】

参照符号
１ 半導体本体
１a，１b ゲート電極
１c 第１の主電極
２a，２b 第１の主電極
３a，３b，３c 第２の主電極
１０ 第１の側面
１１a，１１b 第１のベース領域
１２a，１２b 第１のエミッタ領域
１３a，１３b 第２のエミッタ領域
１４a，１４b 第２のベース領域
１４c 分離領域
１４ 第２のベース層
１５a，１５b，１５c ドリフト領域
１５ ドリフト層
１６a，１６b，１６c バッファ領域
１６ バッファ層
１７a 第３のベース領域
１８c 第１のダイオード領域
１９a 短絡
２０ 第２の側面
１００ 半導体デバイス
I 第１のサイリスタ構造
II 第２のサイリスタ構造
III ダイオード構造
S１，S２，S３ 方法工程

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【手続補正書】

【提出日】2024-05-29

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

－第１の側面（１０）、および前記第１の側面（１０）の反対側の第２の側面（２０）を有する半導体本体（１）と、
－第１のサイリスタ構造（I）、および前記第１のサイリスタ構造（I）のそばの横方向にある第２のサイリスタ構造（II）と
を備える、半導体デバイス（１００）であって、
－前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）の各々が、前記第１の側面（１０）にある第１のベース領域（１１a、１１b）と、前記割り当てられた第１のベース領域（１１a、１１b）と隣接し、電気的に接触している前記第１の側面（１０）上のゲート電極（１a、１b）とを備え、
－前記第１のベース領域（１１a、１１b）が同じ導電型であり、各々が前記半導体本体（１）の領域であり、
－前記ゲート電極（１a、１b）が、個別かつ単独で電気的に接触可能であり、
－前記第１のサイリスタ構造（I）内のドーピング濃度が、前記割り当てられたゲート電極（１a）を介して印加されたゲート電流によってオンにされたときに前記第１のサイリスタ構造（I）がラッチしないように調整され、
－前記第１のサイリスタ構造（I）に割り当てられた前記半導体本体（１０）の少なくとも１つの領域が、前記第２のサイリスタ構造（II）に割り当てられた前記半導体本体（１０）の対応する領域とは異なるドーピング濃度を有する、
半導体デバイス（１００）。

【請求項2】

－前記第１のサイリスタ構造（I）の前記第１のベース領域（１１a）が、前記第２のサイリスタ構造（II）の前記第１のベース領域（１１b）よりも高いドーピング濃度を有する、
請求項１に記載の半導体デバイス（１００）。

【請求項3】

－前記半導体デバイス（１００）が、前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）のそばに横方向に配置されたダイオード構造（III）を備える、
請求項１または２に記載の半導体デバイス（１００）。

【請求項4】

－前記第１のサイリスタ構造（I）の面積が、前記第２のサイリスタ構造（II）の面積よりも小さい、
請求項１または２に記載の半導体デバイス（１００）。

【請求項5】

－前記第２のサイリスタ構造（II）が、複数のサイリスタセルを有するゲート転流型サイリスタ構造である、
請求項１または２に記載の半導体デバイス（１００）。

【請求項6】

－前記第１のベース領域（１１a、１１b）が、前記半導体本体（１）の少なくとも１つの分離領域（１４c）が前記第１のベース領域（１１a、１１b）とは異なる導電型であることによって互いに分離され、
－前記第１のサイリスタ構造（I）の前記第１のベース領域（１１a）が連続して形成され、
－前記第２のサイリスタ構造（II）の前記第１のベース領域（１１b）が連続して形成される、
請求項１または２に記載の半導体デバイス（１００）。

【請求項7】

－前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）の各々が、前記第１の側面（１０）上の第１の主電極（２a、２b）と、前記第２の側面（２０）上の第２の主電極（３a、３b）と、前記割り当てられた第１の主電極（２a、２b）と隣接し電気的に接触している前記第１の側面（１０）にある第１のエミッタ領域（１２a、１２b）と、前記割り当てられた第２の主電極（３a、３b）に隣接し電気的に接触している前記第２の側面（２０）にある第２のエミッタ領域（１３a、１３b）と、第２のベース領域（１４a、１４b）とを備え、
－前記第１のエミッタ領域（１２a、１２b）、前記第２のエミッタ領域（１３a、１３b）、および前記第２のベース領域（１４a、１４b）が、各々前記半導体本体（１）の領域であり、
－前記第１のエミッタ領域（１２a、１２b）および前記第２のベース領域（１４a、１４b）が、各々第１の導電型であり、
－前記第１のベース領域（１１a、１１b）および前記第２のエミッタ領域（１３a、１３b）が、各々第２の導電型であり、
－垂直方向において、前記第２のベース領域（１４a、１４b）が、各々前記割り当てられた第２のエミッタ領域（１３a、１３b）と前記割り当てられた第１のベース領域（１１a、１１b）との間に配置され、
－垂直方向において、前記第１のベース領域（１１a、１１b）が、各々前記割り当てられた第１のエミッタ領域（１２a、１２b）と前記割り当てられた第２のベース領域（１４a、１４b）との間に配置される、
請求項１または２に記載の半導体デバイス（１００）。

【請求項8】

－前記第１のサイリスタ構造（I）の前記第１のエミッタ領域（１２a）が、前記第２のサイリスタ構造（II）の前記第１のエミッタ領域（１２b）よりも低いドーピング濃度を有し、かつ／または、
－前記第１のサイリスタ構造（I）の前記第２のエミッタ領域（１３a）が、前記第２のサイリスタ構造（II）の前記第２のエミッタ領域（１３b）よりも低いドーピング濃度を有し、かつ／または、
－前記第１のサイリスタ構造（I）の前記第２のベース領域（１４a）が、前記第２のサイリスタ構造（II）の前記第２のベース領域（１４b）よりも高いドーピング濃度を有する、
請求項７に記載の半導体デバイス（１００）。

【請求項9】

－前記第１のサイリスタ構造（I）の前記第１のエミッタ領域（１２a）が、前記第１のエミッタ領域（１２a）とは反対の導電型であり、前記第１のベース領域（１１a）を前記第１のサイリスタ構造（I）の前記第１の主電極（２a）と電気的に接続する１つまたは複数の短絡（１９a）によって貫通される、
請求項７に記載の半導体デバイス（１００）。

【請求項10】

－前記第２のベース領域（１４a、１４b）が、各々ドリフト領域（１５a、１５b）と、バッファ領域（１６a、１６b）とを備え、前記バッファ領域（１６a、１６b）が前記ドリフト領域（１５a、１５b）よりも高いドーピング濃度を有し、
－前記バッファ領域（１６a、１６b）が、前記割り当てられたドリフト領域（１５a、１５b）を前記割り当てられた第２のエミッタ領域（１３a、１３b）から分離する、
請求項７に記載の半導体デバイス（１００）。

【請求項11】

－横方向において、前記第１のサイリスタ構造（I）および前記第２のサイリスタ構造（II）が、交互に配置される
請求項１または２に記載の半導体デバイス（１００）。

【請求項12】

－前記第２のサイリスタ構造（II）の前記ゲート電極（１b）を介して電流が印加されない間に、前記第１のサイリスタ構造（I）の前記ゲート電極（１a）を介して第１のゲート電流を印加することと、
－次いで、前記第２のサイリスタ構造（II）の前記ゲート電極（１b）を介して第２のゲート電流を印加することと
を含む、請求項１または２に記載の半導体デバイス（１００）を動作させるための方法。

【請求項13】

－前記第２のゲート電流が、前記半導体デバイス（１００）内のアノード－カソード電圧の減衰後に印加される、
請求項１２に記載の方法。

【請求項14】

－請求項１または２に記載の半導体デバイス（１００）と、
－前記半導体デバイス（１００）の前記サイリスタ構造（I、II）の前記第１および前記第２の主電極（２a、２b、３）に電気的に接触するための２つの主電極構造、
－前記第１のサイリスタ構造（I）の前記ゲート電極（１a）に電気的に接触するための第１の補助電極構造、ならびに
－前記第２のサイリスタ構造（II）の前記ゲート電極（１b）に電気的に接触するための第２の別個の補助電極構造
－を有する、前記半導体デバイス（１００）のためのハウジングと
を備える、半導体モジュール。

【国際調査報告】