特表 2024-541611 フライバックコンバータのためのコントローラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-08

(54)【発明の名称】フライバックコンバータのためのコントローラ

(51)【国際特許分類】

   H02M 3/28 20060101AFI20241031BHJP

【ＦＩ】

H02M3/28 H

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024532394

(86)(22)【出願日】2022-11-28

(85)【翻訳文提出日】2024-07-25

(86)【国際出願番号】 US2022051079

(87)【国際公開番号】W WO2023101912

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】17/537,855

(32)【優先日】2021-11-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ホセ ヴィダル

(72)【発明者】

【氏名】ディネシュ カタム

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AS01

5H730BB43

5H730DD02

5H730DD04

5H730EE02

5H730EE07

5H730FF01

5H730FG01

(57)【要約】

コンバータ制御回路は、スイッチノードに結合される端子を含む。コンバータ制御回路は、当該端子に結合されるバレー感知回路（１５０）を含み、スイッチノード上の発振電圧のバレーを検出する。バレー感知回路（１５０）は、第１の出力を有し、バレーの発生を示す第１の出力上の第１の制御信号をアサートする。論理ゲート（１７０）が、第２の出力を有し、第２の出力上の第２の制御信号をアサートして、スイッチングトランジスタ（Ｍ１）をオンにする。スイッチオン制御回路（１６５）が、第１の入力及び第２の入力を有する。第１の入力は第１の出力に結合する。第２の入力は第２の出力に結合する。スイッチオン制御回路（１６５）は、第１の制御信号がバレーを示す一方で、スイッチングトランジスタ（Ｍ１）がオンであることを第２の制御信号が示すことに応答して、スイッチングトランジスタ（Ｍ１）をオンにするために第３の制御信号をアサートする。

【特許請求の範囲】

【請求項1】

コンバータのための制御回路であって、
前記コンバータのスイッチノードに結合されるように適合されている端子と、
前記端子に結合されるバレー感知回路であって、前記バレー感知回路が、前記スイッチノード上の発振電圧におけるバレーを検出するように構成され、前記バレー感知回路が、第１の出力を有しており、前記第１の出力上で、バレーの発生を示す第１の制御信号をアサートするように構成されている、前記バレー感知回路と、
第２の出力を有する論理ゲートであって、前記スイッチノードに結合されるスイッチングトランジスタをオンにするため、前記第２の出力上で第２の制御信号をアサートするように構成されている、前記論理ゲートと、
第１の入力と第２の入力とを有するスイッチオン制御回路と、
を含み、
前記第１の入力が前記第１の出力に結合され、前記第２の入力が第２の出力に結合され、前記スイッチオン制御回路が、前記第１の制御信号がバレーの発生を示す一方で、前記第２の制御信号が、前記スイッチングトランジスタがオンされるべきであることを示すことに応答して、前記スイッチングトランジスタをオンにするように第３の制御信号をアサートするように構成されている、
制御回路。

【請求項2】

請求項１の制御回路であって、前記スイッチオン制御回路がフリップフロップを含む、制御回路。

【請求項3】

請求項２の制御回路であって、前記フリップフロップが、データ入力及びクロック入力を含み、前記データ入力が前記第２の出力に結合され、前記クロック入力が前記第１の出力に結合される、制御回路。

【請求項4】

請求項１の制御回路であって、前記バレー感知回路が、
電流源と、
前記電流源と接地との間で第１のスイッチに直列に結合される第１のコンデンサと、
前記電流源と接地との間で第２のスイッチに直列に結合される第２のコンデンサと、
第１の比較器入力と第２の比較器入力とコンパレータ出力とを有する比較器であって、前記比較器が前記第１の出力であり、前記第１の比較器入力が前記第１のコンデンサに結合されており、前記第２の比較器入力が前記第２のコンデンサに結合されており、前記コンパレータ出力が、前記第３の制御信号を提供するように構成されている、前記比較器と、
を含む、制御回路。

【請求項5】

請求項４の制御回路であって、前記スイッチオン回路が、データ入力及びクロック入力を有するフリップフロップを含み、前記データ入力が前記第２の出力に結合され、前記クロック入力が前記コンパレータ出力に結合される、制御回路。

【請求項6】

請求項５の制御回路であって、前記コンパレータ出力と前記クロック入力との間に結合されるワンショットを更に含む、制御回路。

【請求項7】

請求項４の制御回路であって、前記第１のコンデンサ及び前記第２のコンデンサの静電容量がほぼ等しい、制御回路。

【請求項8】

請求項４の制御回路であって、前記バレー感知回路がランプタイマーを含み、前記ランプタイマーが、
前記スイッチノード上の発振の始まりの検出に応答して前記第１のスイッチを閉じ、前記スイッチノード上の電圧が前記コンバータへの入力電圧を下回ることに応答して前記第１のスイッチを開き、
前記スイッチノード上の電圧が入力電圧を下回ることに応答して前記第２のスイッチを閉じる、
ように構成されている、制御回路。

【請求項9】

請求項８の制御回路であって、前記ランプタイマーがランプタイマー入力を有しており、前記ランプタイマー入力が、前記スイッチノード上の電圧が前記入力電圧を下回ることを示す信号を受信するように構成されている、制御回路。

【請求項10】

請求項１の制御回路であって、前記制御回路が、フライバックコンバータに結合されるように適合されている、制御回路。

【請求項11】

フライバックコンバータであって、
一次コイル及び二次コイルを有する変圧器と、
スイッチノードにおいて前記一次コイルに結合されるスイッチングトランジスタと、
前記スイッチノードに結合されるフィードバック入力を有する制御回路と、
を含み、
前記制御回路が、
前記スイッチノード上で発振電圧の前記スイッチノード上の電圧のバレーを検出し、
前記検出されたバレーのうちの或るバレーの発生とほぼ同時に前記スイッチングトランジスタをオンにする、
ように構成されている、
フライバックコンバータ。

【請求項12】

請求項１１のフライバックコンバータであって、前記制御回路が、
前記二次コイルを介する電流がゼロアンペアに達すると前記スイッチノード上で発振電圧の前記スイッチノード上の電圧の前記バレーを検出し、各検出されたバレーに一致する電圧パルスを出力するように構成される第１の回路と、
前記スイッチングトランジスタをオンにするための制御信号を出力するように構成される第２の回路と、
前記第１の回路及び前記第２の回路に結合されるスイッチオン制御回路と、
を含み、
前記第２の回路からの前記制御信号が、前記第１の回路が電圧パルスを出力するときに前記スイッチングトランジスタがオンされるべきであることを示すことに応答して、前記スイッチオン制御回路が、前記スイッチングトランジスタをオンにするように構成されている、
フライバックコンバータ。

【請求項13】

請求項１２のフライバックコンバータであって、前記スイッチオン制御回路がフリップフロップを含む、フライバックコンバータ。

【請求項14】

請求項１３のフライバックコンバータであって、前記フリップフロップが、データ入力とクロック入力とを含み、前記データ入力が前記第２の回路の出力に結合され、前記クロック入力が前記第１の回路の出力に結合される、フライバックコンバータ。

【請求項15】

請求項１４のフライバックコンバータであって、前記第１の回路の前記出力と前記クロック入力との間に結合されるワンショットを更に含む、フライバックコンバータ。

【請求項16】

請求項１１のフライバックコンバータであって、前記制御回路が、
電流源と、
前記電流源と接地との間で第１のスイッチに直列に結合される第１のコンデンサと、
前記電流源と接地との間で第２のスイッチに直列に結合される第２のコンデンサと、
第１の比較器入力と第２の比較器入力とコンパレータ出力とを有する比較器と、
を含み、
前記第１の比較器入力が前記第１のコンデンサに結合されており、前記第２の比較器入力が前記第２のコンデンサに結合されており、前記コンパレータ出力が前記第３の制御信号を提供するように構成されている、
フライバックコンバータ。

【請求項17】

請求項１６のフライバックコンバータであって、更に、
前記コンパレータ出力に結合される入力と、出力とを有するワンショットと、
前記ワンショットの前記出力に結合されるクロック入力を有するフリップフロップと、
を含む、フライバックコンバータ。

【請求項18】

請求項１１のフライバックコンバータであって、前記フライバックコンバータが擬似共振フライバックコンバータである、フライバックコンバータ。

【請求項19】

変圧器とスイッチングトランジスタとを有するフライバックコンバータを制御する方法であって、
前記変圧器が、一次コイル及び二次コイルを有しており、前記スイッチングトランジスタが、スイッチノードにおいて前記一次コイルに結合され、
前記方法が、
前記スイッチングトランジスタをオフにすることと、
前記二次コイルを介する電流が約ゼロアンペアまで低下したときを検出することと、
前記スイッチノード上の発振電圧の各バレーが発生するときを判定することと、
前記スイッチングトランジスタをオンにするための信号の受信に応答して、後続のバレーの発生時に前記スイッチングトランジスタをオンにすることと、
を含む、方法。

【請求項20】

請求項１９の方法であって、前記スイッチノード上の前記発振電圧の各バレーが発生するときを判定することが、
前記発振電圧の約４分の１について、第１のコンデンサを電流源で充電することと、
第２のコンデンサを前記電流源で充電することと、
前記第２のコンデンサ上の電圧が前記第１のコンデンサ上の電圧にほぼ等しいときを判定することと、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

直流（ＤＣ）－ＤＣ又は交流（ＡＣ）－ＤＣフライバックコンバータは、入力電圧を出力電圧に変換し、これら２つの電圧間にガルバニック絶縁を提供する。フライバックコンバータのカテゴリの一つは、可変周波数がバレースイッチング（valley switching）をいつオンにするかを判定するために用いられる、擬似共振フライバックコンバータである。擬似共振フライバックコンバータの場合、スイッチによるターンオン損失は、バレースイッチングモードで動作することによってなくすか又は低減することができる。

【発明の概要】

【0002】

一例において、コンバータのための制御回路が、コンバータのスイッチノードに結合されるように適合された端子を含む。制御回路はバレー（ｖａｌｌｅｙ）感知回路を含み、バレー感知回路は、当該端子に結合され、スイッチノード上の発振電圧のバレーを検出するように構成される。バレー感知回路は、第１の出力を有し、バレーの発生を示す第１の出力上の第１の制御信号をアサートするように構成される。論理ゲートが第２の出力を有する。論理ゲートは、スイッチノードに結合されるスイッチングトランジスタをオンにするために、第２の出力上の第２の制御信号をアサートするように構成される。スイッチオン制御回路が、第１の入力と第２の入力とを有する。第１の入力は第１の出力に結合される。第２の入力は第２の出力に結合される。スイッチオン制御回路は、第１の制御信号がバレーの発生を示す一方で、第２の制御信号が、スイッチングトランジスタがオンにされることを示すことに応答して、スイッチングトランジスタをオンにするため第３の制御信号をアサートするように構成される。

【0003】

別の例において、フライバックコンバータを制御する方法が、スイッチノードにおいて変圧器の一次コイルに結合されるスイッチングトランジスタをオフにすることを含み、この方法は、変圧器の二次コイルを介する電流が約ゼロアンペアまで低下したときを検出することを含む。この方法は更に、スイッチノード上の発振電圧の各バレーが発生するときを判定することを含む。スイッチングトランジスタをオンにするための信号の受信に応答して、この方法は、後続のバレーの発生時にスイッチングトランジスタをオンにすることを含む。

【図面の簡単な説明】

【0004】

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

【0005】

【図1】一例におけるフライバックコンバータのための制御回路の概略図を図示する。

【0006】

【図2】一例における一次側調整フライバックコンバータの動作のタイミング図を図示する。

【0007】

【図3】一例においてスイッチバレーを検出するためのタイミング図を図示する。

【0008】

図面において、（機能及び／又は構造のいずれかが）同じ又は同様の特徴に対して、同じ参照番号が用いられている。

【発明を実施するための形態】

【0009】

フライバック電圧コンバータは、それぞれ、入力と出力との間に接続される一次コイル及び二次コイルを有する変圧器を用いて、入力電圧（又は電流）を所望の出力電圧（又は電流）に変換する。変圧器は、入力と出力との間にガルバニック絶縁を提供する。コンバータは、一次コイルへの電流をオン／オフするために一次コイルに接続されるスイッチング素子（例えば、トランジスタ）を含む。フライバックコンバータの１つのタイプは、擬似共振フライバックコンバータである。擬似共振フライバックコンバータは、連続導通モード（ＣＣＭ）、不連続導通モード（ＤＣＭ）、又は電流臨界モード（ＢＣＭ）で動作することができる。ＣＣＭの間、電流は、変圧器の一次コイルに連続的に流れる。ＤＣＭの間、電流は、各スイッチングサイクルの一部の間、変圧器への流れを止める。ＢＣＭは、一次巻線の電流がゼロアンペアまで低下するとすぐにスイッチがオンになる状態を指す。

【0010】

本明細書に記載する実施例は、ＤＣＭで動作することが可能な擬似共振フライバックコンバータのための制御回路を対象とする。しかしながら、記載される手法はＢＣＭ動作にも適用される。本明細書に記載の制御回路は、一次側調整フライバックコンバータに特に有用であり、一次側調整フライバックコンバータにおいて、制御回路は、変圧器の一次コイルを介する電流を調整し、それによって変圧器の二次側の出力電圧を調整する。制御回路は、フライバックコンバータのスイッチノード（ＳＷ）に結合されるように適合されているフィードバック（ＦＢ）ノードを含む。一実施例において、制御回路は集積回路（ＩＣ）として製造され、ＦＢノードはＩＣのピンである。制御回路は、（１）ゼロ交差電流感知、（２）出力電圧（ＶＯＵＴ）サンプリング、及び（３）ＳＷノードバレー感知、の３つの理由でＦＢノードを監視する回路要素を含む。ＢＣＭ及びＤＣＭ動作の間、主スイッチング素子（例えば、トランジスタ）がオフになった後、変圧器の二次コイル電流は、上昇し、その後二次電流がゼロ電流に達する（交差する）まで、ほぼ線形に減衰し始め、ゼロ電流に達した時点で、ＳＷノード電圧は正弦波状にリンギングし始める。

【0011】

リンギングＳＷノード電圧は、一連の減衰ピーク及びバレーを有する。ＳＷノード電圧は、スイッチング素子の両端に結合される。制御回路がスイッチング素子をオンにすると判定すると、制御回路内のバレー感知回路が、次のＳＷノード電圧バレーが生じるまで、スイッチング素子がオンになることを防止する。ＳＷノード電圧のバレーにおいてスイッチング素子をオンにすることによって、スイッチング素子におけるスイッチング損失は、リンギング電圧波形中のバレー地点よりもＳＷノード電圧が大きいときにスイッチング素子がターンされた場合と比較して、低減される。

【0012】

図１は、例示の実施例におけるＤＣ－ＤＣフライバックコンバータ１００の概略図である。この例において、フライバックコンバータ１００は、入力電圧（ＶＩＮ）を受け取るように適合された入力１０８と、出力電圧ＶＯＵＴを提供する出力１０９とを含む。コンバータ１００はまた、変圧器ＴＲ１と、ダイオードＤ１と、トランジスタＭ１（上述したスイッチング素子）とを含む。変圧器ＴＲ１は、一次コイルＬ１と二次コイルＬ２とを含む。ダイオードＤ１は、二次コイルＬ２に結合され、二次コイルからの電圧を整流するように機能する。電流Ｉｐｒｉは一次コイルＬ１を介する電流であり、電流Ｉｓｅｃは二次コイルＬ２を介する電流である。コンバータはまた、出力コンデンサＣＯＵＴを含み得る。コンデンサＣＯＵＴの両端の電圧はＶＯＵＴである。Ｍ１がオンであるとき、電流はＶＩＮから、一次コイルＬ１を介し、Ｍ１を介して、接地に流れる。Ｍ１がオフであるとき、一次コイル電流はゼロアンペアである。

【0013】

コンバータは制御回路１２０を有し、制御回路１２０は、特に、いつＭ１をオフにするかを判定し、それによって、ＶＯＵＴを調整するために変圧器の一次側を介する電流を調整するように機能する。そのため、図１におけるフライバックコンバータ１００は、一次側レギュレーション（ＰＳＲ）を用いる。制御回路１２０は、ＳＷノード電圧の発振位相のバレーにおいてＭ１がオンにされることを確実にするバレー感知回路１５０を含む。

【0014】

制御回路１２０は、ＶＯＵＴの大きさを判定することと、ＶＯＵＴを目標レベルに維持するようにＭ１のデューティサイクルを調整することとによって、ＶＯＵＴを調整する。しかし、ＶＯＵＴは変圧器ＴＲ１の二次側に設けられているが、制御回路は変圧器の一次側に接続されている。そのため、制御回路１２０は、ＶＯＵＴへのガルバニック接続を有さない。代わりに、制御回路は、ＳＷノード上の電圧の大きさを監視することによって、ＶＯＵＴの大きさを推定する。

【0015】

図２は、スイッチングサイクルの間のフライバックコンバータ１００の波形を図示する。波形には、ＶＩＮ、ＳＷノード電圧、及び電流Ｉｐｒｉ及びＩｓｅｃが含まれている。Ｍ１がオンであるとき、Ｉｐｒｉは、２０１で示されるようにほぼ線形的に上昇する。Ｍ１がオンである時間期間は、図２ではＴｏｎとして識別される。制御回路１２０がＭ１をオフにすると、Ｉｐｒｉはゼロアンペアに降下し、Ｉｓｅｃは２０２に示すように上昇する。次いで、Ｉｓｅｃは２０３に示されるようにほぼ線形的に減少する。最終的にＩｓｅｃは０に達する（地点２０４）。次のスイッチングサイクルは２１０で開始する。地点２０２と地点２１０との間では、Ｍ１はオフである。この時間期間は、図２ではＴｏｆｆとして識別される。地点２０４と地点２１０との間は、Ｉｐｒｉがゼロアンペアに等しいだけでなく、Ｉｓｅｃもゼロアンペアに等しい。

【0016】

Ｍ１がオンであるとき、ＳＷノード電圧は０Ｖである。制御回路１２０がＭ１をオフにするとすぐに、ＳＷノード電圧は、２２０において識別されるようにＶｉｎよりも大きい値まで上昇する。ＳＷノード電圧の大きさは、変圧器の巻数比、ＶＯＵＴ、ダイオードＤ１の順方向電圧降下（Ｖｆ）、及び、ＩｓｅｃとＲｅｓｒの積の関数である。Ｒｅｓｒは、ダイオードＤ１とコンデンサＣｏｕｔの寄生抵抗の合計である。ＦＢノード（Ｖｆｂ）の電圧は、ＳＷノードの電圧に正比例し、そのため、式（１）は、Ｖｆｂに関して上記の関係を提供する。
Vfb＝VSW－VIN＝Nfs×(VOUT＋Vf＋(Isec×Resr) （１）
ここで、Ｎｆｓは、二次コイルＬ２の巻き数に対する一次コイルＬ１の巻き数の比である。Ｉｓｅｃが地点２０４でゼロアンペアに達すると、項Ｉｓｅｃ×Ｒｅｓｒは０に等しく、そのため、Ｖｆｂは、ＶｏｕｔにダイオードＤ１の順方向電圧降下（変圧器ＴＲ１の巻数比を乗じたもの）を加えたものの関数である。制御回路１２０は、Ｉｓｅｃが０と交差する瞬間にＶｆｂをサンプリングすることによって、この事実を利用する。その瞬間、Ｖｆｂは、ちょうどＶｏｕｔの関数である。サンプリングの瞬間（sampling instant）は、２２１で識別される。

【0017】

制御回路１２０は、二次コイルＬ２への直接的な電気的アクセスを有さないので、制御回路１２０は、ＳＷノード電圧の発振位相の始まりを検出することによってＩｓｅｃが０を交差するときを推定する。以下に記載される実施例において、制御回路は、Ｉｓｅｃが０を交差するときに発生するＳＷノード電圧の「屈曲点（ｋｎｅｅ）」２２５を検出する回路を含む。屈曲点は、ＳＷノード電圧の勾配の劇的な変化によって特徴付けられる。

【0018】

図１を再度参照すると、屈曲点２２５は、電流ミラー１１５、抵抗Ｒｓｅｔ、ローパスフィルタ１２５、及びコンパレータＣＯＭＰ１を用いて検出される。オフ時間（Ｍ１ ｏｆｆ）の間、スイッチノード電圧はＶＩＮ＋ＶＯＵＴの関数である。電流ミラーは、トランジスタＭ２及びＭ３を含み、この例では５：１の電流ミラー比を採用する（Ｍ３を介する電流は、Ｍ２を介する電流の５倍である）。ＶＩＮはＭ２のソースに結合される。同じＶＩＮ電圧はまた、Ｍ２及びＭ３によって実施される電流ミラーリング機能に起因して、Ｍ３のソース上に制御される。例えば、Ｍ３のソース（ＶＦＢ）がＶＩＮより大きい場合、Ｍ３は、抵抗器ＲＦＢを介してより多くの電流をシンクし、ＶＦＢは減少する。ＶＦＢがＶＩＮより小さい場合、Ｍ３は、より少ない電流をシンクし、ＶＦＢは増加する。ＳＷノード電圧がＶＩＮ＋ＶＯＵＴにほぼ等しく、Ｍ３のソース電圧がＶＩＮに等しい場合、抵抗器Ｒｆｂの両端の電圧差はほぼＶＯＵＴである。そのため、抵抗器Ｒｆｂを介する電流はＶｏｕｔ／Ｒｆｂにほぼ等しい。Ｍ３を介する電流Ｉｆｂは抵抗器Ｒｓｅｔまで下だり、それによって、ほぼＶＯＵＴ×Ｒｓｅｔ／Ｒｆｂに等しいＲＳＥＴノード上の電圧を生成する。言い換えれば、ＲＳＥＴノード上の電圧はＶＯＵＴに比例する。

【0019】

上述のように、Ｉｓｅｃが０を交差する瞬間のＳＷノード電圧をサンプリングすることは、ＶＯＵＴの満足な近似を提供する。ＲＳＥＴノード電圧は、ローパスフィルタ１２５（これは、この例では抵抗器Ｒｌｐ及びＣｌｐを含む）によってローパスフィルタされ、スイッチＳ３及びコンデンサＣｈによってサンプリングされる。

【0020】

電流ミラー１１５、抵抗器Ｒｓｅｔ、ローパスフィルタ１２５、及びコンパレータＣＯＭＰ１は、ＳＷノード電圧における屈曲点２２５を検出するためにも用いられる。上述のように、抵抗器Ｒｓｅｔの両端の電圧は、ＳＷノード電圧の関数であり、そのため、同じ又は同様の波形形状（屈曲点２２５及び後続のリンギングを含む）を有する。ＲＳＥＴ電圧は、コンパレータＣＯＭＰ１の反転入力に結合される。ＲＳＥＴのローパスフィルタされたバージョンは、コンパレータＣＯＭＰ１の非反転入力に結合される。そのため、ＣＯＭＰ１は、ＳＷノード電圧の一層ゆっくりと変化するバージョンを、フィルタリングされていない一層速く変化する実際のＳＷノード電圧と比較する。屈曲点２２５が発生すると、ＳＷノード電圧は、ローパスフィルタ１２５の出力の応答よりも急激に低下し、そのため、ＣＯＭＰ１（ＺＸ）の出力は論理高になる。そのため、ＺＸについての論理高は、Ｉｓｅｔがゼロアンペアを交差したことを示す。

【0021】

バレー感知回路１５０は、ＯＰ１、トランジスタＭ４、電流源Ｉｓｒｃ1及びＩｓｃｒ２、ランプタイマー１５４、スイッチＳＷＡ及びＳＷＢ、コンデンサＣＡ及びＣＢ、コンパレータＣＯＭＰ２を含む。図３は、バレー感知回路１５０の動作を図示する付加的な波形を提供する。ＳＷノード電圧におけるリンギングは、ほぼ減衰正弦波形である。したがって、ピークとＶｓｗがＶｉｎを交差する地点との間の時間は、ＶｓｗがＶｉｎを交差する地点と後続のバレーとの間の時間と同じである。時間地点３０１は、ピークが生じた時間である。地点３０２はゼロ交差地点である。地点３０３は後続のバレーを識別する。地点３０１と地点３０２との間の時間差は、地点３０２と地点３０３との間の時間差と同じである。バレー感知回路１５０は、地点３０１と３０２との間の時間を測定し保存するためにアナログタイマを実装し、次いで、測定され保存された時間を用いて、後続のバレーが生じているときを推定する。

【0022】

図１を再度参照すると、上述のように、ＺＸは、ＳＷノード電圧のリンギング位相のピークと概して一致する屈曲点が生じるとき、論理高になる。ランプタイマー１５４は、スイッチＳＷＡを閉じることによって、ＺＸが高であることに応答する。そのため、電流Ｉｓｒｃ２は、コンデンサＣＡに流れ、コンデンサＣＡを充電する。コンデンサＣＡ上の電圧は、スイッチＳＷＡが閉じている間ほぼ線形的に増加する。オフ位相（Ｍ１ ｏｆｆ）の間、一次コイルＬ１又は抵抗器Ｒｆｂを介して電流は流れない。そのため、ＦＢノードの電圧は、ＳＷノードの電圧である。ＯＰ１の反転入力及び非反転入力上の電圧は、ほぼ等しい。スイッチノード電圧であるＯＰ１の非反転入力上の電圧は、反転入力電圧も強制的にスイッチノード電圧にする。スイッチノード電圧がＶｉｎよりも高い場合、トランジスタＭ４を介して電流は流れず、そのため、ランプタイマーへの入力１５６は論理低である。

【0023】

ＶｓｗがＶｉｎを下回ると、電流がトランジスタＭ４を介して流れ、ランプタイマー１５４の入力１５６が強制的に高になる。そのため、その論理高は、スイッチ（又はＦＢ）ノードがＶＩＮを下回るときに発生する。ランプタイマー１５４は、スイッチＳＷＡを開くことによって、その入力１５６上の論理高アサートに応答する。結果として生じる、コンデンサＣＡ上の電圧は、ＳＷノード電圧のピークとＶＩＮ交差地点との間の時間の関数である。その電圧（ＣＡ電圧）は、ＣＯＭＰ２の反転入力に提供される。

【0024】

ＣＢの静電容量は、ＣＡの静電容量にほぼ等しく、スイッチＳＷＢが閉じているとき同じ電流源Ｉｓｒｃ２がコンデンサＣ２を充電するために用いられる。スイッチＳＷＡを開くと、ランプタイマーはまた、スイッチＳＷＢを閉じ、それによって、コンデンサＣＢのための充電サイクルを開始する。次いで、コンデンサＣＢの電圧は、コンデンサＣＡの場合と同じ比率で線形に増加し始める。比較器ＣＯＭＰ２の出力１５７は、コンデンサＣＢ上の電圧がコンデンサＣＡの電圧に達する瞬間に論理高になり、これは、ＳＷノード電圧のバレーが生じたことを示す。図３は、ＶＡ（コンデンサＣＡ上の電圧）とＶＢ（コンデンサＣＢ上の電圧）の波形を図示する。図示されるように、ＶＡは、リンギングするＳＷノード電圧リンギングの第１の期間の間に判定され、ＶＢとの比較のためにリンギング発振を確実にするために固定されたままである。コンデンサＣＢは、各バレーの発生を判定するためにＶＡと比較されるために、各発振の間に充電及び放電される。

【0025】

比較器ＣＯＭＰ２の出力１５７は、ワンショット１６２に提供される。一例において、ワンショットは、その入力で論理高を検出すると、２０ｎｓの出力パルスを生成する。図３は、ワンショット１６２がＳＷノード電圧の各バレーに一致する出力パルス３１０を生成することを図示する。ワンショット１６２の出力は、この実施例においてＤフリップフロップ（ＤＦＦ）１６７を含むスイッチオン制御回路１６５の入力に結合される。ワンショット１６２の出力は、ＤＦＦ１６７のクロック入力に結合される。ＤＦＦ１６７のＤ入力は、ＡＮＤゲート１７０から制御信号を受信する。ＡＮＤゲート１７０への入力は、ＺＸ信号（上述）及びＴＦＭＡＸ信号である。ＺＸ信号は、Ｉｓｅｃがゼロアンペアを交差するときを示す。ＢＣＭの間、制御回路１２０は、ＺＸが論理高になると、Ｍ１をオンにする。ＤＣＭの間、制御回路１２０は、ＴＦＭＡＸが論理高になると、Ｍ１をオンにする。ＴＦＭＡＸは、タイマー１７１によって生成される。したがって、ＡＮＤゲートからの出力信号１７２は、制御回路１２０の一部がＭ１をオンにすると判定したときを示す。スイッチオン制御回路１６５は、（１）ＡＮＤゲート出力信号１７２が論理高であり、（２）比較器ＣＯＭＰ２からの出力信号１５７も論理高である、という２つの条件が同時に真であるときに、Ｍ１をオンにするように機能する。言い換えれば、スイッチオン制御回路１６５は、信号１７２が高であるときであり、但し、ＳＷノード電圧の次のバレーが発生していることを比較器ＣＯＭＰ２が示すときにのみ、Ｍ１をオンにする。

【0026】

本記載において、「結合する」という用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を行うためにデバイスＢを制御する信号を生成する場合、（Ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合され、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合に、デバイスＢがデバイスＡによって生成された制御信号を介してデバイスＡによって制御されるように、デバイスＡが介在構成要素Ｃを介してデバイスＢに結合される。

【0027】

或るタスク又は機能を実施するように「構成される」デバイスは、その機能を実施するように製造時に製造者によって構成され（例えば、プログラミング及び／又はハードワイヤードされ）得、及び／又は、その機能及び／又はその他の付加的な又は代替の機能を実施するように、製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介するもの、ハードウェア構成要素の構築及び／又はレイアウト及びデバイスの相互接続を介するもの、又はそれらの組み合わせを介してもよい。

【0028】

本明細書で用いる場合、「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」という用語は交換可能に用いられる。特に断りのない限り、これらの用語は概して、デバイス要素、回路要素、集積回路、デバイス、又は他の電子機器もしくは半導体構成要素の間の相互接続、又はそれらの終端を意味するために用いられる。

【0029】

特定の構成要素を含むものとして本明細書に記載される回路又はデバイスが、代わりに、記載される回路要素又はデバイスを形成するためにそれらの構成要素に結合されるように適合されてもよい。例えば、１つ又は複数の半導体素子（トランジスタなど）、１つ又は複数の受動素子（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は、１つ又は複数の供給源（電圧及び／又は電流源など）を含むものとして説明される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体素子のみを含んでもよく、製造時又は製造の後に、例えばエンドユーザー及び／又は第三者によって、説明される構造を形成するために、受動素子及び／又は供給源の少なくともいくつかに結合されるように適合されてもよい。

【0030】

本明細書では特定のトランジスタの使用について説明するが、他のトランジスタ（又は同等のデバイス）を代わりに用いてもよい。例えば、ｐ型金属酸化物シリコン電界効果トランジスタ（「ＭＯＳＦＥＴ」）が、回路にほとんど又は全く変化がないｎ型ＭＯＳ ＦＥＴの代わりに用いられ得る。また、他のタイプのトランジスタ（バイポーラ接合トランジスタ（ＢＪＴ）など）が用いられてもよい。

【0031】

本明細書に記載する回路は、構成要素置換前に利用可能な機能と少なくとも部分的に同様の機能を提供するように、付加的な又は異なる構成要素を含むように再構成可能である。抵抗器として示される構成要素は、別途記載がない限り、概して、示される抵抗器によって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合される任意の１つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサが、代わりに、それぞれ、同じノード間で並列に結合される複数の抵抗器又はコンデンサであり得る。例えば、単一の構成要素として本明細書に示され、記載される抵抗器又はコンデンサが、代わりに、単一の抵抗器又はコンデンサと同じ２つのノード間に直列に結合される、それぞれ複数の抵抗器又はコンデンサであってもよい。

【0032】

前述の記載における「接地」という語句の使用は、シャーシ接地、アース接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は、本記載の教示に適用可能であるか、又は本記載の教示に適した、任意の他の形態の接地接続を含む。別途記載のない限り、或る値に先行する「約」、「およそ」、又は「実質的に」は、記載された値の＋／－１０％を意味する。本発明の特許請求の範囲内で、記載した例に改変が成され得、他の実施例も可能である。

【0033】

本発明の特許請求の範囲内で、記載した例に改変が成され得、他の例も可能である。

【図1】

【図2】

【図3】

【国際調査報告】