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特表2024-541661半導体パッケージ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-08

(54)【発明の名称】半導体パッケージ

(51)【国際特許分類】

H05K 3/46 20060101AFI20241031BHJP

H05K 1/02 20060101ALI20241031BHJP

【ＦＩ】

H05K3/46 Q

H05K1/02 C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024532956

(86)(22)【出願日】2022-12-01

(85)【翻訳文提出日】2024-05-31

(86)【国際出願番号】 KR2022019357

(87)【国際公開番号】W WO2023101465

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】10-2021-0170023

(32)【優先日】2021-12-01

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】517099982

【氏名又は名称】エルジーイノテックカンパニーリミテッド

(74)【代理人】

【識別番号】100114188

【弁理士】

【氏名又は名称】小野誠

(74)【代理人】

【識別番号】100119253

【弁理士】

【氏名又は名称】金山賢教

(74)【代理人】

【識別番号】100129713

【弁理士】

【氏名又は名称】重森一輝

(74)【代理人】

【識別番号】100137213

【弁理士】

【氏名又は名称】安藤健司

(74)【代理人】

【識別番号】100183519

【弁理士】

【氏名又は名称】櫻田芳恵

(74)【代理人】

【識別番号】100196483

【弁理士】

【氏名又は名称】川嵜洋祐

(74)【代理人】

【識別番号】100160255

【弁理士】

【氏名又は名称】市川祐輔

(74)【代理人】

【識別番号】100219265

【弁理士】

【氏名又は名称】鈴木崇大

(74)【代理人】

【識別番号】100203208

【弁理士】

【氏名又は名称】小笠原洋平

(74)【代理人】

【識別番号】100216839

【弁理士】

【氏名又は名称】大石敏幸

(74)【代理人】

【識別番号】100228980

【弁理士】

【氏名又は名称】副島由加里

(74)【代理人】

【識別番号】100151448

【弁理士】

【氏名又は名称】青木孝博

(74)【代理人】

【識別番号】100146318

【弁理士】

【氏名又は名称】岩瀬吉和

(72)【発明者】

【氏名】チェ，ユリム

(72)【発明者】

【氏名】カン，テギュ

(72)【発明者】

【氏名】イ，ドンコン

【テーマコード（参考）】

5E316

5E338

【Ｆターム（参考）】

5E316AA32

5E316AA43

5E316CC04

5E316CC05

5E316CC09

5E316CC32

5E316CC33

5E316CC38

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5E316DD13

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5E316EE08

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5E316FF07

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5E316GG15

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5E316GG28

5E316HH06

5E316HH40

5E316JJ15

5E316JJ25

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5E338AA03

5E338AA16

5E338BB14

5E338BB75

5E338EE11

5E338EE27

5E338EE60

(57)【要約】

実施例に係る半導体パッケージは、キャビティを含む第１絶縁層と、前記第１絶縁層のキャビティ内に埋め込まれた連結部材と、前記キャビティ内に埋め込まれ、前記連結部材を取り囲むモールディング層と、を含み、前記モールディング層の幅は、前記第１絶縁層の下面から上面に向かう方向に沿って漸減する。

【特許請求の範囲】

【請求項1】

キャビティを含む第１絶縁層と、
前記第１絶縁層のキャビティ内に埋め込まれた連結部材と、
前記キャビティ内に埋め込まれ、前記連結部材を取り囲むモールディング層と、を含み、
前記モールディング層の幅は、前記第１絶縁層の下面から上面に向かう方向に沿って漸減する、半導体パッケージ。

【請求項2】

前記第１絶縁層の上に配置され、前記連結部材と垂直方向に重なった第１電極パターンと、前記連結部材と垂直方向に重ならない第２電極パターンとを含む第１回路パターンと、
前記第１回路パターンの前記第２電極パターンの上に配置されたポストバンプと、
前記第１絶縁層内に埋め込まれ、前記連結部材と水平方向に重なり、前記ポストバンプと垂直方向に重なった貫通電極と、を含み、
前記連結部材は、前記第１電極パターンと連結されるパッド部を備え、
前記貫通電極の幅は、前記パッド部の幅より大きい、請求項１に記載の半導体パッケージ。

【請求項3】

前記貫通電極は、垂直方向に向かって幅が変化し、
前記パッド部の幅は、前記貫通電極の全体領域で最小幅を有する領域の幅より小さい、請求項２に記載の半導体パッケージ。

【請求項4】

前記第１電極パターンの幅は、前記第２電極パターンの幅より小さい、請求項２に記載の半導体パッケージ。

【請求項5】

前記連結部材の前記パッド部は、
第１金属層と、
前記第１金属層の上に配置された第２金属層と、
前記第２金属層の上に配置された第３金属層と、を含み、
前記第３金属層の下面は、前記第２金属層と接触する第１部分と、前記第２金属層と接触しない第２部分を含む、請求項２に記載の半導体パッケージ。

【請求項6】

前記第３金属層の下面の幅は、前記第２金属層の上面の幅より大きい、請求項５に記載の半導体パッケージ。

【請求項7】

前記第３金属層の上面の幅は、前記第３金属層の上面の幅より大きい、請求項５に記載の半導体パッケージ。

【請求項8】

前記第３金属層は、下面から上面に向かうほど幅が大きくなる、請求項５に記載の半導体パッケージ。

【請求項9】

前記連結部材は、前記第３金属層を向けて突出した凹凸面を備えた絶縁部材を含む、請求項５に記載の半導体パッケージ。

【請求項10】

前記第３金属層の下面の第２部分は、前記絶縁部材の前記凹凸面と接触しない、請求項９に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

実施例は、半導体パッケージに関するものとして、特に回路基板及び連結部材を含む半導体パッケージに関するものである。

【背景技術】

【0002】

電気/電子製品の高性能化が進むにつれて、限定された大きさの基板により多いパッケージを付着するための技術が提案及び研究されている。ただし、一般的なパッケージは、１つの半導体パッケージが搭載されることを基本とするので、所望の性能を得るのに限界がある。

【0003】

一般的な半導体パッケージは、プロセッサチップが配置されたプロセッサパッケージと、メモリチップが付着されたメモリパッケージが１つとして連結された形態を有する。半導体パッケージは、プロセッサチップとメモリチップを１つの統合パッケージとして製造することで、チップの実装面積を減らし、ショートパスを介して高速信号伝送が可能な長所がある。

【0004】

このような長所により、上記のような半導体パッケージは、モバイル機器等に多く適用されている。

【0005】

一方、最近からモバイル機器のような電子機器の高仕様化、HBM(High Bandwidth Memory)の採用等により、パッケージのサイズが大きくなっており、これによるインターポーザを含む半導体パッケージが主に使用されている。このとき、前記インターポーザはシリコン基板で備えられる。

【0006】

しかし、シリコン基板のようなインターポーザの場合、インターポーザを製造するための費用が高く、TSV(Through Silicon Via)の形成が複雑な問題点がある。

【0007】

また、従来の半導体パッケージは、シリコン系インターコネクトブリッジのような連結部材を含んでいる。シリコン系インターコネクトブリッジの場合、ブリッジのシリコン材料と基板のオーガニック材料の間のCTE(Coefficient of Thermal Expansion)のミスマッチによる信頼性問題が存在し、パワーインテグリティ(Power Integrity)特性が低下する問題がある。

【0008】

また、従来の半導体パッケージに適用される連結部材は、エッチング工程によって製造され、これにより連結部材のパッド部はメッキ工程によって製造されたパッド部に比べて高い表面粗さを有する。これにより、従来の半導体パッケージに適用される連結部材は、高周波数に適用が難しい問題がある。例えば、従来の連結部材は、パッド部の高い表面粗さにより高周波数の信号伝送時に表皮効果による信号損失が大きい問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0009】

実施例は、新しい構造の半導体パッケージを提供する。

【0010】

また、実施例は、高周波数帯域の信号伝送が可能な半導体パッケージを提供する。

【0011】

また、実施例は、絶縁層とパッド部の間の接着力が向上した半導体パッケージを提供する。

【0012】

また、実施例は、多数の半導体素子が水平方向に並んで(side by side)実装された半導体パッケージを提供する。

【0013】

提案される実施例で解決しようとする技術的課題は、以上で言及された技術的課題に制限されるものではなく、言及されていないさらに他の技術的課題は、以下の記載から実施例が属する技術分野で通常の知識を有した者に明確に理解されるだろう。

【課題を解決するための手段】

【0014】

【0015】

また、前記半導体パッケージは、前記第１絶縁層の上に配置され、前記連結部材と垂直方向に重なった第１電極パターンと、前記連結部材と垂直方向に重ならない第２電極パターンとを含む第１回路パターンと、前記第１回路パターンの前記第２電極パターンの上に配置されたポストバンプと、前記第１絶縁層内に埋め込まれ、前記連結部材と水平方向に重なり、前記ポストバンプと垂直方向に重なった貫通電極と、を含み、前記連結部材は、前記第１電極パターンと連結されるパッド部を備え、前記貫通電極の幅は、前記パッド部の幅より大きい。

【0016】

また、前記貫通電極は、垂直方向に向かって幅が変化し、前記パッド部の幅は、前記貫通電極の全体領域で最小幅を有する領域の幅より小さい。

【0017】

また、前記第１電極パターンの幅は、前記第２電極パターンの幅より小さい。

【0018】

また、前記連結部材の前記パッド部は、第１金属層と、前記第１金属層の上に配置された第２金属層と、前記第２金属層の上に配置された第３金属層と、を含み、前記第３金属層の下面は、前記第２金属層と接触する第１部分と、前記第２金属層と接触しない第２部分を含む。

【0019】

また、前記第３金属層の下面の幅は、前記第２金属層の上面の幅より大きい。

【0020】

また、前記第３金属層の上面の幅は、前記第３金属層の上面の幅より大きい。

【0021】

また、前記第３金属層は、下面から上面に向かうほど幅が大きくなる。

【0022】

また、前記連結部材は、前記第３金属層を向けて突出した凹凸面を備えた絶縁部材を含む。

【0023】

また、前記第３金属層の下面の第２部分は、前記絶縁部材の前記凹凸面と接触しない。

【0024】

また、前記凹凸面の高さは、前記絶縁部材の上面の表面粗さの値に対応する。

【0025】

また、前記表面粗さの値は、８nm～４０nmの間の範囲を満足する。

【0026】

また、前記第１金属層は、３０nm～１００nmの範囲の厚さを有し、前記第２金属層は、１００nm～５００nmの範囲の厚さを有し、前記第３金属層は、２um～７umの範囲の厚さを有する。

【0027】

また、前記第３金属層の厚さは、前記パッド部の厚さの７５%～９８%の範囲を満足する。

【0028】

また、前記第３金属層の上面及び側面のうち少なくとも１つの表面粗さは、前記第１金属層の側面及び前記第２金属層の側面の表面粗さより小さい。

【0029】

また、前記第１金属層は、第１金属物質を含み、前記第２及び第３金属層は、前記第１金属物質と異なる第２金属物質を含む。

【0030】

また、前記第１金属層の第１金属物質は、チタンを含み、前記第２及び第３金属層の第２金属物質は、銅を含む。

【0031】

また、前記パッド部は、下面を含み、前記パッド部の下面は、段差部を含み、前記段差部は、前記パッド部の下面の外側部に位置する。

【0032】

また、前記連結部材は、絶縁部材及び前記絶縁部材と前記パッド部の間に配置された第１金属層を含み、前記第１金属層は、前記段差部と垂直に重ならない。

【0033】

また、前記パッド部の下面は、前記段差部によって前記第１金属層と接触する第１部分と、前記第１金属層と接触しない第２部分を含む。

【発明の効果】

【0034】

実施例の半導体パッケージは、連結部材を含むことができる。

【0035】

前記連結部材は、絶縁層及び前記絶縁層の上に配置された回路パターン層を含むことができる。前記回路パターン層は、第１金属層、第２金属層及び第３金属層を含むことができる。このとき、前記回路パターン層は、第１金属層及び第２金属層に対応する領域に陥没部または段差部が備えられる。これにより、前記回路パターン層の第３金属層の下面は、段差を有することができる。前記第３金属層の下面のうち外側部に対応する領域は、前記絶縁層の上面と接触しない。例えば、前記第３金属層の下面の外側部は、前記絶縁層の上面に形成された凹凸面と接触しない。前記第３金属層の下面の外側部と前記凹凸面の間には追加積層絶縁層またはモールディング層が形成される。これにより、実施例は、前記連結部材に含まれる回路パターン層の線幅や間隔を微細化するとともに、前記回路パターン層が前記絶縁層から脱膜する物理的信頼性問題を解決することができる。また、実施例の前記回路パターン層の第３金属層は、前記第１金属層及び第２金属層をシード層として電解メッキして形成することができる。これにより、前記第３金属層の側面及び上面に対する表面粗さをエッチング方式で形成された金属層の表面粗さに比べて小さくすることができる。これにより、実施例は、前記第３金属層の表面粗さを減らすことができ、これにより高周波数帯域の信号を伝送時に表皮効果によって発生する信号伝送損失を最小化することができ、これによる信号特性を向上させることができる。

【0036】

実施例の回路基板は、第１絶縁層及び第２絶縁層を含むことができる。前記第１絶縁層は、強化部材を含むことができ、前記第２絶縁層は、強化部材を備えなくてもよい。実施例では、第１絶縁層の層数を最少とし、第２絶縁層の層数を利用して回路基板の回路設計が行われるようにすることができる。これにより、実施例は、第１絶縁層を利用して回路基板の反り特性を向上させることができ、前記第２絶縁層を利用して回路基板の厚さを減らすことができる。これにより、実施例は、回路基板の厚さを減らすことができ、半導体パッケージの厚さを減らすことができ、前記半導体パッケージが適用される電子製品及び/またはサーバーの厚さを減らすことができる。また、実施例は、回路基板の上に半導体素子及び連結部材が安定的に配置される。これにより、実施例は、半導体素子が安定的に動作することができ、ひいては電子製品及び/またはサーバーが安定的に動作するようにすることができる。

【0037】

また、実施例では、第１絶縁層の上面に少なくとも一部が埋め込まれた第１回路パターンを含むことができる。前記第１回路パターンは、半導体素子が実装される第１及び第２パッドを含むことができる。このとき、前記第１パッド及び第２パッドは、第１及び第２半導体素子の実装のための実装パッドとして利用されるとともに、連結部材と連結される端子パッドとして利用される。これにより、実施例は、半導体素子と連結部材の間の信号伝送距離を減らすことができ、これによる信号伝送損失を最小化することができる。

【0038】

また、実施例は、強化部材を含む第１絶縁層によって前記第１回路パターンの側面の少なくとも一部が支持されるようにすることができる。よって、実施例は、前記第１回路パターンと第１絶縁層の間の結合強度を向上させることができ、ひいては製品信頼性を向上させることができる。

【0039】

また、従来の半導体パッケージに備えられた連結部材は、回路基板内に埋め込まれた状態で備えられる。例えば、従来の連結部材は、回路基板内に埋め込まれる。この場合、回路基板の反り特性により前記連結部材の反りが発生し、これによる前記連結部材の信頼性が低下し得る。例えば、前記連結部材の熱膨張係数は、前記回路基板の熱膨張係数と異なることがあり、これによるクラックが発生し得る。よって、前記連結部材に備えられた微細回路層の損傷が発生し得る。これに対し、実施例の連結部材は、第１キャビティ内に配置されて第１モールディング層によって保護される。さらに、前記連結部材の下側には追加的な絶縁層及び回路パターンが備えられなくてもよい。よって、実施例は、回路基板の多様な使用環境で前記連結部材の反り特性を向上させることができる。これにより、実施例は、第１及び第２半導体素子の間の通信性能を向上させることができる。また、実施例は、前記連結部材の少なくとも一部が第１モールディング層の下側に露出するようにすることができる。これにより、実施例は、前記連結部材で発生する熱を外部に容易に放出することができ、これによる前記連結部材の放熱特性を向上させることができる。さらに、実施例は、前記連結部材の物理的信頼性及び電気的信頼性を向上させることができる。

【0040】

また、実施例は、ポストバンプを保護する第２モールディング層と半導体素子を保護する第３モールディング層を含むことができる。前記第２及び第３モールディング層は、互いに異なる絶縁物質を含むことができ、互いに異なる強度を有することができる。これにより、実施例は、ポストバンプ及び半導体素子が安定的に保護されるようにすることができる。また、実施例は、前記第２モールディング層が形成された状態で回路基板の製造工程が行われるようにすることができる。これにより、実施例は、連結部材の実装時に回路基板の損傷を保護することができ、ひいては回路基板と連結部材の間の連結信頼性を向上させることができる。

【図面の簡単な説明】

【0041】

【図1】図１は、第１実施例に係る回路基板を示した断面図である。

【図2】図２は、図１の一部構成を説明するための図面である。

【図3】図３は、図２の第１絶縁層を構成する回路パターンの層構造を具体的に示した図面である。

【図4】図４は、図２の第１回路パターンのパッドを説明するための図面である。

【図5】図５は、図１のポストバンプを説明するための図面である。

【図6】図６は、実施例の連結部材を示した図面である。

【図7】図７は、図６の連結部材の再配線層の詳細構造を示した図面である。

【図8】図８は、図７の連結部材の特定領域を拡大した拡大図である。

【図9a】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図9b】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図9c】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図9d】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図9e】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図9f】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図9g】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図9h】図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【図10a】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10b】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10c】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10d】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10e】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10f】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10g】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10h】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10i】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10j】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10k】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10l】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10m】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10n】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10o】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10p】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10q】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10r】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10s】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10t】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10u】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図10v】図１０a～１０vは、図１の回路基板を工程順に説明するための図面である。

【図11】図１１は、実施例に係る第１半導体パッケージを示した図面である。

【図12】図１２は、実施例に係る第２半導体パッケージを示した図面である。

【発明を実施するための形態】

【0042】

以下、添付された図面を参照して、本発明の好ましい実施例を詳しく説明する。

【0043】

ただし、本発明の技術思想は、説明される一部実施例に限定されるものではなく、互いに異なる多様な形態に具現することができ、本発明の技術思想の範囲内であれば、実施例の間でその構成要素のうちの１つ以上を選択的に結合、置き換えて用いることができる。

【0044】

また、本発明の実施例で用いられる用語(技術及び科学的用語を含む)は、明白に特定して記述されない限り、本発明が属する技術分野で通常の知識を有した者に一般的に理解できる意味と解釈され、辞書に定義された用語のように一般的に使用される用語は、かかわる技術の文脈上の意味を考慮してその意味を解釈できるだろう。また、本発明の実施例で用いられる用語は、実施例を説明するためのものであり、本発明を制限しようとするものではない。

【0045】

本明細書において、単数形は、文句で特に言及しない限り複数形も含むことができ、「Ａ及びＢ、Ｃのうち少なくとも１つ(または１つ以上)」と記載される場合、Ａ、Ｂ、Ｃで組合せることのできる全ての組合せのうち１つ以上を含むことができる。また、本発明の実施例の構成要素の説明において、第１、第２、Ａ、Ｂ、(ａ)、(ｂ)等の用語を用いることができる。

【0046】

このような用語は、その構成要素を他の構成要素と区別するためのものであり、その用語によって当該構成要素の本質または順序等が限定されるものではない。そして、ある構成要素が他の構成要素に「連結」、「結合」または「接続」されると記載された場合、その構成要素は他の構成要素に直接的に連結、結合または接続される場合だけではなく、その構成要素とその他の構成要素の間にあるさらに他の構成要素により「連結」、「結合」または「接続」される場合も含むことができる。

【0047】

また、各構成要素の「上または下」に形成または配置されると記載される場合、「上または下」は、二つの構成要素が直接接触する場合だけではなく、１つ以上のさらに他の構成要素が二つの構成要素の間に形成または配置される場合も含む。また「上または下」と表現される場合、１つの構成要素を基準として、上側方向だけではなく下側方向の意味も含むことができる。

【0048】

実施例は、高周波数帯域の信号の伝送が可能な連結部材を提供し、前記連結部材を含む回路基板及び半導体パッケージを提供する。

【0049】

また、実施例は、１つの基板の上に複数の半導体素子が実装された半導体パッケージを提供する。

【0050】

また、実施例は、ポストバンプを利用して微細ピッチを具現することができ、インターポーザを除去可能な半導体パッケージを提供する。

【0051】

＜電子デバイス＞
実施例の説明の前に、実施例の半導体パッケージが適用される電子デバイスに対して簡略に説明することにする。電子デバイスは、メインボード(図示されない)を含む。前記メインボードは、多様な部品と物理的及び/又は電気的に連結される。例えば、メインボードは、実施例の半導体パッケージと連結される。前記半導体パッケージには、多様な半導体素子が実装される。

【0052】

前記半導体素子は、能動素子及び/又は受動素子を含むことができる。能動素子は、素子が数百ないし数百万個以上が１つのチップ内に集積化された集積回路(IC)形態の半導体素子であってもよい。半導体素子は、ロジックチップ、メモリチップ等であってもよい。ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)等であってもよい。例えば、ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーのうち少なくとも１つを含むアプリケーションプロセッサ(AP)半導体素子であるか、またはアナログ‐デジタルコンバータ、ASIC(application‐specific IC)等であるか、または上記したものの特定組合わせを含むチップセットであってもよい。

【0053】

メモリチップは、HBM等のスタックメモリであってもよい。また、メモリチップは、揮発性メモリ(例えば、DRAM)、不揮発性メモリ(例えば、ROM)、フラッシュメモリ等のメモリチップを含むことができる。

【0054】

一方、実施例の半導体パッケージが適用される製品群は、CSP(Chip Scale Package)、FC‐CSP(Flip Chip‐Chip Scale Package)、FC‐BGA(Flip Chip Ball Grid Array)、POP(Package On Package)及びSIP(System In Package)のうちいずれか１つであってもよいが、これに限定されるものではない。

【0055】

また、前記電子デバイスは、スマートフォン(smart phone)、PDA(personal digITal assistant)、デジタルビデオカメラ(digITal video camera)、デジタルスチルカメラ(digITal still camera)、車両、高性能サーバー、ネットワークシステム(network system)、コンピュータ(computer)、モニタ(monITor)、タブレット(tablet)、ラップトップ(laptop)、ネットブック(netbook)、テレビ(television)、テレビゲーム(video game)、スマートウォッチ(smart watch)、オートモーティブ(Automotive)等であってもよい。ただし、これに限定されるものではなく、これらの他にもデータを処理する任意の他の電子機器であってもよいことはもちろんである。

【0056】

（実施例）
以下では、実施例に係る回路基板及び前記回路基板を含む半導体パッケージに対して具体的に説明することにする。

【0057】

図１は、第１実施例に係る回路基板を示した断面図であり、図２は、図１の一部構成を説明するための図面であり、図３は、図２の第１絶縁層を構成する回路パターンの層構造を具体的に示した図面であり、図４は、図２の第１回路パターンのパッドを説明するための図面であり、図５は、図１のポストバンプを説明するための図面であり、図６は、実施例の連結部材を示した図面であり、図７は、図６の連結部材の再配線層の詳細構造を示した図面であり、図８は、図７の連結部材の特定領域を拡大した拡大図である。

【0058】

以下では、図１～８を参照して、第１実施例に係る回路基板と、前記回路基板内に配置され得る連結部材に対して説明する。実施例を説明する前に、以下で説明される連結部材は、ブリッジまたはブリッジ基板を意味することができる。例えば、連結部材は、再配線層を含む有機物ブリッジを含むことができる。

【0059】

回路基板は、第１キャビティC１を含むことができる。前記回路基板の第１キャビティC１内には連結部材２００が配置される。前記連結部材２００は、再配線基板、ブリッジ基板または微細パターン基板ということができる。

【0060】

回路基板は絶縁層１１０を含むことができる。絶縁層１１０は、複数の層で備えられてもよい。例えば、絶縁層１１０は、互いに異なる絶縁物質を含む複数の層を含むことができる。

【0061】

例えば、回路基板の絶縁層１１０は、第１絶縁物質を含む第１絶縁層１１１を含むことができる。例えば、回路基板の絶縁層１１０は、前記第１絶縁物質と異なる第２絶縁物質を含む第２絶縁層１１２を含むことができる。

【0062】

第１実施例の回路基板は、互いに異なる少なくとも２つの半導体素子を実装できるようにすることができる。例えば、第１実施例の回路基板は、少なくとも２つのプロセッサチップの実装を可能とすることができる。例えば、回路基板は、CPUが実装される第１実装領域と、GPUが実装される第２実装領域を提供することができる。このとき、前記第１実装領域と第２実装領域は、回路基板の最外側で水平方向に並んで配置される。例えば、実施例の回路基板は、CPU及びGPUが水平方向に一定間隔離隔した位置で並んで(side by side)実装されるようにすることができる。

【0063】

回路基板の第１絶縁層１１１は、１層構造を有することができる。ただし、実施例はこれに限定されるものではなく、前記第１絶縁層１１１が少なくとも２層以上の層構造を有することもできる。ただし、実施例は、半導体パッケージの厚さを減らすことができるようにし、これにより前記第１絶縁層１１１は、１層構造を有することができる。

【0064】

このとき、回路基板の第１絶縁層１１１の厚さは、回路基板の第２絶縁層１１２の厚さより大きくてもよい。実施例は、前記第１絶縁層１１１の層数を最小化し、回路配置設計によって前記第２絶縁層１１２の層数を増加させることができるようにする。これにより回路基板のスリム化が可能となる。

【0065】

前記第１絶縁層１１１は、半導体素子が実装される実装領域を提供することができる。

【0066】

実施例の回路基板は、第１絶縁層１１１の下面に配置される第２絶縁層１１２を含むことができる。前記第２絶縁層１１２は、１層で構成されてもよく、これと違うように２層以上の多層構造を有することができる。

【0067】

前記第２絶縁層１１２の最外側は、電子デバイスのメインボードと連結され、このためのメインボードとの連結のための端子パッド領域を含むことができる。

【0068】

前記第１絶縁層１１１は、第１絶縁物質を含むことができる。例えば、前記第１絶縁層１１１は、強化部材を含むことができる。一例として、前記第１絶縁層１１１は、プリプレグを含むことができる。前記強化部材は、ガラス繊維であってもよい。

【0069】

前記回路基板の絶縁層が強化部材を含む前記第１絶縁層１１１を備えることができ、これにより回路基板の厚さを減らすとともに物理的及び電気的信頼性を向上させることができる。例えば、回路基板の絶縁層が強化部材を備えない場合、回路基板のクラックが発生し、反り特性が低下し、半導体素子を安定的に支持できなくなる。

【0070】

これにより、実施例の回路基板は、複数の絶縁層のうち少なくとも１つの絶縁層が強化部材を含む第１絶縁物質の第１絶縁層１１１を備えることができる。さらに、実施例の回路基板は、キャビティC１、C２を備えることができる。

【0071】

このとき、前記半導体素子が実装される実装パッドの上面及び下面は、前記回路基板の第１絶縁層及び第２絶縁層と接触しない。また、前記実装パッドの側面は、前記第１絶縁層１１１で取り囲まれる。よって、実施例は、前記キャビティC１、C２を形成する工程で前記実装パッドが安定的に支持されるようにし、これにより連結部材及び半導体素子が安定的に支持されるようにする。

【0072】

即ち、前記第１絶縁層１１１は、ガラス繊維糸(glass yarn)で織造されたガラスファブリック(glass fabric)のような織物シート(fabric sheet)形態の繊維層にエポキシ樹脂等を含浸した後熱圧着を行うことで形成されてもよい。ただし、実施例はこれに限定されるものではなく、前記第１絶縁層１１１は、炭素繊維糸で織造された織物シート形態の繊維層を含むこともできる。

【0073】

前記第１絶縁層１１１は、樹脂及び前記樹脂内に配置される強化部材を含むことができる。前記樹脂は、エポキシ樹脂であってもよいが、これに限定されるものではない。前記樹脂は、エポキシ樹脂に特に制限されず、例えば分子内にエポキシ基が１つ以上含まれてもよく、これと違うようにエポキシ基が２つ以上含まれてもよく、これと違うようにエポキシ基が４つ以上含まれてもよい。また、前記樹脂１１０は、ナフタレン(naphthalene)基が含まれてもよく、例えば、芳香族アミン型であってもよいが、これに限定されるものではない。例えば、前記樹脂は、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノール型エポキシ樹脂、アラルキル型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ナフタレン型エポキシ樹脂、ナフトール型エポキシ樹脂、フェノール類とフェノール性ヒドロキシル基を有する芳香族アルデヒドとの縮合物のエポキシ樹脂、ビフェノールアラルキル型エポキシ樹脂、フルオレン型エポキシ樹脂、キサンテン型エポキシ樹脂、TGIC(triglycidyl isocyanurate)、ゴム変性型エポキシ樹脂及びリン(phosphorous)系エポキシ樹脂等を挙げることができ、ナフタレン系エポキシ樹脂、ビスフェノールA型エポキシ樹脂、フェノールノボラックエポキシ樹脂、クレゾールノボラックエポキシ樹脂、ゴム変性型エポキシ樹脂、及びリン(phosphorous)系エポキシ樹脂を含むことができる。また、前記強化部材は、ガラス繊維、炭素繊維、アラミド繊維(例えば、アラミド系の有機材料)、ナイロン(nylon)、シリカ(silica)系の無機材料またはチタニア(titania)系の無機材料を用いることができる。前記強化部材は、前記樹脂内で、平面方向に互いに交差する形態で配列される。

【0074】

一方、前記ガラス繊維、炭素繊維、アラミド繊維(例えば、アラミド系の有機材料)、ナイロン(nylon)、シリカ(silica)系の無機材料またはチタニア(titania)系の無機材料を用いることができる。

【0075】

一方、前記第１絶縁層１１１は、回路基板の第１最外側に配置される。前記第１最外側は、半導体素子が実装される領域に対応することができる。例えば、前記第１最外側は、回路基板の最上側を意味することができ、これにより前記第１絶縁層１１１は、回路基板を構成する複数の絶縁層のうち最上側に配置された絶縁層意味することができる。

【0076】

前記第１絶縁層１１１は、１０μm～３０μmの範囲の厚さを有することができる。例えば、前記第１絶縁層１１１は、１５μm～２５μmの範囲の厚さを満足することができる。例えば、第１絶縁層１１１は、１８μm～２３μmの範囲の厚さを満足することができる。前記第１絶縁層１１１の厚さが１０μm未満であると、前記第１絶縁層１１１の上面または下面に回路パターンを安定的に配置することができなくなる。また、前記第１絶縁層１１１の厚さが１０μm未満であると、実施例に係る回路基板の反り特性が低下し、これにより物理的信頼性または電気的信頼性が低下し得る。また、前記第１絶縁層１１１の厚さが３０μmを超過すると、回路基板の全体的な厚さが増加する。また、前記第１絶縁層１１１の厚さが３０μmを超過すると、前記第１絶縁層１１１の上面または下面に形成される回路パターンの線幅または間隔が増加する。

【0077】

一方、前記第１絶縁層１１１の厚さは、前記第１絶縁層１１１の上面及び下面にそれぞれ配置された回路パターンの間の垂直距離を意味することができる。例えば、第１絶縁層１１１の厚さは、第１回路パターン１２１の下面と第２回路パターン１２２の上面の間の垂直距離を意味することができる。

【0078】

前記第１絶縁層１１１の下面には、第２絶縁層１１２が配置される。前記第２絶縁層１１２は、２層構造を有することができる。

【0079】

前記第２絶縁層１１２は、前記第１絶縁層１１１を構成する第１絶縁物質と異なる第２絶縁物質を含むことができる。例えば、前記第２絶縁層１１２は、ガラス繊維を含まない樹脂で構成されてもよい。一例として、前記第２絶縁層１１２は、RCC(Resin Coated Copper)であってもよい。

【0080】

前記第２絶縁層１１２は、前記第１絶縁層１１１の下面に配置された第１層１１２-１と、前記第１層１１２-１の下面に配置された第２層１１２-２を含むことができる。

【0081】

前記第１層１１２-１及び第２層１１２-２のそれぞれの厚さは、前記第１絶縁層１１１の厚さより小さくてもよい。

【0082】

例えば、前記第１層１１２-１及び第２層１１２-２は、それぞれ８μm～２０μmの厚さを有することができる。例えば、前記第１層１１２-１及び第２層１１２-２は、それぞれ８.５μm～１７μmの厚さを有することができる。例えば、前記第１層１１２-１及び第２層１１２-２は、それぞれ９μm～１５μmの厚さを有することができる。

【0083】

前記第１層１１２-１の厚さは、第２回路パターン１２２の下面と第３回路パターン１２３の上面の間の距離を意味することができる。また、前記第２層１１２-２の厚さは、前記第３回路パターン１２３の下面と前記第４回路パターン１２４の上面の間の距離を意味することができる。

【0084】

前記第１層１１２-１及び第２層１１２-２の厚さが８μm未満であると、回路パターンの安定した配置が難しくなり、回路基板の反り特性が低下し得る。前記第１層１１２-１及び第２層１１２-２の厚さが２０μmを超過すると、回路パターンの線幅や間隔が増加し、回路基板の厚さが増加する。

【0085】

実施例は、前記１層の第１絶縁層１１１を除いた残りの絶縁層がRCCの第２絶縁層で構成されるようにし、回路基板の全体的な厚さを減らすとともに、通信性能を向上させることができるようにする。

【0086】

即ち、実施例は、前記第２絶縁層１１２を低誘電率を有するRCCで提供することで、回路基板の厚さをスリムにするとともに高周波数帯域でも信号損失が最小化される信頼性の高い回路基板を提供することができる。

【0087】

一方、前記第２絶縁層１１２は、前記RCCに限定されるものではなく、ガラス繊維を含まない他の絶縁物質を含むこともできる。例えば、第２絶縁層１１２は、光硬化性樹脂または感光性樹脂を含むことができる。例えば、前記第２絶縁層１１２は、PID(Photoimageable dielectics)を含むことができる。また、前記第２絶縁層１１２は、Ajinomoto社で発売する製品であるABF(Ajinomoto Build-up Film)を利用することができる。

【0088】

前記第１絶縁層１１１の上側は、複数の半導体素子が実装される素子実装領域を備えることができる。例えば、前記第１絶縁層１１１の上側は、半導体素子が実装される第１領域R１と、前記第１領域R１以外の第２領域R１を含むことができる。

【0089】

前記第１領域R１は、第１半導体素子が実装される第１-１領域R１-１と、第２半導体素子が実装される第１-２領域R１-２を含むことができる。また、前記第１-１領域R１-１及び前記第１-２領域R１-２は、それぞれ複数の領域に区分することができる。前記第１-１領域R１-１は、第１-１サブ領域R１-１１及び第１-２サブ領域R１-１２を含むことができる。第１-２領域R１-２は、第２-１サブ領域R１-２１及び第２-２サブ領域R１-２２を含むことができる。

【0090】

即ち、前記第１及び第２半導体素子は、互いに電気的に連結されるべき端子を含むことができる。例えば、前記第１及び第２半導体素子は、電気的に連結されるべき第１-１端子と、それ以外の第１-２端子を含むことができる。また、第２半導体素子は、前記第１半導体素子と電気的に連結されるべき第２-１端子と、それ以外の第２-２端子を含むことができる。

【0091】

前記第１-１サブ領域R１-１１は、前記第１半導体素子の端子のうち第１-２端子と連結される実装パッドが配置された領域であり、第１-２サブ領域R１-１２は、前記第１半導体素子の端子のうち前記第１-１端子と連結される実装パッドが配置された領域である。

【0092】

これに対応するように、第２-１サブ領域R１-２１は、前記第２半導体素子の端子のうち第２-２端子と連結される実装パッドが配置された領域であり、第２-２サブ領域R１-２２は、前記第２半導体素子の端子のうち前記２-１端子と連結される実装パッドが配置された領域である。

【0093】

また、前記第１絶縁層１１１の第２領域R２には、第１保護層１４０が配置される。このとき、前記第１保護層１４０は、前記第１絶縁層１１１の上面に配置された第１回路パターン１２１の上面を露出する開口部(不図示)を含むことができる。

【0094】

これにより、前記第１絶縁層１１１の第２領域R２は、前記第１保護層１４０が配置される第２-１領域R２-１と、前記第１保護層１４０の開口部に対応する第２-２領域R２-２を含むことができる。

【0095】

また、前記第２絶縁層１１２の下面は、第３領域R３及び第４領域R４を含むことができる。

【0096】

即ち、前記第２絶縁層１１２の下面は、連結部材２００が配置される領域と、それ以外の領域に区分することができる。例えば、前記第２絶縁層１１２の下面は、第２保護層１４５が配置される領域と、それ以外の領域に区分することができる。前記第２絶縁層１１２の前記第３領域R３は、前記連結部材２００が配置される領域及び前記第２保護層１４５が配置されない領域を意味することができる。また、前記第２絶縁層１１２の第４領域R４は、前記連結部材２００が配置されない領域または前記第２保護層１４５が配置される領域を意味することができる。一方、前記第２保護層１４５は、前記第２絶縁層１１２の下面(明確には、第２層１１２-２の下面)に配置された第４回路パターン１２４の下面を露出する開口部(不図示)を含むことができる。これにより、前記第２絶縁層１１２の前記第４領域R４は、前記第２保護層１４５が配置される第４-１領域R４-１と、前記第２保護層１４５の開口部に対応する第４-２領域R４-２を含むことができる。

【0097】

実施例の回路基板は、それぞれの絶縁層の表面に配置された回路パターンを含むことができる。

【0098】

例えば、実施例は、第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４を含むことができる。

【0099】

このとき、実施例の回路基板はETS工法を適用して回路パターンを形成し、これにより、回路基板の最外側に配置された回路パターンは、ETS(Embedded Trace Substrate)構造を有することができる。例えば、回路基板に含まれた回路パターンのうち第１最外側に配置された回路パターンは、絶縁層に埋め込まれた構造を有することができ、前記第１最外側と反対となる第２最外側に配置された回路パターンは、絶縁層の表面上に突出した構造を有することができる。

【0100】

前記第１回路パターン１２１は、第１絶縁層１１１の上面に配置される。

【0101】

前記第１回路パターン１２１は、半導体素子が実装される領域に配置された回路パターンであってもよい。前記第１回路パターン１２１は、ETS構造を有することができる。例えば、前記第１回路パターン１２１は、前記第１絶縁層１１１の上面に埋め込まれた構造を有することができる。例えば、前記第１回路パターン１２１の上面は、前記第１絶縁層１１１の上面と同一平面上に位置することができる。ただし、実施例はこれに限定されない。例えば、前記第１回路パターン１２１の上面は、前記第１絶縁層１１１の上面より高く位置することができる。これは、前記第１回路パターン１２１の製造が完了すると、前記第１絶縁層１１１の上面の少なくとも一部をエッチングすることによって達成できる。

【0102】

前記第１回路パターン１２１の側面及び下面は、前記第１絶縁層１１１によって覆われる。ただし、前記第１回路パターン１２１のうち一部の下面は、後述する第１キャビティC１を介して露出することができる。

【0103】

前記第１回路パターン１２１は、半導体素子が実装される実装パッドを含むことができる。前記第１回路パターン１２１は、ETS構造を有し、前記第１絶縁層１１１の上面に隣接した領域に埋め込まれる。このようなETS構造は、絶縁層の上に突出した構造に比べて回路パターンの微細化が可能となる。これにより、実施例は、前記半導体素子の実装領域における実装パッドやトレースの微細化が可能であり、これにより第１及び第２半導体素子の容易な実装を可能とすることができる。

【0104】

前記第２回路パターン１２２は、第１絶縁層１１１の下面に配置される。例えば、前記第２回路パターン１２２は、第１絶縁層１１１の下面及び第２絶縁層１１２の第１層１１２-１の上面の間に配置される。前記第２回路パターン１２２は、前記第１絶縁層１１１の下面から下側方向に突出することができる。前記第２回路パターン１２２の側面及び下面は、前記第１層１１２-１によって覆われる。

【0105】

前記第３回路パターン１２３は、第１層１１２-１の下面に配置される。例えば、第３回路パターン１２３は、第１層１１２-１の下面と前記第２層１１２-２の上面の間に配置される。前記第３回路パターン１２３は、前記第１層１１２-１の下面から下側方向に突出することができる。前記第３回路パターン１２３の側面及び下面は、前記第２層１１２-２によって覆われる。

【0106】

前記第４回路パターン１２４は、前記第２層１１２-２の下面に配置される。前記第４回路パターン１２４は、回路パターン１２１の第２最外側に配置された回路パターンであってもよい。例えば、前記第４回路パターン１２４は、回路基板の最下側に配置された回路パターンであってもよい。前記第４回路パターン１２４は、パッドを含むことができる。前記第４回路パターン１２４のパッドは、電子デバイスのメインボードと連結される端子パッドであってもよい。

【0107】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)及び亜鉛(Zn)から選択される少なくとも１つの金属物質からなることができる。また、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、ボンディング力が優れる金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)、亜鉛(Zn)から選択される少なくとも１つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、電気伝導性が高く、比較的安価な銅(Cu)からなることができる。

【0108】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４は、互いに異なる厚さを有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４のうち一部は、プリプレグで構成された第１絶縁層１１１に配置され、残りの一部はRCCで構成された第２絶縁層１１２に配置される。これにより、前記第１絶縁層１１１に配置された回路パターンの厚さと前記第２絶縁層１１２に配置された回路パターンの厚さは異なる。例えば、第１絶縁層１１１に配置された回路パターン１２１の厚さは、第２絶縁層１１２に配置された回路パターンの厚さより大きくてもよい。

【0109】

前記第１回路パターン１２１及び第２回路パターン１２２は、１０μm～２５μmの範囲を有することができる。例えば、前記第１回路パターン１２１及び第２回路パターン１２２は、１２μm～２２μmの範囲を有することができる。例えば、前記第１回路パターン１２１及び第２回路パターン１２２は、１３μm～１８μmの範囲を有することができる。

【0110】

前記第１回路パターン１２１及び第２回路パターン１２２の厚さが１０μm未満であると、第１回路パターン１２１及び第２回路パターン１２２の抵抗が増加する。また、プリプレグを含む絶縁層に１０μmより小さい厚さを有する回路パターンを形成し難くなる。前記第１回路パターン１２１及び第２回路パターン１２２の厚さが２５μmを超過すると、前記第１回路パターン１２１及び第２回路パターン１２２の線幅または間隔が増加し、これによる回路基板の全体的な体積が増加する。

【0111】

第３回路パターン１２３及び第４回路パターン１２４は、７μm～２０μmの範囲を有することができる。例えば、前記第３回路パターン１２３及び第４回路パターン１２４は、８μm～１７μmの範囲を有することができる。例えば、前記第３回路パターン１２３及び第４回路パターン１２４は、８μm～１５μmの範囲を有することができる。

【0112】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４は、それぞれパッド及びトレースを含むことができる。

【0113】

前記パッドは、半導体素子が実装される実装パッド、貫通電極と連結される貫通電極パッド、電子デバイスのメインボードと連結される接着ボール(後述)が配置されるコアパッドまたはBGAパッドを含むことができる。前記トレースは、前記パッドと連結され、電気的信号を伝達する長いライン形態の配線を意味することができる。

【0114】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のパッドは、２０μm～５０μmの範囲の幅を有することができる。前記第１回路パターン１２０のパッドは、２２μm～４０μmの範囲の幅を有することができる。前記第１回路パターン１２０のパッドは、２５μm～３５μmの範囲の幅を有することができる。

【0115】

前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のトレースは、特定線幅と特定間隔を有することができる。

【0116】

例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のトレースの線幅は、５μm～２０μmの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のトレースの線幅は、７μm～１５μmの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４の線幅は、８μm～１２μmの範囲を有することができる。

【0117】

また、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のトレースの間隔は、５μm～２０μmの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のトレースの間隔は、７μm～１５μmの範囲を有することができる。例えば、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のトレースの間隔は、８μm～１２μmの範囲を有することができる。

【0118】

一方、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３、第４回路パターン１２４のそれぞれのトレースは、前記範囲内で互いに異なる線幅及び間隔を有することができる。例えば、前記第１回路パターン１２１は、半導体素子が実装される領域に配置され、これによる微細パターンで構成されなければならない。また、前記第４回路パターン１２４は、電子デバイスのメインボードと連結されなければならない。これにより、前記第４回路パターン１２４は、前記メインボードに含まれた配線の規格に対応しなければならない。これにより、実施例は、前記回路パターンのうち前記第１回路パターン１２１のトレースが一番小さい線幅及び間隔を有することができ、第４回路パターン１２４が一番大きい線幅及び間隔を有することができる。前記第２回路パターン１２２のトレースは、前記第１回路パターン１２１のトレースの線幅及び間隔より大きく、前記第４回路パターン１２４のトレースの線幅及び間隔より小さくてもよい。また、第３回路パターン１２３のトレースは、前記第２回路パターン１２２のトレースの線幅及び間隔より大きく、前記第４回路パターン１２４のトレースの間隔及び線幅より小さくてもよい。

【0119】

また、これに対応するように前記回路パターンのうち前記第１回路パターン１２１のパッドが最小幅を有することができ、前記第４回路パターン１２４のパッドが一番大きい幅を有することができる。前記第２回路パターン１２２のパッドは、前記第１回路パターン１２１のパッドの幅より大きく、前記第４回路パターン１２４のパッドの幅より小さい幅を有することができる。また、前記第３回路パターン１２３のパッドは、前記第２回路パターン１２２のパッドの幅より大きく、前記第４回路パターン１２４のパッドの幅より小さい幅を有することができる。

【0120】

一方、第１絶縁層１１１、第１層１１２-１及び第２層１１２-２には、それぞれ貫通電極が形成される。前記貫通電極は、それぞれの絶縁層の表面に配置された回路パターンを互いに電気的に連結することができる。

【0121】

前記第１絶縁層１１１には、第１貫通電極１３１が形成される。前記第１層１１２-１には、第２貫通電極１３２が形成される。また、第２層１１２-２には、第３貫通電極１３３が形成される。前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３は、第１絶縁層１１１、第１層１１２-１及び第２層１１２-２のうち１つの絶縁層のみを貫通することができ、少なくとも２つの絶縁層を共通で貫通して形成される。

【0122】

前記第１貫通電極１３１は、前記第１回路パターン１２１の下面と前記第２回路パターン１２２の上面の間を連結することができる。例えば、前記第１貫通電極１３１の上面は、前記第１回路パターン１２１の下面と連結され、前記第１貫通電極１３１の下面は、前記第２回路パターン１２２の上面と連結される。

【0123】

前記第２貫通電極１３２は、前記第２回路パターン１２２の下面と前記第３回路パターン１２３の上面の間を連結することができる。例えば、前記第２貫通電極１３２の上面は、前記第２回路パターン１２２の下面と連結され、前記第２貫通電極１３２の下面は、前記第３回路パターン１２３の上面と連結される。

【0124】

前記第３貫通電極１３３は、前記第３回路パターン１２３の下面と前記第４回路パターン１２４の上面の間を連結することができる。例えば、前記第３貫通電極１３３の上面は、前記第３回路パターン１２３の下面と連結され、前記第３貫通電極１３３の下面は、前記第４回路パターン１２４の上面と連結される。

【0125】

前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３は、互いに同一形状を有することができる。例えば、前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３は、上面の幅が下面の幅より小さい台形形状を有することができる。例えば、前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３は、上面の幅が下面の幅より小さくてもよい。

【0126】

前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３のそれぞれの幅は、２０μm～６０μmの範囲を満足することができる。前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３のそれぞれの幅は、２５μm～５５μmの範囲を満足することができる。前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３のそれぞれの幅は、２８μm～５０μmの範囲を満足することができる。前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３の幅は、それぞれの貫通電極で相対的に幅が広い下面の幅を意味することができる。

【0127】

前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３のそれぞれの幅は、連結部材２００に備えられるパッド部の幅より大きくてもよい。例えば、前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３のそれぞれの上面の幅及び下面の幅のそれぞれは、前記連結部材２００に備えられたパッド部の幅より大きくてもよい。これにより、実施例は、前記連結部材２００と第１及び第２半導体素子の間を容易に連結できるとともに、ポストバンプを介して第３半導体素子または外部基板と容易な連結を可能とすることができる。

【0128】

前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３は、前記範囲内で互いに異なる幅を有することができる。即ち、前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３の幅の差は、前記第１回路パターン１２１、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４のパッドの幅差に対応することができる。

【0129】

例えば、前記貫通電極のうち前記第１貫通電極１３１の幅が一番小さくてもよい。また、前記貫通電極のうち前記第３貫通電極１３３の幅が一番大きくてもよい。また、前記第２貫通電極１３２は、前記第１貫通電極１３１の幅より大きく、前記第３貫通電極１３３の幅より小さくてもよい。

【0130】

前記第１貫通電極１３１、第２貫通電極１３２及び第３貫通電極１３３は、絶縁層１１０を貫通する貫通ホール内部に伝導性物質を充填して形成することができる。

【0131】

前記貫通ホールは、機械、レーザー及び化学加工のうちいずれか１つの加工方式によって形成される。前記ビアホールが機械加工によって形成される場合には、ミーリング(Milling)、ドリル(Drill)及びルーティング(Routing)等の方式を用いることができる。前記貫通ホールがレーザー加工によって形成される場合には、UVやCO_２レーザー方式を用いることができる。前記貫通ホールが化学加工によって形成される場合には、アミノシラン、ケトン類等を含む薬品を利用することができる。これにより、実施例は前記複数の絶縁層のうち少なくとも１つの絶縁層を開放することができる。

【0132】

一方、前記レーザーによる加工は、光学エネルギーを表面に集中させて材料の一部を溶かして蒸発させ、所望の形態を取る切断方法として、コンピュータープログラムによる複雑な形状も容易に加工することができ、他の方法では切断しにくい複合材料も加工することができる。

【0133】

また、前記レーザーによる加工は、切断直径が最小０.００５ｍｍまで可能であり、加工可能な厚さ範囲が広い長所がある。

【0134】

前記レーザー加工ドリルとして、YAG(Yttrium Aluminum Garnet)レーザーやCO２レーザーや紫外線(UV)レーザーを利用することが好ましい。YAGレーザーは、銅箔層及び絶縁層の全てを加工することができるレーザーであり、CO_２レーザーは、絶縁層のみを加工できるレーザーである。

【0135】

前記貫通ホールが形成されると、前記貫通ホールの内部を伝導性物質で充填してそれぞれの貫通電極を形成することができる。前記貫通電極を形成する金属物質は、銅(Cu)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)及びパラジウム(Pd)から選択されるいずれか１つの物質であってもよく、前記伝導性物質の充填は、無電解メッキ、電解メッキ、スクリーンプリント(Screen Printing)、スパッタリング(Sputtering)、蒸発法(Evaporation)、インクジェット法及びディスペンシングのうちいずれか一つまたはこれらを組合わせた方式を利用することができる。

【0136】

前記回路パターン及び貫通電極は、複数の層構造を有することができる。ただし、実施例で、前記第１回路パターン１２１は、ETS構造を有し、これにより他の回路パターンと異なる層構造を有することができる。

【0137】

例えば、前記第１回路パターン１２１は、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４と異なる層構造を有することができる。例えば、前記第１回路パターン１２１は、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４の層数と異なってもよい。例えば、前記第１回路パターン１２１の層数は、第２回路パターン１２２、第３回路パターン１２３及び第４回路パターン１２４の層数より小さくてもよい。

【0138】

一例として、前記第１回路パターン１２１は、電解メッキ層のみを含むことができる。

【0139】

これと違うように、第２回路パターン１２２は、シード層１２２-１及び電解メッキ層１２２-２を含むことができる。また、第３回路パターン１２３は、シード層１２３-１及び電解メッキ層１２３-２を含むことができる。また、第４回路パターン１２４は、シード層１２４-１及び電解メッキ層１２４-２を含むことができる。

【0140】

即ち、前記第１回路パターン１２１は、回路基板の回路パターンのうち一番先に形成されるパターンであり、これにより最終工程で前記第１回路パターン１２１のシード層は除去される。

【0141】

一方、第１貫通電極１３１は、前記第２回路パターン１２２に対応するように、シード層１３１-１及び電解メッキ層１３１-２を含むことができる。第２貫通電極１３２は、前記第３回路パターン１２３に対応するように、シード層１３２-１及び電解メッキ層１３２-２を含むことができる。第３貫通電極１３３は、前記第４回路パターン１２４に対応するように、シード層１３３-１及び電解メッキ層１３３-２を含むことができる。

【0142】

実施例は、保護層を含むことができる。即ち、回路基板は、第１絶縁層１１１の上面に配置される第１保護層１４０を含むことができる。前記第１保護層１４０は、前記第１絶縁層１１１の前記第２領域R２に配置される。例えば、前記第１保護層１４０は、第２-１領域R２-１の上に配置され、ポストバンプが配置される前記第２領域R２の第２-２領域R２-２を露出する開口部を含むことができる。

【0143】

また、回路基板は、第２層１１２-２の下面に配置される第２保護層１４５を含むことができる。前記第２保護層１４５は、前記第２層１１２-２の下面の第４領域R４に配置される。

【0144】

例えば、前記第２保護層１４５は、前記第４-１領域R４-１の下に配置され、電子デバイスのメインボードと連結される接続部が配置される前記第４領域R４の第４-２領域R４-２を露出する開口を含むことができる。

【0145】

一方、実施例は、１つの回路基板に互いに異なる種類の複数の第１及び第２半導体素子が実装され得る実装領域を提供することができる。

【0146】

例えば、実施例で、第１-１領域R１-１は、第１半導体素子が実装される領域であり、前記第１-２領域R１-２は、第１半導体素子と異なる第２半導体素子が実装される領域であってもよい。例えば、前記第１半導体素子は、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラー等のアプリケーションプロセッサ(AP)チップのうちいずれか１つであってもよい。前記第２半導体素子は、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラー等のアプリケーションプロセッサ(AP)チップのうち前記第１プロセッサチップと異なる種類のプロセッサチップであってもよい。例えば、前記第１半導体素子はセントラルプロセッサチップであってもよく、前記第２半導体素子はグラフィックプロセッサチップであってもよい。即ち、実施例の回路基板はアプリケーションプロセッサを機能別に分離し、前記分離された機能別に別個のプロセッサチップを１つの基板の上に実装するダイスプリット(die split)のための回路基板であってもよい。

【0147】

このとき、ダイスプリット構造は、前記第１半導体素子と第２半導体素子の間の連結が必要である。即ち、前記第１回路パターン１２１には、前記第１半導体素子及び第２半導体素子を連結するためのトレースが必要である。このとき、前記トレースは、制限された空間内で前記第１半導体素子及び第２半導体素子の間の連結のために超微細化が要求される。例えば、前記トレースは、４μm以下の線幅及び４μm以下の間隔が要求される。

【0148】

このとき、第１絶縁層１１１及び第２絶縁層１１２に形成される回路パターンのトレースの線幅及び間隔を微細化することに限界がある。これにより、実施例は、連結部材２００を利用して前記第１半導体素子と前記第２半導体素子の間の連結が行われるようにする。例えば、前記連結部材２００は、前記第１半導体素子の少なくとも一部端子と前記第２半導体素子の少なくとも一部端子の間を連結するブリッジの機能をすることができる。

【0149】

このために、回路基板は、第１キャビティC１を含むことができる。そして、前記第１キャビティC１に連結部材２００が挿入または配置される。

【0150】

このとき、前記連結部材２００が挿入または配置される前記第１キャビティC１は、前記第１回路パターン１２１のうち前記第１領域R１に配置されたパターンの下面と垂直に重なることができる。前記連結部材２００が配置される前の状態で、前記第１回路パターン１２１のうち前記第１領域R１に配置されるパターンの下面は、前記第１キャビティC１を介して露出することができる。

【0151】

前記連結部材２００の説明の前に、前記第１絶縁層１１１の上面に配置された第１回路パターン１２１に対してより具体的に説明することにする。

【0152】

前記第１回路パターン１２１は、複数のパッドを含むことができる。前記パッドは電極パターンということもできる。

【0153】

前記第１回路パターン１２１は、前記第１半導体素子が実装される第１-１領域R１-１に配置される第１パッド１２１-１を含むことができる。

【0154】

前記第１パッド１２１-１は、第１-１サブ領域R１-１１に配置される第１-１パッド１２１-１１及び第１-２サブ領域R１-１２に配置される第１-２パッド１２１-１２を含むことができる。前記第１-２パッド１２１-１２は、前記第１キャビティC１と厚さ方向にオーバーラップする領域に配置される。これにより、前記第１-２パッド１２１-１２の下面は、前記第１キャビティC１を介して露出することができる。前記第１-２パッド１２１-１２の上面は、第１半導体素子が実装される部分であり、下面は、連結部材２００が付着される部分であってもよい。

【0155】

また、前記第１回路パターン１２１は、前記第２半導体素子が実装される第１-２領域R１-２に配置される第２パッド１２１-２を含むことができる。

【0156】

前記第２パッド１２１-２は、第２-１サブ領域R１-２１に配置される第２-１パッド１２１-２１及び第２-２サブ領域R１-２２に配置される第２-２パッド１２１-２２を含む。そして、前記第２-２パッド１２１-２２は、前記第１キャビティC１と厚さ方向に重なる領域に配置される。これにより、連結部材２００が配置される前の状態で、前記第２-２パッド１２１-２２の下面は、前記第１キャビティC１を介して露出することができる。前記第２-２パッド１２１-２２の上面は、第２半導体素子が実装される部分であり、下面は、連結部材２００が付着される部分であってもよい。

【0157】

前記第１-２パッド１２１-１２及び前記第２-２パッド１２１-２２は、相互連結されるべき第１パッド１２１-１及び第２パッド１２１-２の連結パッドであってもよい。

【0158】

前記第１回路パターン１２１は、ポストバンプ１５０が配置される第３パッド１２１-３をさらに含む。前記第３パッド１２１-３は、前記第１絶縁層１１１の第２-２領域R２-２に配置される。即ち、前記第３パッド１２１-３は、前記第１保護層１４０の開口部を介して露出することができる。

【0159】

また、前記第１回路パターン１２１は、トレース１２１-４を含むことができる。前記トレース１２１-４は、前記第１回路パターン１２１のパッドの間を連結することができる。

【0160】

一方、実施例は、連結部材２００を利用して前記第１-２パッド１２１-１２と前記第２-２パッド１２１-２２の間を電気的に連結することができる。前記第１パッド１２１-１のうち前記第２半導体素子と連結されるべき前記第１-２パッド１２１-１２は、前記第２パッド１２１-２と隣接するように配置される。さらに、実施例で前記第２パッド１２１-２のうち前記第１半導体素子と連結されるべき第２-２パッド１２１-２２は、前記第１パッド１２１-１と隣接するように配置される。よって、実施例で、前記第１-２パッド１２１-１２と前記第２-２パッド１２１-２２は、互いに隣接するように配置される。

【0161】

一方、前記ポストバンプ１５０は、第３パッド１２１-３の上に一定高さにて配置される。比較例は、第２接着ボール１３を利用して第１パッケージと第２パッケージの間を連結した。このとき、前記第１パッケージと前記第２パッケージの間のピッチマッチングは、第２接着ボール１３のピッチの限界によって難しくなる。よって、比較例は、第２基板１５が追加で必要であった。これに対し、実施例は、ポストバンプ１５０を利用して、第１パッケージと第２パッケージの間を連結することができる。このとき、前記ポストバンプ１５０は、第２接着ボール１３に比べて、一定レベル以上の高さで形成されても剛性を確保することができ、複数のポストバンプの間のピッチを微細化することができる。

【0162】

このとき、ポストバンプ１５０は、一定幅W１及び高さH１を有することができる。前記ポストバンプ１５０の幅W１は、２０μm～５０μmであってもよい。例えば、ポストバンプ１５０の幅W１は、２５μm～４５μmであってもよい。例えば、ポストバンプ１５０の幅W１は、２８μm～４０μmであってもよい。前記ポストバンプ１５０の幅W１が２０μmより小さいと、前記ポストバンプ１５０の剛性が弱いので容易に崩れる問題が発生し得る。例えば、前記ポストバンプ１５０の幅W１が２０μmより小さいと、前記ポストバンプ１５０が前記高さH１を持てなくなる。

【0163】

前記ポストバンプ１５０の高さH１は、６０μm～１５０μmであってもよい。例えば、前記ポストバンプ１５０の高さH１は、７０μm～１３５μmであってもよい。例えば、前記ポストバンプ１５０の高さH１は、９０μm～１２０μmであってもよい。前記ポストバンプ１５０の高さH１が６０μmより小さいと、以後メモリパッケージの付着時に、前記回路基板に実装される半導体素子に損傷が発生し得る。前記ポストバンプ１５０の高さH１が１５０μmより大きいと、前記回路パターン１２１の厚さが増加する。また、前記ポストバンプ１５０の高さH１が１５０μmより大きいと、このための前記ポストバンプ１５０の幅W１が増加しなければならず、これによる前記ポストバンプ１５０のピッチD１が増加する。

【0164】

前記ポストバンプ１５０は、一定レベルのピッチD１を有することができる。例えば、前記ポストバンプ１５０は、互いに隣接する第１ポストバンプ１５１及び第２ポストバンプ１５２を含むことができる。そして、前記ピッチD１は、第１ポストバンプ１５１の中心と第２ポストバンプ１５２の中心の間の距離を意味することができる。前記ピッチD１は、２０μm～８０μmの間の範囲を有することができる。例えば、前記ピッチD１は、２５μm～７０μmの間の範囲を有することができる。例えば、前記ピッチD１は、３０μm～６０μmの間の範囲を有することができる。前記ピッチD１が２０μmより小さいと、隣接するポストバンプが互いに連結されて、これによるショートのような信頼性問題が発生し得る。また、前記ピッチD１が８０μmより大きいと、複数の半導体素子の間を連結(例えば、ピッチマッチング)するために比較例のような第２基板が追加で必要となる。

【0165】

一方、実施例の絶縁層１１０は、第１キャビティC１を備え、前記第１キャビティC１内に連結部材２００が挿入及び/または埋め込まれる。

【0166】

前記第１キャビティC１は、前記第１絶縁層１１１に形成される第１部分C１-１と、前記第１層１１２-１に形成される第２部分C１-２と、前記第２層１１２-２に形成される第３部分C１-３を含むことができる。このとき、前記第１部分C１-１の内壁の傾きは、第２部分C１-２及び第３部分C１-３の内壁の傾きと異なってもよい。例えば、前記第１部分C１-１の内壁の傾きは、前記第２部分C１-２及び第３部分C１-３の内壁の傾きより大きい傾きを有することができる。即ち、前記第１部分C１-１は、プリプレグを含む第１絶縁層１１１に形成され、これによりRCCを含む第２絶縁層１１２に形成される前記第２部分C１-２及び第３部分C１-３の内壁の傾きより大きい傾きを有することができる。

【0167】

前記第１回路パターン１２１で、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２は、前記第１キャビティC１と厚さ方向または垂直方向に重なることができる。

【0168】

一方、前記第１絶縁層１１１は、前記第１回路パターン１２１と第２回路パターン１２２の間に配置される第１部分１１１-１と、前記第１回路パターン１２１を取り囲む第２部分を含むことができる。このとき、前記第１絶縁層１１１の厚さは、前記第１部分１１１-１の厚さを意味することができる。

【0169】

このとき、実施例で、前記第１キャビティC１は、前記第１絶縁層１１１の第２部分１１１-２の一部を開放することができる。これにより、前記第１絶縁層１１１の第２部分１１１-２は、領域別に互いに異なる厚さを有することができる。例えば、前記第１絶縁層１１１の第２部分１１１-２は、第１キャビティC１と厚さ方向にオーバーラップする第２-１部分と、それ以外の第２-２部分を含むことができる。前記第２-２部分は、前記第１回路パターン１２１の厚さと実質的に同一厚さを有することができる。これと違うように、前記第１キャビティC１とオーバーラップする第２-１部分は、前記第１回路パターン１２１の厚さ、ひいては前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２の厚さより小さくてもよい。例えば、前記第１絶縁層１１１で、前記第１キャビティC１とオーバーラップする第２-１部分の厚さT１は、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２の厚さより小さくてもよい。

【0170】

ここで、実施例は、連結部材２００を配置するための第１キャビティC１を絶縁層１１０に形成することができる。このとき、前記第１キャビティC１は、実質的に前記絶縁層１１０を貫通して形成される。ここで、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２は、前記第１絶縁層１１１の第２-１部分により支持される。このとき、前記第１絶縁層１１１の第２-１部分の厚さT１は、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２より小さくてもよい。これにより、前記第１キャビティC１を形成することにより、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２が安定的に支持されないことがある。このとき、実施例は、上記のように回路基板の剛性を確保して反り特性を向上させるとともに、最小の厚さで前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２を安定的に支持することができるようにする。これにより、前記第１絶縁層１１１は、強化部材を備えることができる。実施例は、前記第１キャビティC１が備えられても前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２が安定的に支持され、これによる信頼性を向上させることができる。

【0171】

一方、前記第１キャビティC１を介して露出した前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２の下面には、第１接続部２０１が配置される。そして、前記連結部材２００は、前記第１接続部２０１を介して前記第１キャビティC１内で前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２に付着される。

【0172】

前記連結部材２００は、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２を電気的に連結させることができる。例えば、前記連結部材２００は、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２を介して、第１及び第２半導体素子を互いに電気的に連結することができる。例えば、前記連結部材２００は、回路基板に実装される複数の半導体素子を互いに電気的に連結させるダイの間のインターコネクション(die to die interconnection)を行うことができる。前記複数の半導体素子は、制限された空間内で、相互電気的に連結されなければならない。このとき、前記複数の半導体素子の間を連結するためには、制限された空間内で非常に密集した連結回路が必要である。これにより、実施例の連結部材２００は、高密度の回路層を含み、これにより前記回路基板に実装される複数の半導体素子の間を電気的に連結することができる。

【0173】

以下では、連結部材２００に対して具体的に説明することにする。

【0174】

連結部材２００は、ベース層２１０、絶縁層２２０、回路パターン層２３０及び貫通電極２４０を含むことができる。実施例の前記連結部材２００の回路パターン層２３０は、超微細化パターンであってもよい。例えば、実施例の回路パターン層２３０は、第１及び第２半導体素子の間を連結することができる。このとき、前記回路パターン層２３０は、パターン部、配線部、パッド部、電極部等と称することもできる。実施例で、前記回路パターン層２３０のパッド部の線幅は、１μm～８μmの間の範囲を満足することができる。例えば、実施例で、前記回路パターン層２３０のパッド部の線幅は、１.２μm～６.５μmの間の範囲を満足することができる。例えば、実施例の前記回路パターン層２３０のパッド部の線幅は、１.５μm～５μmの間の範囲を満足することができる。また、実施例で、前記回路パターン層２３０の隣接する複数のパッド部の間の間隔は、１μm～８μmの間の範囲を満足することができる。例えば、実施例で、前記回路パターン層２３０の隣接する複数のパッド部の間の間隔は、１.２μm～６.５μmの間の範囲を満足することができる。例えば、実施例の前記回路パターン層２３０の隣接する複数のパッド部の間の間隔は、１.５μm～５μmの間の範囲を満足することができる。これは、前記連結部材２００を構成する前記絶縁層２２０の物質的特性及び前記回路パターン層２３０の層構造によって達成できる。これに対して具体的に説明することにする。

【0175】

前記ベース層２１０は、連結部材２００の反り特性を向上させることができる。例えば、ベース層２１０は、前記連結部材２００を支持することができる。このために、ベース層２１０は、シリコン(Si)、ガラス(Glass)、セラミック(Ceramic)等を含むことができる。ただし、実施例はこれに限定されない。例えば、前記ベース層２１０は、ポリイミド(PI)またはSiO_２のような有機層で構成されてもよい。

【0176】

前記連結部材２００の絶縁層２２０は、前記ベース層２１０の一面上に積層される。例えば、前記連結部材２００の絶縁層２２０は、ベース層２１０の上面に配置される。前記連結部材２００の絶縁層２２０は、感光性樹脂を含むことができる。例えば、前記連結部材２００の絶縁層２２０は、PIDを含むことができる。

【0177】

連結部材２００の前記絶縁層２２０は、複数の層構造を有することができる。連結部材２００の前記絶縁層２２０は、絶縁部材ということもできる。

【0178】

例えば、前記連結部材２００の絶縁層２２０は、前記ベース層２１０の上に順次配置される第１絶縁層２２１、第２絶縁層２２２及び第３絶縁層２２３を含むことができる。

【0179】

また、前記連結部材２００の絶縁層２２０の上面には、回路パターン層２３０が配置される。また、前記連結部材２００の絶縁層２２０には、貫通電極２４０が配置される。

【0180】

好ましくは、前記回路パターン層２３０は、前記第１絶縁層２２１の上面に配置された第１回路パターン層２３１を含むことができる。また、前記回路パターン層２３０は、前記第２絶縁層２２２の上面に配置された第２回路パターン層２３２を含むことができる。また、前記回路パターン層２３０は、前記第３絶縁層２２３の上面に配置された第３回路パターン層２３３を含むことができる。

【0181】

また、前記貫通電極２４０は、前記第１絶縁層２２１内に配置される第１貫通電極２４１を含むことができる。また、前記貫通電極２４０は、前記第２絶縁層２２２内に配置される第２貫通電極２４２を含むことができる。また、前記貫通電極２４０は、前記第３絶縁層２２３内に配置される第３貫通電極２４３を含むことができる。

【0182】

このとき、前記第１回路パターン層２３１、第２回路パターン層２３２及び第３回路パターン層２３３は、互いに同一層構造を有することができる。これにより、以下では、これをまとめて回路パターン層２３０として説明することにする。また、前記第１貫通電極２４１、第２貫通電極２４２及び第３貫通電極２４３は、互いに同一層構造を有することができる。これにより、以下では、これをまとめて貫通電極２４０として説明することにする。

【0183】

前記回路パターン層２３０及び貫通電極２４０は、それぞれ複数の層構造を有することができる。例えば、前記回路パターン層２３０は、３層構造を有することができる。そして、前記貫通電極２４０は、前記回路パターン層２３０に対応する３層構造を有することができる。

【0184】

例えば、前記回路パターン層２３０は、絶縁層２２０の上に配置される第１金属層２３０aを含むことができる。また、回路パターン層２３０は、前記第１金属層２３０aの上に配置される第２金属層２３０bを含むことができる。また、回路パターン層２３０は、前記第２金属層２３０bの上に配置される第３金属層２３０cを含むことができる。

【0185】

そして、前記貫通電極２４０は、絶縁層２２０の貫通ホール(不図示)の内壁に配置される第１金属層２４０aを含むことができる。また、前記貫通電極２４０は、前記絶縁層２２０の貫通ホール内で、前記第１金属層２４０aの上に配置される第２金属層２４０bを含むことができる。また、前記貫通電極２４０は、前記絶縁層２２０の貫通ホールを充填しながら、前記貫通電極２４０の第２金属層２４０bの上に配置される。

【0186】

このとき、前記回路パターン層２３０の第１金属層２３０aと前記貫通電極２４０の第１金属層２４０aは、実質的に同一な１つの層であり、構成要素に応じてこれを区分するためのものである。また、回路パターン層２３０の第２金属層２３０bと前記貫通電極２４０の第２金属層２４０bは、実質的に同一な１つの層であり、構成要素に応じてこれを区分するためのものである。また、前記回路パターン層２３０の第３金属層２３０cと前記貫通電極２４０の第３金属層２４０cは、実質的に同一な１つの層であり、構成要素に応じてこれを区分するためのものである。

【0187】

これにより、以下では、回路パターン層２３０の第１金属層２３０a、第２金属層２３０b及び第３金属層２３０cに対してのみ説明することにする。

【0188】

前記回路パターン層２３０の第１金属層２３０aは、前記絶縁層２２０の上に配置される。このとき、前記第１金属層２３０aは、スパッタリングにより形成された金属層であってもよい。ただし、実施例はこれに限定されるものではなく、スパッタリングを除いた他の方式を適用して前記第１金属層２３０aを形成することもできる。前記第１金属層２３０aは、チタン(Ti)を含むことができる。

【0189】

前記第１金属層２３０aは、前記絶縁層２２０の上に第１厚さHT１を持って形成されてもよい。例えば、前記第１金属層２３０aは、３０nm～１００nmの範囲の第１厚さHT１を有することができる。例えば、前記第１金属層２３０aは、３２nm～９８nmの範囲の第１厚さHT１を有することができる。例えば、前記第１金属層２３０aは、前記３４nm～９５nmの範囲の第１厚さHT１を有することができる。前記第１金属層２３０aの第１厚さHT１が３０nmより小さいと、前記絶縁層２２０の上に前記第１金属層２３０aが均一な厚さで形成されないことがある。例えば、前記第１金属層２３０aの第１厚さHT１が３０nmより小さいと、前記絶縁層２２０の上面のうち少なくとも一部領域に前記第１金属層２３０aが形成されない問題が発生し得る。前記第１金属層２３０aの第１厚さHT１が１００nmより大きいと、前記回路パターン層２３０の全体的な厚さが増加し、これにより前記回路パターン層２３０の線幅または間隔を前記記載した範囲に超微細化することができなくなる。

【0190】

前記第２金属層２３０bは、前記第１金属層２３０aの上に配置される。前記第２金属層２３０bは、スパッタリングにより形成された金属層であってもよい。ただし、実施例はこれに限定されるものではなく、スパッタリングを除いた他の方式を適用して前記第２金属層２３０bを形成することもできる。前記第２金属層２３０bは、銅(Cu)を含むことができる。

【0191】

前記第２金属層２３０bは、前記第１金属層２３０aの上に第２厚さHT２を持って形成されてもよい。例えば、前記第２金属層２３０bは、１００nm～５００nmの間の範囲の第２厚さHT２を有することができる。例えば、前記第２金属層２３０bは、１０５nm～４９５nmの間の範囲の第２厚さHT２を有することができる。例えば、前記第２金属層２３０bは、１１０nm～４９０nmの間の範囲の第２厚さHT２を有することができる。前記第２金属層２３０bの第２厚さHT２が１００nm未満であると、前記第２金属層２３０bの上に第３金属層２３０cを安定的に形成することができなくなる。前記第２金属層２３０bの第２厚さHT２が１００nm未満であると、前記第１金属層２３０aの上に前記第２金属層２３０bが均一な厚さで形成されないことがある。前記第２金属層２３０bの第２厚さHT２が５００nmを超過すると、前記回路パターン層２３０の全体厚さHTが増加し、これにより回路パターン層２３０の線幅や間隔の超微細化が難しくなる。

【0192】

前記第３金属層２３０cは、前記第２金属層２３０bの上に配置される。前記第３金属層２３０cは、メッキにより形成された金属層であってもよい。例えば、前記第３金属層２３０cは、前記第１金属層２３０a及び第２金属層２３０bをシード層として電解メッキを行って形成した電解メッキ層であってもよい。前記第３金属層２３０cは、銅(Cu)を含むことができる。

【0193】

前記第３金属層２３０cは、前記第２金属層２３０bの上に第３厚さHT３を持って形成されてもよい。例えば、前記第３金属層２３０cは２μm～７μmの間の範囲の第３厚さHT３を有することができる。例えば、前記第３金属層２３０cは２.５μm～６.８μmの間の範囲の第３厚さHT３を有することができる。例えば、前記第３金属層２３０cは２.８μm～６.５μmの間の範囲の第３厚さHT３を有することができる。前記第３金属層２３０cの第３厚さHT３は、前記回路パターン層２３０の全体厚さHTを基準として決定されてもよい。好ましくは、前記第３金属層２３０cの第３厚さHT３は、前記回路パターン層２３０の全体厚さHTの７５%～９８%の範囲を満足するようにする。例えば、前記第３金属層２３０cの第３厚さHT３は、前記回路パターン層２３０の全体厚さHTの７８%～９５%の範囲を満足するようにする。例えば、前記第３金属層２３０cの第３厚さHT３は、前記回路パターン層２３０の全体厚さHTの８０%～９３%の範囲を満足するようにする。

【0194】

前記第３金属層２３０cの第３厚さHT３が２μm未満であるか、前記全体厚さHTの７５%未満であると、前記回路パターン層２３０に形成された段差部または陥没部２３０Uによって、前記回路パターン層２３０が前記絶縁層２２０から脱膜する問題が発生し得る。前記第３金属層２３０cの第３厚さHT３が７μmを超過するか、前記全体厚さHTの９８%超過すると、これに対応するように前記第１金属層２３０aまたは第２金属層２３０bの厚さが減少し、これによる前記説明したような物理的または電気的信頼性問題が発生し得る。前記第３金属層２３０cの第３厚さHT３が７μmを超過するか、前記全体厚さHTの９８%超過すると、前記回路パターン層２３０の厚さが増加し、これにより前記回路パターン層２３０の線幅または間隔を超微細化することが難しくなる。

【0195】

一方、前記第３金属層２３０cは電解メッキで形成され、エッチングが行われない金属層であってもよい。これにより、前記第３金属層２３０cが有する上面及び側面の表面粗さは、前記第１金属層２３０aの側面または前記第２金属層２３０bの側面が有する表面粗さより低い値を有することができる。前記第３金属層２３０cは、前記回路パターン層２３０の全体厚さHTの７５%～９８%の範囲の第３厚さHT３を有することができ、これにより前記回路パターン層２３０の表面粗さは、前記第３金属層２３０cの上面または側面が有する表面粗さに対応する値を有することができる。これにより、実施例は相対的に低い表面粗さの値を有する前記第３金属層２３０cの前記回路パターン層２３０を形成するようにし、高周波数信号伝送時に発生する表皮効果による信号伝送損失を最小化することができる。

【0196】

前記表面粗さは、２０Kv以上のエネルギーで走査電子顕微鏡測定時に観察される断面の表面粗さを意味することができる。

【0197】

一方、前記絶縁層２２０の上面は、凹凸面を含むことができる。好ましくは、前記絶縁層２２０の上面は、一定レベル以上の表面粗さが付与される。即ち、前記絶縁層２２０の上面には、前記第１金属層２３０aとの密着力を確保できる表面粗さが付与される。例えば、前記絶縁層２２０の上面には、前記回路パターン層２３０の表面粗さが増加することにより発生する表皮効果問題を最小化できる表面粗さが付与される。

【0198】

例えば、前記絶縁層２２０の上面には、８nm～４０nmの範囲の表面粗さが付与される。そして、前記絶縁層２２０の上面が有する表面粗さは、前記絶縁層２２０の上面に形成された凹凸面の高さに対応することができる。

【0199】

前記絶縁層２２０の上面の表面粗さまたは凹凸面の高さが８nmより低いと、前記絶縁層２２０と前記回路パターン層２３０の間の密着力が低下し、これにより前記回路パターン層２３０が前記絶縁層２２０から分離する物理的信頼性問題が発生し得る。また、前記絶縁層２２０の上面の表面粗さまたは凹凸面の高さが４０nmより大きいと、前記回路パターン層２３０の下面の表面粗さが増加し、これによる表皮効果による信号伝送損失が増加する。即ち、前記回路パターン層２３０の下面は、前記絶縁層２２０の上面の表面粗さまたは凹凸面の高さに対応する表面粗さを有する。即ち、前記絶縁層２２０の上面に形成される第１金属層２３０aは、前記絶縁層２２０の上面の表面粗さまたは凹凸面の表面に沿って形成され、これにより前記絶縁層２２０の上面の表面粗さに対応する表面粗さを有することができる。そして、前記絶縁層２２０の上面の表面粗さが増加するほど前記第１金属層２３０aの下面の表面粗さが増加し、これに対応するように前記回路パターン層２３０の下面の表面粗さが増加する。そして、前記回路パターン層２３０の下面の表面粗さが増加する場合、前記表皮効果による信号伝送損失が増加する問題が発生し、これによる通信特性が低下し得る。これにより、実施例は、前記絶縁層２２０の上面の表面粗さまたは凹凸面の高さが８nm～４０nmの間の範囲を有するようにし、前記絶縁層２２０と前記回路パターン層２３０の間の密着力を確保するとともに、表皮効果による信号伝送損失を最小化できるようにする。

【0200】

一方、前記絶縁層２２０の上面のうち前記回路パターン層２３０と垂直に重なる第１領域U１の少なくとも一部の表面粗さは、前記回路パターン層２３０と垂直に重ならない第２領域U２の表面粗さと異なってもよい。例えば、前記絶縁層２２０の上面のうち前記第２領域U２の表面粗さは、前記第１領域U１の表面粗さより大きくてもよい。

【0201】

一方、前記回路パターン層２３０は、前記絶縁層２２０の上面と隣接した領域に陥没部または段差部２３０Uが備えられる。これにより、前記回路パターン層２３０は、下面の幅と上面の幅が互いに異なってもよい。例えば、前記回路パターン層２３０は、下面から上面に向かうほど幅が大きくなることができる。

【0202】

前記回路パターン層２３０の陥没部または段差部２３０Uは、前記回路パターン層２３０の第１金属層２３０a及び第２金属層２３０bに対応するように形成される。

【0203】

例えば、前記回路パターン層２３０の第１金属層２３０aは、第１幅を有することができる。そして、前記回路パターン層２３０の第２金属層２３０bは、前記第１幅に対応する第２幅を有することができる。また、前記回路パターン層２３０の第３金属層２３０cは、前記第１幅及び第２幅より大きい第３幅を有することができる。これにより、前記回路パターン層２３０の前記第１金属層２３０a及び第２金属層２３０bに対応する領域には陥没部または段差部２３０Uが形成される。また、前記回路パターン層２３０の第３金属層２３０cで、前記第２金属層２３０bに隣接した部分は、前記第２金属層２３０bのエッチング工程時に一部が一緒に除去される。これにより、前記陥没部または段差部２３０Uは、前記第２金属層２３０bで、前記第２金属層２３０bと隣接した領域にも一部形成される。ただし、実施例はこれに限定されるものではなく、前記陥没部または段差部２３０Uは、前記回路パターン層２３０の全体領域のうち前記第１金属層２３０a及び第２金属層２３０bに対応する領域にのみ形成されてもよい。

【0204】

以下では、上記のような絶縁層２２０と回路パターン層２３０に対して領域別に区分して説明することにする。

【0205】

連結部材２００は、第１領域U１及び第２領域U２を含むことができる。前記第１領域U１と第２領域U２は、前記絶縁層２２０と前記回路パターン層２３０が垂直に重なるのか否かによって区分することができる。

【0206】

例えば、前記絶縁層２２０の上面は、凹凸面を含むことができる。具体的に、前記絶縁層２２０の上面は、前記回路パターン層２３０と垂直に重なる第１領域U１に対応する凹凸面２２０T２、２２０T３と、前記回路パターン層２３０と垂直に重ならない第２領域U２に対応する凹凸面２２０T１を含むことができる。このとき、前記第１領域U１に対応する凹凸面２２０T２、２２０T３と前記第２領域U２に対応する凹凸面２２０T１は、互いに対応する高さを有すてもよく、これと違うように互いに異なる高さを有することができる。例えば、前記絶縁層２２０の上面の全体領域における凹凸面は、前記絶縁層２２０の上面の表面粗さに対応する８nm～４０nmの高さを有することができる。

【0207】

このとき、前記第１領域U１の凹凸面２２０T２、２２０T３の少なくとも一部は、前記回路パターン層２３０と接触する。前記回路パターン層２３０と接触する凹凸面２２０T２は、前記回路パターン層２３０と接触しない凹凸面２２０T３より高さが低くてもよい。これは、前記回路パターン層２３０を形成(例えば、第１金属層及び第２金属層を形成した後これをエッチングする過程)する過程で、前記凹凸面の高さ変化または絶縁層２２０の上面の表面粗の変化が発生し、これにより絶縁層２２０の上面の領域別に表面粗さまたは凹凸面高さの差が発生し得る。

【0208】

一方、前記第１領域U１に対応する前記絶縁層２２０の上面の凹凸面は、複数の部分に区分することができる。

【0209】

例えば、前記第１領域U１は、前記回路パターン層２３０と垂直に重なり、前記回路パターン層２３０と接触する第１-１領域U１aを含むことができる。また、前記第１領域U１は、前記回路パターン層２３０と垂直に重なり、前記回路パターン層２３０と非接触する第１-２領域U１bを含むことができる。例えば、前記第１-１領域U１aは、前記回路パターン層２３０の第１金属層２３０aと直接接触する部分を意味することができる。例えば、前記第１-２領域U１bは、前記回路パターン層２３０の陥没部または段差部２３０Uと垂直に重なる部分を意味することができる。

【0210】

これにより、前記絶縁層２２０の上面の凹凸面は、前記回路パターン層２３０と垂直に重なり、前記回路パターン層２３０と直接接触する第１凹凸面２２０T２を含むことができる。

【0211】

また、前記絶縁層２２０の上面の凹凸面は、前記回路パターン層２３０と垂直に重なり、前記回路パターン層２３０と非接触する第２凹凸面２２０T３を含むことができる。このとき、前記第１凹凸面２２０T２と前記第２凹凸面２２０T３の高さは、互いに異なってもよいが、これに限定されない。ただし、前記第２凹凸面２２０T３は、前記回路パターン層２３０の形成後にエッチング工程で第１金属層２３０aが除去されることにより高さの変化が発生し得る。

【0212】

このとき、前記絶縁層２２０の前記第２凹凸面２２０T３は、前記回路パターン層２３０と接触しない。例えば、前記絶縁層２２０の前記第２凹凸面２２０T３の最上端は、前記回路パターン層２３０の下面と一定間隔離隔することができる。

【0213】

一方、前記回路パターン層２３０は、前記陥没部または段差部２３０Uを含み、これにより前記回路パターン層２３０の下面のうち一部は、前記絶縁層２２０と接触し、残りの一部は、前記絶縁層２２０と非接触することができる。

【0214】

具体的に、前記回路パターン層２３０の第３金属層２３０cの下面の幅は、前記第２金属層２３０bの上面の幅または下面の幅より大きくてもよい。また、前記回路パターン層２３０の第３金属層２３０cの下面の幅は、前記第１金属層２３０aの上面の幅または下面の幅より大きくてもよい。そして、前記回路パターン層２３０の第３金属層２３０cの下面の幅と前記第１金属層２３０a及び第２金属層２３０bの幅の差は、前記陥没部または段差部２３０Uの水平長さに対応することができる。

【0215】

一方、前記第１金属層２３０aの幅は、前記第２金属層２３０bの幅と異なってもよい。例えば、前記第１金属層２３０aの幅は、前記第２金属層２３０bの幅より小さくてもよい。例えば、前記第１金属層２３０aの上面の幅は、前記第２金属層２３０bの下面の幅または第２金属層２３０bの上面の幅より小さくてもよい。これは、前記第２金属層２３０bのエッチングが行われた後に前記第１金属層２３０aのエッチングが行われ、これにより最終的にエッチングされる前記第１金属層２３０aの幅が一番小さくてなる。

【0216】

一方、前記第３金属層２３０cの下面は、複数の部分に区分することができる。例えば、前記第３金属層２３０cの下面は、前記第２金属層２３０bの上面と接触する第１部分２３０C１を含むことができる。そして、前記第３金属層２３０cの下面は、前記第２金属層２３０bの上面と非接触する第２部分２３０C２を含むことができる。

【0217】

前記第３金属層２３０cの下面の前記第１部分２３０C１は、前記第３金属層２３０cの下面の第２部分２３０C２より前記第３金属層２３０cの側面から遠く離隔することができる。

【0218】

即ち、前記第３金属層２３０cの下面の第２部分２３０C２は、前記第３金属層２３０cの側面に隣接することができる。例えば、前記第３金属層２３０cの下面の第２部分２３０C２は、前記第３金属層２３０cの下面の全体領域で外側部に位置することができる。

【0219】

前記第３金属層２３０cの下面の第２部分２３０C２は、前記絶縁層２２０の上面と接触しない。好ましくは、前記第３金属層２３０cの下面の第２部分２３０C２は、前記絶縁層２２０の上面の第２凹凸面２２０T３と垂直に重なることができる。そして、前記第３金属層２３０cの前記第２部分２３０C２は、前記絶縁層２２０の上面の第２凹凸面２２０T３と非接触することができる。

【0220】

前記第３金属層２３０cは、下面から上面に向かうほど幅が増加する傾斜を含むことができる。例えば、前記第３金属層２３０cの側面は、前記第３金属層２３０cの下面から上面に向かうほど幅が増加する傾斜を有することができる。例えば、実施例は、前記第３金属層２３０cを電解メッキするための工程で、ポジティブ特性を有するマスクを利用し、これにより前記第３金属層２３０cは、下面から上面に向かうほど幅が増加することができる。

【0221】

前記第３金属層２３０cの側面の少なくとも一部は、前記第２金属層２３０bのエッチング工程で除去される。これにより、前記第３金属層２３０cの側面の垂直断面は曲面を含むことができる。例えば、前記第３金属層２３０cの側面は、前記第３金属層２３０cの下面から上面に向かうほど幅が増加するようにする曲面の傾斜を有することができる。

【0222】

一方、前記第３金属層２３０cの前記第２部分２３０C２と前記絶縁層２２０の第２凹凸面２２０T３の間は、追加積層される絶縁層や、モールディング層で充填される。これにより、実施例は、前記追加積層される絶縁層またはモールディング層が前記第３金属層２３０cの下面の第２部分２３０C２及び前記絶縁層２２０の第２凹凸面２２０T３と接触するようにし、これによる相互間の接合力を向上させることができるようにする。

【0223】

一方、前記回路パターン層２３０で、前記第１金属層２３０a及び第２金属層２３０bは、前記第３金属層２３０cに比べて相対的に小さい厚さを有することができる。これにより、実質的に前記回路パターン層２３０でパッドの役割をする部分は、前記第３金属層２３０cということができる。これにより、前記回路パターン層２３０の第２金属層２３０bと第３金属層２３０cをパッド部ということができる。即ち、前記回路パターン層２３０の第２金属層２３０bと第３金属層２３０cは同一金属の銅を含み、これにより前記第２金属層２３０bと第３金属層２３０cをパッド部ということができる。そして、前記パッド部の下面には、前記第２金属層２３０bに対応する部分に陥没部または段差部２３０Uが形成される。そして、前記陥没部または段差部２３０Uは、前記パッド部の下面の外側部に形成される。

【0224】

一方、前記連結部材２００で最上側に配置された回路パターン層２３０の上には接続部２０１が配置される。

【0225】

前記連結部材２００は、前記第１接続部２０１を介して前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２に付着される。

【0226】

上記のように第１キャビティC１に連結部材２００を挿入することができ、これにより制限された空間内で前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２の間を容易に連結することができる。

【0227】

一方、前記第１キャビティC１には、第１モールディング層１７０が形成される。前記第１モールディング層１７０は、前記第１キャビティC１に前記連結部材２００が挿入及び付着された状態で、前記第１キャビティC１を充填することができる。即ち、前記第１モールディング層１７０は、前記第１キャビティC１内に挿入された前記連結部材２００を保護することができる。このとき、連結部材２００の少なくとも一部は、前記第１モールディング層１７０の下面に露出することができる。例えば、前記連結部材２００のベース層２１０は、前記第１モールディング層１７０の下面に露出することができる。これにより、実施例は、前記連結部材２００で発生する熱を外部に容易に放出することができ、これによる前記連結部材２００の放熱性を高めることができる。さらに、実施例は、前記連結部材２００の信頼性を向上させ、前記連結部材２００を介して連結される第１及び第２半導体素子の間の通信性能を向上させることができる。ただし、実施例はこれに限定されない。例えば、前記連結部材２００は、前記第１モールディング層１７０内に埋め込まれてもよい。

【0228】

前記第１モールディング層１７０は、絶縁物質を含むことができる。例えば、前記第１モールディング層１７０は一般的な樹脂で備えられてもよいが、これに限定されない。例えば、第１モールディング層１７０は、非伝導性接着剤(non-conductive paste、NCP)で備えられてもよい。例えば、第１モールディング層１７０は、EMC(Epoxy Molding Compound)で備えられてもよい。

【0229】

一方、前記連結部材２００の回路パターン層２３０に形成された陥没部または段差部２３０Uのうち少なくとも１つは、前記第１モールディング層１７０で充填される。

【0230】

また、従来の半導体パッケージに備えられた連結部材は、回路基板内部に埋め込まれた状態で配置される。例えば、従来の半導体パッケージの連結部材は、回路基板内に埋め込まれ、これによりその上部及び下部に絶縁層及び回路パターンが配置される構造を有する。この場合、回路基板の反り特性により前記連結部材の反りが発生し、これによる前記連結部材の信頼性が低下することがある。例えば、前記回路基板の熱膨張係数と前記連結部材の熱膨張係数の差によって、前記連結部材にクラックが発生し、これによる前記連結部材に含まれた超微細回路層の損傷が発生し得る。

【0231】

これに対し、前記連結部材２００は、回路基板の第１キャビティC１内に含まれ、これを保護する第１モールディング層１７０を含むことができる。そして、前記連結部材２００の下側には、回路基板を構成する絶縁層１１０や、回路パターンが配置されない。よって、回路基板の多様な使用環境で前記連結部材２００の反り特性を向上させて信頼性を維持することができ、これによる第１及び第２半導体素子の間の通信性能を向上させることができる。

【0232】

一方、第１絶縁層１１１の上には、第２モールディング層１６０が形成される。好ましくは、前記第２モールディング層１６０は、第１保護層１４０の上に形成される。

【0233】

前記第２モールディング層１６０は、前記第１絶縁層１１１の前記第２領域R２の上に配置される。前記第２モールディング層１６０は、前記ポストバンプ１５０を取り囲んで配置される。例えば、前記第２モールディング層１６０は、前記ポストバンプ１５０を保護するための保護層であってもよい。

【0234】

前記第２モールディング層１６０は、第２キャビティC２を含むことができる。例えば、前記第２モールディング層１６０は、前記第１絶縁層１１１の第１領域R１を露出する第２キャビティC２を含むことができる。例えば、前記第２モールディング層１６０は、前記第１回路パターン１２１のうち前記第１領域R１に配置された第１パッド１２１-１及び第２パッド１２１-２を露出する第２キャビティC２を含むことができる。これにより、前記第１回路パターン１２１のうち第１及び第２半導体素子の実装のための第１パッド１２１-１及び第２パッド１２１-２の上面は露出することができる。

【0235】

一方、第１絶縁層１１１の上面には、金属層３１２が配置される。前記金属層３１２は、前記第１回路パターン１２１を形成する時に使用されたシード層であってもよい。また、前記金属層３１２は、前記キャビティC２を形成する時に使用されたレーザーストッパーであってもよい。即ち、実施例は、前記第１回路パターン１２１を形成するために使用したシード層の一部を前記第２キャビティC２の形成のためのレーザーストッパーとして使用する。

【0236】

そして、前記レーザーストッパーとして使用された金属層と前記第２キャビティC２のサイズを正確に一致させることは難しくなり、これにより、前記第１絶縁層１１１と前記第２モールディング層１６０の間には、前記金属層３１２が一部残っていることがある。ただし、実施例はこれに限定されるものではなく、追加的なエッチング工程により前記金属層３１２を完全に除去することもできる。

【0237】

実施例の半導体パッケージは、連結部材を含むことができる。前記連結部材は、絶縁層及び前記絶縁層の上に配置された回路パターン層を含むことができる。前記回路パターン層は、第１金属層、第２金属層及び第３金属層を含むことができる。このとき、前記回路パターン層は、第１金属層及び第２金属層に対応する領域に陥没部または段差部が備えられる。これにより、前記回路パターン層の第３金属層の下面は、段差を有することができる。前記第３金属層の下面のうち外側部に対応する領域は、前記絶縁層の上面と接触しない。例えば、前記第３金属層の下面の外側部は、前記絶縁層の上面に形成された凹凸面と接触しない。前記第３金属層の下面の外側部と前記凹凸面の間には追加積層絶縁層またはモールディング層が形成される。これにより、実施例は、前記連結部材に含まれる回路パターン層の線幅や間隔を微細化し、前記回路パターン層が前記絶縁層から脱膜する物理的信頼性問題を解決することができる。また、実施例の前記回路パターン層の第３金属層は、前記第１金属層及び第２金属層をシード層として電解メッキして形成することができる。これにより、前記第３金属層の側面及び上面に対する表面粗さをエッチング方式で形成された金属層の表面粗さに比べて小さくすることができる。これにより、実施例は、前記第３金属層の表面粗さを減らすことができ、これにより高周波数帯域の信号を伝送時に表皮効果によって発生する信号伝送損失を最小化することができ、これによる信号特性を向上させることができる。

【0238】

【0239】

【0240】

【0241】

【0242】

【0243】

以下では、実施例に係る回路基板の製造方法に対して説明することにする。

【0244】

実施例の回路基板の製造方法は、連結部材２００を製造する段階、キャビティを含む回路基板を製造する段階と、前記回路基板のキャビティ内に前記連結部材２００を配置する段階を含むことができる。

【0245】

これにより、以下では、前記連結部材の製造方法に対してまず説明することにする。

【0246】

図９a～９hは、実施例に係る連結部材の製造方法を工程順に説明するための図面である。

【0247】

図９aを参照すると、実施例は、連結部材２００の製造に基礎資材として使用されるベース層２１０を用意する工程を行うことができる。実施例は、前記用意されたベース層２１０の上に絶縁層２２０を積層する工程を行うことができる。前記絶縁層２２０は、回路パターン層の微細化のために、感光性物質を含むことができる。

【0248】

次に、図９bを参照すると、実施例は、前記絶縁層２２０に貫通ホールVHを形成する工程を行うことができる。このとき、前記絶縁層２２０は、感光性物質を含む。これにより、前記貫通ホールVHは露光及び現像工程により形成されてもよい。よって、実施例は、レーザー工程で前記貫通ホールを形成することに比べて、前記貫通ホールVHの幅を減らすことができ、これによる貫通電極２４０の微細化が可能となる。

【0249】

次に、図９cを参照すると、実施例は、前記絶縁層２２０の上面及び前記貫通ホールVHの内壁に第１金属層を形成する工程を行うことができる。好ましくは、実施例は、前記絶縁層２２０の上面に回路パターン層２３０の第１金属層２３０a及び前記貫通ホールVHの内壁に貫通電極２４０の第１金属層２４０aを形成する工程を行うことができる。

【0250】

次に、図９dを参照すると、実施例は、前記第１金属層の上に第２金属層を形成する工程を行うことができる。好ましくは、実施例は、前記回路パターン層２３０の第１金属層２３０aの上に回路パターン層２３０の第２金属層２３０b及び前記貫通電極２４０の第１金属層２４０aの上に前記貫通電極２４０の第２金属層２４０bを形成する工程を行うことができる。

【0251】

次に、図９eを参照すると、実施例は、前記第２金属層の上にマスクDFを形成する工程を行うことができる。前記マスクDFは開口部を含むことができる。

【0252】

好ましくは、前記マスクDFは、前記貫通ホールVHと垂直に重なって前記回路パターン層２３０の第２金属層２３０bの上面のうち第３金属層２３０cが配置される領域と垂直に重なる開口部(不図示)を含むことができる。

【0253】

次に、図９fを参照すると、実施例は、前記第１金属層及び第２金属層をシード層として電解メッキを行って前記マスクDFの開口部及び前記貫通ホールVHを充填する電解メッキ工程を行うことができる。前記電解メッキ工程によって、前記貫通ホールVH内には、貫通電極２４０の第３金属層２４０cが形成される。また、前記回路パターン層２３０の第２金属層２３０bの上面のうち前記マスクDFの開口部と垂直に重なる領域には、回路パターン層２３０の第３金属層２３０cが形成される。そして、実施例は、前記回路パターン層２３０の第３金属層２３０c及び前記貫通電極２４０の第３金属層２４０cの形成工程が完了すると、前記マスクDFを除去する工程を行うことができる。

【0254】

次に、図９gに図示されたように、実施例は、前記回路パターン層２３０の第２金属層２３０bのうち前記第３金属層２３０cと垂直に重ならない領域を除去する第１エッチング工程を行うことができる。このとき、前記第２金属層２３０bを除去する第１エッチング工程で、前記第３金属層２３０cと垂直に重なる領域の一部も一緒に除去される。このとき、前記第１金属層２３０aを構成する金属物質は、前記第２金属層２３０bを構成する金属物質と異なる。これにより、前記第１エッチング工程で前記第１金属層２３０aは除去されなくなる。

【0255】

次に、図９hに図示されたように、実施例は、前記回路パターン層２３０の第１金属層２３０aのうち前記第２金属層２３０b及び第３金属層２３０cと垂直に重ならない領域を除去する第２エッチング工程を行うことができる。このとき、前記第２金属層２３０bをエッチングする第１エッチング工程で、上記のように第３金属層２３０cと垂直に重なる領域の一部も一緒に除去された。よって、これに対応するように、前記第１金属層２３０aをエッチングする第２エッチング工程でも、前記第１金属層２３０aのうち前記第３金属層２３０cと垂直に重なる領域(ただし、これは前記第２金属層２３０bとは垂直に重ならない)の一部も除去される。これにより、実施例の前記回路パターン層２３０の下面の外側部には陥没部または段差部２３０Uが形成される。

【0256】

次に、回路基板を製造する工程に対して説明することにする。

【0257】

図１０a～図１０vは、図１の回路基板を工程順に説明するための図面である。

【0258】

図１０aを参照すると、実施例はETS工法を利用して回路基板を製造することができる。このために、実施例は、回路基板を製造するための基礎資材を用意する工程を行うことができる。このために、実施例は、キャリアボード３１０を用意することができる。キャリアボード３１０は、キャリア絶縁層３１１及び前記キャリア絶縁層３１１の少なくとも一面に配置されたキャリア金属層３１２を含むことができる。

【0259】

そして、実施例は、キャリアボード３１０の両面に配置されたキャリア金属層３１２を利用して、その両側で２つの回路基板を同時に製造する工程を行うことができる。

【0260】

前記キャリア金属層３１２は、前記キャリア絶縁層３１１に無電解メッキをして形成することができる。また、実施例は、CCL(Copper Clad Laminate)を前記キャリアボード３１０として使用することもできる。

【0261】

続いて、実施例は、図１０bのように、前記キャリア金属層３１２の上に第１マスク３２０を形成する工程を行うことができる。このとき、前記第１マスク３２０は、前記キャリア金属層３１２の全体を覆って形成され、以後これを開放する工程により前記キャリア金属層３１２の表面を一部露出する開口部(不図示)を含むことができる。即ち、前記第１マスク３２０は、前記キャリア金属層３１２の表面で、第１回路パターン１２１が形成される領域をオープンする開口部(不図示)を含むことができる。

【0262】

続いて、実施例は、図１０cに図示されたように、実施例は、前記キャリア金属層３１２をシード層として電解メッキを行うことにより前記第１マスク３２０の開口部を充填する第１回路パターン１２１を形成する工程を行うことができる。

【0263】

続いて、実施例は、図１０dに図示されたように、実施例は、前記キャリア金属層３１２に配置された第１マスク３２０を除去する工程を行うことができる。また、実施例は、前記キャリア金属層３１２の上に前記第１回路パターン１２１を覆う第１絶縁層１１１を形成する工程を行うことができる。前記第１絶縁層１１１は、プリプレグを含むことができる。

【0264】

続いて、実施例は、図１０eに図示されたように、実施例は、前記第１絶縁層１１１に貫通ホールVH１を形成する工程を行うことができる。前記貫通ホールVH１は、前記第１絶縁層１１１を構成する樹脂及び強化部材を開放するために、レーザー工程により形成されてもよい。このために、前記第１絶縁層１１１の上には、前記レーザー工程により貫通ホールVH１の形成工程のための第２マスク３３０(例えば、レーザーマスク)を形成する工程を行うことができる。

【0265】

次に、実施例は、図１０fに図示されたように、実施例は、前記第１絶縁層１１１の表面及び前記貫通ホールVH１の上に第３マスク３４０を形成する工程を行うことができる。このとき、前記第３マスク３４０は、少なくとも１つの開口部(不図示)を含むことができる。例えば、前記第３マスク３４０は、前記第１貫通電極１３１が形成される領域を露出する開口部及び第２回路パターン１２２が形成される領域を露出する開口部を含むことができる。

【0266】

次に、実施例は、図１０gに図示されたように、実施例は、前記第３マスク６４０の開口部を充填する電解メッキを行って第１貫通電極１３１及び第２回路パターン１２２を形成する工程を行うことができる。前記第１貫通電極１３１及び第２回路パターン１２２が形成されると、前記第３マスク６４０を除去する工程を行うことができる。

【0267】

次に、実施例は、図１０hに図示されたように、前記第１絶縁層１１１の上に第１層１１２-１を形成する工程を行うことができる。このとき、前記第１層１１２-１はRCCで構成されてもよい。そして、前記RCCには、銅箔層(不図示)を含むことができ、前記銅箔層はエッチング工程により除去される。

【0268】

次に、図１０iに図示されたように、実施例は、前記第１層１１２-１に第２貫通電極１３２及び第３回路パターン１２３を形成する工程を行うことができる。

【0269】

次に、図１０jに図示されたように、実施例は、前記第１層１１２-１に第２層１１２-２を形成する工程を行うことができる。実施例は、前記第２層１１２-２に第３貫通電極１３３及び第４回路パターン１２４を形成する工程を行うことができる。

【0270】

次に、図１０kに図示されたように、上記のように回路基板の製造が完了すると、前記キャリアボード３１０を中心としてその両側で製造された回路基板を相互分離する工程を行うことができる。このとき、実施例は、前記キャリアボード３１０のキャリア絶縁層３１１とキャリア金属層３１２の容易な分離が可能となる。これにより、前記分離工程が行われることにより、回路基板の最外側にはキャリア金属層３１２が残存することができる。前記キャリア金属層３１２は、前記説明したように前記第１回路パターン１２１の形成に使用したシード層である。

【0271】

次に、図１０lを参照すると、実施例は、前記シード層として使用されたキャリア金属層３１２をエッチングして除去する工程を行うことができる。このために、実施例は、第２層１１２-２の下面に、第１保護フィルムPFを形成する工程を行うことができる。前記第１保護フィルムPFは、前記第１絶縁層１１１の上側で行われる後工程で、前記第２層１１２-２及び第４回路パターン１２４を保護するための保護層であってもよい。

【0272】

一方、実施例は、回路基板の製造工程中にキャビティを形成する工程を含むことができる。前記キャビティは、第１キャビティC１及び第２キャビティC２を含むことができる。このとき、前記第１キャビティC１及び第２キャビティC２はレーザー工程により形成されてもよい。そして、レーザー工程を行うためには所望の深さだけキャビティを形成するためのレーザーストッパーが存在しなければならない。このとき、実施例は、前記キャリア金属層３１２の一部を前記レーザーストッパーとして使用するようにする。これにより、実施例は、前記レーザーストッパーを追加で形成しなければならない工程を省略することができ、これによる製造工程の簡素化及びこれによる製造コストを節減することができる。

【0273】

これにより、実施例は、前記キャリア金属層３１２のエッチング工程時に、前記第１キャビティC１及び第２キャビティC２が形成される領域に位置した部分は残して、残りの部分のみを除去することができる。このとき、以下では、前記キャリア金属層３１２のうち除去されず残っている部分を「ストッパー」として説明することにする。

【0274】

次に、実施例は、図１０mに図示されたように、前記第１絶縁層１１１の上面に第１保護層１４０を形成する工程を行うことができる。このとき、前記第１保護層１４０は、前記第１絶縁層１１１の上面の全体領域に配置される。そして、実施例は、前記第１保護層１４０を加工して、第３パッド１２１-３に対応する領域を露出する開口部を形成する工程を行うことができる。このとき、前記第１保護層１４０は、前記第１絶縁層１１１上面のうち第１領域R１を露出することができる。ここで、前記第１領域R１は、前記ストッパー３１２が配置された領域であってもよい。

【0275】

次に実施例は、図１０nに図示されたように、前記第１保護層１４０の上面に第４マスク３５０を形成する工程を行うことができる。このとき、前記第４マスク３５０は、前記第１保護層１４０を介して露出した前記第３パッド１２１-３の上面を露出する開口部を含むことができる。

【0276】

次に、実施例は、図１０oに図示されたように、前記第４マスク３５０の開口部及び前記第１保護層１４０の開口部を介して露出した前記第３パッド１２１-３の上面上にポストバンプ１５０を形成する工程を行うことができる。

【0277】

次に、実施例は、図１０pに図示されたように、前記第１保護層１４０及び前記ストッパー３１２の上に第２モールディング層１６０を形成する工程を工程を行うことができる。前記第２モールディング層１６０は、前記ポストバンプ１５０を保護するとともに、連結部材２００の挿入工程時に、前記第１絶縁層１１１の上側を保護するために形成される。

【0278】

次に、実施例は、図１０qに図示されたように、前記第１保護フィルムPFを除去する工程を行うことができる。以後、実施例は、前記第２モールディング層１６０の上に第２保護フィルムPFを形成する工程を行うことができる。また、実施例は、前記第２層１１２-２の下面に第２保護層１４５を形成する工程を行うことができる。前記第２保護層１４５は、第１キャビティC１が形成される領域及び第４回路パターン１２２の端子パッドの下面を露出する開口部を含むことができる。

【0279】

次に、実施例は、図１０rに図示されたように、前記第１絶縁層１１１及び第２絶縁層１１２を加工して第１キャビティC１を形成する工程を行うことができる。前記第１キャビティC１は、前記第１絶縁層１１１の上面に配置された第１回路パターン１２１のうち第１-２パッド１２１-１２の下面及び第２-２パッド１２１-２２の下面を露出することができる。このとき、実施例は、レーザー加工条件を調節して、前記第１-２パッド１２１-１２及び第２-２パッド１２１-２２の側面に配置された第１絶縁層１１１の一部が残存するようにする。

【0280】

次に、実施例は、図１０sに図示されたように、前記前の工程で製造された連結部材２００を前記第１キャビティC１内に挿入または付着する工程を行うことができる。このために、実施例は、前記連結部材２００の回路パターン層２３０のうち最上側に配置された回路パターン層に第１接続部２０１を付着する工程を行うことができる。以後、実施例は、前記第１接続部２０１を利用して、前記第１キャビティC１を介して露出した第１-２パッド１２１-１２の下面及び第２-２パッド１２１-２２の下面に前記連結部材２００を付着する工程を行うことができる。

【0281】

次に、図１０tに図示されたように、実施例は、前記第１キャビティC１を充填する第１モールディング層１７０を形成する工程を行うことができる。前記第１モールディング層１７０は、前記第１キャビティC１内に配置された連結部材２００を保護する機能をすることができる。前記第１モールディング層１７０は、図面に図示されたように、前記連結部材２００のベース層２１０の下面を露出することができる。ただし、実施例はこれに限定されるものではなく、前記第１モールディング層１７０は、前記連結部材２００のベース層２１０まで全部モールディングすることができる。

【0282】

次に、実施例は、図１０uに図示されたように、前記第２保護フィルムPFを除去する工程を行うことができる。以後、実施例は、前記第２モールディング層１６０をレーザー加工して第２キャビティC２を形成する工程を行うことができる。このとき、前記第２キャビティC２が形成される領域にはストッパー３１２が形成されており、これにより、実施例は、前記第２モールディング層１６０で、前記ストッパー３１２が形成された領域を除去して第２キャビティC２を形成することができる。前記第２キャビティC２が形成されることにより、前記第２モールディング層１６０内に埋め込まれていたストッパー３１２が露出することができる。

【0283】

このとき、前記ストッパー３１２の幅は、前記第２キャビティC２の下面の幅より大きくてもよい。これにより、前記ストッパー３１２のうち少なくとも一部の上面は、前記第２キャビティC２を介して露出しなくてもよい。

【0284】

次に、実施例は、図１０vに図示されたように、前記第２キャビティC２が形成されることにより、前記第２キャビティC２を介して露出したストッパー３１２をエッチングして除去する工程を行うことができる。これにより、実施例は、前記第２キャビティC２を介して前記第１回路パターン１２１のうち第１パッド１２１-１及び第２パッド１２１-２の上面が露出することができる。

【0285】

このとき、前記ストッパー３１２のうち少なくとも一部は、前記第１絶縁層１１１と前記第２モールディング層１６０の間に残存することができる。ただし実施例はこれに限定されるものではなく、前記ストッパーを完全に除去するための追加工程を行うこともできる。

【0286】

図１１は、実施例に係る第１半導体パッケージを示した図面である。

【0287】

第１半導体パッケージは、図１に図示された回路基板に第１及び第２半導体素子が実装された第１パッケージを意味することができる。

【0288】

図１１を参照すると、実施例は、図１に図示された回路基板に第１及び第２半導体素子を第１半導体パッケージ４００を製造することができる。

【0289】

第１半導体パッケージ４００は、回路基板及び前記回路基板に実装された第１半導体素子４２０及び第２半導体素子４５０を含むことができる。前記回路基板は、以上で既に説明したので、これの詳細な説明は省略することにする。

【0290】

半導体パッケージは、回路基板の最外側に配置された第１回路パターン１２１を含むことができる。前記第１回路パターン１２１は、第１パッド１２１-１及び第２パッド１２１-２を含むことができる。

【0291】

そして、第１半導体パッケージ４００は、前記第１パッド１２１-１の上面に配置される第２接続部４１０を含むことができる。また、第１半導体パッケージ４００は、前記第２パッド１２１-２の上面に配置される第３接続部４４０を含むことができる。

【0292】

前記第２接続部４１０及び第３接続部４４０は、互いに同一形状を有すてもよく、これと違うように互いに異なる形状を有することができる。

【0293】

例えば、前記第２接続部４１０及び第３接続部４４０は、六面体形状を有することができる。例えば、前記第２接続部４１０及び第３接続部４４０の断面は、四角形形状を含むことができる。前記第２接続部４１０及び第３接続部４４０の断面は、長方形または正四角形を含むことができる。例えば、前記第２接続部４１０及び第３接続部４４０は、球形状を含むことができる。例えば、前記第２接続部４１０及び第３接続部４４０の断面は、円形形状または半円形状を含むことができる。例えば、前記第２接続部４１０及び第３接続部４４０の断面は、部分的にまたは全体的にラウンド状を含むことができる。前記第２接続部４１０及び第３接続部４４０の断面形状は、一側面で平面であり、他の一側面で曲面であってもよい。前記前記第２接続部４１０及び第３接続部４４０は、ソルダボールであってもよいが、これに限定されるものではない。

【0294】

実施例は、前記第２接続部４１０に配置される第１半導体素子４２０を含むことができる。前記第１半導体素子４２０は、第１プロセッサチップであってもよい。例えば、前記第１半導体素子４２０は、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーのうちいずれか１つのアプリケーションプロセッサ(AP)チップであってもよい。前記第１半導体素子４２０の端子４２５は、前記第２接続部４１０を介して前記第１パッド１２１-１と電気的に連結される。

【0295】

また、実施例は、前記第３接続部４４０に配置される第２半導体素子４５０を含むことができる。前記第２半導体素子４５０は、第２プロセッサチップであってもよく、メモリチップであってもよい。前記第２半導体素子４５０の端子４５５は、前記第３接続部４４０介して前記第２パッド１２１-２と電気的に連結される。

【0296】

一方、前記第１半導体素子４２０と前記第２半導体素子４５０は、前記回路基板の上に一定間隔離隔することができる。例えば、前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅は、１５０μm以下であってもよい。例えば、前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅は、１２０μm以下であってもよい。例えば、前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅は、１００μm以下であってもよい。

【0297】

好ましくは、前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅は、６０μm～１５０μmの間の範囲を有することができる。好ましくは、前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅は、７０μm～１２０μmの間の範囲を有することができる。好ましくは、前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅は、８０μm～１１０μmの間の範囲を有することができる。前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅が６０μmより小さいと、前記連結部材２００が配置される領域を確保できなくなる。また、前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅が６０μmより小さいと、第１半導体素子４２０と前記第２半導体素子４５０の相互間の干渉によって、前記第１半導体素子４２０または前記第２半導体素子４５０の動作信頼性に問題が発生し得る。

【0298】

前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅が１５０μmより大きいと、前記第１半導体素子４２０と前記第２半導体素子４５０の間の距離が遠くなることにより、信号伝送損失が増加する。前記第１半導体素子４２０と前記第２半導体素子４５０の離隔幅が１５０μmより大きいと、第１半導体パッケージ４００の体積が増加する。

【0299】

前記第１半導体パッケージ４００は、第１フィレット層４３０及び第２フィレット層４６０を含むことができる。第１フィレット層４３０は、前記第１半導体素子４２０の端子４２５を取り囲んで配置される。前記第１フィレット層４３０は、前記回路基板と前記第１半導体素子４２０の間の空間に異物質(例えば、水分)が浸透することを防止することができる。第２フィレット層４６０は、前記第２半導体素子４５０の端子４５５を取り囲んで配置される。前記第２フィレット層４６０は、前記回路基板と前記第２半導体素子４５０の間の空間に異物質(例えば、水分)が浸透することを防止することができる。

【0300】

前記第１半導体パッケージ４００は、第３モールディング層４７０を含むことができる。前記第３モールディング層４７０は、前記第１半導体素子４２０及び前記第２半導体素子４５０を覆って配置される。例えば、前記第３モールディング層４７０は、前記実装された第１半導体素子４２０及び前記第２半導体素子４５０を保護するために形成されるEMC(Epoxy Mold Compound)であってもよいが、これに限定されるものではない。前記第３モールディング層４７０は、前記回路基板の第２キャビティC２を充填しながら配置される。

【0301】

前記第３モールディング層４７０は放熱特性を高めるとともに、前記第１半導体素子４２０及び前記第２半導体素子４５０を安定的に保護するために、低誘電率を有することができる。例えば、前記第３モールディング層４７０の誘電率(Dk)は０.２～１０であってもよい。例えば、前記第３モールディング層４７０の誘電率(Dk)は０.５～８であってもよい。例えば、前記第３モールディング層４７０の誘電率(Dk)は０.８～５であってもよい。これにより、実施例は、前記第３モールディング層４７０が低誘電率を有するようにし、前記第１半導体素子４２０及び/または前記第２半導体素子４５０で発生する熱に対する放熱特性を高めることができるようにする。

【0302】

また、実施例で前記第２モールディング層１６０と前記第３モールディング層４７０は、互いに異なる物質を含むことができる。前記第２モールディング層１６０は、前記ポストバンプ１５０を保護するための用途であり、前記第３モールディング層４７０は、前記第１半導体素子４２０及び第２半導体素子４５０を保護するための用途である。これにより、前記第２モールディング層１６０と前記第３モールディング層４７０は、互いに異なる強度を有することができる。上記のように実施例は、前記第２モールディング層１６０と第３モールディング層４７０を互いに異なる物質で構成することにより、ポストバンプ１５０と前記第１半導体素子４２０及び第２半導体素子４５０を安定的に保護することができる。実施例は、前記第２モールディング層１６０が形成された状態で回路基板の製造工程が行われることにより、連結部材２００の実装時に回路基板の損傷を保護することができ、ひいては回路基板と連結部材２００の間の連結信頼性を向上させることができる。

【0303】

図１２は、実施例に係る第２半導体パッケージを示した図面である。

【0304】

図１２を参照すると、第２半導体パッケージ５００は、図１１の第１半導体パッケージ４００にメモリパッケージに対応する第２パッケージが結合された構造を有することができる。

【0305】

このために、第２半導体パッケージ５００は、メモリパッケージを含むことができる。

【0306】

前記メモリパッケージは、メモリ基板５１０を含む。前記メモリ基板５１０は、少なくとも１つの絶縁層、ビア層、回路パターン層及び保護層を含むことができる。前記メモリ基板５１０は、比較例の第３基板と実質的に同一であり、よってこれに対する詳細な説明は省略することにする。

【0307】

前記メモリパッケージは、前記メモリ基板５１０の上に実装されるメモリチップを含む。例えば、メモリパッケージは、前記メモリ基板５１０の上に一定間隔をおいて実装される第１メモリチップ５２０及び第２メモリチップ５３０を含むことができる。

【0308】

また、前記メモリパッケージは、前記メモリ基板５１０の上に配置され、前記第１メモリチップ５２０及び第２メモリチップ５３０をモールディングする第４モールディング層５４０を含むことができる。

【0309】

一方、第２半導体パッケージ５００は、前記第１半導体パッケージ４００のポストバンプ１５０の上に配置される第４接続部５５０を含むことができる。前記メモリパッケージは、前記第４接続部５５０介して前記第１半導体パッケージ４００の上に付着される。

【0310】

また、第２半導体パッケージ５００は、回路基板の第２保護層１４５を介して露出した第４回路パターン１２４に配置される第５接続部５６０を含む。前記第５接続部５６０は、電子デバイスのメインボードと連結される接着ボールであってもよい。

【0311】

一方、上述した発明の特徴を有する回路基板が、スマートフォン、サーバー用コンピュータ、TV等のIT装置や家電製品に利用される場合、信号伝送または電力供給等の機能を安定的にすることができる。例えば、本発明の特徴を有する回路基板が半導体パッケージの機能をする場合、半導体素子を外部の湿気や汚染物質から安全に保護する機能をすることができ、漏洩電流或は端子間の電気的な短絡問題や或は半導体素子に供給する端子の電気的な開放の問題を解決することができる。また、信号伝送の機能を担当する場合ノイズ問題を解決することができる。これにより、上述した発明の特徴を有する回路基板は、IT装置や家電製品の安定した機能を維持できるようにすることで、全体製品と本発明が適用された回路基板が互いに機能的一体性または技術的連動性をなすことができる。

【0312】

上述した発明の特徴を有する回路基板が車両等の運送装置に利用される場合、運送装置に伝送される信号の歪み問題を解決することができ、または運送装置を制御する半導体素子を外部から安全に保護し、漏洩電流或は端子間の電気的な短絡問題や或は半導体素子に供給する端子の電気的な開放の問題を解決して、運送装置の安定性をさらに改善することができる。よって、運送装置と本発明が適用された回路基板は、互いに機能的一体性または技術的連動性をなすことができる。

【0313】

以上の実施例で説明された特徴、構造、効果等は、本発明の少なくとも１つの実施例に含まれ、必ず１つの実施例に限定されるものでは、ない。また、各実施例に例示された特徴、構造、効果等は、実施例が属する分野で通常の知識を有する者によって、他の実施例に対して組合せまたは変形して実施可能である。よって、そのような組合せと変形に係る内容は、本発明の範囲に含まれると解釈されるべきである。

【0314】

以上では、実施例を中心に説明したが、これは単なる例示であり、本発明を限定するものでは、なく、本発明が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能である。例えば、実施例に具体的に提示された各構成要素は、変形して実施することができる。そして、そのような変形と応用に係る差異点は、添付される請求の範囲で規定する本発明の範囲に含まれると解釈されるべきである。

【図1】