特表 2024-541743 デジタル時間コンバータのオンライン利得較正のためのシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-11

(54)【発明の名称】デジタル時間コンバータのオンライン利得較正のためのシステム及び方法

(51)【国際特許分類】

   H03K 21/00 20060101AFI20241101BHJP

【ＦＩ】

H03K21/00 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024533008

(86)(22)【出願日】2022-12-02

(85)【翻訳文提出日】2024-07-25

(86)【国際出願番号】 US2022051601

(87)【国際公開番号】W WO2023102154

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】17/541,781

(32)【優先日】2021-12-03

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ジャヤワーダン ジャナルダナン

(72)【発明者】

【氏名】ヨゲシュ ダルウェカール

(72)【発明者】

【氏名】スブハシシュ ムケルジー

(57)【要約】

システム（１００）が、第１のデジタル時間コンバータ（ＤＴＣ）コードと第１のクロック信号とを受け取るように適合される第１のＤＴＣ（１４０）を含む。第１のＤＴＣ（１４０）は出力クロック信号を提供する。システム（１００）は、較正ＤＴＣコードと第２のクロック信号とを受け取るように適合される較正ＤＴＣ（１５０）を含む。較正ＤＴＣ（１５０）は較正出力信号を提供する。システム（１００）は、出力クロック信号と較正出力信号のどちらが最初に受信されるかを示す出力を提供するラッチ比較器（１８８）を含む。システム（１００）は、ラッチ比較器の出力の平均値を提供する平均計算モジュール（１９６）を含む。システム（１００）は、平均値を受け取るように適合されるデジタルコントローラ（１２０）を含む。デジタルコントローラ（１２０）はＤＴＣコードと較正ＤＴＣコードとを提供する。

【特許請求の範囲】

【請求項1】

システムであって、
デジタル時間コンバータ（ＤＴＣ）コードを受け取るように適合される第１の入力と、第１のクロック信号を受信するように適合される第２の入力とを有する第１のＤＴＣであって、第１のＤＴＣ出力において出力クロック信号を提供するように動作可能である、前記第１のＤＴＣ、
較正ＤＴＣコードを受け取るように適合される第１の入力と、第２のクロック信号を受け取るように適合される第２の入力とを有する較正ＤＴＣであって、較正ＤＴＣ出力において較正出力信号を提供するように動作可能である、前記較正ＤＴＣ、
前記第１のＤＴＣ出力に結合される第１の入力と、前記較正ＤＴＣ出力に結合される第２の入力とを有するラッチ比較器であって、前記出力クロック信号と前記較正出力信号のどちらが最初に受信されるかを示す複数の出力値をラッチ比較器出力において提供するように動作可能である、前記ラッチ比較器、
前記ラッチ比較器出力に結合される入力を有する平均計算モジュールであって、前記複数の出力値の平均値を前記平均計算モジュールの出力において提供するように動作可能である前記平均計算モジュール、及び
前記平均計算モジュールの前記出力に結合される入力を有するデジタルコントローラであって、前記ＤＴＣコードと、前記較正ＤＴＣコードと、利得誤差信号とを提供するように動作可能である、前記デジタルコントローラ、
を含む、システム。

【請求項2】

請求項１のシステムであって、前記デジタルコントローラがシグマデルタ変調器を含み、前記シグマデルタ変調器が、前記利得誤差信号を受信するように適合される入力を有し、前記ＤＴＣコードを提供するように動作可能である、システム。

【請求項3】

請求項１のシステムであって、前記デジタルコントローラがコードレベル検出器を含み、前記コードレベル検出器が、前記第１のＤＴＣコードを受け取るように適合される入力を有し、前記第１のＤＴＣコードが下側閾値よりも小さい場合に第１の指標を提供し、前記第１のＤＴＣコードが上側閾値よりも大きい場合に第２の指標を提供するように動作可能である、システム。

【請求項4】

請求項３のシステムであって、前記デジタルコントローラが状態機械を含み、前記状態機械が、前記平均値を受け取るように適合される第１の入力と、前記第１の指示又は前記第２の指標を受け取るように適合される第２の入力とを有し、前記状態機械が、前記利得誤差信号及び前記較正ＤＴＣコードを提供するように動作可能である、システム。

【請求項5】

請求項４のシステムであって、前記状態機械が、前記平均値を０．５に近づけるために前記較正ＤＴＣコードを調整するように動作可能である、システム。

【請求項6】

請求項４のシステムであって、前記状態機械が、前記較正ＤＴＣコードを調整することによって前記平均値を０．５に近づけることで、前記出力クロック信号と前記較正出力信号とを整合させるように動作可能である、システム。

【請求項7】

請求項１のシステムであって、前記ラッチ比較器によって提供される前記出力値が、前記出力クロック信号と前記較正出力信号のどちらが最初に受信されるかを示すバイナリ数である、システム。

【請求項8】

システムであって、
平均値信号を受け取るように適合される第１の入力を有し、第２の入力を有する状態機械であって、第１の状態機械出力において誤差信号を出力し、第２の状態機械出力において較正デジタル時間コンバータ（ＤＴＣ）コードを出力するように動作可能である、前記状態機械、
第１のクロック信号を受信するように適合される第１の入力と、第１のＤＴＣコードを受け取るように適合される第２の入力とを有する第１のＤＴＣであって、第１のＤＴＣ出力において出力クロック信号を提供するように動作可能である、前記第１のＤＴＣ、
第２のクロック信号を受信するように適合される第１の入力と、前記第２の状態機械出力に結合される第２の入力とを有する較正ＤＴＣであって、較正ＤＴＣ出力において較正出力信号を提供するように動作可能である、前記較正ＤＴＣ、
前記第１のＤＴＣ出力に結合される第１の入力と、前記較正ＤＴＣ出力に結合される第２の入力とを有するラッチ比較器であって、前記出力クロック信号と前記較正出力信号とのどちらが最初に受信されるかを示す複数の出力信号をラッチ比較器出力において提供するように動作可能である、前記ラッチ比較器、
前記ラッチ比較器出力に結合される入力を有する平均計算モジュールであって、前記複数の出力信号の前記平均値信号を平均計算モジュール出力において提供するように動作可能であり、前記状態機械の前記第１の入力に結合される、前記平均計算モジュール、
前記第１のＤＴＣの前記第２の入力に結合される入力を有するコードレベル検出器であって、前記第１のＤＴＣコードが下側閾値より小さい場合に、コードレベル検出器出力において、第１の指標信号を提供し、前記第１のＤＴＣコードが上側閾値より大きい場合に、前記コードレベル検出器出力において、第２の指標信号を提供するように動作可能である、前記コードレベル検出器、
前記コードレベル検出器出力に結合される第１の入力を有する較正ＤＴＣコード計算モジュールであって、前記状態機械の前記第２の入力に結合される較正ＤＴＣコード計算モジュール出力において、前記較正ＤＴＣコードを提供するように動作可能である、前記較正ＤＴＣコード計算モジュール、及び
前記第１の状態機械出力に結合される入力を有するシグマデルタ変調器であって、前記第１のＤＴＣの前記第２の入力に結合される変調器出力において前記第１のＤＴＣコードを提供するように動作可能である、前記シグマデルタ変調器、
を含む、システム。

【請求項9】

請求項８のシステムであって、前記平均値信号が平均値を示し、前記状態機械が、前記平均値を０．５に近づけるために前記較正ＤＴＣコードを調整するように動作可能であるシステム。

【請求項10】

請求項９のシステムであって、前記状態機械が、記較正ＤＴＣコードを調整することによって、前記平均値を０．５に近づけることで、前記出力クロック信号と前記較正出力信号とを整合させるように動作可能である、システム。

【請求項11】

請求項８のシステムであって、前記ラッチ比較器が、前記出力クロック信号と前記較正出力信号とのどちらが最初に受信されるかを示すバイナリ数を提供するように動作可能である、システム。

【請求項12】

請求項１１のシステムであって、前記平均計算モジュールが、前記バイナリ数の前記平均値を提供するように動作可能である、システム。

【請求項13】

較正ＤＴＣを用いて第１のデジタル時間コンバータ（ＤＴＣ）を較正する方法であって、前記方法が、
前記第１のＤＴＣによって、第１のデジタルコード及び第１のクロック信号を受け取ることと、
前記第１のデジタルコード及び前記第１のクロック信号を受け取ることに応答して、前記第１のＤＴＣによって、出力クロック信号を提供することと、
前記第１のデジタルコードが下側閾値よりも小さい場合に、第１の較正デジタルコード及び第２のクロック信号を前記較正ＤＴＣに提供すること、及び較正出力信号を提供することであって、前記第１の較正デジタルコードが前記第１のデジタルコードに等しいことと、
前記較正出力信号を前記クロック出力信号と整合させるために、前記第１の較正デジタルコードを調整することと、
前記較正ＤＴＣに印加される前記第２のクロック信号を１クロック周期だけ遅延させることと、
第３のデジタルコードを前記第１のＤＴＣに提供することと、
前記第３のデジタルコードが上側閾値よりも大きい場合に、第２の較正デジタルコードを前記較正ＤＴＣに提供することと、
前記出力クロック信号と前記較正出力信号とを整合させるために前記第２の較正デジタルコードを調整することと、
を含む、方法。

【請求項14】

請求項１３の方法であって、前記較正ＤＴＣに適用される前記調整された第２の較正デジタルコードから前記第１のＤＴＣの利得誤差を判定することを更に含む、方法。

【請求項15】

請求項１３の方法であって、前記較正ＤＴＣに適用される前記第２の較正デジタルコードを調整することによって、前記出力クロック信号のエッジと前記較正出力信号の対応するエッジとを整合させることを更に含む、方法。

【請求項16】

請求項１３の方法であって、前記第１及び第２の較正デジタルコードを前記調整することが、前記出力クロック信号と前記較正出力信号との間の時間差を測定することを含む、方法。

【請求項17】

請求項１３の方法であって、前記第１の較正デジタルコードを前記調整することが、
前記出力クロック信号及び前記較正出力信号に応答して、前記出力クロック信号と前記較正出力信号のどちらが最初に受信されるかを示すバイナリ出力を提供することと、
前記バイナリ出力の平均値を判定することと、
前記バイナリ出力の前記平均値が０．５に近くなるまで．前記較正デジタルコードを調整することと、
を含む、方法。

【請求項18】

請求項１７の方法であって、前記平均値が０．５に近いとき、前記出力クロック信号と前記較正出力信号とが整合されている、方法。

【請求項19】

請求項１３の方法であって、前記較正ＤＴＣに適用される前記調整された第２の較正デジタルコードから前記第１のＤＴＣの利得誤差を判定することを更に含む、方法。

【請求項20】

請求項１９の方法であって、前記利得誤差を用いて前記第１のデジタルコードを生成することを更に含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本記載は、概してデジタル時間コンバータ（ＤＴＣ）に関し、特に、ＤＴＣのオンライン利得較正に関する。

【0002】

デジタル時間コンバータ（ＤＴＣ）は、位相同期ループ（ＰＬＬ）システム及び小数出力分周器（ＦＯＤ）において用いられる。ＦＯＤにおいて、ＤＴＣがデジタルコントローラから入力（例えば、ＤＴＣコード）を受け取り、それに応答して、ＤＴＣは、入力クロックエッジの間を補間することで細かい時間エッジを合成してＤＴＣの出力信号の所望の位相を生成する。

【0003】

ＤＴＣの出力位相の精度は、入力クロック周波数及びその利得に依存する。ＤＴＣは数年間中断無しに動作され得るため、アナログ障害（ＤＴＣの経年劣化により発生する利得偏差等）が生じ、これは利得誤差となり得る。利得誤差を補償するために、ＤＴＣの利得を再較正する必要がある。

【0004】

動作中のＤＴＣの再較正は困難である。ＤＴＣコードがゼロのときに動作中にＤＴＣの利得を再較正する方法はいくつか知られている。これらの方法の欠点は、ＤＴＣコードがゼロになる確率が非常に低いことである。例えば、ＤＴＣコードが１２ビットを有する場合、コードがゼロである確率は、０．０００２４であり、従って、そのような事象はまれにしか発生しない。動作中にＤＴＣの利得を再較正する他の方法は、出力におけるジッタを増加させ、それによって、ＤＴＣの性能が低下する。ほとんどのＦＯＤは、厳しいジッタ要件を有するため（例えば、出力におけるジッタが１２５フェムト秒未満）、出力におけるジッタが増加すると、ＦＯＤが所望の用途に適さなくなり得る。

【発明の概要】

【0005】

一つの態様において、或るシステムが、第１のデジタル時間コンバータ（ＤＴＣ）を含み、第１のＤＴＣは、ＤＴＣコードを受け取るように適合される第１の入力と、第１のクロック信号を受信するように適合される第２の入力とを有する。第１のＤＴＣは、第１のＤＴＣ出力において出力クロック信号を提供する。システムは、較正ＤＴＣを含み、較正ＤＴＣは、較正ＤＴＣコードを受け取るように適合される第１の入力と、第２のクロック信号を受信するように適合される第２の入力とを有する。較正ＤＴＣは、較正ＤＴＣ出力において較正出力信号を提供する。システムは、ラッチ比較器を含み、ラッチ比較器は、第１のＤＴＣ出力に結合される第１の入力と、較正ＤＴＣ出力に結合される第２の入力とを有する。ラッチ比較器は、出力クロック信号と較正出力信号のどちらが最初に受信されるかを示す複数の出力値を、ラッチ比較器出力において提供する。システムは、ラッチ比較器出力に結合される入力を有する平均計算モジュールを含む。平均計算モジュールは、ラッチ比較器から受け取った複数の出力値の平均値を、平均計算モジュールの出力において提供する。システムは、平均計算モジュールの出力に結合される入力を有するデジタルコントローラを含む。デジタルコントローラは、ＤＴＣコード、較正ＤＴＣコード、及び利得誤差信号を提供する。

【0006】

また、デジタルコントローラは、利得誤差信号を受信するように適合される入力を有するシグマデルタ変調器を含む。シグマデルタ変調器はＤＴＣコードを提供する。

【0007】

また、デジタルコントローラは、第１のＤＴＣコードを受け取るように適合される入力を有するコードレベル検出器を含む。コードレベル検出器は、第１のＤＴＣコードが下側閾値より小さい場合に第１の指標を提供し、第１のＤＴＣコードが上側閾値より大きい場合に第２の指標を提供する。

【0008】

また、デジタルコントローラは状態機械を含み、状態機械は、平均値を受け取るように適合される第１の入力と、第１の指標又は第２の指標を受け取るように適合される第２の入力とを有する。状態機械は、利得誤差信号及び較正ＤＴＣコードを提供する。

【0009】

また、状態機械は、較正ＤＴＣコードを調整することによって平均値を０．５に近づけることで、出力クロック信号と較正出力信号とを整合させる。

【0010】

また、ラッチ比較器によって提供される出力値は、出力クロック信号と較正出力信号のどちらが最初に受信されるかを示すバイナリ数である。

【0011】

また、或るシステムが、第１のデジタル時間コンバータ（ＤＴＣ）を含み、第１のＤＴＣは、第１のＤＴＣコードを受け取るように適合される第１の入力と、第１のクロック信号を受け取るように適合される第２の入力とを有する。第１のＤＴＣは出力クロック信号を提供する。このシステムは、較正ＤＴＣを含み、較正ＤＴＣは、較正ＤＴＣコードを受け取るように適合される第１の入力と、第２のクロック信号を受け取るように適合される第２の入力とを有する。較正ＤＴＣは較正出力信号を提供する。システムは、出力クロック信号を受信するように適合される第１の入力と、較正出力クロック信号を受信するように適合される第２の入力とを有するラッチ比較器を含む。ラッチ比較器は、出力クロック信号と較正出力信号のどちらが最初に受信されるかを示すバイナリ出力を提供する。システムは、平均計算モジュールを含み、平均計算モジュールは、バイナリ出力を受け取るように適合される入力を有し、バイナリ出力の平均値を提供する。このシステムは、状態機械を含み、状態機械は、平均値を受け取るように適合される第１の入力と、第１のＤＴＣコードが下側閾値よりも小さい場合に第１の指標を受け取り、第１のＤＴＣコードが上側閾値より大きい場合に第２の指標を受け取るように適合される第２の入力とを有する。状態機械は、利得誤差信号及び較正ＤＴＣコードを提供する。このシステムは、シグマデルタ変調器を含み、シグマデルタ変調器は、利得誤差信号を受信するように適合される入力を有し、第１のＤＴＣコードを提供する。

【0012】

また、較正ＤＴＣを用いて第１のＤＴＣを較正する方法が、第１のデジタルコード及び第１のクロック信号を第１のＤＴＣに提供することと、出力クロック信号を提供することとを含む。第１のデジタルコードが下側閾値よりも小さい場合、この方法は、第１の較正デジタルコード及び第２のクロック信号を較正ＤＴＣに提供することと、較正出力信号を提供することとを含み、第１の較正デジタルコードは、第１のデジタルコードに等しい。この方法は、較正出力信号を出力クロック信号と整合させるために、第１の較正デジタルコードを調整することを含む。この方法は、較正ＤＴＣに印加される第２のクロック信号を１クロック周期遅延させることと、第３のデジタルコードを第１のＤＴＣに提供することとを含む。第３のデジタルコードが上側閾値よりも大きい場合、この方法は、第２の較正デジタルコードを較正ＤＴＣに提供することと、出力クロック信号と較正出力信号とを整合させるために第２の較正デジタルコードを調整することとを含む。

【0013】

また、この方法は、調整された第２の較正デジタルコードから第１のＤＴＣの利得誤差を判定することを含む。

【0014】

また、この方法は、較正ＤＴＣに印加される第２の較正デジタルコードを調整することによって、出力クロック信号のエッジと較正出力信号の対応するエッジとを整合することを含む。

【0015】

また、第１の較正デジタルコードを調整する方法は、出力クロック信号及び較正出力信号に応答して、出力クロック信号と較正出力信号のどちらが最初に受信されるかを示すバイナリ出力を提供することと、バイナリ出力の平均値を判定することと、バイナリ出力の平均値が０．５に近づくまで較正デジタルコードを調整することとを含む。

【図面の簡単な説明】

【0016】

【図1】一例の利得較正を備える小数出力分周器（ＦＯＤ）のブロック図である。

【0017】

【図2】一例のデジタルコントローラのブロック図である。

【0018】

【図3】一例の方法のフローチャートである。

【0019】

【図4A】ＤＴＣを較正する例示の方法のタイミング図である。

【図4B】ＤＴＣを較正する例示の方法のタイミング図である。

【0020】

図面において、（構造的及び／又は機能的に）同じ又は類似の特徴を示すために同じ参照番号又は他の参照識別子が用いられている。

【発明を実施するための形態】

【0021】

図１は、一例の小数出力分周器（ＦＯＤ）１００のブロック図である。ＦＯＤ１００は、入力クロック信号ＣＬＫ＿ＩＮを受信し、ＣＬＫ＿ＩＮを小数分周器によって分周することで出力クロック信号ＣＬＫ＿ＯＵＴを生成する。出力クロック信号ＣＬＫ＿ＯＵＴは、ＣＬＫ＿ＩＮの特定の小数に等しい周波数を有する。

【0022】

ＦＯＤ１００は、出力１０６において適切な周波数（例えば、１００ＭＨｚ、１ＧＨｚ、１０ＧＨｚ）の入力クロック信号ＣＬＫ＿ＩＮを提供する信号生成器１０４（例えば、バルク音響波（ＢＡＷ）デバイス等の発振器）を含む。ＦＯＤ１００は周波数分周器１１０を含み、周波数分周器１１０は、ＣＬＫ＿ＩＮを受信するように結合される第１の入力１１２と、整数Ｎ（例えば、Ｎ＝２，５，１０，１００）を表す信号（デジタル信号等）を受信するように結合される第２の入力１１４とを有する。整数Ｎは、小数分周器の整数部分に対応する。例えば、小数分周器が１０．５である場合、対応する整数部分は１０である。周波数分周器１１０は、ＣＬＫ＿ＩＮを整数Ｎで分周し、出力１１６において中間クロック信号ＣＬＫ＿ＩＭＤを提供する。

【0023】

幾つかの例において、周波数分周器１１０は、所望の出力信号のおおよその周期に近い周期を有する信号を生成するために、ＣＬＫ＿ＩＮのエッジの数（小数分周器の整数部分に等しい）をカウントするカウンタを備えて実装され得る。例えば、小数分周器が１０．５の場合、周波数分周器１１０は、１０個のエッジをカウントし、所望の出力クロック信号ＣＬＫ＿ＯＵＴのおおよその周期を有する対応する信号ＣＬＫ＿ＩＭＤを生成し得る。そのため、この例では、ＣＬＫ＿ＩＭＤは、ＣＬＫ＿ＩＮの１０個のクロック周期に等しいクロック周期を有する。

【0024】

幾つかの例において、デジタルコントローラ１２０が、ＣＬＫ＿ＩＮのＮ個のエッジをカウントしＣＬＫ＿ＩＭＤを生成するための命令を周波数分周器１１０に提供し得る。デジタルコントローラ１２０又はその一部分は、ハードウェア（例えば、論理回路要素、状態機械、マイクロプロセッサ、特定用途向け集積回路）、ファームウェア、及び／又は、ソフトウェアにおいて実装され得る。

【0025】

ＦＯＤ１００は、中間クロック信号ＣＬＫ＿ＩＭＤを受信するように結合されるデータ入力１３２を有する第１のラッチ１３０を含む。第１のラッチ１３０は、入力クロック信号ＣＬＫ＿ＩＮを受信するように結合されるクロック入力１３４を有する。第１のラッチ１３０は、中間クロック信号ＣＬＫ＿ＩＭＤを、ＣＬＫ＿ＩＮの１クロック周期だけ遅延させ、遅延された中間信号ＤＥＬ＿ＣＬＫ＿ＩＭＤを出力１３６において提供する。

【0026】

ＦＯＤ１００は、第１のＤＴＣ１４０とも称される、メインデジタル時間コンバータ（ＤＴＣ）１４０を含む。メインＤＴＣ１４０は、遅延された中間信号ＤＥＬ＿ＣＬＫ＿ＩＭＤを受信するように結合される第１の入力１４２と、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを受け取るように結合される第２の入力１４４とを有する。幾つかの例において、デジタルコントローラ１２０は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥをメインＤＴＣ１４０に提供し得る。メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、メインＤＴＣ１４０に、入力クロック信号ＣＬＫ＿ＩＮの小数周期を補間するように、及び、小数周期をＤＥＬ＿ＩＭＤ＿ＣＬＫのエッジの間に付加して出力１４６において出力クロックＣＬＫ＿ＯＵＴを生成するように、命令し得る。これは、エッジの間に小数周期を付加することによって、ＣＬＫ＿ＯＵＴのエッジの間に所望の長さを生成する効果を有する。

【0027】

例えば、小数分周器が１０．５の場合、整数部分は１０であり、小数部分は０．５である。周波数分周器１１０は、ＣＬＫ＿ＩＮを１０（例えば、小数分周器の整数部分）で分周する。メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、メインＤＴＣ１４０に、ＣＬＫ＿ＩＮの０．５周期に等しい小数周期を補間するように命令し得る。メインＤＴＣ１４０は、ＣＬＫ＿ＯＵＴのエッジの間に所望の長さを生成するために、ＣＬＫ＿ＩＮの０．５周期を判定し、ＣＬＫ＿ＩＮの周期の０．５をＤＥＬ＿ＩＭＤ＿ＣＬＫのエッジの間に付加し得る。これの効果は、出力１４６における出力クロック信号ＣＬＫ＿ＯＵＴが、ＣＬＫ＿ＩＮの１０．５クロック周期に等しいクロック周期を有することである。

【0028】

幾つかの例において、ＣＬＫ＿ＩＮの小数周期を補間するプロセスは、ＣＬＫ＿ＯＵＴの各周期に対して繰り返される。小数比は、ＣＬＫ＿ＩＮとＣＬＫ＿ＯＵＴとの間のエッジの関係を継続的に変化させるので、各周期は異なる量の補間を必要とする。幾つかの例において、補間の量を計算するために、シグマデルタ変調器が実装される（図１には示されていない）。

【0029】

幾つかの例において、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、１２ビットのバイナリ数である。そのため、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、４０９６の最大値、及び０の最小値を有し得る。他の例において、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、より大きい又はより小さいビット数を有し得る。

【0030】

ＦＯＤ１００は長年にわたって中断なく運転され得るため、メインＤＴＣ１４０の利得は、アナログ障害に起因して時間の経過とともに変化し得る。例えば、時間の経過とともに、キャパシタの静電容量が変化し得、利得誤差を生じることがあり、そのため、利得誤差を補償するために、メインＤＴＣ１４０の利得の修正（例えば、再較正）が必要となる。

【0031】

或る例において、メインＤＴＣ１４０は、その性能を低下させることなく、動作中に較正される。ＦＯＤ１００は、第２のＤＴＣ１５０とも称される較正ＤＴＣ１５０を含む。較正ＤＴＣ１５０は、動作中にメインＤＴＣ１４０を較正するために用いられる。

【0032】

ＦＯＤ１００は、第２のラッチ１６０を含み、第２のラッチ１６０は、中間クロック信号ＣＬＫ＿ＩＭＤを受信するように結合されるデータ入力１６２と、入力クロック信号ＣＬＫ＿ＩＮを受信するように結合されるクロック入力１６４とを有する。第２のラッチ１６０は、ＣＬＫ＿ＩＮの１クロック周期の遅延を、中間クロック信号ＣＬＫ＿ＩＭＤに付加し、遅延された中間信号ＤＥＬ１＿ＣＬＫ＿ＩＭＤを出力１６５において提供する。ＦＯＤ１００は、マルチプレクサ１６６を含み、マルチプレクサ１６６は、周波数分周器１１０からＣＬＫ＿ＩＭＤを受信するように結合される第１の入力１６８と、第２のラッチ１６０からＤＥＬ１＿ＣＬＫ＿ＩＭＤを受信するように結合される第２の入力１７０とを有する。マルチプレクサ１６６は、デジタルコントローラ１２０によって提供され得るマルチプレクサ制御信号ＭＵＸ＿ＣＮＴＲを受信するように結合される制御入力１７２を有する。マルチプレクサ制御信号ＭＵＸ＿ＣＮＴＲに応答して、マルチプレクサ１６６は、ＣＬＫ＿ＩＭＤとＤＥＬ１＿ＣＬＫ＿ＩＭＤのうちの１つを選択し、選択された信号を出力１７４において提供する。ＦＯＤ１００は、マルチプレクサ１６６の出力１７４に結合されるデータ入力１８２を有する第３のラッチ１８０を含む。第３のラッチ１８０は、入力クロック信号ＣＬＫ＿ＩＮを受信するように結合されるクロック入力１８４を有する。第３のラッチ１８０は、ＣＬＫ＿ＩＮの１クロック周期の遅延を、マルチプレクサ１６６の出力に適用する（例えば、ＣＬＫ＿ＩＭＤ又はＤＥＬ１＿ＣＬＫ＿ＩＭＤ）。第３のラッチ１８０は、出力１８６において信号ＤＥＬ２＿ＣＬＫ＿ＩＭＤを提供する。信号ＤＥＬ２＿ＣＬＫ＿ＩＭＤは、遅延された中間クロック信号（マルチプレクサ１６６によってＣＬＫ＿ＩＭＤが出力される場合）又は遅延されたクロック信号（マルチプレクサ１６６によってＤＥＬ１＿ＣＬＫ＿ＩＭＤが出力される場合）であり得る。マルチプレクサ１６６が、その第１の入力１６８における信号を選択するか又はその第２の入力１７０における信号を選択するかに応じて、信号経路は、ＣＬＫ＿ＩＮの１クロック周期か又はＣＬＫ＿ＩＮの２クロック周期に等しい遅延を含み得る。

【0033】

較正ＤＴＣ１５０は、第３のラッチ１８０の出力１８６に結合される第１の入力１５２を含み、デジタルコントローラ１２０によって提供される較正コードＣＡＬＩＢ＿ＣＯＤＥを受け取るように結合される第２の入力１５４を含む。較正コードＣＡＬＩＢ＿ＣＯＤＥに応答して、較正ＤＴＣ１５０は、ＣＬＫ＿ＩＮの周期の小数を補間し、ＤＥＬ２＿ＣＬＫ＿ＩＭＤの２つのエッジ間に小数周期を付加し、出力１５５においてＣＡＬＩＢ＿ＯＵＴを提供する。

【0034】

或る例において、メインＤＴＣ１４０の利得は、較正ＤＴＣ１５０を用いて、２つの較正段階において較正される。第１の較正段階において、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが０に近いときメインＤＴＣ１４０の利得が較正される。

【0035】

第１の較正段階において、マルチプレクサ制御信号ＭＵＸ＿ＣＮＴＲに応答して、マルチプレクサ１６６は、その第１の入力１６８における信号を選択する。そのため、第１の較正段階において、マルチプレクサ１６６は、周波数分周器１１０によって提供されるＣＬＫ＿ＩＭＤを選択する。選択された信号ＣＬＫ＿ＩＭＤは、第３のラッチ１８０によって受信され、第３のラッチ１８０は、ＣＬＫ＿ＩＮの１クロック周期の遅延を印加し、ＤＥＬ２＿ＣＬＫ＿ＩＭＤを出力する。

【0036】

ＤＥＬ２＿ＣＬＫ＿ＩＭＤが較正ＤＴＣ１５０に印加されると、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが０に近いか又は近接しているとき、較正ＤＴＣ１５０の利得は、メインＤＴＣ１４０の利得と整合される。

【0037】

例えば、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが１２ビットのバイナリ数である場合、それは、０の最小値、及び４０９６の最大値を有する。デジタルコントローラ１２０は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを下側閾値と比較し、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが下側閾値に等しい又かはそれよりも小さい場合、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、デジタルコントローラ１２０によって０に近いか又は近接しているとみなされる。下側閾値は、ユーザ入力又はシステム要件によって設定され得る。

【0038】

一例として、下側閾値は１５に設定され得る。そのため、０～１５の値を有し得るＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが、０に近いか又は近接しているとみなされ得る。既存の方法は較正のためにＤＴＣコードを０にする必要があり、ＤＴＣコードが０に等しくなる確率が低いのでそういったことはほとんど発生しないが、そのような既存の方法とは対照的に、説明される例は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが０に近いか又は近接していることのみを必要とする。ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが、正確に０であることの代わりに、０に近いか又は近接していることを必要とすることによって、その発生確率が大幅に増加する。下側閾値が１５に設定される場合、０に近いか又は近接している値を有するＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥの発生確率は、０の値を有するコードの発生確率よりも１５倍高い。下側閾値の数を大きくすることによって所望のコードの発生の確率を増大させ、それによって、動作の間のメインＤＴＣ１４０の頻繁な較正を可能にし得る。

【0039】

ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが０に近いか又は近接している場合、デジタルコントローラ１２０は、ＣＡＬＩＢ＿ＣＯＤＥをＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥに等しく設定する。例えば、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが１５である場合、ＣＡＬＩＢ＿ＣＯＤＥは１５に等しい。ＣＡＬＩＢ＿ＣＯＤＥがＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥに等しい場合、較正ＤＴＣ１５０の出力信号（ＣＡＬＩＢ＿ＯＵＴ）を、メインＤＴＣ１４０の出力信号（ＣＬＫ＿ＯＵＴ）の対応するエッジと整合させるように、ＣＡＬＩＢ＿ＣＯＤＥが調整される。較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥは、ＣＬＫ＿ＯＵＴのエッジとＣＡＬＩＢ＿ＯＵＴの対応するエッジとの間の任意の時間差を最小化するように調整される。これは、ストロングアームラッチ（ＳＡＬ）１８８を用いて行われる。ＳＡＬ１８８は、メインＤＴＣ１４０の出力ＣＬＫ＿ＯＵＴが受信される第１の入力１９０と、較正ＤＴＣ１５０の出力ＣＡＬＩＢ＿ＯＵＴが受信される第２の入力１９４と、を有するラッチ比較器である。ＳＡＬ１８８は、受信された入力信号の各ペアのうちどれが最初に到着したかを判定し、どの入力信号が最初に到着したかを示すバイナリ数（０又は１）を出力１８９において提供する。

【0040】

非理想的な動作条件に起因して、ＣＬＫ＿ＩＮにノイズやジッタが存在し得る。この影響は、第１のＤＴＣ１４０の出力（ＣＬＫ＿ＯＵＴ）と較正ＤＴＣ１５０の出力（ＣＡＬＩＢ＿ＯＵＴ）とが、正確に同じ時間に到着しない恐れがあるということである。そのため、ＣＡＬＩＢ＿ＯＵＴのエッジがＣＬＫ＿ＯＵＴのエッジと完全には整合せず、ＳＡＬ１８８にバイナリ０又はバイナリ１を出力させる。

【0041】

例えば、ＣＡＬＩＢ＿ＣＯＤＥにおける増加に応答して、ＣＡＬＩＢ＿ＯＵＴのエッジとＣＬＫ＿ＯＵＴのエッジとの間の時間差が近づく傾向がある場合、ＳＡＬ１８８の出力における０と１の分布はほぼ等しくなる。そのため、ＣＡＬＩＢ＿ＣＯＤＥにおける増加に応答して、ＣＡＬＩＢ＿ＯＵＴとＣＬＫ＿ＯＵＴが徐々に整合に近づくと、ＳＡＬ１８８の出力における０及び１の数がほぼ等しくなる。従って、ＳＡＬ１８８の出力のサンプル（例えば、１００、２００）の平均が０．５に近づく傾向がある。逆に、較正コードＣＡＬＩＢ＿ＯＵＴとＣＬＫ＿ＯＵＴが整合から遠ざかる傾向があると、ＳＡＬ１８８の出力における０と１の数が不均衡になる。ＣＡＬＩＢ＿ＯＵＴとＣＬＫ＿ＯＵＴが更に整合から遠ざかると、１の数が増加し０の数が減少するか、又は、０の数が増加し１の数が減少する。従って、出力のサンプル（例えば、１００、２００）の平均が０．５から遠ざかる傾向がある（１に近いか又は０に近い）。ＳＡＬ１８８の出力のサンプルの平均に基づいて、ＣＡＬＩＢ＿ＣＯＤＥにおける増加又は減少によって、ＣＡＬＩＢ＿ＯＵＴ及びＣＬＫ＿ＯＵＴが整合に近づくか否かの判定がなされ得る。

【0042】

ＦＯＤ１００は、ＳＡＬ１８８の出力を受け取る入力１９７を有する平均計算ユニット１９６を含む。平均計算ユニット１９６は、ＳＡＬ１８８の出力のサンプル（例えば、１００、２００）の平均を計算し、平均値ＡＶＧを出力１９８において提供する。デジタルコントローラ１２０は、入力１２２において平均値ＡＶＧを受け取り、それに応答して、ＣＡＬＩＢ＿ＣＯＤＥを調整して、平均計算ユニット１９６の出力ＡＶＧが、較正ＤＴＣ１５０の出力（ＣＡＬＩＢ＿ＯＵＴ）がメインＤＴＣ１４０（ＣＬＫ＿ＯＵＴ）の出力と整合されていることを示すほぼ０．５になるまで、較正ＤＴＣ１５０の利得を調整する。平均計算ユニット１９６は、ハードウェア（例えば、論理回路要素、マイクロプロセッサ、特定用途向け集積回路）、ファームウェア、及び／又はソフトウェアにおいて実装され得る機能ユニットである。

【0043】

第１の段階において、メインＤＴＣ１４０が、０のＤＴＣコードに近接しているか又は近く（例えば、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが上述の閾値よりも小さい）において較正された後、ＤＴＣコードがフルコード（即ち、最大値）に近接しているか又は近い（例えば、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが後述の上側閾値に等しい又はそれよりも大きい）とき、メインＤＴＣ１４０は、第２の段階において較正される。第２の段階において、マルチプレクサ制御信号ＭＵＸ＿ＣＮＴＲに応答して、マルチプレクサ１６６は、その第２の入力１７０（ＤＥＬ１＿ＣＬＫ＿ＩＭＤ）において信号を選択する。マルチプレクサ１６６は、ＤＥＬ１＿ＣＬＫ＿ＩＭＤを第３のラッチ１８０に提供し、第３のラッチ１８０は、ＣＬＫ＿ＩＮの１クロック周期に等しい遅延を印加し、ＤＥＬ２＿ＣＬＫ＿ＩＭＤを較正ＤＴＣ１５０に提供する。第２の段階において、メインＤＴＣ１４０は、ＣＬＫ＿ＩＮの１クロック周期だけ遅延された信号を受信し、一方、較正ＤＴＣ１５０は、ＣＬＫ＿ＩＮの２クロック周期だけ遅延された信号を受信する。そのため、較正ＤＴＣ１５０への入力信号は、メインＤＴＣ１４０への入力信号に対してＣＬＫ＿ＩＮの１クロック周期遅延される。

【0044】

ＤＥＬ２＿ＣＬＫ＿ＩＭＤが較正ＤＴＣ１５０に印加されると、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥがフルコードに近いか又は近接しているとき、較正ＤＴＣ１５０の出力をメインＤＴＣ１４０の出力と整合させるように、ＣＡＬＩＢ＿ＣＯＤＥが調整される（即ち、増加又は減少される）。例えば、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが１２ビットのバイナリ数である場合、それは４０９６の最大値を有する。デジタルコントローラ１２０は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを上側閾値と比較し、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが上側閾値に等しいかそれよりも大きい場合、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、フルコードに近いか又は近接していると、デジタルコントローラ１２０によってみなされる。上側閾値はユーザ入力又はシステム要件によって設定され得る。

【0045】

一例として、上側閾値は、フルコードから１５を引いたもの（例えば、４０９６－１５）に等しくなるように設定され得る。そのため、４０８１～４０９６のＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥは、フルコードに近いか又は近接しているとみなされ得る。まれにしか発生しない、コードがフルコード値であることを較正のために必要とする既存の方法とは対照的に、本発明では、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥがフルコードに近いか又は近接していることのみを必要とする。ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが、フルコードではなく、フルコードに近いか又は近接していることを必要とすることによって、その発生確率が大幅に増加し、それによって、動作の間のメインＤＴＣ１４０の頻繁な較正が可能になる。

【0046】

ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥがフルコードに近いか又は近接している場合、デジタルコントローラ１２０は、ＣＡＬＩＢ＿ＣＯＤＥを０に近い値に等しく設定する（例えば、フルコードからＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを引いたものに設定される）。例えば、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが４０９０である場合、ＣＡＬＩＢ＿ＣＯＤＥは、６（４０９６－４０９０＝６）に設定される。

【0047】

ＦＯＤ１００において、たとえ数十ピコ秒であっても遅延を付加する構成要素は避けるべきである。第１のラッチ１３０は第１のＤＴＣ１４０への入力信号に遅延を付加するため、第３のラッチ１８０が較正ＤＴＣ１５０の信号経路に付加される。第３のラッチ１８０は、較正ＤＴＣ１５０への信号経路に遅延を付加し、それによって、第１のラッチ１３０によって付加された遅延が補償される。しかしながら、マルチプレクサ１６６が、その第２の入力１７０において信号を選択するとき、第２のラッチ１６０によって、付加的な遅延が信号経路に付加される。その結果、較正ＤＴＣ１５０への入力信号は、第１のＤＴＣ１４０の入力信号に対して、ＣＬＫ＿ＩＮの１クロック周期だけ遅延される。付加的な遅延を補償するために、デジタルコントローラ１２０は、ＣＡＬＩＢ＿ＣＯＤＥを０に近い値（例えば、フルコードからＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを引いたもの）に等しく設定する。

【0048】

ＣＡＬＩＢ＿ＣＯＤＥがゼロに等しい（又はゼロに近い）場合、ＣＡＬＩＢ＿ＣＯＤＥは、その後、較正ＤＴＣ１５０の出力信号（ＣＡＬＩＢ＿ＯＵＴ）のエッジをメインＤＴＣ１４０の出力信号（ＣＬＫ＿ＯＵＴ）のエッジと整合させるように調整される（即ち、増加又は減少される）。較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥは、ＣＬＫ＿ＯＵＴのエッジとＣＡＬＩＢ＿ＯＵＴの対応するエッジとの間の時間差を最小にするように調整される。これは、上述のように、ストロングアームラッチ（ＳＡＬ）１８８を用いて行われる。

【0049】

ＳＡＬ１８８の出力は、ＳＡＬ１８８の出力のサンプルの平均を計算する平均計算ユニット１９６によって受け取られる。平均計算ユニット１９６は、出力１９８において平均値ＡＶＧを生成する。デジタルコントローラ１２０は、平均値ＡＶＧを入力１２２において受け取り、それに応答して、ＣＡＬＩＢ＿ＣＯＤＥを調整して、平均計算ユニット１９６（ＡＶＧ）の出力が約０．５になるまで、較正ＤＴＣ１５０の利得を調整する。ＡＶＧが約０．５であることは、ＤＴＣコードＤＴＣ１＿ＣＯＤＥがフルコードに近いか又は近接しているとき、較正ＤＴＣ１５０の出力（ＣＡＬＩＢ＿ＯＵＴ）がメインＤＴＣ１４０（ＣＬＫ＿ＯＵＴ）の出力と整合されていることを示す。メインＤＴＣ１４０の利得誤差は、ＣＡＬＩＢ＿ＯＵＴがＣＬＫ＿ＯＵＴと整合されている（即ち、ＡＶＧが約０．５である）とき、ＣＡＬＩＢ＿ＣＯＤＥに適用される、フルコードに近いか又は近接している初期値から調整されたコードまでの増分又は減分調整から判定される。

【0050】

例えば、１２ビットのＤＴＣコードの場合、フルコードは４０９６であり、初期コード（ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥのための初期コード）は、４０９０（即ち、フルコードに近接しているか近い）であり得る。そのため、初期の較正コードＣＡＬＩＢ＿ＣＯＤＥは６（フルコードから４０９０の初期コードを引いたもの）である。調整されたＣＡＬＩＢ＿ＣＯＤＥが１００のとき、ＣＡＬＩＢ＿ＯＵＴとＣＬＫ＿ＯＵＴが整合されている場合、メインＤＴＣ１４０の利得誤差＝１００－（－６）＝１０６である。利得誤差は、利得補正小数Ｆｃを計算するために用いられる。Ｆが小数の場合、利得補正小数Ｆｃは、下記式で表され得る。

【0051】

Ｆｃ＝Ｆ×（フルコード－利得誤差）／フルコード

【0052】

例えば、フルコードが４０９６に等しく、利得誤差が１０６である場合、Ｆｃ＝Ｆ×（４０９６－１０６）／４０９６である。幾つかの例において、シグマデルタ変調器が、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを生成するために用いられる利得補正小数Ｆｃを計算する。

【0053】

本明細書に説明されるＦＯＤ１００は、一つ又は複数の半導体要素（トランジスタ等）、一つ又は複数の受動要素（抵抗器、キャパシタ、及び／又はインダクタ等）、及び／又は一つ又は複数の供給源（電圧源及び／又は電流源等）を含み得る。ＦＯＤ１００は、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内に半導体要素のみを含み得、製造時又は製造時以降に、エンドユーザ及び／又は第三者等によって、受動要素及び／又は供給源の少なくとも一部に結合されて記載された構造を形成するように適合され得る。

【0054】

図２は、一例のデジタルコントローラ１２０のブロック図である。デジタルコントローラ１２０は状態機械２０４を含み、状態機械２０４は、平均計算ユニット１９６から平均値ＡＶＧを受け取るように結合される第１の入力２０６を有する。状態機械２０４は、０に近いコードか又はフルに近いコードかの指標を受け取るように結合される第２の入力２５０を有し、較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥを受け取るように結合される第３の入力２５２を有する。状態機械２０４は、第１の出力２０８において利得誤差信号ＧＡＩＮ＿ＥＲＲＯＲを提供し、第２の出力２１０において較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥを提供し、第３の出力２１２においてマルチプレクサ制御信号ＭＵＸ＿ＣＮＴＲを提供する。幾つかの例において、状態機械２０４は、較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥを受け取らないが、代わりに、状態機械２０４は、平均値ＡＶＧ、及び、０に近いコードか又はフルに近いコードかの指標に基づいて、較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥを計算する。状態機械２０４又はその一部は、ハードウェア（例えば、論理回路要素、マイクロプロセッサ、特定用途向け集積回路）、ファームウェア、及び／又はソフトウェアにおいて実装され得る。

【0055】

デジタルコントローラ１２０はシグマデルタ変調器２２０を含み、シグマデルタ変調器２２０は、利得誤差信号ＧＡＩＮ＿ＥＲＲＯＲを受け取るように結合される入力２２２を有し、出力２２４においてメインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを提供する。メインＤＴＣ１４０は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを受け取り、ＣＬＫ＿ＩＮの１クロック周期の小数を補間し、ＤＥＬ＿ＩＭＤのクロックエッジ間に小数周期を付加する。これは、エッジ間に小数周期を付加することによって、ＣＬＫ＿ＯＵＴのエッジ間に所望の長さを生成する効果を有する。シグマデルタ変調器２２０又はその一部は、ハードウェア（例えば、論理回路要素、状態機械、マイクロプロセッサ、特定用途向け集積回路）、ファームウェア、及び／又はソフトウェアにおいて実装され得る。

【0056】

デジタルコントローラ１２０は、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを受け取るように結合される入力２３２を有するコードレベル検出器２３０を含む。コードレベル検出器２３０は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを下側閾値及び上側閾値と比較して、０に近いコードか又はフルに近いコードが到着したか否かを検出する。０に近いコードか又はフルに近いコードが検出された場合、コードレベル検出器２３０は、フルに近いコードか又は０に近いコードかの指標を出力２３４において提供する。デジタルコントローラ１２０は、ゼロに近いコードか又はフルに近いコードかの指標を受け取るように結合される入力２４２を有する較正コード計算ユニット２４０を含む。較正コード計算ユニット２４０は、ゼロに近いコード又はフルに近いコードに基づいて較正コードＣＡＬＩＢ＿ＣＯＤＥを計算し、出力２４４においてＣＡＬＩＢ＿ＣＯＤＥを提供する。状態機械２０４は、ゼロに近いコードか又はフルに近いコードかの指標を受け取るように結合される第２の入力２５０と、ＣＡＬＩＢ＿ＣＯＤＥを受け取るように結合される第３の入力２５２とを有する。入力２５０及び２５２を受け取ることに応答して、状態機械２０４はマルチプレクサ制御信号ＭＵＸ＿ＣＮＴＲを提供する。ゼロに近いコードが検出された場合、ＭＵＸ＿ＣＮＴＲ信号は、第１の入力１６８における信号を選択するようにマルチプレクサ１６６に命令し、フルに近いコードが検出された場合、ＭＵＸ＿ＳＥＬＥＣＴ信号は、第２の入力１７０における信号を選択するようにマルチプレクサ１６６に命令する。本明細書に説明される２段階における較正は、ゼロに近いコードとフルに近いコードを必要とするため、これら２つの条件が検出されない場合、状態機械２０４は、その条件が発生するまで待機する。

【0057】

幾つかの例において、デジタルコントローラ１２０は、較正コード計算ユニット２４０を含まない。代わりに、状態機械２０４は、入力２５０において受け取る第１又は第２の指標に基づいて、較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥを計算する。コードレベル検出器２３０及び較正コード計算ユニット２４０は、ハードウェア（例えば、論理回路要素、状態機械、マイクロプロセッサ、特定用途向け集積回路）、ファームウェア、及び／又はソフトウェアにおいて実装され得る。

【0058】

図３は、一例の方法３００のフローチャートである。ブロック３０４において、ゼロに近いコードが検出される。或る例において、コードレベル検出器２３０は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを下側閾値と比較し、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが下側閾値よりも小さい場合、コードレベル検出器２３０は、ゼロに近いコードが到着したと判定する。

【0059】

ブロック３０８において、較正ＤＴＣコードＣＡＬＩＢ＿ＣＯＤＥは、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥに等しく設定される。そのため、ＣＡＬＩＢ＿ＣＯＤＥは検出されたゼロに近いコードに等しく設定される。或る例において、状態機械２０４は、ゼロに近いコードの指標を受け取り、ＣＡＬＩＢ＿ＣＯＤＥをゼロに近いコードに等しく設定する。ブロック３１２において、ＣＡＬＩＢ＿ＣＯＤＥは、ＣＡＬＩＢ＿ＯＵＴ（較正ＤＴＣ１５０の出力）のエッジをＣＬＫ＿ＯＵＴ（メインＤＴＣ１４０の出力）の対応するエッジと整合させるように調整される。或る例において、ストロングアームラッチ１８８が、ＣＬＫ＿ＯＵＴ及びＣＡＬＩＢ＿ＯＵＴを受信する。ストロングアームラッチ１８８は、受信した入力信号の各ペアについて、どちらが最初に到着したかを判定し、どちらの入力信号が最初に到着したかを示すバイナリ数（０又は１）を出力１８９において提供する。平均判定モジュール１９６が、設定された周期において、ストロングアームラッチ１８８からの複数の出力を受け取り、出力の平均ＡＶＧを計算し、平均値ＡＶＧを状態機械２０４に提供する。状態機械２０４は、平均値ＡＶＧを受け取り、これに応答して、ＣＡＬＩＢ＿ＯＵＴがＣＬＫ＿ＯＵＴと整合するように、ＣＡＬＩＢ＿ＣＯＤＥを調整する。

【0060】

ブロック３１６において、較正ＤＴＣ１５０の入力は、メインＤＴＣ１４０への入力に対して、ＣＬＫ＿ＩＮの付加的な１クロック周期遅延される。或る例において、マルチプレクサ１６６は、第２のラッチ１６０によってＣＬＫ＿ＩＮの１クロック周期だけ遅延された第２の入力１７０からの信号を選択する。そのため、較正ＤＴＣ１５０の入力１５２への信号経路は、メインＤＴＣ１４０の入力１４２への信号経路に対するＣＬＫ＿ＩＮの１クロック周期の付加的な遅延を含む。

【0061】

ブロック３２０において、フルに近いコードが検出される。或る例において、コードレベル検出器２３０は、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを上側閾値と比較し、ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが上側閾値よりも大きい場合、コードレベル検出器２３０は、フルに近いコードが到着したと判定し、フルに近いコードの指標を状態機械２０４に提供する。ブロック３２４において、フルに近いコードの指標に応答して、状態機械２０４は、ＣＡＬＩＢ＿ＣＯＤＥを０（フルに近いコードからＤＴＣ１＿ＣＯＤＥを引いたもの）に等しく設定する。ブロック３２８において、ＣＡＬＩＢ＿ＣＯＤＥは、その後、ＣＡＬＩＢ＿ＯＵＴのエッジがＣＬＫ＿ＯＵＴの対応するエッジと整合するように、調整（即ち、増加又は減少）される。

【0062】

或る例において、ストロングアームラッチ１８８は、ＣＬＫ＿ＯＵＴ及びＣＡＬＩＢ＿ＯＵＴの各ペアについて、どちらが最初に到着したかを判定し、どちらの入力信号が最初に到着したかを示すバイナリ数（０又は１）を提供する。平均計算ユニット１９６は、ストロングアームラッチ１８８の出力のサンプルの平均を計算し、平均値ＡＶＧを状態機械２０４に提供する（状態機械２０４は、その後、ＣＡＬＩＢ＿ＯＵＴをＣＬＫ＿ＯＵＴと整合するように、ＣＡＬＩＢ＿ＣＯＤＥを調整する）。

【0063】

ブロック３３２において、メインＤＴＣ１４０の利得誤差は、ＣＡＬＩＢ＿ＯＵＴがＣＬＫ＿ＯＵＴと整合されているとき、フルに近いか又は近接している初期のコードから、調整されたコードまでＣＡＬＩＢ＿ＣＯＤＥに印加される漸進的な調整（例えば、ＳＡＬ１８８を介して供給される漸進的な増加又は減少）から判定される。幾つかの例において、ブロック３３６で、利得誤差は、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを生成するために用いられる利得補正小数Ｆｃを計算するためにシグマデルタ変調器２２０によって用いられる。その後、この方法はブロック３２０に戻る。

【0064】

幾つかの例において、利得誤差は、利得誤差における誤った変化を除去又は抑制するために、ローパスフィルタ（図３には示されない）を通過され得る。例えば、状態機械２０４によって計算された利得誤差は、高周波成分を除去するために、ローパスフィルタ（図２には示されない）を通過され得、フィルタを通過した利得誤差がシグマデルタ変調器２２０によって用いられて、メインＤＴＣコードＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥを生成する。この効果は、利得誤差における誤った変化がＣＬＫ＿ＯＵＴのフェーズに影響を与えないことである。

【0065】

幾つかの例において、ブロック３３６の後、或る条件が変化すると、この方法はブロック３０４に戻る（図３には示されない）。例えば、オンチップ温度センサによって検知された温度が、事前定義された閾値だけ変化した場合、この方法はブロック３０４に戻る。幾つかの例において、利得誤差測定は、複数回繰り返され得、メインＤＴＣ１４０に印加される前にフィルタリングされる。

【0066】

図４Ａ～図４Ｂは、ＤＴＣ１５０の例示の較正方法のタイミング図である。図４Ａにおいて、ｘ軸は、ＣＬＫ＿ＯＵＴ及びＣＡＬＩＢ＿ＯＵＴに対するグラフに関する時間を表す。ｙ軸は、ＣＬＫ＿ＯＵＴ及びＣＡＬＩＢ＿ＯＵＴに対するグラフに関する電圧を表す。ＣＡＬＩＢ＿ＣＯＤＥに対するグラフに関し、ｙ軸は、この例において、０から２^１２まで変化するコード値を表し、一方、ｘ軸は時間を示すものではない。ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥが０に近い場合、ＣＡＬＩＢ＿ＣＯＤＥは、０に近いＣＡＬＩＢ＿ＣＯＤＥ１に設定される（即ち、ＣＡＬＩＢ＿ＣＯＤＥはＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥに等しく設定される）。これに応答して、メインＤＴＣ１４０はＣＬＫ＿ＯＵＴを出力し、較正ＤＴＣ１５０はＣＡＬＩＢ＿ＯＵＴ１を出力する。ＣＡＬＩＢ＿ＯＵＴ１の立ち上がりエッジは、ＣＬＫ＿ＯＵＴの立ち上がりエッジより遅れるので、ＣＡＬＩＢ＿ＣＯＤＥは、ＣＡＬＩＢ＿ＣＯＤＥ２に増加され、それによって、ＣＡＬＩＢ＿ＯＵＴ２の立ち上がりエッジがＣＬＫ＿ＯＵＴの立ち上がりエッジの一層近くにシフトされるが、ＣＡＬＩＢ＿ＯＵＴ２はまだＣＬＫ＿ＯＵＴと整合されていない。このプロセスは、ＣＡＬＩＢ＿ＣＯＤＥがＣＡＬＩＢ＿ＣＯＤＥ４に調整されるまで繰り返され、それによって、ＣＡＬＩＢ＿ＯＵＴ４がシフトされ、ＣＬＫ＿ＯＵＴと整合される。図４Ａの例において、ＣＡＬＩＢ＿ＣＯＤＥを変化させることによって、ＣＡＬＩＢ＿ＯＵＴの立ち上がりエッジのみがシフトされる。幾つかの例において（図４Ａには示されない）、ＣＡＬＩＢ＿ＯＵＴの立ち上がりエッジ及び立ち下がりエッジの両方が、ＣＬＫ＿ＯＵＴの対応するエッジと整合されない場合があり、そのため、ＣＡＬＩＢ＿ＯＵＴをＣＬＫ＿ＯＵＴと整合させるためには、ＣＡＬＩＢ＿ＯＵＴの立ち上がりエッジ及び立ち下がりエッジの両方の調整を必要とする。

【0067】

図４Ｂにおいて、ｘ軸は、ＣＬＫ＿ＯＵＴ及びＣＡＬＩＢ＿ＯＵＴに対するグラフに関する時間を表す。ｙ軸は、ＣＬＫ＿ＯＵＴ及びＣＡＬＩＢ＿ＯＵＴに対するグラフに関する電圧を表す。ＣＡＬＩＢ＿ＣＯＤＥに対するグラフに関し、ｙ軸は、この例において、０から２^１２まで変化するコード値を表し、ｘ軸は、時間を示さない。ＭＡＩＮ＿ＤＴＣ＿ＣＯＤＥがフルに近いコードであるとき、ＣＡＬＩＢ＿ＣＯＤＥは、ＣＡＬＩＢ＿ＣＯＤＥ１＝フルに近いコードに設定される。これに応答して、メインＤＴＣ１４０は、ＣＬＫ＿ＯＵＴを出力し、較正ＤＴＣ１５０は、ＣＡＬＩＢ＿ＯＵＴ１を出力する。ＣＡＬＩＢ＿ＯＵＴ１の立ち上がりエッジがＣＬＫ＿ＯＵＴの立ち上がりエッジより遅れるため、ＣＡＬＩＢ＿ＣＯＤＥは、ＣＡＬＩＢ＿ＣＯＤＥ２に減少され、それによって、ＣＡＬＩＢ＿ＯＵＴ２の立ち上がりエッジは、ＣＬＫ＿ＯＵＴの立ち上がりエッジに一層近づくが、ＣＡＬＩＢ＿ＯＵＴ２は、まだＣＬＫ＿ＯＵＴと整合されていない。このプロセスは、ＣＡＬＩＢ＿ＣＯＤＥがＣＡＬＩＢ＿ＣＯＤＥ４に調整されるまで繰り返され、それによって、ＣＡＬＩＢ＿ＯＵＴ４は、シフトし、ＣＬＫ＿ＯＵＴと整合する。図４Ｂの例において、ＣＡＬＩＢ＿ＣＯＤＥを変化させることによって、ＣＡＬＩＢ＿ＯＵＴの立ち上がりエッジのみがシフトされる。幾つかの例において、ＣＡＬＩＢ＿ＯＵＴの立ち上がりエッジ及び立ち下がりエッジの両方が、ＣＬＫ＿ＯＵＴの対応するエッジと整合されない場合があり、そのため、ＣＡＬＩＢ＿ＯＵＴをＣＬＫ＿ＯＵＴと整合させるためには、ＣＡＬＩＢ＿ＯＵＴの立ち上がりエッジ及び立ち下がりエッジの両方に対する調整が必要である。

【0068】

本記載において、用語「結合する」は、本記載と一貫した機能的関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡがデバイスＢを制御して或るアクションを実施するための信号を提供する場合、（ａ）第１の例において、デバイスＡはデバイスＢに結合され、又は（ｂ）第２の例において、介在する構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない場合、デバイスＡは、介在する構成要素Ｃを介してデバイスＢに結合され、その結果、デバイスＢは、デバイスＡによって提供される制御信号を介してデバイスＡによって制御される。或るタスク又は機能を実施「するように構成される」デバイスが、製造時に製造業者によってその機能を実施するように構成され（例えば、プログラムされ、及び／又はハードワイヤードされ）得、及び／又は、製造後にユーザによって、その機能及び／又は他の付加的な又は代替の機能を実施するように構成可能（又は再構成可能）であり得る。こういった構成は、ハードウェア構成要素の構築及び／又はレイアウト、及びデバイスの相互接続、又はそれらの組み合わせを介し得る。また、或る構成要素を含む回路又はデバイスが、代わりに、それらの構成要素に結合されて、説明される回路要素又はデバイスを形成するように構成されてもよい。例えば、１つ又は複数の半導体要素（トランジスタ等）、１つ又は複数の受動要素（抵抗、キャパシタ、及び／又はインダクタ等）、及び／又は１つ又は複数の供給源（電圧源及び／又は電流源等）が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内に半導体要素のみを含み得、製造時又は製造後に、例えばエンドユーザ及び／又は第三者によって、少なくとも幾つかの受動要素及び／又は供給源に結合されて、説明される構成を形成するように構成されてもよい。

【0069】

本明細書に記載されるように、用語「端子」、「ノード」、「相互接続」、及び「ピン」は交換可能に用いられる。特に反対の記載がない限り、これらの用語は、概して、デバイス要素、回路要素、集積回路、デバイス、又は他の電子機器は半導体構成要素、の間の相互接続又は終端を意味するために用いられる。

【0070】

幾つかの例は、或る要素が集積回路に含まれており、一方、他の要素がその集積回路の外にあることを示唆する。他の例において、付加的な又はより少ない特徴がその集積回路に組み込まれてもよい。また、集積回路の外にあると図示されている特徴の一部又は全てが集積回路に含まれてもよく、及び／又は、集積回路内にあると図示されている幾つかの特徴が集積回路の外に組み込まれていてもよい。本明細書で用いられるように、用語「集積回路」は、（ｉ）半導体基板内又はその上に組み込まれている、（ｉｉ）単一の半導体パッケージ内に組み込まれている、（ｉｉｉ）同じモジュールに組み込まれている、及び／又は（ｉｖ）同じプリント回路基盤内又はその上に組み込まれている、一つ又は複数の回路を意味する。

【0071】

或る構成要素が特定のプロセス技術のものとして説明されるが、これらの構成要素は他のプロセス技術のものと交換可能であり得る。本明細書に記載される回路は、構成要素交換の前に利用可能であった機能性に少なくとも部分的に類似した機能を提供するために、交換された構成要素を含むように再構成可能である。別途記載されていない限り、抵抗器として図示されている構成要素は、概して、図示された抵抗器によって表されるインピーダンスの量を提供するために直列又は並列に結合される、任意の一つ又は複数の要素を表す。例えば、本明細書に単一の構成要素として示され説明された抵抗器又はキャパシタが、代わりに、それぞれ、単一の抵抗器又はキャパシタとして同じ２つのノード間に直列又は並列に結合される、複数の抵抗器又はキャパシタであり得る。また、本記載における「接地」という語句の使用は、本記載の教示に適用可能な又は適切な、シャーシ接地、アース接地、フローティング接地、仮想接地、デジタル接地、共通接地、及び／又は任意のその他の形式の接地接続を含む。別途記載のない限り、或る値の前にある「約」、「およそ」、又は「実質的に」は、記載された値の＋／－１０パーセントを意味する。

【0072】

特許請求の範囲内で、説明した例における改変が可能であり、他の例が可能である。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【国際調査報告】