特表 2024-541789 表示基板、その駆動方法及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-13

(54)【発明の名称】表示基板、その駆動方法及び表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20241106BHJP

【ＦＩ】

G09G3/20 660X

G09G3/20 623V

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024503756

(86)(22)【出願日】2021-11-29

(85)【翻訳文提出日】2024-01-19

(86)【国際出願番号】 CN2021133903

(87)【国際公開番号】W WO2023092539

(87)【国際公開日】2023-06-01

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】谷 朝芸

(72)【発明者】

【氏名】于 淑▲環▼

(72)【発明者】

【氏名】▲劉▼ 蕊

(72)【発明者】

【氏名】段 欣

(72)【発明者】

【氏名】▲ハオ▼ 可▲シン▼

(72)【発明者】

【氏名】▲張▼ 少如

(72)【発明者】

【氏名】王 斌

(72)【発明者】

【氏名】宗 少雷

(72)【発明者】

【氏名】▲劉▼ 建涛

【テーマコード（参考）】

5C080

【Ｆターム（参考）】

5C080BB06

5C080CC03

5C080CC04

5C080DD08

5C080DD23

5C080FF13

5C080JJ02

5C080JJ03

5C080JJ05

5C080JJ07

5C080KK02

5C080KK07

5C080KK23

5C080KK43

5C080KK47

5C080KK49

(57)【要約】

本発明は、表示基板、その駆動方法及び表示装置を開示する。前記表示基板は、表示領域と、表示領域の少なくとも一方の側に位置する額縁領域とを含むベース基板と、前記表示領域においてアレイ状に配列される複数の画素島と、前記表示領域において列方向に沿って延在し、前記行方向に沿って配列される複数のデータ線と、前記額縁領域に位置する複数の演算増幅器と、前記額縁領域に位置する複数の多重化回路とを含み、各前記画素島は、アレイ状に配列されたサブ画素を有し、前記データ線は、前記サブ画素に電気的に接続され、各前記演算増幅器は、前記データ線を介して１列の前記サブ画素に電気的に接続され、各前記多重化回路は、少なくとも２つの前記演算増幅器に接続され、前記データ線を介して各前記多重化回路に電気的に接続されたサブ画素は少なくとも２列に配置される。

【特許請求の範囲】

【請求項1】

表示領域と、表示領域の少なくとも一方の側に位置する額縁領域とを含むベース基板と、
前記表示領域においてアレイ状に配列される複数の画素島と、
前記表示領域において列方向に沿って延在し、行方向に沿って配列される複数のデータ線と、
前記額縁領域に位置する複数の演算増幅器と、
前記額縁領域に位置する複数の多重化回路とを含み、
各前記画素島は、アレイ状に配列されたサブ画素を有し、
前記データ線は、前記サブ画素に電気的に接続され、
各前記演算増幅器は、前記データ線を介して１列の前記サブ画素に電気的に接続され、
各前記多重化回路は、少なくとも２つの前記演算増幅器に接続され、前記データ線を介して各前記多重化回路に電気的に接続されたサブ画素は少なくとも２列に配置される、表示基板。

【請求項2】

前記行方向において、前記画素島の少なくとも２つの隣接する列ごとに１つのパーティションを形成し、
前記多重化回路は、第１のサブ多重化回路を含み、前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、少なくとも２つの前記パーティションに位置する、請求項１に記載の表示基板。

【請求項3】

各前記第１のサブ多重化回路は、２つの前記演算増幅器と、２つの前記演算増幅器に電気的に接続された前記データ線との間に接続され、前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、２つの前記パーティションに位置する、請求項２に記載の表示基板。

【請求項4】

前記行方向に２ｎ個の前記パーティションがあり、ここで、ｎは正の整数であり、
連続する１番目からｎ番目の前記パーティションは注視領域であり、連続する（ｎ＋１）番目から２ｎ番目の前記パーティションは非注視領域であり、
前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目および（ｍ＋ｎ）番目の前記パーティションに位置し、ここで、ｍは１以上ｎ以下の整数である、請求項３に記載の表示基板。

【請求項5】

各前記パーティションはｉ列の前記画素島を含み、ここで、ｉは２以上の整数であり、
前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティションのｊ番目の列の前記画素島、および（ｍ＋ｎ）番目の前記パーティションのｊ番目の列の前記画素島に位置し、ここで、ｊは１以上、ｉ以下の整数である、請求項４に記載の表示基板。

【請求項6】

各前記画素島の単一の行にｋ個の前記サブ画素が配列され、ここで、ｋは偶数であり、
前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素の少なくとも一部、および（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素の少なくとも一部であり、ここで、ｈは１以上ｋ以下の整数である、請求項５に記載の表示基板。

【請求項7】

１つの前記演算増幅器と１列の前記サブ画素との間に１つの前記データ線が接続される、請求項６に記載の表示基板。

【請求項8】

前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素、および（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素である、請求項７に記載の表示基板。

【請求項9】

前記多重化回路は第２のサブ多重化回路をさらに含み、
各前記第２のサブ多重化回路は、同じ列内の前記画素島内の２列の前記サブ画素と、２列の前記サブ画素に対応する２つの前記第１のサブ多重化回路との間に接続される、請求項８に記載の表示基板。

【請求項10】

ｋは４の倍数であり、ｈは１以上ｋ／４以下の整数、および（１＋ｋ／４）以上（ｋ－４）以下の整数であり、
各前記第２のサブ多重化回路は、同じ列内の前記画素島のｈ列目の前記サブ画素、および（ｈ＋ｋ／４）列目の前記サブ画素にそれぞれ電気的に接続される、請求項９に記載の表示基板。

【請求項11】

ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素を接続する前記第１のサブ多重化回路は、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第１のサブ多重化回路は、第４のトランジスタ、第５のトランジスタおよび第６のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第２のサブ多重化回路は、第７のトランジスタ、第８のトランジスタおよび第９のトランジスタを含み、
（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第２のサブ多重化回路は、第１６のトランジスタ、第１１のトランジスタおよび第１２のトランジスタを含み、ここで、
前記第１のトランジスタのゲート電極は、第１の制御信号端子に電気的に接続され、前記第１のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２のトランジスタのゲート電極は、第２の制御信号端子に電気的に接続され、前記第２のトランジスタの第１の電極は、前記第１のトランジスタの第２の電極に電気的に接続され、前記第２のトランジスタの第２の電極は、前記第７のトランジスタの第１の電極に電気的に接続され、
前記第３のトランジスタのゲート電極は、第３の制御信号端子に電気的に接続され、前記第３のトランジスタの第１の電極は、前記第１のトランジスタの第１の電極に電気的に接続され、前記第３のトランジスタの第２の電極は、前記第１６のトランジスタの第１の電極に電気的に接続され、
前記第４のトランジスタのゲート電極は、第４の制御信号端子に電気的に接続され、前記第１のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第５のトランジスタのゲート電極は第５の制御信号端子に電気的に接続され、前記第５のトランジスタの第１の電極は前記第４のトランジスタの第２の電極に電気的に接続され、前記第５のトランジスタの第２の電極は、前記第８のトランジスタの第１の電極に電気的に接続され、
前記第６のトランジスタのゲート電極は第６の制御信号端子に電気的に接続され、前記第６のトランジスタの第１の電極は前記第１１のトランジスタの第２の電極に電気的に接続され、前記第６のトランジスタの第２の電極は前記第４のトランジスタの第１の電極に電気的に接続され、
前記第７のトランジスタのゲート電極は第７の制御信号端子に電気的に接続され、前記第７のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第８のトランジスタのゲート電極は第８の制御信号端子に電気的に接続され、前記第８のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第９のトランジスタのゲート電極は第９の制御信号端子に電気的に接続され、前記第９のトランジスタの第１の電極は前記第４のトランジスタの第２の電極に電気的に接続され、第９のトランジスタの第２の電極は前記第２のトランジスタの第２の電極に電気的に接続され、
前記第１６のトランジスタのゲート電極は、第１６の制御信号端子に電気的に接続され、前記第１６のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１１のトランジスタのゲート電極は第１１の制御信号端子に電気的に接続され、前記第１１のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１２のトランジスタのゲート電極は第１２の制御信号端子に電気的に接続され、前記第１２のトランジスタの第１の電極は前記第６のトランジスタの第２の電極に電気的に接続され、第１２のトランジスタの第２の電極は前記第３のトランジスタの第２の電極に電気的に接続される、請求項１０に記載の表示基板。

【請求項12】

２本の前記データ線は、１つの前記演算増幅器と１列の前記サブ画素との間に接続され、２本の前記データ線のうちの１本が１列の奇数行の前記サブ画素に接続され、もう１つは１列の偶数行のサブ画素に接続される、請求項６に記載の表示基板。

【請求項13】

前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素、および（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素である、請求項１２に記載の表示基板。

【請求項14】

前記第１のサブ多重化回路は、第１３のトランジスタおよび第１４のトランジスタを含み、ここで、
前記第１３のトランジスタのゲート電極は第１３の制御信号端子に電気的に接続され、前記第１３のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１３のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１４のトランジスタのゲート電極は、第１４の制御信号端子に電気的に接続され、前記第１４のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１４のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素に対応する前記データ線に電気的に接続される請求項１３に記載の表示基板。

【請求項15】

前記額縁領域に位置する複数のゲート回路がさらに含まれ、
各前記ゲート回路は、１つの前記演算増幅器と前記演算増幅器に対応する２本の前記データ線との間に接続される、請求項１２から請求項１４のいずれか１項に記載の表示基板。

【請求項16】

前記ゲート回路は、第１５のトランジスタおよび第１６のトランジスタを含み、ここで、
前記第１５のトランジスタのゲート電極は第１５の制御信号端子に電気的に接続され、前記第１５のトランジスタの第１の電極は１つの前記演算増幅器に電気的に接続され、前記第１５のトランジスタの第２の電極は、２本の前記データ線のうちの１つに電気的に接続され、
前記第１６のトランジスタのゲート電極は第１６の制御信号端子に電気的に接続され、前記第１６のトランジスタの第１の電極は１つの前記演算増幅器に電気的に接続され、前記第１６のトランジスタの第２の電極は、２本の前記データ線のうちの他方に電気的に接続される、請求項１５に記載の表示基板。

【請求項17】

前記額縁領域に位置するソースドライバチップがさらに含まれ、前記ソースドライバチップは、前記複数のゲート回路、前記複数の多重化回路および前記複数の演算増幅器を含む、請求項１５または請求項１６に記載の表示基板。

【請求項18】

各前記画素島の単一の行にｋ個の前記サブ画素が配列され、ｋは４の倍数であり、
前記多重化回路は第３のサブ多重化回路を含み、前記第３のサブ多重化回路に電気的に接続される前記サブ画素は、同じ列内の前記画素島のｈ列目の前記サブ画素および（ｈ＋ｋ／４）列目の前記サブ画素であり、ｈは１以上ｋ／４以下の整数、および（１＋ｋ／４）以上（ｋ－４）以下の整数である、請求項１に記載の表示基板。

【請求項19】

前記行方向に、隣接するｉ列の前記画素島ごとに１つのパーティションが形成され、前記行方向に２ｎ個の前記パーティションがあり、ｉは２以上の整数であり、ｎは正の整数であり、
前記多重化回路は第４のサブ多重化回路をさらに含み、前記第４のサブ多重化回路は、ｍ番目の前記パーティションおよび（ｍ＋ｎ）番目の前記パーティション内の同じシーケンスの前記画素島の同じシーケンスの前記サブ画素を接続し、ｍは１以上ｎ以下の整数である、請求項１８に記載の表示基板。

【請求項20】

ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する第３のサブ多重化回路は、第１７のトランジスタ、第１８のトランジスタ、第１９のトランジスタ、第２０のトランジスタおよび第２１のトランジスタを含み、ｊは１以上、ｉ以下の整数であり、
（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第３のサブ多重化回路は、第２２のトランジスタ、第２３のトランジスタ、第２４のトランジスタ、第２５のトランジスタおよび第２６のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素を接続する前記第４のサブ多重化回路は、第２７のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第４のサブ多重化回路は、第２８のトランジスタを含み、ここで、
前記第１７のトランジスタのゲート電極は第１７の制御信号端子に電気的に接続され、前記第１７のトランジスタの第１の電極は前記第１８のトランジスタの第２の電極に電気的に接続され、前記第１７のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１８のトランジスタのゲート電極は第１８の制御信号端子に電気的に接続され、前記第１８のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第１９のトランジスタのゲート電極は第１９の制御信号端子に電気的に接続され、前記第１９のトランジスタの第１の電極は、前記第２０のトランジスタの第２の電極に電気的に接続され、前記第１９のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第２０のトランジスタのゲート電極は２０の制御信号端子に電気的に接続され、前記第２０のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２１のトランジスタのゲート電極は２１の制御信号端子に電気的に接続され、前記第２１のトランジスタの第１の電極は、前記第２０のトランジスタの第２の電極に電気的に接続され、第２１のトランジスタの第２の電極は前記第１８のトランジスタの第２の電極に電気的に接続され、
前記第２２のトランジスタのゲート電極は２２の制御信号端子に電気的に接続され、前記第２２のトランジスタの第１の電極は前記第２３のトランジスタの第２の電極に電気的に接続され、前記第２２のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第２３のトランジスタのゲート電極は２３の制御信号端子に電気的に接続され、前記第２３のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２４のトランジスタのゲート電極は２４の制御信号端子に電気的に接続され、前記第２４のトランジスタの第１の電極は前記第２５のトランジスタの第２の電極に電気的に接続され、前記第２４のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第２５のトランジスタのゲート電極は２５の制御信号端子に電気的に接続され、前記第２５のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２６のトランジスタのゲート電極は２６の制御信号端子に電気的に接続され、前記第２６のトランジスタの第１の電極は前記第２５のトランジスタの第２の電極に電気的に接続され、第２６のトランジスタの第２の電極は前記第２３のトランジスタの第２の電極に電気的に接続され、
前記第２７のトランジスタのゲート電極は２７の制御信号端子に電気的に接続され、前記第２７のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第２７のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２８のトランジスタのゲート電極は２８の制御信号端子に電気的に接続され、前記第２８のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第２８のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続される、請求項１９に記載の表示基板。

【請求項21】

請求項１から請求項２０のいずれか１項の表示基板の駆動方法であって、
多重化モードで、導通された多重化回路及前記データ線を介して、少なくとも２つの演算増幅器から出力されたデータ信号を前記データ線に電気的に接続される同じ列内の前記サブ画素に提供するために、前記多重化回路が、電気的に接続される１本のデータ線の１つと導通し、電気的に接続される他のデータ線から切断するように制御するステップと、
非多重化モードで、各前記演算増幅器から出力されたデータ信号を各前記演算増幅器に一対一に対応する電気的に接続される各列の前記サブ画素に提供するために、多重化回路が、電気的に接続されるすべての前記データ線から切断するように制御するステップとを含む、表示基板の駆動方法。

【請求項22】

請求項１から請求項２０のいずれか１項の表示基板を含む表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示技術の分野に関し、特に、表示基板、その駆動方法、及び表示装置に関する。

【背景技術】

【0002】

裸眼三次元（３Ｄ）技術とは、補助装置なしで得られる空間認識と奥行き認識を備えた３Ｄ表示技術を指す。ユーザーの視聴体験に対する要求がますます高くなるにつれて、裸眼３Ｄディスプレイ技術が徐々にディスプレイ画面に適用されている。

【発明の概要】

【課題を解決するための手段】

【0003】

本発明の実施例により提供される表示基板、その駆動方法及び表示装置の具体的な解決策は以下の通りである。

【0004】

一方では、本発明の実施例によって提供される表示基板は、
表示領域と、表示領域の少なくとも一方の側に位置する額縁領域とを含むベース基板と、
前記表示領域においてアレイ状に配列される複数の画素島と、
前記表示領域において列方向に沿って延在し、前記行方向に沿って配列される複数のデータ線と、
前記額縁領域に位置する複数の演算増幅器と、
前記額縁領域に位置する複数の多重化回路と、を含み、
各前記画素島は、アレイ状に配列されたサブ画素を有し、
前記データ線は、前記サブ画素に電気的に接続され、
各前記演算増幅器は、前記データ線を介して１列の前記サブ画素に電気的に接続され、
各前記多重化回路は、少なくとも２つの前記演算増幅器に接続され、前記データ線を介して各前記多重化回路に電気的に接続されたサブ画素は少なくとも２列に配置される。

【0005】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記行方向において、前記画素島の少なくとも２つの隣接する列ごとに１つのパーティションを形成し、
前記多重化回路は、第１のサブ多重化回路を含み、前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、少なくとも２つの前記パーティションに位置する。

【0006】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、各前記第１のサブ多重化回路は、２つの前記演算増幅器と、２つの前記演算増幅器に電気的に接続された前記データ線との間に接続され、前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、２つの前記パーティションに位置する。

【0007】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記行方向に２ｎ個の前記パーティションがあり、ここで、ｎは正の整数であり、
連続する１番目からｎ番目の前記パーティションは注視領域であり、連続する（ｎ＋１）番目から２ｎ番目の前記パーティションは非注視領域であり、
前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目および（ｍ＋ｎ）番目の前記パーティションに位置し、ここで、ｍは１以上ｎ以下の整数である。

【0008】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、各前記パーティションはｉ列の前記画素島を含み、ここで、ｉは２以上の整数であり、
前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティションのｊ番目の列の前記画素島、および（ｍ＋ｎ）番目の前記パーティションのｊ番目の列の前記画素島に位置し、ここで、ｊは１以上、ｉ以下の整数である。

【0009】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、各前記画素島の単一の行にｋ個の前記サブ画素が配列され、ここで、ｋは偶数であり、
前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素の少なくとも一部、および（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素の少なくとも一部であり、ここで、ｈは１以上ｋ以下の整数である。

【0010】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、１つの前記演算増幅器と１列の前記サブ画素との間に１つの前記データ線が接続される。

【0011】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素、および（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素である。

【0012】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記多重化回路は第２のサブ多重化回路をさらに含み、
各前記第２のサブ多重化回路は、同じ列内の前記画素島内の２列の前記サブ画素と、２列の前記サブ画素に対応する２つの前記第１のサブ多重化回路との間に接続される。

【0013】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、ｋは４の倍数であり、ｈは１以上ｋ／４以下の整数、および（１＋ｋ／４）以上（ｋ－４）以下の整数であり、
各前記第２のサブ多重化回路は、同じ列内の前記画素島のｈ列目の前記サブ画素、および（ｈ＋ｋ／４）列目の前記サブ画素にそれぞれ電気的に接続される。

【0014】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素を接続する前記第１のサブ多重化回路は、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第１のサブ多重化回路は、第４のトランジスタ、第５のトランジスタおよび第６のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第２のサブ多重化回路は、第７のトランジスタ、第８のトランジスタおよび第９のトランジスタを含み、
（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第２のサブ多重化回路は、第１６のトランジスタ、第１１のトランジスタおよび第１２のトランジスタを含み、ここで、
前記第１のトランジスタのゲート電極は、第１の制御信号端子に電気的に接続され、前記第１のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２のトランジスタのゲート電極は、第２の制御信号端子に電気的に接続され、前記第２のトランジスタの第１の電極は、前記第１のトランジスタの第２の電極に電気的に接続され、前記第２のトランジスタの第２の電極は、前記第７のトランジスタの第１の電極に電気的に接続され、
前記第３のトランジスタのゲート電極は、第３の制御信号端子に電気的に接続され、前記第３のトランジスタの第１の電極は、前記第１のトランジスタの第１の電極に電気的に接続され、前記第３のトランジスタの第２の電極は、前記第１６のトランジスタの第１の電極に電気的に接続され、
前記第４のトランジスタのゲート電極は、第４の制御信号端子に電気的に接続され、前記第１のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第５のトランジスタのゲート電極は第５の制御信号端子に電気的に接続され、前記第５のトランジスタの第１の電極は前記第４のトランジスタの第２の電極に電気的に接続され、前記第５のトランジスタの第２の電極は、前記第８のトランジスタの第１の電極に電気的に接続され、
前記第６のトランジスタのゲート電極は第６の制御信号端子に電気的に接続され、前記第６のトランジスタの第１の電極は前記第１１のトランジスタの第２の電極に電気的に接続され、前記第６のトランジスタの第２の電極は前記第４のトランジスタの第１の電極に電気的に接続され、
前記第７のトランジスタのゲート電極は第７の制御信号端子に電気的に接続され、前記第７のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第８のトランジスタのゲート電極は第８の制御信号端子に電気的に接続され、前記第８のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第９のトランジスタのゲート電極は第９の制御信号端子に電気的に接続され、前記第９のトランジスタの第１の電極は前記第４のトランジスタの第２の電極に電気的に接続され、第９のトランジスタの第２の電極は前記第２のトランジスタの第２の電極に電気的に接続され、
前記第１６のトランジスタのゲート電極は、第１６の制御信号端子に電気的に接続され、前記第１６のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１１のトランジスタのゲート電極は第１１の制御信号端子に電気的に接続され、前記第１１のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１２のトランジスタのゲート電極は第１２の制御信号端子に電気的に接続され、前記第１２のトランジスタの第１の電極は前記第６のトランジスタの第２の電極に電気的に接続され、第１２のトランジスタの第２の電極は前記第３のトランジスタの第２の電極に電気的に接続される。

【0015】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、２本の前記データ線は、１つの前記演算増幅器と１列の前記サブ画素との間に接続され、２本の前記データ線のうちの１本が１列の奇数行の前記サブ画素に接続され、もう１つは１列の偶数行のサブ画素に接続される。

【0016】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記第１のサブ多重化回路のそれぞれに電気的に接続された前記サブ画素は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素、および（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素である。

【0017】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記第１のサブ多重化回路は、第１３のトランジスタおよび第１４のトランジスタを含み、ここで、
前記第１３のトランジスタのゲート電極は第１３の制御信号端子に電気的に接続され、前記第１３のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１３のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１４のトランジスタのゲート電極は、第１４の制御信号端子に電気的に接続され、前記第１４のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第１４のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の偶数行の前記サブ画素に対応する前記データ線に電気的に接続される。

【0018】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記額縁領域に位置する複数のゲート回路がさらに含まれ、
各前記ゲート回路は、１つの前記演算増幅器と前記演算増幅器に対応する２本の前記データ線との間に接続される。

【0019】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記ゲート回路は、第１５のトランジスタおよび第１６のトランジスタを含み、
前記第１５のトランジスタのゲート電極は第１５の制御信号端子に電気的に接続され、前記第１５のトランジスタの第１の電極は１つの前記演算増幅器に電気的に接続され、前記第１５のトランジスタの第２の電極は、２本の前記データ線のうちの１つに電気的に接続され、
前記第１６のトランジスタのゲート電極は第１６の制御信号端子に電気的に接続され、前記第１６のトランジスタの第１の電極は１つの前記演算増幅器に電気的に接続され、前記第１６のトランジスタの第２の電極は、２本の前記データ線のうちの他方に電気的に接続される。

【0020】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記額縁領域に位置するソースドライバチップがさらに含まれ、前記ソースドライバチップは、前記複数のゲート回路、前記複数の多重化回路および前記複数の演算増幅器を含む。

【0021】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、各前記画素島の単一の行にｋ個の前記サブ画素が配列され、ｋは４の倍数であり、
前記多重化回路は第３のサブ多重化回路を含み、前記第３のサブ多重化回路に電気的に接続される前記サブ画素は、同じ列内の前記画素島のｈ列目の前記サブ画素および（ｈ＋ｋ／４）列目の前記サブ画素であり、ｈは１以上ｋ／４以下の整数、および（１＋ｋ／４）以上（ｋ－４）以下の整数である。

【0022】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、前記行方向に、隣接するｉ列の前記画素島ごとに１つのパーティションを形成し、前記行方向に２ｎ個の前記パーティションがあり、ｉは２以上の整数であり、ｎは正の整数であり、
前記多重化回路は第４のサブ多重化回路をさらに含み、前記第４のサブ多重化回路は、ｍ番目の前記パーティションおよび（ｍ＋ｎ）番目の前記パーティション内の同じシーケンスの前記画素島の同じシーケンスの前記サブ画素を接続し、ｍは１以上ｎ以下の整数である。

【0023】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する第３のサブ多重化回路は、第１７のトランジスタ、第１８のトランジスタ、第１９のトランジスタ、第２０のトランジスタおよび第２１のトランジスタを含み、ｊは１以上、ｉ以下の整数であり、
（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第３のサブ多重化回路は、第２２のトランジスタ、第２３のトランジスタ、第２４のトランジスタ、第２５のトランジスタおよび第２６のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素を接続する前記第４のサブ多重化回路は、第２７のトランジスタを含み、
ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素と（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素を接続する前記第４のサブ多重化回路は、第２８のトランジスタを含み、ここで、
前記第１７のトランジスタのゲート電極は第１７の制御信号端子に電気的に接続され、前記第１７のトランジスタの第１の電極は前記第１８のトランジスタの第２の電極に電気的に接続され、前記第１７のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第１８のトランジスタのゲート電極は第１８の制御信号端子に電気的に接続され、前記第１８のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第１９のトランジスタのゲート電極は第１９の制御信号端子に電気的に接続され、前記第１９のトランジスタの第１の電極は、前記第２０のトランジスタの第２の電極に電気的に接続され、前記第１９のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第２０のトランジスタのゲート電極は２０の制御信号端子に電気的に接続され、前記第２０のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２１のトランジスタのゲート電極は２１の制御信号端子に電気的に接続され、前記第２１のトランジスタの第１の電極は、前記第２０のトランジスタの第２の電極に電気的に接続され、第２１のトランジスタの第２の電極は前記第１８のトランジスタの第２の電極に電気的に接続され、
前記第２２のトランジスタのゲート電極は２２の制御信号端子に電気的に接続され、前記第２２のトランジスタの第１の電極は前記第２３のトランジスタの第２の電極に電気的に接続され、前記第２２のトランジスタの第２の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第２３のトランジスタのゲート電極は２３の制御信号端子に電気的に接続され、前記第２３のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２４のトランジスタのゲート電極は２４の制御信号端子に電気的に接続され、前記第２４のトランジスタの第１の電極は前記第２５のトランジスタの第２の電極に電気的に接続され、前記第２４のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記データ線に電気的に接続され、
前記第２５のトランジスタのゲート電極は２５の制御信号端子に電気的に接続され、前記第２５のトランジスタの第１の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２６のトランジスタのゲート電極は２６の制御信号端子に電気的に接続され、前記第２６のトランジスタの第１の電極は前記第２５のトランジスタの第２の電極に電気的に接続され、第２６のトランジスタの第２の電極は前記第２３のトランジスタの第２の電極に電気的に接続され、
前記第２７のトランジスタのゲート電極は２７の制御信号端子に電気的に接続され、前記第２７のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第２７のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島のｈ列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、
前記第２８のトランジスタのゲート電極は２８の制御信号端子に電気的に接続され、前記第２８のトランジスタの第１の電極は、（ｍ＋ｎ）番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続され、前記第２８のトランジスタの第２の電極は、ｍ番目の前記パーティション内のｊ番目の列の前記画素島の（ｈ＋ｋ／４）列目の前記サブ画素に対応する前記演算増幅器に電気的に接続される。

【0024】

他方、本発明の実施例によって提供される上記表示基板の駆動方法は、
多重化モードで、導通された多重化回路及前記データ線を介して、少なくとも２つの演算増幅器から出力されたデータ信号を前記データ線に電気的に接続される同じ列内の前記サブ画素に提供するために、前記多重化回路が、電気的に接続される１本のデータ線の１つと導通し、電気的に接続される他のデータ線から切断するように制御するステップと、
非多重化モードで、各前記演算増幅器から出力されたデータ信号を各前記演算増幅器に一対一に対応する電気的に接続される各列の前記サブ画素に提供するために、多重化回路が、電気的に接続されるすべての前記データ線から切断するように制御するステップとを、含む。

【0025】

一方、本発明の実施例は、本発明の一実施例によって提供される上記の表示基板を含む表示装置を提供する。

【図面の簡単な説明】

【0026】

【図1】従来技術における表示基板の概略構造図である。

【図2】本発明の実施例によって提供される表示基板の概略構造図である。

【図3】パーティションの概略構造図である。

【図4】異なるパーティションに対応する演算増幅器の多重化の概略図である。

【図5】異なるパーティションに対応する演算増幅器の多重化と、同じ画素島内の異なるサブ画素に対応する演算増幅器の多重化とを示す図である。

【図6】同じ画素島内の異なるサブ画素に対応する演算増幅器の多重化の概略図である。

【図7】図４の第１のサブ多重化回路の概略構造図である。

【図8】図５の第１のサブ多重化回路および第２の多重化回路の概略構造図である。

【図9】同じ列内のサブ画素にデータ信号を提供するために演算増幅器を使用する充電シミュレーション図である。

【図10】同じ列内のサブ画素にデータ信号を提供するために２つの演算増幅器を使用する充電シミュレーション図である。

【図11】異なるパーティションに対応する演算増幅器の別の多重化図である。

【図12】図１１の第１のサブ多重化回路およびゲート回路の概略構成図である。

【図13】図６の一部のサブ画素に対応する演算増幅器の多重化図である。

【図14】同じ画素島内の異なるサブ画素に対応する演算増幅器の多重化と、異なるパーティションに対応する演算増幅器の多重化とを示す概略図である。

【図15】図１３の第３のサブ多重化回路の概略構造図である。

【図16】図１４の第３のサブ多重化回路および第４の多重化回路の概略構造図である。

【図17】本発明の実施例によって提供される表示基板の駆動方法のフローチャートである。

【発明を実施するための形態】

【0027】

本発明の実施例の目的、技術的解決策および利点をより明確にするために、本発明の実施例の技術的解決策を、本発明の実施例の図面と併せて以下に明確かつ完全に説明する。図面内の図のサイズおよび形状は実際の比率を反映しておらず、本発明を説明することのみを目的としていることに留意されたい。また、全体を通じて同一または類似の参照番号は、同一または類似の要素、または同一または類似の機能を有する要素を表す。

【0028】

他に定義されていない限り、本明細書で使用される技術用語または科学用語は、本発明が属する技術分野の当業者によって理解される通常の意味を有するものとする。本発明および特許請求の範囲で使用される「第１」、「第２」および同様の用語は、順序、量、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。「含む」または「含有」などの言葉は、その言葉の前に現れる要素または物が、他の要素または物を排除することなく、その言葉の後に列挙される要素または物およびそれらの等価物を含むことを意味する。「内側」、「外側」、「上」、「下」などは相対的な位置関係を表現するために用いられているだけであり、記述された物体の絶対的な位置が変化すると、それに伴って相対的な位置関係も変化する場合がある。

【0029】

図１は、関連技術における表示基板の構造を示しており、各演算増幅器ＯＰはサブ画素Ｐの列に電気的に接続されており、演算増幅器ＯＰの数は１行のサブ画素Ｐの数と一致している。演算増幅器ＯＰは、ソースドライバーチップ（Ｓｏｕｒｃｅ ＩＣ）によって出力されたデータ信号を増幅し、対応する接続されたサブ画素Ｐに提供するために使用される。ただし、３Ｄ表示では人間の注視領域のリフレッシュレートが非注視領域のリフレッシュレートよりも速い、またはすべてのサブ画素Ｐが点灯しないため、非注視領域または点灯されていないサブ画素Ｐに対応する増幅器ＯＰはアイドル状態であり、その結果、リソースの無駄が生じる。

【0030】

関連技術に存在する上記の技術的問題を解決するために、本発明の実施例は、図２～４に示すような、ベース基板１０１と、複数の画素島１０２と、複数のデータ線１０３と、複数の演算増幅器（ＯＰ）１０４と、複数の多重化回路１０５とを含む表示基板を提供する。

【0031】

前記ベース基板１０１は、表示領域ＡＡと、表示領域ＡＡの少なくとも一方の側に位置する額縁領域ＢＢとを含む。

【0032】

表示領域ＡＡには、複数のサブ画素Ｐがアレイ状に配列された前記複数の画素島１０２がアレイ状に配列されている。

【0033】

表示領域ＡＡには、前記複数のデータ線１０３が列方向Ｙに沿って延在し、行方向Ｘに沿って配列されており、前記データ線１０３はサブ画素Ｐに電気的に接続されている。

【0034】

額縁領域ＢＢには前記複数の演算増幅器（ＯＰ）１０４が配置されており、各演算増幅器１０４はデータ線１０３を介して１列のサブ画素Ｐに電気的に接続されている。

【0035】

前記複数の多重化回路１０５は額縁領域ＢＢに位置し、各多重化回路１０５は少なくとも２つの演算増幅器１０４に接続され、データ線１０３を介して各多重化回路１０５に電気的に接続されるサブ画素Ｐは、少なくとも２つの列に位置する。

【0036】

本発明の実施例によって提供される上記の表示基板では、多重化回路１０５は、それに電気的に接続されているデータ線１０３のうちの１本を導通し、それに電気的に接続されている残りのデータ線１０３を切断するように制御される。これにより、導通された多重化回路１０５およびデータ線１０３を介して、少なくとも２つの演算増幅器ＯＰから出力されたデータ信号をデータ線１０３に電気的に接続される同じ列のサブ画素Ｐに提供する。このように、関連技術におけるアイドル状態の演算増幅器ＯＰを多重化回路１０５を介して動的にゲーティングすることにより、演算増幅器１０４のリソース利用率が向上する。

【0037】

さらに、本発明では、多重化回路１０５は、それに電気的に接続されるすべてのデータ線１０３から切断するように制御することもできる。これにより、各演算増幅器１０４から出力されたデータ信号を各演算増幅器１０４一対一に対応する電気的に接続される各列のサブ画素Ｐに提供する。このとき、各演算増幅器１０４は独立して動作し、多重化されることはない。

【0038】

いくつかの実施例では、各画素島１０２のすべてのサブ画素Ｐは、３行および少なくとも２列に位置し、各画素島１０２において、同じ行内のサブ画素Ｐの表示色は同じであり、異なる行のサブ画素Ｐの表示色は異なる。例えば、図３において、各画素島１０２は、赤色サブ画素ｒ、緑色サブ画素ｇ、及び青色サブ画素ｂを含むことができる。ここで、赤色サブ画素ｒ、緑色サブ画素ｇ、青色サブ画素ｂの数は同じである。赤色サブ画素ｒは行方向Ｘに沿って一行に配置され、緑色サブ画素ｇは行方向Ｘに沿って一行に配置されている。青色サブ画素ｂは行方向Ｘに沿って一行に配置される。赤色サブ画素行、緑色サブ画素行および青色サブ画素行は、列方向Ｙに沿って配列されることにより、画素島１０２、画素島１０２内のサブ画素Ｐがアレイ状に配列されるようになる。

【0039】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板では、図２から図４に示すように、行方向Ｘに隣接する画素島１０２の少なくとも２つの列ごとにパーティションＺが形成される。多重化回路は、第１のサブ多重化回路１０５１を含み、第１のサブ多重化回路１０５１を介して異なるパーティションＺ内のサブ画素Ｐに対応する演算増幅器１０４として再利用されるために、各第１のサブ多重化回路１０５１に電気的に接続されたサブ画素Ｐは、少なくとも２つのパーティションＺに位置する。

【0040】

本発明の技術的解決策をよりよく理解するために、説明のための例として、各第１のサブ多重化回路１０５１は、２つの演算増幅器１０４と、２つの演算増幅器１０４に電気的に接続されたデータ線１０３との間に接続される。各第１のサブ多重化回路１０５１に電気的に接続されるサブ画素Ｐは、２つのパーティションＺに位置する。

【0041】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図２～図４に示すように、行方向Ｘに２ｎ個（例えば、１６個）のパーティションＺが存在する。ここで、ｎは正の整数である。

【0042】

連続する１番目からｎ番目のパーティションは注視領域Ｗであり、連続する（ｎ＋１）番目から２ｎ番目のパーティションは非注視領域ＮＷである。注視領域Ｗは連続した範囲であるため、表示基板の１／２連続領域を支持することができる。

【0043】

各第１のサブ多重化回路１０５１に電気的に接続されるサブ画素Ｐは、ｍ番目および（ｍ＋ｎ）番目のパーティションＺに位置する。ここで、ｍは１以上ｎ以下の整数である。

【0044】

ｍ番目のパーティションＺが注視領域Ｗに一し、（ｍ＋ｎ）番目のパーティションＺが非注視領域ＮＷに位置するため、非注視領域ＮＷがリフレッシュされず、注視領域Ｗがリフレッシュされると、第１のサブ多重化回路１０５１は、非注視領域ＮＷ内の（ｍ＋ｎ）番目のパーティションＺに対応する演算増幅器１０４を、注視領域Ｗのｍ番目のパーティションＺに多重化する。これにより、（ｍ＋ｎ）番目のパーティションＺに対応する演算増幅器１０４は、ｍ番目のパーティションＺに対応する演算増幅器１０４と同時にデータ信号をｍ番目のパーティションＺ内のサブ画素Ｐに供給する。これにより、充電時間が短縮され、注目領域Ｗの充電率が向上される。また、注視領域Ｗと非注目領域ＮＷの両方をリフレッシュする場合には、それぞれが独自の演算増幅器１０４を使用する、すなわち、相互に再利用することはない。

【0045】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図２～図４に示すように、各パーティションＺはｉ列の画素島１０２を含み、ｉは２以上の整数である。各第１のサブ多重化回路１０５１に電気的に接続されるサブ画素Ｐは、ｍ番目のパーティションのｊ列目の画素島１０２、および（ｍ＋ｎ）番目のパーティションのｊ列目の画素島１０２に位置する。ここで、ｊは１以上、ｉ以下の整数である。この構成により、ｍ番目のパーティションのｊ列目の画素島１０２に対応する演算増幅器１０４と、（ｍ＋ｎ）番目のパーティションのｊ列目の画素島１０２に対応する演算増幅器１０４とを相互に多重化することができ、配線方法も簡素化できる。

【0046】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図２～図４に示すように、各画素島１０２は、ｋ個のサブ画素Ｐを備えた単一の行に配置されており、ここで、ｋは偶数である。各第１のサブ多重化回路１０５１に電気的に接続されるサブ画素Ｐは、ｍ番目のパーティションＺ内のｊ列目の画素島の第ｊ列のｈ列目の少なくとも一部のサブ画素Ｐ、および（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島の第ｊ列のｈ列目の少なくとも一部のサブ画素Ｐである。ここで、ｈは１以上ｋ／４以下の整数、および（１＋ｋ／４）以上（ｋ－４）以下の整数である。この構成により、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４と、（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４とを相互に多重化することができ、配線方法も簡素化できる。

【0047】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図２～図４に示すように、１つの演算増幅器１０４と１列のサブ画素Ｐとの間に１本のデータ線１０３が接続される。このとき、各第１のサブ多重化回路１０５１に電気的に接続されるサブ画素Ｐは、ｍ番目のパーティション内のｊ列目の画素島のｈ列目のサブ画素Ｐ、および（ｍ＋ｎ）番目のパーティション内のｊ列目の画素島のｈ列目のサブ画素Ｐである。

【0048】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図５に示すように、多重化回路１０５は、第２のサブ多重化回路１０５２を含むこともできる。各第２のサブ多重化回路１０５２は、同じ列の画素島１０２内の２列のサブ画素Ｐと、２列のサブ画素Ｐに対応する２つの第１のサブ多重化回路１０５１との間に位置する。

【0049】

第２のサブ多重化回路１０５２は、同じ列の画素島１０２内の２列のサブ画素Ｐにそれぞれ対応する演算増幅器１０４として再利用されるために使用することができる。そして、多重化回路１０５が第１のサブ多重化回路１０５１と第２のサブ多重化回路１０５２の両方を有する場合、第１のサブ多重化回路１０５１は、異なるパーティションＺに対応する演算増幅器１０４の多重化を実現することができ、また、同じパーティションＺ内の同じ列の画素島１０２内の２列のサブ画素Ｐに対応する演算増幅器１０４の多重化を実現することもできる。

【0050】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図５および図６に示すように、ｋは４の倍数であり、ｈは１以上ｋ／４以下の整数、および（１＋ｋ／４）以上（ｋ－４）以下の整数である。第１のサブ画素Ｐから第ｋ／２のサブ画素Ｐの出射光線を左目Ｌに収束させて左目の視点（Ｖｉｅｗ）を形成する。１＋ｋ／２番目のサブ画素Ｐからｋ番目のサブ画素Ｐの出射光線は、右目Ｒに収束させて右目の視点（Ｖｉｅｗ）を形成することにより、裸眼３Ｄ表示を実現する。任意選択で、各第２のサブ多重化回路１０５２は、同じ列の画素島１０２のｈ列目のサブ画素Ｐ、および（ｈ＋ｋ／４）列目のサブ画素Ｐにそれぞれ電気的に接続される。同じ列の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４と、（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４とをそれぞれ多重化することができる。これは、配線設計を簡素化するのに役立つ。

【0051】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図７および図８に示すように、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐおよび（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐを接続する第１のサブ多重化回路１０５１は、第１のトランジスタＭ１、第２のトランジスタＭ２および第３のトランジスタＭ３を含む。

【0052】

ｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐおよび（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐを接続する第１のサブ多重化回路１０５１は、第４のトランジスタＭ４、第５のトランジスタＭ５および第６のトランジスタＭ６を含む。

【0053】

ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐおよび（ｈ＋ｋ／４）列目のサブ画素Ｐを接続する第２のサブ多重化回路１０５２は、第７のトランジスタＭ７、第８のトランジスタＭ８および第９のトランジスタＭ９を含む。

【0054】

（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐおよび（ｈ＋ｋ／４）列目のサブ画素Ｐを接続する第２のサブ多重化回路１０５２は、第１６のトランジスタＭ１０、第１１のトランジスタＭ１１および第１２のトランジスタＭ１２を含む。

【0055】

ここで、第１のトランジスタＭ１のゲート電極は、第１の制御信号端子Ｇ１に電気的に接続され、第１のトランジスタＭ１の第１の電極は、（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、第１のトランジスタＭ２の第２の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、
第２のトランジスタＭ２のゲート電極は、第２の制御信号端子Ｇ２に電気的に接続され、第２のトランジスタＭ２の第１の電極は第１のトランジスタＭ１の第２の電極に電気的に接続され、第２のトランジスタＭ２の第２の電極は第７のトランジスタＭ７の第１の電極に電気的に接続され、
第３のトランジスタＭ３のゲート電極は第３の制御信号端子Ｇ３に電気的に接続され、第３のトランジスタＭ３の第１の電極は、第１のトランジスタＭ１の第１の電極に電気的に接続され、第３のトランジスタＭ３の第２の電極は第１６のトランジスタＭ１０の第１の電極に電気的に接続され、
第４のトランジスタＭ４のゲート電極は、第４の制御信号端子Ｇ４に電気的に接続され、第１のトランジスタＭ１の第１の電極は、（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、第１のトランジスタＭ１の第２の電極はｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、
第５のトランジスタＭ５のゲート電極は第５の制御信号端子Ｇ５に電気的に接続され、第５のトランジスタＭ５の第１の電極は第４のトランジスタＭ４の第２の電極に電気的に接続され、第５のトランジスタＭ５の第２の電極は第８のトランジスタＭ８の第１の電極に電気的に接続され、
第６のトランジスタＭ６のゲート電極は第６の制御信号端子Ｇ６に電気的に接続され、第６のトランジスタＭ６の第１の電極は第１１のトランジスタＭ１１の第２の電極に電気的に接続され、第６のトランジスタＭ６の第２の電極は第４のトランジスタＭ４の第１の電極に電気的に接続され、
第７のトランジスタＭ７のゲート電極は第７の制御信号端子Ｇ７に接続され、第７のトランジスタＭ７の第２の電極はｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第８のトランジスタＭ８のゲート電極は第８の制御信号端子Ｇ８に電気的に接続され、第８のトランジスタＭ８の第２の電極はｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第９のトランジスタＭ９のゲート電極は第９の制御信号端子Ｇ９に電気的に接続され、第９のトランジスタＭ９の第１の電極は第４のトランジスタＭ４の第２の電極に電気的に接続され、第９のトランジスタＭ９の第２の電極は第２のトランジスタＭ２の第２の電極に電気的に接続され、
第１６のトランジスタＭ１０のゲート電極は第１６の制御信号端子Ｇ１０に電気的に接続され、第１６のトランジスタＭ１０の第２の電極は、（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第１１のトランジスタＭ１１のゲート電極は第１１の制御信号端子Ｇ１１に電気的に接続され、第１１のトランジスタＭ１１の第２の電極は（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第１２のトランジスタＭ１２のゲート電極は第１２の制御信号端子Ｇ１２に電気的に接続され、第１２のトランジスタＭ１２の第１の電極は第６のトランジスタＭ６の第２の電極に電気的に接続され、第１２のトランジスタＭ１２の第２の電極は第３のトランジスタＭ３の第２の電極に電気的に接続される。

【0056】

本発明によって提供される表示基板が合計１６個のパーティションＺを有するものとして取り上げると、一例として、各パーティションＺは３０列の画素島１０２を有し、各画素島１０２は１６個のサブ画素Ｐを有する。図４および図７に示す表示基板のすべての第１のサブ多重化回路１０５１に含まれるトランジスタの総数は、「３（各第１のサブ多重化回路１０５１に含まれるトランジスタの数）×８（８グループのパーティション）×３０（１つのパーティション内の３０個画素島）×１６（１つの画素島内の１６個サブ画素）＝１１５２０”。各パーティションＺ内のサブ画素Ｐの表示状態が同じである場合、「３（各第１のサブ多重化回路１０５１に含まれるトランジスタの数）×８（８グループのパーティション）×１６（１つの画素島内の１６個サブ画素）＝３８４”個の制御信号端子を使用して、トランジスタのスイッチング状態を決定する。図５および図８に示す表示基板のすべての第１のサブ多重化回路１０５１および第２のサブ多重化回路１０５２に含まれるトランジスタの総数は、「１２（２つの第１のサブ多重化回路１０５１および２つの第２のサブ多重化回路１０５２に含まれるトランジスタの数）×８（（各画素島内の８グループ）×３０（１つのパーティション内の３０個画素島）×８（８グループのパーティション）＝２３０４０）である。各パーティションＺ内のサブ画素Ｐの表示状態が同じである場合、「１２（２つの第１のサブ多重化回路１０５１および２つの第２のサブ多重化回路１０５２に含まれるトランジスタの数）×８（（各画素島内の８グループ）×８（８グループのパーティション）＝７６８）個の制御信号端子を使用して、トランジスタのスイッチング状態を決定する。

【0057】

具体的には、図７および図８は、第１のパーティションＺにおける第１列の画素島１０２の第１列のサブ画素Ｐと、第９のパーティションＺにおける第１列の画素島１０２の第１列のサブ画素Ｐは、同じ第１のサブ多重化回路１０５１に電気的に接続される。第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐおよび第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐは、他の第１のサブ多重化回路１０５１に電気的に接続される。さらに、図８には、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐと第５列のサブ画素Ｐが同じ第２のサブ多重化回路１０５２に電気的に接続され、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐおよび第５列のサブ画素Ｐが他の第２のサブ多重化回路１０５２に電気的に接続されることが示されている。

【0058】

いくつかの実施例では、１はハイレベル信号を表し、０はローレベル信号を表し、各トランジスタは、ハイレベル信号の下でオンになり、ローレベル信号の下でオフになる。１および０は論理レベルであり、特定の実施中に各トランジスタのゲート電極に印加される電圧ではなく、本発明の実施例の特定の動作プロセスをより良く説明するためにのみ使用されることに留意されたい。

【0059】

表１は、図７の各トランジスタが異なる論理レベルを適用する場合の、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１）、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１’）の動作状態を示す。また、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５）、および第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５’）の動作状態を示す。

【0060】

表１および図７から分かるように、第１トランジスタＭ１および第３トランジスタＭ３がオンになり、第２のトランジスタＭ２、第４のトランジスタＭ４、第５のトランジスタＭ５および第６のトランジスタＭ６がオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１）として再利用される。第１のトランジスタＭ１および第２のトランジスタＭ２がオンになり、第３のトランジスタＭ３、第４のトランジスタＭ４、第５のトランジスタＭ５および第６のトランジスタＭ６がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１’）として再利用される。

【0061】

第４のトランジスタＭ４および第６のトランジスタＭ６がオンになり、第１のトランジスタＭ１、第２のトランジスタＭ２、第３のトランジスタＭ３および第５のトランジスタＭ５がオフになると、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５’）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５）として再利用される。第４のトランジスタＭ４および第５のトランジスタＭ５がオンになり、第１のトランジスタＭ１、第２のトランジスタＭ２、第３のトランジスタＭ３および第６のトランジスタＭ６がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５’）として再利用される。

【0062】

第１のトランジスタＭ１、第３のトランジスタＭ３、第４のトランジスタＭ４および第６のトランジスタＭ６がオンになり、第２のトランジスタＭ２および第５のトランジスタＭ５がオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１）として再利用される。また、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５’）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５）として再利用される。第１のトランジスタＭ１、第２のトランジスタＭ２、第４のトランジスタＭ４および第５のトランジスタＭ５がオンになり、第３のトランジスタＭ３および第６のトランジスタＭ６がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１’）として再利用される。また、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５’）として再利用される。

【0063】

第２のトランジスタＭ２、第３のトランジスタＭ３、第５のトランジスタＭ５および第６のトランジスタＭ６がオンになり、第１のトランジスタＭ１および第４のトランジスタＭ４がオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ１）として再利用されない。また、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５’）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、表１におけるＯＰ５）として再利用されない。

【0064】

【表1】

【0065】

表２-１および表２-２は、図８の各トランジスタが異なる論理レベルを適用する場合、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）の動作状態を示す。第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）、および第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）の動作状態を示す。第１のパーティションＺ内の第１列の画素島１０２の１列目、第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１およびＯＰ５）の動作状態および第９のパーティションＺ内の第１列の画素島１０２の１列目、第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’およびＯＰ５’）の動作状態を示す。

【0066】

表２-１と図８から分かるように、第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第２のトランジスタＭ２、第５のトランジスタＭ５、第７のトランジスタＭ７および第９のトランジスタＭ９がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用される。第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第２のトランジスタＭ２、第５のトランジスタＭ５、第８のトランジスタＭ８および第９のトランジスタＭ９がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用される。第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第２のトランジスタＭ２、第５のトランジスタＭ５、第７のトランジスタＭ７および第８のトランジスタＭ８がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用されない。

【0067】

第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第３のトランジスタＭ３、第６のトランジスタＭ６、第１６のトランジスタＭ１０および第１２のトランジスタＭ１２がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）として再利用される。第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第３のトランジスタＭ３、第６のトランジスタＭ６、第１１のトランジスタＭ１１および第１２のトランジスタＭ１２がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）として再利用される。第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第３のトランジスタＭ３、第６のトランジスタＭ６、第１６のトランジスタＭ１０および第１１のトランジスタＭ１１がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）として再利用されない。

【0068】

表２－２と図８から分かるように、第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第１のトランジスタＭ１、第２のトランジスタＭ２および第７のトランジスタＭ７がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）として再利用される。第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第１のトランジスタＭ１、第３のトランジスタＭ３および第１６のトランジスタＭ１０がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用される。

【0069】

第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第４のトランジスタＭ４、第５のトランジスタＭ５および第８のトランジスタＭ８がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）として再利用される。第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第４のトランジスタＭ４、第６のトランジスタＭ６および第１１のトランジスタＭ１１がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用される。

【0070】

第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第１のトランジスタＭ１、第２のトランジスタＭ２、第４のトランジスタＭ４、第５のトランジスタＭ５、第７のトランジスタＭ７および第８のトランジスタＭ８がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）として再利用され、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）として再利用される。第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第１のトランジスタＭ１、第３のトランジスタＭ３、第４のトランジスタＭ４、第６のトランジスタＭ６、第１６のトランジスタＭ１０および第１１のトランジスタＭ１１がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用され、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用される。

【0071】

第１のトランジスタＭ１ないし第１２のトランジスタＭ１２のうち、第２のトランジスタＭ２、第３のトランジスタＭ３、第５のトランジスタＭ５、第６のトランジスタＭ６、第７のトランジスタＭ７、第８のトランジスタＭ８、第１６のトランジスタＭ１０および第１１のトランジスタＭ１１がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）、および第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、いずれも再利用しない。

【0072】

【表2-1】

【表2-2】

【0073】

図９は、サブ画素Ｐにデータ信号を提供するために１つの演算増幅器１０４を使用する充電シミュレーション図を示す。図１０は、サブ画素Ｐにデータ信号を提供するために２つの演算増幅器１０４（すなわち、多重化の場合）を使用する充電シミュレーション図を示す。比較すると、１つの演算増幅器１０４が９０％まで充電するのにかかる時間は２４３．８４６ｎｓであり、２つの演算増幅器１０４が９０％まで充電するのにかかる時間は１３６．７５５ｎｓに短縮されることが分かる。したがって、本発明は充電時間を短縮し、それによって充電率を高めることができる。

【0074】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図１１および図１２に示すように、サブ画素Ｐの列間の２本のデータ線１０３に演算増幅器１０４を接続することができる。２本のデータ線１０３のうちの１本は、１列の奇数行のサブ画素Ｐを接続し、もう１つは１列の偶数行のサブ画素Ｐを接続する。この場合、各第１のサブ多重化回路１０５１に電気的に接続されるサブ画素Ｐは、ｍ番目のパーティションＺ内のｊ列目の画素島１０２の第ｊ列のｈ列目の偶数行のサブ画素Ｐ、および（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の第ｊ列のｈ列目の偶数行のサブ画素Ｐである。したがって、第１のサブ多重化回路１０５１を介して、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４によって提供されるデータ信号を（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の第ｊ列のｈ列目の偶数行のサブ画素Ｐに書き込み、または、第１のサブ多重化回路１０５１を介して（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４によって提供されるデータ信号をｍ番目のパーティションＺ内のｊ列目の画素島１０２の第ｊ列のｈ列目の偶数行のサブ画素Ｐに書き込むことができる。これにより、フレームの充電時間が短縮され、フレームレートが向上する。図１１および図１２において、Ｐ１はパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐを表し、Ｐ１’は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐを表す。

【0075】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図１２に示すように、第１のサブ多重化回路１０５１は、第１３のトランジスタＭ１３および第１４のトランジスタＭ１４を含む。

【0076】

ここで、第１３のトランジスタＭ１３のゲート電極は、第１３の制御信号端子Ｇ１３に電気的に接続され、第１３のトランジスタＭ１３の第１の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、第１３のトランジスタＭ１３の第２の電極は、（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の第ｊ列のｈ列目の偶数行のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第１４のトランジスタＭ１４のゲート電極は第１４の制御信号端子Ｇ１４に電気的に接続され、第１４のトランジスタＭ１４の第１の電極は（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、第１４のトランジスタＭ１４の第２の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２の第ｊ列のｈ列目の偶数行のサブ画素Ｐに対応するデータ線１０３に電気的に接続される。

【0077】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図１１または図１２に示すように、額縁領域ＢＢに位置する複数のゲート回路１０６がさらにふくまれる。各ゲート回路１０６は、１つの演算増幅器１０４と、当該演算増幅器１０４に対応する２本のデータ線１０３との間に接続される。当該ゲート回路１０６、第１のサブ多重化回路１０５と協働して、異なるパーティションＺ内の演算増幅器１０４の異なる行多重化を実現することができる。

【0078】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図１２に示すように、ゲート回路１０６は、第１５のトランジスタＭ１５および第１６のトランジスタＭ１６を含む。

【0079】

ここで、第１５のトランジスタＭ１５のゲート電極は第１５の制御信号端子Ｇ１５に電気的に接続され、第１５のトランジスタＭ１５の第１の電極は１つの演算増幅器１０４に電気的に接続され、第１５のトランジスタＭ１５の第２の電極は、２本のデータ線１０３のうちの１本に電気的に接続され、
第１６のトランジスタＭ１６のゲート電極は第１６の制御信号端子Ｇ１６に電気的に接続され、第１６のトランジスタＭ１６の第１の電極は１つの演算増幅器１０４に電気的に接続され、第１６のトランジスタＭ１６の第２の電極は、２本のデータ線１０６のうちの他の１本に電気的に接続される。

【0080】

本発明によって提供される表示基板が合計１６個のパーティションＺを有するものとして取り上げると、一例として、各パーティションＺは３０列の画素島１０２を有し、各画素島１０２は１６個のサブ画素Ｐを有する。図１１および図１２において、表示基板のすべての第１のサブ多重化回路１０５１およびゲート回路１０６に含まれるトランジスタの総数は、「６（ブ画素２列ごとに対応するトランジスタの数）×１６（１６個パーティション）×３０（１つのパーティション内の３０個画素島）×８（１つの画素島８グループのサブ画素）＝２３０４０」である。各パーティションＺ内のサブ画素Ｐの表示状態が同じである場合、「６（ブ画素２列ごとに対応するトランジスタの数）×１６（１６個パーティション）×８（１つの画素島８グループのサブ画素）＝７６８」個の制御信号端子を使用して、トランジスタのスイッチング状態を決定する。

【0081】

具体的には、図１２は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐは、２本のデータ線１０３およびゲート回路１０６を介して第１のサブ多重化回路１０５１に電気的に接続され、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐは、２本のデータ線１０３および別のゲート回路１０６を介して同じ第１のサブ多重化回路１０５１に電気的に接続される。

【0082】

いくつかの実施例では、１はハイレベル信号を表し、０は、ローレベル信号を表し、各トランジスタは、ハイレベル信号の下でオンになり、ローレベル信号の下でオフになる。１および０は論理レベルであり、特定の実施中に各トランジスタのゲートに印加される電圧ではなく、本発明の実施例の特定の動作プロセスをより良く説明するためにのみ使用されることに留意されたい。

【0083】

表３は、図１２の各トランジスタが異なる論理レベルを適用するときの、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）の動作状態を示す。

【0084】

表３および図１２から分かるように、第１４のトランジスタＭ１４および第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１５のトランジスタＭ１５がオンになり、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１６のトランジスタＭ１６、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１５のトランジスタＭ１５（すなわち、表３のＭ１５’）および第１６のトランジスタＭ１６（すなわち、表３のＭ１６’）がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列の偶数行のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）として再利用される。

【0085】

第１３のトランジスタＭ１３および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐにゲート回路１０６の第１５のトランジスタＭ１５（すなわち、Ｍ１５’）がオンになり、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１５のトランジスタＭ１５および第１６のトランジスタＭ１６、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１６のトランジスタＭ１６（すなわち、Ｍ１６’）がオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列の偶数行のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用される。

【0086】

再利用される場合、奇数行のサブ画素Ｐとそれに続く偶数行のサブ画素に同時にゲート走査信号（Ｇａｔｅ）をロードする必要があり、１フレームの充電時間が短縮され、フレームレートが向上される。

【0087】

第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐにゲート回路１０６の第１５のトランジスタＭ１５および第１６のトランジスタＭ１６、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１５のトランジスタＭ１５（すなわち、Ｍ１５’）および第１６のトランジスタＭ１６（すなわち、Ｍ１６’）がオンになり、第１３のトランジスタＭ１３および第１４のトランジスタＭ１４がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列の偶数行のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第９のパーティションＺ内の第１列の画素島１０２の第１列の偶数行のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、再利用されない。また、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１５のトランジスタＭ１５、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１５のトランジスタＭ１５（すなわち、Ｍ１５’）が同時にオンになり、これにより、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）のデータ信号は、奇数行のサブ画素Ｐに提供される。第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１６のトランジスタＭ１６、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応するゲート回路１０６の第１６のトランジスタＭ１６（すなわち、Ｍ１６’）が同時にオンになり、これにより、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）のデータ信号は、偶数行のサブ画素Ｐに提供される。

【0088】

【表3】

【0089】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図１３に示すように、各画素島１０２は、ｋ個のサブ画素Ｐを備えた単一の行に配置されており、ｋは４の倍数である。多重化回路１０５は、第３のサブ多重化回路１０５３を含む。第３のサブ多重化回路１０５３に電気的に接続されるサブ画素Ｐは、同じ列の画素島１０２内のｈ列目のサブ画素Ｐ、および（ｈ＋ｋ／４）列目ののサブ画素Ｐであり、ｈは１以上ｋ／４以下の整数、および（１＋ｋ／４）以上（ｋ－４）以下の整数である。同じ列の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４と（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４とをそれぞれ多重化することができる。これは、配線設計を簡素化するのに役立つ。

【0090】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図２、図３、および図１４に示すように、行方向に隣接するｉ列の画素島１０２ごとにごとに１つのパーティションＺを形成し、行方向Ｘに２ｎ個のパーティションＺが存在する。ｉは２以上の整数であり、ｎは正の整数である。多重化回路１０５は、第４のサブ多重化回路１０５４をさらに含む。第４のサブ多重化回路１０５４は、ｍ番目のパーティションＺおよび（ｍ＋ｎ）番目のパーティションＺ内の同じシーケンスの（例えば、ｊ列目の，ｊは１以上、ｉ以下の整数である）画素島１０２の同じシーケンスの（例えば、ｈ番目の列）サブ画素Ｐを接続し、ｍは１以上ｎ以下の整数である。この構成により、ｍ番目のパーティションＺおよび（ｍ＋ｎ）番目のパーティションＺ内の同じシーケンスの画素島１０２の同じシーケンスのサブ画素Ｐそれぞれに対応する演算増幅器１０４の相互多重化が可能となるだけでなく、配線が簡単になる。

【0091】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板において、図１５および図１６に示すように、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐおよび（ｈ＋ｋ／４）列目のサブ画素Ｐを接続する第３のサブ多重化回路１０５３は、第１７のトランジスタＭ１７、第１８のトランジスタＭ１８、第１９のトランジスタＭ１９、第２０のトランジスタＭ２０および第２１のトランジスタＭ２１を含む。ｊは１以上、ｉ以下の整数である。

【0092】

（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐおよび（ｈ＋ｋ／４）列目のサブ画素Ｐを接続する第３のサブ多重化回路１０５３は、第２２のトランジスタＭ２２、第２３のトランジスタＭ２３、第２４のトランジスタＭ２４、第２５のトランジスタＭ２５および第２６のトランジスタＭ２６を含む。

【0093】

ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐおよび（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐを接続する第４のサブ多重化回路１０５４は、第２７のトランジスタＭ２７を含む。

【0094】

ｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐおよび（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐを接続する第４のサブ多重化回路１０５４は、第２８のトランジスタＭ２８を含む。

【0095】

ここで、第１７のトランジスタＭ１７のゲート電極は第１７の制御信号端子Ｇ１７に電気的に接続され、第１７のトランジスタＭ１７の第１の電極は第１８のトランジスタＭ１８の第２の電極に電気的に接続され、第１７のトランジスタＭ１７の第２の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第１８のトランジスタＭ１８のゲート電極は第１８の制御信号端子Ｇ１８に電気的に接続され、第１８のトランジスタＭ１８の第１の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、
第１９のトランジスタＭ１９のゲート電極は第１９の制御信号端子Ｇ１９に電気的に接続され、第１９のトランジスタＭ１９の第１の電極は第２０のトランジスタＭ２０の第２の電極に電気的に接続され、第１９のトランジスタＭ１９の第２の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第２０のトランジスタＭ２０のゲート電極は２０の制御信号端子Ｇ２０に電気的に接続され、第２０のトランジスタＭ２０の第１の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、
第２１のトランジスタＭ２１のゲート電極は２１の制御信号端子Ｇ２１に電気的に接続され、第２１のトランジスタＭ２１の第１の電極は、第２０のトランジスタＭ２０の第２の電極に電気的に接続され、第２１のトランジスタＭ２１の第２の電極は、第１８のトランジスタＭ１８の第２の電極に電気的に接続され、
第２２のトランジスタＭ２２のゲート電極は２２の制御信号端子Ｇ２２に電気的に接続され、第２２のトランジスタＭ２２の第１の電極は第２３のトランジスタＭ２３の第２の電極に電気的に接続され、第２２のトランジスタＭ２２の第２の電極は、（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第２３のトランジスタＭ２３のゲート電極は２３の制御信号端子Ｇ２３に電気的に接続され、第２３のトランジスタＭ２３の第１の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、
第２４のトランジスタＭ２４のゲート電極は２４の制御信号端子Ｇ２４に電気的に接続され、第２４のトランジスタＭ２４の第１の電極は第２５のトランジスタＭ２５の第２の電極に電気的に接続され、第２４のトランジスタＭ２４の第２の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応するデータ線１０３に電気的に接続され、
第２５のトランジスタＭ２５のゲート電極は２５の制御信号端子Ｇ２５に電気的に接続され、第２５のトランジスタＭ２５の第１の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、
第２６のトランジスタＭ２６のゲート電極は２６の制御信号端子Ｇ２６に電気的に接続され、第２６のトランジスタＭ２６の第１の電極は第２５のトランジスタＭ２５の第２の電極に電気的に接続され、第２６のトランジスタＭ２６の第２の電極は、第２３のトランジスタＭ２３の第２の電極に電気的に接続され、
第２７のトランジスタＭ２７のゲート電極は２７の制御信号端子Ｇ２７に電気的に接続され、第２７のトランジスタＭ２７の第１の電極は、（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、第２７のトランジスタＭ２７の第２の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２のｈ列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、
第２８のトランジスタＭ２８のゲート電極は２８の制御信号端子Ｇ２８に電気的に接続され、第２８のトランジスタＭ２８の第１の電極は（ｍ＋ｎ）番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続され、第２８のトランジスタＭ２８の第２の電極は、ｍ番目のパーティションＺ内のｊ列目の画素島１０２の（ｈ＋ｋ／４）列目のサブ画素Ｐに対応する演算増幅器１０４に電気的に接続される。

【0096】

本発明により提供される表示基板が合計１６個のパーティションＺを有するものとすると、一例として各パーティションＺは３０列の画素島１０２を有し、各画素島１０２は１６個のサブ画素Ｐを有する。図１３および図１５に示す表示基板のすべての第３のサブ多重化回路１０５３に含まれるトランジスタの総数は、「５（各第３のサブ多重化回路１０５１に含まれるトランジスタの数）×８（１つの画素島８グループのサブ画素列）×３０（１つのパーティション内の３０個画素島）×１６（１６個パーティション）＝１９２００」である。各パーティションＺ内のサブ画素Ｐの表示状態が同じである場合、「５５（各第３のサブ多重化回路１０５１に含まれるトランジスタの数）×８（１つの画素島８グループのサブ画素列）×１６（１６個パーティション）＝６４０」個の制御信号端子を使用して、トランジスタのスイッチング状態を決定する。図１４および図１６に示す表示基板のすべての第３のサブ多重化回路１０５４および第４のサブ多重化回路１０５４に含まれるトランジスタの総数は、「１２（２つの第３のサブ多重化回路１０５３および２つの第４のサブ多重化回路１０５４に含まれるトランジスタの数）×８（（各画素島内の８グループ）×３０（１つのパーティション内の３０個画素島）×８（８グループのパーティション）＝２３０４０）である。各パーティションＺ内のサブ画素Ｐの表示状態が同じである場合、は、「１２（２つの第１のサブ多重化回路１０５１および２つの第２のサブ多重化回路１０５２に含まれるトランジスタの数）×８（（各画素島内の８グループ）×８（８グループのパーティション）＝７６８）個の制御信号端子を使用して、トランジスタのスイッチング状態を決定する。

【0097】

具体的には、図１５は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐおよび第５列のサブ画素Ｐが、同じ第３のサブ多重化回路１０５３に電気的に接続されることを示している。

【0098】

いくつかの実施例では、１はハイレベル信号を表し、０はローレベル信号を表し、各トランジスタは、ハイレベル信号の下でオンになり、ローレベル信号の下でオフになる。１および０は論理レベルであり、特定の実施中に各トランジスタのゲートに印加される電圧ではなく、本発明の実施例の特定の動作プロセスをより良く説明するためにのみ使用されることに留意されたい。

【0099】

表４は、図１５の各トランジスタが異なる論理レベルを適用するときの第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）の動作状態を示す。

【0100】

表４及び図１５から分かるように、第１７のトランジスタＭ１７、第１８のトランジスタＭ１８、第２０のトランジスタＭ２０および第２１のトランジスタＭ２１がオンになり、第１９のトランジスタＭ１９がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用される。第１８のトランジスタＭ１８、第１９のトランジスタＭ１９、第２０のトランジスタＭ２０および第２１のトランジスタＭ２１がオンになり、第１７のトランジスタＭ１７がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用される。第１７のトランジスタＭ１７、第１８のトランジスタＭ１８、第１９のトランジスタＭ１９および第２０のトランジスタＭ２０がオンになり、第２１のトランジスタＭ２１がオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、再利用されない。

【0101】

【表4】

【0102】

表５-１および表５-２は、図１６の各トランジスタが異なる論理レベルを適用する場合の、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）の動作状態を示す。第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）、および第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）の動作状態を示す。第１のパーティションＺ内の第１列の画素島１０２の１列目、第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１およびＯＰ５）の動作状態を示し、および第９のパーティションＺ内の第１列の画素島１０２の１列目、第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’およびＯＰ５’）の動作状態を示す。

【0103】

表５-１および図１６から分かるように、第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第１７のトランジスタＭ１７、第１８のトランジスタＭ１８、第２０のトランジスタＭ２０および第２１のトランジスタＭ２１がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用される。第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第１８のトランジスタＭ１８、第１９のトランジスタＭ１９、第２０のトランジスタＭ２０および第２１のトランジスタＭ２１がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用される。第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第１７のトランジスタＭ１７、第１８のトランジスタＭ１８、第１９のトランジスタＭ１９および第２０のトランジスタＭ２０がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、および第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、再利用されない。

【0104】

第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第２２のトランジスタＭ２２、第２３のトランジスタＭ２３、第２５のトランジスタＭ２５および第２６のトランジスタＭ２６がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）として再利用される。第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第２３のトランジスタＭ２３、第２４のトランジスタＭ２４、第２５のトランジスタＭ２５および第２６のトランジスタＭ２６がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）として再利用される。第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第２２のトランジスタＭ２２、第２３のトランジスタＭ２３、第２４のトランジスタＭ２４および第２５のトランジスタＭ２５がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）、および第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は再利用されない。

【0105】

表５-２と図１６から分かるように、第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第１７のトランジスタＭ１７、第１８のトランジスタＭ１８および第２７のトランジスタＭ２７がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）として再利用される。第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第２２のトランジスタＭ２２、第２３のトランジスタＭ２３および第２７のトランジスタＭ２７がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用される。

【0106】

第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第１９のトランジスタＭ１９、第２０のトランジスタＭ２０および第２８のトランジスタＭ２８がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）として再利用される。第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第２４のトランジスタＭ２４、第２５のトランジスタＭ２５および第２８のトランジスタＭ２８がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用される。

【0107】

第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第１７のトランジスタＭ１７、第１８のトランジスタＭ１８、第１９のトランジスタＭ１９、第２０のトランジスタＭ２０、第２７のトランジスタＭ２７および第２８のトランジスタＭ２８がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）は、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）として再利用され、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）は、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）として再利用される。第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第２２のトランジスタＭ２２、第２３のトランジスタＭ２３、第２４のトランジスタＭ２４、第２５のトランジスタＭ２５、第２７のトランジスタＭ２７および第２８のトランジスタＭ２８がオンになり、残りのトランジスタがオフになると、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）は、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）として再利用され、第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）として再利用される。

【0108】

第１７のトランジスタＭ１７ないし第２８のトランジスタＭ２８のうち、第１７のトランジスタＭ１７、第１８のトランジスタＭ１８、第１９のトランジスタＭ１９、第２０のトランジスタＭ２０、第２２のトランジスタＭ２２、第２３のトランジスタＭ２３、第２４のトランジスタＭ２４および第２５のトランジスタＭ２５がオンになり、残りのトランジスタがオフになると、第１のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１）、第１のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５）、第９のパーティションＺ内の第１列の画素島１０２の第１列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ１’）、および第９のパーティションＺ内の第１列の画素島１０２の第５列のサブ画素Ｐに対応する演算増幅器１０４（すなわち、ＯＰ５’）は、いずれも再利用しない。

【0109】

【表5-1】

【0110】

【表5-2】

【0111】

本発明の実施例において、各トランジスタはトップゲートトランジスタであってもボトムゲートトランジスタであってもよいが、これに限定されないことに留意されたい。任意選択で、各トランジスタは、電界効果トランジスタ、低温ポリシリコントランジスタ、アモルファスシリコントランジスタ、酸化物トランジスタなどであってもよい。なお、各トランジスタの第１の電極および第２の電極はそれぞれドレイン電極、ソース電極であり、ここでは特に区別しない。

【0112】

いくつかの実施例では、本発明の実施例によって提供される上記の表示基板は、額縁領域ＢＢに位置するソースドライバチップ（Ｓｏｕｒｃｅ ＩＣ）を含んでもよく、複数のゲート回路１０６、複数の多重化回路１０５および複数の演算増幅器１０４をソースドライバチップに集積化することができ、ソースドライバチップからサブ画素Ｐまでの伝送路上のデータ信号の損失（ＲＣ ｌｏａｄｉｎｇ）を低減する。演算増幅器１０４をパーティションＺ間で再利用すると、画素島１０２内で演算増幅器１０４を再利用される場合に比べて、パーティションＺ間の２つの演算増幅器１０４間の配線距離が長くなるので、ゲート回路１０６、多重化回路１０５および演算増幅器１０４をソースドライバチップに統合することは、好適である。演算増幅器１０４を画素島１０２内で再利用する場合、２つの演算増幅器１０４間の配線距離が比較的近いため、ゲート回路１０６、多重化回路１０５および演算増幅器１０４をソースドライバチップに集積化してもよく、ゲート回路１０６、多重化回路１０５および演算増幅器１０４を表示基板上に作製することができ、ここでは特に限定されない。

【0113】

同じ発明思想に基づいて、本発明の実施例は、上記表示基板の駆動方法を提供するが、この駆動方法の問題を解決する原理は、上述の表示基板の問題を解決する原理と類似しているため、本発明の実施例によって提供される当該駆動方法の実施に関しては、本発明の実施例によって提供される上述の表示基板の実施を参照することができ、その以上の説明は繰り返さない。

【0114】

具体的には、本発明の実施例は、図１７に示すように、以下のステップを含む、上述の表示基板の駆動方法を提供する。

【0115】

Ｓ１７０１、多重化モードで、導通された多重化回路及データ線を介して、少なくとも２つの演算増幅器から出力されたデータ信号を前記データ線に電気的に接続される同じ列内のサブ画素に提供するために、前多重化回路が、それに電気的に接続される１本のデータ線の１つと導通し、電気的に接続される他のデータ線から切断するように制御する。

【0116】

Ｓ１７０２、非多重化モードで、各前記演算増幅器から出力されたデータ信号を各前記演算増幅器に一対一に対応する電気的に接続される各列の前記サブ画素に提供するために、多重化回路が、それに電気的に接続されるすべての前記データ線から切断するように制御する。

【0117】

同じ発明思想に基づいて、本発明の実施例は、本発明の実施例によって提供される上述の表示基板を含む表示装置を提供する。当該表示装置の問題を解決する原理は、上述の表示基板の問題を解決する原理と類似しているため、本発明の実施例によって提供される当該表示装置の実施は、本発明の実施例によって提供される上述の表示基板の実施の説明と同様の説明を行い、その以上の説明は繰り返さない。

【0118】

いくつかの実施例では、本発明の実施例によって提供される上述の表示装置は、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲータ、スマートウォッチ、フィットネスリストバンド、携帯情報端末、または表示機能を備えたその他の製品または部品であってもよい。当該表示装置には、無線周波数ユニット、ネットワークモジュール、音声出力および入力ユニット、センサー、表示ユニット、ユーザー入力ユニット、インターフェースユニット、メモリ、プロセッサ、電源などの部品が含まれるが、これらに限定されない。また、当業者であれば、上記の構造が本発明の実施例により提供される上記表示装置を限定するものではないことを理解することができる。言い換えれば、本発明の実施例によって提供される上記表示装置は、より多くのまたは少ない上記の部品、または特定の部品の組み合わせ、または部品の異なる配置を含む。

【0119】

当業者は、本発明の実施形態の精神および範囲を逸脱することなく、様々な変更および変形が可能であることは明らかである。このように、本発明の実施形態におけるこれらの変形および変形が、本発明の請求項およびそれと同等の技術的範囲内にある場合には、本発明もこれらの変形および変形を含むことを意図する。

【符号の説明】

【0120】

１０１ ベース基板
１０２ 画素島
１０３ データ線
１０４ 演算増幅器（ＯＰ）
１０５ 多重化回路
１０６ ゲート回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【国際調査報告】