特表2024-541912量子回路の最適化方法、装置、量子計算機器、電子機器及びコンピュータプログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-13
(54)【発明の名称】量子回路の最適化方法、装置、量子計算機器、電子機器及びコンピュータプログラム
(51)【国際特許分類】
G06N 10/60 20220101AFI20241106BHJP
【ＦＩ】
G06N10/60
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024524590
(86)(22)【出願日】2023-05-25
(85)【翻訳文提出日】2024-04-24
(86)【国際出願番号】 CN2023096212
(87)【国際公開番号】W WO2024021819
(87)【国際公開日】2024-02-01
(31)【優先権主張番号】202210885994.4
(32)【優先日】2022-07-26
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ブルートゥース
２．ＦＲＡＭ
(71)【出願人】
【識別番号】517392436
【氏名又は名称】▲騰▼▲訊▼科技（深▲セン▼）有限公司
【氏名又は名称原語表記】ＴＥＮＣＥＮＴ ＴＥＣＨＮＯＬＯＧＹ （ＳＨＥＮＺＨＥＮ） ＣＯＭＰＡＮＹ ＬＩＭＩＴＥＤ
【住所又は居所原語表記】３５／Ｆ，Ｔｅｎｃｅｎｔ Ｂｕｉｌｄｉｎｇ，Ｋｅｊｉｚｈｏｎｇｙｉ Ｒｏａｄ，Ｍｉｄｗｅｓｔ Ｄｉｓｔｒｉｃｔ ｏｆ Ｈｉ－ｔｅｃｈ Ｐａｒｋ，Ｎａｎｓｈａｎ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ ５１８０５７，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】袁 佩
(72)【発明者】
【氏名】▲張▼ ▲勝▼誉
(57)【要約】
本発明は、量子計算技術に関し、量子回路の最適化方法、装置、電子機器、コンピュータ読み取り可能な記憶媒体及びコンピュータプログラム製品を提供する。該方法は、最適化すべき量子回路を処理すべきユニタリ行列に変換し、処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得するステップと、各量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解するステップと、連結グラフの制限に従って、各量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定するステップと、第２の数のマッチ量子回路と第３の数の単一量子ビットゲートとを整合し、各量子ビット均一制御ゲートの目標量子回路を取得するステップと、第１の数の目標量子回路を接続し、最適化後の量子回路を取得するステップと、を含む。
【選択図】図４
【選択図】図４
【特許請求の範囲】
【請求項1】
電子機器が実行する、量子回路の最適化方法であって、最適化すべき量子回路を処理すべきユニタリ行列に変換し、前記処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得するステップと、
各前記量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解するステップと、
連結グラフの制限に従って、各前記量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定するステップと、
第２の数の前記マッチ量子回路と第３の数の前記単一量子ビットゲートとを整合し、各前記量子ビット均一制御ゲートの目標量子回路を取得するステップと、
第１の数の前記目標量子回路を接続し、最適化後の量子回路を取得するステップと、を含む、方法。
【請求項2】
前記処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得するステップは、ｉを順次増加する正の整数とし、１≦ｉ≦ｎ、ｎを量子ビット数とし、
ｉ回目の反復の初期ユニタリ行列に対して行列分解を行い、ｉ回目の反復の分解結果を取得する処理であって、１回目の反復の初期ユニタリ行列は、前記処理すべきユニタリ行列である、処理と、
ｉ回目の反復の分解結果からｉ回目の反復の量子ビット均一制御ゲート及びｉ回目の反復の生成ユニタリ行列を抽出する処理と、
前記ｉ回目の反復の生成ユニタリ行列をｉ＋１回目の反復の初期ユニタリ行列として決定する処理と、を反復的に実行するステップと、
ｎ回の反復により取得された２ｎ－１個の量子ビット均一制御ゲートを第１の数の前記量子ビット均一制御ゲートとして決定するステップと、を含む、請求項１に記載の方法。
【請求項3】
前記量子ビット対角ユニタリ行列は、ｎ個の量子ビットに対応し、前記連結グラフの制限に従って、各前記量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定するステップは、
前記連結グラフの制限に従って、前記ｎ個の量子ビットにそれぞれ対応する番号情報を決定するステップと、
前記ｎ個の量子ビットの番号情報に基づいて、前記量子ビット対角ユニタリ行列から基準対角ユニタリ行列を抽出するステップであって、前記基準対角ユニタリ行列の目標ビットは番号情報がｎである量子ビットであり、制御ビットは番号情報が前のｎ－１である量子ビットである、ステップと、
前記ｎ個の量子ビットの番号情報に基づいて、前記基準対角ユニタリ行列に対応する基準量子回路を決定するステップと、
制御ＮＯＴ（ＣＮＯＴ）ゲートにより前記基準量子回路を変換し、残余対角ユニタリ行列に対応する変換量子回路を取得するステップであって、前記残余対角ユニタリ行列は、前記量子ビット対角ユニタリ行列のうちの前記基準対角ユニタリ行列以外の対角ユニタリ行列である、ステップと、
前記基準対角ユニタリ行列に対応する基準量子回路及び前記残余対角ユニタリ行列に対応する変換量子回路を前記量子ビット対角ユニタリ行列の前記マッチ量子回路として決定するステップと、を含む、請求項１に記載の方法。
【請求項4】
前記ｎ個の量子ビットの番号情報に基づいて、前記基準対角ユニタリ行列に対応する基準量子回路を決定するステップは、前記基準対角ユニタリ行列について複数の量子ビット系列を生成するステップと、
各前記量子ビット系列の末尾に第１の要素をそれぞれ追加し、複数の第１の量子ビット系列を取得し、各前記量子ビット系列の末尾に第２の要素をそれぞれ追加し、複数の第２の量子ビット系列を取得するステップと、
前記ｎ個の量子ビットの番号情報に基づいて、前記基準対角ユニタリ行列に対応する第１の量子回路を決定するステップであって、前記第１の量子回路は、複数の前記第１の量子ビット系列に対応する位相を標準基底に付加するために使用される、ステップと、
前記ｎ個の量子ビットの番号情報に基づいて、前記基準対角ユニタリ行列に対応する第２の量子回路を決定するステップであって、前記第２の量子回路は、複数の前記第２の量子ビット系列に対応する位相を前記標準基底に付加するために使用される、ステップと、
前記第１の量子回路及び前記第２の量子回路に基づいて、前記基準対角ユニタリ行列に対応する前記基準量子回路を決定するステップと、を含む、請求項３に記載の方法。
【請求項5】
前記ｎ個の量子ビットの番号情報に基づいて、前記基準対角ユニタリ行列に対応する第１の量子回路を決定するステップは、前記ｎ個の量子ビットの番号情報に基づいて、ｊ番目の前記第１の量子ビット系列のマッチＣＮＯＴゲートを決定するステップであって、ｊは順次増加する正の整数であり、１≦ｊ≦２ｎ－１－１、ステップと、
ｊ＋１番目の前記第１の量子ビット系列に基づいて、ｊ番目の前記第１の量子ビット系列のマッチＣＮＯＴゲートの後に適用するマッチＲ量子ゲートを構築するステップと、
ｊが２ｎ－１－１となる場合、２ｎ－１－１個のマッチＣＮＯＴゲートとマッチＲ量子ゲートとを交互に接続し、候補サブ回路を取得するステップと、
補充Ｒ量子ゲート及び補充ＣＮＯＴゲートを決定し、前記補充Ｒ量子ゲートと前記補充ＣＮＯＴゲートとを接続し、補充サブ回路を取得するステップと、
前記候補サブ回路及び前記補充サブ回路に基づいて、前記第１の量子回路を決定するステップと、を含む、請求項４に記載の方法。
【請求項6】
前記補充Ｒ量子ゲートは１番目の量子ビット系列に基づいて決定され、前記補充ＣＮＯＴゲートの制御ビットは番号情報が１である量子ビットであり、前記補充ＣＮＯＴゲートの目標ビットは番号情報がｎである量子ビットであり、ｊ番目の前記第１の量子ビット系列のマッチＣＮＯＴゲートの制御ビットに対応する番号情報はｎ及びｊから計算され、ｊ番目の前記第１の量子ビット系列のマッチＣＮＯＴゲートの目標ビットは番号情報がｎである量子ビットである、請求項５に記載の方法。
【請求項7】
前記ｎ個の量子ビットの番号情報に基づいて、前記基準対角ユニタリ行列に対応する第２の量子回路を決定するステップは、前記基準対角ユニタリ行列に対応する実装すべき対角ユニタリ行列を決定するステップであって、前記実装すべき対角ユニタリ行列はｎ－１個の量子ビットに対応する、ステップと、
変換回路により前記実装すべきユニタリ行列を分解し、置換対角ユニタリ行列を取得するステップであって、前記変換回路は、前記実装すべきユニタリ行列に対応する第１の量子ビット集合における量子状態を第２の量子ビット集合における量子状態に置換するために使用される、ステップと、
前記ｎ個の量子ビットの前記番号情報に基づいて、前記置換対角ユニタリ行列に対応する置換量子回路を決定するステップと、
前記変換回路と、前記置換量子回路と、前記変換回路に対応する逆変換回路との接続結果を、前記第２の量子回路として決定するステップであって、前記逆変換回路は、第２の量子ビット集合における量子状態を前記第１の量子ビット集合における量子状態に置換するために使用される、ステップと、を含む、請求項４に記載の方法。
【請求項8】
前記基準対角ユニタリ行列について複数の量子ビット系列を生成するステップは、ｊ番目の量子ビット系列の反転すべき量子ビットを決定し、前記反転すべき量子ビットにおける要素を反転し、ｊ＋１番目の量子ビット系列を取得するステップであって、２≦ｊ≦２ｎ－１、１番目の量子ビット系列は、ｎ－１個の第２の要素を配列することによって得られる、ステップと、
反復のｊの値が２ｎ－１となる場合、２ｎ－１個の量子ビット系列を前記基準対角ユニタリ行列の複数の前記量子ビット系列として決定するステップと、を含む、請求項４に記載の方法。
【請求項9】
前記連結グラフの制限に従って、前記ｎ個の量子ビットにそれぞれ対応する番号情報を決定するステップは、前記連結グラフから目標木を抽出するステップであって、前記目標木は前記連結グラフにおける任意の１つの全域木であり、各量子ビットは前記目標木における１つのノードに対応する、ステップと、
前記目標木における各ノードに番号を付け、前記各ノードに対応するノード番号を取得するステップと、
前記各ノードに対応するノード番号を、各ノードに対応する量子ビットの番号情報として決定するステップと、を含む、請求項３に記載の方法。
【請求項10】
前記目標木における各ノードに番号を付け、前記各ノードに対応するノード番号を取得するステップは、前記目標木における各ノードについて初期化番号を生成するステップと、
前記ノード番号がｎ－ｋ＋２であるノードについて子ノードが存在せず、或いは番号が初期化番号である子ノードが存在しない場合、ノード番号を有するノードから検索条件を満たす目標ノードを検索し、前記目標ノードの最も左側の子ノードのノード番号をｎ－ｋ＋１として決定するステップであって、前記検索条件は、番号が最大であり、且つ番号が初期化番号である子ノードが存在するノードであり、３≦ｋ≦ｎ、前記ノード番号ｎであるノードは前記目標木の根ノードであり、前記ノード番号がｎ－１であるノードは前記根ノードの最も左側のノードである、ステップと、
前記ノード番号がｎ－ｋ＋２であるノードについて子ノードが存在し、且つ前記子ノードの番号が初期化番号である場合、前記番号が初期化番号である子ノードのうちの最も左側の子ノードのノード番号をｎ－ｋ＋１として決定するステップと、を含む、請求項９に記載の方法。
【請求項11】
量子回路の最適化装置であって、最適化すべき量子回路を処理すべきユニタリ行列に変換し、前記処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得する行列分解モジュールと、
各前記量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解する制御ゲート分解モジュールと、
連結グラフの制限に従って、各前記量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定する回路実装モジュールと、
第２の数の前記マッチ量子回路と第３の数の前記単一量子ビットゲートとを整合し、各前記量子ビット均一制御ゲートの目標量子回路を取得し、第１の数の前記目標量子回路を接続し、最適化後の量子回路を取得する接続整合モジュールと、を含む、装置。
【請求項12】
請求項１乃至１０の何れかに記載の量子回路の最適化方法により実現される最適化量子回路を含む、量子計算機器。
【請求項13】
実行可能な命令が記憶されたメモリと、前記メモリに記憶された実行可能な命令を実行する際に、請求項１乃至１０の何れかに記載の量子回路の最適化方法を実現するプロセッサと、を含む、電子機器。
【請求項14】
プロセッサにより実行される際に、請求項１乃至１０の何れかに記載の量子回路の最適化方法を実現する、コンピュータプログラム。【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２２年７月２６日に出願した出願番号が２０２２１０８８５９９４．４である中国特許出願に基づく優先権を主張し、該中国特許出願の全ての内容を参照により本発明に援用する。
【0002】
本発明は、量子計算技術に関し、特に量子回路の最適化方法、装置、電子機器、コンピュータ読み取り可能な記憶媒体及びコンピュータプログラム製品に関する。
【背景技術】
【0003】
量子回路における量子ゲートの数は量子アルゴリズムの実行時間と関連しており、演算効率を向上させ続けるために、量子アルゴリズムの実行時間をさらに低減させるように、量子回路を最適化してもよい。
【0004】
しかし、超伝導量子デバイスにおける量子回路には、無制限、経路制限、木制限、連結グラフの制限などの様々な制約が存在するため、任意のユニタリ行列の回路実装では、既存の回路制限のない量子回路に基づいて一般化すると、量子回路の最適化効果が低下してしまう。
【発明の概要】
【0005】
本発明の実施例は、量子回路の最適化効果を向上させることができる、量子回路の最適化方法、装置、電子機器、コンピュータ読み取り可能な記憶媒体及びコンピュータプログラム製品を提供する。
【0006】
本発明の実施例の技術的手段は、以下の通りである。
【0007】
本発明の実施例では、電子機器が実行する、量子回路の最適化方法であって、最適化すべき量子回路を処理すべきユニタリ行列に変換し、前記処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得するステップと、各前記量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解するステップと、連結グラフの制限に従って、各前記量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定するステップと、第２の数の前記マッチ量子回路と第３の数の前記単一量子ビットゲートとを整合し、各前記量子ビット均一制御ゲートの目標量子回路を取得するステップと、第１の数の前記目標量子回路を接続し、最適化後の量子回路を取得するステップと、を含む、方法を提供する。
【0008】
本発明の実施例では、量子回路の最適化装置であって、最適化すべき量子回路を処理すべきユニタリ行列に変換し、前記処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得する行列分解モジュールと、各前記量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解する制御ゲート分解モジュールと、連結グラフの制限に従って、各前記量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定する回路実装モジュールと、第２の数の前記マッチ量子回路と第３の数の前記単一量子ビットゲートとを整合し、各前記量子ビット均一制御ゲートの目標量子回路を取得し、第１の数の前記目標量子回路を接続し、最適化後の量子回路を取得する接続整合モジュールと、を含む、装置を提供する。
【0009】
本発明の実施例では、本発明の実施例に係る量子回路の最適化方法により実現される最適化量子回路を含む、量子計算機器を提供する。
【0010】
本発明の実施例では、実行可能な命令が記憶されたメモリと、前記メモリに記憶された実行可能な命令を実行する際に、本発明の実施例に係る量子回路の最適化方法を実現するプロセッサと、を含む、電子機器を提供する。
【0011】
本発明の実施例では、実行可能な命令が記憶されたコンピュータ読み取り可能な記憶媒体であって、前記実行可能な命令は、プロセッサにより実行される際に、本発明の実施例に係る量子回路の最適化方法を実現する、記憶媒体を提供する。
【0012】
本発明の実施例では、コンピュータプログラム又は命令を含むコンピュータプログラム製品であって、前記コンピュータプログラム又は命令は、プロセッサにより実行される際に、本発明の実施例に係る量子回路の最適化方法を実現する、コンピュータプログラム製品を提供する。
【0013】
本発明の実施例は、以下の有利な効果を有する。電子機器は、最適化すべき量子回路を変換して得られた処理すべきユニタリ行列に対して反復分解を行い、分解により得られた量子ビット均一制御ゲートを分解し、量子ビット対角ユニタリ行列及び単一量子ビットゲートを取得する。最適化すべき量子回路の構造が比較的に複雑であり、機能を変えず、且つ連結グラフの制限を受ける前提で最適化すべき量子回路を最適化することができず、一方、量子ビット対角ユニタリ行列の量子回路の実装プロセスが比較的に簡単である。従って、量子回路の最適化問題を量子ビット対角ユニタリ行列の量子回路の実装問題に変換することで、量子回路の最適化を高効率に実現することができる。また、連結グラフの制限に従って、量子ビット対角ユニタリ行列についてマッチ量子回路を決定し、マッチ量子回路と単一量子ビットゲートとを整合して最適化量子回路を取得する。従って、連結グラフの制限の下で最適化された量子回路、即ち、演算速度がより速い最適化量子回路を取得し、量子回路の最適化の効果を向上させ、量子回路の最適化により量子計算効率を向上させることができる。
【図面の簡単な説明】
【0014】
【図1】グラフ制限の概略図である。
【図2】本発明の実施例に係る量子回路の最適化システムのアーキテクチャの概略図である。
【図4】本発明の実施例に係る量子回路の最適化方法の概略的なフローチャートである。
【図5】本発明の実施例に係るｎ－量子ビット均一制御ゲートの概略図である。
【図6】本発明の実施例に係る量子ビット均一制御ゲートの分解の概略図である。
【図7】本発明の実施例に係る連結グラフの概略図である。
【図8】本発明の実施例に係る処理すべきユニタリ行列の分解結果の概略図である。
【図9】本発明の実施例に係る量子回路の最適化方法のもう１つの概略的なフローチャートである。
【図10】本発明の実施例に係る量子回路の最適化方法のさらにもう１つの概略的なフローチャートである。
【図11】本発明の実施例に係るマッチ量子回路の概略図である。
【図12】本発明の実施例に係る量子ビットの番号付けの概略図である。
【図13】本発明の実施例に係る経路制限での制御ＮＯＴ（ＣＮＯＴ）ゲートの回路実装の概略図である。
【発明を実施するための形態】
【0015】
本発明の目的、技術的手段及び利点をより明確にするために、以下は、図面を参照しながら本発明の実施例をさらに詳細に説明する。説明される実施例は、本発明を制限するものではなく、当業者は、創造的な作業を行うことなく得られる他の全ての実施例は、本発明の保護の範囲に属する。
【0016】
以下の説明では、言及される「幾つかの実施例」は、全ての可能な実施例のサブセットを説明しているが、「幾つかの実施例」は、全ての可能な実施例の同一又は異なるサブセットであってもよく、矛盾しない限り、互いに組み合わせられてもよい。
【0017】
以下の説明では、言及される用語「第１の」、「第２の」、「第３の」は、単なる類似のオブジェクトを区別するためのものであり、オブジェクトの特定の順序を表すものではない。なお、「第１の」、「第２の」、「第３の」は、許可されている場合に、記載される本発明の実施例が本明細書に図示又は記載されているもの以外の順序で実施できるように、特定の順序又は前後の順序を交換されてもよい。
【0018】
特に明記されていない限り、ここで使用される全ての技術用語及び科学用語は、当業者が通常理解できる意味と同一である。本明細書で使用される用語は、単なる本発明の実施例を説明するためのものであり、本発明を制限するものではない。
【0019】
本発明の実施例をさらに詳細に説明する前に、本発明の実施例に含まれる名詞及び用語を説明し、本発明の実施例に含まれる名詞及び用語は、以下の解釈に適している。
【0020】
（１）量子計算（Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔａｔｉｏｎ）：量子状態の重ね合わせ及びエンタングルメントなどの性質を利用して、計算タスクを高速に実行する計算方法の１つである。
【0021】
（２）量子回路（Ｑｕａｎｔｕｍ Ｃｉｒｃｕｉｔ）：量子計算の記述モデルの１つであり、量子ビットと量子ビット上の量子操作を含む。量子回路は、一連の量子ゲートと測定シーケンスを含み、量子ゲートは計算を実行するために用いられ、測定シーケンスは計算結果を測定するために用いられる。
【0022】
（３）量子ビット（Ｑｕｂｉｔ）：量子情報の担持形式である。量子計算において、量子情報の単位は量子ビットであり、量子ビットは古典ビットに類似しているが、物理原子の量子的特性を加えたものである。
【0023】
（４）量子ゲート（Ｑｕａｎｔｕｍ Ｇａｔｅ）：少量の量子ビットを操作する基本的な量子回路である。量子ゲートは量子回路の基礎であり、論理ゲートとデジタル回路との関係のようである。量子ゲートは１つ又は２つの量子ビットに対して動作し、１つの量子ビットに対して動作する量子ゲートは単一量子ビットゲートであり、２つの量子ビットに対して動作する量子ゲートはダブル量子ビットゲートである。以下は、幾つかの量子ゲート及びその定義を次の表１に示す。
【0024】
表１ 量子ゲート
【0025】
【表1】
【0026】
（６）連結グラフ：１つの無向グラフにおいて、ノードｉからノードｊまでは経路でつながる場合、ノードｉとノードｊとが連結していると言う。無向グラフにおける任意の２つのノードが連結している場合、無向グラフは連結グラフと称される。
【0027】
量子計算は、計算タスクを高速に完成する特徴があるため、幾つかの古典コンピュータが解決し難い問題を解決することができる。例えば、素因数分解問題（ｉｎｔｅｇｅｒ ｆａｃｔｏｒｉｎｇ ｐｒｏｂｌｅｍ）ついて、量子計算を用いることで計算効率を指数的に向上させることができる。
【0028】
量子回路における量子ゲートの数は量子アルゴリズムの実行時間に対応しているため、演算効率を向上させ続けるために、量子アルゴリズムの実行時間をさらに低減させるように、量子回路を最適化してもよい。
【0029】
ノイジー中間スケール量子時代（ＮＩＳＱ ｅｒａ：Ｎｏｉｓｙ ｉｎｔｅｒｍｅｄｉａｔｅ－ｓｃａｌｅ ｑｕａｎｔｕｍ Ｅｒａ）において、超伝導量子デバイスにおけるダブル量子ビットゲート（例えばＣＮＯＴゲート）の実装が制限され、例えば、特定の量子ビットペアに作用することのみを許可し、このような制限は、本発明の実施例ではグラフ制限と称される。
【0030】
図１は、グラフ制限の概略図である。例えば、図１におけるグラフ制限は、経路制限１－１、木制限１－２及びレンガ壁形状制限１－３を含む。図１におけるノードは、量子ビットを表し、辺は、量子ビットの接続関係を表し、グラフ制限は、接続された２つの量子ビットにのみダブル量子ビットゲートを適用することである。例えば、経路制限１－１において、０と１は接続されており、０と１はＣＮＯＴゲートを適用でき、０と４は接続されておらず、０と４はＣＮＯＴゲートを適用できない。木制限１－２において、１と３は接続されており、１と３はＣＮＯＴゲートを適用でき、２と６は接続されておらず、２と６はＣＮＯＴゲートを適用できない。レンガ壁形状制限１～３において、４と１５は接続されており、４と１５はＣＮＯＴゲートを適用でき、１５と１６は接続されておらず、１５と１６はＣＮＯＴゲートを適用できない。
【0031】
任意の量子回路はユニタリ行列に変換できるため、最適化された量子回路の大きさは任意のユニタリ行列の量子回路の実装問題に変換できる。従って、グラフ制限Ｇ＝（Ｖ，Ｅ）の下で量子状態調製の問題は、任意のユニタリ行列
（外１）
について、ｎ－量子ビット回路ＣＵＳが以下の式
（外１）
について、ｎ－量子ビット回路ＣＵＳが以下の式
【0032】
【数1】
【0033】
ここで、
（外２）
は量子状態を表し、ｎ－量子ビット回路ＣＵＳは単一量子ビットゲートとＣＮＯＴゲートを含み、且つＣＮＯＴゲートの配置はＧ＝（Ｖ，Ｅ）の制限を受ける。即ち、量子回路の設計では、単一量子ビットゲートとＣＮＯＴゲートのみを使用することを許可し、且つＣＮＯＴが２つの隣接する量子ビットにのみ作用することを許可する。
（外２）
【0034】
関連技術では、量子回路の最適化問題について、回路制限がない場合の任意のユニタリ行列の量子回路の実装、及び経路制限での特殊問題の量子回路の実装を解決し、そして、この回路制限のない量子回路に基づいて一般化して最適な量子回路を得る。しかし、超伝導量子デバイスにおける量子回路は様々な制約、例えば無制限、経路制限、木制限、連結グラフの制限等のグラフ制限が存在するため、任意のユニタリ行列の回路実装について、既存の回路制限のない量子回路に基づいて一般化すると、漸進的な意味での最適な量子回路を得ることが困難となり、最終的に量子回路の最適化効果が低下してしまう。
【0035】
本発明の実施例は、量子回路の最適化効果を向上させることができる、量子回路の最適化方法、装置、電子機器、コンピュータ読み取り可能な記憶媒体及びコンピュータプログラム製品を提供する。以下は、本発明の実施例に係る量子回路の最適化のための電子機器の例示的な応用を説明する。本発明の実施例に係る電子機器は、様々なタイプの端末として実施されてもいし、サーバとして実施されてもよい。以下は、電子機器をサーバとして実装される場合の例示的な応用について説明する。
【0036】
図２は、本発明の実施例に係る量子回路の最適化システムのアーキテクチャの概略図である。図２に示すように、量子回路の最適化応用をサポートするために、量子回路の最適化システム１００において、端末４００と量子計算機器５００とがネットワーク３００を介してサーバ２００に接続され、ネットワーク３００は、広域ネットワーク若しくはローカルエリアネットワーク、又は両方の組み合わせであってもよい。
【0037】
端末４００は、解決すべき問題に応じて、最適化すべき量子回路を生成し、最適化すべき量子回路をサーバ２００に送信する。
【0038】
サーバ２００は、最適化すべき量子回路を処理すべきユニタリ行列に変換し、処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得し、各量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解し、連結グラフの制限に従って、各量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定し、第２の数のマッチ量子回路と第３の数の単一量子ビットゲートとを整合し、各量子ビット均一制御ゲートの目標量子回路を取得し、第１の数の目標量子回路を接続し、最適化すべき量子回路に対応する最適化後の量子回路を取得し、量子回路の最適化プロセスを実現する。
【0039】
サーバ２００は、最適化された量子回路を量子計算機器５００に適用し（例えば、最適化された量子回路を量子チップの製造装置に伝送し、最適化された量子回路に対応する量子チップを製造し、量子チップの配置に基づいて量子計算機器を取得する）、最適化された量子回路により量子計算機器５００の演算効率を向上させる。
【0040】
幾つかの実施例では、サーバ２００は、独立した物理サーバであってもよいし、複数の物理サーバからなるサーバクラスタ又は分散型システムであってもよいし、クラウドサービス、クラウドデータベース、クラウドコンピューティング、クラウド関数、クラウドストレージ、ネットワークサービス、クラウド通信、ミドルウェアサービス、ドメインネームサービス、セキュリティサービス、コンテン配信ネットワーク（ＣＤＮ：Ｃｏｎｔｅｎｔ Ｄｅｌｉｖｅｒｙ Ｎｅｔｗｏｒｋ）、及びビッグデータ及び人工知能プラットフォームなどの基本的なクラウドコンピューティングサービスを提供するクラウドサーバであってもよい。端末４００は、スマートフォン、タブレットコンピュータ、ノートブックコンピュータ、デスクトップパソコンなどであってもよいが、これらに限定されない。
【0041】
図３は、本発明の実施例に係る図２におけるサーバ（電子機器の１つの実装）の構成の概略図である。図３に示すサーバ２００は、少なくとも１つのプロセッサ２１０、メモリ２５０、及び少なくとも１つのネットワークインターフェース２２０を含む。サーバ２００における各構成要素は、バスシステム２４０を介して接続されている。なお、バスシステム２４０は、これらの構成要素間の接続通信を実現するために使用される。バスシステム２４０は、データバスに加えて、電源バス、制御バス及び状態信号バスを含む。なお、説明の便宜上、図３における各バスをバスシステム２４０と総称する。
【0042】
プロセッサ２１０は、例えば汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジックデバイス、ディスクリートハードウェアコンポーネントなどの信号処理機能を備えた集積回路チップであってもよい。ここで、汎用プロセッサは、マイクロプロセッサ又は任意の従来のプロセッサなどであってもよい。
【0043】
メモリ２５０は、取り外し可能なもの、取り外し不可能なもの、又はそれらの組み合わせであってもよい。例示的なハードウェアデバイスには、ソリッドステートメモリ、ハードドライブ、光学ドライブなどを含む。メモリ２５０は、好ましくは、プロセッサ２１０から物理的に離れた１つ又は複数のストレージデバイスを含む。
【0044】
メモリ２５０は、揮発性メモリ又は不揮発性メモリを含み、或いは揮発性及び不揮発性メモリの両方を含んでもよい。不揮発性メモリは、読み取り専用メモリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であってもよく、揮発性メモリは、ランダムアクセスメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であってもよい。本発明の実施例で説明されるメモリ２５０は、任意の適切なタイプのメモリを含むことを意図している。
【0045】
幾つかの実施例では、メモリ２５０は、様々な動作をサポートするためにデータを記憶することができ、その例には、以下に例示するように、プログラム、モジュール、及びデータ構造、或いはそれらのサブセット又はスーパーセットが含まれる。
【0046】
オペレーティングシステム２５１は、様々な基本システムサービスを処理し、様々な基本サービスを実装し、ハードウェアベースのタスクを処理するためのフレームワーク層、コアライブラリ層、ドライバ層などのハードウェア関連タスクを実行するためのシステムプログラムを含む。
【0047】
ネットワーク通信モジュール２５２は、１つ又は複数の（有線又は無線）ネットワークインターフェース２２０を介して他の電子機器に到達する。ネットワークインターフェース２２０は、例えばブルートゥース、ワイヤレス互換性（ＷｉＦｉ）、及びユニバーサルシリアルバス（ＵＳＢ：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などを含む。
【0048】
幾つかの実施例では、本発明の実施例に係る量子回路の最適化装置は、ソフトウェアで実現されてもよい。図３に示すように、メモリ２５０に記憶された量子回路の最適化装置２５５は、プログラム及びプラグインなどの形態のソフトウェアであってもよく、行列分解モジュール２５５１、制御ゲート分解モジュール２５５２、回路実装モジュール２５５３及び接続整合モジュール２５５４を含む。これらのモジュールは、論理的であるため、実現された機能に従って任意の組み合わせ又はさらなる分割を行ってもよい。以下は、モジュールの機能を説明する。
【0049】
他の幾つかの実施例では、本発明の実施例に係る量子回路の最適化装置は、ハードウェアで実現されてもよい。一例として、本発明の実施例に係る量子回路の最適化装置は、ハードウェア復号化プロセッサの形態のプロセッサを採用してもよく、本発明の実施例に係る量子回路の最適化方法を実行するようにプログラミングされる。例えば、ハードウェア復号化プロセッサの形態のプロセッサは、１つ又は複数の特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＤＳＰ、プログラマブル論理デバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、複合プログラマブル論理デバイス（ＣＰＬＤ：Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）又は他の電子部品を採用してもよい。
【0050】
幾つかの実施例では、端末又はサーバは、コンピュータプログラムを実行することによって、本出願の実施例に係る量子回路の最適化方法を実現してもよい。例えば、コンピュータプログラムは、オペレーティングシステムにおけるオリジナルプログラム又はソフトウェアモジュールであってもよいし、ローカル（Ｎａｔｉｖｅ）アプリケーションプログラム（ＡＰＰ：Ａｐｐｌｉｃａｔｉｏｎ）、即ち、例えば回路最適化ＡＰＰなどのオペレーティングシステムにインストールして実行する必要のあるプログラムであってもよいし、アプレット、即ち、ブラウザ環境にダウンロードするだけで実行可能なプログラムであってもよいし、任意のＡＰＰに埋め込むことのできるアプレットであってもよい。言い換えれば、上記のコンピュータプログラムは、任意の形式のアプリケーションプログラム、モジュール又はプラグインソフトウェアであってよい。
【0051】
本発明の実施例は量子計算機器を提供し、該量子計算機器は最適化された量子回路を含み、該最適化された量子回路は本発明の実施例に係る量子回路の最適化方法により実現される。
【0052】
本発明の実施例に係る量子回路の最適化方法を説明する前に、まず本発明の実施例に関連する基本的な符号について説明する。［ｎ］は集合｛１，２，…，ｎ｝を表す。
【0053】
（外３）
はバイナリ領域を表し、
（外４）
はバイナリ領域での加算を表し、任意のｘ＝（ｘ１，…，ｘｎ）Ｔ，ｙ＝（ｙ１，…，ｙｎ）Ｔ∈｛０，１｝ｎについて、内積
（外５）
、ここで、加算及び乗算は何れもバイナリ領域で定義される。０ｎは長さｎであり、且つ要素が全て０であるベクトルを表し、１ｎは長さがｎであり、且つ要素が全て１であるベクトルを表す。集合Ｓは量子ビットの番号情報の集合であり、
（外６）
は量子状態
（外７）
が集合Ｓにおける量子ビットからなることを表し、Ｓ＝｛ｑ｝である場合、
（外８）
を
（外９）
として簡単に記載する。集合Ｓ、Ｔが
（外１０）
を満たす場合、
（外１１）
として定義する。
（外４）
（外５）
（外６）
（外７）
（外８）
（外９）
（外１０）
（外１１）
【0054】
以下は、本発明の実施例に係る電子機器の例示的な応用及び実装、並びに関連する基本的な符号を参照しながら、本発明の実施例に係る量子回路の最適化方法を説明する。図４は、本発明の実施例に係る量子回路の最適化方法の概略的なフローチャートである。図４に示すステップを参照しながら該方法を説明する。
【0055】
Ｓ１０１：最適化すべき量子回路を処理すべきユニタリ行列に変換し、処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得する。
【0056】
本発明の実施例は、連結グラフの制限の下で、最適化すべき量子回路を最適化するシナリオで実現される。最適化すべき量子回路を最適化することによって、最適化すべき量子回路と同様な機能を達成することができると共に、量子ゲートがより少ない（言い換えれば、必要な計算時間がより少ない）最適化された量子回路を得ることができる。各量子回路は、対応するユニタリ行列を有し、本発明の実施例では、電子機器は、処理すべき量子回路に対してユニタリ行列の変換を行い、得られたユニタリ行列は処理すべきユニタリ行列である。最適化すべき量子回路の構造が比較的に複雑であり、機能を変えず、且つ連結グラフの制限を受ける前提で最適化すべき量子回路を最適化することが難しく、一方、ユニタリ行列の量子回路の実装プロセスが比較的に簡単であるため、本発明の実施例では、最適化された量子回路の大きさを任意のユニタリ行列の量子回路の実装問題に変換することである。
【0057】
なお、最適化すべき量子回路が作用する量子ビットの数は、実際の状況に応じて設定されてもよく、例えばｎ（ｎは正の整数である）として設定されてもよい。本発明の実施例では、最適化すべき量子回路をｎ個の量子ビットに適用することを一例とすると、最適化すべき量子回路の最適化のプロセスを説明する。
【0058】
最適化すべき量子回路がｎ個の量子ビットに作用する場合、処理すべきユニタリ行列はｎ－量子ビットユニタリ行列である。従って、最適化すべき量子回路の最適化問題は、連結グラフ制限の下でｎ－量子ビットユニタリ行列の対応する量子回路を実装することである。
【0059】
なお、処理すべきユニタリ行列から反復分解により得られた量子ビット均一制御ゲートに対応する量子ビットの数は、処理すべきユニタリ行列に対応する量子ビットの数と同一である。即ち、処理すべきユニタリ行列がｎ－量子ビットユニタリ行列である場合、電子機器は、ｎ－量子ビットユニタリ行列に対してｎ回の反復分解を行い、毎回の反復分解の時に１つ又は複数のｎ－量子ビット均一制御ゲート（ＵＣＧ：ｎ－ｑｕｂｉｔ Ｕｎｉｆｏｒｍｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｇａｔｅ）及び分解を続ける必要のある量子ビットユニタリ行列を取得し、電子機器は、得られた量子ビットユニタリ行列を引き続き分解し、このように反復し、ｎ回の反復分解を完成する時まで、第１の数のｎ－量子ビット均一制御ゲートを取得する。
【0060】
なお、ｎ－量子ビット均一制御ゲートの役割は、２ｎ－１種類の異なる制御の下で、目標ビットに異なる単一量子ビットゲートを適用することである。例えば、図５は、本発明の実施例に係るｎ－量子ビット均一制御ゲートの概略図である。集合Ｓ＝｛ｓ１，ｓ２，…，ｓｎ－１｝は、制御ビット量子ビットの番号を表し、ｔは、目標ビット量子ビットの番号を表し、ｎ－量子ビット均一制御ゲートＶｔ
Ｓは、一連の単一量子ビットゲート
（外１２）
を含み、回転ゲートＲｚ（θ）の場合、Ｖｔ
Ｓは、ｎ－量子ビット対角ユニタリ行列であり、Λｔ
Ｓとして表される。
（外１２）
【0061】
幾つかの実施例では、ステップＳ１０１における処理すべきユニタリ行列に対して反復分解を行うステップは、ｉを順次増加する正の整数とし、１≦ｉ≦ｎ、ｎを量子ビット数とし、ｉ回目の反復の初期ユニタリ行列に対して行列分解を行い、ｉ回目の反復の分解結果を取得する処理であって、１回目の反復の初期ユニタリ行列は、処理すべきユニタリ行列である、処理と、ｉ回目の反復の分解結果からｉ回目の反復の量子ビット均一制御ゲート及びｉ回目の反復の生成ユニタリ行列を抽出する処理と、ｉ回目の反復の生成ユニタリ行列をｉ＋１回目の反復の初期ユニタリ行列として決定する処理と、を反復的に実行するステップと、ｎ回の反復により取得された２ｎ－１個の量子ビット均一制御ゲートを第１の数の量子ビット均一制御ゲートとして決定するステップとにより実現されてもよい。
【0062】
なお、ｉは順次増加する正の整数であり、１≦ｉ≦ｎ、ｎは量子ビットの数である。ｉ回目の反復の量子ビット均一制御ゲートにおけるｉ番目のビットは目標ビットであり、残りのｎ－１ビットは全て制御ビットであり、ｉ回目の反復の生成ユニタリ行列に対応する量子ビットはｉ回目の反復の初期ユニタリ行列に対応する量子ビットよりも１つ減少する。
【0063】
例えば、任意のｎ－量子ビットユニタリ行列（即ち、処理すべきユニタリ行列）に対応するｎ個の量子ビットがそれぞれ｛１，２，…，ｎ｝と表される場合、電子機器は、ｎ－量子ビットユニタリ行列に対してｃｏｓｉｎｅ－ｓｉｎｅ分解（即ち、行列分解）を行い、以下のような形式の分解結果を取得してもよい。
【0064】
【数2】
（外１３）
（外１４）
（外１５）
（外１６）
【0065】
（外１７）
は、目標ビットが１番目の量子ビットであるｎ－量子ビット均一制御ゲート（即ち、１回目の反復の量子ビット均一制御ゲート）であり、Ｖ１
［ｎ］－｛１｝と表されるため、１回目の反復のｃｏｓｉｎｅ－ｓｉｎｅ分解は以下のように記述されてもよい。
【0066】
【数3】
【0067】
【数4】
（外１８）
（外１９）
（外２０）
（外２１）
（外２２）
（外２３）
（外２４）
【0068】
【数5】
（外２５）
（外２６）
【0069】
このように、ｉがｎになるまで反復を繰り返すと、Ｕの最終的な展開式を取得することができ、該展開式は、２ｎ－１個のｎ－量子ビット均一制御ゲートの冪乗により得られる。従って、Ｕは次のように記述されてもよい。
【0070】
【数6】
（外２７）
（外２８）
【0071】
例えば、図８は、本発明の実施例に係る処理すべきユニタリ行列の分解結果の概略図である。処理すべきユニタリ行列は３つの量子ビット（１、２、３と表される）に対応し、即ち、処理すべきユニタリ行列は３－量子ビットユニタリ行列である。電子機器は、３－量子ビットユニタリ行列を分解して、７個の３－量子ビット均一制御ゲート、即ち、Ｖ３
［２］（目標ビットは３番目の量子ビットであり、制御ビットは１番目の量子ビットと２番目の量子ビットである）、Ｖ２
｛１，３｝（目標ビットは２番目の量子ビットであり、制御ビットは１番目の量子ビットと３番目の量子ビットである）、Ｖ３
［２］
、Ｖ１
｛２，３｝（目標ビットは１番目の量子ビットであり、制御ビットは２番目の量子ビットと３番目の量子ビットである）、Ｖ３
［２］、Ｖ２
｛１，３｝及びＶ３
［２］を取得してもよい。
【0072】
上述したように、電子機器は、連結グラフの制限の下でｎ－量子ビット均一制御ゲートの回路を実装するだけで、連結グラフの制限の下で処理すべきユニタリ行列の量子回路を実装することができる。
【0073】
Ｓ１０２：各量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解する。
【0074】
量子ビット均一制御ゲートにおける任意の対角行列（主対角線以外の要素が全て０である行列）は何れも回転ゲートＲｚ（θ）、ＨａｄｍａｒｄゲートＨ、位相ゲートＳ及び逆位相ゲート
（外２９）
に分解できるため、電子機器は、各対角行列を分解することによって、量子ビット均一制御ゲートに対する分解を実現し、量子ビット対角ユニタリ行列と単一量子ビットゲートを取得する。また、単一量子ビットゲートの量子回路は既知であるため、本発明の実施例では、処理すべきユニタリ行列の反復分解と、量子ビット均一制御ゲートの分解とに基づいて、処理すべきユニタリ行列の実装問題を量子ビット対角ユニタリ行列の回路実装問題にさらに変換する（対角ユニタリ行列はユニタリ行列と比べてより実現しやすい）。
（外２９）
【0075】
以下に式（１）～（３）を参照しながら量子ビット均一制御ゲートの分解プロセスを具体的に説明する。
【0076】
任意のｎ－量子ビット均一制御ゲートの各対角要素は、式（１）に示す対角行列である。
【0077】
【数7】
【0078】
任意の対角行列Ｕｋについて、式（２）のような分解を行ってもよい。
【0079】
【数8】
（外３０）
【0080】
このため、任意のｎ－量子ビット均一制御ゲートは式（３）に示す形式に分解されてもよい。
【0081】
【数9】
（外３１）
（外３２）
（外３３）
（外３４）
【0082】
例えば、図６は、本発明の実施例に係る量子ビット均一制御ゲートの分解の概略図である。電子機器は、処理すべきユニタリ行列から分解されたｎ－量子ビット均一制御ゲートＶｔ
Ｓを分解し（集合Ｓ＝｛ｓ１，ｓ２，…，ｓｎ－１｝は制御ビット量子ビットの番号を表し、ｔは目標ビット量子ビットの番号を表す）、３つのｎ－量子ビット対角ユニタリ行列、即ち、Λｔ
Ｓ（１）、Λｔ
Ｓ（２）及びΛｔ
Ｓ（３）（ここで、Λｔ
Ｓ（１）は式（３）におけるＡ６に対応し、Λｔ
Ｓ（２）は式（３）におけるＡ４に対応し、Λｔ
Ｓ（３）は式（３）におけるＡ１とＡ２との併合（即ちＡ１・Ａ２）である）、並びに４つの単一量子ビットゲート（式（３）における左から右へのそれぞれの
（外３５）
、Ｈ、ＨとＳである）を取得する。このように、電子機器は、ｎ－量子ビット対角ユニタリ行列Λｔ
Ｓ（１）、Λｔ
Ｓ（２）及びΛｔ
Ｓ（３）の回路、即ち、Ｒ１、Ｒ２及びＲ３を実現するだけで、ｎ－量子ビット均一制御ゲートＶｔ
Ｓの回路Ｕを実現することができる。
（外３５）
【0083】
上述したように、Ｓ１０２においてｎ－量子ビット均一制御ゲートをｎ－量子ビット対角ユニタリ行列に分解することによって、ｎ－量子ビット対角ユニタリ行列のマッチ量子回路を実装するだけで、ｎ－量子ビット均一制御ゲートの目標量子回路を取得することができるため、処理すべきユニタリ行列の連結グラフの制限下の量子回路を取得することができる。
【0084】
Ｓ１０３：連結グラフの制限に従って、各量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定する。
【0085】
本発明の実施例では、電子機器は、連結グラフの制限の下で、量子ビット対角ユニタリ行列の回路を実装する必要があり、得られた回路をマッチ量子回路と表記する。電子機器は、連結グラフに従ってｎ個の量子ビットに対して番号情報を決定し、番号情報に基づいて量子ビットペアを決定し、量子ビットペアに応用するダブル量子ビットゲートにより、再帰的に量子ビット対角ユニタリ行列のマッチ量子回路を実装する。
【0086】
なお、連結グラフに含まれる任意の２つのノードは連結されており、即ち、任意の２つのノードの間には辺が接続されており、ここで、連結グラフにおけるノードは量子ビットに１対１で対応しており、即ち、連結グラフにおけるノードは量子ビットを表す。連結グラフの制限とは、量子回路におけるダブル量子ビットゲートが、連結グラフにおいて辺で連結された２つの量子ビットにのみ作用することを許可することを意味する。例えば、図７は、本発明の実施例に係る連結グラフの概略図である。連結グラフＧ＝（Ｖ，Ｅ）におけるＶ＝｛ｑ１，ｑ２，…，ｑｎ｝は連結グラフにおけるｎ個のノードの集合を表し、Ｅは連結グラフにおける辺の集合を表す。連結グラフＧのノードが量子回路における量子ビットを表す場合、連結グラフＧの制限下では、量子ビットペア（ｑ１，ｑ２），（ｑ２，ｑ３），（ｑ２，ｑ４），（ｑ４，ｑ５）の間に辺で接続されているため、ダブル量子ビットゲート（例えばＣＮＯＴゲート）が量子ビットペア（ｑ１，ｑ２），（ｑ２，ｑ３），（ｑ２，ｑ４），（ｑ４，ｑ５）にのみ作用することを許可する。
【0087】
連結グラフに基づいて得られた番号情報は１つの利点があり、即ち、番号情報がｋ∈［ｎ］（［ｎ］はｎ個の量子ビットの番号情報の集合である）の量子ビットから番号情報がｎである量子ビットまでの距離がｎ－ｋ超えないため、経路制限下でダブル量子ビットゲートが回路実装される場合の回路サイズを制限することができ、マッチ量子回路のサイズを制限することができる。
【0088】
以下は、連結グラフ制約下で量子ビット対角ユニタリ行列対応のマッチ量子回路を実装するプロセスを説明する。
【0089】
図９は、本発明の実施例に係る量子回路の最適化方法のもう１つの概略的なフローチャートである。図９に示すように、幾つかの実施例では、異なるｎ量子ビット均一制御ゲートの制御ビット、目標ビットが異なる可能性があるため、異なるｎ量子ビット均一制御ゲートから分解されたｎ－量子ビット対角ユニタリ行列の目標ビット、制御ビットが異なる可能性がある。一方、対角ユニタリ行列Λｋ
［ｎ］－｛ｋ｝と対角ユニタリ行列Λｌ
［ｎ］－｛ｌ｝とは、回路サイズがＯ（ｎ）以下のＣＮＯＴ回路で相互変換することができる。従って、電子機器はΛｎ
［ｎ－１］を基準対角ユニタリ行列として選択し、マッチ量子回路（即ち、基準量子回路）を決定し、ＣＮＯＴゲート変換により残余対角ユニタリ行列の変換量子回路を取得してもよい。これによって、任意のｎ－量子ビット対角ユニタリ行列のマッチ量子回路を取得することができる。Ｓ１０３の具体的な実装プロセスは、以下のように、Ｓ１０３１～Ｓ１０３５を含んでもよい。
【0090】
Ｓ１０３１：連結グラフの制限に従って、ｎ個の量子ビットにそれぞれ対応する番号情報を決定する。
【0091】
幾つかの実施例では、ステップＳ１０３１は、以下のアプローチ２により実現されてもよい。即ち、連結グラフから目標木を抽出し、目標木における各ノードに番号を付け、各ノードに対応するノード番号を取得し、各ノードに対応するノード番号を、各ノードに対応する量子ビットの番号情報として決定する。ここで、目標木は連結グラフにおける任意の１つの全域木であり、各量子ビットは前記目標木における１つのノードに対応する。
【0092】
例えば、電子機器は、連結グラフＧ＝（Ｖ，Ｅ）から任意に１つの全域木を抽出し、該全域木によりｎ個の量子ビットに番号を付ける。ここで、全域木のノードは、連結グラフＧ＝（Ｖ，Ｅ）における全てのノードであり、辺は、連結グラフＧ＝（Ｖ，Ｅ）における辺の一部であり、即ち、Ｖ（Ｇ’）＝Ｖ（Ｇ）、Ｅ（Ｇ’）⊆Ｅ（Ｇ）、ここで、Ｇ’は全域木を表し、辺の集合Ｅ（Ｇ’）を満たす全ての辺は、回路を形成することなく、全てのノードを連結することができる。
【0093】
より具体的には、アプローチ２における目標木における各ノードに番号を付け、各ノードに対応するノード番号を取得するステップは、以下のステップにより実現されてもよい。即ち、目標木における各ノードについて初期化番号を生成し、ノード番号がｎ－ｋ＋２であるノードについて子ノードが存在せず、或いは番号が初期化番号である子ノードが存在しない場合、ノード番号を有するノードから検索条件を満たす目標ノードを検索し、目標ノードの最も左側の子ノードのノード番号をｎ－ｋ＋１として決定し、ノード番号がｎ－ｋ＋２であるノードについて子ノードが存在し、且つ子ノードの番号が初期化番号である場合、番号が初期化番号である子ノードのうちの最も左側の子ノードのノード番号をｎ－ｋ＋１として決定する。
【0094】
ここで、検索条件は、番号が最大であり、且つ番号が初期化番号である子ノードが存在するノードであり、３≦ｋ≦ｎ、ノード番号ｎであるノードは目標木の根ノードであり（即ち、ｎ番目のノードが目標木の根ノードである）、ノード番号がｎ－１であるノードは根ノードの最も左側のノードである（即ち、ｎ－１番目のノードは根ノードの最も左側のノードである）。言い換えれば、電子機器は、まず全域木の根ノードにアクセスし、根ノードにｎという番号を付け、次に根ノードの最も左側の子ノードにアクセスし、該ノードにｎ－１という番号を付ける。次に、下方向にアクセスし続け、アクセスしたノードの番号がｎ－ｋ＋２である（３≦ｋ≦ｎ）場合、ノードｎ－ｋ＋２に葉ノードがなく、或いは番号が０（０は初期化番号である）の葉ノードがないとき、ノード集合｛ｎ－ｋ＋２，ｎ－ｋ＋３，…，ｎ｝（即ち、ノード番号の付いたノード）から番号が最も大きく、且つ番号が０の子ノードを持つノードを検索し、該ノードの最も左側の番号が０のノードにアクセスし、該ノードにｎ－ｋ＋１の番号を付け、該ノードｎ－ｋ＋２に番号が０の子ノードがある場合、その最も左側の番号が０の子ノードにアクセスし、該ノードにｎ－ｋ＋１の番号を付ける。
【0095】
例えば、図１２は、本発明の実施例に係る量子ビットの番号付けの概略図である。連結グラフＧついて、まず１つの全域木Ｔを抽出し、全域木Ｔにおける全てのノードの番号を０（初期化番号）とする。まず、Ｔの根ノードにアクセスし、そのノード番号を５と決定した後、ノード５の最も左側の番号０の子ノードにアクセスし、そのノード番号を４と決定する。ノード４は子ノードを持たないため、ノード５に戻り、残りの番号が０の子ノードのうちの最も左側の子ノードにアクセスし、そのノード番号を３と決定し、ノード３に番号０の子ノードが存在し、その子ノードのノード番号を２と決定する。ノード２に子ノードがないため、ノード３に戻り、ノード３に他の番号が０の子ノードがないため、ノード５に戻り続け、ノード５の残りの番号０の子ノードのうちの最も左側の子ノードにアクセスし、そのノード番号を１と決定する。これによって、５つの量子ビットの番号情報が得られ、この番号情報は、この５つの量子ビットのアクセス順序を表す。
【0096】
上記の番号付けの方式によれば、ｎ個の量子ビットを［ｎ］と表記してもよい。この番号付けの方式には、番号情報がｋ∈［ｎ］であるノードから番号情報がｎであるノードまでの距離がｎ－ｋを超えず、且つ｛ｋ，ｋ＋１，ｋ＋２，…，ｎ｝により生成されたサブグラフが連結グラフであるという利点がある。
【0097】
Ｓ１０３２：ｎ個の量子ビットの番号情報に基づいて、量子ビット対角ユニタリ行列から基準対角ユニタリ行列を抽出する。ここで、基準対角ユニタリ行列の目標ビットは番号情報がｎである量子ビットであり、制御ビットは番号情報が前のｎ－１である量子ビットである。
【0098】
Ｓ１０３３：ｎ個の量子ビットの番号情報に基づいて、基準対角ユニタリ行列に対応する基準量子回路を決定する。
【0099】
基準対角ユニタリ行列（即ち、Λｎ
［ｎ－１］）について基準量子回路を決定する前に、まず基準対角ユニタリ行列Λｎ
［ｎ－１］の標準基底での変換の定義を導入する。
【0100】
【数10】
（外３６）
（外３７）
【0101】
【数11】
（外３８）
【0102】
図１０は、本発明の実施例に係る量子回路の最適化方法のさらにもう１つの概略的なフローチャートである。幾つかの実施例では、Ｓ１０３３の具体的な実現プロセスは、以下のようなＳ１０３３ａ～Ｓ１０３３ｅを含んでもよい。
【0103】
Ｓ１０３３ａ：基準対角ユニタリ行列について複数の量子ビット系列を生成する。
【0104】
例えば、基準対角ユニタリ行列がΛｎ
［ｎ－１］である場合、電子機器は、２ｎ－１個の長さがｎ－１である量子ビット系列
（外３９）
を構築する。
（外３９）
【0105】
幾つかの実施例では、基準対角ユニタリ行列について複数の量子ビット系列を生成するステップは、以下の処理により実現されてもよい。ｊ番目の量子ビット系列の反転すべき量子ビットを決定し、反転すべき量子ビットにおける要素を反転し、ｊ＋１番目の量子ビット系列を取得する。反復のｊの値が２ｎ－１となる場合、２ｎ－１個の量子ビット系列を基準対角ユニタリ行列の複数の量子ビット系列として決定する。
【0106】
なお、２≦ｊ≦２ｎ－１、１番目の量子ビット系列は、ｎ－１個の第２の要素を配列することによって得られる。例えば、第２の要素が０である場合、第１の量子ビット系列は、ｎ－１個の０を配列したものである。反転すべき量子ビットは、ｎとｊの定規関数の値の減算により得られる。
【0107】
即ち、１番目の量子ビット系列ｃ１＝０ｎ－１、この場合、量子ビット系列ｃｊはｃｊ－１のｎ－ζ（ｊ－１）番目のビットを反転して得られる。定規関数の性質から分かるように、
（外４０）
はｃ１の１番目のビットを反転して得られ、且つ
（外４１）
となる。
（外４０）
（外４１）
【0108】
Ｓ１０３３ｂ：各量子ビット系列の末尾に第１の要素をそれぞれ追加し、複数の第１の量子ビット系列を取得し、各量子ビット系列の末尾に第２の要素をそれぞれ追加し、複数の第２の量子ビット系列を取得する。
【0109】
例えば、第１の要素を１とし、第２の要素を０としてもよい。このように、電子機器は、各長さがｎ－１の量子ビット系列を２つの長さがｎの量子ビット系列に拡張する。例えば、複数の量子ビット系列がそれぞれ００，０１，１０，１１である場合、複数の第１の量子ビット系列は００１，０１１，１０１，１１１であってもよく、複数の第２の量子ビット系列は０００，０１０，１００，１１０であってもよい。
【0110】
Ｓ１０３３ｃ：ｎ個の量子ビットの番号情報に基づいて、基準対角ユニタリ行列に対応する第１の量子回路を決定する。ここで、第１の量子回路は、複数の第１の量子ビット系列に対応する位相を標準基底に付加するために使用される。
【0111】
例えば、第１の要素が１である場合、第１の量子ビット系列に対応する位相を標準基底の量子回路に付加し、基準対角ユニタリ行列に対応する第１の量子回路を取得する。上記の定義された基準対角ユニタリ行列Λｎ
［ｎ－１］の標準基底での変換と実数集合を参照して、ステップＳ１０３３ｃにおいて、電子機器は、変換
（外４２）
を実装するための量子回路を決定する。ここで、ｃは複数の量子ビット系列の総称を意味し、ｃ１は各量子ビット系列の末尾部分にそれぞれ１を追加して得られた第１の量子ビット系列の総称を意味し、αｃ１は第１の量子ビット系列により構成された実数集合である。
（外４２）
【0112】
より具体的には、Ｓ１０３３ｃは、以下の処理により実現されてもよい。ｎ個の量子ビットの番号情報に基づいて、ｊ番目の第１の量子ビット系列のマッチＣＮＯＴゲートを決定し、ｊ＋１番目の第１の量子ビット系列に基づいて、ｊ番目の第１の量子ビット系列のマッチＣＮＯＴゲートの後に適用するマッチＲ量子ゲートを構築し、ｊが２ｎ－１－１となる場合、２ｎ－１－１個のマッチＣＮＯＴゲートとマッチＲ量子ゲートとを交互に接続し、候補サブ回路を取得し、補充Ｒ量子ゲート及び補充ＣＮＯＴゲートを決定し、補充Ｒ量子ゲートと補充ＣＮＯＴゲートとを接続し、補充サブ回路を取得し、候補サブ回路及び補充サブ回路に基づいて、第１の量子回路を決定する。ここで、ｊは順次増加する正の整数であり、１≦ｊ≦２ｎ－１－１、２ｎ－１は第１の量子ビット系列の数である。
【0113】
ここで、マッチＣＮＯＴゲートの目標ビットは番号情報がｎである量子ビットであり、制御ビットは番号情報がｎ－ζ（ｊ）である量子ビットである。即ち、電子機器は、番号情報がｎである量子ビットと番号情報がｎ－ζ（ｊ）（ζ（ｊ）は上記の定規関数の定義から算出される）である量子ビットにＣＮＯＴゲートを適用し、該ＣＮＯＴゲートは第１の量子ビット系列を処理するために用いられる。言い換えれば、ｊ番目の前記第１の量子ビット系列のマッチＣＮＯＴゲートの制御ビットに対応する番号情報はｎ及びｊから計算され、目標ビットは番号情報がｎである量子ビットである。
【0114】
なお、補充Ｒ量子ゲートは１番目の量子ビット系列に基づいて決定され、補充ＣＮＯＴゲートの制御ビットは番号情報が１である量子ビットであり、補充ＣＮＯＴゲートの目標ビットは番号情報がｎである量子ビットである。
【0115】
例えば、式（２）は、第１の量子回路の式の一例である。
【0116】
【数12】
（外４３）
（外４４）
【0117】
式（２）は以下のプロセスで実現されてもよい。
【0118】
【数13】
【0119】
幾つかの実施例では、ステップＳ１０３３ｄは、以下のアプローチ１により実現されてもよい。基準対角ユニタリ行列に対応する実装すべき対角ユニタリ行列を決定する。ここで、実装すべき対角ユニタリ行列はｎ－１個の量子ビットに対応する。変換回路により実装すべきユニタリ行列を分解し、置換対角ユニタリ行列を取得する。ここで、変換回路は、実装すべきユニタリ行列に対応する第１の量子ビット集合における量子状態を第２の量子ビット集合における量子状態に置換するために使用される。ｎ個の量子ビットの番号情報に基づいて、置換対角ユニタリ行列に対応する置換量子回路を決定する。変換回路と、置換量子回路と、変換回路に対応する逆変換回路との接続結果を、第２の量子回路として決定する。ここで、逆変換回路は、第２の量子ビット集合における量子状態を第１の量子ビット集合における量子状態に置換する（例えば、逆変換回路は、量子ビットを初期位置、即ち元の量子状態に変換する）ために使用される。
【0120】
以下は、アプローチ１を例示的に説明する。第２の要素が０である場合、第２のビット系列に対応する位相を標準基底の量子回路に付加することによって、第２の量子回路を取得する。上記で定義された基準対角ユニタリ行列Λｎ
［ｎ－１］の標準基底での変換及び実数集合を参照して、電子機器は、
（外４５）
を実装するための量子回路を第２の量子回路とする。ここで、ｃ０は、ビット系列の末尾に０を補充して得られた第２の量子ビット系列であり、αｃ０は、第２の量子ビット系列により構成された実数集合である。
（外４５）
【0121】
ここで、
（外４６）
を実装することは、量子ビット集合［ｎ－１］における（ｎ－１）－量子ビット対角ユニタリ行列（実装すべき対角ユニタリ行列Λｎ－１
［ｎ－２］）を実装することである。即ち、
（外４７）
量子ビット集合［ｎ－１］（即ち、第１の量子ビット集合）により生成されたグラフは必ずしも連結グラフではないが、量子ビット集合［ｎ］－｛１｝（即ち、第２の量子ビット集合）により生成されたグラフは連結グラフである。従って、Λｎ－１
［ｎ－２］を実現のために、本発明の実施例では、まず、実装すべき対角ユニタリ行列の量子ビット集合［ｎ－１］における量子状態を量子ビット集合［ｎ］－｛１｝に置換できる交換回路を決定してもよい。即ち、交互回路は、実装すべき対角ユニタリ行列に対応する第１の量子ビット集合における量子状態を第２の量子ビット集合における量子状態に置換する。例えば、量子ビット集合［ｎ－１］は、番号が１、２、３、…、ｎ－１の量子ビットにより構成された集合であり、これらの量子ビットのそれぞれの量子状態を
（外４８）
、
（外４９）
、…、
（外５０）
と表し、この場合、番号がｎの量子ビットの量子状態は、
（外５１）
である。量子ビット集合［ｎ］－｛１｝は、番号が２、３、…、ｎの量子ビットにより構成された集合である。この場合、量子ビット集合［ｎ－１］における量子状態を量子ビット集合に置換するプロセスは、以下の通りである。番号が２、３、…、ｎの量子ビットの量子状態をそれぞれ
（外５２）
、
（外５３）
、…、
（外５４）
に置換し、この場合、番号ｎの量子ビットの量子状態は
（外５５）
となる。そして、以下のように実装すべき対角ユニタリ行列を分解する。変換回路に対応するユニタリ行列と、逆変換回路に対応するユニタリ行列とに基づいて、実装すべきユニタリ行列を分解し、量子ビット集合［ｎ］－｛１｝でのΛｎ
［ｎ－１］－｛１｝（置換対角ユニタリ行列）を取得する。ここで、分解の原理は以下の通りである。Λｎ－１
［ｎ－２］とΛｎ
［ｎ－１］－｛１｝とがＹ＝ＰＸＰ－１（Ｙは実装すべきユニタリ行列を表し、Ｐは変換回路に対応するユニタリ行列を表し、Ｐ－１は逆変換回路に対応するユニタリ行列を表し、Ｘは置換対角ユニタリ行列を表す）の関係を満たすため、変換回路を決定した後、交互回路のユニタリ行列及び逆交換回路のユニタリ行列が既知量であることにより、行列変換（即ち、Ｙに対してＰ－１を左乗算、Ｐを右乗算し、Ｙを分解すること）により、Λｎ
［ｎ－１］－｛１｝を取得する。その後、以下の方式により、Λｎ
［ｎ－１］－｛１｝の量子回路（置換量子回路）を決定する。Λｎ
［ｎ－１］－｛１｝が連結グラフの制限を受けるため、ｎ個の量子ビットの番号情報に基づいて置換対角ユニタリ行列Λｎ
［ｎ－１］－｛１｝を分解し、最後に分解して得られた量子ゲートに対応する量子回路を接続し、置換量子回路を取得してもよい。例えば、Λｎ
［ｎ－１］－｛１｝を新しい基準対角ユニタリ行列としてステップＳ１０３３ａ～Ｓ１０３３ｅを実行し、Λｎ
［ｎ－１］－｛１｝の置換量子回路を取得する。即ち、ステップＳ１０３３によりΛｎ
［ｎ－１］－｛１｝について量子ビット系列を構築し、ステップＳ１０３３ｂにより量子ビット系列の末尾にそれぞれ０と１を補充してΛｎ
［ｎ－１］－｛１｝の第１の量子ビット系列と第２の量子ビット系列を取得する。そして、Ｓ１０３３ｃのプロセスと類似する方式により、Λｎ
［ｎ－１］－｛１｝に対応する第１の量子回路を決定し、ステップＳ１０３３ｄの方法により、Λｎ
［ｎ－１］－｛１｝の第２の量子回路を決定し、ステップＳ１０３３ｅにより、Λｎ
［ｎ－１］－｛１｝の置換量子回路を決定する。Λｎ
［ｎ－１］－｛１｝の量子回路（置換量子回路）を決定した後、置換量子回路に基づいて、変換回路と変換回路に対応する逆変換回路とを接続し、第２の量子回路を取得する。
（外４６）
（外４７）
（外４８）
（外４９）
（外５０）
（外５１）
（外５２）
（外５３）
（外５４）
（外５５）
【0122】
Ｓ１０３３ｅ：第１の量子回路及び第２の量子回路に基づいて、基準対角ユニタリ行列に対応する基準量子回路を決定する。
【0123】
電子機器は、まず第１の量子回路をｎ個の量子ビットに作用し、その後、第２の量子回路をｎ個の量子ビットに作用し、得られた全体回路は基準量子回路である。言い換えれば、電子機器は、第１の量子回路と第２の量子回路とを接続して基準量子回路を取得する。
【0124】
例えば、図１１は、本発明の実施例に係るマッチ量子回路の概略図である。番号情報がそれぞれ１、２、…、ｎ－１、ｎである量子ビットに、第１の量子回路と第２の量子回路を適用する。ここで、第２の量子回路は、変換回路Ｐ、置換量子回路及び逆変換回路
（外５６）
を含む。
（外５６）
【0125】
Ｓ１０３４：制御ＮＯＴ（ＣＮＯＴ）ゲートにより基準量子回路を変換し、残余対角ユニタリ行列に対応する変換量子回路を取得する。
【0126】
なお、残余対角ユニタリ行列は、量子ビット対角ユニタリ行列のうちの基準対角ユニタリ行列以外の対角ユニタリ行列である。
【0127】
Ｓ１０３５：基準対角ユニタリ行列に対応する基準量子回路及び残余対角ユニタリ行列に対応する変換量子回路を量子ビット対角ユニタリ行列のマッチ量子回路として決定する。
【0128】
Ｓ１０４：第２の数のマッチ量子回路と第３の数の単一量子ビットゲートとを整合し、各量子ビット均一制御ゲートの目標量子回路を取得する。
【0129】
ここで、単一量子ビットゲートは既知の量子回路であり、電子機器は、上記のステップＳ１０３で求められた連結グラフにより制限されたマッチ量子回路に基づいた後、ステップＳ１０４は、以下の方式により実現されてもよい。順序に従って、マッチ量子回路と単一量子ビットゲートとを接続し、各量子ビット均一制御ゲートの目標量子回路を取得する。該順序は、量子ビット均一制御ゲートを分解して得られた量子ビット対角ユニタリ行列と単一量子ビットゲートの分解順序、例えば図６の順序である。最終的に、電子機器は、複数の量子ビット均一制御ゲートと１対１で対応する複数の目標量子回路を取得する。
【0130】
例えば、図６に示すように、
（外５７）
、Ｈ、Ｈ、Ｓは既知の量子回路であり、ステップＳ１０３でＲ１、Ｒ２及びＲ３にそれぞれ対応するマッチ量子回路を取得した後、Ｒ１、
（外５８）
、Ｈ、Ｒ２、Ｈ、Ｓ、Ｒ３の順（即ち、量子ビット均一制御ゲートを量子ビット対角ユニタリ行列と単一量子ビットゲートに分解する分解順序）に、既知の量子回路（即ち、単一量子ビットゲート
（外５９）
、Ｈ、Ｈ、Ｓ）及びマッチ量子回路（即ち、Ｒ１、Ｒ２及びＲ３にそれぞれ対応するマッチ量子回路）を接続し、ｎ－量子ビット均一制御ゲートＶｔ
Ｓの目標量子回路を取得する。
（外５７）
（外５８）
（外５９）
【0131】
Ｓ１０５：第１の数の前記目標量子回路を接続し、最適化後の量子回路を取得する。
【0132】
ここで、電子機器は、上記ステップＳ１０４において第１の数の目標量子回路を取得した後、量子ビット均一制御ゲートの反復分解順序に従って、第１の数の目標量子回路を接続し、最適化後の量子回路（即ち、最適化すべき量子回路に対応する最適化された量子回路）を取得する。ここで、反復分解順序は、処理すべきユニタリ行列を反復分解して得られた量子ビット均一制御ゲートの順序である。上述したように、量子回路を最適化するために必要な演算時間は、最適化すべき量子回路の演算時間よりも少ない。
【0133】
以上のように、本発明の実施例は、連結グラフの制限の下で、最適化すべき量子回路を最適化するシナリオで実現される。最適化すべき量子回路を最適化することによって、最適化すべき量子回路と同様な機能を達成することができると共に、量子ゲートがより少ない（言い換えれば、必要な計算時間がより少ない）最適化された量子回路を得ることができる。各量子回路は、対応するユニタリ行列を有し、本発明の実施例では、電子機器は、処理すべき量子回路に対してユニタリ行列の変換を行い、得られたユニタリ行列は処理すべきユニタリ行列である。最適化すべき量子回路の構造が比較的に複雑であり、機能を変えず、且つ連結グラフの制限を受ける前提で最適化すべき量子回路を最適化することが難しく、一方、ユニタリ行列の量子回路の実装プロセスが比較的に簡単である。従って、本発明の実施例では、まず最適化すべき量子回路を変換して得られた処理すべきユニタリ行列に対して反復分解を行い、その後、分解により得られた量子ビット均一制御ゲートを分解し、量子ビット対角ユニタリ行列と単一量子ビットゲートを取得する。これによって、量子回路の最適化問題を量子ビット対角ユニタリ行列の量子回路実装問題に再帰的に変換することを実現し、連結グラフの制限下で、量子ビット対角ユニタリ行列についてマッチ量子回路を決定し、最終的にマッチ量子回路と単一量子ビットゲートとを整合して最適化された量子回路を取得する。従って、連結グラフの制限下で最適化された量子回路を、即ち、演算速度がより速い最適化量子回路を取得し、量子回路の最適化の効果を向上させることができる。また、得られた最適化量子回路を量子計算機器に適用すると、量子計算機器の演算速度を加速させ、量子計算機器の演算効率を向上させることができる。
【0134】
以上は、本発明の実施例に係る量子回路の最適化方法の最適化効果について説明する。
【0135】
まず、ＣＮＯＴゲートと交換ゲートの経路制限での回路実装を導入する。
【0136】
１．ＣＮＯＴゲートＣＮＯＴｊ
ｉの経路での回路実装：例えば、図１３は、本発明の実施例に係る経路制限での制御ＮＯＴ（ＣＮＯＴ）ゲートの回路実装の概略図である。図１３に示すように、経路ｉ－（ｉ＋１）－…－（ｊ－１）－ｊの制限で、ＣＮＯＴｊ
ｉは、深さ及びサイズが何れもＯ（ｊ－ｉ）であるＣＮＯＴ回路により実装されてもよい。
【0137】
２．交換ゲートＳＷＡＰｊ
ｉの回路実装：ＳＷＡＰｊ
ｉ＝ＣＮＯＴｊ
ｉＣＮＯＴｉ
ｊＣＮＯＴｊ
ｉのため、経路ｉ－（ｉ＋１）－…－（ｊ－１）－ｊの制限により、ＳＷＡＰｊ
ｉは、深さと大きさが何れも（ｊ－ｉ）であるＣＮＯＴ回路により実現されてもよい。
【0138】
３．任意の連結グラフの制限の下でのＣＮＯＴ回路の圧縮：連結グラフの制限の下で、任意のＣＮＯＴゲートにより構成されたｎ－量子ビット回路の大きさは、Ｏ（ｎ２）に圧縮することができる。
【0139】
以下は、ｎ－量子ビット対角ユニタリ行列Λｎ
［ｎ－１］の連結グラフＧの制限下で再帰的に実装される回路サイズを分析する。Ｓ［ｎ］－［ｋ］が量子ビット集合［ｎ］－［ｋ］に作用する対角ユニタリ行列の回路サイズを表すとする。ここで、
（外６０）
を定義する。第１の量子回路を決定する際に、連結グラフでの量子ビットの番号情報から分かるように、ＣＮＯＴｎ
ｎ－ζ（ｊ）における制御ビットｎ－ζ（ｊ）と目標ビットｎとの距離はζ（ｊ）超えない。ＣＮＯＴゲートの経路制限での実装から分かるように、ＣＮＯＴｎ
ｎ－ζ（ｊ）は、サイズがＯ（ζ（ｊ））である回路により実装されることができる。また、定規関数は、集合
（外６１）
において、要素ｋが２ｎ－１－ｋ回出現するという性質があるため、第１の量子回路のサイズは、以下のようになる。
（外６０）
（外６１）
【0140】
【数14】
【0141】
【数15】
【0142】
また、本発明の実施例は、サイズがＯ（２ｎ）である回路を用いて、連結グラフ制限の下で任意のｎ－量子ビット均一制御ゲートを実現し、量子状態の調製回路はｎ個のサイズがそれぞれ１，２，…，ｎである量子ビット均一制御ゲートに分解できるため、本発明の実施例は、連結グラフ制限の下の回路サイズがＯ（２ｎ）である量子状態の調製回路を実現することができるため、連結グラフ制限の下で量子状態の調製回路のサイズも最適である。
【0143】
以下は、本発明の実施例に係る量子回路の最適化装置２５５がソフトウェアモジュールとして実装される例示的な構成を引き続き説明する。幾つかの実施例では、図３に示すように、メモリ２５０に記憶された量子回路の最適化装置２５５のソフトウェアモジュールは、以下のモジュールを含んでもよい。
【0144】
行列分解モジュール２５５１は、最適化すべき量子回路を処理すべきユニタリ行列に変換し、処理すべきユニタリ行列に対して反復分解を行い、第１の数の量子ビット均一制御ゲートを取得する。制御ゲート分解モジュール２５５２は、各量子ビット均一制御ゲートを第２の数の量子ビット対角ユニタリ行列と第３の数の単一量子ビットゲートとに分解する。回路実装モジュール２５５３は、連結グラフの制限に従って、各量子ビット対角ユニタリ行列に対応するマッチ量子回路を決定する。接続整合モジュール２５５４は、第２の数のマッチ量子回路と第３の数の単一量子ビットゲートとを整合し、各量子ビット均一制御ゲートの目標量子回路を取得し、第１の数の目標量子回路を接続し、最適化後の量子回路を取得する。
【0145】
幾つかの実施例では、行列分解モジュール２５５１は、ｉを順次増加する正の整数とし、１≦ｉ≦ｎ、ｎを量子ビット数とし、ｉ回目の反復の初期ユニタリ行列に対して行列分解を行い、ｉ回目の反復の分解結果を取得する処理であって、１回目の反復の初期ユニタリ行列は、処理すべきユニタリ行列である、処理と、ｉ回目の反復の分解結果からｉ回目の反復の量子ビット均一制御ゲート及びｉ回目の反復の生成ユニタリ行列を抽出する処理と、ｉ回目の反復の生成ユニタリ行列をｉ＋１回目の反復の初期ユニタリ行列として決定する処理と、を反復的に実行するステップと、ｎ回の反復により取得された２ｎ－１個の量子ビット均一制御ゲートを第１の数の量子ビット均一制御ゲートとして決定するステップと、を実行するように構成される。
【0146】
幾つかの実施例では、回路実装モジュール２５５３は、連結グラフの制限に従って、ｎ個の量子ビットにそれぞれ対応する番号情報を決定するステップと、ｎ個の量子ビットの番号情報に基づいて、量子ビット対角ユニタリ行列から基準対角ユニタリ行列を抽出するステップであって、基準対角ユニタリ行列の目標ビットは番号情報がｎである量子ビットであり、制御ビットは番号情報が前のｎ－１である量子ビットである、ステップと、ｎ個の量子ビットの番号情報に基づいて、基準対角ユニタリ行列に対応する基準量子回路を決定するステップと、制御ＮＯＴ（ＣＮＯＴ）ゲートにより基準量子回路を変換し、残余対角ユニタリ行列に対応する変換量子回路を取得するステップであって、残余対角ユニタリ行列は、量子ビット対角ユニタリ行列のうちの基準対角ユニタリ行列以外の対角ユニタリ行列である、ステップと、基準対角ユニタリ行列に対応する基準量子回路及び残余対角ユニタリ行列に対応する変換量子回路を量子ビット対角ユニタリ行列のマッチ量子回路として決定するステップと、を実行するように構成される。
【0147】
幾つかの実施例では、回路実装モジュール２５５３は、基準対角ユニタリ行列について複数の量子ビット系列を生成するステップと、各量子ビット系列の末尾に第１の要素をそれぞれ追加し、複数の第１の量子ビット系列を取得し、各量子ビット系列の末尾に第２の要素をそれぞれ追加し、複数の第２の量子ビット系列を取得するステップと、ｎ個の量子ビットの番号情報に基づいて、基準対角ユニタリ行列に対応する第１の量子回路を決定するステップであって、第１の量子回路は、複数の第１の量子ビット系列に対応する位相を標準基底に付加するために使用される、ステップと、ｎ個の量子ビットの番号情報に基づいて、基準対角ユニタリ行列に対応する第２の量子回路を決定するステップであって、第２の量子回路は、複数の第２の量子ビット系列に対応する位相を標準基底に付加するために使用される、ステップと、第１の量子回路及び第２の量子回路に基づいて、基準対角ユニタリ行列に対応する基準量子回路を決定するステップと、を実行するように構成される。
【0148】
幾つかの実施例では、回路実装モジュール２５５３は、ｎ個の量子ビットの番号情報に基づいて、ｊ番目の第１の量子ビット系列のマッチＣＮＯＴゲートを決定するステップであって、ｊは順次増加する正の整数であり、１≦ｊ≦２ｎ－１－１、ステップと、ｊ＋１番目の第１の量子ビット系列に基づいて、ｊ番目の第１の量子ビット系列のマッチＣＮＯＴゲートの後に適用するマッチＲ量子ゲートを構築するステップと、ｊが２ｎ－１－１となる場合、２ｎ－１－１個のマッチＣＮＯＴゲートとマッチＲ量子ゲートとを交互に接続し、候補サブ回路を取得するステップと、補充Ｒ量子ゲート及び補充ＣＮＯＴゲートを決定し、補充Ｒ量子ゲートと補充ＣＮＯＴゲートとを接続し、補充サブ回路を取得するステップと、候補サブ回路及び補充サブ回路に基づいて、第１の量子回路を決定するステップと、を実行するように構成される。
【0149】
幾つかの実施例では、補充Ｒ量子ゲートは１番目の量子ビット系列に基づいて決定され、補充ＣＮＯＴゲートの制御ビットは番号情報が１である量子ビットであり、補充ＣＮＯＴゲートの目標ビットは番号情報がｎである量子ビットである。ｊ番目の第１の量子ビット系列のマッチＣＮＯＴゲートの制御ビットに対応する番号情報はｎ及びｊから計算され、ｊ番目の第１の量子ビット系列のマッチＣＮＯＴゲートの目標ビットは番号情報がｎである量子ビットである。
【0150】
幾つかの実施例では、回路実装モジュール２５５３は、基準対角ユニタリ行列に対応する実装すべき対角ユニタリ行列を決定するステップであって、実装すべき対角ユニタリ行列はｎ－１個の量子ビットに対応する、ステップと、変換回路により実装すべきユニタリ行列を分解し、置換対角ユニタリ行列を取得するステップであって、変換回路は、実装すべきユニタリ行列に対応する第１の量子ビット集合における量子状態を第２の量子ビット集合における量子状態に置換するために使用される、ステップと、ｎ個の量子ビットの番号情報に基づいて、置換対角ユニタリ行列に対応する置換量子回路を決定するステップと、変換回路と、置換量子回路と、変換回路に対応する逆変換回路との接続結果を、第２の量子回路として決定するステップであって、逆変換回路は、第２の量子ビット集合における量子状態を第１の量子ビット集合における量子状態に置換するために使用される、ステップと、を実行するように構成される。
【0151】
幾つかの実施例では、回路実装モジュール２５５３は、ｊ番目の量子ビット系列の反転すべき量子ビットを決定し、反転すべき量子ビットにおける要素を反転し、ｊ＋１番目の量子ビット系列を取得するステップであって、２≦ｊ≦２ｎ－１、１番目の量子ビット系列は、ｎ－１個の第２の要素を配列することによって得られる、ステップと、反復のｊの値が２ｎ－１となる場合、２ｎ－１個の量子ビット系列を基準対角ユニタリ行列の複数の量子ビット系列として決定するステップと、を実行するように構成される。
【0152】
幾つかの実施例では、回路実装モジュール２５５３は、連結グラフから目標木を抽出するステップであって、目標木は連結グラフにおける任意の１つの全域木であり、各量子ビットは目標木における１つのノードに対応する、ステップと、目標木における各ノードに番号を付け、各ノードに対応するノード番号を取得するステップと、各ノードに対応するノード番号を、各ノードに対応する量子ビットの番号情報として決定するステップと、を実行するように構成される。
【0153】
幾つかの実施例では、回路実装モジュール２５５３は、目標木における各ノードについて初期化番号を生成するステップと、ノード番号がｎ－ｋ＋２であるノードについて子ノードが存在せず、或いは番号が初期化番号である子ノードが存在しない場合、ノード番号を有するノードから検索条件を満たす目標ノードを検索し、目標ノードの最も左側の子ノードのノード番号をｎ－ｋ＋１として決定するステップであって、検索条件は、番号が最大であり、且つ番号が初期化番号である子ノードが存在するノードであり、３≦ｋ≦ｎ、ノード番号ｎであるノードは目標木の根ノードであり、ノード番号がｎ－１であるノードは根ノードの最も左側のノードである、ステップと、ノード番号がｎ－ｋ＋２であるノードについて子ノードが存在し、且つ子ノードの番号が初期化番号である場合、番号が初期化番号である子ノードのうちの最も左側の子ノードのノード番号をｎ－ｋ＋１として決定するステップと、を実行するように構成される。
【0154】
本発明の実施例は、コンピュータ命令を含むコンピュータプログラム製品又はコンピュータプログラムをさらに提供する。該コンピュータ命令は、コンピュータ読み取り可能な記憶媒体に記憶されている。電子機器のプロセッサは、コンピュータ読み取り可能な記憶媒体からコンピュータ命令を読み出し、プロセッサは、電子機器に本発明の実施例に係る上記の量子回路の最適化方法を実行させるように、コンピュータ命令を実行する。
【0155】
本発明の実施例は、コンピュータ実行可能な命令が記憶されたコンピュータ読み取り可能な記憶媒体であって、命令は、プロセッサにより実行される際に、プロセッサに本発明の実施例に係る量子回路の最適化方法、例えば図４に示すような量子回路の最適化方法を実行させる。
【0156】
幾つかの実施例では、コンピュータ読み取り可能な記憶媒体は、ＦＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、磁気表面メモリ、光ディスク、又はＣＤ－ＲＯＭなどのメモリであってもよいし、上記のメモリの１つ又は任意の組み合わせを含む各種の機器であってもよい。
【0157】
幾つかの実施例では、実行可能な命令は、プログラム、ソフトウェア、ソフトウェアモジュール、スクリプト又はコードの形式で任意の形式のプログラミング言語（コンパイル若しくは解釈言語、又は宣言的又は手続き的言語を含む）で作成されてもよく、任意の形式で実装されてもよく、例えば、スタンドアロンプログラムとして実装されてもよいし、モジュール、コンポーネント、サブルーチン、又はコンピューティング環境での使用に適したその他のユニットとして実装されてもよい。
【0158】
一例として、実行可能な命令は、１つの電子機器に実装されて実行されてもよいし、１つの場所に配置された複数の電子機器で実行されてもよいし、複数の場所に分散され、且つ通信ネットワークを介して相互に接続された複数の電子機器で実行されてもよい。
【0159】
上述したように、本発明の実施例によれば、まず最適化すべき量子回路を変換して得られた処理すべきユニタリ行列に対して反復分解を行い、その後、分解により得られた量子ビット均一制御ゲートを分解し、量子ビット対角ユニタリ行列と単一量子ビットゲートを取得する。これによって、量子回路の最適化問題を量子ビット対角ユニタリ行列の量子回路実装問題に再帰的に変換することを実現し、連結グラフの制限下で、量子ビット対角ユニタリ行列についてマッチ量子回路を決定し、最終的にマッチ量子回路と単一量子ビットゲートとを整合して最適化された量子回路を取得する。従って、連結グラフの制限下で最適化された量子回路を、即ち、演算速度がより速い最適化量子回路を取得し、量子回路の最適化の効果を向上させることができる。また、該最適化量子回路を量子計算機器に適用すると、量子計算機器の演算速度を加速させ、量子計算機器の演算効率を向上させることができる。連結グラフ制限での回路サイズがＯ（２ｎ）である量子状態の調製回路を実現することができるため、連結グラフ制限での量子状態の調製回路のサイズも最適である。
【0160】
以上は、単に本発明の例示的な実施例を説明し、本発明を制限するものではない。本発明の主旨及び原則の範囲内で行われる変更、均等的な置換、改良などは、本発明の保護範囲内に含まれる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【国際調査報告】