特表 2024-542011 差動分割開口アンテナ用の回路アーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-13

(54)【発明の名称】差動分割開口アンテナ用の回路アーキテクチャ

(51)【国際特許分類】

   H04B 7/06 20060101AFI20241106BHJP

   H04B 1/40 20150101ALI20241106BHJP

   H01Q 21/06 20060101ALI20241106BHJP

   H01Q 23/00 20060101ALI20241106BHJP

【ＦＩ】

H04B7/06 670

H04B1/40

H01Q21/06

H01Q23/00

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024525531

(86)(22)【出願日】2022-10-28

(85)【翻訳文提出日】2024-06-14

(86)【国際出願番号】 US2022078843

(87)【国際公開番号】W WO2023077047

(87)【国際公開日】2023-05-04

(31)【優先権主張番号】63/273,349

(32)【優先日】2021-10-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591072086

【氏名又は名称】バテル メモリアル インスティチュート

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(72)【発明者】

【氏名】ウェルシュ，ラファエル ジェイ．

(72)【発明者】

【氏名】パーキンス，ダニエル エー．

(72)【発明者】

【氏名】レーシュ，ダニエル ジー．

(72)【発明者】

【氏名】ソーントン，ダグラス エー．

【テーマコード（参考）】

5J021

5K011

【Ｆターム（参考）】

5J021AA09

5J021FA23

5J021FA34

5J021FA35

5K011DA02

5K011DA12

5K011DA24

(57)【要約】

差動分割開口（ＤＳＡ）アンテナ用のシステムに対する手法では、アレイ状に配置された突起と、アレイ状に形成されたピクセルであって、各ピクセルが、２つの隣接する突起間に形成される、ピクセルと、１つ又は複数のシグナルチェーンとを含み、各シグナルチェーンは、ターゲットに送信される第１のアナログ信号を表す送信デジタル信号に基づいて、選択された動作周波数でアナログ信号を生成するためのデジタルアナログ回路を含む送信回路と、ＤＳＡアンテナの複数のピクセルにおいて第２のアナログ信号を受信し、第２のアナログ信号を表す受信デジタル信号を生成するためのアナログデジタル回路を含む受信回路と、第１のアナログ信号を受信し、第１のアナログ信号でアレイのピクセルを制御するためのピクセルコンバイナ回路であって、アレイのピクセルからアナログ信号を受信し、アナログ信号を組み合わせてアレイアナログ受信信号を形成するためのピクセルコンバイナ回路とを含む。

【特許請求の範囲】

【請求項1】

アレイ状に配置された複数の突起と、アレイ状に形成された複数のピクセルであって、各ピクセルが、２つの隣接する突起間に形成される、複数のピクセルとを含む差動分割開口（ＤＳＡ）アンテナと、
１つ又は複数のシグナルチェーンと
を含む、システムであって、
前記１つ又は複数のシグナルチェーンの各シグナルチェーンが、
第１のアナログ信号を表す送信デジタル信号に基づいて、選択された動作周波数で前記第１のアナログ信号を生成するためのデジタルアナログ（ＤＡＣ）回路を含む送信（Ｔｘ）回路であって、前記第１のアナログ信号が、前記ＤＳＡアンテナによってターゲットに送信される、送信（Ｔｘ）回路と、
前記ターゲットから、前記ＤＳＡアンテナの前記複数のピクセルにおいて第２のアナログ信号を受信し、前記第２のアナログ信号を表す受信デジタル信号を生成するためのアナログデジタル（ＡＤＣ）回路を含む受信（Ｒｘ）回路と、
前記第１のアナログ信号を受信し、前記第１のアナログ信号で前記アレイの前記ピクセルを制御するためのピクセルコンバイナ回路であって、前記アレイの前記ピクセルから複数のアナログ信号を受信し、前記アレイの前記ピクセルからの前記複数のアナログ信号を組み合わせてアレイアナログ受信信号を形成することも行う、ピクセルコンバイナ回路と
を含む、システム。

【請求項2】

前記複数の突起の各突起が、ピラミッド構造を含む、請求項１に記載のシステム。

【請求項3】

前記ピクセルの第１のサブセットが、ピクセルの第１のサブアレイを形成するためにまとめてグループ化されている、請求項１に記載のシステム。

【請求項4】

前記ピクセルの第２のサブセットが、ピクセルの第２のサブアレイを形成するためにまとめてグループ化されており、ピクセルの前記第２のサブアレイが、ピクセルの前記第２のサブアレイを前記１つ又は複数のシグナルチェーンの単一のシグナルチェーンに結合するためのグループコンバイナ回路をさらに含む、請求項１に記載のシステム。

【請求項5】

前記複数の突起の各突起の各対向面が、異なるシグナルチェーンに接続される、請求項１に記載のシステム。

【請求項6】

前記送信回路及び前記Ｒｘ回路が、ビームステアリングを実行するために前記第１のアナログ信号に対する位相シフトを生成するための位相シフト回路をさらに含む、請求項１に記載のシステム。

【請求項7】

前記送信回路が、
第１の選択された信号利得で前記第１のアナログ信号を増幅するための送信増幅回路と、
第２の選択された信号利得で受信信号を増幅するための受信増幅回路と
をさらに含む、請求項１に記載のシステム。

【請求項8】

前記ＤＡＣ回路と前記送信増幅回路との間で結合された前記送信回路の第１のコンバイナと、
前記ＡＤＣ回路と前記受信増幅回路との間で結合された前記Ｒｘ回路の第２のコンバイナと
をさらに含む、請求項７に記載のシステム。

【請求項9】

前記シグナルチェーンが、差動モードで処理され、さらに、前記差動モードが、導体の平衡対を維持することを含む、請求項１に記載のシステム。

【請求項10】

時分割多重化を使用して前記Ｔｘ回路と前記Ｒｘ回路とを切り替えるためのスイッチ回路をさらに含む、請求項１に記載のシステム。

【請求項11】

前記ＤＳＡアンテナの同時Ｔｘ及びＲｘ動作を可能にするためのサーキュレータ回路をさらに含む、請求項１に記載のシステム。

【請求項12】

ピクセルが、１つ又は複数の行及び１つ又は複数の列にグループ化され、各行及び各列が、個々のシグナルチェーンを受け入れ、さらに、前記個々のシグナルチェーンを受け入れる各行及び各列が、動的偏波送信及び受信、並びに方位角及び仰角におけるビームステアリングを可能にする、請求項１に記載のシステム。

【請求項13】

アレイ状に配置された複数の突起と、アレイ状に形成された複数のピクセルであって、各ピクセルが、２つの隣接する突起間に形成される、複数のピクセルとを含む差動分割開口（ＤＳＡ）アンテナと、
１つ又は複数のシグナルチェーンと
を含む、システムであって、
前記１つ又は複数のシグナルチェーンの各シグナルチェーンが、
第１のアナログ信号を表す送信デジタル信号に基づいて、選択された動作周波数で前記第１のアナログ信号を生成するためのデジタルアナログ（ＤＡＣ）回路を含む送信（Ｔｘ）回路であって、前記第１のアナログ信号が、前記ＤＳＡアンテナによってターゲットに送信される、送信（Ｔｘ）回路と、
第１の選択された信号利得で前記第１のアナログ信号を増幅するための送信増幅回路と、
前記ターゲットから、前記ＤＳＡアンテナの前記複数のピクセルにおいて第２のアナログ信号を受信し、前記第２のアナログ信号を表す受信デジタル信号を生成するためのアナログデジタル（ＡＤＣ）回路を含む受信（Ｒｘ）回路と、
第２の選択された信号利得で受信信号を増幅するための受信増幅回路と、
前記第１のアナログ信号を受信し、前記第１のアナログ信号で前記アレイの前記ピクセルを制御するためのピクセルコンバイナ回路であって、前記アレイの前記ピクセルから複数のアナログ信号を受信し、前記アレイの前記ピクセルからの前記複数のアナログ信号を組み合わせてアレイアナログ受信信号を形成することも行う、ピクセルコンバイナ回路と、
ビームステアリングを実行するために前記第１のアナログ信号に対する位相シフトを生成するための位相シフト回路と
を含む、システム。

【請求項14】

前記複数の突起の各突起が、ピラミッド構造を含む、請求項１３に記載のシステム。

【請求項15】

前記ピクセルの第１のサブセットが、ピクセルの第１のサブアレイを形成するためにまとめてグループ化されている、請求項１３に記載のシステム。

【請求項16】

前記ピクセルの第２のサブセットが、ピクセルの第２のサブアレイを形成するためにまとめてグループ化されており、ピクセルの前記第２のサブアレイが、ピクセルの前記第２のサブアレイを前記１つ又は複数のシグナルチェーンの単一のシグナルチェーンに結合するためのグループコンバイナ回路をさらに含む、請求項１３に記載のシステム。

【請求項17】

前記複数の突起の各突起の各対向面が、異なるシグナルチェーンに接続される、請求項１３に記載のシステム。

【請求項18】

前記シグナルチェーンが、差動モードで処理され、さらに、前記差動モードが、導体の平衡対を維持することを含む、請求項１３に記載のシステム。

【請求項19】

ピクセルが、１つ又は複数の行及び１つ又は複数の列にグループ化され、各行及び各列が、個々のシグナルチェーンを受け入れ、さらに、前記個々のシグナルチェーンを受け入れる各行及び各列が、動的偏波送信及び受信、並びに方位角及び仰角におけるビームステアリングを可能にする、請求項１３に記載のシステム。

【請求項20】

前記ＤＳＡアンテナの同時Ｔｘ及びＲｘ動作を可能にするサーキュレータ回路をさらに含む、請求項１３に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
[0001] 本出願は、２０２１年１０月２９日に出願された米国仮特許出願第６３／２７３３４９号の出願日の利益を主張し、その出願の教示全体は、参照により本明細書に組み込まれる。

【0002】

技術分野
[0002] 本開示は、差動分割開口（ＤＳＡ）アンテナ用の回路アーキテクチャに関する。

【背景技術】

【0003】

背景
[0003] ＤＳＡは、全二重通信や、１８０度の動眼視野によるビームステアリング（ビームステアリングは、送信方向と受信方向の両方におけるビームフォーミング及び誘導を指すために使用され、方向探知及び干渉波除去を含む）が可能な、超広帯域指向性開口である。また、ＤＳＡは、幾何学的にスケーラブルであり、その構成に基づいてビームステアリングの範囲を拡大することもでき、それは、第五世代のセルラ技術の基本条件である。

【0004】

図面の簡単な説明
[0004] 以下の図と併せて読むべき以下の詳細な説明を参照されたい。図では、同様の数字は同様の部分を表す。

【図面の簡単な説明】

【0005】

【図1】[0005]本開示のいくつかの実施形態による差動分割開口（ＤＳＡ）アンテナの様々な図を示す。

【図2】[0006]本開示のいくつかの実施形態によるアレイのＴｘ及びＲｘ動作のためのシグナルチェーン回路例を示す。

【図3】[0007]本開示の一実施形態による別のＤＳＡアンテナを示す。

【図4】[0008]別の実施形態によるシグナルチェーン回路を示す。

【図5】[0009]別の実施形態によるシグナルチェーン回路を示す。

【図6】[0010]別の実施形態によるシグナルチェーン回路を示す。

【図7】[0011]グループ内の複数のピクセルを駆動するための及び／又は複数のピクセルグループを駆動するためのコンバイナ回路の例を示す。

【図8】[0011]グループ内の複数のピクセルを駆動するための及び／又は複数のピクセルグループを駆動するためのコンバイナ回路の例を示す。

【図9】[0011]グループ内の複数のピクセルを駆動するための及び／又は複数のピクセルグループを駆動するためのコンバイナ回路の例を示す。

【図10】[0011]グループ内の複数のピクセルを駆動するための及び／又は複数のピクセルグループを駆動するためのコンバイナ回路の例を示す。

【図11】[0012]本開示の実施形態によるアーキテクチャの例を示す。

【図12】[0012]本開示の実施形態によるアーキテクチャの例を示す。

【図13】[0012]本開示の実施形態によるアーキテクチャの例を示す。

【図14】[0012]本開示の実施形態によるアーキテクチャの例を示す。

【図15】[0012]本開示の実施形態によるアーキテクチャの例を示す。

【図16】[0013]ＤＡＣ／ＡＤＣ回路の複数のインスタンスを含むシグナルチェーン回路を示す。

【発明を実施するための形態】

【0006】

詳細な説明
[0014] 本開示は、その適用において、以下の説明に記載されるか又は図面に示される構造の詳細及びコンポーネントの配置に限定されない。本明細書で説明される例は、他の実施形態が可能であり、様々な方法で実施又は実行することができる。また、本明細書で使用される表現及び用語は、当業者に理解されるように、説明のためのものであり、限定的なものと見なされるべきではないことが理解されよう。本説明全体を通じて、同様の参照文字は、複数の図を通じて同様の構造を示し得、そのような構造について個別に論じる必要はない。その上、特定の例示的な実施形態の任意の特定の特徴は、この明細書の他の任意の例示的な実施形態にも同様に適宜に適用することができる。言い換えれば、本明細書で説明される様々な例示的な実施形態の間の特徴は、交換可能であり、排他的ではない。

【0007】

[0015] 図１は、本開示のいくつかの実施形態によるＤＳＡアンテナ１００の様々な図を示す。アンテナ１００は、複数の突起を含み、複数の突起は、本明細書の例では、一般に、アレイ状に配置されたピラミッド構造であり、ピラミッド構造の１つに、１０２とラベル付けされている。ＤＳＡは、強力な電磁エネルギーを捕捉するために突起（すなわち、ピラミッド構造１０２）を必要とするが、突起だけでは、その電磁エネルギーを利用するには不十分である。エネルギーの使用には、最終的にはエネルギーをデジタル情報に変換するシグナルチェーンが必要であり、１つのＤＳＡにおいて複数のシグナルチェーンを使用することができる。シグナルチェーンは、送信（Ｔｘ）回路、受信（Ｒｘ）回路、及び／又はＴｘ回路とＲｘ回路の両方を含み得る。これらのシグナルチェーンの集合体は、電気アーキテクチャと呼ばれる。本明細書では、電気アーキテクチャに対する様々な手法の詳細について開示する。

【0008】

[0016] いくつかの実施形態では、ＤＳＡは、電磁捕捉や差動モードでの立ち上げのために自由空間に接しており、これは、ＤＳＡが２つの導体間の信号の差に基づいて機能することを意味する。市販のＲＦ回路の大部分は、信号が単一の導体上にあり、グラウンドを基準とする、シングルエンドの動作モードを想定している。ＤＳＡアーキテクチャは、バラン（平衡不平衡の略）と呼ばれる変成器を通じて、シングルエンド回路で動作させることができる。

【0009】

[0017] 図１に示されるように、各ピラミッド構造の少なくとも１つの面は、隣接するピラミッド構造に面している。２つの隣接するピラミッド構造の対向面は、アンテナ素子を形成する。バラン回路１０４は、２つのピラミッド構造の間に配置され、２つの隣接するピラミッド構造によって定義される素子によって生成された差動信号を受信し（Ｒｘモードにおいて）、２つの隣接するピラミッド構造に対する差動信号を生成する（Ｔｘモードにおいて）。示されるように、Ｔｘモードでは、バラン回路１０４は、シングルエンド信号を受信し、信号の差動対（隣接するピラミッド構造１０２の各対向面に対して１つずつ）を生成する。Ｒｘモードでは、バラン回路１０４は、差動信号（隣接するピラミッド構造１０２の各対向面から１つずつ）を受信し、シングルエンド信号を生成する。素子の電磁的な位置は、その素子の位相中心である。各位相中心は、素子によって送信されるか又は受信される信号の送信（Ｔｘ）又は受信（Ｒｘ）点を表す。垂直及び水平素子は、ｍ行及びｎ列の素子を有する（ｍ×ｎ）アレイ状に配置される。いくつかの実施形態では、ピラミッド構造は、一般に、互いに同一であり、また、一般に、互いから等距離にある（例えば、各素子は、最も近い素子から１インチ離れている）。

【0010】

[0018] 図１に示される例は、バランがどのようにピラミッドを接続し、差動信号をシングルエンド信号に変換するかについて、及びそれに対応する２×１ ＤＳＡ構成を示すものである。この場合、ピラミッド構造１０２の各面は、バランの差動側を通じて対向面に接続される。この開示では、２つの隣接する突起間に形成されるこの構造は、ピクセルと呼ばれる。

【0011】

[0019] 図２は、本開示のいくつかの実施形態によるアレイ２００のＴｘ及びＲｘ動作のためのシグナルチェーン回路例を示す。第１のシグナルチェーン回路２０２は、Ｔｘ及びＲｘ動作のための時分割多重化の例である。回路２０２は、Ｔｘ回路を含み、Ｔｘ回路は、デジタルアナログ変換器（ＤＡＣ）回路２０４を含み、ＤＡＣ回路２０４は、データ及び選択された動作周波数を表し、また、ビームステアリング動作のための位相情報も含み得る（以下で説明される）デジタル信号を受信する。デジタル信号は、例えば、無線回路（図示せず）によって生成され得る。ＤＡＣ回路２０４は、選択された動作周波数でデータを表すアナログ信号を生成し、そのアナログ信号は、アレイの素子によってターゲットに送信される（バラン回路を介して）。また、Ｔｘ回路は、送信増幅回路２０６も含み得、送信増幅回路２０６は、例えば、ＤＡＣ回路２０４の出力における選択された信号利得を提供するための電力増幅器であり得る。また、回路２０２は、Ｒｘ回路も含み得、Ｒｘ回路は、バラン回路によって生成されたシングルエンド信号をフィルタリングするためのフィルタ回路２０８と、バラン回路によって受信された信号における信号利得を提供するための受信増幅回路２１０（例えば、低雑音増幅器（ＬＮＡ）であり得る）とを含む。また、Ｒｘ回路は、バラン回路によって受信されたアナログ信号からデジタル信号を生成するためのアナログデジタル回路（ＡＤＣ）２１４も含む。スイッチ回路２１２は、一般に、例えば、時分割二重化（ＴＤＤ）を使用して、定義された時間枠でＴｘ回路とＲｘ回路とを切り替えるように動作する。

【0012】

[0020] シグナルチェーン回路例２２０は、シグナルチェーン回路例２２０がＴｘ及びＲｘ動作モードにおいて周波数分割二重化（ＦＤＤ）及び／又は全二重化（ＦＤ）向けに構成されることを除けば、シグナルチェーン回路例２０２と同様のものである。

【0013】

[0021] ＦＤＤは、送信と受信を別々の周波数で行い、受信信号から送信周波数をフィルタリングすることによって、同時送信及び受信を可能にする。図２の例では、ＴＤＤ例のスイッチ２１２は、二重化／全二重化を可能にするためにデュプレクサ回路２２４に置き換えられている。ＦＤＤ例の場合は、デュプレクサ回路２２４は、ダイプレクサ、サーキュレータなどであり得る。ダイプレクサは、送信と受信を周波数で分けるのに対して、サーキュレータは、一連のゲートのように動作するものであり、ＲＸ通路への送信エネルギーの反射をほぼ回避することができる。ダイプレクサは、調整不可能であり、周波数動作用に設計された手法が必要である。サーキュレータ回路は、典型的には、およそ１ＧＨｚの帯域幅を超えない。全二重は、ＴＸ経路からＲＸ経路を分離して、デバイスが同じ周波数で同時に送信と受信を行えることを意味する。これは、一般的に、異なるアンテナ又はサーキュレータを使用し、逆信号を通じてＴＸ経路をＲＸ経路に接続するキャンセル回路で組み合わせることによって達成される。ＤＳＡアーキテクチャは、Ｔｘ通路とＲｘ通路を突起の異なるセットに配置すること延いては各モードに対して異なるシグナルチェーンを使用することによって、又はサーキュレータを含めることによって、全二重動作を達成する。

【0014】

[0022] シグナルチェーン回路例２２０は、キャンセル回路２２２を含み、キャンセル回路２２２は、ＤＡＣ回路の出力（Ｔｘモードにおいて）と、ＡＤＣ回路の入力（Ｒｘモードにおいて）とに結合され、一般に、ＡＤＣの入力が送信信号を受信しないようにＴｘ変調波形をキャンセルするように構成される。

【0015】

[0023] 図３は、本開示の一実施形態による別のＤＳＡアンテナ３００を示す。図３の例は、最大で４０個の個々のシグナルチェーンをサポートする４×４ ＤＳＡを含む。この実施形態は、ピクセルのグループ化を示す。例えば、水平ピクセルは、それぞれの列３０４ａ、３０４ｂ、３０４ｃ、３０４ｄでまとめてグループ化することができ、垂直ピクセルは、それぞれの行３０６ａ、３０６ｂ、３０６ｃ、３０６ｄでまとめてグループ化することができる。当然ながら、ＤＳＡアンテナ３００のアレイは、示されていないピクセルグループ化を含み得、例えば、サブアレイは、正方形の４つのピクセルのグループ、３つのピクセルのグループ、２つのピクセルのグループなどを含み得る。ピクセルのグループ化により、シグナルチェーン回路は、複数のピクセルを同時に制御することができ、また、各ピクセルを独立して駆動させる場合と比べて、回路コンポーネントコストを削減することもできる。また、この手法は、信号のダイナミックレンジの拡大、開口のサブセット化（開口の一部分をある機能専用とし、異なる部分を異なる機能専用とする）、並びに動的且つ任意のビームフォーミング及び偏波生成を提供することもできる。

【0016】

[0024] １つのシグナルチェーンが複数のピクセルをサポートするように、信号を組み合わせることが望ましい場合がある。これらの事例では、ピクセルを行と列に組み合わせることが最も論理的であり、それにより、複数の動的偏波送信及び受信動作、並びに方位角及び仰角におけるビームステアリング及びフォーミングが維持される。図４は、別の実施形態による、１つのピクセルグループ及び／又は複数のピクセルグループを駆動するためのシグナルチェーン回路４００を示す。シグナルチェーン回路４００は、図２のシグナルチェーン回路例と同様であり、上記で説明されるＴｘ／Ｒｘ回路の単一のインスタンスを使用してグループ内の複数のピクセルを駆動するように構成されたピクセルコンバイナ回路４０２を含む。コンバイナ回路４０２は、双方向デバイスであり、これは、電流がどちらか一方に流れることもあれば、両方同時に流れることもあることを意味する。従って、Ｔｘモードでは、ピクセルコンバイナ回路４０２は、複数のグループ化されたピクセルに結合され、その結果、グループ内の各ピクセルは、同じ信号を受信し、Ｒｘモードでは、コンバイナ回路４０２は、グループ内の各ピクセルからの信号を組み合わせて、単一のアレイアナログ受信信号を生成する。いくつかの実施形態では、シグナルチェーン回路は、ピクセルの各グループに対して繰り返され得る。それに従って、そのような実施形態では、シグナルチェーン回路４００は、ＤＡＣ回路の出力を複数のグループに分けるための第１のグループコンバイナ回路４０４や、複数のグループからの受信信号を単一の信号に組み合わせるための第２のグループコンバイナ４０６回路も含み得る。

【0017】

[0025] ビームステアリング動作の場合は、例えば、複数の水平グループがＤＳＡアンテナ３００のアレイの仰角方向におけるビームステアリングを行えるように、複数のグループに対して位相情報を付与することができる。それに従って、図５は、別の実施形態による、Ｔｘモードにおいてピクセルのグループに位相シフト（又は時間遅延）を付与するための第１の位相シフト回路５０２と、Ｒｘモードにおいてピクセルのグループに位相シフト（時間遅延）を付与するための第２の位相シフト／遅延５０４とを含むシグナルチェーン回路５００を示す。

【0018】

[0026] シングルエンドの代わりに差動的に信号を動作するＲＦコンポーネントの数は、着実に増加している。この進歩により、ＤＳＡは、完全差動シグナルチェーンと共に動作できるようになる。図６は、別の実施形態による完全差動シグナルチェーン回路６００を示す。この実施形態では、バラン回路を省略することができ、入力は、ＡＤＣ／ＤＡＣにおいてデジタルワードから変換されるか又はデジタルワードに変換されるまでずっと、平衡対として維持される。差動信号がＤＡＣ及びＡＤＣのすぐ近くまで維持され、その時点でバランを使用して変換される、半差動シグナルチェーンを考慮することも可能であることに留意されたい。

【0019】

[0027] 図７～１０は、グループ内の複数のピクセルを駆動するための及び／又は複数のピクセルグループを駆動するためのコンバイナ回路（例えば、ピクセルコンバイナ回路及び／又はグループコンバイナ回路）の様々な例を示す。

【0020】

[0028] 図７は、シグナルチェーンの後にコンバイナが含まれ、４つのピクセルにファンアウトする例を示す。これらのピクセルは、行に示されており、シグナルチェーンの前方に４－１コンバイナが使用されている。このシナリオでは、４つのピクセルはすべて、同じ信号を受信し、方位角に沿ったステアリングは不可能である。いくつかの実施形態では、コンバイナとバランとの間に、位相シフタを置くことができる。この手法は、低電力及び低コストの構成を表し、相応に性能が低下する。これらの例は、複数のＤＳＡ（例えば、９－１コンバイナを必要とする１０×１０ ＤＳＡ）に容易に拡張できることに留意されたい。

【0021】

[0029] 図８は、複数のコンバイナを直列に使用して、より大きなファンアウトを有するコンバイナを生成することができるか又は複数のピクセルにわたる位相シフトを可能にする実施形態を示す。図８の例では、２つの２－１コンバイナが直列に積層されている。それに加えて、グループ間である程度のビームフォーミング及びステアリングが可能になるように、コンバイナ間に混合器を置くことができる。

【0022】

[0030] 図９は、コンバイナ手法が均一である必要がないこと、すなわち、コンバイナの使用がピクセル間で平衡ではないことを示している。図９のコンバイナは、３－１コンバイナであり、シグナルチェーンにストレート接続されている。この手法は、ＤＳＡが、異なる電力／感度を必要としながら、対象の複数の信号を同時に処理するように設計されている際に役立ち得る。この場合、完全なＤＳＡ性能が必要である際は、２つのシグナルチェーンがデジタルドメインで組み合わされる。

【0023】

[0031] 図１０では、最後の構成例は、デュプレクサ（スイッチ、サーキュレータ、ダイプレクサ）を介してＴＸ及びＲＸ通路を開口から分離することによって、性能を向上させている。図１０では、コンバイナの数を二倍にする必要があるが、その性能は大幅に向上している。ＬＮＡは、コンバイナの損失を打ち消すことができ、ＰＡが下流に位置するため、もはやコンバイナの電力制限に縛られることもない。

【0024】

[0032] 図１１～１５は、本開示のいくつかの実施形態による、各々がそれら自体の性能特性を有するアーキテクチャの様々な例を示す。これらの図面では、コンバイナは、バランに直接接するように示されていることに留意されたい。これらの図面はすべて、コンバイナが上記の図４の第２の位置にある状態で示すこともできることに留意することが重要である。

【0025】

[0033] 図１１に示される実施形態は、水平偏波の４つのシグナルチェーン及び垂直偏波の４つのシグナルチェーンを提供するアーキテクチャを示す。この構成は、２チャネル分の電力を有するソフトウェア無線（ＳＤＲ）と相性が良い。この設計により、両方の偏波における同時動作、入射偏波を測定する能力、並びに方位角と仰角の両方におけるビームステアリング及びフォーミングの能力が可能になる。

【0026】

[0034] 珍しい５－１コンバイナの必要性を軽減するため、図１２の手法を取ることができる。ここでは、一垂直周辺及び一水平周辺にあるピクセルはシグナルチェーンに取り込まれないため、有効開口面積がわずかに減少する。従って、突起の一面のみが使用される。この手法により、２の累乗が最もポピュラーであるため、より一般的なコンバイナファンアウトを使用することができる。未使用の面をより有効に利用するため、図９の概念を適用して、追加の対象の信号を調査することができる。

【0027】

[0035] 単一偏波が対象のものであるか、又はビームステアリング及びフォーミングが１つの偏波でのみ必要である際は、図１３に示される実施形態が役に立つ。ここでは、行は４つのシグナルチェーンが対応するが、列は単一のシグナルチェーンに組み合わされている。これは、対象の２つの信号が動作中であり、そのうちの１つの信号でフォーミング及びステアリングが不要である場合に、特に役に立つ。

【0028】

[0036] 図１４に示される実施形態は、偏波の測定若しくは制御又はビームフォーミング／ステアリングの能力を持たない、単一のシグナルチェーンに対応するＤＳＡアーキテクチャである。この形態は、単に効率的な超広帯域の性能を必要とする既存の単一チャネル無線機をサポートするために使用することができる。

【0029】

[0037] 図１５に示される実施形態は、各ピクセルにおいて水平偏波と垂直偏波が組み合わされ、各ピクセルがそれ自体のシグナルチェーンに接続されるＤＳＡを示す。この手法は、低雑音及び高電力効率が要求される場合に役に立ち、精巧なビームフォーミングが必要であるが、ビームパターン及び受信パターンは偏波対称であるものとする。

【0030】

[0038] 図１６に示される実施形態は、独自の信号でピクセルグループを駆動するためのＤＡＣ／ＡＤＣ回路の複数のインスタンスを含み、また、垂直コンバイナ回路（コンバイナ１－Ｍ）及び／又は水平コンバイナ回路（コンバイナＮ－１）も含み得る、シグナルチェーン回路１６００を示す。ＤＳＡの重要な特徴の１つは、その超広帯域幅と、多くの信号を同時にサポートする能力である。これを達成するため、図１６のアーキテクチャは、先のコンバイナ回路例のいずれでも使用することができる。

【0031】

[0039] 本開示の一態様によれば、差動分割開口（ＤＳＡ）アンテナ用のシステムであって、アレイ状に配置された複数の突起と、アレイ状に形成された複数のピクセルであって、各ピクセルが、２つの隣接する突起間に形成される、複数のピクセルと、１つ又は複数のシグナルチェーンとを含む、システムが提供される。１つ又は複数のシグナルチェーンの各シグナルチェーンは、第１のアナログ信号を表す送信デジタル信号に基づいて、選択された動作周波数で第１のアナログ信号を生成するためのデジタルアナログ（ＤＡＣ）回路を含む送信（Ｔｘ）回路であって、第１のアナログ信号が、ＤＳＡアンテナによってターゲットに送信される、送信（Ｔｘ）回路と、ターゲットから、ＤＳＡアンテナの複数のピクセルにおいて第２のアナログ信号を受信し、第２のアナログ信号を表す受信デジタル信号を生成するためのアナログデジタル（ＡＤＣ）回路を含む受信（Ｒｘ）回路と、第１のアナログ信号を受信し、第１のアナログ信号でアレイのピクセルを制御するためのピクセルコンバイナ回路であって、アレイのピクセルから複数のアナログ信号を受信し、アレイのピクセルからの複数のアナログ信号を組み合わせてアレイアナログ受信信号を形成することも行う、ピクセルコンバイナ回路とを含む。

【0032】

[0040] 本開示の別の態様によれば、差動分割開口（ＤＳＡ）アンテナ用のシステムが提供される。システムは、アレイ状に配置された複数の突起と、アレイ状に形成された複数のピクセルであって、各ピクセルが、２つの隣接する突起間に形成される、複数のピクセルと、１つ又は複数のシグナルチェーンとを含む。１つ又は複数のシグナルチェーンの各シグナルチェーンは、第１のアナログ信号を表す送信デジタル信号に基づいて、選択された動作周波数で第１のアナログ信号を生成するためのデジタルアナログ（ＤＡＣ）回路を含む送信（Ｔｘ）回路であって、第１のアナログ信号が、ＤＳＡアンテナによってターゲットに送信される、送信（Ｔｘ）回路と、第１の選択された信号利得で第１のアナログ信号を増幅するための送信増幅回路と、ターゲットから、ＤＳＡアンテナの複数のピクセルにおいて第２のアナログ信号を受信し、第２のアナログ信号を表す受信デジタル信号を生成するためのアナログデジタル（ＡＤＣ）回路を含む受信（Ｒｘ）回路と、第２の選択された信号利得で受信信号を増幅するための受信増幅回路と、第１のアナログ信号を受信し、第１のアナログ信号でアレイのピクセルを制御するためのピクセルコンバイナ回路であって、アレイのピクセルから複数のアナログ信号を受信し、アレイのピクセルからの複数のアナログ信号を組み合わせてアレイアナログ受信信号を形成することも行う、ピクセルコンバイナ回路と、ビームステアリングを実行するために第１のアナログ信号に対する位相シフトを生成するための位相シフト回路とを含む。

【0033】

[0041] この出願及び特許請求の範囲において使用される場合、「及び／又は」という用語によって結合されたアイテムのリストは、リストされたアイテムの任意の組合せを意味することができる。例えば、「Ａ、Ｂ及び／又はＣ」という語句は、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又はＡ、Ｂ及びＣを意味することができる。この出願及び特許請求の範囲において使用される場合、「少なくとも１つ」という用語で結合されたアイテムのリストは、リストされた用語の任意の組合せを意味することができる。例えば、「Ａ、Ｂ及びＣの少なくとも１つ」という語句は、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又はＡ、Ｂ及びＣを意味することができる。

【0034】

[0042] 「回路」は、本明細書の任意の実施形態で使用される場合、例えば、単独で又は任意の組合せで、ハードワイヤード回路、１つ若しくは複数の個々の命令処理コアを含むプロセッサなどのプログラマブル回路、ステートマシン回路、及び／又は、例えば、大規模並列処理、アナログ若しくは量子コンピューティングを含むプログラマブル回路及び／又は将来のコンピューティング回路によって実行される命令を格納するファームウェア、ニューラルネットプロセッサなどのアクセラレータのハードウェア実施形態、並びに上記の非シリコン実装形態を含み得る。回路は、集合的に又は個別に、例えば、集積回路（ＩＣ）、システムオンチップ（ＳｏＣ）、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなど、より大きなシステムの一部を形成する回路として具体化することができる。

【0035】

[0043] 本明細書で説明される動作はいずれも、回路によって実行された際に動作を実行するための命令がその中に個別に又は組合せで格納されている１つ又は複数の非一時的な記憶装置を含むシステムで実施することができる。記憶装置は、例えば、ハードディスク、フロッピーディスク、光ディスク、コンパクトディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、コンパクトディスク書き込み可能（ＣＤ－ＲＷ）及び光磁気ディスクを含むあらゆるタイプのディスク、読み取り専用メモリ（ＲＯＭ）、ダイナミック及びスタティックＲＡＭなどのランダムアクセスメモリ（ＲＡＭ）、消去可能なプログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリ、ソリッドステートディスク（ＳＳＤ）、埋め込みマルチメディアカード（ｅＭＭＣ）、セキュアデジタル入力／出力（ＳＤＩＯ）カード、磁気又は光カードなどの半導体デバイス、或いは電子命令の格納に適したあらゆるタイプの媒体など、あらゆるタイプの有形媒体を含む。命令は、ファームウェア実行可能コード、ソフトウェア実行可能コード、埋め込み命令セット、アプリケーションソフトウェアなどの形態であり得る。他の実施形態は、プログラマブル制御デバイスによって実行されるソフトウェアとして実施することができる。また、本明細書で説明される動作は、２つ以上の異なる物理的場所に位置する処理構造など、複数の物理デバイスにわたって分散できることが意図される。

【0036】

[0044] 本明細書で採用した用語及び表現は、限定を意味するものではなく、説明の用語として使用されるものであり、このような用語及び表現の使用において、示される及び説明される特徴の均等物（又はその一部）を排除することは意図されず、特許請求の範囲内において、様々な変更が可能であることが認識されている。それに従って、特許請求の範囲は、そのような均等物をすべてカバーすることが意図される。様々な特徴、態様及び実施形態が本明細書で説明されている。特徴、態様及び実施形態は、当業者に理解されるように、変形及び変更と同様に、互いに組み合わせ可能である。従って、本開示は、そのような組合せ、変形及び変更を包含するものと考えられるべきである。

【0037】

[0045] この明細書全体を通じて、「一実施形態」又は「実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造又は特性が少なくとも１つの実施形態に含まれることを意味する。従って、この明細書全体を通じて、様々な場所に現れる「一実施形態では」又は「実施形態では」という語句は、必ずしもすべてが同じ実施形態に言及しているとは限らない。その上、特定の特徴、構造又は特性は、１つ又は複数の実施形態において、任意の適切な方法で組み合わせることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【国際調査報告】