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特表2024-542202第１のデータ読み出し／書き込みユニットを第２のデータ読み出し／書き込みユニットとインターフェースで接続するための方法およびそのインターフェースモジュール
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-13
(54)【発明の名称】第１のデータ読み出し／書き込みユニットを第２のデータ読み出し／書き込みユニットとインターフェースで接続するための方法およびそのインターフェースモジュール
(51)【国際特許分類】
G06F 13/38 20060101AFI20241106BHJP
G06F 13/16 20060101ALI20241106BHJP
G06F 13/36 20060101ALI20241106BHJP
【ＦＩ】
G06F13/38 330Z
G06F13/16 510E
G06F13/36 310A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024529518
(86)(22)【出願日】2022-11-18
(85)【翻訳文提出日】2024-07-02
(86)【国際出願番号】 IB2022061146
(87)【国際公開番号】W WO2023094954
(87)【国際公開日】2023-06-01
(31)【優先権主張番号】102021000029735
(32)【優先日】2021-11-24
(33)【優先権主張国・地域又は機関】IT
(81)【指定国・地域】
(71)【出願人】
【識別番号】524185180
【氏名又は名称】エラム エス．アール．エル．
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】カラ、ピエトロ
(72)【発明者】
【氏名】フェラーリ、エリサ
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160MB00
(57)【要約】
本発明は、第１のデータ読み出しユニット（２４５）を第２のデータ読み出しユニット（２６０ａ）とインターフェースで接続するための方法に関し、前記第１のデータ読み出しユニット（２４５）および前記第２のデータ読み出しユニット（２６０ａ）は、データ読み出しインターフェースモジュール（３１０）に動作可能に接続されており、前記方法は：データ読み出し要求フェーズ、この中でデータ読み出し要求信号（Ｒ－Ｒｅｑ）が前記データ読み出しインターフェースモジュール（３１０）によって受信され、前記データ読み出し要求信号（Ｒ－Ｒｅｑ）がアサートされる；読み出しステータスシグナリングフェーズ、この中でデータ読み出しステータス信号（Ｒ－Ｓｔａｔ）が前記データ読み出しインターフェースモジュール（３１０）によって受信され、前記データ読み出しステータス信号（Ｒ－Ｓｔａｔ）は前記第２のデータ読み出しユニット（２６０ａ）内にデータ（Ｑ）がない場合にアサートされる；読み出しステータス検証フェーズ、この中で前記データ読み出しインターフェースモジュール（３１０）が、前記データ読み出しステータス信号（Ｒ－Ｓｔａｔ）がアサートされているかどうかを検証し：アサートされている場合は、前記データ読み出し要求信号（Ｒ－Ｒｅｑ）が前記データ読み出しインターフェースモジュール（３１０）によってアンアサートされ前記第２のデータ読み出しユニット（２６０ａ）へ送信されることになり、データ読み出し待機信号（Ｒ－Ｗａｉｔ）が前記データ読み出しインターフェースモジュール（３１０）によってアサートされ前記第１のデータ読み出しユニット（２４５）へ送信されることになり；そうでなければ、前記データ読み出しインターフェースモジュール（３１０）が前記データ読み出し要求信号（Ｒ－Ｒｅｑ）を前記第２のデータ読み出しユニット（２６０ａ）へ送信することになり、前記データ読み出しインターフェースモジュール（３１０）が前記データ（Ｑ）を前記第２のデータ読み出しユニット（２６０ａ）から受信し前記データ（Ｑ）を前記第１のデータ読み出しユニット（２４５）へ送信することになる、を備える。
【特許請求の範囲】
【請求項1】
第１のデータ読み出しユニットを第２のデータ読み出しユニットとインターフェースで接続するための方法であって、前記第１のデータ読み出しユニットおよび前記第２のデータ読み出しユニットは、データ読み出しインターフェースモジュールに動作可能に接続されており、前記方法は：データ読み出し要求フェーズ、この中でデータ読み出し要求信号が前記データ読み出しインターフェースモジュールによって受信され、前記データ読み出し要求信号は、前記第１のデータ読み出しユニットによってアサートおよび送信される；
読み出しステータスシグナリングフェーズ、この中でデータ読み出しステータス信号が前記データ読み出しインターフェースモジュールによって受信され、ここで前記データ読み出しステータス信号は前記第２のデータ読み出しユニットによって送信され、前記データ読み出しステータス信号は、前記第２のデータ読み出しユニット内にデータ（Ｑ）がない場合にアサートされる；
読み出しステータス検証フェーズ、この中で前記データ読み出しインターフェースモジュールが、前記データ読み出しステータス信号がアサートされているかどうかを検証し、アサートされている場合は、前記データ読み出しインターフェースモジュールはデータ読み出し待機フェーズを実行することになり、そうでなければそれはデータ読み出しフェーズを実行することになり、ここで：
前記データ読み出し待機フェーズにおいて、前記データ読み出し要求信号が前記データ読み出しインターフェースモジュールによってアンアサートされ前記第２のデータ読み出しユニットへ送信され、データ読み出し待機信号が前記データ読み出しインターフェースモジュールによってアサートされ前記第１のデータ読み出しユニットへ送信され；
前記データ読み出しフェーズにおいて、前記データ読み出しインターフェースモジュールが前記データ読み出し要求信号を前記第２のデータ読み出しユニットへ送信し、前記データ読み出しインターフェースモジュールが前記データを前記第２のデータ読み出しユニットから受信し、前記データを前記第１のデータ読み出しユニットへ送信する、
を備える、方法。
【請求項2】
前記第１のデータ読み出しユニットは、前記データ読み出し要求信号を送信し前記データ読み出し待機信号を受信しおよび／または前記データを受信する第１のデータ読み出しポートを有し、前記第２のデータ読み出しユニットは、前記データ読み出し要求信号を受信し前記データ読み出しステータス信号を送信しおよび／または前記データを送信する第２のデータ読み出しポートを有し、
前記データ読み出しインターフェースモジュールは、前記データ読み出し要求信号を受信し前記データ読み出し待機信号を送信しおよび／または前記データを送信する第３のデータ読み出しポートを有し、
前記データ読み出しインターフェースモジュールは、前記データ読み出し要求信号を送信し前記読み出しステータス信号を受信しおよび／または前記データを受信する第４のデータ読み出しポートを有する、
請求項１に記載の方法。
【請求項3】
前記第１のデータ読み出しポートおよび前記第４のデータ読み出しポートは、マスタータイプであり、前記第２のデータ読み出しポートおよび前記第３のデータ読み出しポートはスレーブタイプである、請求項２に記載の方法。
【請求項4】
第２のデータ読み出しおよび書き込みユニットは、前記第２のデータ読み出しユニットを備え、前記第２のデータ読み出しおよび書き込みユニットがＦＩＦＯメモリモジュールを備え、前記データ読み出しステータス信号は、空のＦＩＦＯメモリ信号を備える、請求項１から３のいずれか一項に記載の方法。
【請求項5】
前記第１のデータ読み出しユニットは、ＤＭＡモジュールを備え、前記データ読み出し待機信号は、ｗａｉｔｒｅｑｕｅｓｔ信号を備える、請求項１から３のいずれか一項に記載の方法。
【請求項6】
第１のデータ書き込みユニットを第２のデータ書き込みユニットとインターフェースで接続するための方法であって、前記第１のデータ書き込みユニットおよび前記第２のデータ書き込みユニットは、データ書き込みインターフェースモジュールに動作可能に接続されており、前記方法は：データ書き込み要求フェーズ、この中でデータ書き込み要求信号が前記データ書き込みインターフェースモジュールによって受信され、前記データ書き込み要求信号は、前記第１のデータ書き込みユニットによってアサートおよび送信される；
書き込みステータスシグナリングフェーズ、この中でデータ書き込みステータス信号が前記データ書き込みインターフェースモジュールによって受信され、ここで前記データ書き込みステータス信号は前記第２のデータ書き込みユニットによって送信され、前記データ書き込みステータス信号は、前記第２のデータ書き込みユニット内にデータがない場合にアンアサートされる；
書き込みステータス検証フェーズ、この中で前記データ書き込みインターフェースモジュールが、前記データ書き込みステータス信号がアサートされているかどうかを検証し、アサートされている場合は、前記データ書き込みインターフェースモジュールはデータ書き込み待機フェーズを実行することになり、そうでなければそれはデータ書き込みフェーズを実行することになり、ここで：
前記データ書き込み待機フェーズにおいて、前記データ書き込み要求信号が前記データ書き込みインターフェースモジュールによってアンアサートされ前記第２のデータ書き込みユニットへ送信され、データ書き込み待機信号が前記データ書き込みインターフェースモジュールによってアサートされ前記第１のデータ書き込みユニットへ送信され；
前記データ書き込みフェーズにおいて、前記データ書き込みインターフェースモジュールが前記データ書き込み要求信号を前記第２のデータ書き込みユニットへ送信し、前記データ書き込みインターフェースモジュールが前記データを前記第１のデータ書き込みユニットから受信し、前記データを前記第２のデータ書き込みユニットへ送信する、
を備える、方法。
【請求項7】
前記第１のデータ書き込みユニットは、前記データ書き込み要求信号を送信し前記データ書き込み待機信号を受信しおよび／または前記データを送信する第１のデータ書き込みポートを備え、前記第２のデータ書き込みユニットは、前記データ書き込み要求信号を受信し前記データ書き込みステータス信号を送信しおよび／または前記データを受信する第２のデータ書き込みポートを備え、
前記データ書き込みインターフェースモジュールは、前記データ書き込み要求信号を受信し前記データ書き込み待機信号を送信しおよび／または前記データを受信する第３のデータ書き込みポートを備え、
前記データ書き込みインターフェースモジュールは、前記データ書き込み要求信号を送信し前記データ書き込みステータス信号を受信しおよび／または前記データを送信する第４のデータ書き込みポートを備える、請求項６に記載の方法。
【請求項8】
前記第１のデータ書き込みポートおよび前記第４のデータ書き込みポートは、マスタータイプであり、前記第２のデータ書き込みポートおよび前記第３のデータ書き込みポートはスレーブタイプである、請求項７に記載の方法。
【請求項9】
第２のデータ読み出しおよび書き込みユニットは、前記第２のデータ書き込みユニットを備え、前記第２のデータ読み出しおよび書き込みユニットは、ＦＩＦＯメモリモジュールを備え、前記データ書き込みステータス信号は満杯のＦＩＦＯメモリ信号を備える、請求項６から８のいずれか一項に記載の方法。
【請求項10】
前記第１のデータ書き込みユニットは、ＤＭＡモジュールを備え、前記データ書き込み待機信号はｗａｉｔｒｅｑｕｅｓｔ信号を備える、請求項６から８のいずれか一項に記載の方法。
【請求項11】
請求項１から３のいずれか一項に記載の方法に従ってデータ読み出しインターフェースモジュールを実装するように適合されているＦＰＧＡユニットへとロードされ得るソフトウェアコードの部分を備える、コンピュータプログラム。
【請求項12】
第１の処理手段、Ｉ／Ｏインターフェース手段、メモリ手段、および請求項１から３のいずれか一項に記載の方法に従ってデータ読み出しインターフェースモジュールを実装するように適合されているＦＰＧＡユニットを有する第２の処理手段を備える、システム。
【請求項13】
請求項６から８のいずれか一項に記載の方法に従ってデータ書き込みインターフェースモジュールを実装するように適合されているＦＰＧＡユニットへとロードされ得るソフトウェアコードの部分を備える、コンピュータプログラム。
【請求項14】
第１の処理手段、Ｉ／Ｏインターフェース手段、メモリ手段、および請求項６から８のいずれか一項に記載の方法に従ってデータ書き込みインターフェースモジュールを実装するように適合されているＦＰＧＡユニットを有する第２の処理手段を備える、システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、請求項１のプリアンブルに係る、第１のデータ読み出しユニットを第２のデータ読み出しユニットとインターフェースで接続するための方法に関する。
【0002】
特に、本明細書で説明されるのは、第１のデータ読み出しユニットを第２のデータ読み出しユニットとインターフェースで接続するための方法、および第１のデータ書き込みユニットを第２のデータ書き込みユニットとインターフェースで接続するための方法、ならびにそれぞれのデータ読み出しおよびデータ書き込みインターフェースモジュールである。
【0003】
本発明は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：フィールドプログラマブルゲートアレイ）ユニットおよび／またはＳｏＣ－ＦＰＧＡ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ ＦＰＧＡ：システムオンチップＦＰＧＡ）ユニットなどを備える処理システムのような、１つまたは複数の機能モジュールを用いて構成され得る任意のデータ処理および／または取得システムにおいて使用され得る。複数のタイプのＦＰＧＡまたはＳｏＣ－ＦＰＧＡユニットが現在存在し、これは様々なデータ処理および／または取得システム、例えば、イメージおよび／またはビデオ取得およびコーディングシステムなどにおいて使用され得る。
【0004】
そのようなシステムは、下記に例示される複数の欠点に悩まされる。
【0005】
第１の欠点は、そのようなシステムがデータ読み出しおよび／または書き込み処理中のデータ転送速度の観点でいくつかの危機的状況に悩まされるという事実にあり；そのような危機的状況は、メモリバッファ、例えばＦＰＧＡおよび／またはＳｏＣ－ＦＰＧＡユニットなどにおいて実装されるＦＩＦＯメモリモジュールの小さい記憶容量に起因する。
【0006】
第２の欠点は、劣ったデータ転送速度のために、処理および／または取得システムの性能を全体として損なわれるという事実に由来する。
【0007】
したがって、従来技術のこれらのおよび他の問題を解決すること、および特に、第１のデータ読み出しユニットを第２のデータ読み出しユニットとインターフェースで接続するための方法、および第１のデータ書き込みユニットを第２のデータ書き込みユニットとインターフェースで接続するための方法、ならびにそれぞれのデータ読み出しおよびデータ書き込みインターフェースモジュールを提供することが本発明の１つの目的であり、これらはデータ読み出しおよび／または書き込み処理中の低いデータ転送速度に起因する危機的状況を減らすことを可能にする。
【0008】
本発明の更なる目的は、第１のデータ読み出しユニットを第２のデータ読み出しユニットとインターフェースで接続するための方法、および第１のデータ書き込みユニットを第２のデータ書き込みユニットとインターフェースで接続するための方法、ならびにそれぞれのデータ読み出しおよびデータ書き込みインターフェースモジュールを提供することであり、これらはデータのフローがＦＰＧＡおよび／またはＳｏＣ－ＦＰＧＡユニット内に含まれる機能モジュールにおいて読み出しおよび／または書き込みされることを効果的に制御することを可能にする。
【0009】
簡潔に述べると、本明細書で説明される本発明は、データ読み出しおよび／または書き込みの目的のために、例えば、ＦＩＦＯメモリ、機能モジュール、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ：ダイレクトメモリアクセス）機能モジュール、データ取得（ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ：ＤＡＱ）機能モジュール、データ出力機能モジュール、データ処理モジュール、通信モジュールなどのような２つ以上の機能モジュールを実装する、ＦＰＧＡおよび／またはＳｏＣ－ＦＰＧＡユニットとして構成可能な２つ以上のユニットをインターフェースで接続するための方法からなる。
【0010】
本発明の更なる有利な特徴は、本明細書の不可欠な部分である添付の特許請求の範囲において記載される。
【図面の簡単な説明】
【0011】
ここで、本発明は、添付図面を具体的に参照して、そのいくつかの非限定的な例示的な実施形態を通して詳細に説明される：
【図1】本発明の１つの実施形態によるデータ処理および／または取得システムの概略図である。
【発明を実施するための形態】
【0012】
図１は、第１の処理手段１１０、Ｉ／Ｏインターフェース手段１２０、メモリ手段１３０、および第２の処理手段２００を備え得るデータ処理および／または取得システム１００を概略的に示す。これらは、通信バス１０１、例えばＰＣＩバスなどを介して相互接続され得る。
【0013】
Ｉ／Ｏインターフェース手段１２０は、例えば、ユーザがシステム１００を管理することを可能にするために、システム１００からユーザへの入力／出力情報を受信および送信するように適合されている。Ｉ／Ｏインターフェース手段１２０は、例えば、スクリーン、キーボード、タッチスクリーンなどを備え得る。また、Ｉ／Ｏインターフェース手段１２０は、サーバへの通信チャネルを確立するように適合されている通信手段を備え得る。通信手段は、例えば、ＵＳＢ、ＣＡＮＢＵＳ、ＥＴＨＥＲＮＥＴ（登録商標）、ＷｉＦｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＧＳＭ（登録商標）などのインターフェースを備え得る。
【0014】
メモリ手段１３０は、本発明の本実施形態によるシステム１００の情報および命令を記憶するように適合されており、例えば、フラッシュタイプソリッドステートメモリ、ＳＤＲＡＭメモリなどを備え得る。情報は、例えば、システム１００に関係し、その動作に必要なデータおよび／またはパラメータを備え得る。
【0015】
第１の処理手段１１０は、Ｉ／Ｏインターフェース手段１２０および以降で更に詳細に説明される第２の処理手段２００を参照して、メモリ手段１３０内に記憶されている情報および命令を処理するように適合されている。第１の処理手段１１０は、例えば、マルチコアＡＲＭプロセッサ、マルチコアｘ８６プロセッサなどを備え得る。
【0016】
図２を参照すると、第２の処理手段２００は、本発明の本実施形態によれば、例えば、Ａｌｔｅｒａ Ｃｙｃｌｏｎ ＶユニットのようなＳｏＣ－ＦＰＧＡユニットを備え得る。特に、第２の処理手段２００は、例えば第１のインターフェース２３０および第２のインターフェース２３５を用いて互いに動作可能に接続されているＨＰＳ（Ｈａｒｄ Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ：ハードプロセッサシステム）ユニット２１０およびＦＰＧＡユニット２４０を備え得る。
【0017】
ＨＰＳユニット２１０は、接続ユニット２２０、例えばＬ３－Ｉｎｔｅｒｃｏｎｎｅｃｔユニットを用いて互いに動作可能に接続されている、マイクロプロセッサ２１５、例えばＡＲＭ Ｃｏｒｔｅｘ－Ａ９ ＭＰＣｏｒｅプロセッサ、およびＳＤＲＡＭコントローラ２２５を備え得る。特にマイクロプロセッサ２１５は、接続ユニット２２０を制御し、当該接続ユニット２２０は更に、第１のインターフェース２３０を介してＨＰＳユニット２１０からＦＰＧＡユニット２４０へ送信される制御データのフローおよびその逆を処理し、当該第１のインターフェース２３０は例えば、３２ビットデータ幅を有するＬｉｇｈｔｗｅｉｇｈｔブリッジバスを備え得る。その上、接続ユニット２２０は、第２のインターフェース２３５を介してＨＰＳユニット２１０からＦＰＧＡユニット２４０へのデータのフローおよびその逆を処理し、当該第２のインターフェース２３５は例えば、構成可能な３２ビット、６４ビットまたは１２８ビットデータ幅を有するＨＰＳ－ｔｏ－ＦＰＧＡブリッジバスおよびＦＰＧＡ－ｔｏ－ＨＰＳブリッジバスを備え得る。
【0018】
ＦＰＧＡユニット２４０は、複数のプログラム可能論理要素および論理要素を互いに物理的に接続することを可能にする複数の再構成可能相互接続を備える。したがって、例えば、ＡＮＤおよび／またはＯＲ論理ポートなどの単純な機能モジュールを実装するように論理要素を構成することが可能である。更にまたは代替的に、論理要素は、例えばＦＩＦＯメモリ機能モジュール、ＤＭＡ（ダイレクトメモリアクセス）機能モジュール、データ取得（ＤＡＱ）機能モジュール、データ出力機能モジュール、データ処理モジュール、通信モジュールなどのような複雑な機能モジュールを実装するように構成され得る。そのような機能モジュールは、ハードウェアコンポーネントを記述することを可能にするＶＨＤＬ（ＶＬＳＩ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ：ＶＬＳＩハードウェア記述言語）によってＦＰＧＡユニット２４０内に構成、すなわち実装され得る。実際、ＶＨＤＬは実行可能言語ではなく、したがって、それはプロセッサが処理活動の結果を計算するために実行する必要がある動作を記述せず；逆に、ＶＨＤＬ言語は、要求された処理を実行することが可能な回路を構成する論理要素を記述する。したがって、ＶＨＤＬによって実装されるそのような機能モジュールは、相互接続可能な複雑なユニットを作成し得、すなわち、そのようなユニットは、互いに動作可能に接続されている１つまたは複数の機能モジュールを備え得る。
【0019】
特に、本発明の本実施形態によれば、データ読み出しインターフェースモジュール３１０に動作可能に接続されている第１のデータ読み出しユニット２４５および第２のデータ読み出しユニット２６０ａ、およびデータ書き込みインターフェースモジュール３２０に動作可能に接続されている第１のデータ書き込みユニット２５５および第２のデータ書き込みユニット２６０ｂは、例えばＩＮＴＥＬのＱｕａｒｔｕｓ－ｐｒｉｍｅプラットフォームを使用してＶＨＤＬによってＦＰＧＡユニット２４０内に実装される。
【0020】
第１のデータ読み出しユニット２４５は、以後Ｒ－ＤＭＡと称されるデータを読み出すためのＤＭＡモジュールを備え得、第１のデータ書き込みユニット２５５は、以後Ｗ－ＤＭＡと称される更なるＤＭＡモジュールを備え得、一方で第２のデータ読み出しおよび書き込みユニット２６０は第２のデータ読み出しユニット２６０ａおよび第２のデータ書き込みユニット２６０ｂの両方を備え得；例えば、第２のデータ読み出しおよび書き込みユニット２６０は、ＦＩＦＯメモリモジュールを備え得る。特に、第１のデータ読み出しユニット２４５および第１のデータ書き込みユニット２５５は、Ａｖａｌｏｎ規格に準拠し第２のデータ読み出しおよび書き込みユニット２６０と通信するための、すなわちＦＩＦＯメモリモジュールと通信するためのメモリマップドマスター／スレーブアーキテクチャを有するバスを活用する。さらに、システム１００内での高度に構成可能なデータ管理を保証するために、第２のデータ読み出しおよび書き込みユニット２６０は、例えば、ｓｈｏｗａｈｅａｄモードのＦＩＦＯメモリモジュールを用いて、データＱとして各３２ビットの１０２４個のバイナリワードを有して実装され得る。しかし、このように実装されると、第２のデータ読み出しおよび書き込みユニット２６０はＡｖａｌｏｎ規格に準拠していない。実際、Ａｖａｌｏｎ規格は、双方向かつ制御されたデータ転送管理を保証するが、その特性は、ＦＩＦＯメモリモジュールが使用される場合、十分に活用されることができない。特に、Ａｖａｌｏｎ規格は、マスターが読み出しまたは書き込み待機（ｗａｉｔｒｅｑｕｅｓｔ）信号を受信した場合、データ書き込みおよび読み出し要求信号が変化しないままであることを必要とするが、これは、満杯のＦＩＦＯメモリモジュールにおいて書き込み動作を発生させるか、または空のＦＩＦＯメモリモジュールからの読み出し動作を発生させることになり；したがって、ＦＩＦＯメモリモジュールは、読み出しまたは書き込み待機（ｗａｉｔｒｅｑｕｅｓｔ）信号が有効な間にそのようなデータ書き込みおよび読み出し要求信号を受信してはならない。
【0021】
本発明によれば、有利には、データ読み出しインターフェースモジュール３１０およびデータ書き込みインターフェースモジュール３２０は、それぞれ、第１のデータ読み出しユニット２４５が第２のデータ読み出しユニット２６０ａにインターフェースで接続されること、および第１のデータ書き込みユニット２５５が第２のデータ書き込みユニット２６０ｂにインターフェースで接続されることを可能にし、それにより有利にはシステム１００におけるデータＱの高度に構成可能な管理を保証する。これは、有利には、データＱが満杯のＦＩＦＯメモリモジュールへ書き込まれること、または空のＦＩＦＯメモリモジュールから読み出されることを防止することを可能にし、ひいてはＦＩＦＯメモリモジュールが、読み出しまたは書き込み待機（ｗａｉｔｒｅｑｕｅｓｔ）信号が有効な間にそのような信号を受信することを防止する。
【0022】
本発明の本実施形態に加えてまたはその代替として、第２のデータ読み出しユニット２６０ａおよび第２のデータ書き込みユニット２６０ｂは、独立していてよい：例えば、第２のデータ読み出しユニット２６０ａは、第１のメモリバッファを備えるデータ取得（ＤＡＱ）モジュールを備え得、一方で第２のデータ書き込みユニット２６０ｂは、第２のメモリバッファを備えるデータ出力機能モジュールを備え得、これらはＡｖａｌｏｎ規格に準拠しない。
【0023】
上記と同様に、本発明によれば、データ読み出しインターフェースモジュール３１０およびデータ書き込みインターフェースモジュール３２０はそれぞれ、第１のデータ読み出しユニット２４５が第２のデータ読み出しユニット２６０ａにインターフェースで接続されること、および第１のデータ書き込みユニット２５５が第２のデータ書き込みユニット２６０ｂにインターフェースで接続されることを可能にし、それにより有利には第１のメモリバッファおよび第２のメモリバッファの両方におけるデータＱの高度に構成可能な管理を保証する。
【0024】
本発明の本実施形態によれば、データＱは、メモリ手段１３０から、すなわちＳＤＲＡＭメモリから、第２のデータ読み出しおよび書き込みユニット２６０へ、すなわちＦＩＦＯメモリモジュールへ、およびその逆に転送される。例えば、データＱは予め規定された総数のバイナリワード、例えば各々が３２ビットからなる１０，０００個のバイナリワードを備え得る。図２を参照すると、データＱはメモリ手段１３０から読み出され、バス１０１を経由してＳＤＲＡＭコントローラ２２５へ転送され得、これは次に接続ユニット２２０を介して、データＱを第２のインターフェース２３５を用いてＦＰＧＡユニットへ転送する。第２のインターフェース２３５は次に、データＱを第１のデータ書き込みユニット２５５へ送信し、これはデータ書き込みインターフェースモジュール３２０を用いて、データＱを第２のデータ読み出しおよび書き込みユニット２６０、すなわちＦＩＦＯメモリモジュールへ書き込む。また、第１のデータ読み出しユニット２４５は、データＱを第２のデータ読み出しおよび書き込みユニット２６０から、すなわちＦＩＦＯメモリモジュールから、データ読み出しインターフェースモジュール３１０を用いて読み出し得、データＱをＳＤＲＡＭコントローラ２２５へ、接続ユニット２２０を介して、第２のインターフェース２３５を用いて送信し得る。したがって、データＱは、ＳＤＲＡＭコントローラ２２５からメモリ手段１３０へ、すなわちＳＤＲＡＭメモリへ、バス１０１を経由して送信され得る。第１のデータ読み出しユニット２４５および第１のデータ書き込みユニット２５５は、第１のデータ読み出しユニット２４５、すなわちＲ－ＤＭＡモジュール、および第１のデータ書き込みユニット２５５、すなわちＷ－ＤＭＡモジュールの両方のスレーブ制御ポート２４１に動作可能に接続されている第１のインターフェース２３０を用いて、ＨＰＳユニット２１０によって管理される。例えば、第１のデータ読み出しユニット２４５および第１のデータ書き込みユニット２５５は、例えばＣプログラミング言語で記述されメモリ手段１３０からバス１０１を介してＨＰＳユニット２１０へとロードされ得るソフトウェアコードの部分として実装され得る制御アルゴリズムを使用することによって、ＨＰＳユニット２１０によって管理され得る。
【0025】
図３を参照して、下記は、図２を参照して前もって本明細書で説明された第２の処理手段２００において実装されるデータ読み出しインターフェースモジュール３１０およびデータ書き込みインターフェースモジュール３２０を説明する。
【0026】
特に、データ読み出しインターフェースモジュール３１０は、ＦＰＧＡユニット２４０へとロードされ得るソフトウェアコード、例えばＶＨＤＬソフトウェアコードの部分を備えるコンピュータプログラム製品として実装され得る。
【0027】
データ読み出しインターフェースモジュール３１０（図５のａおよび図５のｂも参照）は下記のように適合されている：
・データ読み出し要求信号Ｒ－Ｒｅｑを受信し、当該データ読み出し要求信号Ｒ－Ｒｅｑは第１のデータ読み出しユニット２４５によってアサートおよび送信される；
・第２のデータ読み出しユニット２６０ａによって送信されたデータ読み出しステータス信号Ｒ－Ｓｔａｔを受信し、当該データ読み出しステータス信号Ｒ－Ｓｔａｔは第２のデータ読み出しユニット２６０ａにデータＱがない場合にアサートされる；
・データ読み出しステータス信号Ｒ－Ｓｔａｔがアサートされているかどうかを検証し：
・アサートされている場合は、データ読み出しインターフェースモジュール３１０は、データ読み出し要求信号Ｒ－Ｒｅｑをアンアサートし、データ読み出しインターフェースモジュール３１０へ送信し、データ読み出し待機信号Ｒ－Ｗａｉｔをアサートし、第１のデータ読み出しユニット２４５へ送信するように適合され、
・そうでなければ、データ読み出しインターフェースモジュール３１０は、データ読み出し要求信号Ｒ－Ｒｅｑを当該第２のデータ読み出しユニット２６０ａへ送信し、データＱを第２のデータ読み出しユニット２６０ａから受信し、そのようなデータＱを第１のデータ読み出しユニット２４５へ送信するように適合される。
・データ読み出し要求信号Ｒ－Ｒｅｑを受信し、当該データ読み出し要求信号Ｒ－Ｒｅｑは第１のデータ読み出しユニット２４５によってアサートおよび送信される；
・第２のデータ読み出しユニット２６０ａによって送信されたデータ読み出しステータス信号Ｒ－Ｓｔａｔを受信し、当該データ読み出しステータス信号Ｒ－Ｓｔａｔは第２のデータ読み出しユニット２６０ａにデータＱがない場合にアサートされる；
・データ読み出しステータス信号Ｒ－Ｓｔａｔがアサートされているかどうかを検証し：
・アサートされている場合は、データ読み出しインターフェースモジュール３１０は、データ読み出し要求信号Ｒ－Ｒｅｑをアンアサートし、データ読み出しインターフェースモジュール３１０へ送信し、データ読み出し待機信号Ｒ－Ｗａｉｔをアサートし、第１のデータ読み出しユニット２４５へ送信するように適合され、
・そうでなければ、データ読み出しインターフェースモジュール３１０は、データ読み出し要求信号Ｒ－Ｒｅｑを当該第２のデータ読み出しユニット２６０ａへ送信し、データＱを第２のデータ読み出しユニット２６０ａから受信し、そのようなデータＱを第１のデータ読み出しユニット２４５へ送信するように適合される。
【0028】
本明細書において、信号をアサートすることは、その論理状態を「ＴＲＵＥ」にセットすることを意味し、一方で信号をアンアサートすることは、その論理状態を「ＦＡＬＳＥ」にセットすることを意味することに留意されたい。
【0029】
また、第１のデータ読み出しユニット２４５は、データ読み出し要求信号Ｒ－Ｒｅｑを送信するように適合され、データ読み出し待機信号Ｒ－Ｗａｉｔを受信しおよび／またはデータＱを受信するように適合されている第１のデータ読み出しポート２４６を備え得る。また、第２のデータ読み出しユニット２６０ａは、データ読み出し要求信号Ｒ－Ｒｅｑを受信するように適合されており、データ読み出しステータス信号Ｒ－Ｓｔａｔを送信しおよび／またはデータＱを送信するように適合されている第２のデータ読み出しポート２６１を備え得る。また、データ読み出しインターフェースモジュール３１０は、例えば第１の入力ＩＮ１において、データ読み出し要求信号Ｒ－Ｒｅｑを受信するように適合されており、例えば第２の出力ＯＵＴ２から、データ読み出し待機信号Ｒ－Ｗａｉｔを送信し、および／または例えば第３の出力ＯＵＴ３から、データＱを送信するように適合されている第３のデータ読み出しポート３１１を備え得る。また、データ読み出しインターフェースモジュール３１０は、例えば第１の出力ＯＵＴ１からデータ読み出し要求信号Ｒ－Ｒｅｑを送信するように適合されており、例えば第２の入力ＩＮ２において、データ読み出しステータス信号Ｒ－Ｓｔａｔを受信し、および／または例えば第３の入力ＩＮ３においてデータＱを受信するように適合されている第４のデータ読み出しポート３１２を備え得る。また、第１のデータ読み出しポート２４６および第４のデータ読み出しポート３１２は、マスタータイプであり得、一方で第２のデータ読み出しポート２６１および第３のデータ読み出しポート３１１はスレーブタイプであり得る。
【0030】
また、第２のデータ読み出しおよび書き込みユニット２６０は、第２のデータ読み出しユニット２６０ａを備え得；特に、当該第２のデータ読み出しおよび書き込みユニット２６０は、ＦＩＦＯメモリモジュールを備え得、データ読み出しステータス信号Ｒ－Ｓｔａｔは、空のＦＩＦＯメモリ信号（Ｅｍｐｔｙ）を備える。
【0031】
また、第１のデータ読み出しユニット２４５は、ＤＭＡモジュール、すなわちＲ－ＤＭＡモジュールを備え得、データ読み出し待機信号Ｒ－Ｗａｉｔは、ｗａｉｔｒｅｑｕｅｓｔ信号を備える。同様に、データ書き込みインターフェースモジュール３２０は、ＦＰＧＡユニット２４０へとロードされ得るソフトウェアコード、例えばＶＨＤＬソフトウェアコードの部分を備えるコンピュータプログラム製品として実装され得る。
【0032】
データ書き込みインターフェースモジュール３２０（図５のｃおよび図５のｄも参照）は下記のように適合されている：
・データ書き込み要求信号Ｗ－Ｒｅｑを受信し、当該データ書き込み要求信号Ｗ－Ｒｅｑは第１のデータ書き込みユニット２５５によってアサートおよび送信される；
・第２のデータ書き込みユニット２６０ｂによって送信されたデータ書き込みステータス信号Ｗ－Ｓｔａｔを受信し、当該データ書き込みステータス信号Ｗ－Ｓｔａｔは第２のデータ書き込みユニット２６０ｂにデータＱがない場合にアンアサートされる；
・データ書き込みステータス信号Ｗ－Ｓｔａｔがアサートされているかどうかを検証し：
・アサートされている場合は、データ書き込みインターフェースモジュール３２０は、データ書き込み要求信号Ｗ－Ｒｅｑをアンアサートおよび送信し、データ書き込み待機信号Ｗ－Ｗａｉｔをアサートし、第１のデータ書き込みユニット２５５へ送信するように適合される、
・そうでなければ、データ書き込みインターフェースモジュール３２０は、データ書き込み要求信号Ｗ－Ｒｅｑを当該第２のデータ書き込みユニット２６０ｂへ送信し、データＱを第１のデータ書き込みユニット２５５から受信し、そのようなデータＱを第２のデータ書き込みユニット２６０ｂへ送信するように適合される。
・データ書き込み要求信号Ｗ－Ｒｅｑを受信し、当該データ書き込み要求信号Ｗ－Ｒｅｑは第１のデータ書き込みユニット２５５によってアサートおよび送信される；
・第２のデータ書き込みユニット２６０ｂによって送信されたデータ書き込みステータス信号Ｗ－Ｓｔａｔを受信し、当該データ書き込みステータス信号Ｗ－Ｓｔａｔは第２のデータ書き込みユニット２６０ｂにデータＱがない場合にアンアサートされる；
・データ書き込みステータス信号Ｗ－Ｓｔａｔがアサートされているかどうかを検証し：
・アサートされている場合は、データ書き込みインターフェースモジュール３２０は、データ書き込み要求信号Ｗ－Ｒｅｑをアンアサートおよび送信し、データ書き込み待機信号Ｗ－Ｗａｉｔをアサートし、第１のデータ書き込みユニット２５５へ送信するように適合される、
・そうでなければ、データ書き込みインターフェースモジュール３２０は、データ書き込み要求信号Ｗ－Ｒｅｑを当該第２のデータ書き込みユニット２６０ｂへ送信し、データＱを第１のデータ書き込みユニット２５５から受信し、そのようなデータＱを第２のデータ書き込みユニット２６０ｂへ送信するように適合される。
【0033】
例えば、第１のデータ書き込みユニット２５５は、データ書き込み要求信号Ｗ－Ｒｅｑを送信するように適合され、データ書き込み待機信号Ｗ－Ｗａｉｔを受信しおよび／またはデータＱを送信するように適合されている第１のデータ書き込みポート２５６を備え得る。また、第２のデータ書き込みユニット２６０ｂは、データ書き込み要求信号Ｗ－Ｒｅｑを受信するように適合されており、データ書き込みステータス信号Ｗ－Ｓｔａｔを送信しおよび／またはデータＱを受信するように適合されている第２のデータ書き込みポート２６２を備え得る。また、データ書き込みインターフェースモジュール３２０は、例えば第４の入力ＩＮ４において、データ書き込み要求信号Ｗ－Ｒｅｑを受信するように適合されており、例えば第５の出力ＯＵＴ５から、データ書き込み待機信号Ｗ－Ｗａｉｔを送信し、および／または例えば第６の入力ＩＮ６において、データＱを受信するように適合されている第３のデータ書き込みポート３２１を備え得る。また、データ書き込みインターフェースモジュール３２０は、例えば第４の出力ＯＵＴ４からデータ書き込み要求信号Ｗ－Ｒｅｑを送信するように適合されており、例えば第５の入力ＩＮ５において、データ書き込みステータス信号Ｗ－Ｓｔａｔを受信し、および／または例えば第６の出力ＯＵＴ６からデータＱを送信するように適合されている第４のデータ書き込みポート３２２を備え得る。
【0034】
また、第１のデータ書き込みポート２５６および第４のデータ書き込みポート３２２は、マスタータイプであり得、一方で第２のデータ書き込みポート２６２および第３のデータ書き込みポート３２１は、スレーブタイプであり得る。
【0035】
また、第２のデータ読み出しおよび書き込みユニット２６０は、第２のデータ書き込みユニット２６０ｂを備え得；特に、当該第２のデータ読み出しおよび書き込みユニット２６０は、ＦＩＦＯメモリモジュールを備え得、データ書き込みステータス信号Ｗ－Ｓｔａｔは、満杯のＦＩＦＯメモリ信号（Ｆｕｌｌ）を備える。
【0036】
また、第１のデータ書き込みユニット２５５は、ＤＭＡモジュール、すなわちＷ－ＤＭＡモジュールを備え得、データ書き込み待機信号Ｗ－Ｗａｉｔは、ｗａｉｔｒｅｑｕｅｓｔ信号を備える。
【0037】
Ｒ－Ｒｅｑ、Ｒ－Ｓｔａｔ、Ｒ－Ｗａｉｔ、Ｗ－Ｒｅｑ、Ｗ－Ｓｔａｔ、およびＷ－Ｗａｉｔ信号は、バイナリ信号であり得、すなわち、それらは「１」として示される高い電圧値および「０」として示される低い電圧値が判定され得るバイナリ電気信号であり得ることに留意されたい。正論理に従えば、高い値「１」は、「ＴＲＵＥ」論理状態に関連付けられ、一方で低い値「０」は「ＦＡＬＳＥ」論理状態に関連付けられる。
【0038】
代替的に、負論理に従えば、高い値「１」は「ＦＡＬＳＥ」論理状態に関連付けられ、一方で低い値「０」は「ＴＲＵＥ」論理状態に関連付けられる。本明細書において、信号をアサートすることは、その論理状態を「ＴＲＵＥ」にセットすることを意味し、一方で信号をアンアサートすることは、その論理状態を「ＦＡＬＳＥ」にセットすることを意味する。
【0039】
図４のａから図５のｄを参照すると、当該Ｒ－Ｒｅｑ、Ｒ－Ｓｔａｔ、Ｒ－Ｗａｉｔ、Ｗ－Ｒｅｑ、Ｗ－ＳｔａｔおよびＷ－Ｗａｉｔ信号は、本明細書では正論理に従って検討される。特に、下記の表は、上記で言及されたＲ－Ｒｅｑ、Ｒ－Ｓｔａｔ、Ｒ－Ｗａｉｔ、Ｗ－Ｒｅｑ、Ｗ－ＳｔａｔおよびＷ－Ｗａｉｔ信号をより詳細に説明している。
【表1】
【0040】
有利には、データ読み出しインターフェースモジュール３１０およびデータ書き込みインターフェースモジュール３２０は、Ｒ－Ｓｔａｔ、Ｒ－Ｗａｉｔ、Ｗ－Ｓｔａｔ、およびＷ－Ｗａｉｔ信号を用いてデータＱのフローを制御することを可能にし、その結果、第１のデータ読み出しユニット２４５および第１のデータ書き込みユニット２５５の、すなわちＲ－ＤＭＡおよびＷ－ＤＭＡモジュールの制御アルゴリズムはＦＩＦＯメモリ（１，０２４個のバイナリワード）のサイズを超えるデータ転送Ｑを可能するようにプログラムされ得、ひいてはシステム１００におけるデータＱの転送速度を大幅に改善する。
【0041】
特に、第１のデータ読み出しユニット２４５がＲ－ＤＭＡモジュールを備えることおよび第１のデータ書き込みユニット２５５がＷ－ＤＭＡモジュールを備えることを考慮して、ＨＰＳユニットにおける制御アルゴリズムが第１のデータ読み出しユニット２４５および第１のデータ書き込みユニット２５５を管理できるように、下記のアドレス値のうちの１つまたは複数を知っていることが必要である：第２のデータ読み出しポート２６１のアドレス値、第２のデータ書き込みポート２６２のアドレス値、各ＤＭＡモジュールの制御ポート２４１のアドレス値、およびＳＤＲＡＭメモリの使用可能な部分のベースに対応するアドレス値。
【0042】
そのようなアドレスは、下記のように判定され得る：
ａ）第２のインターフェース２３５を介してＦＰＧＡユニット２４０に接続されているＨＰＤユニット２１０におけるマスターポートを考慮すると、そのようなマスターポートのアドレス値（ａｄｄｒｅｓｓ）が第２のインターフェース２３５のオフセット値（ｂｒｉｄｇｅ＿ｂａｓｅ）およびＦＰＧＡユニット２４０のスレーブポートのベースアドレス値（ｓｌａｖｅ＿ｂａｓｅ）の合計に等しくなる、すなわち：ａｄｄｒｅｓｓ＝ｂｒｉｄｇｅ＿ｂａｓｅ＋ｓｌａｖｅ＿ｂａｓｅである；
ｂ）ＦＰＧＡユニット２４０におけるマスターポートを考慮すると、そのようなマスターポートのアドレス値（ａｄｄｒｅｓｓ）は、ＦＰＧＡユニット２４０のスレーブポートのベースアドレス値（ｓｌａｖｅ＿ｂａｓｅ）に等しい、すなわち：ａｄｄｒｅｓｓ＝ｓｌａｖｅ＿ｂａｓｅである。
ａ）第２のインターフェース２３５を介してＦＰＧＡユニット２４０に接続されているＨＰＤユニット２１０におけるマスターポートを考慮すると、そのようなマスターポートのアドレス値（ａｄｄｒｅｓｓ）が第２のインターフェース２３５のオフセット値（ｂｒｉｄｇｅ＿ｂａｓｅ）およびＦＰＧＡユニット２４０のスレーブポートのベースアドレス値（ｓｌａｖｅ＿ｂａｓｅ）の合計に等しくなる、すなわち：ａｄｄｒｅｓｓ＝ｂｒｉｄｇｅ＿ｂａｓｅ＋ｓｌａｖｅ＿ｂａｓｅである；
ｂ）ＦＰＧＡユニット２４０におけるマスターポートを考慮すると、そのようなマスターポートのアドレス値（ａｄｄｒｅｓｓ）は、ＦＰＧＡユニット２４０のスレーブポートのベースアドレス値（ｓｌａｖｅ＿ｂａｓｅ）に等しい、すなわち：ａｄｄｒｅｓｓ＝ｓｌａｖｅ＿ｂａｓｅである。
【0043】
Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュール、ＳＤＲＡＭメモリおよびＦＩＦＯメモリを管理するのに有用なそれらのアドレスは、下記の表中に列挙されている。
【表2】
【0044】
表２において、ＬＷ＿ＢＡＳＥ値は、ＬＴ＿ＬＷＦＰＧＡＳＬＶＳ＿ＯＦＳＴと名付けられた予め規定されたパラメータに対応し、これは使用するデバイス（この場合はＣｙｃｌｏｎｅ Ｖ）の特定のライブラリのために予約されているＱｕａｒｔｕｓ－ｐｒｉｍｅのインストールフォルダ内にＡｌｔｅｒａによって供給される「ｈｐｓ．ｈ」ファイルから取得され得、一方でＲ－ＤＭＡ＿ＢＡＳＥおよびＷ－ＤＭＡ＿ＢＡＳＥ値は、Ｑｕａｒｔｕｓ－ｐｒｉｍｅプラットフォームのＱｓｙｓスクリーンにおいて、またはＡｌｔｅｒａ ＳｏＣ ＥＤＳにおいてｓｏｐｃ－ｃｒｅａｔｅ－ｈｅａｄｅｒ－ｆｉｌｅｓコマンドを用いて（当該コマンドを実行するために、コンパイルフェーズ中にＱｕａｒｔｕｓ－ｐｒｉｍｅプラットフォームによって生成されるプロジェクトに関する「＊．ｓｏｐｃｉｎｆｏ」ファイルを利用可能にすることが必要である）生成された「＊．ｈ」ファイルにおいて発見され得る。
【0045】
ＳＤＲＡＭ＿ＢＡＳＥアドレスに関して、オフセットは考慮されない：各ＤＭＡモジュールは、第２のインターフェース２３５を経由してＨＰＳユニット２１０へ接続されており（ＦＰＧＡ→ＨＰＳ）、これはＬ３ ａｄｄｒｅｓｓ－ｓｐａｃｅを参照し、ここで最初の２ＧＢはＳＤＲＡＭ内にマッピングされており；よってデータ転送のために予約されているＳＤＲＡＭ部分を定義すれば十分である。最後に、ＳＤＲＡＭ＿ＢＡＳＥアドレスに関して、オフセットは考慮されない：そのようなアドレスは、「＊．ｈ」ファイルから、またはＱｕａｒｔｕｓ－ｐｒｉｍｅプラットフォーム上のＱｓｙｓスクリーンから取得され得る。同時にＦＩＦＯメモリモジュールから読み出すおよびそれへ書き込むことに関して、データ読み出しおよび書き込みポートに関して２つの異なるアドレスを定義すること、あるいは２つの異なるＦＩＦＯメモリモジュールを使用することが可能である。上記で説明された全てのアドレスを使用することが可能であるために、それらが位置するメモリ領域が、ｍｍａｐコマンドを使用することによってユーザスペース内にマッピングされることがまず必要になり、当該ｍｍａｐコマンドは、マッピングされたメモリ領域の第１のアドレスへのポインタを返すことにも留意されたい。また、開発ボード内にプリインストールされているＬｉｎｕｘ（登録商標）オペレーティングシステムは、通常ＳＤＲＡＭの全てを使用しており、したがってデータ転送のためのＳＤＲＡＭ部分を予約することが必要であり；これは、例えば下記のＵ－ＢＯＯＴコマンドを実行することによって為され得ることが指摘されなければならない：
＄ ｓｅｔｅｎｖ ｍｍｃｂｏｏｔ 'ｓｅｔｅｎｖ ｂｏｏｔａｒｇｓ ｃｏｎｓｏｌｅ＝ｔｔｙＳ０， １１５２００ ｍｅｍ＝８００Ｍ ｒｏｏｔ＝＄｛ｍｍｃｒｏｏｔ｝ ｒｗ ｒｏｏｔｗａｉｔ；ｂｏｏｔｚ ＄｛ｌｏａｄａｄｄｒ｝ － ＄｛ｆｄｔａｄｄｒ｝'
＄ ｓａｖｅｅｎｖ
この場合、Ｌｉｎｕｘオペレーティングシステム専用のＳＤＲＡＭは８００ＭＢまで減らされ；したがって、Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールへ通信されるＳＤＲＡＭアドレスは、０ｘ３２００００００（８００番目のＭＢのアドレス）である。
＄ ｓｅｔｅｎｖ ｍｍｃｂｏｏｔ 'ｓｅｔｅｎｖ ｂｏｏｔａｒｇｓ ｃｏｎｓｏｌｅ＝ｔｔｙＳ０， １１５２００ ｍｅｍ＝８００Ｍ ｒｏｏｔ＝＄｛ｍｍｃｒｏｏｔ｝ ｒｗ ｒｏｏｔｗａｉｔ；ｂｏｏｔｚ ＄｛ｌｏａｄａｄｄｒ｝ － ＄｛ｆｄｔａｄｄｒ｝'
＄ ｓａｖｅｅｎｖ
この場合、Ｌｉｎｕｘオペレーティングシステム専用のＳＤＲＡＭは８００ＭＢまで減らされ；したがって、Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールへ通信されるＳＤＲＡＭアドレスは、０ｘ３２００００００（８００番目のＭＢのアドレス）である。
【0046】
メモリ手段１３０から、すなわちＳＤＲＡＭメモリから、第２のデータ読み出しおよび書き込みユニット２６０、すなわちＦＩＦＯメモリモジュールへの双方向データ転送を実行するために、ＨＰＳユニット２１０における制御アルゴリズムは、第１のデータ読み出しユニット２４５の、すなわち、Ｒ－ＤＭＡモジュールの、および第１のデータ書き込みユニット２５５の、すなわちＷ－ＤＭＡモジュールの下記のレジスタ：ステータスレジスタ、読み出しレジスタ、書き込みレジスタ、転送長レジスタ、および制御レジスタのうちの１つまたは複数に書き込むまたはそれを読み出すことができなければならない。そのようなレジスタは、Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールごとに、それぞれ上記で説明されたＬＷ＿ＢＡＳＥ＋Ｒ－ＤＭＡ＿ＢＡＳＥおよびＬＷ＿ＢＡＳＥ＋Ｗ－ＤＭＡ＿ＢＡＳＥアドレスに、下記の表中に詳述されるとおりの更なるオフセット値を加えることによってアクセス可能である。
【表3】
【0047】
下記は、そのようなレジスタを詳細に説明し；具体的には、ステータスレジスタが下記の表中で説明される。
【表4】
【0048】
読み出しレジスタは、そこから各Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールが転送対象のデータＱを読み出す第１のアドレスを含み；後続のアドレスは、転送の個別の要素のサイズに応じて、このアドレスを好適にインクリメントすることによって取得される。（ＦＩＦＯモジュールから読み出す場合のように）一定のアドレスから読み出すことが望ましい場合、制御レジスタ内のＲＣＯＮビットを１にセットすることが必要である。このレジスタのサイズは、第１の読み出しユニット２４５および第１の書き込みユニット２５５が生成されるときに定義され、各Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールの第１のデータ読み出しポート２４６に接続されている全てのスレーブ周辺機器を特定するのに十分な大きさであってよい。
【0049】
書き込みレジスタは、そこへ各Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールが転送対象のデータＱを書き込む第１のアドレスを含み；後続のアドレスは、転送の個別のバイナリワードのサイズに応じて、このアドレスを好適にインクリメントすることによって取得される。（ＦＩＦＯモジュールへ書き込む場合のように）一定のアドレスへ書き込むことが望ましい場合、制御レジスタ内のＷＣＯＮビットを１にセットすることが必要である。このレジスタのサイズは、システムが生成されるときに定義され、各Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールの第１のデータ書き込みポート２５６に接続されている全てのスレーブ周辺機器を特定するのに十分な大きさであってよい。
【0050】
長さレジスタは、転送対象のデータＱのバイト数を含み、その値は転送中に漸進的にデクリメントされ：それが０に達したとき、ステータスレジスタ内のＬＥＮビットは１にセットされ転送が終了する。
【0051】
制御レジスタは、下記の表に従って各Ｒ－ＤＭＡおよびＷ－ＤＭＡモジュールの挙動を指定する複数の単一のビットからなる。
【表5】
【0052】
転送対象のバイナリワードのサイズを定義する全てのビットのうち、１つだけが１にセットされ得、そうでなければＤＭＡモジュールの挙動は判定されないということが指摘されなければならない。
【0053】
図４のａ、図５のａ、および図５のｂを参照すると、下記は、第１のデータ読み出しユニット２４５を第２のデータ読み出しユニット２６０ａとインターフェースで接続するための方法を説明し、その両方は、本発明の本実施形態によれば、データ読み出しインターフェースモジュール３１０に動作可能に接続されている。
【0054】
段階４１０において、データ読み出し要求フェーズが実行され、この中でデータ読み出し要求信号Ｒ－Ｒｅｑがデータ読み出しインターフェースモジュール３１０によって受信される。上記データ読み出し要求信号Ｒ－Ｒｅｑは、第１のデータ読み出しユニット２４５によってアサートおよび送信される。
【0055】
段階４２０において、読み出しステータスシグナリングフェーズが実行され、この中でデータ読み出しステータス信号Ｒ－Ｓｔａｔがデータ読み出しインターフェースモジュール３１０によって受信され、ここでデータ読み出しステータス信号Ｒ－Ｓｔａｔは上記第２のデータ読み出しユニット２６０ａによって送信され；データ読み出しステータス信号Ｒ－Ｓｔａｔは、上記第２のデータ読み出しユニット２６０ａ内にデータＱがない場合にアサートされる。
【0056】
段階４３０において、読み出しステータス検証フェーズが実行され、この中でデータ読み出しインターフェースモジュール３１０が、データ読み出しステータス信号Ｒ－Ｓｔａｔがアサートされているかどうかを検証し、アサートされている場合はデータ読み出しインターフェースモジュール３１０は段階４３５を実行することになり、そうでなければそれは段階４４０を実行することになる。
【0057】
段階４３５において、データ読み出し待機フェーズが実行され、この中でデータ読み出し要求信号Ｒ－Ｒｅｑがデータ読み出しインターフェースモジュール３１０によってアンアサートされ第２のデータ読み出しユニット２６０ａへ送信され、データ読み出し待機信号Ｒ－Ｗａｉｔがデータ読み出しインターフェースモジュール３１０によってアサートされ第１のデータ読み出しユニット２４５へ送信される。
【0058】
段階４４０において、データ読み出しフェーズが実行され、この中でデータ読み出しインターフェースモジュール３１０がデータ読み出し要求信号Ｒ－Ｒｅｑを第２のデータ読み出しユニット２６０ａへ送信し、かつこの中でデータ読み出しインターフェースモジュール３１０がデータＱを第２のデータ読み出しユニット２６０ａから受信し、当該データＱを第１のデータ読み出しユニット２４５へ送信する。
【0059】
例えば、第１のデータ読み出しユニット２４５は、データ読み出し要求信号Ｒ－Ｒｅｑを送信しデータ読み出し待機信号Ｒ－Ｗａｉｔを受信しおよび／またはデータＱを受信する第１のデータ読み出しポート２４６を備え得る。
【0060】
また、第２のデータ読み出しユニット２６０ａは、データ読み出し要求信号Ｒ－Ｒｅｑを受信しデータ読み出しステータス信号Ｒ－Ｓｔａｔを送信しおよび／またはデータＱを送信する第２のデータ読み出しポート２６１を備え得る。
【0061】
また、データ読み出しインターフェースモジュール３１０は、データ読み出し要求信号Ｒ－Ｒｅｑを受信しデータ読み出し待機信号Ｒ－Ｗａｉｔを送信しおよび／またはデータＱを送信する第３のデータ読み出しポート３１１を備え得る。
【0062】
最後に、データ読み出しインターフェースモジュール３１０は、データ読み出し要求信号Ｒ－Ｒｅｑを送信し読み出しステータス信号Ｒ－Ｓｔａｔを受信しおよび／またはデータＱを受信する第４のデータ読み出しポート３１２を備え得る。
【0063】
例えば、第１のデータ読み出しポート２４６および第４のデータ読み出しポート３１２は、マスタータイプであり得、一方で第２のデータ読み出しポート２６１および第３のデータ読み出しポート３１１はスレーブタイプであり得る。
【0064】
例えば、第２のデータ読み出しおよび書き込みユニット２６０は、第２のデータ読み出しユニット２６０ａを備え得；特に、当該第２のデータ読み出しおよび書き込みユニット２６０は、ＦＩＦＯメモリモジュールを備え得、データ読み出しステータス信号Ｒ－Ｓｔａｔは空のＦＩＦＯメモリ信号（Ｅｍｐｔｙ）を備える。
【0065】
例えば、第１のデータ読み出しユニット２４５は、ＤＭＡモジュール、すなわちＲ－ＤＭＡモジュールを備え得、データ読み出し待機信号Ｒ－Ｗａｉｔはｗａｉｔｒｅｑｕｅｓｔ信号を備える。
【0066】
第１のデータ読み出しユニット２４５を第２のデータ読み出しユニット２６０ａとインターフェースで接続するための上記で説明された方法は、データ読み出しインターフェースモジュール３１０を実装するためにＦＰＧＡユニット２４０へとロードされ得るソフトウェアコード、例えばＶＨＤＬソフトウェアコードの部分を備えるコンピュータプログラム製品を用いてＦＰＧＡユニット２４０内に実装され得ることが当業者には明らかであろう。これにより、システム１００は、段階４１０から４４０を参照して上記で説明されたような第１のデータ読み出しユニット２４５を第２のデータ読み出しユニット２６０ａとインターフェースで接続するための方法に従ってデータ読み出しインターフェースモジュール３１０を実装するように適合されているＦＰＧＡユニット２４０を含むことができることになる。
【0067】
同様に、図４のｂ、図５のｃおよび図５のｄを参照して、下記は第１のデータ書き込みユニット２５５を第２のデータ書き込みユニット２６０ｂとインターフェースで接続するための方法を説明し、その両方は、本発明の本実施形態によれば、データ書き込みインターフェースモジュール３２０に動作可能に接続されている。
【0068】
段階４５０において、データ書き込み要求フェーズが実行され、この中でデータ書き込み要求信号Ｗ－Ｒｅｑがデータ書き込みインターフェースモジュール３２０によって受信され、ここでデータ書き込み要求信号Ｗ－Ｒｅｑは第１のデータ書き込みユニット２５５によってアサートおよび送信される。
【0069】
段階４６０において、書き込みステータスシグナリングフェーズが実行され、この中でデータ書き込みステータス信号Ｗ－Ｓｔａｔがデータ書き込みインターフェースモジュール３２０によって受信され、ここでデータ書き込みステータス信号Ｗ－Ｓｔａｔは第２のデータ書き込みユニット２６０ｂによって送信され；データ書き込みステータス信号Ｗ－Ｓｔａｔは、第２のデータ書き込みユニット２６０ｂ内にデータＱがない場合にアンアサートされる。
【0070】
段階４７０において、書き込みステータス検証フェーズが実行され、この中でデータ書き込みインターフェースモジュール３２０が、上記データ書き込みステータス信号Ｗ－Ｓｔａｔがアサートされているかどうかを検証し、アサートされている場合はデータ書き込みインターフェースモジュール３２０は段階４７５を実行することになり、そうでなければそれは段階４８０を実行することになる。
【0071】
段階４７５において、データ書き込み待機フェーズが実行され、この中でデータ書き込み要求信号Ｗ－Ｒｅｑがデータ書き込みインターフェースモジュール３２０によってアンアサートされ第２のデータ書き込みユニット２６０ｂへ送信され、データ書き込み待機信号Ｗ－Ｗａｉｔがデータ書き込みインターフェースモジュール３２０によってアサートされ第１のデータ書き込みユニット２５５へ送信される。
【0072】
段階４８０において、データ書き込みフェーズが実行され、この中でデータ書き込みインターフェースモジュール３２０がデータ書き込み要求信号Ｗ－Ｒｅｑを第２のデータ書き込みユニット２６０ｂへ送信し、データ書き込みインターフェースモジュール３２０がデータＱを第１のデータ書き込みユニット２５５から受信しデータＱを第２のデータ書き込みユニット２６０ｂへ送信する。
【0073】
例えば、第１のデータ書き込みユニット２５５は、データ書き込み要求信号Ｗ－Ｒｅｑを送信しデータ書き込み待機信号Ｗ－Ｗａｉｔを受信しおよび／またはデータＱを送信する第１のデータ書き込みポート２５６を備え得る。また、第２のデータ書き込みユニット２６０ｂは、データ書き込み要求信号Ｗ－Ｒｅｑを受信しデータ書き込みステータス信号Ｗ－Ｓｔａｔを送信しおよび／またはデータＱを受信する第２のデータ書き込みポート２６２を備え得る。また、データ書き込みインターフェースモジュール３２０は、データ書き込み要求信号Ｗ－Ｒｅｑを受信しデータ書き込み待機信号Ｗ－Ｗａｉｔを送信しおよび／またはデータＱを受信する第３のデータ書き込みポート３２１を備え得る。最後に、データ書き込みインターフェースモジュール３２０は、データ書き込み要求信号Ｗ－Ｒｅｑを送信しデータ書き込みステータス信号Ｗ－Ｓｔａｔを受信しおよび／またはデータＱを送信する第４のデータ書き込みポート３２２を備え得る。
【0074】
例えば、第１のデータ書き込みポート２５６および第４のデータ書き込みポート３２２は、マスタータイプであり、一方で第２のデータ書き込みポート２６２および第３のデータ書き込みポート３２１は、スレーブタイプである。
【0075】
例えば、第２のデータ読み出しおよび書き込みユニット２６０は、第２のデータ書き込みユニット２６０ｂを備え得；特に、当該第２のデータ読み出しおよび書き込みユニット２６０は、ＦＩＦＯメモリモジュールを備え得、データ書き込みステータス信号Ｗ－Ｓｔａｔは満杯のＦＩＦＯメモリ信号（Ｆｕｌｌ）を備える。
【0076】
例えば、第１のデータ書き込みユニット２５５は、ＤＭＡモジュール、すなわちＷ－ＤＭＡモジュールを備え得、データ書き込み待機信号Ｗ－Ｗａｉｔはｗａｉｔｒｅｑｕｅｓｔ信号を備える。
【0077】
第１のデータ書き込みユニット２５５を第２のデータ書き込みユニット２６０ｂとインターフェースで接続するための上記で説明された方法は、データ書き込みインターフェースモジュール３２０を実装するためにＦＰＧＡユニット２４０へとロードされ得るソフトウェアコード、例えばＶＨＤＬソフトウェアコードの部分を備える更なるコンピュータプログラム製品を用いてＦＰＧＡユニット２４０内に実装され得ることが当業者には明らかであろう。これにより、システム１００は、段階４５０から４８０を参照して上記で説明されたような第１のデータ書き込みユニット２５５を第２のデータ書き込みユニット２６０ｂとインターフェースで接続するための方法に従ってデータ書き込みインターフェースモジュール３２０を実装するように適合されているＦＰＧＡユニット２４０を含むことができることになる。
【0078】
本発明の利点は、上記の説明から明らかである。
【0079】
有利には、本発明は、第１のデータ読み出しユニットを第２のデータ読み出しユニットとインターフェースで接続するための方法、および第１のデータ書き込みユニットを第２のデータ書き込みユニットとインターフェースで接続するための方法、ならびにそれぞれのデータ読み出しおよびデータ書き込みインターフェースモジュールを提供し、これらが第２の読み出しユニットおよび第２の書き込みユニットのメモリバッファに関する高度に構成可能なデータ管理を保証する。
【0080】
本発明の更なる利点は、第１のデータ読み出しユニットおよび第２のデータ読み出しユニットの間、および第１のデータ書き込みユニットおよび第２のデータ書き込みユニットの間でやり取りされる信号を用いてデータフローを制御することを可能にし、その結果、第１のデータ読み出しユニットおよび第１のデータ書き込みユニットの制御アルゴリズムが、メモリバッファのサイズを超えるデータ転送を可能にするようにプログラムされ得、それによりデータ処理および／または取得システムのデータ転送速度を大幅に改善するデータ読み出しインターフェースモジュールおよびデータ書き込みインターフェースモジュールを本発明が提供するという事実にある。
【0081】
当然ながら、実施形態および実装の詳細は、本発明の原理を損なうことなく、本明細書において単に非限定的な例として説明および図示されたものから大きく、しかし添付の特許請求の範囲において記載される本発明の保護範囲から逸脱することなく、変更され得る。
【図1】
【図2】
【図3】
【図4】
【図5(a)】
【図5(b)】
【図5(c)】
【図5(d)】
【国際調査報告】