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特表2024-542355ハイブリッドＣＭＯＳマイクロＬＥＤディスプレイレイアウト
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】ハイブリッドＣＭＯＳマイクロＬＥＤディスプレイレイアウト
(51)【国際特許分類】
G09F 9/30 20060101AFI20241108BHJP
G09F 9/33 20060101ALI20241108BHJP
H01L 33/62 20100101ALI20241108BHJP
G09F 9/00 20060101ALI20241108BHJP
【ＦＩ】
G09F9/30 330
G09F9/33
G09F9/30 338
H01L33/62
G09F9/00 346Z
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024519045
(86)(22)【出願日】2022-09-22
(85)【翻訳文提出日】2024-03-27
(86)【国際出願番号】 US2022044327
(87)【国際公開番号】W WO2023055636
(87)【国際公開日】2023-04-06
(31)【優先権主張番号】63/249,783
(32)【優先日】2021-09-29
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/947,322
(32)【優先日】2022-09-19
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500507009
【氏名又は名称】ルミレッズ リミテッド ライアビリティ カンパニー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】ロペス，トニー
(72)【発明者】
【氏名】モネスティエ，フローレント
【テーマコード（参考）】
5C094
5F142
5G435
【Ｆターム（参考）】
5C094AA04
5C094AA21
5C094AA31
5C094BA03
5C094BA23
5C094CA19
5C094DB01
5C094EA07
5C094EA10
5C094EB05
5C094FA01
5C094FA02
5C094FB16
5C094HA10
5C094JA08
5F142CB11
5F142CB14
5F142CB23
5F142CD02
5F142CD32
5F142CD49
5F142DA02
5F142DA73
5F142GA02
5F142GA21
5G435AA01
5G435AA16
5G435BB04
5G435CC09
5G435EE34
5G435EE41
5G435LL07
(57)【要約】
μＬＥＤディスプレイ領域の少なくとも２つの長辺に、交互配置されたコンタクト領域である交互のＶｌｅｄコンタクト領域及びＶｃａｔコンタクト領域を含むＣＭＯＳパワープレーンが記載される。斯くして、μＬＥＤディスプレイパネルの４つの辺に沿ってＶｌｅｄ及びカソード電流が均一に注入される。Ｖｌｅｄ及びＶｃａｔ回路上の大きなカソード電流分配リングを用いて、パネルの４つの辺に沿って電流を分配する。電流分配リングはピクセルダイ領域を取り囲む。複数のμバンプのうちの１つに隣接してカソード電流再分配リング上に絶縁領域が含められ得る。
【特許請求の範囲】
【請求項1】
内側部分及び外側部分を持つカソード再分配リングであって、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、カソード電流分配領域と交互配置された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、
を有するＣＭＯＳパワープレーン。
【請求項2】
前記ダイピクセル領域の２つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、請求項１に記載のＣＭＯＳパワープレーン。
【請求項3】
前記ダイピクセル領域の４つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、請求項１に記載のＣＭＯＳパワープレーン。
【請求項4】
少なくとも３つの共通供給電圧Ｖｌｅｄが少なくとも３つのカソード電流分配領域と交互配置されている、請求項１に記載のＣＭＯＳパワープレーン。
【請求項5】
前記複数のカソードμバンプのうちの１つに隣接した前記カソード再分配リング上の絶縁領域、を更に有する請求項１に記載のＣＭＯＳパワープレーン。
【請求項6】
前記絶縁領域は、エッチングされたラインを有する、請求項５に記載のＣＭＯＳパワープレーン。
【請求項7】
前記絶縁領域は誘電体材料を有する、請求項５に記載のＣＭＯＳパワープレーン。
【請求項8】
前記ダイピクセル領域に接続された複数のＰＭＯＳトランジスタ、を更に有する請求項１に記載のＣＭＯＳパワープレーン。
【請求項9】
前記複数のカソードμバンプは、共通カソードグリッドに電気的に接続される、請求項１に記載のＣＭＯＳパワープレーン。
【請求項10】
前記ダイピクセル領域は、複数のピクセルを有する、請求項１に記載のＣＭＯＳパワープレーン。
【請求項11】
前記絶縁領域は、８０μｍよりも大きいサイズを持つ、請求項５に記載のＣＭＯＳパワープレーン。
【請求項12】
基板上のパワープレーンであり、前記パワープレーンの少なくとも２つの辺に沿って均一に分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの４つの辺に沿って延在するカソード電流再分配リングと、
前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、
前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、
を有するＣＭＯＳレイアウト。
【請求項13】
２つの辺で前記Ｖｌｅｄコンタクト領域と前記カソードコンタクト領域とが交互配置される、請求項１２に記載のＣＭＯＳレイアウト。
【請求項14】
４つの辺で前記Ｖｌｅｄコンタクト領域と前記カソードコンタクト領域とが交互配置される、請求項１２に記載のＣＭＯＳレイアウト。
【請求項15】
少なくとも３つのＶｌｅｄコンタクト領域が少なくとも３つのカソードコンタクト領域と交互になっている、請求項１２に記載のＣＭＯＳレイアウト。
【請求項16】
前記複数のカソードμバンプのうちの１つに隣接した前記カソード電流再分配リング上の絶縁領域、を更に有する請求項１２に記載のＣＭＯＳレイアウト。
【請求項17】
前記絶縁領域は、エッチングされたラインを有する、請求項１６に記載のＣＭＯＳレイアウト。
【請求項18】
前記絶縁領域は誘電体材料を有する、請求項１７に記載のＣＭＯＳレイアウト。
【請求項19】
前記複数のピクセルのうちの少なくとも１つに並列に接続された複数のＰＭＯＳトランジスタ、を更に有する請求項１２に記載のＣＭＯＳレイアウト。
【請求項20】
前記絶縁領域は、８０μｍよりも大きいサイズを持つ、請求項１６に記載のＣＭＯＳレイアウト。【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、概して、発光ダイオード（ＬＥＤ）デバイスに関する。より具体的には、実施形態は、マイクロＬＥＤのピクセル輝度の個別制御のためのＣＭＯＳドライバ電子回路向けのレイアウト構造に向けられる。
【背景技術】
【0002】
発光ダイオード（ＬＥＤ）は、それを電流が流れるときに可視光を発する半導体光源である。ＬＥＤは、Ｐ型半導体をＮ型半導体と組み合わせる。ＬＥＤは一般的に、ＩＩＩ族化合物半導体を使用する。ＩＩＩ族化合物半導体は、安定した動作を、他の半導体を用いるデバイスよりも高い温度で提供する。ＩＩＩ族化合物は典型的に、サファイア又は炭化ケイ素（ＳｉＣ）で形成された基板上に形成される。
【0003】
ＬＥＤは、数多くの用途のための魅力的な光源として浮上している。道路標識及び交通信号から、ＬＥＤは現在、一般照明、自動車、モバイルエレクトロニクス、カメラフラッシュ、ディスプレイバックライト照明、園芸、及び消毒用途において支配的になってきている。競合する光源と比較したＬＥＤの典型的な利点は、効率向上、寿命延長、及び多種多様なフォームファクタへの適合性である。
【0004】
例えば、先進的な自動車前方照明向けのマイクロＬＥＤのアレイといった、高度にコンパクトなピクセル化された発光ダイオード（ＬＥＤ）デバイスは、ピクセル輝度の個別制御のためのＣＭＯＳドライバエレクトロニクスとハイブリッド化された、モノリシックの大面積の高出力ＬＥＤダイを有し得る。特に、大きなピクセルアレイ構成では、そのような制御エレクトロニクスのための最も実用的なソリューションの中にリニア駆動方式がある。
【0005】
このシステムに関連する難しさは、全てのピクセルコンタクトの電源及び集積回路ドライバへの相互接続のためのＣＭＯＳルーティングに関する。コスト効率の良いソリューションは、パワープレーンのための金属層の数を最小限にしなければならない。しかしながら、パワープレーンのための金属層の数を最小化することは、電流を均一に分配するレイアウトの性能を損ね得るものであり、過度の電流密度レベルを有する望ましくない電流集中効果につながり、コンタクト界面におけるエレクトロマイグレーションに関連する信頼性及び熱損失に悪影響を及ぼし得る。
【0006】
従って、ハイブリッド化ＬＥＤダイ／ＣＭＯＳモノリシックアーキテクチャにおいて電流分布を最適化するレイアウトアーキテクチャが望まれる。
【発明の概要】
【0007】
本開示の技術及び実施形態はＣＭＯＳパワープレーンに関する。１つ以上の実施形態において、ＣＭＯＳパワープレーンは、内側部分及び外側部分を持つカソード再分配リングであり、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、カソード電流分配領域と交互配置（インターリーブ）された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、を有する。
【0008】
本開示の他の実施形態はＣＭＯＳレイアウトに関する。１つ以上の実施形態において、ＣＭＯＳレイアウトは、基板上のパワープレーンであり、前記パワープレーンの少なくとも２つの辺に沿って均一に分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの４つの辺に沿って延在するカソード電流再分配リングと、前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、を有する。
【0009】
更なる実施形態はＣＭＯＳパワープレーンに関する。１つ以上の実施形態において、ＣＭＯＳパワープレーンは、内側部分及び外側部分を持つカソード再分配リングであり、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、当該ＣＭＯＳパワープレーンの第１の辺、第２の辺、第３の辺、及び第４の辺に沿ってカソード電流分配領域と交互配置された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、を有する。
【0010】
加えての実施形態はＣＭＯＳレイアウトに関する。１つ以上の実施形態において、ＣＭＯＳレイアウトは、基板上のパワープレーンであり、前記パワープレーンの第１の辺、第２の辺、第３の辺、及び第４の辺に沿って分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの前記第１の辺、前記第２の辺、前記第３の辺、及び前記第４の辺に沿って延在するカソード電流再分配リングと、前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、を有する。
【0011】
他の実施形態はＣＭＯＳパワープレーンに関する。１つ以上の実施形態において、ＣＭＯＳパワープレーンは、内側部分及び外側部分を持つカソード再分配リングであり、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、カソード電流分配領域と交互配置された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、前記複数のカソードμバンプのうちの１つに隣接した前記カソード再分配リング上の絶縁領域と、を有する。
【0012】
加えての実施形態はＣＭＯＳレイアウトに関する。１つ以上の実施形態において、ＣＭＯＳレイアウトは、基板上のパワープレーンであり、前記パワープレーンの少なくとも２つの辺に沿って均一に分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの４つの辺に沿って延在するカソード電流再分配リングと、前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、前記複数のカソードμバンプのうちの１つに隣接した前記カソード電流再分配リング上の絶縁領域と、前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、を有する。
【図面の簡単な説明】
【0013】
本開示の上述の特徴を詳細に理解することができるように、上で簡単に要約した本開示のより具体的な説明が、実施形態を参照して行われ、実施形態の一部が添付の図面に示される。しかしながら、言及しておくことには、添付の図面は、この開示の典型的な実施形態のみを示しており、それ故に、その範囲を限定するものとみなされるべきでなく、本開示は、等しく有効な他の実施形態を認め得るものである。ここに記載される実施形態は、同様の要素を似通った参照符号で指し示す添付図面の図に、限定ではなく例として示される。
【0014】
この特許又は出願ファイルは、カラーで作成された少なくとも１つの図を含む。カラーの図を含むこの特許又は特許出願公開のコピーは、請求及び必要な料金の支払いを受けて庁によって提供される。
【図1A】１つ以上の実施形態に従ったＣＭＯＳパワープレーンのＣＭＯＳ最上層の上面図を示している。
【図2A】１つ以上の実施形態に従ったＣＭＯＳパワープレーンのＣＭＯＳ最上層の上面図を示している。
【図3A】１つ以上の実施形態に従ったＣＭＯＳパワープレーンの、絶縁領域を持つＣＭＯＳ最上層の上面図を示している。
【図4A】１つ以上の実施形態に従ったＣＭＯＳパワープレーンの電流密度プロットである。
【図4B】１つ以上の実施形態に従ったＣＭＯＳパワープレーンの電流密度プロットである。
【図5A】１つ以上の実施形態に従ったμバンプの電流密度プロットである。
【図5B】１つ以上の実施形態に従ったμバンプの電流密度プロットである。
【図6】１つ以上の実施形態のμＬＥＤアレイを使用する可視化システムの一例のブロック図を示している。
【0015】
理解を容易にするために、これらの図に共通する同じ要素を指定するために、可能な場合には、同じ参照符号を用いている。これらの図は一定の縮尺で描かれていない。例えば、メサの高さと幅は一定の縮尺で描かれていない。
【発明を実施するための形態】
【0016】
本開示の幾つかの例示的な実施形態を説明する前に、理解されるべきことには、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されるものではない。本開示は、他の実施形態が可能であり、様々なやり方で実施されたり実行されたりすることができる。
【0017】
１つ以上の実施形態に従ってここで使用される用語“基板”は、プロセスが作用する表面又は表面部分を持つった、中間構造又は最終構造を指す。さらに、一部の実施形態における基板への言及は、文脈が明確に別のことを示さない限り、基板の一部のみも指す。また、一部の実施形態に従った基板上に堆積することへの言及は、ベア基板上に堆積すること、又は１つ以上の層、膜、フィーチャ若しくは材料が上に堆積若しくは形成された基板上に堆積することを含む。
【0018】
１つ以上の実施形態において、“基板”は、製造プロセス中に膜処理が行われる任意の基板又は基板上に形成された材料表面を意味する。例示的な実施形態において、処理が行われる基板表面は、用途に応じて、例えばシリコン、酸化シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン、アモルファスシリコン、ドープトシリコン、炭素ドープト酸化シリコン、ゲルマニウム、ガリウム砒素、ガラス、サファイアなどの材料、及び例えば金属、金属窒化物、ＩＩＩ族窒化物（例えば、ＧａＮ、ＡｌＮ、ＩｎＮ、及び他の合金）、金属合金、及び他の導電性材料などの、任意の他の好適材料を含む。基板は、限定することなく、発光ダイオード（ＬＥＤ）デバイスを含む。一部の実施形態における基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、ＵＶキュア、電子ビームキュア、及び／又はベークするための前処理プロセスに曝される。基板自体の表面上での直接的な膜処理に加えて、一部の実施形態において、開示される膜処理工程のいずれかはまた、基板上に形成された下地層上も実行され、用語“基板表面”は、文脈が示すような下地層を含むことを意図している。従って、例えば、膜／層又は部分的な膜／層が基板表面上に堆積される場合、新たに堆積された膜／層の露出面が基板表面となる。
【0019】
用語“ウエハ”及び“基板”は、本開示において、相互に交換可能に使用される。従って、ここで使用されるとき、ウエハは、ここに記載されるＬＥＤデバイスの形成のための基板として機能する。
【0020】
高密度ディスプレイ用途又は大面積の中密度用途にＬＥＤを展開するためには、ＬＥＤユニットが１００マイクロメートル以下の特性寸法を持つことが望まれ、典型的な値は８－２５マイクロメートルの範囲である。このクラスのＬＥＤは、一般にマイクロＬＥＤ（μＬＥＤ）と称される。マイクロＬＥＤに基づくマイクロディスプレイ技術は、まだ商業的展開の初期段階にあるが、特定の用途では、例えば液晶・オン・シリコン（ＬＣＤｏＳ）又は有機発光ダイオード・オン・シリコン（ＯＬＥＤｏＳ）などの既存のディスプレイ技術を徐々に置き換えることが期待されている。マイクロＬＥＤディスプレイを商品化するための最大のハードルの１つは、ピクセル化されたＬＥＤをバックプレーンに取り付ける転写技術である。
【0021】
ここに記載される実施形態は、マイクロＬＥＤのピクセル輝度の個別制御のためのＣＭＯＳドライバエレクトロニクスを記述する。１つ以上の実施形態のＣＭＯＳパワープレーンレイアウトは、マイクロＬＥＤディスプレイ領域の少なくとも２つの長辺に、Ｖｌｅｄコンタクト領域及びＶｃａｔコンタクト領域を交互にした、小さい交互配置コンタクト領域を使用する。１つ以上の実施形態のＣＭＯＳパワープランレイアウトでは、有利なことに、パネルの四辺に沿ってＶｌｅｄ及びカソード電流が均一に注入される。さらに、Ｖｌｅｄ及びＶｃａｔ回路上の大きなリングを用いて、パネルの四辺に沿って電流を分配する。
【0022】
相補型対称（complementary-symmetry）金属酸化膜半導体（ＣＯＳ－ＭＯＳ）としても知られる相補型金属酸化膜半導体（ＣＭＯＳ）は、ロジック機能のために相補的で対称なｐ型及びｎ型ＭＯＳＦＥＴのペアを使用する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）製造プロセスの一種である。ＣＭＯＳ技術は、集積回路（ＩＣ）チップを構築するために使用される。ＣＭＯＳは、特定の様式のデジタル回路設計と、集積回路（チップ）上にその回路を実装するのに使用されるプロセスのファミリーとの両方を指す。ＣＭＯＳ回路は、抵抗負荷を有するロジックファミリーよりも少ない電力を消散する。
【0023】
ＣＭＯＳ電力回路レイアウトは、各ＣＭＯＳドライバセルに正のＶＬＥＤ電位を印加することと、ピクセル共通カソードにグランド電位を印加することとの２つの機能を持つ。これらの目的のために、（１）ＣＭＯＳグランドコンタクトをＬＥＤピクセルの共通カソードグリッドに電気的に接続するためのＶｃａｔ回路と、（２）正の電位（ＶＬＥＤ）を各ＣＭＯＳドライバセルに印加するためのＶＬＥＤ電位回路との、２つの異なる回路が必要とされる。
【0024】
ＣＭＯＳレイアウトは、典型的に、デジタル回路、小信号アナログ回路、及びパワートレインに指定された複数の層に分割され得る。後者は、電流分配及び例えばＬＥＤダイといった外部コンポーネントへの相互接続を容易にするために、１つ又は２つの層、特に、最上層又は最下層に優先的に削減される。後者に関しては、通常、ダイの周りの周辺リングを用いてピクセル共通カソードグリッドをＶｃａｔ回路に接続する。１つ以上の実施形態において、リング接続は、抵抗損（オーミック損失）を低減させるためにダイ領域に可能な限り近い。共通カソードとグランド回路との間の相互接続はダイ領域内に位置することができない。何故なら、２つの層を相互接続するのに必要な最小の面積でも、ピクセル間の現在の限られた空間に収まることができないからである。パワープレーンとの共通カソードグリッドの相互接続は、ピクセルサイズ（～４０×４０μｍ）と同様のサイズを持つμバンプで行われる。デバイス全体を流れる電流は非常に高く、且つ第１のμバンプ行（row）の長さが限られるので、μバンプにおける電流密度が非常に高くなり、メタル相互接続の信頼性不良のリスクを増大させる。従って、μバンプにおける電流密度を制限することが重要な設計要件である。
【0025】
また、ＣＭＯＳパワープレーン層の厚さは、プロセス制約によって制限される。例えば、スパッタリング又はめっきを用いると、ＣＭＯＳパワーラインのプロセス厚さは数マイクロメートルに制限される。結果として、拡散（spreading）層のシート抵抗が制限され、拡散層における電気損失が有意になる。この問題を解決するために、貫通ビアによって並列に接続された追加の電流分配層が一般に用いられている。
【0026】
伝統的に、ＣＭＯＳパワープレーンレイアウトは、Ｖｌｅｄ電位のためにＣＭＯＳバックプレーンの一部を使用し、Ｖｃａｔ電位のためにバックプレーンの別の部分を使用する。伝統的なＣＭＯＳパワープレーンレイアウトでは、（電位Ｖｃａｔを有する）Ｕ字形のカソード電気回路がμバンプと接触してＶｌｅｄ電気回路を取り囲む。Ｕ字形カソード電気回路は、カソード回路の電流分配領域として機能する。この構成に伴う問題は、カソード電流がパネルの３つの辺で注入されることである。第２の電流分配層中の電流は、横方向のエッジに流れることを強いられる。それは十分な幅ではないので、抵抗が高い。これは、共通カソードμバンプにおける不均一な電流分布につながる主な問題である。この種のＣＭＯＳレイアウトでは、ダイ領域の４つの辺に沿って電流が均一に注入されない。結果として、ＬＥＤピクセル領域の４つの辺にカソード電流を均一に分配し、μバンプ電流密度を低減させるために、並列に接続された１つ以上の電流分配層が必要とされている。
【0027】
従って、ダイ領域の残りの辺に沿って電流を再分配するために、並列に接続された追加の層が必要とされる。故に、追加の層は主に、抵抗損を低減させるためというより、電流を分配するために使用されている。ＶＬＥＤに関しては、パネルの一辺でのみ電流が注入され、ダイ領域の上側と下側との間に有意な電圧降下を引き起こす。結果として、ダイ領域における電流分布は均一でなく、μバンプにおける電流密度が非常に高い。
【0028】
従って、図１Ａ－図１Ｃを参照するに、１つ以上の実施形態は、ダイ領域の四辺周りでの電流分配のために、Ｖｃａｔ及びＶｌｅｄコンタクト領域１０２、１０４を交互にした小さい交互配置カソード分配領域と、大きいカソード再分配リング１１２とが使用されるＣＭＯＳパワープレーンレイアウト１００を提供する。このレイアウトでは、ダイ領域の四辺にわたって電流が均一に分配され、並列に接続された追加の電流分配層は主に抵抗損を低減させるために使用されることができる。結果として、μバンプにおける電流密度及び抵抗電力損失が大幅に低減される。さらに、１つのタイプのカソードマイクロバンプ（ｕバンプ又はμバンプ）１０６のみが必要とされ、ＣＭＯＳパネル製造プロセスを単純化する。
【0029】
当業者が理解することには、説明を容易にするために、複数のμバンプ１０６は一定の縮尺で描かれておらず、図示されたμバンプ１０６はそれらがそうであるよりも大きく表されている。さらに、当業者が理解することには、ＣＭＯＳ（図面には示さず）との共通カソード相互接続には、複数行のμバンプ１０６が使用されてもよい。実施に際し、μバンプの最小サイズはプロセスの制約によって制限される。１つ以上の実施形態のハイブリッドＣＭＯＳ μＬＥＤディスプレイにおいて、アノードμバンプの半径はピクセルサイズよりも小さく、カソードμバンプ１０６は、アノードμバンプ１１４と同じ又は同等のサイズを持つ。
【0030】
本発明に従った交互配置領域１０２、１０４及びカソード再分配リング１１２を有するＣＭＯＳパワープレーン１００の概要を図１Ａ－図１Ｅに示す。図１Ｂ及び図１Ｃは、それぞれ、図１Ａに示されるμＬＥＤディスプレイ領域１００の線Ａ及び線Ｂに沿った断面図１００Ａ、１００Ｂである。図１Ａは、ＣＭＯＳ最上層の上面図１００である。図１Ｄは、ＣＭＯＳ第２電流分配層の図１５０である。図１Ｅは、共通カソードの図１５５である。
【0031】
図１Ａ－図１Ｃを参照するに、１つ以上の実施形態において、ＣＭＯＳパワープレーン１２０は、μＬＥＤディスプレイ領域１００の少なくとも２つの長辺１０８で、Ｖｌｅｄ１０４コンタクト領域及びＶｃａｔ１０２コンタクト領域を交互にした小さな交互配置コンタクト領域を使用する。ここで使用されるとき、“交互配置”は、Ｖｌｅｄ１０４コンタクト領域が２つのカソード１０２コンタクト領域に隣接するように、Ｖｌｅｄ１０４コンタクト領域とカソード１０２コンタクト領域とを散在させて交互にすることを指す。斯くして、Ｖｌｅｄ１０４及びカソード１０２の電流がパネルの四辺１０８、１１０に沿って均一に注入される。
【0032】
１つ以上の実施形態において、Ｖｃａｔ回路上の大きなカソード再分配リング１１２及びＶＬＥＤ回路上の共通供給電圧Ｖｌｅｄ１５４を用いて、パネルの四辺１０８、１１０に沿って電流を分配する。なお、１つ以上の実施形態のカソード再分配リング１１２は、完全なリングであり、Ｕ字形リングではない。図示のように、ディスプレイ１００の上側及び下側のみが電流注入のために使用される。１つ以上の実施形態において、カソード再分配リング１１２は、ピクセルダイ領域、共通カソードグリッド１３０を取り囲む。なお、図示を容易にするために、図１Ａにおける共通カソードグリッド１３０は、カソードμバンプ１０６を見てとることができるよう、カソードμバンプ１０６を覆うグリッドがないように描かれている。当業者が理解することには、共通カソードグリッド１３０が、図１Ｂ及び図１Ｃに示すように、カソードμバンプ１０６の上まで延在し得る。
【0033】
ピクセルダイ領域、共通カソードグリッド１３０は、図１Ｂ及び図１Ｃに示すように、複数のピクセル１１６を有する。２つのピクセル１１６のみが図示されているが、当業者が理解することには、ピクセル１１６のサイズ及びダイのサイズに応じて、如何なる数のピクセルが存在してもよい。一部の実施形態において、８６個のピクセルが存在し得る。他の実施形態において、１７０ピクセル又はそれより多くが存在し得る。ピクセル１１６は、当業者に知られる任意の好適なサイズを持ち得る。一部の実施形態において、ピクセル１１６は、４０μｍピクセル、又は３０μｍピクセル、又は２０μｍピクセルとし得る。
【0034】
１つ以上の実施形態において、交互配置領域は、Ｖｃａｔ１０２コンタクト領域とＶｌｅｄ１０４コンタクト領域とを交互にした少なくとも３つのコンタクト領域からなる。図１Ａに示す実施形態において、交互配置領域は、ＣＭＯＳパネル１００の２つの長辺１０８に沿って周期的に分布された１０個のカソードコンタクト１０２及び８個のＶｌｅｄコンタクト１０４領域からなっている。１つ以上の実施形態において、交互のＶｌｅｄ１０４及びカソード１０２コンタクト領域の数が多いほど、電流分布が良好になる。従って、１つ以上の実施形態において、３つより多くの、又は５つより多くのコンタクト領域が使用される。一部の実施形態において、少なくとも１０個のカソード１０２コンタクト領域と、少なくとも８個のＶｌｅｄ１０４コンタクト領域とが存在する。
【0035】
１つ以上の実施形態において、交互のＶｌｅｄ１０４及びカソード１０２コンタクト領域は、ＣＭＯＳパネル１００の２つの長辺１０８に位置するが、パネル１００の２つの短辺１１０には位置しない。
【0036】
図１Ｂ及び図１Ｃを参照するに、共通カソードグリッド１３０と、各ピクセル１１６のｐすなわちアノードコンタクト１２４にバンプ接続（μバンプ１１４）されるＣＭＯＳパネル１２０とを有するアーキテクチャが使用される。この構成の１つの利点は、ＣＭＯＳレイアウトが対称であり、ダイ領域とカソードコンタクトとの間の経路長が同じであり、良好な電流注入均一性を提供することである。１つ以上の実施形態において、ドライバ回路１４０を用いて、各ピクセルに個別に提供される電流を制御する。
【0037】
１つ以上の実施形態において、交互配置領域の長さは、数百マイクロメートルと数ミリメートルとの間で様々とし得る。１つ以上の実施形態において、交互配置領域は対称であることができる。他の実施形態において、交互配置領域は非対称であってもよい。異なる極性を有する各交互配置領域は、幅が数ミクロンの領域によって電気的に絶縁される。１つ以上の実施形態において、Ｖｃａｔ経路のために頂部のＣＭＯＳ電流分配層が使用され、何故なら、共通カソードコンタクトとの相互接続を単純化するからである。一部の実施形態において、第２の電流分配層（又はより多くの電流分配層）がＶｌｅｄ経路に使用される。Ｖｌｅｄ電流は、コンタクト領域上に位置する電気ビアを通って、各ドライバセルのｐコンタクト１２４に接続された第２の電流分配層に達する。１つ以上の実施形態において、ダイ領域の四辺を取り囲む大きなカソード再分配リング１１２を用いて、ダイの周りに均一に電流を分配する。
【0038】
図１Ｄを参照するに、ＣＭＯＳ第２電流分配層１５０の上面図が示されている。１つ以上の実施形態において、共通供給電圧Ｖｌｅｄ１５４が、Ｖｌｅｄグリッド１３６の周りを取り囲み、Ｖｌｅｄ１０４コンタクト領域を含む。共通供給電圧Ｖｌｅｄ１５４は、交互配置したカソード電流分配領域１０２を持つ。１つ以上の実施形態において、カソード電流は、カソード電流分配領域１０２を通って移動しない。従って、一部の図示しない実施形態において、カソード電流分配領域１０２は存在しなくてもよく、それ故に共通供給電圧Ｖｌｅｄ１５４が拡大される。
【0039】
図１Ｅは、１つ以上の実施形態に従った共通カソード１５５を示している。カソード再分配リング１１２の外側領域がカソードμバンプ１０６と重なる。カソード再分配リング１１２は共通カソードグリッド１３０を取り囲む。共通カソードグリッド１３０は、ピクセル側で各ピクセル１１６と接触する。
【0040】
１つ以上の図示しない実施形態では、代替として、（共通カソードの代わりに）共通アノードと、各ピクセルのｎコンタクトにバンプされるＣＭＯＳパネルとを有する反転構造も使用され得る。この場合、ドライバ１４０内でＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタが使用される。
【0041】
図２Ａ－図２Ｃは、ＣＭＯＳパワープレーンレイアウト２００が、交互配置した小さなカソード分配領域２０２、２０４と、交互にしたＶｃａｔ及びＶｌｅｄコンタクト領域２０２、２０４と、ダイ領域の四辺の周りでの電流分配のための大きなカソード再分配リング２１２とを有する一代替実施形態を示している。このレイアウトでは、ダイ領域の四辺にわたって電流が均一に分配され、並列に接続された追加の電流分配層は主に抵抗損を低減させるために使用されることができる。結果として、μバンプにおける電流密度及び抵抗電力損失が大幅に低減される。さらに、１つのタイプのカソードマイクロバンプ（ｕバンプ又はμバンプ）２０６のみが必要とされ、ＣＭＯＳパネル製造プロセスを単純化する。
【0042】
【0043】
図２Ａを参照するに、パネル２００の四辺全てを用いて、交互配置コンタクト領域を配置することができる。１つ以上の実施形態において、パネルの短辺２１０の空いた空間が、アドレッシング回路、ドライバコンポーネント、及びセンスなどを配置するために使用される。交互配置したＶｌｅｄコンタクト領域２０４及びカソード２０２コンタクト領域は、パネル２００の四辺２０８、２１０の周りに配置される。
【0044】
１つ以上の実施形態において、Ｖｌｅｄ及びＶｃａｔ回路上の大きなカソード再分配リング１１２を用いて、パネルの四辺２０８、２１０に沿って電流を分配する。なお、１つ以上の実施形態のカソード再分配リング２１２は、完全なリングであり、Ｕ字形リングではない。図示のように、ディスプレイ２００の上側及び下側のみが電流注入のために使用される。１つ以上の実施形態において、カソード再分配リング２１２は、ピクセルダイ領域、共通カソードグリッド２３０を取り囲む。ピクセルダイ領域２３０は、複数のピクセル（図示せず）を有する。
【0045】
１つ以上の実施形態において、交互配置領域は、Ｖｃａｔ２０２コンタクト領域とＶｌｅｄ２０４コンタクト領域とを交互にした少なくとも３つのコンタクト領域からなる。図２Ａに示す実施形態において、交互配置領域は、ＣＭＯＳパネル２００の四辺２０８、２１０に沿って周期的に分布された１０個のカソードコンタクト２０２及び８個のＶｌｅｄコンタクト２０４領域からなっている。１つ以上の実施形態において、交互のＶｌｅｄ２０４及びカソード２０２コンタクト領域の数が多いほど、電流分布が良好になる。従って、１つ以上の実施形態において、３つより多くの、又は５つより多くのコンタクト領域が使用される。一部の実施形態において、少なくとも１０個のカソード２０２コンタクト領域と、少なくとも８個のＶｌｅｄ２０４コンタクト領域とが存在する。
【0046】
１つ以上の実施形態において、交互のＶｌｅｄ２０４及びカソード２０２コンタクト領域は、ＣＭＯＳパネル２００の長辺１０８に位置するとともに、パネル２００の２つの短辺２１０に沿って位置する。
【0047】
１つ以上の実施形態において、交互配置領域の長さは、数百マイクロメートルと数ミリメートルとの間で様々とし得る。１つ以上の実施形態において、交互配置領域は対称であることができる。他の実施形態において、交互配置領域は非対称であってもよい。異なる極性を有する各交互配置領域は、幅が数ミクロンの領域によって電気的に絶縁される。１つ以上の実施形態において、Ｖｃａｔ経路のために頂部のＣＭＯＳ電流分配層が使用され、何故なら、共通カソードコンタクトとの相互接続を単純化するからである。一部の実施形態において、第２の電流分配層（又はより多くの電流分配層）がＶｌｅｄ経路に使用される。Ｖｌｅｄ電流は、コンタクト領域上に位置する電気ビアを通って、各ドライバセルのｐコンタクトに接続された第２の電流分配層に達する。１つ以上の実施形態において、ダイ領域の四辺を取り囲む大きなカソード再分配リング２１２を用いて、ダイの周りに均一に電流を分配する。
【0048】
図２Ｂを参照するに、ＣＭＯＳ第２電流分配層２５０が示されている。１つ以上の実施形態において、共通供給電圧Ｖｌｅｄ２５４が、ダイ領域２３０の周りを取り囲み、Ｖｌｅｄ２０４コンタクト領域を含む。共通供給電圧Ｖｌｅｄ２５４は、交互配置したカソード電流分配領域２０２を持つ。１つ以上の実施形態において、カソード電流は、カソード電流分配領域２０２を通って移動しない。従って、一部の図示しない実施形態において、カソード電流分配領域２０２は存在しなくてもよく、それ故に共通供給電圧Ｖｌｅｄ２５４が拡大される。
【0049】
図２Ｃは、１つ以上の実施形態に従った共通カソード２５５を示している。カソード再分配リング２１２の外側領域がカソードμバンプ２０６と重なる。カソード再分配リング２１２は共通カソードグリッド２３０を取り囲む。共通カソードグリッド２３０は、ピクセル側で各ピクセルと接触する。
【0050】
伝統的に、ＣＭＯＳパワープレーンＶｃａｔレイアウトは、最も外側のカソードμバンプにおいて非常に高い電流密度を持つ。これは、電流を主に最も外側の隅のカソードμバンプに供給する外側コンタクトパッドによって引き起こされ得る。高い電流密度及び温度が、時間をかけて、金属間接続の不良メカニズムを加速させ得る。１つのカソードμバンプにクラック又は剥離が発生すると、電流はそのμバンプを流れず、そして、隣接するμバンプの最大電流密度も増加する。
【0051】
図３Ａ及び図３Ｂを参照するに、１つ以上の実施形態において、μバンプ３０６における電流密度を低減させるためのソリューションは、共通カソードグリッド３３０における外側Ｖｃａｔパッドと最も外側のμバンプ３０６ｘとの間に絶縁領域３６０を含めることである。図３Ｂは、図３Ａの領域３７０の拡大図である。
【0052】
１つ以上の実施形態において、すると、共通カソードグリッド３３０における外側Ｖｃａｔパッドと最も外側の隅のμバンプ３０６ｘとの間の直流電流を低減させることができ、それに従ってカソードμバンプ３０６における電流密度が減少され得る。１つ以上の実施形態において、絶縁領域３６０は、高い電流密度に起因した最も外側の隅のμバンプ３０６ｘの不良のリスクの低減を可能にする。絶縁領域３６０は、最も外側の隅のμバンプ３０６ｘに電流が到達するのを完全に阻むわけではない。この目的のために、絶縁領域３６０と最も外側の隅のカソードμバンプ３０６ｘとの間に少なくとも１０μｍの間隙３４５が存在する。少なくとも２つのμバンプ３０６上での電流注入を抑制するために、絶縁領域３６０の長さは少なくとも８０μｍである。１つ以上の実施形態において、絶縁領域３６０は、両側からの電流注入を抑制するために、２つの垂直なエッチングされたラインを含む。
【0053】
一部の実施形態において、絶縁領域３６０は、エッチングされた開口を有する。他の実施形態において、絶縁領域３６０は誘電体材料を有する。好適な誘電体材料は、以下に限られないが、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）、窒化アルミニウム（ＡｌＮ）、及びこれらの組み合わせを含む。当業者が認識することには、酸化ケイ素を表すためのＳｉＯなどの式の使用は、元素間の特定の化学量論的関係を意味するものではない。式は膜の主要な元素を特定するに過ぎない。
【0054】
例えば仮想現実システム及び拡張現実システムなどの可視化システムが、例えば娯楽、教育、医学、及びビジネスなどの分野においてますます一般的になりつつある。
【0055】
仮想現実システムでは、ディスプレイがユーザに、例えば３次元シーンなどのシーンのビューを提示することができる。ユーザは、例えばユーザの頭部の位置を変えたり歩いたりすることなどによって、シーン内で動くことができる。仮想現実システムは、ユーザの動きを検出し、その動きに合わせるようにシーンのビューを変更することができる。例えば、ユーザがユーザの頭部を回転させると、システムは、ユーザの凝視に一致するように眺め方向が変化するシーンのビューを提示することができる。斯くして、仮想現実システムは、３次元シーン内にユーザが存在することをシミュレートすることができる。また、仮想現実システムは、例えばウェアラブル位置センサなどから、触覚入力を受信することができ、オプションで、ユーザに触覚フィードバックを提供することができる。
【0056】
拡張現実システムでは、ディスプレイは、ユーザの周囲からの要素をシーンのビューに組み込むことができる。例えば、拡張現実システムは、ユーザの周囲のビューにテキストキャプション及び／又は視覚的要素を追加することができる。例えば、小売業者が拡張現実システムを使用して、ユーザの周囲のキャプチャ画像の上に家具の可視化を組み込むことによって、ユーザの家の部屋の中で家具がどのように見えるかをユーザに示すことができる。ユーザがユーザの部屋を動き回ると、可視化がユーザの動きを考慮に入れて、動きと一致するように家具の可視化を変更する。例えば、拡張現実システムは、仮想の椅子を部屋内に位置付けることができる。ユーザは、部屋内で、仮想の椅子の位置の正面側に立って、椅子の正面側を見ることができる。ユーザは、部屋内で、仮想の椅子の位置の背後の領域に移動して、椅子の背面側を見ることができる。斯くして、拡張現実システムは、ユーザの周囲の動的ビューに要素を追加することができる。
【0057】
図６は、１つ以上の実施形態のμＬＥＤアレイを利用する可視化システム１０の一例のブロック図を示している。可視化システム１０は、例えばヘッドセット又はゴーグルなどのウェアラブルハウジング１２を含むことができる。ハウジング１２は、以下に詳述する要素を機械的に支持し収容することができる。一部の例において、以下に詳述する要素のうちの１つ以上は、ウェアラブルハウジング１２とは別個であって、ウェアラブルハウジング１２に無線で及び／又は有線接続を介して結合可能とすることができる１つ以上の追加のハウジングに含められることができる。例えば、別個のハウジングは、例えば、バッテリ、無線機、及び他の要素を含むことなどによって、ウェアラブルゴーグルの重量を低減させることができる。ハウジング１２は、以下に詳述する要素のいずれか又は全てに電力供給することができるものである１つ以上のバッテリ１４を含むことができる。ハウジング１２は、バッテリ１４を再充電するために、例えば壁コンセントなどの外部電源に電気的に結合することが可能な回路を含むことができる。ハウジング１２は、例えばＷｉＦｉなどの好適なプロトコルを介してサーバ又はネットワークと無線通信するための１つ以上の無線機１６を含むことができる。
【0058】
可視化システム１０は、例えば光センサ、音声センサ、触覚センサ、熱センサ、ジャイロセンサ、飛行時間センサ、三角測量ベースのセンサ、及びその他などの、１つ以上のセンサ１８を含むことができる。一部の例において、センサのうちの１つ以上は、ユーザの場所、位置、及び／又は向きをセンシングすることができる。一部の例において、センサ１８のうちの１つ以上は、センシングされた場所、位置、及び／又は向きに応答してセンサ信号を生成することができる。センサ信号は、センシングされた場所、位置、及び／又は向きに対応するセンサデータを含むことができる。例えば、センサデータは、周囲の深度マップを含むことができる。例えば拡張現実システム向けなどの一部の例において、センサ１８のうちの１つ以上は、ユーザに近接する周囲のリアルタイムビデオ画像をキャプチャすることができる。
【0059】
可視化システム１０は、１つ以上の映像生成プロセッサ２０を含むことができる。１つ以上の映像生成プロセッサ２０は、サーバ及び／又は記憶媒体から、例えばシーン内の物体についての位置座標のセット又はシーンの深度マップなど、３次元シーンを表すシーンデータを受信することができる。１つ以上の映像生成プロセッサ２０は、上記１つ以上のセンサ１８から１つ以上のセンサ信号を受信することができる。周囲を表すものであるシーンデータと、周囲に対するユーザの場所及び／又は向きを表すものである少なくとも１つのセンサ信号とに応答して、１つ以上の映像生成プロセッサ２０は、シーンのビューに対応する少なくとも１つの映像信号を生成することができる。一部の例において、１つ以上の映像生成プロセッサ２０は、それぞれユーザの左眼及び右眼の視点からのシーンのビューを表す、ユーザの各眼に対して１つずつの２つの映像信号を生成することができる。一部の例において、１つ以上の映像生成プロセッサ２０は、３つ以上の映像信号を生成し、それらの映像信号を組み合わせて、両眼についての１つの映像信号、両眼についての２つの映像信号、又は他の組み合わせを提供することができる。
【0060】
可視化システム１０は、可視化システム１０のディスプレイに光を提供することができる１つ以上の光源２２を含むことができる。好適な光源２２は、発光ダイオード、モノリシック発光ダイオード、複数の発光ダイオード、発光ダイオードのアレイ、共通基板上に配置された発光ダイオードのアレイ、単一基板上に配置され、個別にアドレッシング可能で制御可能な（且つ／或いはグループ及び／又はサブセットで制御可能な）発光ダイオード素子を持つセグメント化発光ダイオード、マイクロ発光ダイオード（マイクロＬＥＤ）のアレイ、及びその他を含み得る。
【0061】
発光ダイオードは白色光の発光ダイオードとし得る。例えば、白色光の発光ダイオードは、例えば青色光又は紫色光などの励起光を発することができる。白色光の発光ダイオードは、励起光の一部又は全てを吸収し、それに応答して、励起光の波長よりも長い波長を持つ例えば黄色光などの蛍光体光を発することができる１つ以上の蛍光体を含むことができる。
【0062】
１つ以上の光源２２は、異なる色又は波長を持つ光生成要素を含むことができる。例えば、光源は、赤色光を発することができる赤色発光ダイオード、緑色光を発することができる緑色発光ダイオード、及び青色光を発することができる青色発光ダイオードを含むことができる。赤色、緑色、及び青色の光が特定の比率で組み合わさって、電磁スペクトルの可視部分内の視覚的に知覚可能な好適な色を生成する。
【0063】
可視化システム１０は、１つ以上の変調器２４を含むことができる。変調器２４は、少なくとも２つの構成のうちの１つで実装され得る。
【0064】
第１の構成において、変調器２４は、光源２２を直接変調することができる回路を含むことができる。例えば、光源２２は発光ダイオードのアレイを含むことができ、変調器２４は、アレイ内の各発光ダイオードに向けられる電力、電圧、及び／又は電流を直接変調して、変調された光を形成することができる。変調はアナログ方式及び／又はデジタル方式で実行されることができる。一部の例において、光源２２は、赤色発光ダイオードのアレイ、緑色発光ダイオードのアレイ、及び青色発光ダイオードのアレイを含むことができ、変調器２４は、赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードを直接変調して、指定された画像を生成するための変調された光を形成することができる。
【0065】
第２の構成において、変調器２４は、例えば液晶パネルなどの変調パネルを含むことができる。光源２２は、均一な照明又はほぼ均一な照明を生成して変調パネルを照らすことができる。変調パネルはピクセルを含むことができる。各ピクセルは、電気変調信号に応答して、変調パネル領域のうちのそれぞれの部分を選択的に減衰させることで、変調光を形成することができる。一部の例において、変調器２４は、異なる色の光を変調することができる複数の変調パネルを含むことができる。例えば、変調器２４は、例えば赤色発光ダイオードなどの赤色光源からの赤色光を減衰させることができる赤色変調パネルと、例えば緑色発光ダイオードなどの緑色光源からの緑色光を減衰させることができる緑色変調パネルと、例えば青色発光ダイオードなどの青色光源からの青色光を減衰させることができる青色変調パネルとを含むことができる。
【0066】
第２の構成の一部の例において、変調器２４は、白色光の発光ダイオードなどの白色光源から均一な白色光又はほぼ均一な白色光を受けることができる。変調パネルは、当該変調パネルの各ピクセル上に波長選択フィルタを含むことができる。パネルピクセルは、グループ（例えば３つ又は４つのグループなど）に配置されることができ、各グループがカラー画像のピクセルを形成することができる。例えば、各グループは、赤色カラーフィルタを有するパネルピクセルと、緑色カラーフィルタを有するパネルピクセルと、青色カラーフィルタを有するパネルピクセルとを含むことができる。他の好適構成も使用されることができる。
【0067】
可視化システム１０は、例えば１つ以上の映像生成プロセッサ２０などから映像信号を受信することができ、それに応答して、電気変調信号を生成することができるものである１つ以上の変調プロセッサ２６を含むことができる。変調器２４が光源２２を直接変調する構成では、電気変調信号は光源２２を駆動することができる。変調器２４が変調パネルを含む構成では、電気変調信号は変調パネルを駆動することができる。
【0068】
可視化システム１０は、異なる色の光ビームを組み合わせて単一のマルチカラービームを形成することができるものである１つ以上のビームコンバイナ２８（ビームスプリッタ２８としても知られる）を含むことができる。光源２２が異なる色の複数の発光ダイオードを含むことができる構成では、可視化システム１０は、異なる色の光を組み合わせて単一のマルチカラービームを形成することができる１つ以上の波長センシティブ（例えば、ダイクロイック）ビームスプリッタ２８を含むことができる。
【0069】
可視化システム１０は、少なくとも２つの構成のうちの１つにて、変調された光を見る者の眼に向けることができる。第１の構成において、可視化システム１０はプロジェクタとして機能することができ、変調された光を１つ以上のスクリーン３２上に投影することが可能な好適な投影光学系３０を含むことができる。スクリーン３２は、ユーザの眼から好適な距離に置かれることができる。可視化システム１０は、オプションで、例えば、５００ｍｍ、７５０ｍｍ、又は別の好適距離などの近焦点距離など、眼から好適な距離にスクリーン３２の仮想画像を配置することが可能な１つ以上のレンズ３４を含むことができる。一部の例において、可視化システム１０は、単一のスクリーン３２を含み、変調された光がユーザの両眼に向けられるようにすることができる。一部の例において、可視化システム１０は、２つのスクリーン３２を含み、各スクリーン３２からの変調された光がユーザのそれぞれの眼に向けられるようにすることができる。一部の例において、可視化システム１０は、３つ以上のスクリーン３２を含むことができる。第２の構成において、可視化システム１０は、変調された光を見る者の片眼又は両眼に直接向けることができる。例えば、投影光学系３０は、ユーザの眼の網膜上に像を形成することができ、あるいは、ユーザの両眼の網膜各々上に像を形成することができる。
【0070】
拡張現実システムの一部の構成では、可視化システム１０は、ユーザがディスプレイを通してユーザの周囲を見ることができるように、少なくとも部分的に透明なディスプレイを含むことができる。そのような構成では、拡張現実システムは、周囲自体ではなく、周囲の拡張に対応する変調された光を生成することができる。例えば、小売業者が椅子を見せる例において、拡張現実システムは、椅子に対応するが部屋の残りの部分には対応しない変調された光を、スクリーンに向けて又はユーザの眼に向けて方向付けることができる。
【0071】
次に、以下の例を参照して本開示を説明する。本開示の幾つかの例示的な実施形態を説明する前に、理解されるべきことには、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されるものではない。本開示は、他の実施形態が可能であり、様々なやり方で実施されたり実行されたりすることができる。
【0072】
例
比較例１
２つの電流分配層を持つＣＭＯＳレイアウトを形成した。該ＣＭＯＳレイアウトは、Ｕ字形のカソードリングを持つ。該ＣＭＯＳレイアウトの電流密度を計算した。図４Ａに示すように、電流密度は均一でない。
比較例１
２つの電流分配層を持つＣＭＯＳレイアウトを形成した。該ＣＭＯＳレイアウトは、Ｕ字形のカソードリングを持つ。該ＣＭＯＳレイアウトの電流密度を計算した。図４Ａに示すように、電流密度は均一でない。
【0073】
例２
８つの交互配置した電流分配領域を持つＣＭＯＳレイアウトを形成した。８つの交互配置した電流分配領域を持つ該ＣＭＯＳレイアウトの電流密度を計算した。図４Ｂに示すように、電流密度は均一であった。
８つの交互配置した電流分配領域を持つＣＭＯＳレイアウトを形成した。８つの交互配置した電流分配領域を持つ該ＣＭＯＳレイアウトの電流密度を計算した。図４Ｂに示すように、電流密度は均一であった。
【0074】
表１は、２つの電流分配層を有する比較例１のＣＭＯＳレイアウトと、上及び下のパネルの辺に交互配置領域を有するとともに連続した電流分配リングを有する例２のＣＭＯＳレイアウトとの間での、電力損失の比較を示している。１つ以上の実施形態のパワープレーンレイアウトでは、４０％より多く抵抗損が低減されている。カソードμバンプを通る平均電流密度も遥かに低い。
【表1】
【0075】
例３
８つの交互配置した電流分配領域を持つＣＭＯＳレイアウトを形成した。該レイアウトは、外側のＶｃａｔパッドと最も外側のμバンプビアとの間に絶縁領域を持たないものとした。電流密度を測定し、それを図５Ａに示す。
８つの交互配置した電流分配領域を持つＣＭＯＳレイアウトを形成した。該レイアウトは、外側のＶｃａｔパッドと最も外側のμバンプビアとの間に絶縁領域を持たないものとした。電流密度を測定し、それを図５Ａに示す。
【0076】
例４
８つの交互配置した電流分配領域を持つＣＭＯＳレイアウトを形成した。該レイアウトは、外側のＶｃａｔパッドと最も外側のμバンプビアとの間に絶縁領域を持つものとした。電流密度を測定した。図５Ａ及び図５Ｂは、外側のＶｃａｔコンタクト領域と最も外側の隅のμバンプとの間に絶縁領域を有するレイアウト（例４）と有しないレイアウト（例３）との間で、カソードμバンプにおける電流密度を比較するものである。絶縁領域を有するレイアウトの最も外側の隅のカソードμバンプにおける電流密度が３０％を超えて減少されている。
８つの交互配置した電流分配領域を持つＣＭＯＳレイアウトを形成した。該レイアウトは、外側のＶｃａｔパッドと最も外側のμバンプビアとの間に絶縁領域を持つものとした。電流密度を測定した。図５Ａ及び図５Ｂは、外側のＶｃａｔコンタクト領域と最も外側の隅のμバンプとの間に絶縁領域を有するレイアウト（例４）と有しないレイアウト（例３）との間で、カソードμバンプにおける電流密度を比較するものである。絶縁領域を有するレイアウトの最も外側の隅のカソードμバンプにおける電流密度が３０％を超えて減少されている。
【0077】
実施形態
様々な実施形態を以下に列挙する。理解されることには、以下に列挙される実施形態は、本発明の範囲に従って、全ての態様及び他の実施形態と組み合わされ得る。
様々な実施形態を以下に列挙する。理解されることには、以下に列挙される実施形態は、本発明の範囲に従って、全ての態様及び他の実施形態と組み合わされ得る。
【0078】
実施形態（ａ）． 内側部分及び外側部分を持つカソード再分配リングであり、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、カソード電流分配領域と交互配置された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、を有するＣＭＯＳパワープレーン。
【0079】
実施形態（ｂ）． 前記ダイピクセル領域の２つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、実施形態（ａ）のＣＭＯＳパワープレーン。
【0080】
実施形態（ｃ）． 前記ダイピクセル領域の４つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、実施形態（ａ）乃至（ｂ）のＣＭＯＳパワープレーン。
【0081】
実施形態（ｄ）． 少なくとも３つの共通供給電圧Ｖｌｅｄが少なくとも３つのカソード電流分配領域と交互配置されている、実施形態（ａ）乃至（ｃ）のＣＭＯＳパワープレーン。
【0082】
実施形態（ｅ）． 前記複数のカソードμバンプのうちの１つに隣接した前記カソード再分配リング上の絶縁領域、を更に有する実施形態（ａ）乃至（ｂ）のＣＭＯＳパワープレーン。
【0083】
実施形態（ｆ）． 前記絶縁領域は、エッチングされたラインを有する、実施形態（ａ）乃至（ｅ）のＣＭＯＳパワープレーン。
【0084】
実施形態（ｇ）． 前記絶縁領域は誘電体材料を有する、実施形態（ａ）乃至（ｆ）のＣＭＯＳパワープレーン。
【0085】
実施形態（ｈ）． 前記ダイピクセル領域に接続された複数のＰＭＯＳトランジスタ、を更に有する実施形態（ａ）乃至（ｇ）のＣＭＯＳパワープレーン。
【0086】
実施形態（ｉ）． 前記複数のカソードμバンプは、共通カソードグリッドに電気的に接続される、実施形態（ａ）乃至（ｈ）のＣＭＯＳパワープレーン。
【0087】
実施形態（ｊ）． 前記ダイピクセル領域は、複数のピクセルを有する、実施形態（ａ）乃至（ｉ）のＣＭＯＳパワープレーン。
【0088】
実施形態（ｋ）． 前記絶縁領域は、８０μｍよりも大きいサイズを持つ、実施形態（ａ）乃至（ｊ）のＣＭＯＳパワープレーン。
【0089】
実施形態（ｌ）． 基板上のパワープレーンであり、前記パワープレーンの少なくとも２つの辺に沿って均一に分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの４つの辺に沿って延在するカソード電流再分配リングと、前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、を有するＣＭＯＳレイアウト。
【0090】
実施形態（ｍ）． ２つの辺で前記Ｖｌｅｄコンタクト領域と前記カソードコンタクト領域とが交互配置される、実施形態（ｌ）のＣＭＯＳレイアウト。
【0091】
実施形態（ｎ）． ４つの辺で前記Ｖｌｅｄコンタクト領域と前記カソードコンタクト領域とが交互配置される、実施形態（ｌ）乃至（ｍ）のＣＭＯＳレイアウト。
【0092】
実施形態（ｏ）． 少なくとも３つのＶｌｅｄコンタクト領域が少なくとも３つのカソードコンタクト領域と交互になっている、実施形態（ｌ）乃至（ｎ）のＣＭＯＳレイアウト。
【0093】
実施形態（ｐ）． 前記複数のカソードμバンプのうちの１つに隣接した前記カソード電流再分配リング上の絶縁領域、を更に有する実施形態（ｌ）乃至（ｏ）のＣＭＯＳレイアウト。
【0094】
実施形態（ｑ）． 前記絶縁領域は、エッチングされたラインを有する、実施形態（ｌ）乃至（ｐ）のＣＭＯＳレイアウト。
【0095】
実施形態（ｒ）． 前記絶縁領域は誘電体材料を有する、実施形態（ｌ）乃至（ｑ）のＣＭＯＳレイアウト。
【0096】
実施形態（ｓ）． 前記複数のピクセルのうちの少なくとも１つに並列に接続された複数のＰＭＯＳトランジスタ、を更に有する実施形態（ｌ）乃至（ｒ）のＣＭＯＳレイアウト。
【0097】
実施形態（ｔ）． 前記絶縁領域は、８０μｍよりも大きいサイズを持つ、実施形態（ｌ）乃至（ｓ）のＣＭＯＳレイアウト。
【0098】
実施形態（ｕ）． ＣＭＯＳパワープレーンであって、内側部分及び外側部分を持つカソード再分配リングであり、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、当該ＣＭＯＳパワープレーンの第１の辺、第２の辺、第３の辺、及び第４の辺に沿ってカソード電流分配領域と交互配置された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、を有するＣＭＯＳパワープレーン。
【0099】
実施形態（ｖ）． 少なくとも３つの共通供給電圧Ｖｌｅｄ領域が少なくとも３つのカソード電流分配領域と交互配置されている、実施形態（ｕ）のＣＭＯＳパワープレーン。
【0100】
実施形態（ｗ）． 前記複数のカソードμバンプのうちの１つに隣接した前記カソード再分配リング上の絶縁領域、を更に有する実施形態（ｕ）乃至（ｖ）のＣＭＯＳパワープレーン。
【0101】
実施形態（ｘ）． 前記絶縁領域は、エッチングされたラインを有する、実施形態（ｕ）乃至（ｗ）のＣＭＯＳパワープレーン。
【0102】
実施形態（ｙ）． 前記絶縁領域は誘電体材料を有する、実施形態（ｕ）乃至（ｘ）のＣＭＯＳパワープレーン。
【0103】
実施形態（ｚ）． 前記ダイピクセル領域に接続された複数のＰＭＯＳトランジスタ、を更に有する実施形態（ｕ）乃至（ｙ）のＣＭＯＳパワープレーン。
【0104】
実施形態（ａａ）． 前記複数のカソードμバンプは、共通カソードグリッドに電気的に接続される、実施形態（ｕ）乃至（ｚ）のＣＭＯＳパワープレーン。
【0105】
実施形態（ｂｂ）． 前記ダイピクセル領域は、複数のピクセルを有する、実施形態（ｕ）乃至（ａａ）のＣＭＯＳパワープレーン。
【0106】
実施形態（ｃｃ）． 前記絶縁領域は、８０μｍよりも大きいサイズを持つ、実施形態（ｕ）乃至（ｂｂ）のＣＭＯＳパワープレーン。
【0107】
実施形態（ｄｄ）． 前記絶縁領域は、前記複数のカソードμバンプのうちの１つから少なくとも１０μｍ離れている、実施形態（ｕ）乃至（ｃｃ）のＣＭＯＳパワープレーン。
【0108】
実施形態（ｅｅ）． 基板上のパワープレーンであり、前記パワープレーンの第１の辺、第２の辺、第３の辺、及び第４の辺に沿って分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの前記第１の辺、前記第２の辺、前記第３の辺、及び前記第４の辺に沿って延在するカソード電流再分配リングと、前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、を有するＣＭＯＳレイアウト。
【0109】
実施形態（ｆｆ）． 少なくとも３つのＶｌｅｄコンタクト領域が少なくとも３つのカソードコンタクト領域と交互になっている、実施形態（ｅｅ）のＣＭＯＳレイアウト。
【0110】
実施形態（ｇｇ）． 前記複数のカソードμバンプのうちの１つに隣接した前記カソード電流再分配リング上の絶縁領域、を更に有する実施形態（ｅｅ）乃至（ｆｆ）のＣＭＯＳレイアウト。
【0111】
実施形態（ｈｈ）． 前記絶縁領域は、エッチングされたラインを有する、実施形態（ｅｅ）乃至（ｇｇ）のＣＭＯＳレイアウト。
【0112】
実施形態（ｉｉ）． 前記複数のピクセルのうちの少なくとも１つに並列に接続された複数のＰＭＯＳトランジスタ、を更に有する実施形態（ｅｅ）乃至（ｈｈ）のＣＭＯＳレイアウト。
【0113】
実施形態（ｊｊ）． 前記絶縁領域は、８０μｍよりも大きいサイズを持つ、実施形態（ｅｅ）乃至（ｉｉ）のＣＭＯＳレイアウト。
【0114】
実施形態（ｋｋ）． 前記絶縁領域は、前記複数のカソードμバンプのうちの１つから少なくとも１０μｍ離れている、実施形態（ｅｅ）乃至（ｊｊ）のＣＭＯＳレイアウト。
【0115】
実施形態（ｌｌ）． 前記絶縁領域は誘電体材料を有する、実施形態（ｅｅ）乃至（ｋｋ）のＣＭＯＳレイアウト。
【0116】
実施形態（ｍｍ）． 前記交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域が、前記パワープレーンの前記第１の辺、前記第２の辺、前記第３の辺、及び前記第４の辺に沿って均一に分散されている、実施形態（ｅｅ）乃至（ｌｌ）のＣＭＯＳレイアウト。
【0117】
実施形態（ｎｎ）． 内側部分及び外側部分を持つカソード再分配リングであり、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、カソード電流分配領域と交互配置された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、前記複数のカソードμバンプのうちの１つに隣接した前記カソード再分配リング上の絶縁領域と、を有するＣＭＯＳパワープレーン。
【0118】
実施形態（ｏｏ）． 前記ダイピクセル領域の２つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、実施形態（ｎｎ）のＣＭＯＳパワープレーン。
【0119】
実施形態（ｐｐ）． 前記ダイピクセル領域の４つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、実施形態（ｎｎ）乃至（ｏｏ）のＣＭＯＳパワープレーン。
【0120】
実施形態（ｑｑ）． 少なくとも３つの共通供給電圧Ｖｌｅｄが少なくとも３つのカソード電流分配領域と交互配置されている、実施形態（ｎｎ）乃至（ｐｐ）のＣＭＯＳパワープレーン。
【0121】
実施形態（ｒｒ）． 前記絶縁領域は、エッチングされたラインを有する、実施形態（ｎｎ）乃至（ｑｑ）のＣＭＯＳパワープレーン。
【0122】
実施形態（ｓｓ）． 前記絶縁領域は誘電体材料を有する、実施形態（ｎｎ）乃至（ｒｒ）のＣＭＯＳパワープレーン。
【0123】
実施形態（ｔｔ）． 前記複数のカソードμバンプは、共通カソードグリッドに電気的に接続される、実施形態（ｎｎ）乃至（ｓｓ）のＣＭＯＳパワープレーン。
【0124】
実施形態（ｕｕ）． 前記ダイピクセル領域は、複数のピクセルを有する、実施形態（ｎｎ）乃至（ｔｔ）のＣＭＯＳパワープレーン。
【0125】
実施形態（ｖｖ）． 前記絶縁領域は、８０μｍよりも大きいサイズを持つ、実施形態（ｎｎ）乃至（ｕｕ）のＣＭＯＳパワープレーン。
【0126】
実施形態（ｗｗ）． 前記絶縁領域は、前記複数のカソードμバンプのうちの１つから少なくとも１０μｍ離れている、実施形態（ｎｎ）乃至（ｖｖ）のＣＭＯＳパワープレーン。
【0127】
実施形態（ｘｘ）． ８個の共通供給電圧Ｖｌｅｄが１０個のカソード電流分配領域と交互配置されている、実施形態（ｎｎ）乃至（ｗｗ）のＣＭＯＳパワープレーン。
【0128】
実施形態（ｙｙ）． 基板上のパワープレーンであり、前記パワープレーンの少なくとも２つの辺に沿って均一に分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの４つの辺に沿って延在するカソード電流再分配リングと、前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、前記複数のカソードμバンプのうちの１つに隣接した前記カソード電流再分配リング上の絶縁領域と、前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、を有するＣＭＯＳレイアウト。
【0129】
実施形態（ｚｚ）． ２つの辺で前記Ｖｌｅｄコンタクト領域と前記カソードコンタクト領域とが交互配置される、実施形態（ｙｙ）のＣＭＯＳレイアウト。
【0130】
実施形態（ａａａ）． ４つの辺で前記Ｖｌｅｄコンタクト領域と前記カソードコンタクト領域とが交互配置される、実施形態（ｙｙ）乃至（ｚｚ）のＣＭＯＳレイアウト。
【0131】
実施形態（ｂｂｂ）． 少なくとも３つのＶｌｅｄコンタクト領域が少なくとも３つのカソードコンタクト領域と交互になっている、実施形態（ｙｙ）乃至（ａａａ）のＣＭＯＳレイアウト。
【0132】
実施形態（ｃｃｃ）． 前記絶縁領域は、エッチングされたラインを有する、実施形態（ｙｙ）乃至（ｂｂｂ）のＣＭＯＳレイアウト。
【0133】
実施形態（ｄｄｄ）． 前記絶縁領域は誘電体材料を有する、実施形態（ｙｙ）乃至（ｃｃｃ）のＣＭＯＳレイアウト。
【0134】
実施形態（ｅｅｅ）． 複数のピクセルのうちの少なくとも１つに並列に接続された複数のＰＭＯＳトランジスタ、を更に有する実施形態（ｙｙ）乃至（ｄｄｄ）のＣＭＯＳレイアウト。
【0135】
実施形態（ｆｆｆ）． 前記絶縁領域は、８０μｍよりも大きいサイズを持つ、実施形態（ｙｙ）乃至（ｅｅｅ）のＣＭＯＳレイアウト。
【0136】
実施形態（ｇｇｇ）． 前記絶縁領域は、前記複数のカソードμバンプのうちの１つから少なくとも１０μｍ離れている、実施形態（ｙｙ）乃至（ｆｆｆ）のＣＭＯＳレイアウト。
【0137】
ここで説明される材料及び方法を記述する文脈（特に、以下の請求項の文脈）における用語“ａ”、“ａｎ”及び“ｔｈｅ”並びに類似の指し示しの使用は、ここで別段の断りがあったり文脈によって明らかに否定されたりしない限り、単数及び複数の両方をカバーすると解釈されるべきである。ここでの値の範囲の記載は、ここで別段の断りがない限り、その範囲内に入る各々別個の値を個々に言及することの速記法としての役割を果たすことを意図しているに過ぎず、各々別個の値が、あたかもここで個別に記載されたかのように本明細書に組み込まれる。ここに記載された方法は全て、ここで別段の断りがあったり文脈によって明らかに否定されたりしない限り、任意の好適な順序で実行されることができる。ここで提供された任意の及び全ての例、又は例示的言語（例えば、“例えば～など”）の使用は、材料及び方法をいっそう明らかにすることを意図しているに過ぎず、別段の主張がない限り、範囲に対して限定を課すものではない。明細書中のいかなる文言も、請求項にない要素を、開示された材料及び方法の実施に不可欠であると示すものとして解釈されるべきでない。
【0138】
ここでは、様々な要素を説明するために、この明細書を通して第１、第２、第３などの用語への言及は用いられることがあるが、それらの要素は、これらの用語によって限定されるべきでない。これらの用語は、１つの要素を別の要素から区別するために使用され得る。
【0139】
この明細書を通して、他の要素“上に”ある又は他の要素“上に”延びるとして、層、領域、又は基板に言及することは、それが他の要素上に直にあったり他の要素上に直に延びたりし得ること、あるいは介在要素も存在してよいことを意味する。ある要素が他の要素“上に直接”ある又は他の要素“上に直接”延びるとして言及されるとき、介在要素は存在しないとし得る。また、ある要素が他の要素に“接続される”又は“結合される”として言及されるとき、それは、他の要素に直接接続又は結合され及び／又は１つ以上の介在要素を介して他の要素に接続又は結合され得る。ある要素が他の要素に“直接接続される”又は“直接結合される”として言及されるとき、その要素と他の要素との間に介在要素は存在しない。理解されることには、これらの用語は、図に示される向きに加えて、異なる向きでのその要素を包含することを意図している。
【0140】
例えば“の下”、“の上”、“上側の”、“下側の”、“水平”、又は“垂直”などの相対的な用語は、ここでは、図に示されるような、１つの要素、区画、又は領域の、他の要素、区画、又は領域に対する関係を記述するために使用され得る。理解されることには、これらの用語は、図に示される向きに加えて、異なる向きでのそのデバイスを包含することを意図している。
【0141】
この明細書を通して、“一実施形態”、“特定の実施形態”、“１つ以上の実施形態”、又は“ある実施形態”への言及は、その実施形態に関連して記載される特定の機構、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。従って、例えば“１つ以上の実施形態において”、“特定の実施形態において”、“一実施形態において”、又は“ある実施形態において”などの言い回しがこの明細書中の様々な箇所に現れることは、必ずしも本開示の同じ実施形態に言及しているわけではない。１つ以上の実施形態において、特定の機構、構造、材料、又は特性は、任意の好適なやり方で組み合わされる。
【0142】
ここでの開示は特定の実施形態を参照して説明されているが、理解されるべきことには、これらの実施形態は単に本開示の原理及び用途を例示するものに過ぎない。当業者に明らかになることには、本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に様々な変更及び変形を加えることができる。従って、本開示は添付の請求項の範囲及びそれらの均等範囲の中での変更及び変形を含むことが意図される。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【手続補正書】
【提出日】2024-03-27
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
内側部分及び外側部分を持つカソード再分配リングであって、前記内側部分がダイピクセル領域の周囲を取り囲み、前記外側部分が、カソード電流分配領域と交互配置された共通供給電圧Ｖｌｅｄを有する、カソード再分配リングと、前記ダイピクセル領域の前記周囲に沿って前記カソード再分配リングの前記内側部分に接触する複数のカソードμバンプと、
を有するＣＭＯＳパワープレーン。
【請求項2】
前記複数のカソードμバンプのうちの１つに隣接した前記カソード再分配リング上の絶縁領域、を更に有する請求項１に記載のＣＭＯＳパワープレーン。
【請求項3】
前記ダイピクセル領域の２つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、請求項１に記載のＣＭＯＳパワープレーン。
【請求項4】
前記ダイピクセル領域の４つの側で前記共通供給電圧Ｖｌｅｄと前記カソード電流分配領域とが交互配置される、請求項１に記載のＣＭＯＳパワープレーン。
【請求項5】
少なくとも３つの共通供給電圧Ｖｌｅｄが少なくとも３つのカソード電流分配領域と交互配置されている、請求項１に記載のＣＭＯＳパワープレーン。
【請求項6】
前記カソード電流分配領域は、当該ＣＭＯＳパワープレーンの第１の辺、第２の辺、第３の辺、及び第４の辺に沿っている、請求項１に記載のＣＭＯＳパワープレーン。
【請求項7】
前記複数のカソードμバンプのうちの１つに隣接した前記カソード再分配リング上の絶縁領域、を更に有する請求項６に記載のＣＭＯＳパワープレーン。
【請求項8】
前記絶縁領域は、エッチングされたラインを有する、請求項７に記載のＣＭＯＳパワープレーン。
【請求項9】
前記絶縁領域は誘電体材料を有する、請求項７に記載のＣＭＯＳパワープレーン。
【請求項10】
前記ダイピクセル領域に接続された複数のＰＭＯＳトランジスタ、を更に有する請求項１乃至９のいずれか一項に記載のＣＭＯＳパワープレーン。
【請求項11】
前記複数のカソードμバンプは、共通カソードグリッドに電気的に接続される、請求項１乃至９のいずれか一項に記載のＣＭＯＳパワープレーン。
【請求項12】
前記絶縁領域は、８０μｍよりも大きいサイズを持つ、請求項７に記載のＣＭＯＳパワープレーン。
【請求項13】
基板上のパワープレーンであり、前記パワープレーンの少なくとも２つの辺に沿って均一に分散された複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域を持つパワープレーンと、前記パワープレーンの４つの辺に沿って延在するカソード電流再分配リングと、
前記複数の交互のＶｌｅｄコンタクト領域及びカソードコンタクト領域の各々を、複数のピクセルの対応するｐコンタクトに接続する複数のカソードμバンプと、
前記複数のピクセルと前記複数のカソードμバンプとを電気的に接続する共通カソードグリッドと、
を有するＣＭＯＳレイアウト。
【請求項14】
前記複数のカソードμバンプのうちの１つに隣接した前記カソード電流再分配リング上の絶縁領域、を更に有する請求項１３に記載のＣＭＯＳレイアウト。
【請求項15】
前記カソードコンタクト領域は、前記パワープレーンの第１の辺、第２の辺、第３の辺、及び第４の辺に沿っている、請求項１３に記載のＣＭＯＳレイアウト。
【国際調査報告】