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特表2024-542366カップリング効果を低減したフォーク・シート

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-15

(54)【発明の名称】カップリング効果を低減したフォーク・シート

(51)【国際特許分類】

H01L 27/088 20060101AFI20241108BHJP

H01L 21/8238 20060101ALI20241108BHJP

【ＦＩ】

H01L27/088 331A

H01L27/092 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024523425

(86)(22)【出願日】2022-11-04

(85)【翻訳文提出日】2024-04-18

(86)【国際出願番号】 EP2022080825

(87)【国際公開番号】W WO2023099115

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】17/541,529

(32)【優先日】2021-12-03

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬＢＵＳＩＮＥＳＳＭＡＣＨＩＮＥＳＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＮｅｗＯｒｃｈａｒｄＲｏａｄ，Ａｒｍｏｎｋ，ＮｅｗＹｏｒｋ１０５０４，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡忠彦

(72)【発明者】

【氏名】シエ、ルイロン

(72)【発明者】

【氏名】イエ、チュン－チェン

(72)【発明者】

【氏名】ウー、ヘン

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

【テーマコード（参考）】

5F048

【Ｆターム（参考）】

5F048AC03

5F048BA16

5F048BB09

5F048BB11

5F048BD06

5F048BG00

(57)【要約】

エアギャップで隔離されたフォーク・シートＦＥＴ装置が提供される。一態様では、フォーク・シートＦＥＴ装置は、少なくとも第１のナノシートＦＥＴおよび第２のナノシートＦＥＴと、第１のナノシートＦＥＴと第２のナノシートＦＥＴの間に直接配置された誘電体ピラーと、を含み、誘電体ピラーはエアギャップを含む。例えば、第１のナノシートＦＥＴおよび第２のナノシートＦＥＴは、誘電体ピラーの両側に水平に延在するナノシートを有し得る。エアギャップで隔離されたフォーク・シートＦＥＴ装置を形成する方法も提供される。

【特許請求の範囲】

【請求項1】

フォーク・シート電界効果トランジスタ（ＦＥＴ）装置であって、
少なくとも第１のナノシートＦＥＴおよび第２のナノシートＦＥＴと、
前記第１のナノシートＦＥＴと前記第２のナノシートＦＥＴとの間に直接配設された誘電体ピラーであり、エアギャップを備える、前記誘電体ピラーと、を備える、フォーク・シートＦＥＴ装置。

【請求項2】

前記第１のナノシートＦＥＴおよび前記第２のナノシートＦＥＴは前記誘電体ピラーの両側に水平に延在するナノシートを備える、請求項１に記載のフォーク・シートＦＥＴ。

【請求項3】

前記誘電体ピラーは前記エアギャップを完全に取り囲んでいるライナを備え、前記ライナは酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）、およびこれらの組合せから成る群から選択される材料を含む、請求項２に記載のフォーク・シートＦＥＴ。

【請求項4】

前記第１のナノシートＦＥＴはｎチャネルＦＥＴ（ＮＦＥＴ）を備え、前記第２のＦＥＴはｐチャネルＦＥＴ（ＰＦＥＴ）を備える、請求項１に記載のフォーク・シートＦＥＴ。

【請求項5】

前記第１のナノシートＦＥＴおよび前記第２のナノシートＦＥＴは前記誘電体ピラーの互いに反対側の側面に接触している、請求項１に記載のフォーク・シートＦＥＴ。

【請求項6】

前記誘電体ピラーは前記エアギャップを完全に取り囲んでいるライナを備える、請求項１に記載のフォーク・シートＦＥＴ。

【請求項7】

前記ライナは酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）、およびこれらの組合せから成る群から選択される材料を含む、請求項１に記載のフォーク・シートＦＥＴ。

【請求項8】

前記誘電体ピラーは前記第１のナノシートＦＥＴのゲートを前記第２のナノシートＦＥＴのゲートから分離している、請求項１または請求項２に記載のフォーク・シートＦＥＴ。

【請求項9】

前記誘電体ピラーは前記第１のナノシートＦＥＴのソース／ドレイン領域を前記第２のナノシートＦＥＴのソース／ドレイン領域から分離している、請求項１または請求項２に記載のフォーク・シートＦＥＴ。

【請求項10】

前記誘電体ピラーの下側部分は幅Ｗ１_{ＡＩＲＧＡＰＰＩＬＬＡＲ}を有し、その開口部の上側部分は幅Ｗ２_{ＡＩＲＧＡＰＰＩＬＬＡＲ}を有し、Ｗ２_{ＡＩＲＧＡＰＰＩＬＬＡＲ}＜Ｗ１_{ＡＩＲＧＡＰＰＩＬＬＡＲ}である、請求項１に記載のフォーク・シートＦＥＴ。

【請求項11】

フォーク・シート電界効果トランジスタ（ＦＥＴ）装置を形成する方法であって、
間に犠牲ピラーが直接配設される少なくとも第１のナノシートＦＥＴおよび第２のナノシートＦＥＴを形成することと、
前記第１のナノシートＦＥＴと前記第２のナノシートＦＥＴとの間に開口部を形成するために前記犠牲ピラーを除去することであり、前記開口部の下側部分は幅Ｗ１_{ＯＰＥＮＩＮＧ}を有し、前記開口部の上側部分は幅Ｗ２_{ＯＰＥＮＩＮＧ}を有し、Ｗ２_{ＯＰＥＮＩＮＧ}＜Ｗ１_{ＯＰＥＮＩＮＧ}である、前記除去することと、
前記開口部内に誘電体ライナを堆積させ前記開口部をライニングすることであり、前記堆積中にＷ２_{ＯＰＥＮＩＮＧ}＜Ｗ１_{ＯＰＥＮＩＮＧ}であることに基づいて前記開口部の前記下側部分が完全に充填される前に前記誘電体ライナが前記開口部の前記上側部分を閉塞し、以って前記第１のナノシートＦＥＴと前記第２のナノシートＦＥＴとの間にエアギャップを有する誘電体ピラーが作り出される、前記堆積させライニングすることと、を含む、方法。

【請求項12】

前記犠牲ピラーの下側部分が幅Ｗ１_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}を有し、前記犠牲ピラーの上側部分が幅Ｗ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}を有し、Ｗ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}＜Ｗ１_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}となるように、前記犠牲ピラーの前記上側部分をトリミングすることを更に含む、請求項１１に記載の方法。

【請求項13】

前記犠牲ピラーは酸化アルミニウム（ＡｌＯｘ）、炭化シリコン（ＳｉＣ）、酸化チタン（ＴｉＯＸ）、およびこれらの組合せから成る群から選択される材料を含む、請求項１１に記載の方法。

【請求項14】

前記第１のナノシートＦＥＴはｎチャネルＦＥＴ（ＮＦＥＴ）を備え、前記第２のＦＥＴはｐチャネルＦＥＴ（ＰＦＥＴ）を備える、請求項１１に記載の方法。

【請求項15】

前記誘電体ライナは前記エアギャップを完全に取り囲んでいる、請求項１１に記載の方法。

【請求項16】

前記誘電体ライナは酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）、およびこれらの組合せから成る群から選択される材料を含む、請求項１１に記載の方法。

【請求項17】

前記誘電体ピラーは前記第１のナノシートＦＥＴのゲートを前記第２のナノシートＦＥＴのゲートから分離している、請求項１１に記載の方法。

【請求項18】

前記誘電体ピラーは前記第１のナノシートＦＥＴのソース／ドレイン領域を前記第２のナノシートＦＥＴのソース／ドレイン領域から分離している、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フォーク・シート電界効果トランジスタ（ＦＥＴ）装置に関し、より詳細には、キャパシタンス結合を低減するためのエアギャップで隔離されたフォーク・シートＦＥＴ装置に関する。

【背景技術】

【0002】

フォーク・シート電界効果トランジスタ（ＦＥＴ）装置は、従来のｆｉｎＦＥＴアーキテクチャおよびナノシート・アーキテクチャに更なるスケーリングの可能性をもたらす。フォーク・シート装置では、ｎチャンネルＦＥＴ（ＮＦＥＴ）装置とｐチャンネルＦＥＴ（ＰＦＥＴ）装置との間の間隔が狭まり、更なる面積スケーリングが可能になる。

【0003】

しかしながら、フォーク・シートＦＥＴ設計の実装では、いくつかの無視できない課題が生じ得る。例えば、フォーク・シートＦＥＴ設計では、ＮＦＥＴソース／ドレイン領域はＰＦＥＴソース／ドレイン領域に非常に接近することができ、ＮＦＥＴゲートはＰＦＥＴゲートに非常に接近することができる。

【0004】

従来のアプローチでは、ＮＦＥＴおよびＰＦＥＴのソース／ドレイン領域間ならびにゲート間には最小限の絶縁体が採用される。その結果、ＮＦＥＴおよびＰＦＥＴのソース／ドレイン領域間またはＮＦＥＴおよびＰＦＥＴのゲート間あるいはその両方におけるキャパシタンス結合によって、トランジスタの誤作動が生じ得る、または、読み取り／書き込み安定度に影響が生じ得る、あるいはその両方である。

【0005】

したがって、キャパシタンス結合を低減した改良されたフォーク・シートＦＥＴ装置設計が望ましいと考えられる。

【発明の概要】

【0006】

本発明は、キャパシタンス結合を低減するためのエアギャップで隔離されたフォーク・シート電界効果トランジスタ（ＦＥＴ）装置を提供する。本発明の一態様では、フォーク・シートＦＥＴ装置が提供される。フォーク・シートＦＥＴ装置は、少なくとも第１のナノシートＦＥＴ（例えばｎチャネルＦＥＴ（ＮＦＥＴ））および第２のナノシートＦＥＴ（例えばｐチャネルＦＥＴ（ＰＦＥＴ））と、第１のナノシートＦＥＴと第２のナノシートＦＥＴとの間に直接配設された誘電体ピラーであって、誘電体ピラーがエアギャップを含む、誘電体ピラーと、を含む。例えば、第１のナノシートＦＥＴおよび第２のナノシートＦＥＴは、誘電体ピラーの互いに反対側の側面に接触している。

【0007】

本発明の別の態様では、別のフォーク・シートＦＥＴ装置が提供される。フォーク・シートＦＥＴ装置は、少なくとも第１のナノシートＦＥＴおよび第２のナノシートＦＥＴと、第１のナノシートＦＥＴと第２のナノシートＦＥＴとの間に直接配設された誘電体ピラーであって、エアギャップを含む誘電体ピラーと、を含み、第１のナノシートＦＥＴと第２のナノシートＦＥＴは、誘電体ピラーの両側に水平に延在するナノシートを有する。

【0008】

本発明の更に別の態様では、フォーク・シートＦＥＴ装置を形成する方法が提供される。方法は、間に犠牲ピラーが直接配設される少なくとも第１のナノシートＦＥＴおよび第２のナノシートＦＥＴを形成することと、第１のナノシートＦＥＴと第２のナノシートＦＥＴとの間に開口部を形成するために犠牲ピラーを除去することであって、開口部の下側部分は幅Ｗ１_{ＯＰＥＮＩＮＧ}を有し、開口部の上側部分は幅Ｗ２_{ＯＰＥＮＩＮＧ}を有し、Ｗ２_{ＯＰＥＮＩＮＧ}＜Ｗ１_{ＯＰＥＮＩＮＧ}である、除去することと、開口部内に誘電体ライナを堆積させ開口部をライニングすることであって、堆積中にＷ２_{ＯＰＥＮＩＮＧ}＜Ｗ１_{ＯＰＥＮＩＮＧ}であることに基づいて開口部の下側部分が完全に充填される前に誘電体ライナが開口部の上側部分を閉塞し、以って第１のナノシートＦＥＴと第２のナノシートＦＥＴとの間にエアギャップを有する誘電体ピラーが作り出される、堆積させライニングすることと、を含む。

【0009】

以下の詳細な説明および図面を参照することで、本発明ならびに本発明の更なる特徴および利点のより完全な理解が得られるであろう。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態による、フォーク・シート電界効果トランジスタ（ＦＥＴ）装置構造および図に描かれた様々な切断の向きの全体的配置の上面図である。

【図2A】本発明の一実施形態による、犠牲層と活性層の交互のスタックが基材上に形成されている状態を示すＸ－Ｘ′断面図であり、スタックはパターニングされている。

【図2B】本発明の一実施形態による、犠牲層と活性層の交互のスタックが基材上に形成されている状態を示すＹ１－Ｙ１′およびＹ２－Ｙ２′断面図であり、スタックはパターニングされている。

【図3A】本発明の一実施形態による、スタックを少なくとも１つのＮＦＥＴ装置のスタック２０４Ｎと少なくとも１つのＰＦＥＴ装置のスタックとに分割するｎチャネルＦＥＴ（ＮＦＥＴ）－ｐチャネルＦＥＴ（ＰＦＥＴ）空間がスタックに開かれている状態を示す、Ｘ－Ｘ′断面図である。

【図3B】本発明の一実施形態による、スタックを少なくとも１つのＮＦＥＴ装置のスタックと少なくとも１つのＰＦＥＴ装置のスタックとに分割するＮＦＥＴ－ＰＦＥＴ空間がスタックに開かれている状態を示す、Ｙ１－Ｙ１′およびＹ２－Ｙ２′断面図である。

【図4】本発明の一実施形態による、犠牲材料がＮＦＥＴ－ＰＦＥＴ空間内に堆積されこれを充填して、ＮＦＥＴ装置のスタックとＰＦＥＴ装置のスタックを分離する犠牲ピラーを形成しており、ＮＦＥＴ／ＰＦＥＴ装置のスタックの基部にシャロー・トレンチ・アイソレーション（ＳＴＩ）領域が形成されている状態を示す、Ｙ１－Ｙ１′およびＹ２－Ｙ２′断面図である。

【図5A】本発明の一実施形態による、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの上に犠牲ゲート形成されており、第１の犠牲層が除去されてＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの下にキャビティが形成されている状態を示す、Ｘ－Ｘ′断面図である。

【図5B】本発明の一実施形態による、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの上に犠牲ゲートが形成されており、第１の犠牲層が除去されてＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの下にキャビティが形成されている状態を示す、Ｙ１－Ｙ１′断面図である。

【図5C】本発明の一実施形態による、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの上に犠牲ゲートが形成されており、第１の犠牲層が除去されてＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの下にキャビティが形成されている状態を示す、Ｙ２－Ｙ２′断面図である。

【図6A】本発明の一実施形態による、誘電体スペーサ材料が犠牲ゲートの上に堆積され、またキャビティ内に堆積されこれを充填しており、誘電体スペーサ材料がキャビティ内の底部誘電体隔離層へとおよび犠牲ゲートと並んだゲート・スペーサへとパターニングされている状態を示す、Ｘ－Ｘ′断面図である。

【図6B】本発明の一実施形態による、誘電体スペーサ材料が犠牲ゲートの上に堆積され、またキャビティ内に堆積されこれを充填しており、誘電体スペーサ材料がキャビティ内の底部誘電体隔離層へとおよび犠牲ゲートと並んだゲート・スペーサへとパターニングされている状態を示す、Ｙ１－Ｙ１′断面図である。

【図6C】本発明の一実施形態による、誘電体スペーサ材料が犠牲ゲートの上に堆積され、またキャビティ内に堆積されこれを充填しており、誘電体スペーサ材料がキャビティ内の底部誘電体隔離層へとおよび犠牲ゲートと並んだゲート・スペーサへとパターニングされている状態を示す、Ｙ２－Ｙ２′断面図である。

【図7A】本発明の一実施形態による、犠牲ゲートおよびゲート・スペーサが犠牲ゲート間のＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックにトレンチをパターニングするためのマスクとして使用されている状態を示す、Ｘ－Ｘ′断面図である。

【図7B】本発明の一実施形態による、犠牲ゲートおよびゲート・スペーサが犠牲ゲート間のＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックにトレンチをパターニングするためのマスクとして使用されている状態を示す、Ｙ１－Ｙ１′断面図である。

【図8A】本発明の一実施形態による、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックにおける第２の犠牲層と並んで内部スペーサが形成されており、犠牲ゲートの互いに反対の側で、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックにおける第２の犠牲層および活性層に沿って、トレンチ内にＮＦＥＴおよびＰＦＥＴのソース／ドレイン領域が形成されている状態を示す、Ｘ－Ｘ′断面図である。

【図8B】本発明の一実施形態による、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックにおける第２の犠牲層と並んで内部スペーサが形成されており、犠牲ゲートの互いに反対の側で、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックにおける第２の犠牲層および活性層に沿って、トレンチ内にＮＦＥＴおよびＰＦＥＴのソース／ドレイン領域が形成されている状態を示す、Ｙ１－Ｙ１′断面図である。

【図9】本発明の一実施形態による、ＮＦＥＴ／ＰＦＥＴのソース／ドレイン領域の上方に露出している犠牲ピラーの上側部分がトリミングされている状態を示す、Ｙ１－Ｙ１′断面図である。

【図10A】本発明の一実施形態による、ＮＦＥＴ／ＰＦＥＴ装置のスタック（およびこれらの間の犠牲ピラー）、犠牲ゲートおよびゲート・スペーサ、ならびにＮＦＥＴ／ＰＦＥＴのソース／ドレイン領域の上に堆積されこれらを埋めている層間誘電体（ＩＬＤ）を示す、Ｘ－Ｘ′断面図である。

【図10B】本発明の一実施形態による、ＮＦＥＴ／ＰＦＥＴ装置のスタック（およびこれらの間の犠牲ピラー）、犠牲ゲートおよびゲート・スペーサ、ならびにＮＦＥＴ／ＰＦＥＴのソース／ドレイン領域の上に堆積されこれらを埋めているＩＬＤを示す、Ｙ１－Ｙ１′断面図である。

【図10C】本発明の一実施形態による、ＮＦＥＴ／ＰＦＥＴ装置のスタック（およびこれらの間の犠牲ピラー）、犠牲ゲートおよびゲート・スペーサ、ならびにＮＦＥＴ／ＰＦＥＴのソース／ドレイン領域の上に堆積されこれらを埋めているＩＬＤを示す、Ｙ２－Ｙ２′断面図である。

【図11A】本発明の一実施形態による、装置のゲート領域内で犠牲ピラーの上側部分を露出させるための犠牲ゲートの途中までの後退部が実現されている状態を示す、Ｘ－Ｘ′断面図である。

【図11B】本発明の一実施形態による、装置のゲート領域内で犠牲ピラーの上側部分を露出させるための犠牲ゲートの途中までの後退部が実現されている状態を示す、Ｙ２－Ｙ２′断面図である。

【図12】本発明の一実施形態による、トリミングされたＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの上に露出している犠牲ピラーの上側部分を示す、Ｙ２－Ｙ２′断面図である。

【図13A】本発明の一実施形態による、犠牲ゲートの残りの部分が選択的に除去されてＮＦＥＴ／ＰＦＥＴのソース／ドレイン領域間のＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの上にあるＩＬＤにゲート・トレンチが形成されており、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックから第２の犠牲層が除去されて活性層間にギャップが形成されている状態を示す、Ｘ－Ｘ′断面図である。

【図13B】本発明の一実施形態による、犠牲ゲートの残りの部分が選択的に除去されてＮＦＥＴ／ＰＦＥＴのソース／ドレイン領域間のＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの上にあるＩＬＤにゲート・トレンチが形成されており、ＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックから第２の犠牲層が除去されて活性層間にギャップが形成されている状態を示す、Ｙ２－Ｙ２′断面図である。

【図14A】本発明の一実施形態による、ゲート・トレンチおよびギャップの中に置換ゲートが形成されている状態を示すＸ－Ｘ′断面図である。

【図14B】本発明の一実施形態による、ゲート・トレンチおよびギャップの中に置換ゲートが形成されている状態を示すＹ２－Ｙ２′断面図である。

【図15A】本発明の一実施形態による、置換ゲートを後退させてあり、（後退させた）置換ゲートの上に誘電体キャップが形成されている状態を示す、Ｘ－Ｘ′断面図である。

【図15B】本発明の一実施形態による、置換ゲートを後退させてあり、（後退させた）置換ゲートの上に誘電体キャップが形成されている状態を示す、Ｙ１－Ｙ１′断面図である。

【図15C】本発明の一実施形態による、置換ゲートを後退させてあり、（後退させた）置換ゲートの上に誘電体キャップが形成されている状態を示す、Ｙ２－Ｙ２′断面図である。

【図16A】本発明の一実施形態による、犠牲ピラーが除去されて、フォーク・シートＦＥＴ装置のソース／ドレイン領域内のＮＦＥＴおよびＰＦＥＴのソース／ドレイン領域間に、およびフォーク・シートＦＥＴ装置のゲート領域内のＮＦＥＴとＰＦＥＴ装置のスタックの上の置換ゲート間に、開口部が形成されている状態を示す、Ｙ１－Ｙ１′断面図である。

【図16B】本発明の一実施形態による、犠牲ピラーが除去されて、フォーク・シートＦＥＴ装置のソース／ドレイン領域内のＮＦＥＴおよびＰＦＥＴのソース／ドレイン領域間に、およびフォーク・シートＦＥＴ装置のゲート領域内のＮＦＥＴとＰＦＥＴ装置のスタックの上の置換ゲート間に、開口部が形成されている状態を示す、Ｙ２－Ｙ２′断面図である。

【図17A】本発明の一実施形態による、共形の誘電体ライナが開口部内に堆積されこれをライニングして誘電体エアギャップ・ピラーが形成されている状態を示す、Ｙ１－Ｙ１′断面図である。

【図17B】本発明の一実施形態による、共形の誘電体ライナが開口部内に堆積されこれをライニングして誘電体エアギャップ・ピラーが形成されている状態を示す、Ｙ２－Ｙ２′断面図である。

【発明を実施するための形態】

【0011】

上記したように、フォーク・シート電界効果トランジスタ（ＦＥＴ）設計には、いくつかの無視できない課題が生じ得る。すなわち、ＮＦＥＴソース／ドレイン領域がＰＦＥＴソース／ドレイン領域に非常に接近して、かつＮＦＥＴゲートがＰＦＥＴゲートに非常に接近して設置されるとキャパシタンス結合のリスクが増大し、このことによりトランジスタの誤作動が生じ得る、または、読み取り／書き込み安定度に影響が生じ得る、あるいはその両方である。

【0012】

有利には、本明細書では、従来の設計と比較してキャパシタンス結合が大幅に低減される、エアギャップで隔離されたフォーク・シートＦＥＴ装置が提供される。すなわち、従来の設計では、フォーク・シートＦＥＴにおけるＮＦＥＴ装置とＰＦＥＴ装置を分離するために、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮ）あるいはその両方などの誘電体材料が使用される。それでも、キャパシタンス結合が装置の性能に及ぼす影響は依然として大きい。他方で、空気はこれら従来の酸化物および窒化物の誘電体材料よりも誘電定数が著しく低い。例えば、単なる例として、室温（すなわち摂氏２５度（℃））において、空気は１．０００５９の誘電定数を有するのに対し、ＳｉＮは約９．５の誘電定数を有する。したがって、フォーク・シートＦＥＴにおいてＮＦＥＴ装置とＰＦＥＴ装置との間にエアギャップ・スペーサを実装すれば、キャパシタンス結合が大幅に低減されると考えられる。

【0013】

次に、本技術によるエアギャップで隔離されたフォーク・シートＦＥＴ装置を作製するための例示的な方法について、図１～図１７を参照して説明する。以下の各図では、フォーク・シートＦＥＴ装置構造の一部を通る断面図を提供する。例えば、図に描かれることになる本フォーク・シートＦＥＴ装置構造の全体的な配置の上面図と、図に描かれる様々なカットの向きを示す図１を参照されたい。図１に示すように、例示的な実施形態によれば、本シートフォークＦＥＴ装置は、少なくとも１つのｎチャネルＦＥＴ（ＮＦＥＴ）装置（「ＮＦＥＴ」と表示）と、少なくとも１つのｐチャネル（ＰＦＥＴ）装置（「ＰＦＥＴ」と表示）とを含み、エアギャップで隔離されたピラー（「エアギャップ・ピラー」と表示）によって分離されている。本明細書では、ＮＦＥＴ装置およびＰＦＥＴ装置をそれぞれ指す場合、分かりやすくするために、「第１の」および「第２の」という用語を使用することもある。詳細は後述するが、各ＮＦＥＴ／ＰＦＥＴ装置は、エアギャップ・ピラーの両側で第１の方向（この場合Ｘ方向）に沿って水平に延在する層（例えばナノシート）のスタックを含む。詳細は後述するが、エアギャップ・ピラーは、ＮＦＥＴスタックとＰＦＥＴスタックとの間に直接配設される垂直構造である。ＮＦＥＴスタックおよびＰＦＥＴスタックの上に、フォーク・シートＦＥＴ装置のゲート（「ゲート」と表示）が存在する。図１に示すように、ゲートは、第１の方向／Ｘ方向と直交する第２の方向（この場合Ｙ方向）に沿って延在する。

【0014】

図１でゲートに使用されているパターンは、プロセスの初期にＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックの上に設置されることになる犠牲ゲートの代表的なものである。つまり、以下で詳細に説明するように、この例では、これら犠牲ゲートがソース／ドレイン領域形成中にプレースホルダとして機能し、後にフォーク・シートＦＥＴ装置の最終的なゲート（本明細書では「置換ゲート」とも呼ぶ）と置換される、置換ゲート・プロセスが採用されている。しかしながら、ＮＦＥＴとＰＦＥＴ装置のスタックに対するゲートの向きが、犠牲ゲートと置換ゲートの両方で同じであることに注目すべきである。

【0015】

図１に示すように、断面Ｘ－Ｘ′は、ＰＦＥＴ装置のスタックを通ってゲートに対して垂直に切断した図を提供する。ＰＦＥＴ装置のスタックを通る断面切断Ｘ－Ｘ′を参照して描かれるプロセスは、ＮＦＥＴ装置のスタックにおいて全く同じ様式で実行され、したがって同じに見えるであろうことに注目すべきである。断面Ｙ１－Ｙ１′は、ゲートのうちの２つの間でＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックを通ってこれに対して垂直に切断した図を提供する。もう１つの断面Ｙ２－Ｙ２′は、ゲートのうちの１つを通りＮＦＥＴ装置のスタックおよびＰＦＥＴ装置のスタックを通ってこれに対して垂直に切断した図を提供する。

【0016】

プロセスは基材２０２上に犠牲層と活性層を交互に配したスタック２０４を形成することで開始され、続いてスタック２０４のパターニングが行われる。図２Ａ（Ｘ－Ｘ′断面図）および図２Ｂ（Ｙ１－Ｙ１′およびＹ２－Ｙ２′断面図）を参照されたい。つまり、プロセスのこの段階において、Ｙ１－Ｙ１′断面図とＹ２－Ｙ２′断面図は同じに、すなわち図２Ｂに示すように見えるであろう。

【0017】

例示的な実施形態によれば、基材２０２は、バルク・シリコン（Ｓｉ）、バルク・ゲルマニウム（Ｇｅ）、バルク・シリコン・ゲルマニウム（ＳｉＧｅ）、またはバルクＩＩＩ－Ｖ半導体ウェハ、あるいはその組合せなどの、バルク半導体ウェハである。別法として、基材２０２は半導体オン絶縁体（ＳＯＩ）ウェハとすることができる。ＳＯＩウェハには、埋設された絶縁体によって下にある基材から分離されたＳＯＩ層が含まれる。埋設された絶縁体が酸化物である場合、これは本明細書では埋設酸化物またはＢＯＸとも呼ばれる。ＳＯＩは、Ｓｉ、Ｇｅ、ＳｉＧｅ、またはＩＩＩ－Ｖ半導体、あるいはその組合せなど、任意の適切な半導体を含み得る。基材２０２は、トランジスタ、ダイオード、コンデンサ、抵抗、相互接続部、配線などの、事前構築された構造（図示せず）を予め有していてもよい。

【0018】

スタック２０４は、基材２０２上に犠牲層と活性層を互いに重ねて堆積させることによって形成される。例示的な実施形態によれば、スタック２０４における犠牲層および活性層はナノシートである。本明細書で使用する「ナノシート」という用語は一般に、ナノスケールの寸法を有するシートまたは層を指す。更に、「ナノシート」という用語は、ナノワイヤなどの他のナノスケール構造を包含するように意図されている。例えば、「ナノシート」という用語はより大きい幅を有するナノワイヤを指す可能性がある、または、「ナノワイヤ」という用語はより小さい幅を有するナノシートを指す可能性がある、あるいはその両方であり、これらの逆も成り立つ。

【0019】

本例では、スタック２０４は、基材２０２上に直接堆積された（第１の）犠牲層２０６と、第１の犠牲層２０６上に堆積された交互の（第２の）犠牲層２０８、２０８′、２０８′′、２０８′′′等および活性層２１０、２１０′、２１０′′等と、を含む。本明細書で使用する「犠牲」という用語は、フォーク・シートＦＥＴ装置の製造中に全部または一部が除去される構造（犠牲層２０６／犠牲層２０８、２０８′、２０８′′、２０８′′′等）を指す。これに対して、以下で詳細に説明するように、活性層２１０、２１０′、２１０′′等は所定位置に留まり、フォーク・シートＦＥＴ装置のチャネルとして機能することになる。図に示す犠牲層２０８、２０８′、２０８′′、２０８′′′等、および活性層２１０、２１０′、２１０′′等の数は、単に本技術を説明することを意図した例として提供されるものであり、本明細書では、図示されているよりも多いもしくは少ない犠牲層２０８、２０８′、２０８′′、２０８′′′等、または、多いもしくは少ない活性層２１０、２１０′、２１０′′等、あるいはその組合せが、スタック２０４中に存在する実施形態が企図されることに注目されたい。

【0020】

単なる例として、犠牲層２０６および犠牲層２０８、２０８′、２０８′′、２０８′′′等および活性層２１０、２１０′、２１０′′等の各々は、エピタキシャル成長プロセスを用いて基材２０２上に堆積させることができる。例示的な実施形態によれば、犠牲層２０６、ならびに犠牲層２０８、２０８′、２０８′′、２０８′′′等および活性層２１０、２１０′、２１０′′等の各々は、約６ナノメートル（ｎｍ）～約２５ｎｍおよびその間の範囲の厚さを有する。

【0021】

犠牲層および活性層に採用される材料は、犠牲層２０８、２０８′、２０８′′、２０８′′′等を、プロセスにおいて後から活性層２１０、２１０′、２１０′′等に対して選択的に除去できるようなものである。更に、第１および第２の犠牲層に採用される材料は、犠牲層２０６を、プロセスにおいて後から犠牲層２０８、２０８′、２０８′′、２０８′′′等に対して選択的に除去できるようなものである。このことにより下側誘電体隔離層の形成が可能になる。有利には、下側誘電体隔離層は、基材２０２を通したソース／ドレイン領域のリーク電流を防止する。

【0022】

例えば、例示的な実施形態によれば、犠牲層２０６および犠牲層２０８、２０８′、２０８′′、２０８′′′等の各々はＳｉＧｅから形成され、一方、活性層２１０、２１０′、２１０′′等の各々はＳｉから形成される。その場合、Ｓｉ活性層に対するＳｉＧｅ犠牲層の選択的除去のために、高温のウェットＳＣ１、気相塩化水素（ＨＣＩ）、気相三フッ化塩素（ＣＩＦ_３）などのエッチャント、および他の反応性洗浄プロセス（ＲＣＰ）を採用することができる。

【0023】

更に、高ゲルマニウム（Ｇｅ）含有量のＳｉＧｅを、ドライＨＣＩなどのエッチャントを用いて、低Ｇｅ含有量のＳｉＧｅに対して選択的に除去することができる。したがって、例示的な実施形態によれば、犠牲層２０６は高いＧｅ含有量を有するＳｉＧｅから形成され、一方、犠牲層２０８、２０８′、２０８′′、２０８′′′等の各々は、低いＧｅ含有量を有するＳｉＧｅから形成される。単なる例として、高Ｇｅ含有量のＳｉＧｅは、本明細書では、約５０％のＧｅ～約１００％のＧｅを有する（すなわち純粋なＧｅ）、およびその間の範囲のＳｉＧｅであるとみなされる。例えば、非限定的な一例では、犠牲層２０６は、ＳｉＧｅ６０（約６０％のＧｅ含有量を有するＳｉＧｅ）から形成される。これに対して、低Ｇｅ含有量のＳｉＧｅは、本明細書では、約２０％のＧｅ～約５０％のＧｅを有する、およびその間の範囲のＳｉＧｅであるとみなされる。例えば、１つの非限定的な例では、犠牲層２０８、２０８′、２０８′′、２０８′′′等の各々は、ＳｉＧｅ３０（約３０％のＧｅ含有量を有するＳｉＧｅ）から形成される。この構成により、犠牲層２０６を、下側誘電体隔離層（下記参照）の形成中に犠牲層２０８、２０８′、２０８′′、２０８′′′等に対して選択的に除去することが可能になる。

【0024】

上で強調したように、スタック２０４は次いでパターニングされる。スタック２０４のパターニングによって、ＮＦＥＴおよびＰＦＥＴのスタックの底部にある基材２０２に浅いトレンチ分離（ＳＴＩ）領域を形成することが可能になる。標準的なリソグラフィ技術およびエッチング技術を採用して、スタック２０４をパターニングすることができる。標準的なリソグラフィ・プロセスおよびエッチング・プロセス（図示せず）では、スタック２０４上のハードマスク２１２をパターニングするために、リソグラフィ・スタック（図示せず）、例えば、フォトレジスト／反射防止コーティング（ＡＲＣ）／有機平坦化層（ＯＰＬ）が使用される。適切なハードマスク材料としては、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）などの窒化物ハードマスク材料、または、酸化シリコン（ＳｉＯＸ）などの酸化物ハードマスク材料、あるいはその両方が挙げられるが、これらに限定されない。別法として、ハードマスク２１２は、側壁イメージ転写（ＳＩＴ）、自己整合二重パターニング（ＳＡＤＰ）、自己整合四重パターニング（ＳＡＱＰ）、および他の自己整合多重パターニング（ＳＡＭＰ）を含むがこれらに限定されない、他の適切な技術によって形成することができる。

【0025】

次いで、エッチングを用いて、ハードマスク２１２からスタック２０４の犠牲層および活性層に、および下にある基材板２０２の途中まで、パターンを転写する。スタック２０４／基材２０２のエッチングには、反応性イオン・エッチング（ＲＩＥ）などの指向性（異方性）エッチング・プロセスを採用することができる。図２Ｂに示すように、この時点で、（パターニングされた）スタック２０４の基部において、基材２０２にトレンチ２１４が存在している。

【0026】

次いでスタック２０４にＮＦＥＴ－ＰＦＥＴ空間３０４が開けられる。図３Ａ（Ｘ－Ｘ′断面図）および図３Ｂ（Ｙ１－Ｙ１′およびＹ２－Ｙ２′断面図）を参照されたい。そのために、まずスタック２０４上に、パターニングされたブロック・マスク３０２を形成することができる。次いでエッチングを用いて、ブロック・マスク３０２からハードマスク２１２および下にあるスタック２０４にパターンを転写し、スタック２０４にＮＦＥＴ－ＰＦＥＴ空間３０４を形成することができる。ブロック・マスク３０２に適した材料としては、スピン・オン・コーティングもしくはスプレー・コーティングなどのキャスティング法、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、または物理気相成長（ＰＶＤ）を使用してスタック２０４上に堆積させることのできる有機平坦化層（ＯＰＬ）材料が挙げられるが、これらに限定されない。標準的なリソグラフィ技術およびエッチング技術（上記参照）を採用して、ブロック・マスク３０２をパターニングすることができる。

【0027】

ＮＦＥＴ－ＰＦＥＴ空間３０４のエッチングには、ＲＩＥなどの指向性（異方性）エッチング・プロセスを採用することができる。ＮＦＥＴ－ＰＦＥＴ空間３０４はスタック２０４を、少なくとも１つのＮＦＥＴ装置のスタック２０４Ｎと、少なくとも１つのＰＦＥＴ装置のスタック２０４Ｐとに分割する。図３Ｂに示すように、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐは、ＮＦＥＴ－ＰＦＥＴ空間３０４によって互いから分離されている。図３Ａおよび図３Ｂに描かれているプロセスは、ＮＦＥＴ－ＰＦＥＴ空間３０４を形成するための、本明細書で企図される例示的かつ非限定的な一実施形態に過ぎないことに留意されたい。つまり、本技術によれば、ＮＦＥＴ－ＰＦＥＴ空間３０４は、任意の他の適切なリソグラフィ・プロセスまたは類似のパターニング・プロセスを用いて形成することができる。

【0028】

次いで犠牲材料をＮＦＥＴ－ＰＦＥＴ空間３０４内に堆積させこれを充填して、ＮＦＥＴ装置のスタック２０４ＮとＰＦＥＴ装置のスタック２０４Ｐを分離する犠牲ピラー４０２を形成し、その後、ブロック・マスク３０２を除去し、ＮＦＥＴ／ＰＦＥＴ装置のスタック２０４Ｎ／２０４Ｐの基部のトレンチ２１４にＳＴＩ領域４０４を形成する。図４（Ｙ１－Ｙ１′およびＹ２－Ｙ２′断面図）を参照されたい。犠牲ピラー４０２に適した犠牲材料としては、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを用いてＮＦＥＴ－ＰＦＥＴ空間３０４内に堆積させることのできる、酸化アルミニウム（ＡＬＯｘ）、炭化ケイ素（ＳｉＣ）、または酸化チタン（ＴｉＯｘ）、あるいはその組合せが挙げられるが、これらに限定されない。堆積後、プラズマ・ドライ・エッチング・プロセスを用いて、犠牲材料のエッチ・バックを行うことができる。上記したように、ブロック・マスク３０２はＯＰＬ材料から形成することができる。その場合、ブロック・マスク３０２はアッシング・プロセスを用いて除去することができる。

【0029】

例示的な実施形態によれば、ＳＴＩ領域４０４は、酸化物材料（本明細書では一般に「ＳＴＩ酸化物」とも呼ぶ）などの誘電体材料でトレンチ２１４を充填し、次いでＳＴＩ酸化物を後退させることによって形成される。図には明示されていないが、ＳＴＩ酸化物の前に、トレンチ２１４内にライナ（例えば、熱酸化物または窒化シリコン（ＳｉＮ））を堆積させてもよい。適切なＳＴＩ酸化物としては酸化シリコン（ＳｉＯｘ）が挙げられるが、これに限定されない。トレンチ２１４内にＳＴＩ酸化物を堆積させるために、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを採用することができる。堆積に続いて、次いで酸化物選択性エッチングを用いて、ＳＴＩ酸化物を後退させることができる。

【0030】

次いでハードマスク２１２を除去し、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐの上に犠牲ゲート５０４を形成し、犠牲層２０６を除去して、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐの下にキャビティ５０６を形成する。図５Ａ（Ｘ－Ｘ′断面図）、図５Ｂ（Ｙ１－Ｙ１′断面図）、および図５Ｃ（Ｙ２－Ｙ２′断面図）を参照されたい。

【0031】

犠牲ゲート５０４を形成するために、まずＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐの上に犠牲材料をブランケット堆積させる。適切な犠牲材料としては、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを用いて堆積させることのできる、ポリ・シリコン（ｐｏｌｙ－Ｓｉ）またはアモルファス・シリコン（ａ－Ｓｉ）あるいはその両方が挙げられるが、これらに限定されない。図示されていないが、まずＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐ上に酸化シリコン（ＳｉＯｘ）の薄い（例えば、約１ナノメートル（ｎｍ）～約５ｎｍの）層を形成し、続いてｐｏｌｙ－Ｓｉまたはａ－Ｓｉあるいはその両方を堆積させるのが好ましい。

【0032】

次いで標準的なリソグラフィ技術およびエッチング技術（上記参照）を用いて、犠牲材料上に犠牲ゲートのハードマスク５０２をパターニングして、犠牲ゲート５０４の各々のフットプリントおよび位置をマーキングする。犠牲ゲートのハードマスク５０２に適した材料としては、ＳｉＮ、ＳｉＯＮ、もしくは炭化窒化シリコン（ＳｉＣＮ）、またはその組合せなどの窒化物ハードマスク材料、あるいはＳｉＯｘなどの酸化物ハードマスク材料、あるいはその両方が挙げられるが、これらに限定されない。別法として、犠牲ゲートのハードマスク５０２は、ＳＩＴ、ＳＡＤＰ、ＳＡＱＰ、および他のＳＡＭＰを含むがこれらに限定されない、他の適切な技術によって形成することができる。次いでエッチングを用いて、犠牲ゲートのハードマスク５０２から犠牲材料へとパターンを転写し、個々の犠牲ゲート５０４を形成する。犠牲ゲートのエッチングには、ＲＩＥなどの指向性（異方性）エッチング・プロセスを採用することができる。

【0033】

上で強調したように、犠牲ゲート５０４はプロセスにおいて後から除去され、フォーク・シートＦＥＴ装置の最終的なゲートとして機能する置換ゲートで置換されることになる。これは「ゲート・ラスト」アプローチと呼ばれるが、その理由は、置換ゲートがプロセスの終わり近くで最後に形成されるためである。ゲート・ラスト・アプローチの使用は、金属ゲート・スタックの材料がその後の処理ステップ中に損傷をもたらし得る状況に曝されるのを防止するので、有利である。例えば、置換ゲートに使用される高κ誘電体は、ソース／ドレイン領域の形成中に高温に曝されることで損傷する可能性がある。したがって、このスキームでは、金属ゲート・スタックの材料はプロセスの終わり近くに初めて設置される。

【0034】

ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐの下のキャビティ５０６内に、下側誘電体隔離層が形成されることになる（下記参照）。下側誘電体隔離層は、基材２０２を通したソース／ドレイン領域のリーク電流を防止する役割を果たすものである。犠牲層２０６の選択的除去によってキャビティ５０６が形成される。上記したように、犠牲層２０６は、高Ｇｅ含有量のＳｉＧｅ（例えば、約５０％のＧｅ～約１００％のＧｅ（すなわち純粋なＧｅ）を有する、およびその間の範囲のＳｉＧｅ、例えばＳｉＧｅ６０）から形成することができる。その場合、キャビティ５０６を形成するために、ドライＨＣＩなどのエッチャントを使用して、犠牲層２０６を選択的に除去することができる。

【0035】

誘電体スペーサ材料を犠牲ゲート５０４の上に堆積させ、またキャビティ５０６内に堆積させてこれを充填し、続いてＲＩＥなどの指向性（異方性）エッチング・プロセスを行うが、このエッチング・プロセスは、誘電体スペーサ材料を、キャビティ５０６内に下側誘電体隔離層６０２として、および、犠牲ゲートのハードマスク５０２／犠牲ゲート５０４と並んだゲート・スペーサ６０４としてパターニングするために使用される。図６Ａ（Ｘ－Ｘ′断面図）、図６Ｂ（Ｙ１－Ｙ１′断面図）、および図６Ｃ（Ｙ２－Ｙ２′断面図）を参照されたい。適切な誘電体スペーサ材料としては、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを用いて堆積させることのできる、ＳｉＯｘ、ＳｉＣ、シリコン・オキシカーバイド（ＳｉＣＯ）またはＳｉＮ、あるいはその組合せが挙げられるが、これらに限定されない。

【0036】

犠牲ゲートのハードマスク５０２／犠牲ゲート５０４およびゲート・スペーサ６０４は次いで、犠牲ゲート５０４間にあるＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐのトレンチ７０２をパターニングするためのマスクとして使用される。図７Ａ（Ｘ－Ｘ′断面図）、および図７Ｂ（Ｙ１－Ｙ１′断面図）を参照されたい。トレンチのエッチングには、ＲＩＥなどの指向性（異方性）エッチング・プロセスを採用することができる。図７Ａおよび図７Ｂに示すように、トレンチ７０２は犠牲層２０８、２０８′、２０８′′、２０８′′′等および活性層２１０、２１０′、２１０′′等の各々を貫通して延び、下側誘電体隔離層６０２上で停止する。

【0037】

次に、まず犠牲層２０８、２０８′、２０８′′、２０８′′′等と並んで内部スペーサ８０２が形成され、その後、犠牲ゲート５０４の互いに反対の側で、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐの犠牲層２０８、２０８′、２０８′′、２０８′′′等および活性層２１０、２１０′、２１０′′等と並んで、トレンチ７０２内に、ＮＦＥＴソース／ドレイン領域８０４およびＰＦＥＴソース／ドレイン領域８０６がそれぞれ形成される。図８Ａ（Ｘ－Ｘ′断面図）、および図８Ｂ（Ｙ１－Ｙ１′断面図）を参照されたい。内部スペーサ８０２を形成するために、トレンチ７０２の側壁に沿って露出している犠牲層２０８、２０８′、２０８′′、２０８′′′等を後退させるための、選択的な側方エッチングを行う。図８Ａに示すように、この後退部のエッチングによってトレンチ７０２の側壁に沿ってポケットを形成し、次いでこのポケットにスペーサ材料を充填して、ポケット内に内部スペーサ８０２を形成する。これらの内部スペーサ８０２は、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６から置換ゲートをずらす役割を果たすものである（下記参照）。

【0038】

上記したように、犠牲層２０８、２０８′、２０８′′、２０８′′′等は、ＳｉＧｅから形成することができる。その場合、ポケットを形成するための後退部のエッチングには、ウェット化学エッチングまたは気相エッチングなどの、ＳｉＧｅ選択性のある無指向性（等方性）エッチング・プロセスを採用することができる。内部スペーサ８０２に適した材料としては、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを使用してポケット内に堆積させることのできる、ＳｉＮ、ＳｉＯｘ、ＳｉＣ、またはＳｉＣＯ、あるいはその組合せが挙げられるが、これらに限定されない。堆積に続いて、ウェット・エッチングまたは選択的ドライ・エッチングなどの等方性エッチング・プロセスを用いて、余分な内部スペーサ材料をトレンチ７０２から除去することができる。

【0039】

例示的な実施形態によれば、エピタキシャルＳｉ、エピタキシャルＳｉＧｅ等の、原位置でドープされた（つまり、成長中にドーパントが導入される）または原位置外でドープされた（例えば、イオン注入を介してドーパントが導入される）エピタキシャル材料から、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６が形成される。適切なｎ型ドーパントとしてはリン（Ｐ）またはヒ素（ＡＳ）あるいはその両方が挙げられるが、これらに限定されない。適切なｐ型ドーパントとしてはボロン（Ｂ）が挙げられるが、これに限定されない。内部スペーサ８０２がトレンチ７０２の側壁に沿った所定位置にある場合、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６のエピタキシャル成長は、トレンチ７０２の側壁に沿って露出しているＮＦＥＴ／ＰＦＥＴ装置のスタック２０４Ｎ／２０４Ｐの活性層２１０、２１０′、２１０′′等の端部からのみテンプレート化されることに注目されたい。図８Ａおよび図８Ｂに示すように、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６は、下側誘電体隔離層６０２によって基材２０２から分離されている。

【0040】

図８Ｂに示すように、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６は、犠牲ピラー４０２の互いに反対の側に配設されている。ただし、犠牲ピラー４０２はＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６よりも背が高く、このため、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６は犠牲ピラー４０２の下側部分８１０と並んで存在し、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６よりも上にある犠牲ピラー４０２の上側部分８１２は露出している。別の見方をすると、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６は、犠牲ピラー４０２のその上側部分８１２と並んでは存在しない。

【0041】

次に、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６よりも上に露出している犠牲ピラー４０２の上側部分８１２をトリミングする。図９（Ｙ１－Ｙ１′断面図）を参照されたい。犠牲ピラー４０２の（トリミングされた）上側部分にはこの時点で、参照符号８１２ａが与えられている。犠牲ピラー４０２の上側部分８１２ａをトリミングするために、ウェット化学エッチングまたは気相エッチングなどの無指向性（すなわち等方性）エッチング・プロセスを採用することができる。犠牲ピラー４０２の上側部分８１２ａ
をトリミングすることで、その幅が、つまり犠牲ピラー４０２の下側部分８１０に対して、小さくなる。つまり、図９に示すように、犠牲ピラー４０２の下側部分８１０は幅Ｗ１_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}を有し、犠牲ピラー４０２の（トリミングされた）上側部分８１２ａは幅Ｗ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}を有し、このとき、Ｗ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}はＷ１_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}よりも小さい、すなわち、Ｗ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}＜Ｗ１_{ＳＡＣＲＩＦＣＩＡＬＰＩＬＬＡＲ}である。詳細は後述するが、犠牲ピラー４０２をこの様式でこのようにトリミングすることによって、置換スペーサをエアギャップを含めてその場所に形成することが可能になり、有利である。より詳細には、犠牲ピラー４０２のトリミングされた上側部分８１２ａは、下にある空間が完全に充填され得る前に閉塞されるボトル・ネックを作り出し、以ってエアギャップを作り出す役割を果たす。トリミング中、犠牲ピラー４０２の上側部分８１２ａの高さに僅かな減少が生じる可能性のあることに留意されたい。ただしこの効果は取るに足らないものである。更に、犠牲ピラー４０２のトリミングはこの段階ではＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６間で行われ、以って本エアギャップ・ピラーをＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６間に形成することが可能になる。詳細は後述するが、ＮＦＥＴ／ＰＦＥＴゲート間にも本エアギャップ・ピラーを形成できるように、犠牲ピラー４０２（この時点では犠牲ゲート５０４の下にある）のトリミングも実施される。

【0042】

次いで、ＮＦＥＴ／ＰＦＥＴ装置のスタック２０４Ｎ／２０４Ｐ（およびその間の犠牲ピラー４０２）、犠牲ゲート５０４およびゲート・スペーサ６０４、ならびにＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６の上に層間絶縁体（ＩＬＤ）１００２を堆積させ、これらを埋める。図１０Ａ（Ｘ－Ｘ′断面図）、図１０Ｂ（Ｙ１－Ｙ１′断面図）、および図１０Ｃ（Ｙ２－Ｙ２′断面図）を参照されたい。適切なＩＬＤ１００２材料としては、ＳｉＯｘなどの酸化物低κ材料、または例えば２．７よりも小さい誘電定数κを有する、酸化物超低κ層間絶縁体（ＵＬＫ－ＩＬＤ）材料、あるいはその両方が挙げられるが、これらに限定されない。比較すると、二酸化シリコン（ＳｉＯ_２）は３．９の誘電定数κ値を有する。適切なＵＬＫ－ＩＬＤ材料としては多孔質有機ケイ酸塩ガラス（ｐＳｉＣＯＨ）が挙げられるが、これに限定されない。ＩＬＤ１００２の堆積には、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを採用することができる。堆積に続いて、化学機械研磨（ＣＭＰ）などのプロセスを用いてＩＬＤ１００２を研磨することができる。例示的な実施形態によれば、ＩＬＤ１００２は犠牲ゲート５０４まで研磨され、犠牲ゲートのハードマスク５０２が除去される。このようにすることで、犠牲ゲート５０４をＩＬＤ１００２に対して選択的に除去して、ゲートで置換することが可能になる（下記参照）。

【0043】

上で強調したように、ＮＦＥＴ／ＰＦＥＴゲート間の犠牲ピラー４０２のトリミングも行われる。犠牲ピラー４０２のこの部分はこの時点で犠牲ゲート５０４の下にあるので、この領域において犠牲ピラー４０２の上側部分８１２を露出させるために、まず犠牲ゲート５０４の途中までの後退部が実現される。図１１Ａ（Ｘ－Ｘ′断面図）、および図１１Ｂ（Ｙ２－Ｙ２′断面図）を参照されたい。犠牲ゲート５０４の後退部のエッチングには、ＲＩＥなどの選択的エッチング・プロセスを採用することができる。図１１Ａおよび図１１Ｂに示すように、犠牲ゲート５０４を途中までだけ後退させると、下にあるＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐは覆われたままとなり、したがって犠牲ピラー４０２のトリミングの間保護されることになる。

【0044】

図１１Ｂに示すように、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐは、犠牲ピラー４０２の互いに反対の側に配設されている。ただし、犠牲ピラー４０２はＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐよりも背が高く、このため、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐは犠牲ピラー４０２の下側部分８１０と並んで存在し、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐよりも上にある犠牲ピラー４０２の上側部分８１２は露出している。別の見方をすると、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐは、犠牲ピラー４０２のその上側部分８１２と並んでは存在しない。

【0045】

次に、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐよりも上に露出している犠牲ピラー４０２の上側部分８１２がトリミングされる。図１２（Ｙ２－Ｙ２′断面図）を参照されたい。上記のように、犠牲ピラー４０２の（トリミングされた）上側部分には参照符号８１２ａが与えられている。犠牲ピラー４０２の上側部分８１２ａをトリミングするために、ウェット化学エッチングまたは気相エッチングなどの無指向性（すなわち等方性）エッチング・プロセスを採用することができる。上記したのと同じように、犠牲ピラー４０２の上側部分８１２ａをトリミングすることで、その幅が、つまり犠牲ピラー４０２の下部の部分８１０に対して、小さくなる。つまり、図１２に示すように、犠牲ピラー４０２の下側部分８１０は幅Ｗ１_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}を有し、犠牲ピラー４０２の（トリミングされた）上側部分８１２は幅Ｗ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}を有し、このときＷ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}はＷ１_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}よりも小さい、すなわち、Ｗ２_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}＜Ｗ１_{ＳＡＣＲＩＦＩＣＩＡＬＰＩＬＬＡＲ}である。詳細は後述するが、犠牲ピラー４０２をこの様式でこのようにトリミングすることによって、下にある空間が完全に充填され得る前に閉塞されるボトル・ネックを作り出すことで、置換スペーサをエアギャップを含めてその場所に形成することが可能になり、有利である。トリミング中、犠牲ピラー４０２の上側部分８１２ａの高さに僅かな減少が生じる可能性のあることに留意されたい。ただしこの効果は取るに足らないものである。犠牲ピラー４０２の上側部分８１２ａはこの時点で、フォーク・シートＦＥＴ装置のソース／ドレイン領域において（つまり、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６間で）、およびフォーク・シートＦＥＴ装置のゲート領域において（つまり、ＮＦＥＴ装置のスタック２０４ＮとＰＦＥＴ装置のスタック２０４Ｐとの間で）の両方でトリミングされているが、このことは上で強調したように、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６間およびＮＦＥＴ／ＰＦＥＴゲート間での本エアギャップ・ピラーの形成を可能にして有利である。

【0046】

次いで犠牲ゲート５０４の残りの部分が選択的に除去されて、ＮＦＥＴ／ＰＦＥＴソース／ドレイン領域８０４／８０６間の、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐの上のＩＬＤ１００２に、ゲート・トレンチ１３０２がそれぞれ形成される。図１３Ａ（Ｘ－Ｘ′断面図）、および図１３Ｂ（Ｙ２－Ｙ２′断面図）を参照されたい。図１３Ａおよび図１３Ｂに示すように、この時点でゲート・トレンチ１３０２を通してアクセス可能な犠牲層２０８、２０８′、２０８′′、２０８′′′等も除去される。犠牲層２０８、２０８′、２０８′′、２０８′′′等の除去によって、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐから、活性層２１０、２１０′、２１０′′等が解放される。ギャップ１３０４はこの時点で、ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐにおいて、活性層２１０、２１０′、２１０′′等の間に存在する。活性層２１０、２１０′、２１０′′等は、フォーク・シートＦＥＴ装置のチャネルとして機能するものである。ＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐから活性層２１０、２１０′、２１０′′等を解放することにより、ゲート・オール・アラウンドすなわちＧＡＡ構成でチャネル（すなわち活性層２１０、２１０′、２１０′′等）の少なくとも一部を取り囲む置換ゲートの形成が可能になる。

【0047】

次いで、ゲート・トレンチ１３０２およびギャップ１３０４の中に置換ゲート１４０２が形成される。図１４Ａ（Ｘ－Ｘ′断面図）、および図１４Ｂ（Ｙ２－Ｙ２′断面図）を参照されたい。拡大図１４０４に示すように、例示的な実施形態によれば、置換ゲート１４０２の各々は、ゲート誘電体１４０８と、ゲート誘電体１４０８上に配設されたゲート導体１４１０とを含む。図には明示されていないが、まず薄い（例えば約０．３ｎｍ～約５ｎｍの）界面酸化物（例えば、窒素（Ｎ）、ゲルマニウム（Ｇｅ）等の他の化学元素を中に含んでもよい酸化シリコン（ＳｉＯｘ））を、活性層２１０、２１０′、２１０′′等の露出表面上に形成することができ、次いでゲート誘電体１４０８を、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを用いて、界面酸化物の上に堆積させることができる。

【0048】

ゲート誘電体１４０８に適した材料としては、酸化シリコン（ＳｉＯｘ）、ＳｉＮ、酸窒化シリコン（ＳｉＯｘＮｙ）、高κ材料、またはそれらの任意の組合せが挙げられるが、これらに限定されない。本明細書で使用する「高κ」という用語は、シリコン二酸化物よりもはるかに高い相対誘電定数κを有する材料を指す（例えば、誘電定数κは、ＳｉＯ_２の３．９ではなく、酸化ハフニウム（ＨｆＯ_２）の約２５である）。適切な高κ材料としては、ＨｆＯ_２、酸化ハフニウム・シリコン（ＨｆＳｉＯ）、酸化ハフニウム・シリコン窒化物（ＨｆＳｉＯ）、酸化ランタン（Ｌａ_２Ｏ_３）、酸化ランタン・アルミニウム（ＬａＡｌＯ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化ジルコニウム・シリコン（ＺｒＳｉＯ_４）、酸化ジルコニウム・シリコン窒化物（ＺｒＳｉＯｘＮｙ）、酸化タンタル（ＴａＯｘ）、酸化チタン（ＴｉＯ）、酸化バリウム・ストロンチウム・チタン（ＢａＯ_６ＳｒＴｉ_２）、酸化バリウム・チタン（ＢａＴｉＯ_３）、酸化ストロンチウム・チタン（ＳｒＴｉＯ_３）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化スカンジウム・タンタル鉛（Ｐｂ（Ｓｃ，Ｔａ）Ｏ_３）、またはニオブ酸亜鉛鉛（Ｐｂ（Ｚｎ，Ｎｂ）Ｏ）、あるいはその組合せなどの金属酸化物が挙げられるが、これらに限定されない。高κ材料は、ランタン（Ｌａ）、アルミニウム（Ａｌ）、またはマグネシウム（Ｍｇ）、あるいはその組合せなどのドーパントを更に含むことができる。ゲート誘電体１４０８は、限定されるものではないが、例えば、熱酸化、化学酸化、熱窒化、プラズマ酸化、プラズマ窒化、ＣＶＤ、ＡＬＤ等のプロセスまたはこれらのプロセスの組合せを用いて堆積させることができる。例示的な実施形態によれば、ゲート誘電体１４０８は、約１ｎｍ～約５ｎｍおよびその間の範囲の厚さを有する。

【0049】

ゲート導体１４１０に適した材料としては、ドープ・ポリシリコンまたは少なくとも１つの仕事関数設定金属あるいはその両方が挙げられるが、これらに限定されない。適切な仕事関数設定金属としては、窒化チタン（ＴｉＮ）、窒化アルミニウム・チタン（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化ハフニウム・シリコン（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル・シリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）、炭化チタン（ＴｉＣ）炭化アルミニウム・チタン（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、または炭化ハフニウム（ＨｆＣ）、あるいはその組合せが挙げられるが、これらに限定されない。ゲート導体１４１０は、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、めっき、蒸着、イオン・ビーム蒸着、電子ビーム蒸着、レーザ支援蒸着、化学溶液堆積等のプロセスまたはこれらのプロセスの組合せを用いて堆積させることができるが、これらに限定されない。例示的な実施形態によれば、ゲート導体１４１０は、約５ｎｍ～約１５ｎｍおよびその間の範囲の厚さを有する。図１４Ａおよび図１４Ｂに図示され示されている例示的な実施形態では、ゲート導体１４１０は、上記の仕事関数設定金属の少なくとも１つの層１４１０ａと、置換ゲート１４０２における残りのあらゆる空間を充填するように仕事関数設定金属の層１４１０ａの上に配設された、（低抵抗の）充填金属１４１０ｂと、を含む。適切な低抵抗の充填金属としては、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、めっき、蒸着、イオン・ビーム蒸着、電子ビーム蒸着、レーザ支援蒸着、化学溶液堆積等を含むがこれらに限定されないプロセスまたはこれらのプロセスの組合せを用いて堆積させることのできる、タングステン（Ｗ）またはアルミニウム（Ａｌ）あるいはその両方が挙げられるが、これらに限定されない。図１４Ａおよび図１４Ｂに示すように、置換ゲート１４０２、すなわちゲート誘電体１４０８およびゲート導体１４１０は、ゲート・オール・アラウンド構成で、活性層２１０、２１０′、２１０′′等の各々の少なくとも一部を完全に取り囲む。

【0050】

次いで置換ゲート１４０２、すなわちゲート誘電体１４０８およびゲート導体１４１０を後退させ、（後退させた）置換ゲート１４０２の上に誘電体キャップ１５０２を形成する。図１５Ａ（Ｘ－Ｘ′断面図）、図１５Ｂ（Ｙ１－Ｙ１′断面図）、および図１５Ｃ（Ｙ２－Ｙ２′断面図）を参照されたい。適切な誘電体キャップ材料としては、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを用いて堆積させることのできる、ＳｉＯｘまたはＳｉＮあるいはその両方が挙げられるが、これらに限定されない。堆積後、ＣＭＰなどのプロセスを用いて、誘電体キャップ材料を平坦化することができる。図１５Ｂに示すように、誘電体キャップ１５０２の研磨中にＩＬＤ１００２も後退し、以ってフォーク・シートＦＥＴ装置のソース／ドレイン領域において犠牲ピラー４０２の頂部が露出する。図１５Ｃに示すように、誘電体キャップ１５０２の研磨によって、フォーク・シートＦＥＴ装置のゲート領域において、犠牲ピラー４０２の頂部も露出している。犠牲ピラー４０２の頂部を露出させることによって、犠牲ピラー４０２を選択的に除去し、（置換）エアギャップ・ピラーと置換することが可能になる。

【0051】

つまり、次に犠牲ピラー４０２が選択的に除去されて、フォーク・シートＦＥＴ装置のソース／ドレイン領域におけるＮＦＥＴソース／ドレイン領域８０４とＰＦＥＴソース／ドレイン領域８０６との間に、ならびに、フォーク・シートＦＥＴ装置のゲート領域におけるＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐの上にある置換ゲート１４０２間に、開口部１６０２が形成される。図１６Ａ（Ｙ１－Ｙ１′断面図）、および図１６Ｂ（Ｙ２－Ｙ２′断面図）を参照されたい。上記したプロセスに基づくと、犠牲ピラー４０２の除去によって形成される開口部１６０２は、独自の形状を有する。つまり、上記したように犠牲ピラー４０２の上側部分をトリミングすることにより、開口部１６０２の下側部分１６０４は幅Ｗ１_{ＯＰＥＮＩＮＧ}を有し、開口部１６０２の上側部分１６０６は幅Ｗ２_{ＯＰＥＮＩＮＧ}を有し、このとき、Ｗ２_{ＯＰＥＮＩＮＧ}はＷ１_{ＯＰＥＮＩＮＧ}よりも小さい、すなわち、Ｗ２_{ＯＰＥＮＩＮＧ}＜Ｗ１_{ＯＰＥＮＩＮＧ}である。開口部１６０２の充填に利用される狭い頂部を有するこの構成は、開口部１６０２の下側部分１６０４が完全に充填され得る前に閉塞される、充填プロセス用のボトル・ネックを作り出し、以ってエアギャップを作り出す役割を果たす。

【0052】

例えば、次に開口部１６０２内に共形の誘電体ライナ１７０２を堆積させ、開口部１６０２をライニングする。図１７Ａ（Ｙ１－Ｙ１′断面図）、および図１７Ｂ（Ｙ２－Ｙ２′断面図）を参照されたい。共形の誘電体ライナ１７０２を堆積させているときに利用される開口部１６０２の上側部分１６０６にある狭まった入口に基づいて、開口部１６０２の上側部分１６０６は、開口部１６０２の下側部分１６０４が誘電体ライナ１７０２によって完全に充填される前に閉塞されることになる。図１７Ａおよび図１７Ｂに示すように、この様式で堆積された誘電体ライナ１７０２は開口部１６０２の下部部分１６０４をライニングし、開口部１６０２の下側部分１６０４の中央にあるエアギャップ１７０４を完全に取り囲んでいるが、これが本発明の誘電体エアギャップ・ピラー１７０６である。誘電体ライナ１７０２に適した材料としては、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスを用いて開口部１６０２内に堆積させることのできる、ＳｉＯｘ、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、またはＳｉＣＮ、あるいはその組合せが挙げられるが、これらに限定されない。堆積に続いて、ＣＭＰなどのプロセスを用いて余分な材料を除去することができる。

【0053】

図１７Ａおよび図１７Ｂに示すように、開口部１６０２の独自の形状に基づき、誘電体エアギャップ・ピラー１７０６の下側部分１７０８は幅Ｗ１_{ＡＩＲＧＡＰＰＩＬＬＡＲ}を有し、このとき、Ｗ２_{ＡＩＲＧＡＰＰＩＬＬＡＲ}はＷ１_{ＡＩＲＧＡＰＰＩＬＬＡＲ}よりも小さい、すなわち、Ｗ２_{ＡＩＲＧＡＰＰＩＬＬＡＲ}＜Ｗ１_{ＡＩＲＧＡＰＰＩＬＬＡＲ}である。誘電体エアギャップ・ピラー１７０６は、この特定の例では誘電体エアギャップ・ピラー１７０６の右側と左側とにそれぞれ示されている、ＮＦＥＴナノシート装置とＰＦＥＴナノシート装置との間に、直接配設されている。ＮＦＥＴナノシート装置およびＰＦＥＴナノシート装置のナノシート（すなわち、活性層２１０、２１０′、２１０′′等）は、誘電体エアギャップ・ピラー１７０６の両側に水平に延在する。

【0054】

詳細には、図１７Ａに示すように、誘電体エアギャップ・ピラー１７０６はフォーク・シートＦＥＴ装置のＮＦＥＴソース／ドレイン領域８０４およびＰＦＥＴソース／ドレイン領域８０６に直接接触し、これらを分離している。図１７Ｂに示すように、誘電体エアギャップ・ピラー１７０６は、フォーク・シートＦＥＴ装置のゲート領域におけるＮＦＥＴ装置のスタック２０４ＮおよびＰＦＥＴ装置のスタック２０４Ｐ（本明細書ではそれぞれ「ＮＦＥＴゲートおよびＰＦＥＴゲート」とも呼ぶ）の上にある置換ゲート１４０２に直接接触し、これらを分離している。上記したように、ＮＦＥＴ装置とＰＦＥＴ装置との間にこのような様式で誘電体エアギャップ・ピラー１７０６を実装することにより、本フォーク・シートＦＥＴ設計においてキャパシタンス結合が大幅に低減される。

【0055】

本明細書において本発明の例示的な実施形態について説明したが、本発明はこれらの厳密な実施形態に限定されるものではないこと、ならびに、当業者によって本発明の範囲から逸脱することなく他の様々な変更および修正が行われ得ることを理解されたい。

【図1】