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特表2024-542379ドライバのための制御回路、スイッチングユニット及びシステム、電源並びにプラズマシステム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】ドライバのための制御回路、スイッチングユニット及びシステム、電源並びにプラズマシステム
(51)【国際特許分類】
H03K 17/687 20060101AFI20241108BHJP
H05H 1/46 20060101ALN20241108BHJP
【ＦＩ】
H03K17/687 A
H05H1/46 R
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024525294
(86)(22)【出願日】2022-10-20
(85)【翻訳文提出日】2024-06-25
(86)【国際出願番号】 EP2022079262
(87)【国際公開番号】W WO2023072733
(87)【国際公開日】2023-05-04
(31)【優先権主張番号】202021105937.0
(32)【優先日】2021-10-29
(33)【優先権主張国・地域又は機関】DE
(81)【指定国・地域】
(71)【出願人】
【識別番号】505169226
【氏名又は名称】トゥルンプフ ヒュッティンガー ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフト
【氏名又は名称原語表記】ＴＲＵＭＰＦ Ｈｕｅｔｔｉｎｇｅｒ ＧｍｂＨ ＋ Ｃｏ． ＫＧ
【住所又は居所原語表記】Ｂｏｅｔｚｉｎｇｅｒ Ｓｔｒａｓｓｅ ８０，Ｄ－７９１１１ Ｆｒｅｉｂｕｒｇ，Ｇｅｒｍａｎｙ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】マルツィン ビエンチク
(72)【発明者】
【氏名】アダム グラボウスキ
(72)【発明者】
【氏名】ピョートル ラッハ
(72)【発明者】
【氏名】クシシュトフ ゲドロイチ
(72)【発明者】
【氏名】ミハル ヴィソツキ
【テーマコード（参考）】
2G084
5J055
【Ｆターム（参考）】
2G084EE24
5J055AX15
5J055AX65
5J055BX16
5J055CX01
5J055CX07
5J055DX12
5J055EY21
5J055EZ00
(57)【要約】
少なくとも２つのドライバ（１０、１１）であって、それぞれが、互いに電気的に接続された電気駆動スイッチング素子（１２、１３）をオンとオフとに切り替えるように構成されたドライバのための制御回路（１）が、－第１の並列入力ポート（４）と、第１のドライバ（１０）に接続可能な第１の直列出力ポート（６）と、を含む第１の並列－直列変換器（２）と、－第２の並列入力ポート（５）と、第２のドライバ（１１）に接続可能な第２の直列出力ポート（７）と、を含む第２の並列－直列変換器（３）と、－プロセッサユニット（８）であって、－第１のデータパッケージストリーム（２１）を第１の並列入力ポート（４）に送信するように構成され、－第２のデータパッケージストリーム（２２）を第２の並列入力ポート（５）に送信するように構成されたプロセッサユニット（８）と、を含み、－パッケージストリームの両方が、出力ポート（６、７）において直列のデータストリーム（２３、２４）に変換されるように構成され、－直列のデータストリーム（２３、２４）が、ドライバ（１０、１１）を制御するように構成されている。
【特許請求の範囲】
【請求項1】
少なくとも２つのドライバ（１０、１１）であって、それぞれが、互いに電気的に接続された電気駆動スイッチング素子（１２、１３）をオンとオフとに切り替えるように構成された前記ドライバのための制御回路（１）において、第１の並列入力ポート（４）と、第１のドライバ（１０）に接続可能な第１の直列出力ポート（６）と、を含む第１の並列－直列変換器（２）と、
第２の並列入力ポート（５）と、第２のドライバ（１１）に接続可能な第２の直列出力ポート（７）と、を含む第２の並列－直列変換器（３）と、
プロセッサユニット（８）であって、
第１のデータパッケージストリーム（２１）を前記第１の並列入力ポート（４）に送信するように構成され、
第２のデータパッケージストリーム（２２）を前記第２の並列入力ポート（５）に送信するように構成されたプロセッサユニット（８）と、
を含み、
前記パッケージストリームの両方が、前記出力ポート（６、７）において直列のデータストリーム（２３、２４）に変換されるように構成され、
前記直列のデータストリーム（２３、２４）が、前記ドライバ（１０、１１）を制御するように構成された制御回路（１）。
【請求項2】
前記制御回路（１）がロジカルプログラマブルユニット、特に、ＦＰＧＡである、請求項１に記載の制御回路。
【請求項3】
コンピュータ可読プログラムであって、前記プロセッサユニット（８）によって実行可能な前記プログラムであるとともに、前記プロセッサユニット（８）に、前記第１のデータパッケージストリームと前記第２のデータパッケージストリーム（２１、２２）とを強制的に発生させるために構成されたコンピュータ可読プログラムを有する不揮発性メモリ（１５）を含む、請求項１又は２に記載の制御回路。
【請求項4】
システムクロック（２９）を発生させるように構成されたシステムクロック発生器（９）を含み、前記出力ポート（６、７）における前記直列のデータストリーム（２３、２４）の周波数は、前記システムクロック（２９）の周波数よりも高くなり得る、請求項１乃至３のいずれか一項に記載の制御回路。
【請求項5】
前記電気駆動スイッチング素子（１２、１３）の位相、パルス幅、周波数及びデッドタイムなどの時間パラメータを調節するように構成された、請求項１乃至４のいずれか一項に記載の制御回路。
【請求項6】
内蔵トランシーバを含む、請求項１乃至５のいずれか一項に記載の制御回路。
【請求項7】
好ましくは前記トランシーバに組み込まれる内蔵シリアライザ－デシリアライザユニットを含む、請求項１乃至６のいずれか一項に記載の制御回路。
【請求項8】
複数のトランシーバ及び／又は複数のシリアライザ－デシリアライザを含む、請求項１乃至７のいずれか一項に記載の制御回路。
【請求項9】
前記複数のトランシーバ及び／又は前記複数のシリアライザ－デシリアライザは、同一の前記システムクロック（２９）によってクロック制御される、請求項１乃至８のいずれか一項に記載の制御回路。
【請求項10】
前記第１のデータパッケージストリーム及び前記第２のデータパッケージストリーム（２１、２２）は、前記電気駆動スイッチング素子（１２、１３）がそれらの出力において同期されているように構成される、請求項１乃至９のいずれか一項に記載の制御回路。
【請求項11】
前記制御回路（１）は、外部のデータ処理デバイス（３１）からデータを得るように構成されたデータインタフェース（１４）を含む、請求項１乃至１０のいずれか一項に記載の制御回路。
【請求項12】
スイッチングユニット（１００）であって、少なくとも２つの電気駆動スイッチング素子（１２、１３）と、
少なくとも２つのドライバ（１０，１１）であって、それぞれが、互いに電気的に接続された前記電気駆動スイッチング素子（１２、１３）をオンとオフとに切り替えるように構成されたドライバと、
請求項１乃至１１のいずれか一項に記載の制御回路（１）と、
を含む、スイッチングユニット（１００）。
【請求項13】
特に、同一のシステムクロック（２９）によって駆動可能であり又は駆動される、請求項１乃至１１のいずれか一項に記載の、少なくとも２つの、制御回路（１）を含む、請求項１２に記載のスイッチングユニット。
【請求項14】
スイッチングシステム（１０１）であって、請求項１２又は１３に記載のスイッチングユニット（１００’、１００’’）と、－外部のデータ処理デバイス（３１）と、
を含むスイッチングシステム（１０１）。
【請求項15】
請求項１４に記載のスイッチングユニット（１００’、１００’’）を含み、外部のクロック発生器（３９）をさらに含むスイッチングシステム（１０１）。
【請求項16】
請求項１４若しくは１５に記載のスイッチングシステム（１０１）、又は、請求項１２若しくは１３に記載のスイッチングユニット（１００）を含む電源システム（５０１）。
【請求項17】
請求項１６に記載の電源システム（５０１）と、プラズマ処理ユニット（５０３）と、を含むプラズマシステム（５００）。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、少なくとも２つのドライバのための制御回路を対象とし、ドライバはそれぞれ、互いに電気的に接続された電気駆動スイッチング素子をオンとオフとに切り替えるように構成されている。
【0002】
本発明はまた、スイッチングユニット、及び、このような制御回路を含むスイッチングシステムも対象とする。
【0003】
本発明はまた、電源システム、及び、スイッチングユニット又はスイッチングシステムを含むプラズマシステムも対象とする。
【背景技術】
【0004】
スイッチング素子が互いに接続されているとき、それらを同時にオンとオフとに切り替えることが非常に重要である場合が多い。スイッチング素子がオン－オフ抵抗を同時に変化させるように、それらを個々に正確に駆動することは、難易度の高い課題である。高電圧スイッチングの場合、直列接続されたスイッチング素子が使用される場合が非常に多い。これらのスイッチング素子は、同時にオンとオフとに切り替える必要がある。１つのスイッチング素子がオンに切り替わるのが遅くなると、その素子は最大限の高電圧を伝送する必要があるが、多くの場合、そのようには設計されていない。さらなる課題は、スイッチング素子の、信号がオンに切り替わってから実際に出力がオンに切り替わるまでの遅延時間が、常に同等であるとは限らない点である。そのため、スイッチング素子は、異なる遅延時間の差を補償する個別の駆動信号で駆動する必要がある。
【0005】
これは、高電圧でのＲＦ出力を有する電源の課題でもある。このような電源は、スイッチング素子を用いて動作する場合が多い。例えば、スイッチドプッシュプル増幅器又はスイッチドブリッジ増幅器においては、一緒に接続されているパワートランジスタを極めて同期された方法により切り替える必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、電気駆動スイッチング素子を正確に、安定して、繰り返し可能にオンとオフとに切り替えるためのパルスを発生させることを目的とする。
【課題を解決するための手段】
【0007】
この目的は、請求項１に記載の制御回路によって、及び／又は、請求項１１に記載のスイッチングユニット、請求項１５に記載のスイッチングシステム、請求項１６に記載の電源システム、及び／又は、請求項１７に記載のプラズマシステムによって解決される。本発明のさらなる好適な態様が従属請求項及び明細書の範囲に含まれている。
【0008】
本発明の一態様においては、少なくとも２つのドライバであって、それぞれが、互いに電気的に接続された電気駆動スイッチング素子をオンとオフとに切り替えるように構成されたドライバのための制御回路において、
－ 第１の並列入力ポートと、第１のドライバに接続可能な第１の直列出力ポートと、を含む第１の並列－直列変換器と、
－ 第２の並列入力ポートと、第２のドライバに接続可能な第２の直列出力ポートと、を含む第２の、特に、同一の、並列－直列変換器と、
－ プロセッサユニットであって、
－ 第１のデータパッケージストリームを第１の並列入力ポートに送信するように構成され、
－ 第２のデータパッケージストリームを第２の並列入力ポートに送信するように構成されたプロセッサユニットと、
を含み、
－ パッケージストリームの両方が、特に、並列－直列変換器によって、出力ポートにおいて直列のデータストリームに変換されるように構成され、
－ 直列のデータストリームが、ドライバを制御するように構成された制御回路が開示されている。
－ 第１の並列入力ポートと、第１のドライバに接続可能な第１の直列出力ポートと、を含む第１の並列－直列変換器と、
－ 第２の並列入力ポートと、第２のドライバに接続可能な第２の直列出力ポートと、を含む第２の、特に、同一の、並列－直列変換器と、
－ プロセッサユニットであって、
－ 第１のデータパッケージストリームを第１の並列入力ポートに送信するように構成され、
－ 第２のデータパッケージストリームを第２の並列入力ポートに送信するように構成されたプロセッサユニットと、
を含み、
－ パッケージストリームの両方が、特に、並列－直列変換器によって、出力ポートにおいて直列のデータストリームに変換されるように構成され、
－ 直列のデータストリームが、ドライバを制御するように構成された制御回路が開示されている。
【0009】
本発明のさらなる一態様においては、制御回路は、ロジカルプログラマブルユニット、特に、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含み得るものであり、又は、ロジカルプログラマブルユニット、特に、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）として構築されている。ロジカルプログラマブルユニット、特に、ＦＰＧＡは、プロセッサユニットを含み得る。ロジカルプログラマブルユニット、特に、ＦＰＧＡは、第１の並列－直列変換器及び第２の並列－直列変換器を含み得る。
【0010】
本発明は、もともと高速通信用に設計された、内蔵並列－直列変換器がＦＰＧＡシステムに組み込まれたギガバイトトランシーバの使用に基づいている。これらのトランシーバ及びそれらの並列－直列変換器は、それらの出力において１乃至数ＧＨｚの程度の超短波で動作する。このような高速の信号を処理するとなると、標準的な集積回路では非常に困難である。ＦＰＧＡに組み込まれたトランシーバは、専用のシリアライザブロックを含む。直列化係数が高いため、データを処理しなければならない周波数は、大幅に低減される。適当なＦＰＧＡソフトウェアにより、所望の制御波形の生成が可能になる。
【0011】
本発明のさらなる一態様においては、制御回路は不揮発性メモリを含み得るものであり、このメモリ内に、コンピュータ可読プログラムであって、プロセッサユニットによって実行可能なプログラムであるとともに、プロセッサユニットに、第１のデータパッケージストリームと第２のデータパッケージストリームとを強制的に発生させるように構成されたプログラムを有する。
【0012】
本発明のさらなる一態様においては、制御回路は、システムクロックを発生させるように構成されたシステムクロック発生器を含み得るものであり、出力ポートにおける直列のデータストリームの周波数は、システムクロックの周波数よりも高くなり得る。
【0013】
本発明のさらなる一態様においては、制御回路は、電気駆動スイッチング素子の位相、パルス幅、周波数及びデッドタイムなどの時間パラメータを調節するように構成することができる。
【0014】
位相、パルス幅、周波数及びデッドタイムなどの時間パラメータは、システムクロックの時間間隔よりも短い時間間隔、特に、２分の１又は２分の１よりも短い時間間隔、特に、４分の１又は４分の１よりも短い時間間隔、特に、８分の１又は８分の１よりも短い時間間隔、特に、１６分の１又は１６分の１よりも短い時間間隔、特に、３２分の１又は３２分の１よりも短い時間間隔、特に、６４分の１又は６４分の１よりも短い時間間隔内で、駆動することができる。
【0015】
本発明のさらなる一態様においては、制御回路は内蔵トランシーバを含み得る。この内蔵トランシーバは、並列－直列変換器のうちの１つを含み得る。
【0016】
本発明のさらなる一態様においては、制御回路は、好ましくはトランシーバに組み込まれる内蔵シリアライザ－デシリアライザユニットを含み得る。この内蔵シリアライザ－デシリアライザユニットは、並列－直列変換器のうちの１つを含み得る。
【0017】
本発明のさらなる一態様においては、制御回路は、複数のトランシーバ及び／又は複数のシリアライザ－デシリアライザを含み得る。
【0018】
本発明のさらなる一態様においては、複数のトランシーバ及び／又は複数のシリアライザ－デシリアライザは、同一のシステムクロックによってクロック制御することができる。
【0019】
本発明のさらなる一態様においては、第１のデータパッケージストリーム及び第２のデータパッケージストリームは、電気駆動スイッチング素子がそれらの出力において同期されているように構成されることができる。
【0020】
本発明のさらなる一態様においては、制御回路は、外部のデータ処理デバイスからデータを得るように構成されたデータインタフェースを含み得る。
【0021】
本発明のさらなる一態様においては、スイッチングユニットは、
少なくとも２つの電気駆動スイッチング素子と、
－ 少なくとも２つのドライバであって、それぞれが、互いに電気的に接続された電気駆動スイッチング素子をオンとオフとに切り替えるように構成されたドライバと、
－ 本開示に記載されているような制御回路と、
を含み得る。
少なくとも２つの電気駆動スイッチング素子と、
－ 少なくとも２つのドライバであって、それぞれが、互いに電気的に接続された電気駆動スイッチング素子をオンとオフとに切り替えるように構成されたドライバと、
－ 本開示に記載されているような制御回路と、
を含み得る。
【0022】
本発明のさらなる一態様においては、スイッチングユニットは、本開示に記載されているような、特に、同一のシステムクロックによって駆動可能であり又は駆動される少なくとも２つの制御回路を含み得る。
【0023】
本発明のさらなる一態様においては、スイッチングシステムは、本開示に記載されているようなスイッチングユニットと、外部のデータ処理デバイスと、を含み得る。
【0024】
本発明のさらなる一態様においては、スイッチングシステムは、本開示に記載されているようなスイッチングユニットと、外部のクロック発生器と、を含み得る。
【0025】
図面には、本発明のいくつかの例が概略的に示されており、以下の説明においては、より詳細に説明されている。
【図面の簡単な説明】
【0026】
【図1】本発明に係る制御回路を有するスイッチングユニットを示す。
【図2】データパッケージストリームを含む時図表を示す。
【図3】本発明に係る、２つの制御回路を有するスイッチングシステムを示す。
【図4】スイッチングシステムのより詳細な図を示す。
【図5】スイッチングシステムを含む電源システムを有するプラズマシステムを示す。
【発明を実施するための形態】
【0027】
図１においては、少なくとも２つの電気駆動スイッチング素子１２、１３と、少なくとも２つのドライバ１０、１１であって、それぞれが、接続１７を用いて互いに電気的に接続された電気駆動スイッチング素子１２、１３をオンとオフとに切り替えるように構成されたドライバと、を含むスイッチングユニット１００が示されている。
【0028】
スイッチング素子は、トランジスタ、特に、ＭＯＳＦＥＴとすることができる。それらはＶＭＯＳ又はＬＤＭＯＳトランジスタとして構築することができる。高電力且つ高電圧を切り替えることができるように、それらをＳｉ系トランジスタ若しくはＳｉＣ系トランジスタ又はＧａＮ系トランジスタとして構築することができる。
【0029】
スイッチングユニット１００は、制御回路１をさらに含む。制御回路１は、第１の並列－直列変換器２と、第２の並列－直列変換器３と、を含む。第１の並列－直列変換器２は、第１の並列入力ポート４と、第１のドライバ１０に接続可能な第１の直列出力ポート６と、を含む。第２の並列－直列変換器３は、第２の並列入力ポート５と、第２のドライバ１１に接続可能な第２の直列出力ポート７と、を含む。
【0030】
制御回路１は、プロセッサユニット８をさらに含む。プロセッサユニット８は、第１のデータパッケージストリーム２１（例が図２に示されている）を第１の並列入力ポート４に送信し、第２のデータパッケージストリーム２２を第２の並列入力ポート５に送信するように構成することができる。
【0031】
パッケージストリーム２１、２２の両方は、並列－直列変換器２、３の両方によって、出力ポート６、７において直列のデータストリーム２３、２４に変換されるように構成されている。直列のデータストリーム２３、２４は、ドライバ１０、１１を制御するように構成されている。
【0032】
制御回路１は、不揮発性メモリ１５を含む。このメモリ１５は、コンピュータ可読プログラムを含み得る。プログラムは、プロセッサユニット８によって実行可能とすることができる。プログラムは、プロセッサユニット８に、第１のデータパッケージストリーム２１及び第２のデータパッケージストリーム２２を強制的に発生させるように構成されている。
【0033】
制御回路は、システムクロック発生器９をさらに含む。このシステムクロック発生器９は、システムクロック２９を発生させるように構成することができる。出力ポート６、７における直列のデータストリーム２３、２４の周波数は、システムクロック２９の周波数よりも高くなり得る。特に、出力ポート６、７における直列のデータストリーム２３、２４のタイムシフトは、システムクロック２９の周波数よりも短い時間間隔、特に、２分の１又は２分の１よりも短い時間間隔、特に、４分の１又は４分の１よりも短い時間間隔、特に、８分の１又は８分の１よりも短い時間間隔、特に、１６分の１又は１６分の１よりも短い時間間隔、特に、３２分の１又は３２分の１よりも短い時間間隔、特に、６４分の１又は６４分の１よりも短い時間間隔とすることができる。
【0034】
【0035】
制御波形を発生させるために、超短波でのデータの送受信を可能にする内蔵ギガバイトトランシーバが装備されたＦＰＧＡシステムを使用した。このようなトランシーバは、そのアーキテクチャに、並列－直列変換器２、３とも呼ばれるシリアライザと、データパッケージの長さが調節可能なデシリアライザと、を有する。デシリアライザは、この構成では使用されない場合がある。現在市販されているほとんどのシステムの最大直列化係数は、６４である。正しく動作させるためには、ある特定の周波数で動作するシリアライザは、直列化係数の分だけ低減された周波数で入力データを提供することが必要であり、例えば、
シリアライザの動作周波数が５ＧＨｚであり、直列化係数が６４である場合には、システムクロックは、５０００ＭＨｚ／６４＝７８．１２５ＭＨｚだけで済む。これにより、出力信号が生成されるよりもはるかに低い周波数でデータを処理することが可能になる。同一のシステムクロック２９から複数のトランシーバをクロック制御し、直列化プロセスを同時に開始することによって、複数の出力間が確実に同期される。シリアライザで適当なデータを提供することによって、出力において所望の信号を得ることができる。データソースは、ソフトウェアデータジェネレータ、又は、同一のクロックで動作するデシリアライザ入力のうちの１つとすることができる。受信器の信号ソースは、ＦＰＧＡシステムの内部でサンプルが生成されるデジタル－アナログ変換器からの信号、又は、別の独立したデバイスからの信号とすることができる。外部からの基準信号が多数のＦＰＧＡに適用されることにより、多数のＦＰＧＡによって生成される信号間の同期を容易にすることが可能になる。基準データソースの選択は、いつでも行うことができる。フィリング（ｆｉｌｌｉｎｇ）、位相シフト及びデッドタイムなど、出力信号の設定パラメータを得るためには、シリアライザに送給する前にデータを適当に処理する必要がある。処理プロセスは、パターンのソースからのデータの後続のデータパッケージ内で値を「１」から「０」に、又は、「０」から「１」に変更することを伴う。データパッケージはまた、適当な数のレジスタによって所望の値に書き換えることも可能である。このようにして、時間内に信号をシフトし、各出力信号のパルス持続時間を個別に延長又は短縮することができる。
シリアライザの動作周波数が５ＧＨｚであり、直列化係数が６４である場合には、システムクロックは、５０００ＭＨｚ／６４＝７８．１２５ＭＨｚだけで済む。これにより、出力信号が生成されるよりもはるかに低い周波数でデータを処理することが可能になる。同一のシステムクロック２９から複数のトランシーバをクロック制御し、直列化プロセスを同時に開始することによって、複数の出力間が確実に同期される。シリアライザで適当なデータを提供することによって、出力において所望の信号を得ることができる。データソースは、ソフトウェアデータジェネレータ、又は、同一のクロックで動作するデシリアライザ入力のうちの１つとすることができる。受信器の信号ソースは、ＦＰＧＡシステムの内部でサンプルが生成されるデジタル－アナログ変換器からの信号、又は、別の独立したデバイスからの信号とすることができる。外部からの基準信号が多数のＦＰＧＡに適用されることにより、多数のＦＰＧＡによって生成される信号間の同期を容易にすることが可能になる。基準データソースの選択は、いつでも行うことができる。フィリング（ｆｉｌｌｉｎｇ）、位相シフト及びデッドタイムなど、出力信号の設定パラメータを得るためには、シリアライザに送給する前にデータを適当に処理する必要がある。処理プロセスは、パターンのソースからのデータの後続のデータパッケージ内で値を「１」から「０」に、又は、「０」から「１」に変更することを伴う。データパッケージはまた、適当な数のレジスタによって所望の値に書き換えることも可能である。このようにして、時間内に信号をシフトし、各出力信号のパルス持続時間を個別に延長又は短縮することができる。
【0036】
図２においては、これが一例で示されている。第１番目の時図表では、システムクロック２９が示されている。システムクロックの各立ち上がり縁部で、データパッケージストリーム２１が並列－直列変換器２に書き込まれている。ここでは、２つの異なるデータパッケージストリーム２１ａ及び２１ｂ、すなわち、
００１１１１１１を有するデータパッケージストリーム２１ａ、
１１１１１０００を有するデータパッケージストリーム２１ｂ、が示されている。
００１１１１１１を有するデータパッケージストリーム２１ａ、
１１１１１０００を有するデータパッケージストリーム２１ｂ、が示されている。
【0037】
これらのデータパッケージストリーム２１ａ、２１ｂの両方が、並列－直列変換器２によって直列化されて変換後の直列のデータストリーム２３となり、これが図２の第２番目の図に示されている。
【0038】
第３番目の時図表では、再び同一のシステムクロック２９が示されている。システムクロックの各立ち上がり縁部で、データパッケージストリーム２２が並列－直列変換器３に書き込まれている。ここでは、２つの異なるデータパッケージストリーム２２ａ及び２２ｂ、すなわち、
０００１１１１１を有するデータパッケージストリーム２２ａ、
１１１１１１１０を有するデータパッケージストリーム２２ｂ、が示されている。
０００１１１１１を有するデータパッケージストリーム２２ａ、
１１１１１１１０を有するデータパッケージストリーム２２ｂ、が示されている。
【0039】
これらのデータパッケージストリーム２２ａ、２２ｂの両方が、並列－直列変換器３によって直列化されて変換後の直列のデータストリーム２４となり、これが図２の第４番目の図に示されている。
【0040】
データパッケージストリーム２２ａは、データパッケージストリーム２１ａとは異なっている。
データパッケージストリーム２２ｂは、データパッケージストリーム２１ｂとは異なっている。
したがって、変換後の直列のデータストリーム２４は、変換後の直列のデータストリーム２３とは異なっており、それは、第２番目の図から第４番目の図までの点線でわかる。
データパッケージストリーム２２ｂは、データパッケージストリーム２１ｂとは異なっている。
したがって、変換後の直列のデータストリーム２４は、変換後の直列のデータストリーム２３とは異なっており、それは、第２番目の図から第４番目の図までの点線でわかる。
【0041】
そのため、この例においては、直列のデータストリーム２４の立ち上がり縁部は、時間間隔１つ分だけ遅延しており、直列のデータストリーム２４の立ち下り縁部は、時間間隔２つ分だけ遅延している。これらの時間間隔は、システムクロック２９よりもはるかに短い。非常に正確なドライバ信号をこのようにして生成することができる。
【0042】
【0043】
スイッチングシステム１０１は、本明細書に記載されているように、２つのスイッチングユニット１００’、１００’’と、外部のデータ処理デバイス３１と、を含む。外部のデータ処理デバイス３１は、データインタフェース１４’、１４’’を介してデータをやり取りすることができる。
【0044】
システムクロック発生器９’、９’’は、ここでは、外部のクロック発生器３９によって外部からトリガされる。
【0045】
図４においては、制御回路１を有するスイッチングシステム１０１のより詳細な図が示されているが、この制御回路はＦＰＧＡとすることができる。図１の参照番号がすべて、ここでは使用されており、それぞれ同様の意味を有している。プロセッサユニット８は、ここでは、演算ユニット８ａ及び処理ユニット８ｂを有する２つの部分で示されている。この例の制御ユニット１は、数個の追加の並列－直列変換器２ａ、２ｂ、２ｃによって示されている並列－直列変換器２、３のうちの３つ以上を含む。
【0046】
この例の制御ユニット１は、パラメータコントローラ４１をさらに含む。このようなパラメータコントローラ４１を用いると、ＣＰＵからパラメータ値を受け取り、それらを適当な処理関数に割り当てることが可能である。
【0047】
この例の制御ユニット１は、正弦データジェネレータ４２をさらに含む。このようなデータジェネレータ４２を用いると、選択された周波数で基準信号サンプルを生成することが可能である。
【0048】
この例のスイッチングシステム１０１は、正弦データジェネレータ４２に接続されたデジタル－アナログ変換器（ＤＡＣ）４３をさらに含む。このようなＤＡＣ４３を用いると、デジタル信号をアナログ信号に変換することが可能である。生成されたアナログ信号は、特に、アナログ信号の不要なスペクトル高調波をフィルタリングした後に、基準ソースとして使用することができる。
【0049】
この例のスイッチングシステム１０１は、信号の不要な高調波を抑えて正確な正弦信号を形成するために、デジタル－アナログ変換器４３の出力に接続されたフィルタ４４をさらに含む。この正弦信号は、矩形のデジタル信号を生成するコンパレータ４５につながっている。この信号は、制御回路１内のデシリアライザ４７につながっている。
【0050】
この例の制御ユニット１は、別のデバイス４６から来る信号のための第２のデシリアライザ４８をさらに含む。このようなデバイス４６を用いると、アナログ基準信号の代わりにさらなるデバイスに同期を追加することが可能である。
【0051】
本発明は、最大１７ＧＨｚの周波数で動作することが可能な内蔵トランシーバを有するＦＰＧＡを使用して実装することができる。出力パラメータ調節の所望の分解能により、並列－直列変換器は１０ＧＨｚでクロック制御することができ、これにより、１００ピコ秒の分解能が得られる。直列化係数６４の場合、データを処理し、シリアライザに送達する周波数は、約１５６．２５ＭＨｚであってもよく、これはシステムクロック２９の周波数であってもよい。ＦＰＧＡを外部のデータ処理デバイス３１（コンピュータ）に接続して、コンピュータのソフトウェアからパラメータを容易に設定し得るようにしてもよい。ＦＰＧＡ内の処理アルゴリズムは、ＣＰＵからパラメータ設定を得て、次に、各出力の入力基準データを個別に修正する。基準データソースは、ソフトウェアのデータジェネレータと、２つのデシリアライザ４７、４８からの信号との間で選択され、そこでは受信器が外部接合点（他のデバイス用）に接続され、デジタル－アナログ変換器４３と比較される。デジタル－アナログ変換器４３のソースデータは、ＦＰＧＡソフトウェア内にあるものとしてもよい。
【0052】
図５においては、電源システム５０１と、プラズマ処理ユニット５０３と、を含むプラズマシステム５００が示されている。電源システム５０１は、プラズマ処理ユニット５０３に１ｋＷを超える電力、及び、１ＭＨｚを超える周波数を供給するＲＦ出力信号を有する電源システムとすることができる。プラズマ処理ユニット５０３は、半導体製造、又は、ガラスコーティング若しくはディスプレイ製造のようなプロセスにおける原子層の堆積、エッチング又は化学薬品処理に使用することができる。電源システム５０１の出力インピーダンスをプラズマ処理ユニット５０３の入力インピーダンスに整合させるために、電源システム５０１とプラズマ処理ユニット５０３との間に、省略可能なインピーダンス整合ユニット５０２を配置し、接続させることができる。電源システム５０１は、前述のスイッチングユニット１００及び／又はスイッチングシステム１０１を含む。このようなスイッチングユニット１００及び／又はスイッチングシステム１０１は、このようなプラズマシステム５００において非常に有利に使用することができる。
【符号の説明】
【0053】
１、１’、１’’ 制御回路
２、２’、２’’ 並列－直列変換器
２ａ、２ｂ、２ｃ 並列－直列変換器
３、３’、３’’ 並列－直列変換器
４、４’、４’’ 第１の並列入力ポート
５、５’、５’’ 第２の並列入力ポート
６、６’、６’’ 第１の直列出力ポート
７、７’、７’’ 第２の直列出力ポート
８、８’、８’’ プロセッサユニット
８ａ 演算ユニット
８ｂ 処理ユニット
９、９’、９’’ システムクロック発生器
１０、１０’、１０’’ 第１のドライバ
１１、１１’、１１’’ 第２のドライバ
１２、１２’、１２’’ スイッチング素子
１３、１３’、１３’’ スイッチング素子
１４、１４’、１４’’ データインタフェース
１５、１５’、１５’’ 不揮発性メモリ
１７、１７’、１７’’ 接続
２１ 第１のデータパッケージストリーム
２１ａ、２１ｂ データパッケージストリーム
２２ 第２のデータパッケージストリーム
２２ａ、２２ｂ データパッケージストリーム
２３ 直列のデータストリーム
２４ 直列のデータストリーム
２９ システムクロック
３１ 外部のデータ処理デバイス
３９ 外部のクロック発生器
４１ パラメータコントローラ
４２ 正弦データジェネレータ
４３ デジタル－アナログ変換器
４４ フィルタ
４５ コンパレータ
４６ 別のデバイス
４７ デシリアライザ
４８ 第２のデシリアライザ
１００、１００’、１００’’ スイッチングユニット
１０１ スイッチングシステム
５００ プラズマシステム
５０１ 電源システム
５０２ インピーダンス整合ユニット
５０３ プラズマ処理ユニット
２、２’、２’’ 並列－直列変換器
２ａ、２ｂ、２ｃ 並列－直列変換器
３、３’、３’’ 並列－直列変換器
４、４’、４’’ 第１の並列入力ポート
５、５’、５’’ 第２の並列入力ポート
６、６’、６’’ 第１の直列出力ポート
７、７’、７’’ 第２の直列出力ポート
８、８’、８’’ プロセッサユニット
８ａ 演算ユニット
８ｂ 処理ユニット
９、９’、９’’ システムクロック発生器
１０、１０’、１０’’ 第１のドライバ
１１、１１’、１１’’ 第２のドライバ
１２、１２’、１２’’ スイッチング素子
１３、１３’、１３’’ スイッチング素子
１４、１４’、１４’’ データインタフェース
１５、１５’、１５’’ 不揮発性メモリ
１７、１７’、１７’’ 接続
２１ 第１のデータパッケージストリーム
２１ａ、２１ｂ データパッケージストリーム
２２ 第２のデータパッケージストリーム
２２ａ、２２ｂ データパッケージストリーム
２３ 直列のデータストリーム
２４ 直列のデータストリーム
２９ システムクロック
３１ 外部のデータ処理デバイス
３９ 外部のクロック発生器
４１ パラメータコントローラ
４２ 正弦データジェネレータ
４３ デジタル－アナログ変換器
４４ フィルタ
４５ コンパレータ
４６ 別のデバイス
４７ デシリアライザ
４８ 第２のデシリアライザ
１００、１００’、１００’’ スイッチングユニット
１０１ スイッチングシステム
５００ プラズマシステム
５０１ 電源システム
５０２ インピーダンス整合ユニット
５０３ プラズマ処理ユニット
【図1】
【図2】
【図3】
【図4】
【図5】
【手続補正書】
【提出日】2024-06-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
少なくとも２つのドライバ（１０、１１）であって、それぞれが、互いに電気的に接続された電気駆動スイッチング素子（１２、１３）をオンとオフとに切り替えるように構成された前記ドライバのための制御回路（１）において、第１の並列入力ポート（４）と、第１のドライバ（１０）に接続可能な第１の直列出力ポート（６）と、を含む第１の並列－直列変換器（２）と、
第２の並列入力ポート（５）と、第２のドライバ（１１）に接続可能な第２の直列出力ポート（７）と、を含む第２の並列－直列変換器（３）と、
プロセッサユニット（８）であって、
第１のデータパッケージストリーム（２１）を前記第１の並列入力ポート（４）に送信するように構成され、
第２のデータパッケージストリーム（２２）を前記第２の並列入力ポート（５）に送信するように構成されたプロセッサユニット（８）と、
を含み、
前記パッケージストリームの両方が、前記出力ポート（６、７）において直列のデータストリーム（２３、２４）に変換されるように構成され、
前記直列のデータストリーム（２３、２４）が、前記ドライバ（１０、１１）を制御するように構成された制御回路（１）。
【請求項2】
前記制御回路（１）がロジカルプログラマブルユニット、特に、ＦＰＧＡである、請求項１に記載の制御回路。
【請求項3】
コンピュータ可読プログラムであって、前記プロセッサユニット（８）によって実行可能な前記プログラムであるとともに、前記プロセッサユニット（８）に、前記第１のデータパッケージストリームと前記第２のデータパッケージストリーム（２１、２２）とを強制的に発生させるために構成されたコンピュータ可読プログラムを有する不揮発性メモリ（１５）を含む、請求項１に記載の制御回路。
【請求項4】
システムクロック（２９）を発生させるように構成されたシステムクロック発生器（９）を含み、前記出力ポート（６、７）における前記直列のデータストリーム（２３、２４）の周波数は、前記システムクロック（２９）の周波数よりも高くなり得る、請求項１に記載の制御回路。
【請求項5】
前記電気駆動スイッチング素子（１２、１３）の位相、パルス幅、周波数及びデッドタイムなどの時間パラメータを調節するように構成された、請求項１に記載の制御回路。
【請求項6】
内蔵トランシーバを含む、請求項１に記載の制御回路。
【請求項7】
好ましくは前記トランシーバに組み込まれる内蔵シリアライザ－デシリアライザユニットを含む、請求項１に記載の制御回路。
【請求項8】
複数のトランシーバ及び／又は複数のシリアライザ－デシリアライザを含む、請求項１に記載の制御回路。
【請求項9】
前記複数のトランシーバ及び／又は前記複数のシリアライザ－デシリアライザは、同一の前記システムクロック（２９）によってクロック制御される、請求項１に記載の制御回路。
【請求項10】
前記第１のデータパッケージストリーム及び前記第２のデータパッケージストリーム（２１、２２）は、前記電気駆動スイッチング素子（１２、１３）がそれらの出力において同期されているように構成される、請求項１に記載の制御回路。
【請求項11】
前記制御回路（１）は、外部のデータ処理デバイス（３１）からデータを得るように構成されたデータインタフェース（１４）を含む、請求項１に記載の制御回路。
【請求項12】
スイッチングユニット（１００）であって、少なくとも２つの電気駆動スイッチング素子（１２、１３）と、
少なくとも２つのドライバ（１０，１１）であって、それぞれが、互いに電気的に接続された前記電気駆動スイッチング素子（１２、１３）をオンとオフとに切り替えるように構成されたドライバと、
請求項１に記載の制御回路（１）と、
を含む、スイッチングユニット（１００）。
【請求項13】
特に、同一のシステムクロック（２９）によって駆動可能であり又は駆動される、請求項１に記載の、少なくとも２つの、制御回路（１）を含む、請求項１２に記載のスイッチングユニット。
【請求項14】
スイッチングシステム（１０１）であって、請求項１２に記載のスイッチングユニット（１００’、１００’’）と、－外部のデータ処理デバイス（３１）と、
を含むスイッチングシステム（１０１）。
【請求項15】
請求項１４に記載のスイッチングユニット（１００’、１００’’）を含み、外部のクロック発生器（３９）をさらに含むスイッチングシステム（１０１）。
【請求項16】
請求項１４に記載のスイッチングシステム（１０１）、又は、請求項１２に記載のスイッチングユニット（１００）を含む電源システム（５０１）。
【請求項17】
請求項１６に記載の電源システム（５０１）と、プラズマ処理ユニット（５０３）と、を含むプラズマシステム（５００）。
【国際調査報告】