(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】電子システムにおけるメモリの管理
(51)【国際特許分類】
G01R 31/28 20060101AFI20241108BHJP
G01R 31/3181 20060101ALI20241108BHJP
G01R 31/3183 20060101ALI20241108BHJP
G06F 11/263 20060101ALI20241108BHJP
【ＦＩ】
G01R31/28 H
G01R31/3181
G01R31/3183
G06F11/263 650
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024525873
(86)(22)【出願日】2022-11-04
(85)【翻訳文提出日】2024-05-01
(86)【国際出願番号】 US2022048948
(87)【国際公開番号】W WO2023086272
(87)【国際公開日】2023-05-19
(31)【優先権主張番号】17/523,175
(32)【優先日】2021-11-10
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】502391840
【氏名又は名称】テラダイン、 インコーポレイテッド
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100111235
【弁理士】
【氏名又は名称】原 裕子
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】シェーバー、 スコット ディー．
(72)【発明者】
【氏名】リン、 ハワード
【テーマコード（参考）】
2G132
5B048
【Ｆターム（参考）】
2G132AA00
2G132AB01
2G132AC03
2G132AC10
2G132AE18
2G132AF18
2G132AG02
2G132AG11
2G132AL11
5B048CC02
(57)【要約】
例示的なシステムは、第１のメモリと、第１のメモリよりも大きい面密度を有する第２のメモリと、所定の試験データを第２のメモリから第１のメモリに、（ｉ）第１のメモリから他の試験データを読み出すこと、又は（ｉｉ）他の試験データを処理することの少なくとも一方の間に移動させるように構成された論理回路とを含む。論理回路は、試験チャネルに沿った出力前に他の試験データを処理するように構成される。試験チャネルは、試験される被試験デバイス（ＯＵＴ）に通じている。
【特許請求の範囲】
【請求項1】
システムであって第１のメモリと、
前記第１のメモリよりも大きい面密度を有する第２のメモリと、
所定の試験データを前記第２のメモリから前記第１のメモリまで、（ｉ）前記第１のメモリから他の試験データを読み出すこと、又は（ｉｉ）前記他の試験データを処理すること、の少なくとも一方の間に移動させるように構成された論理回路と
を含み、
前記論理回路は、試験チャネルに沿った出力に先立って前記他の試験データを処理するように構成され、前記試験チャネルは、試験される被試験デバイス（ＤＵＴ）に通じている、システム。
【請求項2】
前記第１のメモリは、第１のメモリモジュール及び第２のメモリモジュールを含み、前記所定の試験データを前記第２のメモリから前記第１のメモリまで移動させることは、前記所定の試験データを前記第２のメモリから読み出すことと、前記第２のメモリモジュールから前記他の試験データを読み出している間に前記所定の試験データを前記第１のメモリモジュールに記憶させることとを含む、請求項１のシステム。
【請求項3】
前記第１のメモリは、第１のメモリモジュール及び第２のメモリモジュールを含み、前記所定の試験データを前記第２のメモリから前記第１のメモリまで移動させることは、前記所定の試験データを前記第２のメモリから読み出すことと、前記他の試験データが処理されている間に前記所定の試験データを前記第１のメモリモジュールに記憶させることとを含む、請求項２のシステム。
【請求項4】
前記処理は、前記他の試験データのタイミングを設定することと、前記他の試験データにおいて動作するスクリプトにおいて分岐、ループ又はジャンプ動作の少なくとも１つを実行することを含む、請求項１のシステム。
【請求項5】
試験システムを含み、前記試験システムは、前記試験チャネルに沿ったピンエレクトロニクスをさらに含み、
前記ピンエレクトロニクスは、前記論理回路による処理の後に前記他の試験データを受信し、前記他の試験データに基づく試験データを前記ＤＵＴに出力するように構成される、請求項１のシステム。
【請求項6】
前記第１のメモリは、第１のダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＲＡＭ）及び第２のＤＤＲ ＲＡＭを含む、請求項１のシステム。
【請求項7】
前記第２のメモリは、スタック型フラッシュメモリを含む、請求項６のシステム。
【請求項8】
前記第２のメモリは、ネットワークストレージを含む、請求項６のシステム。
【請求項9】
前記第１のメモリは、予想データを記憶し、前記予想データは、予想されるＤＵＴ試験結果を表し、前記論理回路は、前記ＤＵＴに関連する試験結果データを受信し、前記第１のメモリから前記予想データを読み出し、前記試験結果データを前記予想データと比較して、前記ＤＵＴが試験に合格したか又は不合格となったかを特定し、前記比較に基づく前記ＤＵＴに関する情報をメモリに記憶するように構成される、請求項１のシステム。
【請求項10】
前記情報は、前記第１のメモリ内のログに記憶され、前記動作は、前記ログの少なくとも一部を前記第１のメモリから前記第２のメモリまで移動させることをさらに含む、請求項９のシステム。
【請求項11】
システムであって、第１のメモリと、
前記第１のメモリよりも大きい面密度を有する第２のメモリと、
論理回路と
を含み、
前記論理回路は、
前記第２のメモリから第１のデータを読み出すことと、
前記第１のメモリに前記第１のデータを記憶させることと、
前記第１のメモリから前記第１のデータを読み出すことと、
試験チャネルへの出力に先立って前記第１のデータを処理することであって、前記試験チャネルは、試験される被試験デバイス（ＤＵＴ）に通じている、処理することと、
前記第１のデータが前記第１のメモリから読み出されているか又は処理されている間に
前記第２のメモリから第２のデータを読み出し、
利用可能な第１のメモリに前記第２のデータを記憶させることと
を含む動作を実行するように構成され、
前記第１のデータ及び前記第２のデータは、試験データを含む、システム。
【請求項12】
前記第１のメモリは、第１のメモリモジュール及び第２のメモリモジュールを含み、前記第１のメモリに前記第１のデータを記憶させることは、前記第１のメモリモジュールに前記第１のデータを記憶させることを含み、
前記第１のメモリから前記第１のデータを読み出すことは、前記第１のメモリモジュールから前記第１のデータを読み出すことを含み、
利用可能な第１のメモリに前記第２のデータを記憶させることは、前記第２のメモリモジュールに前記第２のデータを記憶させることを含み、前記第２のメモリモジュールは、前記利用可能な第１のメモリを含む、請求項１１のシステム。
【請求項13】
前記動作は、前記第１のデータのすべて又は一部が前記第１のメモリモジュールから読み出された後に前記第２のメモリモジュールから前記第２のデータを読み出し、前記試験チャネルへの出力に先立って前記第２のデータを処理することを含む、請求項１２のシステム。
【請求項14】
前記動作は、前記第２のデータが前記第２のメモリモジュールから読み出されているか又は処理されている間に前記第２のメモリから第３のデータを読み出し、
前記第３のデータを前記第１のメモリモジュールに記憶させること
を含み、
前記第３のデータは、試験データを含む、請求項１３のシステム。
【請求項15】
前記動作は、前記第２のデータのすべて又は一部が前記第２のメモリモジュールから読み出された後に前記第１のメモリモジュールから前記第３のデータを読み出し、前記試験チャネルへの出力に先立って前記第２第３を処理することを含む、請求項１４のシステム。
【請求項16】
試験システムを含み、前記試験システムは、前記試験チャネル上のピンエレクトロニクスをさらに含み、
前記ピンエレクトロニクスは、前記論理回路による処理後に前記第１のデータを受信し、前記第１のデータに基づく試験データを前記ＤＵＴに出力するように構成される、請求項１１のシステム。
【請求項17】
前記第１のメモリは、第１のダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＲＡＭ）及び第２のＤＤＲ ＲＡＭを含む、請求項１１のシステム。
【請求項18】
前記第２のメモリは、スタック型フラッシュメモリを含む、請求項１７のシステム。
【請求項19】
前記第２のメモリは、ネットワークストレージを含む、請求項１７のシステム。
【請求項20】
前記処理は、前記第１のデータのタイミングを設定することと、前記第１のデータ上で動作するスクリプトにおいて分岐、ループ又はジャンプ動作の少なくとも１つを実行することとを含む、請求項１１のシステム。
【請求項21】
前記第１のメモリは、予想データを記憶し、前記予想データは、予想されるＤＵＴ試験結果を表し、前記動作は、
前記ＤＵＴの試験結果データを受信することと、
前記第１のメモリから前記予想データを読み出すことと、
前記試験結果データを前記予想データと比較して、前記ＤＵＴが試験に合格したか又は不合格となったかを特定することと、
前記比較に基づく前記ＤＵＴに関する情報を前記第１のメモリに記憶させることと
を含む、請求項１１のシステム。
【請求項22】
前記情報は、前記第１のメモリ内のログに記憶され、前記動作は、前記ログの少なくとも一部を前記第１のメモリから前記第２のメモリに移動させることをさらに含む、請求項２１のシステム。
【請求項23】
第１のメモリと、前記第１のメモリよりも大きい面密度を有する第２のメモリとを含むシステムにおいて動作を実行するために１つ又は複数の処理装置によって実行可能な命令を記憶する１つ又は複数の非一時的機械可読媒体であって、前記動作は、
前記第２のメモリから第１のデータを読み出すことと、
前記第１のメモリに前記第１のデータを記憶させることと、
前記第１のメモリから前記第１のデータを読み出すことと、
試験チャネルへの出力に先立って前記第１のデータを処理することであって、前記試験チャネルは、試験される被試験デバイス（ＤＵＴ）に通じている、処理することと、
前記第１のデータが前記第１のメモリから読み出されているか又は処理されている間に
前記第２のメモリから第２のデータを読み出し、
利用可能な第１のメモリに前記第２のデータを記憶させることと
を含み、
前記第１のデータ及び前記第２のデータは、試験データを含む、１つ又は複数の非一時的機械可読媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は、試験システムなどの電子システムにおいてメモリを管理する技術の例を記載する。
【背景技術】
【0002】
試験システムは、被試験デバイス（ＤＵＴ）と呼ばれる電子デバイスの動作を試験するように構成される。試験システムは、デジタル信号を含む信号を試験のためにＤＵＴに送信する試験機器を含み得る。試験機器は、ＤＵＴを試験するための試験信号を出力し、試験信号に基づく応答信号を受信するためのデジタルチャネルカードなどのチャネルカードを含み得る。
【発明の概要】
【課題を解決するための手段】
【0003】
例示的なシステムは、第１のメモリと、第１のメモリよりも大きい面密度を有する第２のメモリと、ある試験データを第２のメモリから第１のメモリに、（ｉ）第１のメモリから他の試験データを読み出すこと、又は（ｉｉ）他の試験データを処理することの少なくとも一方の間に移動させるように構成された論理回路とを含む。論理回路は、試験チャネルに沿った出力前に他の試験データを処理するように構成される。試験チャネルは、試験される被試験デバイス（ＤＵＴ）に通じている。例示的なシステムは、以下の特徴の１つ又は複数を単独で又は組み合わせて含み得る。
【0004】
第１のメモリは、第１のメモリモジュール及び第２のメモリモジュールを含み得る。第２のメモリから第１のメモリに試験データを移動させることは、ある試験データを第２のメモリから読み出し、且つ第２のメモリモジュールから他の試験データを読み出す間、読み出された試験データを第１のメモリモジュールに記憶することを含み得る。第２のメモリから第１のメモリに試験データを移動させることは、ある試験データを第２のメモリから読み出し、且つ他の試験データが処理されている間、読み出された試験データを第１のメモリモジュールに記憶することを含み得る。処理は、他の試験データのタイミングを設定し、且つ他の試験データ上で動作するスクリプトにおいて分岐、ループ又はジャンプ動作の少なくとも１つを実行することを含み得る。
【0005】
本システムは、試験システムであり得るか又は試験システムを含み得る。試験システムは、試験チャネルに沿ったピンエレクトロニクスを含み得る。ピンエレクトロニクスは、論理回路による処理後に他の試験データを受信し、且つ他の試験データに基づく試験データをＤＵＴに出力するように構成され得る。
【0006】
第１のメモリは、第１のダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＲＡＭ）及び第２のＤＤＲ ＲＡＭを含み得る。第２のメモリは、スタック型フラッシュメモリを含み得る。第２のメモリは、ネットワークストレージを含み得る。第１のメモリは、予想データを記憶し得る。予想データは、予想されるＤＵＴ試験結果を表し得る。論理回路は、ＤＵＴに関連する試験結果データを受信し、第１のメモリから予想データを読み出し、試験結果データを予想データと比較して、ＤＵＴが試験に合格したか又は不合格となったかを特定し、且つ比較に基づくＤＵＴに関する情報をメモリに記憶するように構成され得る。この情報は、第１のメモリ内のログに記憶され得る。動作は、ログの少なくとも一部を第１のメモリから第２のメモリに移動させることをさらに含み得る。
【0007】
例示的なシステムは、第１のメモリと、第１のメモリよりも大きい面密度を有する第２のメモリと、第２のメモリから第１のデータを読み出すこと、第１のメモリに第１のデータを記憶すること、第１のメモリから第１のデータを読み出すこと、及び試験チャネルへの出力前に第１のデータを処理することを含む動作を実行するように構成された論理回路とを含む。試験チャネルは、試験される被試験デバイス（ＤＵＴ）につながっている。第１のデータが第１のメモリから読み出されているか又は処理されている間、システムは、第２のメモリから第２のデータを読み出すこと及び利用可能な第１のメモリに第２のデータを記憶することを含む動作を実行するようにも構成される。第１のデータ及び第２のデータは、試験データを含み得る。例示的なシステムは、以下の特徴の１つ又は複数を単独で又は組み合わせて含み得る。
【0008】
第１のメモリは、第１のメモリモジュール及び第２のメモリモジュールを含み得る。第１のメモリに第１のデータを記憶することは、第１のメモリモジュールに第１のデータを記憶することを含み得る。第１のメモリから第１のデータを読み出すことは、第１のメモリモジュールから第１のデータを読み出すことを含み得る。利用可能な第１のメモリに第２のデータを記憶することは、第２のメモリモジュールに第２のデータを記憶することを含み得る。第２のメモリモジュールは、利用可能な第１のメモリを含み得る。
【0009】
動作は、第１のデータのすべて又は一部が第１のメモリモジュールから読み出された後、第２のメモリモジュールから第２のデータを読み出し、且つ試験チャネルへの出力前に第２のデータを処理することを含み得る。動作は、第２のデータが第２のメモリモジュールから読み出されているか又は処理されている間、第２のメモリから第３のデータを読み出し、且つ第３のデータを第１のメモリモジュールに記憶することを含み得る。第３のデータは、試験データであり得るか又は試験データを含み得る。動作は、第２のデータのすべて又は一部が第２のメモリモジュールから読み出された後、第１のメモリモジュールから第３のデータを読み出し、且つ試験チャネルへの出力前に第２第３を処理することを含み得る。
【0010】
本システムは、試験システムであり得るか又は試験システムを含み得る。試験システムは、試験チャネル上のピンエレクトロニクスを含み得る。ピンエレクトロニクスは、論理回路による処理後に第１のデータを受信し、且つ第１のデータに基づく試験データをＤＵＴに出力するように構成され得る。
【0011】
第１のメモリは、第１のダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＲＡＭ）及び第２のＤＤＲ ＲＡＭを含み得る。第２のメモリは、スタック型フラッシュメモリを含み得る。第２のメモリは、ネットワークストレージを含み得る。処理は、第１のデータのタイミングを設定し、且つ第１のデータ上で動作するスクリプトにおいて分岐、ループ又はジャンプ動作の少なくとも１つを実行することを含み得る。
【0012】
第１のメモリは、予想データを記憶し得る。予想データは、予想されるＤＵＴ試験結果を表し得る。動作は、ＤＵＴの試験結果データを受信すること、第１のメモリから予想データを読み出すこと、試験結果データを予想データと比較して、ＤＵＴが試験に合格したか又は不合格となったかを特定すること、及び比較に基づくＤＵＴに関する情報を第１のメモリに記憶することを含み得る。この情報は、第１のメモリ内のログに記憶され得る。動作は、ログの少なくとも一部を第１のメモリから第２のメモリに移動させることを含み得る。
【0013】
１つ又は複数の非一時的機械可読媒体は、第１のメモリと、第１のメモリよりも大きい面密度を有する第２のメモリとを含むシステムにおいて例示的な動作を実行するために１つ又は複数の処理装置によって実行可能な命令を記憶し得る。例示的な動作は、第２のメモリから第１のデータを読み出すこと、第１のメモリに第１のデータを記憶すること、第１のメモリから第１のデータを読み出すこと、及び試験チャネルへの出力前に第１のデータを処理することを含む。試験チャネルは、試験される被試験デバイス（ＤＵＴ）につながっている。第１のデータが第１のメモリから読み出されているか又は処理されている間、第２のメモリから第２のデータを読み出し、且つ利用可能な第１のメモリに第２のデータを記憶する。第１のデータ及び第２のデータは、試験データであり得るか又は試験データを含み得る。
【0014】
この概要セクションを含む本明細書に記載された特徴の任意の２つ以上を組み合わせて、本明細書に具体的に記載されない実装形態を形成し得る。
【0015】
本明細書に記載されたシステム及び技術の少なくとも一部は、１つ又は複数の非一時的機械可読記憶媒体に記憶された命令を１つ又は複数の処理装置で実行することによって構成又は制御され得る。
【0016】
非一時的機械可読記憶媒体の例としては、読み取り専用メモリ、光ディスクドライブ、メモリディスクドライブ及びランダムアクセスメモリが挙げられる。本明細書に記載のシステム及び技術の少なくとも一部は、１つ又は複数の処理装置と、様々な制御動作を実行するために１つ又は複数の処理装置によって実行可能な命令を記憶するメモリとから構成されるコンピューティングシステムを使用して構成又は制御され得る。本明細書に記載されるシステム及び技術は、例えば、設計、構造、構成、配置、プログラミング、動作、活性化、非活性化及び／又は制御を介して構成され得る。
【0017】
１つ又は複数の実装形態の詳細は、添付の図面及び以下の記載に記載される。他の特徴及び利点は、記載及び図面並びに特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【0018】
【図1】デジタル試験機器のための例示的なチャネルカードに含まれる構成要素のブロック図である。
【図2】複数のランダムアクセスメモリ（ＲＡＭ）モジュールを使用する例示的なメモリ管理プロセスを示すフローチャートである。
【図3】デジタル試験機器のための例示的なチャネルカードに含まれる構成要素のブロック図である。
【図4】複数のパーティションを有する単一のＲＡＭモジュールを使用する例示的なメモリ管理プロセスをフローチャートである。
【図5】本明細書に記載するメモリ管理プロセスを実装することができる、例示的な試験システムの構成要素を示すブロック図である。
【発明を実施するための形態】
【0019】
異なる図中の同様の参照数字は、同様の要素を示す。
【0020】
本明細書に記載されるのは、試験システムなどの電子システムにおいてメモリを管理する技術の例示的な実装形態である。例示的な技術は、以下の２つのタイプのストレージを使用する：ダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＲＡＭ）などの第１のタイプのストレージ及びフラッシュメモリ（例えば、不揮発性コンピュータストレージ）などの第２のタイプ又はストレージ。フラッシュメモリは、ＤＤＲ ＲＡＭよりも面密度が高く、同程度の記憶の量に関して安価である。しかしながら、フラッシュメモリは、ＤＤＲ ＲＡＭよりも特に非シリアルリード／ライトイベントに関して待ち時間が長い。そのため、試験システムの試験パターンをＤＤＲ ＲＡＭから実行することが望ましい可能性がある。しかしながら、そのサイズ及びコストのため、試験パターンを実行するために必要なＤＤＲ ＲＡＭの量は、現実的でない場合がある。したがって、本明細書に記載する技術は、試験パターンの試験ベクターなどの試験データをフラッシュメモリに記憶し、試験パターンを実行するために必要なときにその試験データをＤＤＲ ＲＡＭに移動させる。
【0021】
一例では、フラッシュメモリは、ＤＤＲ ＲＡＭよりも深さが深い（例えば、場合により１００倍超）スタック型フラッシュメモリを含む。特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの論理回路は、試験データをフラッシュメモリからＤＤＲ ＲＡＭに移動させるように構成される。これは、論理回路がＤＤＲ ＲＡＭからデータを読み出す間又はＤＤＲ ＲＡＭからデータを処理する間に行われ得る。このように、フラッシュメモリではなく、ＤＤＲ ＲＡＭが、論理回路が試験パターンを実行するストレージであり得る。ＤＤＲ ＲＡＭは、論理回路が試験結果を書き込むストレージでもあり得る。この技術は、ＤＤＲ ＲＡＭの高速動作を巧みに利用する一方、低コストで高密度／大容量のフラッシュメモリをストレージに使用する。
【0022】
図１は、デジタルチャネルカードなどの例示的なチャネルカード１０の構成要素のブロック図であり、これに本明細書に記載する例示的なメモリ管理技法を実装することができる。この例では、フラッシュメモリ１２は、単一のメモリモジュール（例えば、デバイス）を含むが、フラッシュメモリ１２は、複数のメモリモジュールを使用して実装され得る。この例では、ＤＤＲ ＲＡＭ１４は、２つのメモリモジュール１４ａ及び１４ｂ（例えば、２つのメモリデバイス）を含むが、ＤＤＲ ＲＡＭ１４は、図３及び４に関して記載したように、単一のメモリモジュールを使用して実装され得るか、又は３つ以上のメモリモジュールを使用して実装され得る。論理回路１５は、論理回路上のそれぞれのメモリポートを介して、フラッシュメモリ１２とＤＤＲ ＲＡＭモジュール１４ａ及び１４ｂとの両方に電気的に接続され、このポートを介してデータの読み書きが可能である。
【0023】
論理回路１５は、ＤＤＲ ＲＡＭ１４から試験ベクターなどの試験データを読み出し、試験データを処理して試験パターンを生成し、ＤＵＴを試験するように構成される。例えば、論理回路１５は、試験データのタイミングを調整し、試験データをシーケンスするように構成され得る（例えば、プログラムされ得る）。論理回路１５は、出力前に試験データを処理するために１つ又は複数のスクリプト（例えば、機械実行可能なコード）を実行するようにも構成され得る。スクリプトの例としては、ＤＵＴに出力するための試験データの内容を変更するための、ＤＵＴに出力するための試験データの形式を変更するか、又はＤＵＴに出力するための試験データの内容及び形式の両方を変更するための分岐、ループ又はジャンプ操作の１つ又は複数を含み得る。
【0024】
論理回路１５は、ピンエレクトロニクス（ＰＥ）１７などの試験エレクトロニクスにも電気的に接続される。他の動作の中でもとりわけ、ＰＥ１７は、論理回路から受信した試験パターンの電圧レベルを設定し、試験パターンを試験チャネル２０経由でＤＵＴ２１に出力し、ＤＵＴから応答データを受信する。応答データには、例えば、試験データに応答してＤＵＴによって出力されたデータが含まれる。応答データは、ＤＵＴが試験に合格したか又は不合格となったかを判定するために分析され得る。
【0025】
ＤＤＲ ＲＡＭ１４には、「予想データ」も記憶される。予想データには、ＤＵＴが正常に動作しているとき、試験データに応答してＤＵＴによって生成されると予想されるデータが含まれる。論理回路１５は、ＤＤＲ ＲＡＭ１４から予想データを読み出し、予想データと応答データとを比較して、ＤＵＴが試験に合格したか又は不合格となったかを判定するように構成される。論理回路１５は、この比較に基づいて、ＤＵＴが試験に合格したか又は不合格となったかを特定する。試験に不合格となったＤＵＴのＩＤは、ＤＤＲ ＲＡＭ１４に記憶される。一部の実装形態では、試験に不合格となったＤＵＴのＩＤのみが記憶されるが、一部の実装形態では、試験に合格したＤＵＴのＩＤもＤＤＲ ＲＡＭ１４に記憶される。
【0026】
この例では、論理回路１５は、交互にＤＤＲ ＲＡＭモジュール１４ａ及び１４ｂから試験データを読み出し、試験データをＤＤＲ ＲＡＭモジュール１４ａ及び１４ｂに記憶する。すなわち、試験データは、一方のＤＤＲ ＲＡＭモジュールから読み出され、他の試験データは、別のＤＤＲ ＲＡＭモジュールに記憶される。例えば、論理回路１５は、ＤＤＲ ＲＡＭモジュール１４ｂから試験データを読み出し、ＤＵＴに出力するために処理を行い得る。同時に又は試験データを読み出した後、論理回路１５は、フラッシュメモリ１２から他の試験データを読み出し、他の試験データをＤＤＲ ＲＡＭモジュール１４ａに記憶し得る。すべての試験データがＤＤＲＭ ＲＡＭモジュール１４ｂから読み出された後、論理回路１５は、ＤＤＲ ＲＡＭモジュール１４ａから試験データを読み出し、ＤＵＴに出力するための処理を行い得る。同時に又はＤＤＲ ＲＡＭモジュール１４ａから試験データを読み出した後、論理回路１５は、フラッシュメモリ１２からさらに他の試験データを読み出し、他の試験データをＤＤＲ ＲＡＭモジュール１４ｂに移動させ得、すなわち他の試験データをＤＤＲ ＲＡＭモジュール１４ｂに記憶し得る。すべての試験データがＤＤＲＭ ＲＡＭモジュール１４ａから読み出された後、論理回路１５は、ＤＤＲ ＲＡＭモジュール１４ｂから試験データを読み出し、ＤＵＴに出力するための処理を行い得る。これらの動作は、実質的にＤＤＲ ＲＡＭ１４が使用可能なスペースを使い果たさないように交互に繰り返すことができる。その結果、論理回路１５は、ＤＤＲ ＲＡＭを使用して達成可能なより速い速度を利用し続けることができる一方、システムは、大量の試験データの記憶のために、より低コストで低サイズのフラッシュメモリを利用する。一例において、フラッシュメモリは、１テラバイト（ＴＢ）以上のオーダーであり得、個々のＤＤＲ ＲＡＭモジュールは、１６ギガバイト以下のオーダーであり得る。
【0027】
図２を参照すると、例示的なプロセス２５によれば、論理回路１５は、第１のＤＤＲ ＲＡＭモジュール１４ｂから試験データを読み出し（２５ａ）、その試験データをＰＥ１７に出力するために上述のように処理する。同時に又は読み出し（２５ａ）に続いて、論理回路１５は、フラッシュメモリ１２から試験データを読み出し（２５ｂ）、その試験データを第２のＤＤＲ ＲＡＭモジュール１４ａに記憶する（２５ｃ）。ＤＤＲ ＲＡＭモジュール１４ｂの試験データが枯渇したとき又は予め定義された若しくは適切な他の時間において、論理回路１５は、ＤＤＲ ＲＡＭモジュール１４ａから試験データを読み出し（２５ｄ）、その試験データをＰＥ１７に出力するために上述のように処理する。同時に又は読み出し（２５ｄ）に続いて、論理回路１５は、フラッシュメモリ１２から試験データを読み出し（２５ｅ）、その試験データをＤＤＲ ＲＡＭモジュール１４ａに記憶する（２５ｆ）。その後、プロセスが繰り返される。論理回路１５によって以前に読み出された以前の試験データは、上書きされ得るか、又は新たに読み出された試験データは、記憶のための領域が利用可能であれば、各ＤＤＲ ＲＡＭモジュールの異なる領域に記憶され得る。論理回路が第１及び第２のＤＤＲ ＲＡＭモジュールに交互に記憶する試験データは、試験データがこれらのＤＤＲ ＲＡＭモジュールから読み出されるとき、試験に適切な順序になるように連続的であり得る。例えば、試験ベクターの第１のセットをＤＤＲ ＲＡＭ１４ｂ（又は代替的に１４ａ）に記憶し、第１のセットに連続的に続く試験ベクターの第２のセットをＤＤＲ ＲＡＭ１４ａ（又は代替的に１４ｂ）に記憶するなどして、試験ベクターが異なるメモリモジュールから読み出されたとき、それらが適切な順序になるようにすることができる。
【0028】
前述のプロセスを繰り返すことで、例えばメモリデバイスに実際に存在する１００倍以上の仮想メモリ深さを提供することができる。余分なＤＤＲ ＲＡＭモジュールは、論理回路にベクターを供給している間にバックグラウンドでの再ロードを可能にするために、より多くのＤＤＲ ＲＡＭバンド幅及び深さを可能にするために使用され得る。余分なＤＤＲ ＲＡＭスペースの一部は、フラッシュメモリからのフェッチに関連する余分な待ち時間を隠すために、バッファスペースとして割り当てられ得る。論理回路内のベクター定義テーブルは、それらが異なるルールを有し得るため、フラッシュメモリから供給されるメモリモジュールを定義するために、拡張されたメモリアドレス及び深さで更新され得る。いくつかの例では、これにより、論理回路は、ＤＤＲ ＲＡＭ及びフラッシュメモリのすべてを柔軟且つシームレスに使用することが可能になる。このメモリ管理技術は、必要に応じて、パターンコンパイラソフトウェアのアルゴリズムを使用してユーザから隠すことができる。
【0029】
前述のようにＤＵＴの試験後、論理回路１５は、試験に不合格であったＤＵＴのＩＤをＤＤＲ ＲＡＭ１４のログに記憶する。このデータは、ＤＤＲ ＲＡＭメモリモジュール１４ａ又は１４ｂのいずれかにある１つ又は複数のログに記憶することができる。ある時点において － 例えば、ログがＤＤＲ ＲＡＭ１４のサイズを考えると大きくなりすぎるか、又は所定のサイズに達するか若しくはそれを超える場合 －、論理回路は、ログのすべて又は一部をＤＤＲ ＲＡＭ１４からフラッシュメモリ１２に移動させて記憶することができる。
【0030】
図３を参照すると、別の例示的なチャネルカード３０において、論理回路１５は、図１に示した２つではなく、単一のＤＤＲ ＲＡＭメモリモジュール２７を使用して、前述のメモリ管理技術の例を実装している。この例では、図３に示す他の構成要素の構造と機能は、図１に関して記載した通りである。この例では、単一のＤＤＲ ＲＡＭモジュール２７は、有効な別個のメモリモジュールとして機能する２つ（以上）のパーティション２７ａ及び２７ｂを含み得る。したがって、論理回路１５は、交互にＤＤＲ ＲＡＭパーティション２７ａ及び２７ｂから試験データを読み出し、試験データをＤＤＲ ＲＡＭパーティション２７ａ及び２７ｂに記憶する。すなわち、試験データが１つのＤＤＲ ＲＡＭパーティションから読み出される間、他の試験データは、別のＤＤＲ ＲＡＭパーティションに記憶される。例えば、論理回路１５は、ＤＤＲ ＲＡＭパーティション２７ｂから試験データを読み出し、ＤＵＴに出力するために処理を行い得る。同時に又は試験データを読み出した後、論理回路１５は、フラッシュメモリ１２からＤＤＲ ＲＡＭパーティション２７ａに他の試験データを移動し得る。すべての試験データがＤＤＲＭ ＲＡＭパーティション２７ｂから読み出された後、論理回路１５は、次に、ＤＤＲ ＲＡＭパーティション２７ａから試験データを読み出してＤＵＴに出力するために処理を行い得る。同時に又はＤＤＲ ＲＡＭパーティション２７ａから試験データを読み出した後、論理回路１５は、他の試験データをフラッシュメモリ１２からＤＤＲ ＲＡＭパーティション２７ｂにさらに移動させ得る。すべての試験データがＤＤＲＭ ＲＡＭパーティション２７ｂから読み出された後、論理回路１５は、ＤＤＲ ＲＡＭパーティション２７ａから試験データを読み出してＤＵＴに出力するために処理を行い得る。この処理は、実質的にＤＤＲ ＲＡＭ２７が使用可能なスペースを使い果たさないように繰り返すことができる。上記のように、論理回路１５は、ＤＤＲ ＲＡＭを使用して達成可能なより速い速度の利点を利用することができる一方、システムは、大量の試験データの記憶のために、より低コストで低サイズのフラッシュメモリを利用する。この例では、フラッシュメモリは、１テラバイト（ＴＢ）以上のオーダーであり得、ＤＤＲ ＲＡＭモジュール２７は、１６ギガバイト以下又は３２ギガバイト以下のオーダーであり得る。
【0031】
図４を参照すると、例示的なプロセス３５によれば、論理回路１５は、第１のＤＤＲ ＲＡＭパーティション２７ｂから試験データを読み出し（３５ａ）、その試験データをＰＥ１７に出力するために上述のように処理する。同時に又は読み出し（３５ａ）に続いて、論理回路１５は、フラッシュメモリ１２から試験データを読み出し（３５ｂ）、その試験データを第２のＤＤＲ ＲＡＭパーティション２７ａに記憶（３５ｃ）する。これらの動作は、交互に繰り返され得る。例えば、ＤＤＲ ＲＡＭパーティション２７ｂの試験データが枯渇したとき又は他の適切な若しくは予め定義された時間において、論理回路１５は、ＤＤＲ ＲＡＭパーティション２７ａから試験データを読み出し（３５ｄ）、その試験データをＰＥ１７に出力するために上述のように処理する。同時に又は読み出し（３５ｄ）に続いて、論理回路１５は、フラッシュメモリ１２から試験データを読み出し（３５ｅ）、その試験データをＤＤＲ ＲＡＭパーティション２７ｂに記憶する（３５ｆ）。その後、示されるように動作が繰り返される。先に読み出された先行する試験データは、上書きされ得るか、又は新たに読み出された試験データは、領域が記憶に利用可能であれば、パーティションの異なる領域に記憶され得る。論理回路が第１及び第２のＤＤＲ ＲＡＭパーティションに交互に記憶する試験データは、試験データがＤＤＲ ＲＡＭパーティション２７ａ及び２７ｂから読み出されるとき、試験に適切な順序になるように連続的であり得る。例えば、試験ベクターの第１のセットがＤＤＲ ＲＡＭパーティション２７ｂ（又は代替的に２７ａ）に記憶され、第１のセットに続く試験ベクターの第２のセットがＤＤＲ ＲＡＭパーティション２７ａ（又は代替的に２７ｂ）に記憶されるなどして、試験ベクターが異なるメモリパーティションから交互に読み出されるとき、試験ベクターが適切な順序になるようにすることができる。
【0032】
前述のように、ＤＵＴの試験後、論理回路１５は、試験に不合格であったＤＵＴのＩＤをＤＤＲ ＲＡＭ２７の領域にあるログに記憶する。その領域は、試験データが記憶されるパーティションとは別個のものであり得る。ある時点で、例えば、ログがＤＤＲ ＲＡＭ２７のサイズを考えると大きくなりすぎた場合、論理回路は、ログのすべて又は一部をＤＤＲ ＲＡＭ２７からフラッシュメモリ１２に移動させ得る。
【0033】
本明細書に記載する例示的な実装形態は、ＤＤＲ ＲＡＭ及びフラッシュメモリを使用する。しかしながら、これらのタイプのメモリの代わりに又はこれらのタイプのメモリに加えて、他の適切なタイプのメモリを使用し得る。例えば、フラッシュメモリの代わりにネットワークストレージを使用し得る。この点に関して、チャネルカードは、イーサネットを介して又は無線で、ネットワークストレージを含むコンピュータネットワークに接続することができる。ネットワークストレージは、本明細書に記載する試験データをフラッシュメモリに記憶されるように記憶し得る。論理回路は、フラッシュメモリについて上述したように、ネットワークストレージに対してデータの読み書きを行うことができる。
【0034】
いくつかの実装形態では、図１の実装形態のように複数のメモリモジュールがチャネルカードに含まれ得、それらのメモリモジュールのそれぞれは、図３の実装形態のようにパーティショニングされ得る。個々のメモリモジュール内のパーティションは、図４のプロセス３５に従って管理され得る。異なるメモリモジュール内のパーティションは、図２のプロセス２５に従って管理され得る。
【0035】
図５は、図１及び３に示されるものなどのチャネルカードを含む例示的な自動試験装置（ＡＴＥ）１０２の構成要素を示す。チャネルカードは、後述するように、ＡＴＥ内に存在し得るデジタル試験機器の一部であり得る。
【0036】
ＡＴＥ１０２は、試験ヘッド１１２及び制御システム１１３を含む。制御システムは、本明細書に記載するように、１つ又は複数のマイクロプロセッサ又は他の適切な処理装置で構成されるコンピューティングシステムを含み得る。ＤＩＢ１１５は、試験ヘッド１１２に接続され、ＡＴＥによって試験されているか又は試験されるＤＵＴ１１１などの１つ又は複数のＤＵＴへの機械的及び電気的インターフェースを含むプリント回路基板（ＰＣＢ）を含む。電圧を含む電力は、ＤＩＢの１つ又は複数の層を介して、ＤＩＢに接続されたＤＵＴに流され得る。ＤＩＢ１１５は、１つ又は複数のグランド層及びＤＵＴに信号を伝送するための接続ビアを有する１つ又は信号層も含み得る。
【0037】
図５の例では、ＤＩＢ１１５は、試験ヘッド１１２に電気的及び機械的に接続される。ＤＩＢには、ピン、導電性トレース又はＤＵＴが接続され得る電気的及び機械的な他の接続点が含まれるサイト１１９を含む。デジタル信号などの試験信号及び応答信号並びに他の種類の信号は、ＤＵＴと試験機器との間でサイトにわたって試験チャネルを介して通過する。ＤＩＢ１１５は、とりわけ、コネクタ、導電性トレース、導電層及び試験機器、サイト１１９に接続されたＤＵＴ及び他の回路構成間で信号をルーティングするための回路構成も含み得る。
【0038】
制御システム１１３は、試験を制御するために試験ヘッドに含まれる構成要素と通信する。例えば、制御システム１１３は、試験ヘッド内の試験機器１１６Ａ～１１６Ｎに試験プログラムセットをダウンロードし得る。試験機器は、１つ又は複数の処理装置及び他の回路構成を含み得るハードウェア装置を含む。試験機器１１６Ａ～１１６Ｎは、試験機器と通信してＤＵＴを試験するために試験プログラムセットを実行し得る。制御システム１１３は、試験ヘッド内の試験機器に対して、ＤＩＢにインターフェース接続されたＤＵＴに対して適切な試験を実行するために試験機器によって使用可能な命令、試験データ及び／又は他の情報も送信し得る。いくつかの実装形態では、この情報は、コンピュータ若しくは他のタイプのネットワークを介して又は直接的な電気経路を介して送信され得る。いくつかの実装形態では、この情報は、ローカルエリアネットワーク（ＬＡＮ）又はワイドエリアネットワーク（ＷＡＮ）を介して送信され得る。
【0039】
一例において、試験プログラムは、ＤＵＴに提供する試験パターン（又はフロー）を生成する。試験パターンは、例えば、ＤＵＴからの応答を引き出すための試験信号を出力するように書き込まれる。前述のように、試験信号及びＤＵＴからの応答は、デジタル信号を含み得る。
【0040】
図５の例では、ＡＴＥ１０２は、複数の試験機器１１６Ａ～１１６Ｎを含み、それらのそれぞれは、適宜、試験及び／又は他の機能の１つ又は複数を実行するように構成され得る。４つの試験機器のみが描かれているが、システムは、試験ヘッド１１２の外部に存在するものを含め、任意の適切な数の試験機器を含み得る。いくつかの実装形態では、試験機器は、例えば、制御システムによって提供されるデータに基づいてＤＵＴを試験するためにデジタル信号を出力し、ＤＵＴから応答信号を受信するように構成され得る。この点に関して、試験機器１１６Ａは、図１又は３に関して記載したタイプのデジタルチャネルカードを含むデジタル試験機器であり得る。異なる試験機器は、異なるタイプの試験を実行するように構成され得、且つ／又は異なるＤＵＴを試験するように構成され得る。いくつかの実装形態では、ＤＵＴ、ＤＩＢ及び試験機器のインターフェース間において、試験信号及び応答信号が送信される同軸線などの電気導体が存在し得る。
【0041】
デジタル信号を含む信号は、複数の試験チャネル又は他の導電性媒体を介してＤＵＴとの間で送受信され得る。いくつかの例では、試験チャネルは、試験機器からＤＵＴに信号が送信され、ＤＵＴから信号が受信される１つ又は複数の物理的な伝送媒体を含み得る。物理的な伝送媒体には、単独又は光導体と組み合わせた電気導体、無線伝送媒体又は光導体及び無線伝送媒体の両方が含まれるが、これらに限定されない。いくつかの例では、試験チャネルは、１つ又は複数の物理的伝送媒体を介して信号が伝送される周波数範囲を含み得る。試験チャネルは、ＤＩＢ上の導電性トレースを含み得、且つ／又はそれに電気的に接続し得る。試験チャネルは、信号を受信しデジタル化するための試験機器上のハードウェアも含み得る。
【0042】
いくつかの例では、ＡＴＥ１０２は、試験機器の試験チャネル１２１をＤＩＢ１１５に接続する接続インターフェース１１８を含む。接続インターフェース１１８は、試験機器とＤＩＢ１１５との間で信号をルーティングするためのコネクタ１２０又は他の装置を含み得る。例えば、接続インターフェースは、そのようなコネクタが取り付けられた１つ又は複数の回路基板又は他の基板を含み得る。試験チャネルに含まれる導体は、接続インターフェース及びＤＩＢを通してルーティングされ得る。
【0043】
本明細書に記載する実装形態は、試験に関連するものであるが、本明細書に記載するメモリ管理技術は、試験に関連する以外で使用することもできる。例えば、本明細書に記載するメモリ管理技術は、データをメモリに記憶し、データを処理のために出力するコンピューティングシステムなどの任意の適切な電子システムで使用することができる。
【0044】
本明細書に記載された試験システム及びプロセスのすべて又は一部並びにそれらの様々な修正形態は、１つ又は複数の非一時的機械可読記憶媒体などの１つ又は複数の情報キャリアにおいて明確に具現化された１つ又は複数のコンピュータプログラムを使用して、制御システム１１３などの１つ又は複数のコンピュータによって少なくとも部分的に構成又は制御され得る。コンピュータプログラムは、コンパイル言語又はインタプリタ言語を含む任意の形式のプログラミング言語で記述することができ、スタンドアロンプログラムとして又はモジュール、部品、サブルーチン若しくはコンピューティング環境での使用に適した他のユニットとしてなど、任意の形式で配備することができる。コンピュータプログラムは、１つのコンピュータで実行されるか、又は１つのサイトにおいて複数のコンピュータで実行されるか、又は複数のサイトに分散されてネットワークで相互接続されるように配備することができる。
【0045】
本明細書に記載される試験システム及びプロセスの構成又は制御に関連する動作は、本明細書に記載される動作のすべて又は一部を制御又は実行するための１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラマブルプロセッサによって実行することができる。試験システム及びプロセスのすべて又は一部は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／若しくはＡＳＩＣ（特定用途向け集積回路）又は機器ハードウェアにローカライズされた組み込みマイクロプロセッサなどの特殊用途の論理回路構成によって構成又は制御することができる。
【0046】
コンピュータプログラムの実行に適したプロセッサには、一例として、汎用マイクロプロセッサと特殊用途マイクロプロセッサとの両方及びあらゆる種類のデジタルコンピュータの任意の１つ又は複数のプロセッサが含まれる。一般に、プロセッサは、読み取り専用記憶領域若しくはランダムアクセス記憶領域又はその両方から命令及びデータを受け取る。コンピュータの要素には、命令を実行するための１つ又は複数のプロセッサと、命令及びデータを記憶するための１つ又は複数の記憶領域デバイスとが含まれる。一般に、コンピュータは、磁気ディスク、光磁気ディスク又は光ディスクなどのデータを記憶するための大容量記憶装置など、１つ又は複数の機械読み取り可能な記憶媒体を含むか、或いはそれからデータを受信するか若しくはそれにデータを転送するか又はその両方を行うように動作可能に結合される。コンピュータプログラム命令及びデータを具現化するのに適した非一時的機械可読記憶媒体には、例として、ＥＰＲＯＭ（消去可能プログラマブル読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラマブル読み出し専用メモリ）及びフラッシュ記憶領域デバイスなどの半導体記憶領域デバイス；内蔵ハードディスク又はリムーバブルディスクなどの磁気ディスク；光磁気ディスク；及びＣＤ－ＲＯＭ（コンパクトディスク読み出し専用メモリ）及びＤＶＤ－ＲＯＭ（デジタル多用途ディスク読み出し専用メモリ）を含む、あらゆる形態の不揮発性記憶領域が含まれる。
【0047】
記載した異なる実装形態の要素を組み合わせて、先に具体的に規定しなかった他の実装形態を形成し得る。要素は、その動作又はシステム全般の動作に悪影響を及ぼすことなく、先に記載したシステムから除外され得る。さらに、本明細書に記載される機能を実行するために、様々な別個の要素が１つ又は複数の個別の要素に組み合わされ得る。
【0048】
本明細書に具体的に記載されない他の実装形態も以下の特許請求の範囲に含まれる。
【図1】
【図2】
【図3】
【図4】
【図5】
【国際調査報告】