特表 2024-542399 半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-15

(54)【発明の名称】半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子

(51)【国際特許分類】

   G09F 9/30 20060101AFI20241108BHJP

   G09F 9/33 20060101ALI20241108BHJP

   G09F 9/00 20060101ALI20241108BHJP

   H01L 33/00 20100101ALI20241108BHJP

   H01L 33/62 20100101ALI20241108BHJP

   H01L 33/54 20100101ALI20241108BHJP

   H01L 33/58 20100101ALI20241108BHJP

【ＦＩ】

G09F9/30 338

G09F9/33

G09F9/00 338

H01L33/00 L

H01L33/62

H01L33/54

H01L33/58

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024526806

(86)(22)【出願日】2022-10-28

(85)【翻訳文提出日】2024-04-30

(86)【国際出願番号】 CN2022128283

(87)【国際公開番号】W WO2023207004

(87)【国際公開日】2023-11-02

(31)【優先権主張番号】202210475669.0

(32)【優先日】2022-04-29

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202210475676.0

(32)【優先日】2022-04-29

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】524165171

【氏名又は名称】諾視科技（蘇州）有限公司

(74)【代理人】

【識別番号】100230086

【弁理士】

【氏名又は名称】譚 粟元

(72)【発明者】

【氏名】王 亜洲

【テーマコード（参考）】

5C094

5F142

5G435

【Ｆターム（参考）】

5C094AA10

5C094BA03

5C094BA23

5C094DA13

5C094DB01

5C094EA05

5C094EA07

5C094FA02

5C094FB12

5C094FB14

5C094FB15

5F142AA56

5F142BA32

5F142CA11

5F142CA13

5F142CB07

5F142CB14

5F142CB23

5F142CD02

5F142CD44

5F142CG03

5F142CG06

5F142DB12

5F142FA30

5F142FA34

5F142GA02

5G435AA03

5G435BB04

5G435EE12

5G435HH12

5G435HH13

5G435HH14

5G435KK05

(57)【要約】

本願には、半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子が開示されている。画素ユニットは、対象駆動回路、表示ユニット及び共通カソードを含む。背板には、駆動回路が設けられ、駆動回路には、少なくとも一つのアノードが設けられる。表示ユニットは、背板に設けられ、下から上へ順次垂直に積層される第１素子層及び第２素子層を含む。第１素子層及び第２素子層は、それぞれ背板の対応するアノードに接続される。共通カソードは、表示ユニットの各素子層にそれぞれ接続される。共通カソードは、外部カソードに接続される。本願に係る画素ユニットは、背板に少なくとも二つの素子層を順次垂直に積層することによりマルチカラー表示が実現され、フルカラーを実現するために水平に積層される画素構造と比較して、本願の画素ユニットが占める水平方向のスペースが小さく、画素密度損失が小さく、表示ユニットにおいて垂直に積層される各層には、発光領域の面積の割合を増やすために共通カソードが採用される。
【選択図】図４

【特許請求の範囲】

【請求項1】

背板と、
前記背板に設けられる表示ユニットであって、順次垂直に積層される第１素子層及び第２素子層を含み、前記第２素子層は、前記背板から離間した前記第１素子層の一方側の表面に設けられ、前記第１素子層及び前記第２素子層は、それぞれ前記背板に接続される表示ユニットと、
前記表示ユニットの各素子層にそれぞれ接続される共通カソードと、を含む、
ことを特徴とする半導体素子用画素ユニット。

【請求項2】

前記共通カソードは、共通カソード本体と、それぞれ前記共通カソード本体に接続される第１接続部及び第２接続部とを含み、
前記第１接続部は、前記第１素子層に接続され、
前記第２接続部は、前記第２素子層に接続される、
ことを特徴とする請求項１に記載の画素ユニット。

【請求項3】

前記背板には、少なくとも二つのアノードを含む駆動回路が設けられ、
いずれか一つの前記アノードは、対応する素子層に接続され、
少なくとも二つの前記アノードは、いずれも前記背板における前記表示ユニットの投影範囲に位置し、
前記共通カソードは、外部カソードに接続される、
ことを特徴とする請求項２に記載の画素ユニット。

【請求項4】

前記第１素子層は、順次設けられる第１接合層、第１化合物発光層及び絶縁被覆層を含み、
前記第１化合物発光層は、前記背板から離間した前記第１接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する、
ことを特徴とする請求項２に記載の画素ユニット。

【請求項5】

前記第１接合層は、導電材料からなり、
前記背板と前記第１接合層との間には、第１絶縁層が設けられ、
前記第１絶縁層には、少なくとも一つの第１貫通孔が形成され、
前記第１接合層は、前記第１貫通孔を通過して対応する第１アノードに接続される、
ことを特徴とする請求項４に記載の画素ユニット。

【請求項6】

前記共通カソードは、前記表示ユニットの内部に設けられ、又は、
前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームであり、前記第１接続部及び前記第２接続部は、前記表示ユニットの内部に設けられる、
ことを特徴とする請求項５に記載の画素ユニット。

【請求項7】

前記第１接合層は、絶縁材料からなり、
前記第１素子層は、前記第１接合層と前記第１化合物発光層との間に設けられる第１Ｐ型オーミックコンタクト層をさらに含み、
前記第１Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの前記共通カソードに接触しない第１Ｐ型オーミックコンタクト層延在部を含み、
前記第１素子層は、一端が対応する第１アノードに接続され、自由端が前記第１接合層を通過して前記第１Ｐ型オーミックコンタクト層延在部に接続される第１電気接続構造をさらに含む、
ことを特徴とする請求項４に記載の画素ユニット。

【請求項8】

前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームである、
ことを特徴とする請求項７に記載の画素ユニット。

【請求項9】

前記第１接続部は、前記第１化合物発光層に接続される、
ことを特徴とする請求項５に記載の画素ユニット。

【請求項10】

前記第１素子層は、前記第１接合層から離間した前記第１化合物発光層の一方側の表面に設けられる第１カソードオーミックコンタクト層をさらに含み、
前記第１接続部は、前記第１カソードオーミックコンタクト層に接続される、
ことを特徴とする請求項５に記載の画素ユニット。

【請求項11】

前記第２素子層は、前記第２接合層、前記第２化合物発光層及び絶縁被覆層を含み、
前記第２化合物発光層は、前記第１素子層から離間した前記第２接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する、
ことを特徴とする請求項４～１０のいずれか１項に記載の画素ユニット。

【請求項12】

前記第２接合層は、透明導電材料又は透明半導体材料からなり、
前記第２素子層は、一端が前記背板の第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第２電気接続構造をさらに含む、
ことを特徴とする請求項１１に記載の画素ユニット。

【請求項13】

前記第２電気接続構造は、一端が対応する第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第１金属柱を含み、又は、
前記第２電気接続構造は、前記第１絶縁層を通過して対応する第２アノードに接続される第１接続層及び前記第１接続層に接続されるとともに前記第２接合層に接続される第１金属柱を含む、
ことを特徴とする請求項１２に記載の画素ユニット。

【請求項14】

前記第２接合層は、透明絶縁材料からなり、
前記第２素子層は、前記第２接合層と前記第２化合物発光層との間に設けられる第２Ｐ型オーミックコンタクト層を含み、
前記第２Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの前記共通カソードに接触しない第２Ｐ型オーミックコンタクト層延在部を含み、
前記第２素子層は、一端が対応する第３アノードに接続され、自由端が前記第１素子層を通過して前記第２Ｐ型オーミックコンタクト層延在部に接続される第３電気接続構造をさらに含む、
ことを特徴とする請求項１１に記載の画素ユニット。

【請求項15】

前記第１化合物発光層と前記第２化合物発光層とに用いられる化合物発光材料は、同じであり、
前記第１素子層と前記第２素子層とは、直列又は並列に設けられるように同一アノードに接続される、
ことを特徴とする請求項１１に記載の画素ユニット。

【請求項16】

前記表示ユニットは、前記第１素子層から離間した前記第２素子層の一方側に積層して設けられる第３素子層をさらに含み、
前記第３素子層は、前記背板の第３アノードに接続され、
前記共通カソードは、前記共通カソード本体に接続される第３接続部をさらに含み、
前記第３接続部は、前記第３素子層に接続される、
ことを特徴とする請求項２～１５のいずれか１項に記載の画素ユニット。

【請求項17】

前記共通カソードの厚さは、前記背板に近接する一端から他端に向かって減少する、
ことを特徴とする請求項１６に記載の画素ユニット。

【請求項18】

前記背板から離間した前記表示ユニットの一方側に積層される光学強化構造をさらに含む、
ことを特徴とする請求項１６に記載の画素ユニット。

【請求項19】

前記背板には、Ｎ個のアノードパッド及び一つのカソードパッドが設けられ、
前記アノードパッドの一部及び前記カソードパッドの一部は、それぞれ前記背板内に設けられ、Ｎ≧１であり、
いずれか一つの前記アノードパッドは、対応する素子層に接続され、
前記カソードパッドは、前記共通カソードを介して各素子層にそれぞれ接続される、
ことを特徴とする請求項１に記載の画素ユニット。

【請求項20】

前記表示ユニットは、前記背板と分離して設けられ、かつ、少なくとも二つの前記パッドは、前記背板と分離して設けられ、
前記素子本体及び前記背板の一部を被覆する自己支持構造をさらに含む、
ことを特徴とする請求項１９に記載の画素ユニット。

【請求項21】

前記自己支持構造は、順次接続される被覆部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、又は、
前記自己支持構造は、順次接続される被覆部、第２接続部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、前記第２接続部は、前記背板と分離して設けられる、
ことを特徴とする請求項２０に記載の画素ユニット。

【請求項22】

少なくとも一つのアノードが設けられている駆動回路が設けられている背板を準備するステップと、
あらかじめ準備された第１化合物半導体を前記背板に接合し、第１素子層と前記第１素子層に対応する少なくとも一方側の面の第１共通カソードとを構築し、あらかじめ準備された第２化合物半導体を、前記背板から離間した前記第１素子層の一方側の表面に接合し、第２素子層と前記第２素子層の周方向の少なくとも一方側の面の第２共通カソードとを構築し、前記第２素子層を前記背板の対応するアノード及び前記第２共通カソードにそれぞれ接続し、共通カソードが形成されるように前記第２共通カソードと前記第１共通カソードとを接続するように表示ユニット及び対応する共通カソードを製造するステップと、を含む、
ことを特徴とする半導体素子用画素ユニットの製造方法。

【請求項23】

前記第１化合物半導体を前記背板に接合する際に導電材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の少なくとも二つのアノードが設けられている表面全面に絶縁材料をコーティングし、少なくとも二つの前記アノードに対応する少なくとも二つの第１貫通孔を形成することと、
接合材料がコーティングされた背板が形成されるように絶縁層をコーティングした後の前記背板の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた第１化合物半導体が形成されるように前記第１化合物半導体の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む、
ことを特徴とする請求項２２に記載の製造方法。

【請求項24】

第１素子層及び前記第１素子層の周方向の少なくとも一方側の面に設けられる第１共通カソードを構築するステップは、
前記第１化合物半導体をパターニング露光及びエッチングし、前記背板のパターンに対応する第１素子層を構築し、残りのアノードに対応する少なくとも一つの第１貫通孔をあらかじめ残すことと、
前記第１接合層から離間した前記第１素子層の一方側の表面に第１カソードオーミックコンタクト層を設けることと、
半導体パターニングコーティングによって少なくとも一つの前記第１貫通孔において前記第１素子層以外の後続の素子層のための少なくとも一つの金属柱を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
残りのアノード及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
残りのアノードの電気接続及び第１共通カソードが形成されるように、形成された電気貫通孔を充填することと、を含む、
ことを特徴とする請求項２２に記載の製造方法。

【請求項25】

第１接合層が形成されるように第１化合物半導体と前記背板とを接合することに絶縁材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の表面全面に絶縁材料をコーティングすることと、
第１化合物半導体の表面に第１Ｐ型オーミックコンタクト層を製造し、前記第１Ｐ型オーミックコンタクト層の表面全面に絶縁材料をコーティングすることと、
前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む、
ことを特徴とする請求項２２に記載の製造方法。

【請求項26】

第１素子層と前記第１素子層の周方向の少なくとも一方側の面に設けられる第１共通カソードとを構築するステップは、
パターニングエッチングによって、前記背板パターンに対応する第１素子層を構築し、対応する第１Ｐ型オーミックコンタクト層延在部を露出させることと、
パターニングエッチングによって、前記第１Ｐ型オーミックコンタクト層延在部に少なくとも一つの前記アノードに対応する少なくとも一つの第２貫通孔を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
各アノードに対応する電気貫通孔及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
第１化合物発光層に対応する第１電気接続構造と、第２化合物発光層に対応する第２電気接続構造と、第１化合物発光層に対応する第１共通カソードとが形成されるように、形成された電気貫通孔を充填することと、を含む、
ことを特徴とする請求項２５に記載の製造方法。

【請求項27】

前記第２素子層及び前記第２素子層の周方向の少なくとも一方側の面に設けられる第２共通カソードが完成した後、表示ユニット及び共通カソードを製造するステップは、
あらかじめ準備された第３化合物半導体を、前記第１素子層から離間した前記第２素子層の一方側の表面に接合し、第３素子層及び前記第３素子層の周方向の少なくとも一方側の面に設けられる第３共通カソードを構築することをさらに含む、
ことを特徴とする請求項２２～２６のいずれか１項に記載の製造方法。

【請求項28】

あらかじめ準備された背板の内部に部分的に設けられ、Ｎ個のアノードパッド及び一つのカソードパッド、Ｎ≧１を含む少なくとも二つのパッドを構築するステップと、
表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿ってそれぞれ対応するアノードパッドに接続され、かつ、いずれも形成された共通カソードを介して前記カソードパッドに接続される第１素子層及び第２素子層を順次積層するステップと、を含む、
ことを特徴とする半導体素子用画素ユニットの製造方法。

【請求項29】

あらかじめ準備された背板に少なくとも二つのパッドを設ける前に、
あらかじめ準備された背板に少なくとも二つのパッドに対応する少なくとも二つのキャビティをエッチングして形成することと、
少なくとも二つのキャビティが形成されている前記背板に犠牲層をコーティングすることと、をさらに含む、
ことを特徴とする請求項２８に記載の製造方法。

【請求項30】

表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿って第１素子層及び第２素子層を順次積層する前記ステップの後に、
自己支持構造が形成されるように、前記表示ユニットの表面に誘電体材料をコーティングして前記背板の表面の一部に延在させることと、
少なくとも二つの前記パッドが前記背板から分離されるように、前記誘電体材料がコーティングされていない背板の一方側の表面において犠牲層をエッチングすることと、を含み、
前記犠牲層と前記背板とのエッチングレート比は、１０：１よりも大きく、かつ、前記犠牲層と前記自己支持構造とのエッチングレート比は、１０：１よりも大きい、
ことを特徴とする請求項２９に記載の製造方法。

【請求項31】

少なくとも二つの駆動回路、入力インターフェース及び出力インターフェースを含むマイクロディスプレイ背板と、
前記マイクロディスプレイ背板に設けられる表示領域であって、少なくとも二つの請求項１～１９のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニット又は請求項２２～２７のいずれか１項に記載の製造方法によって製造される画素ユニットに含まれる表示ユニットを含む表示領域と、
各前記表示ユニットの共通カソードにそれぞれ電気的に接続される周囲共通カソードと、を含む、
ことを特徴とするマイクロディスプレイ。

【請求項32】

少なくとも二つのアノードパッド及び少なくとも一つのカソードパッドを含む個別素子背板と、
前記個別素子背板に設けられる素子本体であって、少なくとも二つの請求項１、１９～２１のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニット又は請求項２８～３０のいずれか１項に記載の製造方法によって製造される画素ユニットに含まれる表示ユニットを含む素子本体と、を含む、
ことを特徴とする個別素子。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、半導体装置の技術分野に関し、特に半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子に関する。

【背景技術】

【0002】

Ｍｉｃｒｏ ＬＥＤ表示技術とは、ミクロンオーダの自己発光ＬＥＤを発光画素ユニットとして駆動パネルに組み立てて高密度のＬＥＤアレイを形成する表示技術を指す。Ｍｉｃｒｏ ＬＥＤチップは、小型、高集積及び自己発光などの特性があるため、表示に関してはＬＣＤやＯＬＥＤに比べて輝度、解像度、コントラスト、エネルギ消費、耐用年数、応答速度及び熱安定性などにおいてより大きな利点を有する。Ｍｉｃｒｏ ＬＥＤの用途は、フラットパネル表示からＡＲ／ＶＲ／ＭＲ、空間表示、フレキシブル透明表示、ウェアラブル／埋め込み型光電素子、光通信／光相互接続、医療検出、スマートカーライトなどの多くの分野に拡大されている。このために、業界の技術者は、常にＭｉｃｒｏ ＬＥＤ表示技術を最適化している。

【0003】

Ｍｉｃｒｏ ＬＥＤ表示技術が上記分野に適用される場合、通常、フルカラー表示の需要がある。公開された中国特許ＣＮ２０１８８００１９４３５には、マイクロＬＥＤの層を積層することによって半導体素子を製造する方法が開示されている。図１に示すように、当該半導体構造は、集積マルチカラーＬＥＤ表示パネルのいくつかの画素の断面図である。図１からわかるように、マイクロＬＥＤ１４０ＲＧＢは、背板及び画素ドライバの頂部に積層された異なる層１５５Ｒ、１５５Ｇ及び１５５Ｂに含まれる。一実施形態において、最下層１５５Ｒは、赤色マイクロＬＥＤ１４０Ｒを含み、中間層１５５Ｇは、緑色マイクロＬＥＤ１４０Ｇを含み、最上層１５５Ｂは、青色マイクロＬＥＤ１４０Ｂを含む。したがって、当該特許は、本質的には水平に配置されるＲＧＢ三色方式である。

【0004】

当業者は、水平に配置される画素ユニットの場合、画素面積におけるソース有領域の発光体の割合が発光体のサイズを大幅に制限し、発光面積に影響を与えると同時に、Ｍｉｃｒｏ－ＬＥＤ素子はサイズの減少に伴い、外部量子効率（ＥＱＥ）が急激に低下し、特にソース有領域の直径が１０μｍ以下に低下するときに低下が非常に激しくなるというサイズ効果があることを知っておく必要がある。また、ソース有領域のサイズが小さくなるとき、同じ電流密度の場合、ソース有領域のサイズが小さいほどＥＱＥが低くなり、ソース有領域のサイズが２０μｍ以下である場合にＥＱＥ減衰がより深刻になる。

【0005】

したがって、従来技術に採用された画素水平アレイ配置又は本質的水平アレイ配置の積層方式は、発光面積及び外部量子効率があまり理想的ではない。

【0006】

したがって、マルチカラー表示を実現し、かつ、ソース有領域のサイズの割合を効果的に増やすことができる画素ユニットを見つける必要がある。

【発明の概要】

【0007】

本願の目的は、ソース有領域の面積の割合が大きいマルチカラー表示を実現することができる半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子を提供することにある。

【0008】

上記出願目的を実現するために、本願の第１態様によれば、背板と、
前記背板に設けられる表示ユニットであって、順次垂直に積層される第１素子層及び第２素子層を含み、前記第２素子層は、前記背板から離間した前記第１素子層の一方側の表面に設けられ、前記第１素子層及び前記第２素子層は、それぞれ前記背板に接続される表示ユニットと、
前記表示ユニットの各素子層にそれぞれ接続される共通カソードと、を含む半導体素子用画素ユニットが提供される。

【0009】

好適実施形態において、前記共通カソードは、共通カソード本体と、それぞれ前記共通カソード本体に接続される第１接続部及び第２接続部とを含み、
前記第１接続部は、前記第１素子層に接続され、
前記第２接続部は、前記第２素子層に接続される。

【0010】

好適実施形態において、前記背板には、少なくとも二つのアノードを含む駆動回路が設けられ、
いずれか一つの前記アノードは、対応する素子層に接続され、
少なくとも二つの前記アノードは、いずれも前記背板における前記表示ユニットの投影範囲に位置し、
前記共通カソードは、外部カソードに接続される。

【0011】

好適実施形態において、前記第１素子層は、順次設けられる第１接合層、第１化合物発光層及び絶縁被覆層を含み、
前記第１化合物発光層は、前記背板から離間した前記第１接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する。

【0012】

好適実施形態において、前記第１接合層は、導電材料からなり、
前記背板と前記第１接合層との間には、第１絶縁層が設けられ、
前記第１絶縁層には、少なくとも一つの第１貫通孔が形成され、
前記第１接合層は、前記第１貫通孔を通過して対応する第１アノードに接続される。

【0013】

好適実施形態において、前記共通カソードは、前記表示ユニットの内部に設けられ、又は、
前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームであり、前記第１接続部及び前記第２接続部は、前記表示ユニットの内部に設けられる。

【0014】

好適実施形態において、前記第１接合層は、絶縁材料からなり、
前記第１素子層は、前記第１接合層と前記第１化合物発光層との間に設けられる第１Ｐ型オーミックコンタクト層をさらに含み、
前記第１Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの、前記共通カソードに接触しない第１Ｐ型オーミックコンタクト層延在部を含み、
前記第１素子層は、一端が対応する第１アノードに接続され、自由端が前記第１接合層を通過して前記第１Ｐ型オーミックコンタクト層延在部に接続される第１電気接続構造をさらに含む。

【0015】

好適実施形態において、前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームである。

【0016】

好適実施形態において、前記第１接続部は、前記第１化合物発光層に接続される。

【0017】

好適実施形態において、前記第１素子層は、前記第１接合層から離間した前記第１化合物発光層の一方側の表面に設けられる第１カソードオーミックコンタクト層をさらに含み、
前記第１接続部は、前記第１カソードオーミックコンタクト層に接続される。

【0018】

好適実施形態において、前記第２素子層は、前記第２接合層、前記第２化合物発光層及び絶縁被覆層を含み、
前記第２化合物発光層は、前記第１素子層から離間した前記第２接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する。

【0019】

好適実施形態において、前記第２接合層は、透明導電材料又は透明半導体材料からなり、
前記第２素子層は、一端が前記背板の第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第２電気接続構造をさらに含む。

【0020】

好適実施形態において、前記第２電気接続構造は、一端が対応する第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第１金属柱を含み、又は、
前記第２電気接続構造は、前記第１絶縁層を通過して対応する第２アノードに接続される第１接続層及び前記第１接続層に接続されるとともに前記第２接合層に接続される第１金属柱を含む。

【0021】

好適実施形態において、前記第２接合層は、透明絶縁材料からなり、
前記第２素子層は、前記第２接合層と前記第２化合物発光層との間に設けられる第２Ｐ型オーミックコンタクト層を含み、
前記第２Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの前記共通カソードに接触しない第２Ｐ型オーミックコンタクト層延在部を含み、
前記第２素子層は、一端が対応する第３アノードに接続され、自由端が前記第１素子層を通過して前記第２Ｐ型オーミックコンタクト層延在部に接続される第３電気接続構造をさらに含む。

【0022】

好適実施形態において、前記第１化合物発光層と前記第２化合物発光層とに用いられる化合物発光材料は、同じであり、
前記第１素子層と前記第２素子層とは、直列又は並列に設けられるように同一アノードに接続される。

【0023】

好適実施形態において、前記表示ユニットは、前記第１素子層から離間した前記第２素子層の一方側に積層して設けられる第３素子層をさらに含み、
前記第３素子層は、前記背板の第３アノードに接続され、
前記共通カソードは、前記共通カソード本体に接続される第３接続部をさらに含み、
前記第３接続部は、前記第３素子層に接続される。

【0024】

好適実施形態において、前記共通カソードの厚さは、前記背板に近接する一端から他端に向かって減少する。

【0025】

好適実施形態において、前記背板から離間した前記表示ユニットの一方側に積層される光学強化構造をさらに含む。

【0026】

好適実施形態において、前記背板には、Ｎ個のアノードパッド及び一つのカソードパッドが設けられ、
前記アノードパッドの一部及び前記カソードパッドの一部は、それぞれ前記背板内に設けられ、Ｎ≧１であり、
いずれか一つの前記アノードパッドは、対応する素子層に接続され、
前記カソードパッドは、前記共通カソードを介して各素子層にそれぞれ接続される。

【0027】

好適実施形態において、前記表示ユニットは、前記背板と分離して設けられ、かつ、少なくとも二つの前記パッドは、前記背板と分離して設けられ、
前記素子本体及び前記背板の一部を被覆する自己支持構造をさらに含む。

【0028】

好適実施形態において、前記自己支持構造は、順次接続される被覆部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、又は、
前記自己支持構造は、順次接続される被覆部、第２接続部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、前記第２接続部は、前記背板と分離して設けられる。

【0029】

第２態様によれば、少なくとも一つのアノードが設けられている駆動回路が設けられている背板を準備するステップと、
あらかじめ準備された第１化合物半導体を前記背板に接合し、第１素子層と前記第１素子層に対応する少なくとも一方側の面の第１共通カソードとを構築し、あらかじめ準備された第２化合物半導体を、前記背板から離間した前記第１素子層の一方側の表面に接合し、第２素子層と前記第２素子層の周方向の少なくとも一方側の面の第２共通カソードとを構築し、前記第２素子層を前記背板の対応するアノード及び前記第２共通カソードにそれぞれ接続し、共通カソードが形成されるように前記第２共通カソードと前記第１共通カソードとを接続するように表示ユニット及び対応する共通カソードを製造するステップと、を含む半導体素子用画素ユニットの製造方法が提供される。

【0030】

好適実施形態において、前記第１化合物半導体を前記背板に接合する際に導電材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の少なくとも二つのアノードが設けられている表面全面に絶縁材料をコーティングし、少なくとも二つの前記アノードに対応する少なくとも二つの第１貫通孔を形成することと、
接合材料がコーティングされた背板が形成されるように絶縁層をコーティングした後の前記背板の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた第１化合物半導体が形成されるように前記第１化合物半導体の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む。

【0031】

好適実施形態において、第１素子層及び前記第１素子層の周方向の少なくとも一方側の面に設けられる第１共通カソードを構築するステップは、
前記第１化合物半導体をパターニング露光及びエッチングし、前記背板のパターンに対応する第１素子層を構築し、残りのアノードに対応する少なくとも一つの第１貫通孔をあらかじめ残すことと、
前記第１接合層から離間した前記第１素子層の一方側の表面に第１カソードオーミックコンタクト層を設けることと、
半導体パターニングコーティングによって少なくとも一つの前記第１貫通孔において前記第１素子層以外の後続の素子層のための少なくとも一つの金属柱を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
残りのアノード及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
残りのアノードの電気接続及び第１共通カソードが形成されるように、形成された電気貫通孔を充填することと、を含む。

【0032】

好適実施形態において、第１接合層が形成されるように第１化合物半導体と前記背板とを接合することに絶縁材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の表面全面に絶縁材料をコーティングすることと、
第１化合物半導体の表面に第１Ｐ型オーミックコンタクト層を製造し、前記第１Ｐ型オーミックコンタクト層の表面全面に絶縁材料をコーティングすることと、
前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む。

【0033】

好適実施形態において、第１素子層と前記第１素子層の周方向の少なくとも一方側の面に設けられる第１共通カソードとを構築するステップは、
パターニングエッチングによって、前記背板パターンに対応する第１素子層を構築し、対応する第１Ｐ型オーミックコンタクト層延在部を露出させることと、
パターニングエッチングによって、前記第１Ｐ型オーミックコンタクト層延在部に少なくとも一つの前記アノードに対応する少なくとも一つの第２貫通孔を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
各アノードに対応する電気貫通孔及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
第１化合物発光層に対応する第１電気接続構造と、第２化合物発光層に対応する第２電気接続構造と、第１化合物発光層に対応する第１共通カソードとが形成されるように、形成された電気貫通孔を充填することと、を含む。

【0034】

好適実施形態において、前記第２素子層及び前記第２素子層の周方向の少なくとも一方側の面に設けられる第２共通カソードが完成した後、表示ユニット及び共通カソードを製造するステップは、
あらかじめ準備された第３化合物半導体を、前記第１素子層から離間した前記第２素子層の一方側の表面に接合し、第３素子層及び前記第３素子層の周方向の少なくとも一方側の面に設けられる第３共通カソードを構築することをさらに含む。

【0035】

第３態様によれば、あらかじめ準備された背板の内部に部分的に設けられ、Ｎ個のアノードパッド及び一つのカソードパッド、Ｎ≧１を含む少なくとも二つのパッドを構築するステップと、
表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿ってそれぞれ対応するアノードパッドに接続され、かつ、いずれも形成された共通カソードを介して前記カソードパッドに接続される第１素子層及び第２素子層を順次積層するステップと、を含む半導体素子用画素ユニットの製造方法が提供される。

【0036】

好適実施形態において、あらかじめ準備された背板に少なくとも二つのパッドを設ける前に、
あらかじめ準備された背板に少なくとも二つのパッドに対応する少なくとも二つのキャビティをエッチングして形成することと、
少なくとも二つのキャビティが形成されている前記背板に犠牲層をコーティングすることと、をさらに含む。

【0037】

好適実施形態において、表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿って第１素子層及び第２素子層を順次積層する前記ステップの後に、
自己支持構造が形成されるように、前記表示ユニットの表面に誘電体材料をコーティングして前記背板の表面の一部に延在させることと、
少なくとも二つの前記パッドが前記背板から分離されるように、前記誘電体材料がコーティングされていない背板の一方側の表面において犠牲層をエッチングすることと、を含み、
前記犠牲層と前記背板とのエッチングレート比は、１０：１よりも大きく、かつ、前記犠牲層と前記自己支持構造とのエッチングレート比は、１０：１よりも大きい。

【0038】

第４態様によれば、少なくとも二つの駆動回路、入力インターフェース及び出力インターフェースを含むマイクロディスプレイ背板と、
前記マイクロディスプレイ背板に設けられる表示領域であって、少なくとも二つの第１態様のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニット又は第２態様のいずれか１項に記載の製造方法によって製造される画素ユニットに含まれる表示ユニットを含む表示領域と、
各前記表示ユニットの共通カソードにそれぞれ電気的に接続される周囲共通カソードと、を含むマイクロディスプレイが提供される。

【0039】

第５態様によれば、少なくとも二つのアノードパッド及び少なくとも一つのカソードパッドを含む個別素子背板と、
前記個別素子背板に設けられる素子本体であって、少なくとも二つの第１態様のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニット又は第３態様のいずれか１項に記載の製造方法によって製造される画素ユニットに含まれる表示ユニットを含む素子本体と、を含む、
ことを特徴とする個別素子。

【0040】

従来技術と比較して、本願は、以下の有益な効果を有する。

【0041】

本願によれば、半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子が提供される。画素ユニットは、背板を含む。表示ユニットは、背板に設けられる。表示ユニットは、下から上へ順次垂直に積層される第１素子層及び第２素子層を含む。第２素子層は、背板から離間した第１素子層の一方側の表面に設けられる。第１素子層及び第２素子層は、それぞれ背板に接続される。共通カソードは、表示ユニットの各素子層にそれぞれ接続される。本願に係る画素ユニットは、背板に少なくとも二層の素子層を順次垂直に積層することによりマルチカラー表示が実現され、フルカラーを実現するために水平に積層される画素構造と比較して、本願の画素ユニットが占める水平方向のスペースが小さく、画素密度の損失が小さい。さらに、本願の表示ユニットにおいて垂直に積層される各層に共通カソードを採用することで、表示ユニットにおけるカソードの面積の割合を小さくし、発光領域の面積の割合を向上させ、サイズ効果の影響を低減させると同時に、垂直方向における素子層の積層数を向上させ、又は冗長回路を形成することができる。

【0042】

さらに、共通カソード本体は、表示ユニットの周方向に設けられる金属包囲フレームである。本願は、金属包囲フレームを設けることにより、画素内部の各素子層の共通カソードを実現するだけではなく、金属包囲フレームは、すべての画素と共通カソードとの間の接続、すなわちすべての画素の共通カソードを実現すると同時に、当該金属包囲フレームは、画素間の光学的クロストークを阻止するための画素隔離とすることができ、側壁反射鏡の機能を備えている。

【0043】

さらに、共通カソードの厚さは、背板に近接する一端から他端に向かって減少し、拘束型側壁反射構造として倒立碗型周囲カソードを形成する。

【0044】

さらに、本願の画素個別素子は、少なくとも二つのパッドに基づいて外部回路に接続されるものであり、当該個別素子を対象背板に封止して電気接続を行う際に、個別素子自体の性能に影響を与えることが回避されるとともにプロセスが簡素化されるように共晶などの金属溶接を回避することができる。

【0045】

さらに、本願の表示ユニットは、背板と分離して設けられ、かつ、少なくとも二つのパッドは、背板と分離して設けられる。画素ユニットは、自己支持構造をさらに含む。自己支持構造は、表示ユニット及び背板の一部を被覆する。当該画素ユニットは、自己支持構造を設けることにより、表示ユニットと背板とが分離して設けられる場合の構造安定性及び後の使用時におけるアクセスの利便性が実現される。さらに重要なことに、当該構造において、背板は、反復使用することができるため、コストが低減される。

【0046】

さらに、自己支持構造は、順次接続される被覆部、第２接続部及び固定部を含む。被覆部は、表示ユニットを被覆する。固定部は、背板に設けられる。第２接続部は、背板と分離して設けられる。当該構造における自己支持構造によれば、自己支持構造による素子層の固定機能を保証する上で、移動時の外力により被覆部及び固定部が破断した場合の操作の利便性が向上する。さらに重要なことに、破断位置は、被覆部又は固定部ではなく、第２接続部に位置するため、背板又は素子層の損傷が回避される。

【0047】

さらに、本願に係る半導体素子用画素ユニットの製造方法は、素子層を積層して構築する過程において、まず金属柱を構築し、次に不動態化を行い、次に不動態化層をエッチングして電気貫通孔を構築した後に電気接続が形成されるように電気貫通孔を充填する方式を採用している。当該方式は、金属層をエッチングして電気接続を構築する従来の方式と比較して、積層方式における電気接続プロセスの難易度が低下し、特にドライエッチングが難しい金属（銅など）の電気接続構造としての実現可能性が向上する。

【図面の簡単な説明】

【0048】

【図1】背景技術に係る半導体素子の構造を示す概略図である。

【図2】実施例１の画素ユニットの上面図である。

【図3】図２のｘ－ｘ断面の断面図である。

【図4】図２のｙ－ｙ断面の断面図である。

【図5】実施例１の背板の例示的な回路構造を示す概略図である。

【図6】いずれか一つの素子層の回路構造を示す概略図である。

【図7】同じ化合物発光層材料の少なくとも二つの素子層が並列に設けられた回路構造を示す概略図である。

【図8】同じ化合物発光層材料の少なくとも二つの素子層が直列に設けられた回路構造を示す概略図である。

【図9】実施例１の光学強化構造を有する画素ユニットの構造を示す概略図である。

【図10】実施例１の接合材料がコーティングされた背板である。

【図11】実施例１の第１素子層を構築した後の上面図である。

【図12】図１１のｘ－ｘ断面の断面図である。

【図13】図１１のｙ－ｙ断面の断面図である。

【図14】実施例１の電気接続回路を構築した後の上面図である。

【図15】図１４のｘ－ｘ断面の断面図である。

【図16】図１４のｙ－ｙ断面の断面図である。

【図17】実施例１の第１素子層の電気接続が完了した後のｘ－ｘ断面の断面図である。

【図18】実施例１の第１素子層の電気接続が完了した後のｙ－ｙ断面の断面図である。

【図19】実施例１の接合材料としてシリコンが用いられた場合の可視光透過率データである。

【図20】実施例２のｘ－ｘ断面の断面図である。

【図21】実施例２のｙ－ｙ断面の断面図である。

【図22】実施例２の画素ユニットの椀型共通カソードの断面図である。

【図23】ｙ３－ｙ３の断面図である。

【図24】実施例３の画素ユニットの上面図である。

【図25】実施例３の第１層の積層が完了した場合の断面図である。

【図26】実施例３の第２層の積層が完了した場合の断面図である。

【図27】実施例４のマイクロディスプレイの三次元構造を示す概略図である。

【図28】実施例５の画素レベル個別素子の上面図である。

【図29】図２８の画素レベル個別素子（二つの素子層を含む）のＡ－Ａ方向の断面図である。

【図30】図２８の画素レベル個別素子（三つの素子層を含む）のＡ－Ａ方向の断面図である。

【図31】図２８の画素レベル個別素子（三つの素子層を含む）のＢ－Ｂ方向の断面図である。

【図32】実施例５の背板及び少なくとも一つのパッドの上面図である。

【図33】図３２のＢ－Ｂ方向（中実パッド）の断面図である。

【図34】図３２のＢ－Ｂ方向（中空パッド）の断面図である。

【図35】実施例６の画素レベル個別素子（二つの素子層を含む）のＡ－Ａ方向の断面図である。

【図36】実施例６の画素レベル個別素子（二つの素子層を含む）のＢ－Ｂ方向の断面図である。

【図37】実施例６の画素レベル個別素子（三つの素子層を含む）のＢ－Ｂ方向の断面図である。

【図38】実施例６の画素レベル個別素子（三つの素子層を含む）のＢ－Ｂ方向の断面図である。

【発明を実施するための形態】

【0049】

本願の目的、技術的手段及び利点をより明確にするために、以下では、本願の実施例における図面を参照しながら、本願の実施例における技術的手段を明確かつ完全に説明する。明らかに、説明された実施例は、本願の実施例の一部に過ぎず、すべての実施例ではない。本願における実施例に基づき、当業者が創造的な労力を行わずに取得する他のすべての実施例は、いずれも本願の保護範囲に含まれる。

【0050】

なお、本願の説明において、「上」、「下」、「内」、「外」などの用語によって指示された方位又は位置関係は、図面に示された向き又は位置関係に基づくものであり、説明の便宜上及び説明の簡略化のためであり、言及される装置又は要素が特定の方位を有しなければならず、特定の方位で構築及び動作しなければならないことを指示又は暗示するものではないため、本願を限定するものと理解することはできない。また、「第１」、「第２」という用語は、説明目的のみに用いられ、相対的な重要性を指示もしくは暗示し、又は指示された技術的特徴の数を暗黙的に示すものと理解することはではない。したがって、「第１」、「第２」として限定される特徴は、明示的又は暗黙的に、一つ以上の当該特徴を含み得る。なお、本願の説明において、特に断りのない限り、「複数」とは、二つ以上を意味する。

【0051】

なお、本願の説明において、特に明示的な規定及び限定がない限り、「取り付け」、「互いに接続」、「接続」という用語は、広義に理解されるべきである。例えば、固定接続であってもよく、着脱可能な接続であってもよく、又は一体的接続であってもよい。機械的接続であってもよく、電気的接続であってもよい。直接的な接続であってもよく、中間媒体を介した間接的な接続であってもよく、二つの要素の内部の連通であってもよい。当業者にとって、本願における上記用語の具体的な意味は、ケースバイケースで理解され得る。

【0052】

背景技術で述べたように、従来のＭｉｃｒｏ－ＬＥＤ半導体素子は通常、フルカラーを実現するために水平に積層する方式を採用しているが、水平積層によってもたらされる問題は、水平方向に占有されるスペースが大きく発光面積の割合が小さいなどの問題であり、素子の小型化の発展に深刻な影響を及ぼすことになる。このために、本実施例によれば、上記問題を効果的に解決することができる半導体素子用画素ユニット及び製造方法、マイクロディスプレイが提供される。
実施例１

【0053】

図２～４に示すように、本実施例によれば、背板１０、表示ユニット２０及び共通カソード３０を含む半導体素子用画素ユニット１００が提供される。当該画素ユニット１００は、マイクロディスプレイや不可視光検出器などの半導体素子に用いられる。

【0054】

注：図３、図４は、それぞれ図２（上面図）の互いに直交する二つの断面図である。後続の構造図のいずれも現在の構造における上面図又は対応する断面図である。ｘ－ｘ断面は、上面図の水平方向における断面図であり、ｙ－ｙ断面図は、上面図の垂直方向における断面図である。

【0055】

ここで、背板１０には、駆動回路が設けられている。駆動回路には、少なくとも一つのアノードが設けられている。例示的には、駆動回路の回路図は、図５に示される。なお、本実施例の回路図は、簡易な概略図であり、いずれもアクティブ駆動である。当該画素ユニットの内部の回路は、アクティブ、パッシブ又はセミパッシブの制御回路を含むことができる。例示的には、下の図６は、いずれか一つの素子層の回路図である。表示ユニット２０は、背板１０に設けられ、かつ、下から上へ順次垂直に積層される第１素子層２１及び第２素子層２２を含む。第１素子層２１及び第２素子層２２は、それぞれ背板１０の対応するアノードに接続される。したがって、本実施例に係る画素ユニット１００は、垂直積層画素（Ｖｅｒｔｉｃａｌ Ｓｔａｃｋ Ｐｉｘｅｌ，以下、ＶＳＰという）である。共通カソード３０は、表示ユニット２０内に設けられ、かつ、表示ユニット２０の各素子層にそれぞれ接続される。共通カソード３０は、外部カソードに接続される。本実施例の共通カソード３０は、柱状構造又は板状構造の一つであることが好ましい。

【0056】

もちろん、本実施例の垂直方向に積層される素子層の数は、二層を含むがこれに限定されず、三層、四層、あるいはそれ以上であってもよく、かつ、すべての素子層に用いられる化合物発光層の材料は、同じであっても異なっていてもよい。各素子層に用いられる化合物発光層が異なる場合には、フルカラー表示などのマルチカラー表示を実現することができる。二層以上の素子層に同じ化合物発光層が用いられる場合には、光照射強度の強化や冗長構造の形成を実現することができる。もちろん、二つの方式は、同一表示ユニット２０に共存することができ、本実施例ではこれを限定しない。

【0057】

説明を便利にするために、本実施例において、表示ユニット２０は、第１素子層２１、第２素子層２２及び第３素子層２３を含み、かつ、第１素子層２１は、赤色光（Ｒ）を発光し、第２素子層２２は、緑色光（Ｇ）を発光し、第３素子層２３は、青色光（Ｂ）を発光し、すなわちＲ、Ｇ、Ｂフルカラー画素が実現される。例えば、第１素子層２１には、赤色のＩｎＧａＮ化合物エピタキシが用いられ、第２素子層２２には、緑色のＩｎＧａＮ化合物エピタキシが用いられ、第３素子層２３には、青色のＩｎＧａＮ化合物エピタキシが用いられる。

【0058】

具体的には、背板１０は、薄膜トランジスタ（ＴＦＴ）、低温ポリシリコン（ＬＴＰＳ）、ＣＭＯＳ集積回路、高電子移動度トランジスタ（ＨＥＭＴ）の一つである。説明を便利にするために、本実施例では、ＣＭＯＳ集積回路を例としてさらに詳細に説明するが、これに限定されるものではない。さらに、背板１０が含む少なくとも二つのアノード（アノード貫通孔）は、均一に配置され、かつ、少なくとも二つのアノードは、いずれも背板１０における表示ユニット２０の投影範囲に位置する。少なくとも二つのアノードは、均一に配置される。三つの素子層の実施形態において、可能な配置方式は、同一直線上に分布され、又は品字状をなして分布されることなどである。あらかじめ設定された数のアノードは、背板１０の縁部、頂角、中央又は中心に設けられてもよい。本実施例では、背板１０に設けられるアノード貫通孔の数を限定せず、かつ、アノード貫通孔の数の増加により、より多くのＶＳＰ積層又は冗長回路の形成を実現することができる。なお、共通カソード３０と駆動回路との接続が実現されるように、背板１０にカソード（カソード貫通孔）が設けられてもよい。

【0059】

さらに、背板１０は、少なくとも一つのアノードを覆う少なくとも一つのトップメタルを含む。もちろん、背板１０は、トップメタルを含まなくてもよく、本実施例ではこれを限定しない。

【0060】

また、背板１０は、その上面に設けられ、少なくとも一つのアノードを対応して覆い、又は露出させる原位置反射鏡を含む。当該原位置反射鏡は、金属、アルミニウム、金、銀などであってもよく、酸化ケイ素と酸化チタンの積層、酸化ケイ素とアルミナ、酸化ケイ素と窒化ケイ素など、屈折率の異なる二つ以上の薄膜が積層されるブラッグ反射層であってもよく、銀と酸化ケイ素、アルミニウムとアルミナ、金と酸化ケイ素などの少なくとも一つの組み合わせなど、金属と誘電体が積層されるＯＤＲ全反射鏡であってもよい。例えば、金属アルミニウム２５０ｎｍと酸化ケイ素１５０ｎｍ（ターゲット波長６２０ｎｍ、１／４は１５０ｎｍ）の積層は、一部の可視光波長範囲で優れた反射率を有する。

【0061】

原位置反射鏡は、円形、三角形、四角形、五角形、六角形、八角形などの多角形構造であってもよく、常開接点を回避する複合多角形であってもよい。当該多角形は、画素境界に内接されてもよく、境界から一定の長さだけ縮小されてもよい。

【0062】

さらに、図２～４に示すように、本実施例の共通カソード３０は、共通カソード本体３１と、それぞれ共通カソード本体３１に接続される第１接続部３２、第２接続部３３及び第３接続部３４とを含む。第１接続部３２は、第１素子層２１に接続され、第２接続部３３は、第２素子層２２に接続され、第３接続部３３は、第３素子層２３に接続される。

【0063】

具体的には、第１素子層２１は、下から上へ順次設けられる第１接合層２１１、第１化合物発光層２１２及び絶縁被覆層２４を含む。第１化合物発光層２１２は、背板１０から離間した第１接合層２１１の一方側の表面に設けられ、絶縁被覆層２４は、第１接合層２１１及び第１化合物発光層２１２を被覆する。

【0064】

好ましくは、絶縁被覆層２４は、酸化ケイ素、窒化ケイ素、アルミナなどの無機誘電体材料又はＳＵ８、ポリイミドなどの有機誘電体材料などであってもよく、本実施例ではこれを限定しない。

【0065】

第１接合層２１１には、導電材料又は絶縁材料が用いられる。本実施例において、前記第１接合層２１１は、導電材料からなる。背板１０と第１接合層２１１との間には、第１絶縁層２１４が設けられている。第１絶縁層２１４には、少なくとも一つの第１貫通孔が形成されている。第１接合層２１１は、画素積層の底部で短絡が発生する状況が回避されるように、第１貫通孔を通過して対応する第１アノード１３に接続される。第１接合層２１１に用いられる導電材料は、ＩＴＯ、ＺｎＯ、ＧａＰ、ＧａＡｓ、ＧａＮなどの化合物材料であってもよく、Ａｕ、Ａｌ、Ｃｕなどの金属材料又はＳｉなどの半導体材料、ＳＵＢ、ＢＣＢなどの有機誘電体材料などであってもよい。また、第１接合層２１１は、光透過性の要件を有していないため、透明又は不透明の導電材料のいずれを用いてもよく、ここでは限定しない。用いられる第１接合層２１１は、ＳｉＯ２膜であってもよく、かつ、ＳｉＯ２膜の厚さは、１００±５ｎｍである。

【0066】

これに基づいて、第１化合物発光層２１２は、第１化合物半導体を介して背板１０に接合され、基板を除去することによって得られる。

【0067】

本実施例において、第１化合物半導体は、Ｐ ｃｏｎｔａｃｔ面にＰ型オーミックコンタクトを形成する。Ｐ型オーミックコンタクト材料は、ＩＴＯなどの透明導電材料であってもよく、Ａｕ、Ｚｎ、Ｂｅなどの金属材料の積層又は合金であってもよい。Ｐ ｃｏｎｔａｃｔ面には、蒸着、スパッタリングなどによりＩＴＯコーティングを行い、かつ、ＩＴＯ膜の厚さが５００ｎｍであり、Ｎ２環境下において５００℃の高温でアニールすることによりオーミックコンタクトが形成されることが好ましい。もちろん、当該化合物表面のＰ ｃｏｎｔａｃｔコーティングコンタクト層の厚さとコンタクトが形成される条件は、必要に応じて調整して変更することができる。

【0068】

例示的には、基板がＮ－ＧａＡｓで、赤色光がＡｌＧａＩｎＰ系の場合、構造は、下記表１に示される。

【0069】

【表1】

【0070】

ＩｎＧａＮ系の場合、構造図は、下記表２又は表３に示すことができ、かつ、これら二つは、同時に青色光や緑色光などの波長化合物構造とすることができる。

【0071】

【表2】

【0072】

【表3】

【0073】

さらに、第１接続部３２は、第１化合物発光層２１２に接続される。好適実施形態において、第１素子層２１は、第１カソードオーミックコンタクト層２１５をさらに含む。第１カソードオーミックコンタクト層２１５は、第１接合層２１１から離間した第１化合物発光層２１２の一方側の表面に設けられる。第１接続部３２は、第１カソードオーミックコンタクト層２１５に接続されるとともに、第１カソードオーミックコンタクト層２１５を介して第１化合物発光層２１２に電気的に接続される。さらに、本実施例の第１接続部３２は、垂直に設けられる。

【0074】

図４に示すように、本実施例の共通カソード３０は、当該第１化合物発光層２１２の表面から上へ垂直に設けられ、後続の第２接続部３３及び第３接続部３４は、いずれも水平に設けられる。

【0075】

引き続き図３及び図４を参照して、第２素子層２２は、第２接合層２２１、第２化合物発光層２２２及び絶縁被覆層２４を含む。第２化合物発光層２２２は、第１素子層２１から離間した第２接合層２２１の一方側の表面に設けられる。絶縁被覆層２４は、第２接合層２２１及び第２化合物発光層２２２を被覆する。

【0076】

第２接合層２２１には、導電材料又は絶縁材料が用いられてもよいが、第１素子層２１の赤色光を透過させるために、第２接合層２２１には、透明材料が用いられる。例示的には、本実施例の第２接合層２２１は、透明導電材料又は透明半導体材料からなる。

【0077】

これに基づいて、第２素子層２２は、背板１０の対応する第２アノード１４との電気接続を実現するための第２電気接続構造２５をさらに含む。第２電気接続構造２５は、一端が背板１０に露出された対応する第２アノード１４に接続され、他端が第１素子層２２を通過して第２接合層２２１に接続される。

【0078】

さらに、第２電気接続構造２５の実現方式は、様々である。一実現方式において、第２電気接続構造２５は、第１金属柱２５１を含む。第１金属柱２５１は、一端が対応する第２アノード１４に接続され、他端が第１素子層２１を通過して第２接合層２２１に接続される。別の実現方式において、第２電気接続構造２５は、第１接続層２５２と、第１接続層２５２に接続される第１金属柱２５１とを含む。第１接続層２５２は、第１絶縁層２１４を通過して対応する第２アノード１４に接続される。第１金属柱２５１は、第２接合層２２１に接続される。ここで、第１接続層２５２は、エッチングによって素子が構築されるときに残された第２アノード１４を覆う接合材料によって形成されてもよく、露出された第２アノード１４の貫通孔が形成されるようにエッチングによって素子が構築された後、半導体パターニングコーティングプロセス製造によって事前に製造して形成されてもよい。

【0079】

前述したように、第１化合物発光層２１２と第２化合物発光層２２２とに用いられる化合物発光材料が同じである場合、第１素子層２１と第２素子層２２とは、直列又は並列に設けられるように同一アノードに接続される。わかるように、Ｎ（Ｎ≧２）層の化合物ＶＳＰ積層で、少なくとも二つの素子層に用いられる化合物発光材料が同じである場合、これら二つの素子層は、垂直方向の冗長構造として、性能強化及び冗長として画素歩留まり保証を実現することができ、かつ、少なくとも二つの当該素子層には、画素内で共通アノード及び共通カソード電気接続が採用される。

【0080】

例示的には、フルカラーマイクロディスプレイの画素ユニットにおいて、同じ化合物発光層の二つの素子層が並列に接続された場合の駆動回路は、図７に示され、同じ化合物発光層の二つの素子層が直列に接続された場合の駆動回路は、図８に示される。

【0081】

なお、本実施例の第２電気接続構造２５と第１素子層２１とは、非接触状態にあるため、背板１０における第１素子層２１と第２素子層２２の投影には、ある程度の重なりとずれ部分が存在する。ずれ部分は、第２電気接続構造２５及び共通カソード３０の垂直方向における配置に用いられる。

【0082】

好適実施形態において、第２素子層２２は、第２カソードオーミックコンタクト層をさらに含む。第２カソードオーミックコンタクト層は、第２接合層２２１から離間した第２化合物発光層２２２の一方側の表面に設けられる。第２接続部３３は、第２カソードオーミックコンタクト層に接続される。第２接続部３３は、水平に設けられることがさらに好ましい。

【0083】

第１素子層２１と同様に、第２化合物発光層２２２が設定される前提において、第２素子層２２の絶縁被覆層２４と第１素子層２１の絶縁被覆層２４とは、材料が一致しており、これについて本実施例では具体的な説明を省略する。

【0084】

第１素子層２１及び第２素子層２２と同様に、第３素子層２３は、第１素子層２１から離間した第２素子層２２の一方側に積層して設けられる。第３素子層２３は、背板１０の第３アノードに接続される。共通カソード３０は、共通カソード本体３１に接続される第３接続部３４をさらに含む。第３接続部３４は、第３素子層２３に接続される。

【0085】

具体的には、第３素子層２３は、同様に第３接合層２３１、第３化合物発光層２３２、絶縁被覆層２４、第４電気接続構造２６及び第３カソードオーミックコンタクト層を含む。また、第３接合層２３１は、透明導電材料（ＩＴＯなど）からなる。第４電気接続構造２６は、一端が第３接合層２３１に接続され、他端が第１素子層２１及び第２素子層２２を通過して背板１０の第３アノード１５に接続される。共通カソード３０が含む第３接続部３４は、第３カソードオーミックコンタクト層２３３を介して共通カソード本体３１に接続されることが好ましい。これにより、第１素子層２１、第２素子層２２及び第３素子層２３の共通カソード３０が実現される。

【0086】

なお、本実施例の第４電気接続構造２６と第１素子層２１及び第２素子層２２とは、いずれも非接触状態であるため、背板１０における第３素子層２３と、第２素子層２２及び第１素子層２１の投影には、それぞれある程度の重なりとずれ部分が存在する。ずれ部分は、第３カソードオーミックコンタクト層２３３、第４電気接続構造２６及び共通カソード３０の垂直方向における配置に用いられ、かつ、ずれ部分の面積の割合が小さい。

【0087】

そこで、本実施例の共通カソード３０は、表示ユニット２０内に設けられる。隣接する画素ユニット１００との間の共通カソード３０を実現するために、表示ユニット２０の最上層には、導電膜が設けられる。隣接する画素ユニット１００間の導電膜の接続によって外部カソードを共通させることで、表示ユニット２０におけるカソードの面積の割合が小さくなり、発光領域の面積の割合が向上する。

【0088】

画素ユニット１００は、背板１０から離間した画素ユニット１００の一方側の表面に積層される光学強化構造４０をさらに含むことが好ましい。具体的には、図９に示すように、ＶＳＰによって複数の素子層を積層した後、ＶＳＰによって引き続き偏光鏡、レンズなどの光学強化構造４０を積層する。レンズは、ＳＵ８、ポリイミドなどの有機材料であってもよく、酸化ケイ素、アルミナなどの無機材料であってもよい。

【0089】

したがって、本実施例に係る画素ユニットは、背板に少なくとも二層の素子層を順次垂直に積層することによりマルチカラー表示が実現され、フルカラーを実現するために水平に積層される画素構造と比較して、本願の画素ユニットが占める水平方向のスペースが小さく、画素密度の損失が小さい。さらに、本願の表示ユニットにおいて垂直に積層される各層に共通カソードを採用することで、表示ユニットにおけるカソードの面積の割合を小さくし、発光領域の面積の割合を向上させ、サイズ効果の影響を低減させると同時に、垂直方向における素子層の積層数を向上させ、又は冗長回路を形成することができる。

【0090】

本実施例の半導体素子用画素ユニットに対応して、本実施例によれば、以下のステップを含む半導体素子用画素ユニットの製造方法がさらに提供される。

【0091】

Ｓ１において、少なくとも一つのアノードが設けられている駆動回路が設けられている背板１０を準備する。前述した画素ユニット１００に対応して、本実施例の背板１０は、ＣＭＯＳ背板である。

【0092】

Ｓ２において、あらかじめ準備された第１化合物半導体を背板１０に接合し、第１素子層２１と第１素子層２１に対応する第１共通カソード３１とを構築し、あらかじめ準備された第２化合物半導体を、背板１０から離間した第１素子層２１の一方側の表面に接合し、第２素子層２２と、対応する第２共通カソード３５とを構築し、第２素子層２２を背板１０の対応するアノード及び第２共通カソード３５にそれぞれ接続し、外部カソードに接続される共通カソードが形成されるように第２共通カソード３５と第１共通カソード３１とを接続するように表示ユニット２０及び対応する共通カソード３０を製造する。

【0093】

本実施例において、第１接合層が形成されるように第１化合物半導体と背板１０とを接合することにＩＴＯなどの導電材料が用いられる。化合物半導体は通常、ウェハ又はウェハからカットされた適切なサイズの領域である。ウェハを例として、当該化合物ウェハは、二つ以上の元素によって特定の原子比で形成された化合物であり、特定のバンドギャップやバンド構造などの半導体特性を有する。結晶態無機化合物（ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族化合物半導体など）、有機化合物（有機半導体など）及び酸化物半導体などが含まれる。その基板材料は、ＧａＡｓ、ＧａＮ、Ｓｉ、ＳＩＣ、Ｓａｐｐｈｉｒｅなどであってもよい。次に化合物の表面に電気的に接触する層を製造して形成し、かつ、後続のＶＳＰによる化合物積層では、任意に組み合わせることができる。

【0094】

これに基づいて、ステップＳ２は、具体的には、以下を含む。

【0095】

Ｓ２１において、背板１０の少なくとも二つのアノードが設けられている表面全面に絶縁材料（ＳｉＯ２など）をコーティングし、少なくとも二つのアノードに対応する少なくとも二つの第１貫通孔を形成する。

【0096】

Ｓ２２において、接合材料がコーティングされた背板１０が形成されるように絶縁層をコーティングした後の背板１０の表面全面に導電材料ＩＴＯをコーティングし、全面ＩＴＯコーティングを３６０±１０ｎｍとする。もちろん、ステップＳ２２の前に、好適実施形態において、背板１０の表面に原位置反射鏡又は、アノード貫通孔に対応するトップメタルを設けてもよい。例示的な実施形態は、図１０に示すように、高温ＩＴＯアニール又はコーティング過程における加熱によってＩＴＯの光電特性を最適化し、次いでＣＭＰプロセスによってＩＴＯの凹凸表面を平坦化処理し、表面粗さが０．１～５ｎｍの範囲であることが要求される。

【0097】

Ｓ２３において、接合材料がコーティングされた第１化合物半導体が形成されるように前記第１化合物半導体の表面全面に導電材料をコーティングする。具体的には、第１化合物半導体のＰ面全面にＮｉ（５ｎｍ）Ａｕ（１０ｎｍ）を積層し、Ｐコンタクト層が形成されるように高温アニールによってオーミックコンタクトを形成し、蒸着、スパッタリングなどによりＰコンタクト層の表面にＩＴＯコーティングを行い、ＩＴＯ膜厚を５００±１０ｎｍとする。その後、ＩＴＯの光電特性が最適化されるようにＮ２環境下において５００℃の高温でアニールしてオーミックコンタクトを形成し、次いで、化学機械研磨（ＣＭＰ）プロセスによってＩＴＯの凹凸表面を平坦化処理し、表面粗さが０．１～５ｎｍの範囲であることが要求される。もちろん、当該化合物表面のＰ ｃｏｎｔａｃｔコーティングコンタクト層の厚さとコンタクトが形成される条件は、必要に応じて調整して変更することができ、本実施例ではこれを限定しない。

【0098】

Ｓ２４において、接合材料がコーティングされた背板１０と第１化合物半導体とを接合する。

【0099】

Ｓ２５において、図１１～１３に示すように、第１化合物半導体と背板１０との接合が完了するように第１化合物半導体の基板を除去する。

【0100】

具体的には、本実施例では、ＩＴＯ表面を洗浄又は表面賦活化によって処理する。一実施形態において、Ａｒプラズマによって処理した後にアンモニア浸漬によって表面を活性化し、次いで、背板１０と第１化合物半導体とを接合し、接合した後に化合物基板を除去し、化合物Ｎ ｃｏｎｔａｃｔをエッチング法により露出させる。当該接合は、非整列接合であってもよく、整列接合であってもよい。対象化合物がウェハからカットされた部分領域である場合には、ファンアウト封止タイプにより接合することができる。例えば、第１層の化合物半導体がＡｌＧａＩｎＰ四級化合物である場合、接合した後にアンモニアと過酸化水素の混合液によって基板を除去し、塩酸腐食によりＮ ｃｏｎｔａｃｔ層を露出させる。

【0101】

第１素子層２１と、第１素子層２１の周方向の少なくとも一方側の面に設けられる第１共通カソード３０の構築が完了した後、具体的には、以下を含む。Ｓ２６において、第１化合物半導体をパターニング露光及びエッチングし、背板１０のパターンに対応する第１素子層２１を構築し、残りのアノードに対応する少なくとも一つの第１貫通孔をあらかじめ残す。第１素子層２１は、第１接合層２１１及び第１化合物発光層２１２を含む。

【0102】

Ｓ２７において、第１接合層から離間した第１素子層２１の一方側の表面に第１カソードオーミックコンタクト層２１５を設ける。具体的には、第１カソードオーミックコンタクト層２１５は、Ａｕ、Ｇｅ、Ｎｉなどの金属の積層又は合金材料であってもよい。

【0103】

なお、化合物ＶＳＰの積層を行う場合には、上記ステップＳ２６、Ｓ２７の順序は限定されず、第１素子層２１の構築を先に行ってもよく、第１カソードオーミックコンタクト層２１５の構築を先に行ってもよい。

【0104】

具体的には、図１１に示すように、下方の半円形の充填領域は、第１カソードオーミックコンタクト層２１５であり、後続の二層積層されたアノード（第２アノード１４、第３アノード１５）をパターニングエッチングプロセスによって露出させ、かつ、アノードの露出は、背板１０又は導電性接合材料に直接露出させることができる。説明を便利にするために、本実施例では、背板１０へのアノードの露出を例としてさらに説明する。

【0105】

Ｓ２８において、半導体パターニングコーティングによって少なくとも一つの第１貫通孔において第１素子層２１以外の後続の素子層のための少なくとも一つの金属柱２５１を構築する。

【0106】

Ｓ２９において、第１化合物発光層２１２を全面に被覆して不動態化する。被覆して不動態化するのに用いられる絶縁材料は、酸化ケイ素、窒化ケイ素、アルミナなどの無機誘電体材料又はＳＵ８、ポリイミドなどの有機誘電体材料であってもよい。例えば、ＳＵ８などのシリコンのスピンコーティングによって不動態化が完了する。

【0107】

Ｓ２１０において、残りのアノード及び第１カソードオーミックコンタクト層２１５に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の第１化合物発光層２１２をパターニングエッチングする。残りのアノードを後続の積層層のアノード（第２アノード１４、第３アノード１５）とする。詳細は、図１４～１６に示される。

【0108】

Ｓ２１１において、残りのアノードの電気接続及び第１共通カソード３４が形成されるように、形成された電気貫通孔を充填する。当該第１共通カソード３５は、図１７及び図１８に示すように、一部を含む。

【0109】

ステップＳ２１１は、具体的には、金属蒸着、スパッタリング、電気めっき、化学めっきなどにより、金属Ａｌ、Ｔｉ、Ｗ、Ａｕ、Ｎｉ又はＣｕの膜層単体、合金又は積層を全面に充填し、次いで、第１カソードオーミックコンタクト層２１５の電気貫通孔の充填と後続の素子層の電気接続（すなわち、第２電気接続構造２５及び第４電気接続構造２６など）が完了するように金属によって被覆された酸化ケイ素をＣＭＰによって露出させることを含む。

【0110】

なお、上記ステップＳ２８～Ｓ２１１は、集積回路分野におけるダマシンプロセスを参考にして電気接続構造の構築を行い、金属層をエッチングして電気接続を構築する従来の方式と比較して、積層方式における電気接続の構築プロセスの難易度が低下し、特にドライエッチングが難しい金属（銅など）の電気接続構造としての実現可能性が向上する。

【0111】

ステップＳ２１１において第１素子層２１の構築が完了した後、図２～４に示すように、同様の方法により、引き続き第２素子層２２及び第３素子層２３を構築する。

【0112】

具体的には、第１層の積層は、Ａｕ、Ｃｕなどの不透光材料を選択することができるが、Ｎ（Ｎ≧２）層の積層から、用いられる接合薄膜は、Ｎ－１層の化合物に合わせる必要があり、Ｎ－１層の化合物半導体によって放出される光の波長を透過できるように保証すると同時に、Ｎ－１層の化合物の光をスクリーニングして特定の波長帯域の光を選択して透過させることができる。また、第Ｎ層の接合材料は、Ｎ又はＮ＋１層に偏光、反射などの光学強化機能を有してもよい。第Ｎ層の接合層は、透明でなければならず、ＩＴＯ、ＺｎＯ、ＧａＰ、ＧａＡｓ、ＧａＮなどの化合物材料などの導電性のものであってもよく、ＳｉＯ２、Ｔｉ２Ｏ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮなどの誘電体材料の単層又は積層ペア、又はＳＵ８、ＢＣＢなどの有機材料、又はＡｇ、Ｓｉなどの厚さが２０ｎｍ以内のときに一定の透過率を備える極薄の厚さのときに光を透過できる材料を含む非導電性のものであってもよい。一実施例において、２０ｎｍのＳｉが用いられ、可視光透過率データの一部は、図１９に示される。

【0113】

具体的には、第２化合物発光層は、緑色光ＩｎＧａＮ材料であり、カソードオーミックコンタクト材料は、Ｃｒ、Ａｌ、Ｔｉ、Ｎｉなどの一つ以上であってもよい。第３化合物発光層は、ＩｎＧａＮ青色光エピタキシであり、図２～４に示すように、素子製造及び電気接続後の断面図は、それぞれ上面図のＸ軸とＹ軸に対応する。

【0114】

さらに好ましくは、第Ｎ（Ｎ≧２）層の接合薄膜は、Ｎ－１層の光をスクリーニングすることができる酸化ケイ素、酸化チタンの積層を含む。例えば、Ｎ－１層は、光出力範囲が６００～６５０ｎｍである赤色光である場合、Ｎ層の接合薄膜による光のスクリーニングにより、透過する光を６２０～６３０ｎｍの波長に制御することができる。又は、第Ｎ（Ｎ≧２）層の接合薄膜は、Ｎ層の光を反射することができる酸化ケイ素、アルミナの積層を含む。Ｎ層は、緑色であり、ＩＴＯ接合が採用される場合、５２５ｎｍ波長の反射率は２０％未満である。又は、１５０ｎｍのアルミナと１８０ｎｍの酸化ケイ素を導入することにより、５２５ｎｍ波長の反射率は、３０％を超えることができる。
実施例２

【0115】

図２０及び図２１に示すように、本実施例によれば、別の半導体素子用画素ユニット１００が提供される。当該画素ユニット１００は、実施例１の画素ユニット１００と構造が類似しており、本実施例の共通カソード本体３１は、表示ユニット２０の周方向に設けられる金属包囲フレームである点で相違する。金属包囲フレームの材質は、アルミニウムなどの金属であってもよい。

【0116】

当該相違において、各素子層（２１、２２、２３）と共通カソード本体３１とを接続する第１接続部３２、第２接続部３３及び第３接続部３３は、現在の素子層の上面が位置する平面のいずれかの方向に位置しているため、背板１０における第１接続部３２、第２接続部３３及び第３接続部３４の投影は、重なっても重ならなくてもよい。

【0117】

金属包囲フレームの各側面は、いずれも隣接する二つの画素ユニット１００によって共有されることが好ましい。これにより、画素ユニットにおける共通カソード３０の面積の割合がさらに減少し、発光領域の面積の割合が向上する。

【0118】

さらに、共通カソード３０の厚さは、背板１０に近接する一端から他端に向かって減少する。

【0119】

具体的には、金属包囲フレームは、化合物半導体の集積収縮に伴って層ごとに大きくなり、図２２に示すように、拘束型側壁反射構造として倒立碗型の周囲カソードを形成する。

【0120】

したがって、本実施例の共通カソード本体３１は、金属包囲フレームであるため、単一画素のカソード相互接続を実現することができるだけではなく、当該画素ユニットに基づく半導体素子全体の共通カソード３０を実現することができる。さらに、当該金属包囲フレームは、画素間の光学的クロストークを阻止するための画素隔離とすることができ、側壁反射鏡の機能を備えている。

【0121】

本実施例の画素ユニットの製造方法は、基本的には実施例１の製造方法と同様であり、共通カソード３０を製造する場合、類似ダマシンプロセスを採用するときに画素の周囲において金属エッチングと充填を行い、最終的に金属包囲フレーム及び各層に対応する接続部を形成する必要がある点のみで相違する。関連するプロセス過程は、実施例１における説明を参照し、ここでは具体的に展開しない。
実施例３

【0122】

本実施例によれば、さらなる半導体素子用画素ユニットが提供される。図２３及び図２４に示すように、その構造は、基本的には、実施例１の画素ユニット構造と一定の類似性を有し、以下の点で相違する。

【0123】

（１）第１接合層２１１は、絶縁材料からなり、第２接合層２２１及び第３接合層２３１は、それぞれ透明絶縁材料からなる。例示的には、第１接合層２１１、第２接合層２２１及び第３接合層２３１は、いずれもＳｉＯ２－ＳｉＯ２接合層である。

【0124】

第１素子層２１は、第１接合層２１１と第１化合物発光層との間に設けられる第１Ｐ型オーミックコンタクト層２１６をさらに含む。第１Ｐ型オーミックコンタクト層２１６は、共通カソード３０に向かって延在するものの共通カソード３０に接触しない第１Ｐ型オーミックコンタクト層延在部２１６１を含む。第１素子層２１は、第１電気接続構造２７をさらに含む。第１電気接続構造２７は、一端が対応する第１アノード１３に接続され、自由端が第１接合層２１１を通過して第１Ｐ型オーミックコンタクト層延在部２１６１に接続される。第１電気接続構造２７の自由端は、第２素子層２２の近い一方側の表面を超えないことが好ましく、かつ、第１電気接続構造２７の自由端は、第２素子層２２の近い一方側の表面に接続されることが好ましい。これにより、表示ユニット２０内部における自己支持が実現され、画素ユニット１００自体の構造強度が向上する。

【0125】

第２素子層２２は、第２接合層２２１と第２化合物発光層２２との間に設けられる第２Ｐ型オーミックコンタクト層２２４をさらに含む。第２Ｐ型オーミックコンタクト層２２４は、共通カソード３０に向かって延在するものの共通カソード３０に接触しない第２Ｐ型オーミックコンタクト層延在部２２４１を含む。

【0126】

第２素子層２２は、第３電気接続構造２８をさらに含む。第３電気接続構造２８は、一端が対応する第２アノード１４に接続され、自由端が第１素子層２１を通過して第２Ｐ型オーミックコンタクト層延在部２２４１に接続される。

【0127】

第３素子層２３は、第５電気接続構造２９及び第３Ｐ型オーミックコンタクト層２３４をさらに含む。第５電気接続構造２９は、一端が対応する第３アノード１５に接続され、自由端が第１素子層２１、第２素子層２２を通過して第３Ｐ型オーミックコンタクト層延在部２３４１に接続される。

【0128】

（２）共通カソード本体３１は、表示ユニット２０の周方向に設けられる金属包囲フレームである。

【0129】

そこで、本実施例の画素ユニットは、各接合層に絶縁材料が用いられるため、各電気接続構造は、背板１０の対応するアノードにそれぞれ接続するために、現在及び下方の接合層を通過する必要があり、かつ、各層は、周囲共通カソード３０が実現されるようにいずれも金属包囲フレームに独立して接続される。本実施例の画素ユニットは、実施例１又は実施例２と比較して、同様に共通カソード３０によってソース有領域の面積の割合を増やすことを実現するだけではなく、本実施例のすべての素子層の化合物発光層は、面積が等しく、背板１０における投影が重なり、内部の電気接続構造への回避による面積損失やずれ設定が存在せず、水平方向のスペース利用率及び画素密集度がさらに向上し、かつ、複数層が同時に発光する場合に、単一画素の光強度を効果的に向上させることができる。

【0130】

対応する製造方法は、以下の点で実施例１と異なる。

【0131】

（１）第１接合層２１１が形成されるように第１化合物半導体と背板１０とを接合することに絶縁材料が用いられるため、あらかじめ準備された第１化合物半導体を背板１０に接合するステップは、背板１０の表面全面に絶縁材料（ＳｉＯ２など）をコーティングすることと、第１化合物半導体の表面に第１Ｐ型オーミックコンタクト層２１６を製造し、第１Ｐ型オーミックコンタクト層２１６の表面全面に絶縁材料（ＳｉＯ２など）をコーティングすることと、背板１０と第１化合物半導体とを接合することと、第１化合物半導体の基板を除去することと、を含む。

【0132】

（２）第１素子層２１と第１素子層２１の周方向の少なくとも一方側の面に設けられる第１共通カソード３０とを構築するステップは、パターニングエッチングによって、背板１０パターンに対応する第１素子層２１を構築し、対応する第１Ｐ型オーミックコンタクト層延在部２１６１を露出させることと、パターニングエッチングによって、第１Ｐ型オーミックコンタクト層延在部２１６１に少なくとも一つのアノードに対応する少なくとも一つの第２貫通孔を構築することと、第１化合物半導体を全面に被覆して不動態化することと、各アノードに対応する電気貫通孔及び第１カソードオーミックコンタクト層２１５に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の第１化合物半導体をパターニングエッチングすることと、第１化合物発光層２１２に対応する第１電気接続構造２７と、第２化合物発光層２２２に対応する第２電気接続構造と、第１化合物発光層２１２に対応する第１共通カソード３０とが形成されるように、形成された電気貫通孔を充填することと、を含む。第１共通カソード３０は、金属包囲フレーム構造の一部である。これに基づいて、第２素子層２２及び第３素子層２３を繰り返し構築し、具体的な構造は、図２５及び図２６に示される。
実施例４

【0133】

実施例４によれば、マイクロディスプレイ２００が提供される。図２７に示すように、当該マイクロディスプレイ２００は、
少なくとも二つの駆動回路及び入出力インターフェースを含むマイクロディスプレイ背板３００と、
マイクロディスプレイ背板３００に設けられる表示領域であって、少なくとも二つの実施例１～３のアレイ状に配列される表示ユニット２０と対応する共通カソード３０とを含む表示領域４００と、
マイクロディスプレイ２００全体が共通カソードとされるように各表示ユニット２０の共通カソード３０にそれぞれ電気的に接続される周囲共通カソード５００と、
マイクロディスプレイ背板３００の任意の位置に位置する外部ＩＯインターフェース６００と、を含む。なお、周囲共通カソード５００は、表示領域４００の周囲に設けられる金属包囲フレーム構造である。

【0134】

本実施例のマイクロディスプレイの具体的な構造及び対応する技術的効果については、実施例１～３における関連する説明を参照し、本実施例ではさらなる詳細な説明を行わない。
実施例５

【0135】

図２８～３１に示すように、本実施例によれば、画素レベル個別素子１００’が提供される。当該画素レベル個別素子１００’は、背板１０’、少なくとも二つのパッド、表示ユニット２０’及び共通カソード３０’を含む。ここで、少なくとも二つのパッドは、具体的には、Ｎ個のアノードパッド及び一つのカソードパッド４１’を含む。アノードパッドの一部及びカソードパッド４１’の一部は、それぞれ背板１０’内に設けられ、Ｎ≧１である。表示ユニット２０’は、第１素子層２１’及び第２素子層２２’を含む。第１素子層２１’は、少なくとも二つのパッドが設けられている背板１０’の一方側に設けられ、かつ、第１素子層２１’は、対応するアノードパッドに接続される。第２素子層２２’は、背板１０’から離間した第１素子層２１’の一方側の表面に設けられ、対応するアノードパッドに接続される。説明を便利にするために、第１素子層２１’に接続されるアノードパッドを第１アノードパッド４２と表記し、第１素子層２１に接続されるアノードパッドを第２アノードパッド４３と表記する。共通カソード３０’は、第１素子層２１’、第２素子層２２’及びカソードパッド４１にそれぞれ接続される。

【0136】

具体的には、背板１０’の材質は、シリコン、ＰＣＢ、サファイアやガラスなどのパッシブ背板の一つであり、単一画素回路制御スイッチを完成させるＳＯＩ ＣＭＯＳ基板を採用してもよい。本実施例では、シリコンを背板の例としてさらに具体的な説明を行う。

【0137】

なお、パッドは、下流の封止製品にあらかじめ設定された電気接続インターフェースに合わせるために用いられるため、本実施例では、パッド構造を限定せず、かつ、構造を簡素化し、プロセスの難易度を低減させるために、すべてのパッド構造が同じであることが好ましい。パッドは、図３２～３４に示すように、中実構造又は中空構造であってもよい。

【0138】

具体的には、カソードパッド４１’を例として、図３３及び図３４に示すように、相互に接続される第１接続部４１１’及び針刺し部４１２’を含む。ここで、第１接続部４１１’は、表示ユニット２０’に接続されるように背板１０’の外側に設けられ、針刺し部４１２は、背板１０’内に設けられる。針刺し部４１２’は、椎体構造、ステップ型構造、円柱体構造、直方体構造などであってもよい。また、パッドには、金、チタン、タングステン、アルミニウム及びプラチナの一つ以上の合金又は積層が用いられてもよい。

【0139】

背板１０’には、上述したＮ個のアノードパッド及び一つのカソードパッド４１’に対応して、少なくとも二つの対応する凹溝が形成されており、かつ、背板１０’に形成された凹溝構造は、対応するパッド構造に合わせている。

【0140】

引き続き図２９及び図３０を参照して、第１素子層２１’は、第１接合層２１１’、第１化合物発光層２１２’、第１絶縁被覆層２１３’及び第１電気接続構造２１４’を含む。ここで、第１接合層２１１’は、背板１０’に設けられる。第１化合物発光層２１２’は、背板１０’から離間した第１接合層２１１’の一方側の表面に設けられる。第１絶縁被覆層２１３’は、第１接合層２１１’及び第１化合物発光層２１２’を被覆する。第１電気接続構造２１４’は、第１化合物発光層２１２’の側方に設けられる。

【0141】

第１接合層２１１’の材質は、絶縁材料又は導電材料であってもよい。本実施例の第１接合層２１１’は、ＳｉＯ２、酸化チタン、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮなどの誘電体材料の単層又は積層ペア、又はＳＵ８、ＢＣＢなどの有機材料などの透明絶縁材料からなることが好ましい。第１素子層２１’は、第１接合層２１１’と第１化合物発光層２１２’との間に設けられる第１Ｐ型オーミックコンタクト層２１２１’をさらに含み、かつ、第１化合物発光層２１２’の面積は、第１Ｐ型オーミックコンタクト層２１２１’の面積よりも大きい。第１電気接続構造２１４’は、第１Ｐ型オーミックコンタクト層２１２１’及び第１接合層２１１’を順次通過して対応する第１アノードパッド４２’に接続される。ここで、第１Ｐ型オーミックコンタクト層２１２１’は、Ｎｉ／Ａｕ合金の高温アニールによるオーミックコンタクトの完成によって形成される。第１Ｐ型オーミックコンタクト層２１２１’の面積は、第１化合物発光層２１２’の面積よりも大きいことが好ましい。

【0142】

第１素子層２１’と同様に、第２素子層２２’は、第２接合層２２１’、第２化合物発光層２２２’、第２絶縁被覆層２２３’及び第２電気接続構造２２４’を含む。ここで、第２接合層２２１’は、第１絶縁被覆層３１２’に設けられる。第２化合物発光層２２２’は、第１素子層２１’から離間した第２接合層２２１’の一方側の表面に設けられる。第２絶縁被覆層２２３’は、第２接合層２２１’及び第２化合物発光層２２２’を被覆する。第２電気接続構造２２４’は、第１化合物発光層２１２’及び第２化合物発光層２２２’の側方に設けられる。

【0143】

同様に、第２接合層２２１’は、絶縁材料である窒化ケイ素からなることが好ましい。これに基づいて、第２素子層２２’は、第２接合層２２１’と第２化合物発光層２２２’との間に設けられる第２Ｐ型オーミックコンタクト層２２２１’をさらに含み、かつ、第２化合物発光層２２２’の面積は、第２Ｐ型オーミックコンタクト層２１２１’の面積よりも大きい。第２電気接続構造２２４’は、第２Ｐ型オーミックコンタクト層２２２１’、第２接合層２２１’、第１絶縁被覆層２１３’、第１Ｐ型オーミックコンタクト層２１２１’及び第１接合層２１１’を順次通過して対応する第２アノードパッド４３に接続される。

【0144】

なお、第１化合物発光層２１２’と第２化合物発光層２２２’の材質が同じである場合、両者は、同一アノードパッドに接続され、第１アノードパッド４２’と第２アノードパッド４３’とは、実際には同一パッドである。さらに、第１電気接続構造２１４’は、構造が簡略化されるように第２電気接続構造２２４’に接続される。当該構造において、画素個別素子１００’は、同じ素子層を配置することで垂直方向における冗長構造を実現し、性能強化及び冗長としての画素歩留まり保証を実現することができる。第１化合物発光層２１２’と第２化合物発光層２２２’の材質が異なる場合、第１アノードパッド４２’と第２アノードパッド４３’とは、二つの独立したパッドである。したがって、アノードパッドの数Ｎは、素子層の数Ｎである。当該構造において、画素個別素子１００’は、フルカラー表示を実現することができるため、水平方向における画素サイズの圧縮が実現され、画素密度の損失が回避される。説明を便利にするために、本実施例では後者を例とする。

【0145】

第２素子層２２’及び後続の各素子層から、光のスクリーニング及び光強化構造を接合層に導入することができる。当該構造は、前の層の化合物半導体に合わせる必要があり、前の層の化合物半導体によって放出される光の波長が透過できるように保証すると同時に、前の層の化合物の光をスクリーニングし、特定の波長帯域の光を選択して透過させることができ、そして、現在の層の接合材料は、それ自体又は後の層に偏光、反射などの光学強化機能を有する。

【0146】

そして、図３０及び図３１に示すように、共通カソード３０’は、カソードパッド４１’に接続されるように第１絶縁被覆層２１３’及び第２絶縁被覆層２２３’に穿設される。共通カソード３０’は、第１共通カソード部分３１’と、第１共通カソード部分３１’に接続される第２共通カソード部分３２’と、を含む。第１共通カソード部分３１’は、カソードパッド４１’に接続される。第１共通カソード部３１’は、第１化合物発光層２１２’に接続されるように第１化合物発光層２１２’の一方側に設けられ、第２共通カソード部３２’は、第２化合物発光層２２２’に接続されるように第２化合物発光層２２２’の一方側に設けられる。そこで、本実施例の電気接続構造及び共通カソードは、いずれも対応する化合物半導体層の側方に位置し、光放出面への遮蔽を生じさせないように回避することができる。

【0147】

もちろん、本実施例では、素子層の数を限定しない。図３１及び図３２に示すように、第１素子層２１’、第２素子層２２’に基づいて、下流製品のニーズに応じて第３素子層２３’、さらには第４の素子層以上を設けることができる。例示的には、表示ユニット２０’が第３素子層２３’をさらに含む場合、第３素子層２３’は、第２素子層２１’から離間した第２素子層２２’の一方側の表面に設けられる。第３素子層２３’は、対応するアノードパッドに接続される。対応するアノードパッドは、第３アノードパッド４４である。

【0148】

さらに、固定及びアクセスを便利にするために、画素レベル個別素子１００は、自己支持構造５０’をさらに含む。当該自己支持構造５０’は、表示ユニット２０’及び背板１０’の一部を被覆し、テザー構造を形成して表示ユニット２０’を背板１０’に固定して接続する。具体的には、自己支持構造５０’は、順次接続される被覆部５１’及び固定部５２’を含む。被覆部５１’は、表示ユニット２０’を被覆し、固定部５２は、背板１０’に設けられる。また、表示ユニット２０’は、背板１０’と分離して設けられ、かつ、少なくとも二つのパッドは、背板１０’と分離して設けられる。当該分離して設けられることは、製造過程において背板と少なくとも二つのパッドとの間に犠牲層をあらかじめ設け、素子の積層が完了し、自己支持構造５０’が形成された後にエッチングなどの方法により犠牲層を除去することによって実現することができる。したがって、当該画素レベル個別素子１００’は、移動時に外力によって被覆部５１’と固定部５２’とを破断させるだけでよく、アクセスが便利であり、かつ、当該構造において、背板は、反復使用することができるため、コストが低減される。

【0149】

なお、自己支持構造５０’の背板１０’に設けられる部分は、背板１０’に完全に密着しており、かつ、縁部が背板１０’の対応する縁部より面一（図２８～３０）、超過又は縮退状態のいずれであってもよく、本実施例ではこれを限定しない。

【0150】

上述した画素レベル個別素子に対応して、本実施例によれば、以下のステップを含む画素レベル個別素子を製造する方法がさらに提供される。

【0151】

Ｓ１において、あらかじめ準備された背板の内部に部分的に設けられ、Ｎ個のアノードパッド及び一つのカソードパッド、Ｎ≧１を含む少なくとも二つのパッドを構築する。

【0152】

上記ステップＳ１の前に、以下をさらに含む。
Ｓ０において、あらかじめ準備された背板に少なくとも二つのパッドに対応する少なくとも二つのキャビティをエッチングして形成し、少なくとも二つのキャビティが形成されている背板に犠牲層をコーティングする。本実施例において、背板には、シリコンプレートが用いられる。

【0153】

具体的には、犠牲層は、酸窒化シリコン膜であり、背板の表面にコーティング、熱酸化、湿式酸化などによって形成される。

【0154】

本実施例のパッドは、金属パッドを用い、金、チタン、タングステン、アルミニウム、白金の一つ又は複数の合金又は積層ペアであってもよい。製造方式は、熱蒸着、スパッタリング、電気めっき又は化学めっきなどを含み、かつ、パッドは、中実であってもよく、中空であってもよい。

【0155】

Ｓ２において、表示ユニットが形成されるように、少なくとも二つのパッドが設けられている背板の一方側に背板から離間した方向に沿ってそれぞれ対応するアノードパッドに接続され、かつ、いずれも形成された共通カソードを介してカソードパッドに接続される第１素子層及び第２素子層を順次積層する。

【0156】

ここで、少なくとも二つのパッドが設けられている背板の一方側に第１素子層を積層して構築することは、具体的には以下を含む。

【0157】

Ｓ２１において、少なくとも二つのパッドが設けられている背板の一方側の表面全面に絶縁材料をコーティングし、第１化合物半導体の表面にあらかじめ製造された第１Ｐ型オーミックコンタクト層の表面全面に絶縁材料をコーティングする。

【0158】

Ｓ２２において、背板と第１化合物半導体の絶縁材料の接合により、第１接合層を形成するため、本実施例に用いられる接合材料は、絶縁材料、具体的には窒化ケイ素などである。

【0159】

Ｓ２３において、第１化合物発光層が形成されるように、第１化合物半導体の基板を除去し、エピタキシを薄くして、第１化合物半導体の窒素コンタクト層を露出させる。

【0160】

もちろん、ステップＳ２３の前に、当該製造方法は、第１化合物半導体をあらかじめ準備することをさらに含む。もちろん、本実施例では、第１化合物半導体の種類を限定しないが、化合物半導体の種類は、背板に対応している必要がある。

【0161】

例示的には、背板がＮ－ＧａＡｓで、赤色光がＡｌＧａＩｎＰ系である場合、構造は、上記表１に示される。ＩｎＧａＮ系である場合、構造図は、上記表２又は表３に示すことができ、かつ、これら二つは、同時に青色光や緑色光などの波長化合物構造とすることができる。

【0162】

第１化合物半導体が赤色光化合物であり、第２化合物発光層が緑色光化合物である場合には、当該第２化合物半導体層と第２接合層に赤色光の光フィルタ（Ｃｏｌｏｒ ｆｉｌｔｅｒ）を導入することが好ましい。当該光フィルタは、特定の波長域の赤色光の透過のみを許可し、厚い層の短波長化合物が発光する際の赤色光のフォトルミネッセンス励起が回避される。

【0163】

Ｓ２４において、第１化合物発光層を第１Ｐ型オーミックコンタクト層までパターニングエッチングする。すなわち、エッチングされた第１化合物発光層の面積は、第１Ｐ型オーミックコンタクト層の面積よりも小さく、かつ、第１Ｐ型オーミックコンタクト層の超過部分は、後続の電気貫通孔の構築に用いられる。

【0164】

Ｓ２５において、第１被覆不動態化層が形成されるように第１化合物発光層を全面に被覆して不動態化する。第１被覆不動態化層は、酸化ケイ素、窒化ケイ素、アルミナなどの無機誘電体材料又はＳＵ８、ポリイミドなどの有機誘電体材料であってもよく、本実施例ではこれを限定しない。

【0165】

Ｓ２６において、対応する第１電気接続通路及び第１部分カソード電気接続通路が形成されるように第１被覆不動態化層をパターニングエッチングする。

【0166】

Ｓ２７において、金属コーティングにより、一端が第１Ｐ型オーミックコンタクト層を通過して対応するアノードパッドに接続される第１電気接続構造と、一端が第１化合物半導体に接続され、他端が第１Ｐ型オーミックコンタクト層を通過してカソードパッドに接続される第１カソード部分とをそれぞれ形成する。

【0167】

第１素子層の構築が完了した後、同様の方法で引き続き第２素子層を構築し、第３素子層などを設ける。

【0168】

表示ユニットが形成されるように上記ステップＳ２を完了させた後、当該製造方法は、自己支持構造が形成されるように、表示ユニットの表面に誘電体材料をコーティングして背板の表面の一部に延在させることをさらに含むことが好ましい。誘電体材料は、酸化ケイ素、フォトレジストなどであることが好ましい。

【0169】

具体的には、背板の一方側に位置する犠牲層の一部を除去し、背板の一部を露出させるように、まず犠牲層をパターニングエッチングし、次に、自己支持構造が形成されるように、表示ユニット及び露出された背板の表面に誘電体材料をコーティングし、最後に、少なくとも二つのパッドが背板から分離されるように、誘電体材料がコーティングされていない背板の一方側の表面において犠牲層をエッチングする。犠牲層と背板とのエッチングレート比は、１０：１よりも大きく、かつ、犠牲層と自己支持構造とのエッチングレート比は、１０：１よりも大きい。

【0170】

なお、誘電体材料のコーティングが完了した後、背板の少なくとも一部と、表示ユニットとの間に犠牲層を有し、当該位置で画素個別素子の内部をエッチングすることで、犠牲層の全面をエッチングし、少なくとも二つのパッドと背板との間に両者を分離させるように隙間層を形成する。当該隙間層の厚さは、犠牲層の厚さによって決まる。具体的には、犠牲層の厚さは、１００ｎｍ～１０００ｎｍであり、３００～５００ｎｍであることが好ましい。

【0171】

以上により、本実施例は、背板に少なくとも二つの垂直に積層される素子層を設けることにより、水平方向における画素サイズの圧縮が実現され、画素密度の損失が回避され、画素の配置数が減少し、大量移動時のチップの移動数が減少するため、精度及び歩留まりが向上する。

【0172】

また、本願の表示ユニットにおいて垂直に積層される各素子層は、共通カソードを採用することで、画素個別素子におけるカソードの面積の割合が減少し、発光領域の面積の割合が向上し、サイズ効果の影響が減少すると同時に、垂直方向における素子層の積層数を向上させ、又は冗長回路を形成することができる。

【0173】

また、本願の画素個別素子は、少なくとも二つのパッドに基づいて外部回路に接続されるものであり、当該個別素子を対象背板に封止して電気接続を行う際に、個別素子自体の性能に影響を与えることが回避されるとともにプロセスが簡素化されるように共晶などの金属溶接を回避することができる。

【0174】

また、当該画素ユニットは、自己支持構造を設けることにより、表示ユニットと背板とが分離して設けられる場合の構造安定性及び後の使用時におけるアクセスの利便性が実現される。さらに重要なことに、当該構造において、背板は、反復使用することができるため、コストが低減される。

【0175】

また、本実施例の電気接続構造及び共通カソードは、いずれも対応する化合物半導体層の側方に位置するため、光放出面への遮蔽を生じさせないように回避することができる。
実施例６

【0176】

図３５～３８に示すように、本実施例によれば、画素レベル個別素子２００及びその製造方法がさらに提供される。当該画素レベル個別素子２００は、実施例１の画素レベル個別素子１００の構造及び製造方法と基本的に同じであり、自己支持構造５０のみで相違する。

【0177】

具体的には、本実施例の自己支持構造５０は、表示ユニット２０を被覆する被覆部５１と、背板１０に設けられる固定部５２と、背板１０と分離して設けられ、一端が被覆部５１に接続され、他端が固定部５２に接続される第２接続部５３と、を含む。第２接続部５３は、固定部５２と上から下へ延在する段差構造が形成されるように固定部５２の上方に設けられることが好ましい。実施例１と比較して、本実施例の自己支持構造５０は、第２接続部５３を追加することで、素子層２０に対する自己支持構造５０の固定機能を保証する上で、移動時の外力により被覆部５１と固定部５２が破断した場合の操作の利便性が向上する。より重要なことに、破断位置は、被覆部５１又は固定部５２ではなく第２接続部５３に位置するため、背板１０又は素子層２０の破壊が回避される。

【0178】

図３７及び図３８に示すように、表示ユニット２０と背板１０との間に固定部５２及び第２接続部５３の一部は設けられておらず、本実施例の自己支持構造５０は、被覆部５１と角度をなして接続される延在構造をさらに含むことが好ましい。延在構造を設けることにより、エッチング時のオフセットが大きすぎて保護する必要がある表示ユニット３０の側壁を露出させてしまうことを回避することができる。

【0179】

さらに、本実施例では、当該画素レベル個別素子２００を製造する場合、実施例１と比較した改良点は、自己支持構造が形成されるように、表示ユニットの表面に誘電体材料をコーティングして背板の表面の一部に延在させるステップである。

【0180】

具体的には、表示ユニットが形成された後、表示ユニットからあらかじめ設定された距離外の少なくとも一方側の犠牲層を除去し、背板の一部を露出させるように、まず犠牲層をパターニングエッチングし、次いで、自己支持構造が形成されるように表示ユニットの表面、犠牲層の表面及び一方側に露出された背板の表面に誘電体材料をコーティングし、最後に、少なくとも二つのパッドが背板から分離されるように、誘電体材料がコーティングされていない一方側の犠牲層をエッチングする。

【0181】

上述したすべての選択可能な技術的手段は、任意に組み合わせて本願の選択可能な実施例を形成してもよく、すなわち、異なる適用シナリオに対する要求が得られるように任意の複数の実施例を組み合わせることは、いずれも本願の保護範囲内であり、ここでは詳細に説明しない。

【0182】

なお、上記は、本願の好適実施例に過ぎず、本願を限定するために用いられるものではなく、本願の精神と原則の範囲内で行われた如何なる修正、同等の置換、改良などは、いずれも本願の保護範囲に含まれる。

【符号の説明】

【0183】

１００、画素ユニット
１０、背板
１３、第１アノード
１４、第２アノード
１５、第３アノード
２０、表示ユニット
２１、第１素子層
２１１、第１接合層
２１２、第１化合物発光層
２１４、第１絶縁層
２１５、第１カソードオーミックコンタクト層
２１６、第１Ｐ型オーミックコンタクト層
２１６１、第１Ｐ型オーミックコンタクト層延在部
２２、第２素子層
２２１、第２接合層
２２２、第２化合物発光層
２２３、第２カソードオーミックコンタクト層
２２４、第２Ｐ型オーミックコンタクト層
２２４１、第２Ｐ型オーミックコンタクト層延在部
２３、第３素子層
２３１、第３接合層
２３２、第３化合物発光層
２３３、第３カソードオーミックコンタクト層
２３４、第３Ｐ型オーミックコンタクト層
２４、絶縁被覆層
２５、第２電気接続構造
２５１、第１金属柱
２５２、第１接続層
２６、第４電気接続構造
２７、第１電気接続構造
２８、第３電気接続構造
２９、第５電気接続構造
３０、共通カソード
３１、共通カソード本体
３２、第１接続部
３３、第２接続部
３４、第３接続部
３５、第１共通カソード
３６、第２共通カソード
３７、第３共通カソード
４０、光学強化構造
２００、マイクロディスプレイ
３００、マイクロディスプレイ背板
４００、表示領域
５００、周囲共通カソード
６００、外部ＩＯインターフェース
１００’、画素レベル個別素子
１０’、背板
２０’、素子本体
２１’、第１素子層
２１１’、第１接合層
２１２’、第１化合物発光層
２１２１’、第１Ｐ型オーミックコンタクト層
２１３’、第１絶縁被覆層
２１４’、第１電気接続構造
２２’、第２素子層
２２１’、第２接合層
２２２’、第２化合物発光層
２２２１’、第２Ｐ型オーミックコンタクト層
２２３’、第２絶縁被覆層
２２４’、第２電気接続構造
２３’、第３素子層
３０’、共通カソード
３１’、第１共通カソード部分
３２’、第２共通カソード部分
３３’、第３共通カソード部分
４１’、カソードパッド
４１１’、第１接続部
４１２’、針刺し部
４２’、第１アノードパッド
４３’、第２アノードパッド
４４’、第３アノードパッド
５０’、自己支持構造
５１’、被覆部
５２’、固定部
５３’、第２接続部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図】

【図23】

【図】

【図24】

【図】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【手続補正書】

【提出日】2024-04-30

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

背板と、
前記背板に設けられる表示ユニットであって、順次垂直に積層される第１素子層及び第２素子層を含み、前記第２素子層は、前記背板から離間した前記第１素子層の一方側の表面に設けられ、前記第１素子層及び前記第２素子層は、それぞれ前記背板に接続される表示ユニットと、
前記表示ユニットの各素子層にそれぞれ接続される共通カソードと、を含む、
ことを特徴とする半導体素子用画素ユニット。

【請求項2】

前記共通カソードは、共通カソード本体と、それぞれ前記共通カソード本体に接続される第１接続部及び第２接続部とを含み、
前記第１接続部は、前記第１素子層に接続され、
前記第２接続部は、前記第２素子層に接続される、
ことを特徴とする請求項１に記載の画素ユニット。

【請求項3】

前記背板には、少なくとも二つのアノードを含む駆動回路が設けられ、
いずれか一つの前記アノードは、対応する素子層に接続され、
少なくとも二つの前記アノードは、いずれも前記背板における前記表示ユニットの投影範囲に位置し、
前記共通カソードは、外部カソードに接続される、
ことを特徴とする請求項２に記載の画素ユニット。

【請求項4】

前記第１素子層は、順次設けられる第１接合層、第１化合物発光層及び絶縁被覆層を含み、
前記第１化合物発光層は、前記背板から離間した前記第１接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する、
ことを特徴とする請求項２に記載の画素ユニット。

【請求項5】

前記第１接合層は、導電材料からなり、
前記背板と前記第１接合層との間には、第１絶縁層が設けられ、
前記第１絶縁層には、少なくとも一つの第１貫通孔が形成され、
前記第１接合層は、前記第１貫通孔を通過して対応する第１アノードに接続される、
ことを特徴とする請求項４に記載の画素ユニット。

【請求項6】

前記共通カソードは、前記表示ユニットの内部に設けられ、又は、
前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームであり、前記第１接続部及び前記第２接続部は、前記表示ユニットの内部に設けられる、
ことを特徴とする請求項５に記載の画素ユニット。

【請求項7】

前記第１接合層は、絶縁材料からなり、
前記第１素子層は、前記第１接合層と前記第１化合物発光層との間に設けられる第１Ｐ型オーミックコンタクト層をさらに含み、
前記第１Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの前記共通カソードに接触しない第１Ｐ型オーミックコンタクト層延在部を含み、
前記第１素子層は、一端が対応する第１アノードに接続され、自由端が前記第１接合層を通過して前記第１Ｐ型オーミックコンタクト層延在部に接続される第１電気接続構造をさらに含む、
ことを特徴とする請求項４に記載の画素ユニット。

【請求項8】

前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームである、
ことを特徴とする請求項７に記載の画素ユニット。

【請求項9】

前記第１接続部は、前記第１化合物発光層に接続される、
ことを特徴とする請求項５に記載の画素ユニット。

【請求項10】

前記第１素子層は、前記第１接合層から離間した前記第１化合物発光層の一方側の表面に設けられる第１カソードオーミックコンタクト層をさらに含み、
前記第１接続部は、前記第１カソードオーミックコンタクト層に接続される、
ことを特徴とする請求項５に記載の画素ユニット。

【請求項11】

前記第２素子層は、第２接合層、第２化合物発光層及び絶縁被覆層を含み、
前記第２化合物発光層は、前記第１素子層から離間した前記第２接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する、
ことを特徴とする請求項５に記載の画素ユニット。

【請求項12】

前記第２接合層は、透明導電材料又は透明半導体材料からなり、
前記第２素子層は、一端が前記背板の第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第２電気接続構造をさらに含む、
ことを特徴とする請求項１１に記載の画素ユニット。

【請求項13】

前記第２電気接続構造は、一端が対応する第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第１金属柱を含み、又は、
前記第２電気接続構造は、前記第１絶縁層を通過して対応する第２アノードに接続される第１接続層及び前記第１接続層に接続されるとともに前記第２接合層に接続される第１金属柱を含む、
ことを特徴とする請求項１２に記載の画素ユニット。

【請求項14】

前記第２接合層は、透明絶縁材料からなり、
前記第２素子層は、前記第２接合層と前記第２化合物発光層との間に設けられる第２Ｐ型オーミックコンタクト層を含み、
前記第２Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの前記共通カソードに接触しない第２Ｐ型オーミックコンタクト層延在部を含み、
前記第２素子層は、一端が対応する第３アノードに接続され、自由端が前記第１素子層を通過して前記第２Ｐ型オーミックコンタクト層延在部に接続される第３電気接続構造をさらに含む、
ことを特徴とする請求項１１に記載の画素ユニット。

【請求項15】

前記第１化合物発光層と前記第２化合物発光層とに用いられる化合物発光材料は、同じであり、
前記第１素子層と前記第２素子層とは、直列又は並列に設けられるように同一アノードに接続される、
ことを特徴とする請求項１１に記載の画素ユニット。

【請求項16】

前記表示ユニットは、前記第１素子層から離間した前記第２素子層の一方側に積層して設けられる第３素子層をさらに含み、
前記第３素子層は、前記背板の第３アノードに接続され、
前記共通カソードは、前記共通カソード本体に接続される第３接続部をさらに含み、
前記第３接続部は、前記第３素子層に接続される、
ことを特徴とする請求項２に記載の画素ユニット。

【請求項17】

前記共通カソードの厚さは、前記背板に近接する一端から他端に向かって減少する、
ことを特徴とする請求項１６に記載の画素ユニット。

【請求項18】

前記背板から離間した前記表示ユニットの一方側に積層される光学強化構造をさらに含む、
ことを特徴とする請求項１６に記載の画素ユニット。

【請求項19】

前記背板には、Ｎ個のアノードパッド及び一つのカソードパッドが設けられ、
前記アノードパッドの一部及び前記カソードパッドの一部は、それぞれ前記背板内に設けられ、Ｎ≧１であり、
いずれか一つの前記アノードパッドは、対応する素子層に接続され、
前記カソードパッドは、前記共通カソードを介して各素子層にそれぞれ接続される、
ことを特徴とする請求項１に記載の画素ユニット。

【請求項20】

前記表示ユニットは、前記背板と分離して設けられ、かつ、少なくとも二つの前記パッドは、前記背板と分離して設けられ、
素子本体及び前記背板の一部を被覆する自己支持構造をさらに含む、
ことを特徴とする請求項１９に記載の画素ユニット。

【請求項21】

前記自己支持構造は、順次接続される被覆部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、又は、
前記自己支持構造は、順次接続される被覆部、第２接続部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、前記第２接続部は、前記背板と分離して設けられる、
ことを特徴とする請求項２０に記載の画素ユニット。

【請求項22】

少なくとも一つのアノードが設けられている駆動回路が設けられている背板を準備するステップと、
あらかじめ準備された第１化合物半導体を前記背板に接合し、第１素子層と前記第１素子層に対応する少なくとも一方側の面の第１接続部とを構築し、あらかじめ準備された第２化合物半導体を、前記背板から離間した前記第１素子層の一方側の表面に接合し、第２素子層と前記第２素子層の周方向の少なくとも一方側の面の第２接続部とを構築し、前記第２素子層を前記背板の対応するアノード及び前記第２接続部にそれぞれ接続し、共通カソードが形成されるように前記第２接続部と前記第１接続部とを接続するように表示ユニット及び対応する共通カソードを製造するステップと、を含む、
ことを特徴とする半導体素子用画素ユニットの製造方法。

【請求項23】

前記第１化合物半導体を前記背板に接合する際に導電材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の少なくとも二つのアノードが設けられている表面全面に絶縁材料をコーティングし、少なくとも二つの前記アノードに対応する少なくとも二つの第１貫通孔を形成することと、
接合材料がコーティングされた背板が形成されるように絶縁層をコーティングした後の前記背板の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた第１化合物半導体が形成されるように前記第１化合物半導体の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む、
ことを特徴とする請求項２２に記載の製造方法。

【請求項24】

第１素子層及び前記第１素子層の周方向の少なくとも一方側の面に設けられる第１接続部を構築するステップは、
前記第１化合物半導体をパターニング露光及びエッチングし、背板パターンに対応する第１素子層を構築し、残りのアノードに対応する少なくとも一つの第１貫通孔をあらかじめ残すことと、
第１接合層から離間した前記第１素子層の一方側の表面に第１カソードオーミックコンタクト層を設けることと、
半導体パターニングコーティングによって少なくとも一つの前記第１貫通孔において前記第１素子層以外の後続の素子層のための少なくとも一つの金属柱を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
残りのアノード及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
残りのアノードの電気接続及び第１接続部が形成されるように、形成された電気貫通孔を充填することと、を含む、
ことを特徴とする請求項２２に記載の製造方法。

【請求項25】

第１接合層が形成されるように第１化合物半導体と前記背板とを接合することに絶縁材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の表面全面に絶縁材料をコーティングすることと、
第１化合物半導体の表面に第１Ｐ型オーミックコンタクト層を製造し、前記第１Ｐ型オーミックコンタクト層の表面全面に絶縁材料をコーティングすることと、
前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む、
ことを特徴とする請求項２２に記載の製造方法。

【請求項26】

第１素子層と前記第１素子層の周方向の少なくとも一方側の面に設けられる第１接続部とを構築するステップは、
パターニングエッチングによって、前記背板パターンに対応する第１素子層を構築し、対応する第１Ｐ型オーミックコンタクト層延在部を露出させることと、
パターニングエッチングによって、前記第１Ｐ型オーミックコンタクト層延在部に少なくとも一つの前記アノードに対応する少なくとも一つの第２貫通孔を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
各アノードに対応する電気貫通孔及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
第１化合物発光層に対応する第１電気接続構造と、第２化合物発光層に対応する第２電気接続構造と、第１化合物発光層に対応する第１接続部とが形成されるように、形成された電気貫通孔を充填することと、を含む、
ことを特徴とする請求項２４に記載の製造方法。

【請求項27】

前記第２素子層及び前記第２素子層の周方向の少なくとも一方側の面に設けられる第２接続部が完成した後、表示ユニット及び共通カソードを製造するステップは、
あらかじめ準備された第３化合物半導体を、前記第１素子層から離間した前記第２素子層の一方側の表面に接合し、第３素子層及び前記第３素子層の周方向の少なくとも一方側の面に設けられる第３接続部を構築することをさらに含む、
ことを特徴とする請求項２２～２６のいずれか１項に記載の製造方法。

【請求項28】

あらかじめ準備された背板の内部に部分的に設けられ、Ｎ個のアノードパッド及び一つのカソードパッド、Ｎ≧１を含む少なくとも二つのパッドを構築するステップと、
表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿ってそれぞれ対応するアノードパッドに接続され、かつ、いずれも形成された共通カソードを介して前記カソードパッドに接続される第１素子層及び第２素子層を順次積層するステップと、を含む、
ことを特徴とする半導体素子用画素ユニットの製造方法。

【請求項29】

あらかじめ準備された背板に少なくとも二つのパッドを設ける前に、
あらかじめ準備された背板に少なくとも二つのパッドに対応する少なくとも二つのキャビティをエッチングして形成することと、
少なくとも二つのキャビティが形成されている前記背板に犠牲層をコーティングすることと、をさらに含む、
ことを特徴とする請求項２８に記載の製造方法。

【請求項30】

表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿って第１素子層及び第２素子層を順次積層する前記ステップの後に、
自己支持構造が形成されるように、前記表示ユニットの表面に誘電体材料をコーティングして前記背板の表面の一部に延在させることと、
少なくとも二つの前記パッドが前記背板から分離されるように、前記誘電体材料がコーティングされていない背板の一方側の表面において犠牲層をエッチングすることと、を含み、
前記犠牲層と前記背板とのエッチングレート比は、１０：１よりも大きく、かつ、前記犠牲層と前記自己支持構造とのエッチングレート比は、１０：１よりも大きい、
ことを特徴とする請求項２９に記載の製造方法。

【請求項31】

少なくとも二つの駆動回路、入力インターフェース及び出力インターフェースを含むマイクロディスプレイ背板と、
前記マイクロディスプレイ背板に設けられる表示領域であって、少なくとも二つの請求項１～１９のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニットを含む表示領域と、
各前記表示ユニットの共通カソードにそれぞれ電気的に接続される周囲共通カソードと、を含む、
ことを特徴とするマイクロディスプレイ。

【請求項32】

少なくとも二つのアノードパッド及び少なくとも一つのカソードパッドを含む個別素子背板と、
前記個別素子背板に設けられる素子本体であって、少なくとも二つの請求項１、１９～２１のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニットを含む素子本体と、を含む、
ことを特徴とする個別素子。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【発明の詳細な説明】

【技術分野】

【0001】

本願は、半導体装置の技術分野に関し、特に半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子に関する。

【背景技術】

【0002】

Ｍｉｃｒｏ ＬＥＤ表示技術とは、ミクロンオーダの自己発光ＬＥＤを発光画素ユニットとして駆動パネルに組み立てて高密度のＬＥＤアレイを形成する表示技術を指す。Ｍｉｃｒｏ ＬＥＤチップは、小型、高集積及び自己発光などの特性があるため、表示に関してはＬＣＤやＯＬＥＤに比べて輝度、解像度、コントラスト、エネルギ消費、耐用年数、応答速度及び熱安定性などにおいてより大きな利点を有する。Ｍｉｃｒｏ ＬＥＤの用途は、フラットパネル表示からＡＲ／ＶＲ／ＭＲ、空間表示、フレキシブル透明表示、ウェアラブル／埋め込み型光電素子、光通信／光相互接続、医療検出、スマートカーライトなどの多くの分野に拡大されている。このために、業界の技術者は、常にＭｉｃｒｏ ＬＥＤ表示技術を最適化している。

【0003】

Ｍｉｃｒｏ ＬＥＤ表示技術が上記分野に適用される場合、通常、フルカラー表示の需要がある。公開された中国特許ＣＮ２０１８８００１９４３５には、マイクロＬＥＤの層を積層することによって半導体素子を製造する方法が開示されている。図１に示すように、当該半導体構造は、集積マルチカラーＬＥＤ表示パネルのいくつかの画素の断面図である。図１からわかるように、マイクロＬＥＤ１４０ＲＧＢは、背板及び画素ドライバの頂部に積層された異なる層１５５Ｒ、１５５Ｇ及び１５５Ｂに含まれる。一実施形態において、最下層１５５Ｒは、赤色マイクロＬＥＤ１４０Ｒを含み、中間層１５５Ｇは、緑色マイクロＬＥＤ１４０Ｇを含み、最上層１５５Ｂは、青色マイクロＬＥＤ１４０Ｂを含む。したがって、当該特許は、本質的には水平に配置されるＲＧＢ三色方式である。

【0004】

当業者は、水平に配置される画素ユニットの場合、画素面積におけるソース有領域の発光体の割合が発光体のサイズを大幅に制限し、発光面積に影響を与えると同時に、Ｍｉｃｒｏ－ＬＥＤ素子はサイズの減少に伴い、外部量子効率（ＥＱＥ）が急激に低下し、特にソース有領域の直径が１０μｍ以下に低下するときに低下が非常に激しくなるというサイズ効果があることを知っておく必要がある。また、ソース有領域のサイズが小さくなるとき、同じ電流密度の場合、ソース有領域のサイズが小さいほどＥＱＥが低くなり、ソース有領域のサイズが２０μｍ以下である場合にＥＱＥ減衰がより深刻になる。

【0005】

したがって、従来技術に採用された画素水平アレイ配置又は本質的水平アレイ配置の積層方式は、発光面積及び外部量子効率があまり理想的ではない。

【0006】

したがって、マルチカラー表示を実現し、かつ、ソース有領域のサイズの割合を効果的に増やすことができる画素ユニットを見つける必要がある。

【発明の概要】

【0007】

本願の目的は、ソース有領域の面積の割合が大きいマルチカラー表示を実現することができる半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子を提供することにある。

【0008】

上記出願目的を実現するために、本願の第１態様によれば、背板と、
前記背板に設けられる表示ユニットであって、順次垂直に積層される第１素子層及び第２素子層を含み、前記第２素子層は、前記背板から離間した前記第１素子層の一方側の表面に設けられ、前記第１素子層及び前記第２素子層は、それぞれ前記背板に接続される表示ユニットと、
前記表示ユニットの各素子層にそれぞれ接続される共通カソードと、を含む半導体素子用画素ユニットが提供される。

【0009】

好適実施形態において、前記共通カソードは、共通カソード本体と、それぞれ前記共通カソード本体に接続される第１接続部及び第２接続部とを含み、
前記第１接続部は、前記第１素子層に接続され、
前記第２接続部は、前記第２素子層に接続される。

【0010】

好適実施形態において、前記背板には、少なくとも二つのアノードを含む駆動回路が設けられ、
いずれか一つの前記アノードは、対応する素子層に接続され、
少なくとも二つの前記アノードは、いずれも前記背板における前記表示ユニットの投影範囲に位置し、
前記共通カソードは、外部カソードに接続される。

【0011】

好適実施形態において、前記第１素子層は、順次設けられる第１接合層、第１化合物発光層及び絶縁被覆層を含み、
前記第１化合物発光層は、前記背板から離間した前記第１接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する。

【0012】

好適実施形態において、前記第１接合層は、導電材料からなり、
前記背板と前記第１接合層との間には、第１絶縁層が設けられ、
前記第１絶縁層には、少なくとも一つの第１貫通孔が形成され、
前記第１接合層は、前記第１貫通孔を通過して対応する第１アノードに接続される。

【0013】

好適実施形態において、前記共通カソードは、前記表示ユニットの内部に設けられ、又は、
前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームであり、前記第１接続部及び前記第２接続部は、前記表示ユニットの内部に設けられる。

【0014】

好適実施形態において、前記第１接合層は、絶縁材料からなり、
前記第１素子層は、前記第１接合層と前記第１化合物発光層との間に設けられる第１Ｐ型オーミックコンタクト層をさらに含み、
前記第１Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの、前記共通カソードに接触しない第１Ｐ型オーミックコンタクト層延在部を含み、
前記第１素子層は、一端が対応する第１アノードに接続され、自由端が前記第１接合層を通過して前記第１Ｐ型オーミックコンタクト層延在部に接続される第１電気接続構造をさらに含む。

【0015】

好適実施形態において、前記共通カソード本体は、前記表示ユニットの周方向に設けられる金属包囲フレームである。

【0016】

好適実施形態において、前記第１接続部は、前記第１化合物発光層に接続される。

【0017】

好適実施形態において、前記第１素子層は、前記第１接合層から離間した前記第１化合物発光層の一方側の表面に設けられる第１カソードオーミックコンタクト層をさらに含み、
前記第１接続部は、前記第１カソードオーミックコンタクト層に接続される。

【0018】

好適実施形態において、前記第２素子層は、前記第２接合層、前記第２化合物発光層及び絶縁被覆層を含み、
前記第２化合物発光層は、前記第１素子層から離間した前記第２接合層の一方側の表面に設けられ、
前記絶縁被覆層は、前記第１接合層及び前記第１化合物発光層を被覆する。

【0019】

好適実施形態において、前記第２接合層は、透明導電材料又は透明半導体材料からなり、
前記第２素子層は、一端が前記背板の第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第２電気接続構造をさらに含む。

【0020】

好適実施形態において、前記第２電気接続構造は、一端が対応する第２アノードに接続され、他端が前記第１素子層を通過して前記第２接合層に接続される第１金属柱を含み、又は、
前記第２電気接続構造は、前記第１絶縁層を通過して対応する第２アノードに接続される第１接続層及び前記第１接続層に接続されるとともに前記第２接合層に接続される第１金属柱を含む。

【0021】

好適実施形態において、前記第２接合層は、透明絶縁材料からなり、
前記第２素子層は、前記第２接合層と前記第２化合物発光層との間に設けられる第２Ｐ型オーミックコンタクト層を含み、
前記第２Ｐ型オーミックコンタクト層は、前記共通カソードに向かって延在するものの前記共通カソードに接触しない第２Ｐ型オーミックコンタクト層延在部を含み、
前記第２素子層は、一端が対応する第３アノードに接続され、自由端が前記第１素子層を通過して前記第２Ｐ型オーミックコンタクト層延在部に接続される第３電気接続構造をさらに含む。

【0022】

好適実施形態において、前記第１化合物発光層と前記第２化合物発光層とに用いられる化合物発光材料は、同じであり、
前記第１素子層と前記第２素子層とは、直列又は並列に設けられるように同一アノードに接続される。

【0023】

好適実施形態において、前記表示ユニットは、前記第１素子層から離間した前記第２素子層の一方側に積層して設けられる第３素子層をさらに含み、
前記第３素子層は、前記背板の第３アノードに接続され、
前記共通カソードは、前記共通カソード本体に接続される第３接続部をさらに含み、
前記第３接続部は、前記第３素子層に接続される。

【0024】

好適実施形態において、前記共通カソードの厚さは、前記背板に近接する一端から他端に向かって減少する。

【0025】

好適実施形態において、前記背板から離間した前記表示ユニットの一方側に積層される光学強化構造をさらに含む。

【0026】

好適実施形態において、前記背板には、Ｎ個のアノードパッド及び一つのカソードパッドが設けられ、
前記アノードパッドの一部及び前記カソードパッドの一部は、それぞれ前記背板内に設けられ、Ｎ≧１であり、
いずれか一つの前記アノードパッドは、対応する素子層に接続され、
前記カソードパッドは、前記共通カソードを介して各素子層にそれぞれ接続される。

【0027】

好適実施形態において、前記表示ユニットは、前記背板と分離して設けられ、かつ、少なくとも二つの前記パッドは、前記背板と分離して設けられ、
前記素子本体及び前記背板の一部を被覆する自己支持構造をさらに含む。

【0028】

好適実施形態において、前記自己支持構造は、順次接続される被覆部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、又は、
前記自己支持構造は、順次接続される被覆部、第２接続部及び固定部を含み、前記被覆部は、前記表示ユニットを被覆し、前記固定部は、前記背板に設けられ、前記第２接続部は、前記背板と分離して設けられる。

【0029】

第２態様によれば、少なくとも一つのアノードが設けられている駆動回路が設けられている背板を準備するステップと、
あらかじめ準備された第１化合物半導体を前記背板に接合し、第１素子層と前記第１素子層に対応する少なくとも一方側の面の第１接続部とを構築し、あらかじめ準備された第２化合物半導体を、前記背板から離間した前記第１素子層の一方側の表面に接合し、第２素子層と前記第２素子層の周方向の少なくとも一方側の面の第２接続部とを構築し、前記第２素子層を前記背板の対応するアノード及び前記第２接続部にそれぞれ接続し、共通カソードが形成されるように前記第２接続部と前記第１接続部とを接続するように表示ユニット及び対応する共通カソードを製造するステップと、を含む半導体素子用画素ユニットの製造方法が提供される。

【0030】

好適実施形態において、前記第１化合物半導体を前記背板に接合する際に導電材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の少なくとも二つのアノードが設けられている表面全面に絶縁材料をコーティングし、少なくとも二つの前記アノードに対応する少なくとも二つの第１貫通孔を形成することと、
接合材料がコーティングされた背板が形成されるように絶縁層をコーティングした後の前記背板の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた第１化合物半導体が形成されるように前記第１化合物半導体の表面全面に導電材料をコーティングすることと、
接合材料がコーティングされた前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む。

【0031】

好適実施形態において、第１素子層及び前記第１素子層の周方向の少なくとも一方側の面に設けられる第１接続部を構築するステップは、
前記第１化合物半導体をパターニング露光及びエッチングし、前記背板のパターンに対応する第１素子層を構築し、残りのアノードに対応する少なくとも一つの第１貫通孔をあらかじめ残すことと、
前記第１接合層から離間した前記第１素子層の一方側の表面に第１カソードオーミックコンタクト層を設けることと、
半導体パターニングコーティングによって少なくとも一つの前記第１貫通孔において前記第１素子層以外の後続の素子層のための少なくとも一つの金属柱を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
残りのアノード及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
残りのアノードの電気接続及び第１接続部が形成されるように、形成された電気貫通孔を充填することと、を含む。

【0032】

好適実施形態において、第１接合層が形成されるように第１化合物半導体と前記背板とを接合することに絶縁材料を用い、あらかじめ準備された第１化合物半導体を前記背板に接合するステップは、
前記背板の表面全面に絶縁材料をコーティングすることと、
第１化合物半導体の表面に第１Ｐ型オーミックコンタクト層を製造し、前記第１Ｐ型オーミックコンタクト層の表面全面に絶縁材料をコーティングすることと、
前記背板と前記第１化合物半導体とを接合することと、
前記第１化合物半導体の基板を除去することと、を含む。

【0033】

好適実施形態において、第１素子層と前記第１素子層の周方向の少なくとも一方側の面に設けられる第１接続部とを構築するステップは、
パターニングエッチングによって、前記背板パターンに対応する第１素子層を構築し、対応する第１Ｐ型オーミックコンタクト層延在部を露出させることと、
パターニングエッチングによって、前記第１Ｐ型オーミックコンタクト層延在部に少なくとも一つの前記アノードに対応する少なくとも一つの第２貫通孔を構築することと、
前記第１化合物半導体を全面に被覆して不動態化することと、
各アノードに対応する電気貫通孔及び前記第１カソードオーミックコンタクト層に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の前記第１化合物半導体をパターニングエッチングすることと、
第１化合物発光層に対応する第１電気接続構造と、第２化合物発光層に対応する第２電気接続構造と、第１化合物発光層に対応する第１接続部とが形成されるように、形成された電気貫通孔を充填することと、を含む。

【0034】

好適実施形態において、前記第２素子層及び前記第２素子層の周方向の少なくとも一方側の面に設けられる第２接続部が完成した後、表示ユニット及び共通カソードを製造するステップは、
あらかじめ準備された第３化合物半導体を、前記第１素子層から離間した前記第２素子層の一方側の表面に接合し、第３素子層及び前記第３素子層の周方向の少なくとも一方側の面に設けられる第３接続部を構築することをさらに含む。

【0035】

第３態様によれば、あらかじめ準備された背板の内部に部分的に設けられ、Ｎ個のアノードパッド及び一つのカソードパッド、Ｎ≧１を含む少なくとも二つのパッドを構築するステップと、
表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿ってそれぞれ対応するアノードパッドに接続され、かつ、いずれも形成された共通カソードを介して前記カソードパッドに接続される第１素子層及び第２素子層を順次積層するステップと、を含む半導体素子用画素ユニットの製造方法が提供される。

【0036】

好適実施形態において、あらかじめ準備された背板に少なくとも二つのパッドを設ける前に、
あらかじめ準備された背板に少なくとも二つのパッドに対応する少なくとも二つのキャビティをエッチングして形成することと、
少なくとも二つのキャビティが形成されている前記背板に犠牲層をコーティングすることと、をさらに含む。

【0037】

好適実施形態において、表示ユニットが形成されるように、少なくとも二つの前記パッドが設けられている背板の一方側に前記背板から離間した方向に沿って第１素子層及び第２素子層を順次積層する前記ステップの後に、
自己支持構造が形成されるように、前記表示ユニットの表面に誘電体材料をコーティングして前記背板の表面の一部に延在させることと、
少なくとも二つの前記パッドが前記背板から分離されるように、前記誘電体材料がコーティングされていない背板の一方側の表面において犠牲層をエッチングすることと、を含み、
前記犠牲層と前記背板とのエッチングレート比は、１０：１よりも大きく、かつ、前記犠牲層と前記自己支持構造とのエッチングレート比は、１０：１よりも大きい。

【0038】

第４態様によれば、少なくとも二つの駆動回路、入力インターフェース及び出力インターフェースを含むマイクロディスプレイ背板と、
前記マイクロディスプレイ背板に設けられる表示領域であって、少なくとも二つの第１態様のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニット又は第２態様のいずれか１項に記載の製造方法によって製造される画素ユニットに含まれる表示ユニットを含む表示領域と、
各前記表示ユニットの共通カソードにそれぞれ電気的に接続される周囲共通カソードと、を含むマイクロディスプレイが提供される。

【0039】

第５態様によれば、少なくとも二つのアノードパッド及び少なくとも一つのカソードパッドを含む個別素子背板と、
前記個別素子背板に設けられる素子本体であって、少なくとも二つの第１態様のいずれか１項に記載の半導体素子用画素ユニットに含まれる表示ユニット又は第３態様のいずれか１項に記載の製造方法によって製造される画素ユニットに含まれる表示ユニットを含む素子本体と、を含む、
ことを特徴とする個別素子。

【0040】

従来技術と比較して、本願は、以下の有益な効果を有する。

【0041】

本願によれば、半導体素子用画素ユニット及び製造方法、マイクロディスプレイ、個別素子が提供される。画素ユニットは、背板を含む。表示ユニットは、背板に設けられる。表示ユニットは、下から上へ順次垂直に積層される第１素子層及び第２素子層を含む。第２素子層は、背板から離間した第１素子層の一方側の表面に設けられる。第１素子層及び第２素子層は、それぞれ背板に接続される。共通カソードは、表示ユニットの各素子層にそれぞれ接続される。本願に係る画素ユニットは、背板に少なくとも二層の素子層を順次垂直に積層することによりマルチカラー表示が実現され、フルカラーを実現するために水平に積層される画素構造と比較して、本願の画素ユニットが占める水平方向のスペースが小さく、画素密度の損失が小さい。さらに、本願の表示ユニットにおいて垂直に積層される各層に共通カソードを採用することで、表示ユニットにおけるカソードの面積の割合を小さくし、発光領域の面積の割合を向上させ、サイズ効果の影響を低減させると同時に、垂直方向における素子層の積層数を向上させ、又は冗長回路を形成することができる。

【0042】

さらに、共通カソード本体は、表示ユニットの周方向に設けられる金属包囲フレームである。本願は、金属包囲フレームを設けることにより、画素内部の各素子層の共通カソードを実現するだけではなく、金属包囲フレームは、すべての画素と共通カソードとの間の接続、すなわちすべての画素の共通カソードを実現すると同時に、当該金属包囲フレームは、画素間の光学的クロストークを阻止するための画素隔離とすることができ、側壁反射鏡の機能を備えている。

【0043】

さらに、共通カソードの厚さは、背板に近接する一端から他端に向かって減少し、拘束型側壁反射構造として倒立碗型周囲カソードを形成する。

【0044】

さらに、本願の画素個別素子は、少なくとも二つのパッドに基づいて外部回路に接続されるものであり、当該個別素子を対象背板に封止して電気接続を行う際に、個別素子自体の性能に影響を与えることが回避されるとともにプロセスが簡素化されるように共晶などの金属溶接を回避することができる。

【0045】

さらに、本願の表示ユニットは、背板と分離して設けられ、かつ、少なくとも二つのパッドは、背板と分離して設けられる。画素ユニットは、自己支持構造をさらに含む。自己支持構造は、表示ユニット及び背板の一部を被覆する。当該画素ユニットは、自己支持構造を設けることにより、表示ユニットと背板とが分離して設けられる場合の構造安定性及び後の使用時におけるアクセスの利便性が実現される。さらに重要なことに、当該構造において、背板は、反復使用することができるため、コストが低減される。

【0046】

さらに、自己支持構造は、順次接続される被覆部、第２接続部及び固定部を含む。被覆部は、表示ユニットを被覆する。固定部は、背板に設けられる。第２接続部は、背板と分離して設けられる。当該構造における自己支持構造によれば、自己支持構造による素子層の固定機能を保証する上で、移動時の外力により被覆部及び固定部が破断した場合の操作の利便性が向上する。さらに重要なことに、破断位置は、被覆部又は固定部ではなく、第２接続部に位置するため、背板又は素子層の損傷が回避される。

【0047】

さらに、本願に係る半導体素子用画素ユニットの製造方法は、素子層を積層して構築する過程において、まず金属柱を構築し、次に不動態化を行い、次に不動態化層をエッチングして電気貫通孔を構築した後に電気接続が形成されるように電気貫通孔を充填する方式を採用している。当該方式は、金属層をエッチングして電気接続を構築する従来の方式と比較して、積層方式における電気接続プロセスの難易度が低下し、特にドライエッチングが難しい金属（銅など）の電気接続構造としての実現可能性が向上する。

【図面の簡単な説明】

【0048】

【図1】背景技術に係る半導体素子の構造を示す概略図である。

【図2】実施例１の画素ユニットの上面図である。

【図3】図２のｘ－ｘ断面の断面図である。

【図4】図２のｙ－ｙ断面の断面図である。

【図5】実施例１の背板の例示的な回路構造を示す概略図である。

【図6】いずれか一つの素子層の回路構造を示す概略図である。

【図7】同じ化合物発光層材料の少なくとも二つの素子層が並列に設けられた回路構造を示す概略図である。

【図8】同じ化合物発光層材料の少なくとも二つの素子層が直列に設けられた回路構造を示す概略図である。

【図9】実施例１の光学強化構造を有する画素ユニットの構造を示す概略図である。

【図10】実施例１の接合材料がコーティングされた背板である。

【図11】実施例１の第１素子層を構築した後の上面図である。

【図12】図１１のｘ－ｘ断面の断面図である。

【図13】図１１のｙ－ｙ断面の断面図である。

【図14】実施例１の電気接続回路を構築した後の上面図である。

【図15】図１４のｘ－ｘ断面の断面図である。

【図16】図１４のｙ－ｙ断面の断面図である。

【図17】実施例１の第１素子層の電気接続が完了した後のｘ－ｘ断面の断面図である。

【図18】実施例１の第１素子層の電気接続が完了した後のｙ－ｙ断面の断面図である。

【図19】実施例１の接合材料としてシリコンが用いられた場合の可視光透過率データである。

【図20】実施例２のｘ－ｘ断面の断面図である。

【図21】実施例２のｙ－ｙ断面の断面図である。

【図22】実施例２の画素ユニットの椀型共通カソードの断面図である。

【図23】実施例３の画素ユニットの上面図である。

【図24】ｙ３－ｙ３の断面図である。

【図25】実施例３の第１層の積層が完了した場合の断面図である。

【図26】実施例３の第２層の積層が完了した場合の断面図である。

【図27】実施例４のマイクロディスプレイの三次元構造を示す概略図である。

【図28】実施例５の画素レベル個別素子の上面図である。

【図29】図２８の画素レベル個別素子（二つの素子層を含む）のＡ－Ａ方向の断面図である。

【図30】図２８の画素レベル個別素子（三つの素子層を含む）のＡ－Ａ方向の断面図である。

【図31】図２８の画素レベル個別素子（三つの素子層を含む）のＢ－Ｂ方向の断面図である。

【図32】実施例５の背板及び少なくとも一つのパッドの上面図である。

【図33】図３２のＢ－Ｂ方向（中実パッド）の断面図である。

【図34】図３２のＢ－Ｂ方向（中空パッド）の断面図である。

【図35】実施例６の画素レベル個別素子（二つの素子層を含む）のＡ－Ａ方向の断面図である。

【図36】実施例６の画素レベル個別素子（二つの素子層を含む）のＢ－Ｂ方向の断面図である。

【図37】実施例６の画素レベル個別素子（三つの素子層を含む）のＢ－Ｂ方向の断面図である。

【図38】実施例６の画素レベル個別素子（三つの素子層を含む）のＢ－Ｂ方向の断面図である。

【発明を実施するための形態】

【0049】

本願の目的、技術的手段及び利点をより明確にするために、以下では、本願の実施例における図面を参照しながら、本願の実施例における技術的手段を明確かつ完全に説明する。明らかに、説明された実施例は、本願の実施例の一部に過ぎず、すべての実施例ではない。本願における実施例に基づき、当業者が創造的な労力を行わずに取得する他のすべての実施例は、いずれも本願の保護範囲に含まれる。

【0050】

なお、本願の説明において、「上」、「下」、「内」、「外」などの用語によって指示された方位又は位置関係は、図面に示された向き又は位置関係に基づくものであり、説明の便宜上及び説明の簡略化のためであり、言及される装置又は要素が特定の方位を有しなければならず、特定の方位で構築及び動作しなければならないことを指示又は暗示するものではないため、本願を限定するものと理解することはできない。また、「第１」、「第２」という用語は、説明目的のみに用いられ、相対的な重要性を指示もしくは暗示し、又は指示された技術的特徴の数を暗黙的に示すものと理解することはではない。したがって、「第１」、「第２」として限定される特徴は、明示的又は暗黙的に、一つ以上の当該特徴を含み得る。なお、本願の説明において、特に断りのない限り、「複数」とは、二つ以上を意味する。

【0051】

なお、本願の説明において、特に明示的な規定及び限定がない限り、「取り付け」、「互いに接続」、「接続」という用語は、広義に理解されるべきである。例えば、固定接続であってもよく、着脱可能な接続であってもよく、又は一体的接続であってもよい。機械的接続であってもよく、電気的接続であってもよい。直接的な接続であってもよく、中間媒体を介した間接的な接続であってもよく、二つの要素の内部の連通であってもよい。当業者にとって、本願における上記用語の具体的な意味は、ケースバイケースで理解され得る。

【0052】

背景技術で述べたように、従来のＭｉｃｒｏ－ＬＥＤ半導体素子は通常、フルカラーを実現するために水平に積層する方式を採用しているが、水平積層によってもたらされる問題は、水平方向に占有されるスペースが大きく発光面積の割合が小さいなどの問題であり、素子の小型化の発展に深刻な影響を及ぼすことになる。このために、本実施例によれば、上記問題を効果的に解決することができる半導体素子用画素ユニット及び製造方法、マイクロディスプレイが提供される。
実施例１

【0053】

図２～４に示すように、本実施例によれば、背板１０、表示ユニット２０及び共通カソード３０を含む半導体素子用画素ユニット１００が提供される。当該画素ユニット１００は、マイクロディスプレイや不可視光検出器などの半導体素子に用いられる。

【0054】

注：図３、図４は、それぞれ図２（上面図）の互いに直交する二つの断面図である。後続の構造図のいずれも現在の構造における上面図又は対応する断面図である。ｘ－ｘ断面は、上面図の水平方向における断面図であり、ｙ－ｙ断面図は、上面図の垂直方向における断面図である。

【0055】

ここで、背板１０には、駆動回路が設けられている。駆動回路には、少なくとも一つのアノードが設けられている。例示的には、駆動回路の回路図は、図５に示される。なお、本実施例の回路図は、簡易な概略図であり、いずれもアクティブ駆動である。当該画素ユニットの内部の回路は、アクティブ、パッシブ又はセミパッシブの制御回路を含むことができる。例示的には、下の図６は、いずれか一つの素子層の回路図である。表示ユニット２０は、背板１０に設けられ、かつ、下から上へ順次垂直に積層される第１素子層２１及び第２素子層２２を含む。第１素子層２１及び第２素子層２２は、それぞれ背板１０の対応するアノードに接続される。したがって、本実施例に係る画素ユニット１００は、垂直積層画素（Ｖｅｒｔｉｃａｌ Ｓｔａｃｋ Ｐｉｘｅｌ，以下、ＶＳＰという）である。共通カソード３０は、表示ユニット２０内に設けられ、かつ、表示ユニット２０の各素子層にそれぞれ接続される。共通カソード３０は、外部カソードに接続される。本実施例の共通カソード３０は、柱状構造又は板状構造の一つであることが好ましい。

【0056】

もちろん、本実施例の垂直方向に積層される素子層の数は、二層を含むがこれに限定されず、三層、四層、あるいはそれ以上であってもよく、かつ、すべての素子層に用いられる化合物発光層の材料は、同じであっても異なっていてもよい。各素子層に用いられる化合物発光層が異なる場合には、フルカラー表示などのマルチカラー表示を実現することができる。二層以上の素子層に同じ化合物発光層が用いられる場合には、光照射強度の強化や冗長構造の形成を実現することができる。もちろん、二つの方式は、同一表示ユニット２０に共存することができ、本実施例ではこれを限定しない。

【0057】

説明を便利にするために、本実施例において、表示ユニット２０は、第１素子層２１、第２素子層２２及び第３素子層２３を含み、かつ、第１素子層２１は、赤色光（Ｒ）を発光し、第２素子層２２は、緑色光（Ｇ）を発光し、第３素子層２３は、青色光（Ｂ）を発光し、すなわちＲ、Ｇ、Ｂフルカラー画素が実現される。例えば、第１素子層２１には、赤色のＩｎＧａＮ化合物エピタキシが用いられ、第２素子層２２には、緑色のＩｎＧａＮ化合物エピタキシが用いられ、第３素子層２３には、青色のＩｎＧａＮ化合物エピタキシが用いられる。

【0058】

具体的には、背板１０は、薄膜トランジスタ（ＴＦＴ）、低温ポリシリコン（ＬＴＰＳ）、ＣＭＯＳ集積回路、高電子移動度トランジスタ（ＨＥＭＴ）の一つである。説明を便利にするために、本実施例では、ＣＭＯＳ集積回路を例としてさらに詳細に説明するが、これに限定されるものではない。さらに、背板１０が含む少なくとも二つのアノード（アノード貫通孔）は、均一に配置され、かつ、少なくとも二つのアノードは、いずれも背板１０における表示ユニット２０の投影範囲に位置する。少なくとも二つのアノードは、均一に配置される。三つの素子層の実施形態において、可能な配置方式は、同一直線上に分布され、又は品字状をなして分布されることなどである。あらかじめ設定された数のアノードは、背板１０の縁部、頂角、中央又は中心に設けられてもよい。本実施例では、背板１０に設けられるアノード貫通孔の数を限定せず、かつ、アノード貫通孔の数の増加により、より多くのＶＳＰ積層又は冗長回路の形成を実現することができる。なお、共通カソード３０と駆動回路との接続が実現されるように、背板１０にカソード（カソード貫通孔）が設けられてもよい。

【0059】

さらに、背板１０は、少なくとも一つのアノードを覆う少なくとも一つのトップメタルを含む。もちろん、背板１０は、トップメタルを含まなくてもよく、本実施例ではこれを限定しない。

【0060】

また、背板１０は、その上面に設けられ、少なくとも一つのアノードを対応して覆い、又は露出させる原位置反射鏡を含む。当該原位置反射鏡は、金属、アルミニウム、金、銀などであってもよく、酸化ケイ素と酸化チタンの積層、酸化ケイ素とアルミナ、酸化ケイ素と窒化ケイ素など、屈折率の異なる二つ以上の薄膜が積層されるブラッグ反射層であってもよく、銀と酸化ケイ素、アルミニウムとアルミナ、金と酸化ケイ素などの少なくとも一つの組み合わせなど、金属と誘電体が積層されるＯＤＲ全反射鏡であってもよい。例えば、金属アルミニウム２５０ｎｍと酸化ケイ素１５０ｎｍ（ターゲット波長６２０ｎｍ、１／４は１５０ｎｍ）の積層は、一部の可視光波長範囲で優れた反射率を有する。

【0061】

原位置反射鏡は、円形、三角形、四角形、五角形、六角形、八角形などの多角形構造であってもよく、常開接点を回避する複合多角形であってもよい。当該多角形は、画素境界に内接されてもよく、境界から一定の長さだけ縮小されてもよい。

【0062】

さらに、図２～４に示すように、本実施例の共通カソード３０は、共通カソード本体３１と、それぞれ共通カソード本体３１に接続される第１接続部３２、第２接続部３３及び第３接続部３４とを含む。第１接続部３２は、第１素子層２１に接続され、第２接続部３３は、第２素子層２２に接続され、第３接続部３３は、第３素子層２３に接続される。

【0063】

具体的には、第１素子層２１は、下から上へ順次設けられる第１接合層２１１、第１化合物発光層２１２及び絶縁被覆層２４を含む。第１化合物発光層２１２は、背板１０から離間した第１接合層２１１の一方側の表面に設けられ、絶縁被覆層２４は、第１接合層２１１及び第１化合物発光層２１２を被覆する。

【0064】

好ましくは、絶縁被覆層２４は、酸化ケイ素、窒化ケイ素、アルミナなどの無機誘電体材料又はＳＵ８、ポリイミドなどの有機誘電体材料などであってもよく、本実施例ではこれを限定しない。

【0065】

第１接合層２１１には、導電材料又は絶縁材料が用いられる。本実施例において、前記第１接合層２１１は、導電材料からなる。背板１０と第１接合層２１１との間には、第１絶縁層２１４が設けられている。第１絶縁層２１４には、少なくとも一つの第１貫通孔が形成されている。第１接合層２１１は、画素積層の底部で短絡が発生する状況が回避されるように、第１貫通孔を通過して対応する第１アノード１３に接続される。第１接合層２１１に用いられる導電材料は、ＩＴＯ、ＺｎＯ、ＧａＰ、ＧａＡｓ、ＧａＮなどの化合物材料であってもよく、Ａｕ、Ａｌ、Ｃｕなどの金属材料又はＳｉなどの半導体材料、ＳＵＢ、ＢＣＢなどの有機誘電体材料などであってもよい。また、第１接合層２１１は、光透過性の要件を有していないため、透明又は不透明の導電材料のいずれを用いてもよく、ここでは限定しない。用いられる第１接合層２１１は、ＳｉＯ２膜であってもよく、かつ、ＳｉＯ２膜の厚さは、１００±５ｎｍである。

【0066】

これに基づいて、第１化合物発光層２１２は、第１化合物半導体を介して背板１０に接合され、基板を除去することによって得られる。

【0067】

本実施例において、第１化合物半導体は、Ｐ ｃｏｎｔａｃｔ面にＰ型オーミックコンタクトを形成する。Ｐ型オーミックコンタクト材料は、ＩＴＯなどの透明導電材料であってもよく、Ａｕ、Ｚｎ、Ｂｅなどの金属材料の積層又は合金であってもよい。Ｐ ｃｏｎｔａｃｔ面には、蒸着、スパッタリングなどによりＩＴＯコーティングを行い、かつ、ＩＴＯ膜の厚さが５００ｎｍであり、Ｎ２環境下において５００℃の高温でアニールすることによりオーミックコンタクトが形成されることが好ましい。もちろん、当該化合物表面のＰ ｃｏｎｔａｃｔコーティングコンタクト層の厚さとコンタクトが形成される条件は、必要に応じて調整して変更することができる。

【0068】

例示的には、基板がＮ－ＧａＡｓで、赤色光がＡｌＧａＩｎＰ系の場合、構造は、下記表１に示される。

【0069】

【表1】

【0070】

ＩｎＧａＮ系の場合、構造図は、下記表２又は表３に示すことができ、かつ、これら二つは、同時に青色光や緑色光などの波長化合物構造とすることができる。

【0071】

【表2】

【0072】

【表3】

【0073】

さらに、第１接続部３２は、第１化合物発光層２１２に接続される。好適実施形態において、第１素子層２１は、第１カソードオーミックコンタクト層２１５をさらに含む。第１カソードオーミックコンタクト層２１５は、第１接合層２１１から離間した第１化合物発光層２１２の一方側の表面に設けられる。第１接続部３２は、第１カソードオーミックコンタクト層２１５に接続されるとともに、第１カソードオーミックコンタクト層２１５を介して第１化合物発光層２１２に電気的に接続される。さらに、本実施例の第１接続部３２は、垂直に設けられる。

【0074】

図４に示すように、本実施例の共通カソード３０は、当該第１化合物発光層２１２の表面から上へ垂直に設けられ、後続の第２接続部３３及び第３接続部３４は、いずれも水平に設けられる。

【0075】

引き続き図３及び図４を参照して、第２素子層２２は、第２接合層２２１、第２化合物発光層２２２及び絶縁被覆層２４を含む。第２化合物発光層２２２は、第１素子層２１から離間した第２接合層２２１の一方側の表面に設けられる。絶縁被覆層２４は、第２接合層２２１及び第２化合物発光層２２２を被覆する。

【0076】

第２接合層２２１には、導電材料又は絶縁材料が用いられてもよいが、第１素子層２１の赤色光を透過させるために、第２接合層２２１には、透明材料が用いられる。例示的には、本実施例の第２接合層２２１は、透明導電材料又は透明半導体材料からなる。

【0077】

これに基づいて、第２素子層２２は、背板１０の対応する第２アノード１４との電気接続を実現するための第２電気接続構造２５をさらに含む。第２電気接続構造２５は、一端が背板１０に露出された対応する第２アノード１４に接続され、他端が第１素子層２２を通過して第２接合層２２１に接続される。

【0078】

さらに、第２電気接続構造２５の実現方式は、様々である。一実現方式において、第２電気接続構造２５は、第１金属柱２５１を含む。第１金属柱２５１は、一端が対応する第２アノード１４に接続され、他端が第１素子層２１を通過して第２接合層２２１に接続される。別の実現方式において、第２電気接続構造２５は、第１接続層２５２と、第１接続層２５２に接続される第１金属柱２５１とを含む。第１接続層２５２は、第１絶縁層２１４を通過して対応する第２アノード１４に接続される。第１金属柱２５１は、第２接合層２２１に接続される。ここで、第１接続層２５２は、エッチングによって素子が構築されるときに残された第２アノード１４を覆う接合材料によって形成されてもよく、露出された第２アノード１４の貫通孔が形成されるようにエッチングによって素子が構築された後、半導体パターニングコーティングプロセス製造によって事前に製造して形成されてもよい。

【0079】

前述したように、第１化合物発光層２１２と第２化合物発光層２２２とに用いられる化合物発光材料が同じである場合、第１素子層２１と第２素子層２２とは、直列又は並列に設けられるように同一アノードに接続される。わかるように、Ｎ（Ｎ≧２）層の化合物ＶＳＰ積層で、少なくとも二つの素子層に用いられる化合物発光材料が同じである場合、これら二つの素子層は、垂直方向の冗長構造として、性能強化及び冗長として画素歩留まり保証を実現することができ、かつ、少なくとも二つの当該素子層には、画素内で共通アノード及び共通カソード電気接続が採用される。

【0080】

例示的には、フルカラーマイクロディスプレイの画素ユニットにおいて、同じ化合物発光層の二つの素子層が並列に接続された場合の駆動回路は、図７に示され、同じ化合物発光層の二つの素子層が直列に接続された場合の駆動回路は、図８に示される。

【0081】

なお、本実施例の第２電気接続構造２５と第１素子層２１とは、非接触状態にあるため、背板１０における第１素子層２１と第２素子層２２の投影には、ある程度の重なりとずれ部分が存在する。ずれ部分は、第２電気接続構造２５及び共通カソード３０の垂直方向における配置に用いられる。

【0082】

好適実施形態において、第２素子層２２は、第２カソードオーミックコンタクト層をさらに含む。第２カソードオーミックコンタクト層は、第２接合層２２１から離間した第２化合物発光層２２２の一方側の表面に設けられる。第２接続部３３は、第２カソードオーミックコンタクト層に接続される。第２接続部３３は、水平に設けられることがさらに好ましい。

【0083】

第１素子層２１と同様に、第２化合物発光層２２２が設定される前提において、第２素子層２２の絶縁被覆層２４と第１素子層２１の絶縁被覆層２４とは、材料が一致しており、これについて本実施例では具体的な説明を省略する。

【0084】

第１素子層２１及び第２素子層２２と同様に、第３素子層２３は、第１素子層２１から離間した第２素子層２２の一方側に積層して設けられる。第３素子層２３は、背板１０の第３アノードに接続される。共通カソード３０は、共通カソード本体３１に接続される第３接続部３４をさらに含む。第３接続部３４は、第３素子層２３に接続される。

【0085】

具体的には、第３素子層２３は、同様に第３接合層２３１、第３化合物発光層２３２、絶縁被覆層２４、第４電気接続構造２６及び第３カソードオーミックコンタクト層を含む。また、第３接合層２３１は、透明導電材料（ＩＴＯなど）からなる。第４電気接続構造２６は、一端が第３接合層２３１に接続され、他端が第１素子層２１及び第２素子層２２を通過して背板１０の第３アノード１５に接続される。共通カソード３０が含む第３接続部３４は、第３カソードオーミックコンタクト層２３３を介して共通カソード本体３１に接続されることが好ましい。これにより、第１素子層２１、第２素子層２２及び第３素子層２３の共通カソード３０が実現される。

【0086】

なお、本実施例の第４電気接続構造２６と第１素子層２１及び第２素子層２２とは、いずれも非接触状態であるため、背板１０における第３素子層２３と、第２素子層２２及び第１素子層２１の投影には、それぞれある程度の重なりとずれ部分が存在する。ずれ部分は、第３カソードオーミックコンタクト層２３３、第４電気接続構造２６及び共通カソード３０の垂直方向における配置に用いられ、かつ、ずれ部分の面積の割合が小さい。

【0087】

そこで、本実施例の共通カソード３０は、表示ユニット２０内に設けられる。隣接する画素ユニット１００との間の共通カソード３０を実現するために、表示ユニット２０の最上層には、導電膜が設けられる。隣接する画素ユニット１００間の導電膜の接続によって外部カソードを共通させることで、表示ユニット２０におけるカソードの面積の割合が小さくなり、発光領域の面積の割合が向上する。

【0088】

画素ユニット１００は、背板１０から離間した画素ユニット１００の一方側の表面に積層される光学強化構造４０をさらに含むことが好ましい。具体的には、図９に示すように、ＶＳＰによって複数の素子層を積層した後、ＶＳＰによって引き続き偏光鏡、レンズなどの光学強化構造４０を積層する。レンズは、ＳＵ８、ポリイミドなどの有機材料であってもよく、酸化ケイ素、アルミナなどの無機材料であってもよい。

【0089】

したがって、本実施例に係る画素ユニットは、背板に少なくとも二層の素子層を順次垂直に積層することによりマルチカラー表示が実現され、フルカラーを実現するために水平に積層される画素構造と比較して、本願の画素ユニットが占める水平方向のスペースが小さく、画素密度の損失が小さい。さらに、本願の表示ユニットにおいて垂直に積層される各層に共通カソードを採用することで、表示ユニットにおけるカソードの面積の割合を小さくし、発光領域の面積の割合を向上させ、サイズ効果の影響を低減させると同時に、垂直方向における素子層の積層数を向上させ、又は冗長回路を形成することができる。

【0090】

本実施例の半導体素子用画素ユニットに対応して、本実施例によれば、以下のステップを含む半導体素子用画素ユニットの製造方法がさらに提供される。

【0091】

Ｓ１において、少なくとも一つのアノードが設けられている駆動回路が設けられている背板１０を準備する。前述した画素ユニット１００に対応して、本実施例の背板１０は、ＣＭＯＳ背板である。

【0092】

Ｓ２において、あらかじめ準備された第１化合物半導体を背板１０に接合し、第１素子層２１と第１素子層２１に対応する第１接続部３２とを構築し、あらかじめ準備された第２化合物半導体を、背板１０から離間した第１素子層２１の一方側の表面に接合し、第２素子層２２と、対応する第２接続部３３とを構築し、第２素子層２２を背板１０の対応するアノード及び第２接続部３３にそれぞれ接続し、外部カソードに接続される共通カソードが形成されるように第２接続部３３と第１接続部３２とを接続するように表示ユニット２０及び対応する共通カソード３０を製造する。

【0093】

本実施例において、第１接合層が形成されるように第１化合物半導体と背板１０とを接合することにＩＴＯなどの導電材料が用いられる。化合物半導体は通常、ウェハ又はウェハからカットされた適切なサイズの領域である。ウェハを例として、当該化合物ウェハは、二つ以上の元素によって特定の原子比で形成された化合物であり、特定のバンドギャップやバンド構造などの半導体特性を有する。結晶態無機化合物（ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族化合物半導体など）、有機化合物（有機半導体など）及び酸化物半導体などが含まれる。その基板材料は、ＧａＡｓ、ＧａＮ、Ｓｉ、ＳＩＣ、Ｓａｐｐｈｉｒｅなどであってもよい。次に化合物の表面に電気的に接触する層を製造して形成し、かつ、後続のＶＳＰによる化合物積層では、任意に組み合わせることができる。

【0094】

これに基づいて、ステップＳ２は、具体的には、以下を含む。

【0095】

Ｓ２１において、背板１０の少なくとも二つのアノードが設けられている表面全面に絶縁材料（ＳｉＯ２など）をコーティングし、少なくとも二つのアノードに対応する少なくとも二つの第１貫通孔を形成する。

【0096】

Ｓ２２において、接合材料がコーティングされた背板１０が形成されるように絶縁層をコーティングした後の背板１０の表面全面に導電材料ＩＴＯをコーティングし、全面ＩＴＯコーティングを３６０±１０ｎｍとする。もちろん、ステップＳ２２の前に、好適実施形態において、背板１０の表面に原位置反射鏡又は、アノード貫通孔に対応するトップメタルを設けてもよい。例示的な実施形態は、図１０に示すように、高温ＩＴＯアニール又はコーティング過程における加熱によってＩＴＯの光電特性を最適化し、次いでＣＭＰプロセスによってＩＴＯの凹凸表面を平坦化処理し、表面粗さが０．１～５ｎｍの範囲であることが要求される。

【0097】

Ｓ２３において、接合材料がコーティングされた第１化合物半導体が形成されるように前記第１化合物半導体の表面全面に導電材料をコーティングする。具体的には、第１化合物半導体のＰ面全面にＮｉ（５ｎｍ）Ａｕ（１０ｎｍ）を積層し、Ｐコンタクト層が形成されるように高温アニールによってオーミックコンタクトを形成し、蒸着、スパッタリングなどによりＰコンタクト層の表面にＩＴＯコーティングを行い、ＩＴＯ膜厚を５００±１０ｎｍとする。その後、ＩＴＯの光電特性が最適化されるようにＮ２環境下において５００℃の高温でアニールしてオーミックコンタクトを形成し、次いで、化学機械研磨（ＣＭＰ）プロセスによってＩＴＯの凹凸表面を平坦化処理し、表面粗さが０．１～５ｎｍの範囲であることが要求される。もちろん、当該化合物表面のＰ ｃｏｎｔａｃｔコーティングコンタクト層の厚さとコンタクトが形成される条件は、必要に応じて調整して変更することができ、本実施例ではこれを限定しない。

【0098】

Ｓ２４において、接合材料がコーティングされた背板１０と第１化合物半導体とを接合する。

【0099】

Ｓ２５において、図１１～１３に示すように、第１化合物半導体と背板１０との接合が完了するように第１化合物半導体の基板を除去する。

【0100】

具体的には、本実施例では、ＩＴＯ表面を洗浄又は表面賦活化によって処理する。一実施形態において、Ａｒプラズマによって処理した後にアンモニア浸漬によって表面を活性化し、次いで、背板１０と第１化合物半導体とを接合し、接合した後に化合物基板を除去し、化合物Ｎ ｃｏｎｔａｃｔをエッチング法により露出させる。当該接合は、非整列接合であってもよく、整列接合であってもよい。対象化合物がウェハからカットされた部分領域である場合には、ファンアウト封止タイプにより接合することができる。例えば、第１層の化合物半導体がＡｌＧａＩｎＰ四級化合物である場合、接合した後にアンモニアと過酸化水素の混合液によって基板を除去し、塩酸腐食によりＮ ｃｏｎｔａｃｔ層を露出させる。

【0101】

第１素子層２１と、第１素子層２１の周方向の少なくとも一方側の面に設けられる第１接続部３２の構築が完了した後、具体的には、以下を含む。Ｓ２６において、第１化合物半導体をパターニング露光及びエッチングし、背板１０のパターンに対応する第１素子層２１を構築し、残りのアノードに対応する少なくとも一つの第１貫通孔をあらかじめ残す。第１素子層２１は、第１接合層２１１及び第１化合物発光層２１２を含む。

【0102】

Ｓ２７において、第１接合層から離間した第１素子層２１の一方側の表面に第１カソードオーミックコンタクト層２１５を設ける。具体的には、第１カソードオーミックコンタクト層２１５は、Ａｕ、Ｇｅ、Ｎｉなどの金属の積層又は合金材料であってもよい。

【0103】

なお、化合物ＶＳＰの積層を行う場合には、上記ステップＳ２６、Ｓ２７の順序は限定されず、第１素子層２１の構築を先に行ってもよく、第１カソードオーミックコンタクト層２１５の構築を先に行ってもよい。

【0104】

具体的には、図１１に示すように、下方の半円形の充填領域は、第１カソードオーミックコンタクト層２１５であり、後続の二層積層されたアノード（第２アノード１４、第３アノード１５）をパターニングエッチングプロセスによって露出させ、かつ、アノードの露出は、背板１０又は導電性接合材料に直接露出させることができる。説明を便利にするために、本実施例では、背板１０へのアノードの露出を例としてさらに説明する。

【0105】

Ｓ２８において、半導体パターニングコーティングによって少なくとも一つの第１貫通孔において第１素子層２１以外の後続の素子層のための少なくとも一つの金属柱２５１を構築する。

【0106】

Ｓ２９において、第１化合物発光層２１２を全面に被覆して不動態化する。被覆して不動態化するのに用いられる絶縁材料は、酸化ケイ素、窒化ケイ素、アルミナなどの無機誘電体材料又はＳＵ８、ポリイミドなどの有機誘電体材料であってもよい。例えば、ＳＵ８などのシリコンのスピンコーティングによって不動態化が完了する。

【0107】

Ｓ２１０において、残りのアノード及び第１カソードオーミックコンタクト層２１５に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の第１化合物発光層２１２をパターニングエッチングする。残りのアノードを後続の積層層のアノード（第２アノード１４、第３アノード１５）とする。詳細は、図１４～１６に示される。

【0108】

Ｓ２１１において、残りのアノードの電気接続及び第１接続部３２が形成されるように、形成された電気貫通孔を充填する。当該第１接続部３２は、図１７及び図１８に示すように、一部を含む。

【0109】

ステップＳ２１１は、具体的には、金属蒸着、スパッタリング、電気めっき、化学めっきなどにより、金属Ａｌ、Ｔｉ、Ｗ、Ａｕ、Ｎｉ又はＣｕの膜層単体、合金又は積層を全面に充填し、次いで、第１カソードオーミックコンタクト層２１５の電気貫通孔の充填と後続の素子層の電気接続（すなわち、第２電気接続構造２５及び第４電気接続構造２６など）が完了するように金属によって被覆された酸化ケイ素をＣＭＰによって露出させることを含む。

【0110】

なお、上記ステップＳ２８～Ｓ２１１は、集積回路分野におけるダマシンプロセスを参考にして電気接続構造の構築を行い、金属層をエッチングして電気接続を構築する従来の方式と比較して、積層方式における電気接続の構築プロセスの難易度が低下し、特にドライエッチングが難しい金属（銅など）の電気接続構造としての実現可能性が向上する。

【0111】

ステップＳ２１１において第１素子層２１の構築が完了した後、図２～４に示すように、同様の方法により、引き続き第２素子層２２及び第３素子層２３を構築する。

【0112】

具体的には、第１層の積層は、Ａｕ、Ｃｕなどの不透光材料を選択することができるが、Ｎ（Ｎ≧２）層の積層から、用いられる接合薄膜は、Ｎ－１層の化合物に合わせる必要があり、Ｎ－１層の化合物半導体によって放出される光の波長を透過できるように保証すると同時に、Ｎ－１層の化合物の光をスクリーニングして特定の波長帯域の光を選択して透過させることができる。また、第Ｎ層の接合材料は、Ｎ又はＮ＋１層に偏光、反射などの光学強化機能を有してもよい。第Ｎ層の接合層は、透明でなければならず、ＩＴＯ、ＺｎＯ、ＧａＰ、ＧａＡｓ、ＧａＮなどの化合物材料などの導電性のものであってもよく、ＳｉＯ２、Ｔｉ２Ｏ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮなどの誘電体材料の単層又は積層ペア、又はＳＵ８、ＢＣＢなどの有機材料、又はＡｇ、Ｓｉなどの厚さが２０ｎｍ以内のときに一定の透過率を備える極薄の厚さのときに光を透過できる材料を含む非導電性のものであってもよい。一実施例において、２０ｎｍのＳｉが用いられ、可視光透過率データの一部は、図１９に示される。

【0113】

具体的には、第２化合物発光層は、緑色光ＩｎＧａＮ材料であり、カソードオーミックコンタクト材料は、Ｃｒ、Ａｌ、Ｔｉ、Ｎｉなどの一つ以上であってもよい。第３化合物発光層は、ＩｎＧａＮ青色光エピタキシであり、図２～４に示すように、素子製造及び電気接続後の断面図は、それぞれ上面図のＸ軸とＹ軸に対応する。

【0114】

さらに好ましくは、第Ｎ（Ｎ≧２）層の接合薄膜は、Ｎ－１層の光をスクリーニングすることができる酸化ケイ素、酸化チタンの積層を含む。例えば、Ｎ－１層は、光出力範囲が６００～６５０ｎｍである赤色光である場合、Ｎ層の接合薄膜による光のスクリーニングにより、透過する光を６２０～６３０ｎｍの波長に制御することができる。又は、第Ｎ（Ｎ≧２）層の接合薄膜は、Ｎ層の光を反射することができる酸化ケイ素、アルミナの積層を含む。Ｎ層は、緑色であり、ＩＴＯ接合が採用される場合、５２５ｎｍ波長の反射率は２０％未満である。又は、１５０ｎｍのアルミナと１８０ｎｍの酸化ケイ素を導入することにより、５２５ｎｍ波長の反射率は、３０％を超えることができる。
実施例２

【0115】

図２０及び図２１に示すように、本実施例によれば、別の半導体素子用画素ユニット１００が提供される。当該画素ユニット１００は、実施例１の画素ユニット１００と構造が類似しており、本実施例の共通カソード本体３１は、表示ユニット２０の周方向に設けられる金属包囲フレームである点で相違する。金属包囲フレームの材質は、アルミニウムなどの金属であってもよい。

【0116】

当該相違において、各素子層（２１、２２、２３）と共通カソード本体３１とを接続する第１接続部３２、第２接続部３３及び第３接続部３３は、現在の素子層の上面が位置する平面のいずれかの方向に位置しているため、背板１０における第１接続部３２、第２接続部３３及び第３接続部３４の投影は、重なっても重ならなくてもよい。

【0117】

金属包囲フレームの各側面は、いずれも隣接する二つの画素ユニット１００によって共有されることが好ましい。これにより、画素ユニットにおける共通カソード３０の面積の割合がさらに減少し、発光領域の面積の割合が向上する。

【0118】

さらに、共通カソード３０の厚さは、背板１０に近接する一端から他端に向かって減少する。

【0119】

具体的には、金属包囲フレームは、化合物半導体の集積収縮に伴って層ごとに大きくなり、図２２に示すように、拘束型側壁反射構造として倒立碗型の周囲カソードを形成する。

【0120】

したがって、本実施例の共通カソード本体３１は、金属包囲フレームであるため、単一画素のカソード相互接続を実現することができるだけではなく、当該画素ユニットに基づく半導体素子全体の共通カソード３０を実現することができる。さらに、当該金属包囲フレームは、画素間の光学的クロストークを阻止するための画素隔離とすることができ、側壁反射鏡の機能を備えている。

【0121】

本実施例の画素ユニットの製造方法は、基本的には実施例１の製造方法と同様であり、共通カソード３０を製造する場合、類似ダマシンプロセスを採用するときに画素の周囲において金属エッチングと充填を行い、最終的に金属包囲フレーム及び各層に対応する接続部を形成する必要がある点のみで相違する。関連するプロセス過程は、実施例１における説明を参照し、ここでは具体的に展開しない。
実施例３

【0122】

本実施例によれば、さらなる半導体素子用画素ユニットが提供される。図２３及び図２４に示すように、その構造は、基本的には、実施例１の画素ユニット構造と一定の類似性を有し、以下の点で相違する。

【0123】

（１）第１接合層２１１は、絶縁材料からなり、第２接合層２２１及び第３接合層２３１は、それぞれ透明絶縁材料からなる。例示的には、第１接合層２１１、第２接合層２２１及び第３接合層２３１は、いずれもＳｉＯ２－ＳｉＯ２接合層である。

【0124】

第１素子層２１は、第１接合層２１１と第１化合物発光層との間に設けられる第１Ｐ型オーミックコンタクト層２１６をさらに含む。第１Ｐ型オーミックコンタクト層２１６は、共通カソード３０に向かって延在するものの共通カソード３０に接触しない第１Ｐ型オーミックコンタクト層延在部２１６１を含む。第１素子層２１は、第１電気接続構造２７をさらに含む。第１電気接続構造２７は、一端が対応する第１アノード１３に接続され、自由端が第１接合層２１１を通過して第１Ｐ型オーミックコンタクト層延在部２１６１に接続される。第１電気接続構造２７の自由端は、第２素子層２２の近い一方側の表面を超えないことが好ましく、かつ、第１電気接続構造２７の自由端は、第２素子層２２の近い一方側の表面に接続されることが好ましい。これにより、表示ユニット２０内部における自己支持が実現され、画素ユニット１００自体の構造強度が向上する。

【0125】

第２素子層２２は、第２接合層２２１と第２化合物発光層２２との間に設けられる第２Ｐ型オーミックコンタクト層２２４をさらに含む。第２Ｐ型オーミックコンタクト層２２４は、共通カソード３０に向かって延在するものの共通カソード３０に接触しない第２Ｐ型オーミックコンタクト層延在部２２４１を含む。

【0126】

第２素子層２２は、第３電気接続構造２８をさらに含む。第３電気接続構造２８は、一端が対応する第２アノード１４に接続され、自由端が第１素子層２１を通過して第２Ｐ型オーミックコンタクト層延在部２２４１に接続される。

【0127】

第３素子層２３は、第５電気接続構造２９及び第３Ｐ型オーミックコンタクト層２３４をさらに含む。第５電気接続構造２９は、一端が対応する第３アノード１５に接続され、自由端が第１素子層２１、第２素子層２２を通過して第３Ｐ型オーミックコンタクト層延在部２３４１に接続される。

【0128】

（２）共通カソード本体３１は、表示ユニット２０の周方向に設けられる金属包囲フレームである。

【0129】

そこで、本実施例の画素ユニットは、各接合層に絶縁材料が用いられるため、各電気接続構造は、背板１０の対応するアノードにそれぞれ接続するために、現在及び下方の接合層を通過する必要があり、かつ、各層は、周囲共通カソード３０が実現されるようにいずれも金属包囲フレームに独立して接続される。本実施例の画素ユニットは、実施例１又は実施例２と比較して、同様に共通カソード３０によってソース有領域の面積の割合を増やすことを実現するだけではなく、本実施例のすべての素子層の化合物発光層は、面積が等しく、背板１０における投影が重なり、内部の電気接続構造への回避による面積損失やずれ設定が存在せず、水平方向のスペース利用率及び画素密集度がさらに向上し、かつ、複数層が同時に発光する場合に、単一画素の光強度を効果的に向上させることができる。

【0130】

対応する製造方法は、以下の点で実施例１と異なる。

【0131】

（１）第１接合層２１１が形成されるように第１化合物半導体と背板１０とを接合することに絶縁材料が用いられるため、あらかじめ準備された第１化合物半導体を背板１０に接合するステップは、背板１０の表面全面に絶縁材料（ＳｉＯ２など）をコーティングすることと、第１化合物半導体の表面に第１Ｐ型オーミックコンタクト層２１６を製造し、第１Ｐ型オーミックコンタクト層２１６の表面全面に絶縁材料（ＳｉＯ２など）をコーティングすることと、背板１０と第１化合物半導体とを接合することと、第１化合物半導体の基板を除去することと、を含む。

【0132】

（２）第１素子層２１と第１素子層２１の周方向の少なくとも一方側の面に設けられる第１接続部３２とを構築するステップは、パターニングエッチングによって、背板１０パターンに対応する第１素子層２１を構築し、対応する第１Ｐ型オーミックコンタクト層延在部２１６１を露出させることと、パターニングエッチングによって、第１Ｐ型オーミックコンタクト層延在部２１６１に少なくとも一つのアノードに対応する少なくとも一つの第２貫通孔を構築することと、第１化合物半導体を全面に被覆して不動態化することと、各アノードに対応する電気貫通孔及び第１カソードオーミックコンタクト層２１５に対応する電気貫通孔が形成されるように、半導体パターニングエッチングプロセスによって酸化ケイ素で全面に不動態化された後の第１化合物半導体をパターニングエッチングすることと、第１化合物発光層２１２に対応する第１電気接続構造２７と、第２化合物発光層２２２に対応する第２電気接続構造と、第１化合物発光層２１２に対応する第１接続部３２とが形成されるように、形成された電気貫通孔を充填することと、を含む。第１接続部３２は、金属包囲フレーム構造の一部である。これに基づいて、第２素子層２２及び第３素子層２３を繰り返し構築し、具体的な構造は、図２５及び図２６に示される。
実施例４

【0133】

実施例４によれば、マイクロディスプレイ２００が提供される。図２７に示すように、当該マイクロディスプレイ２００は、
少なくとも二つの駆動回路及び入出力インターフェースを含むマイクロディスプレイ背板３００と、
マイクロディスプレイ背板３００に設けられる表示領域であって、少なくとも二つの実施例１～３のアレイ状に配列される表示ユニット２０と対応する共通カソード３０とを含む表示領域４００と、
マイクロディスプレイ２００全体が共通カソードとされるように各表示ユニット２０の共通カソード３０にそれぞれ電気的に接続される周囲共通カソード５００と、
マイクロディスプレイ背板３００の任意の位置に位置する外部ＩＯインターフェース６００と、を含む。なお、周囲共通カソード５００は、表示領域４００の周囲に設けられる金属包囲フレーム構造である。

【0134】

本実施例のマイクロディスプレイの具体的な構造及び対応する技術的効果については、実施例１～３における関連する説明を参照し、本実施例ではさらなる詳細な説明を行わない。
実施例５

【0135】

図２８～３１に示すように、本実施例によれば、画素レベル個別素子１００’が提供される。当該画素レベル個別素子１００’は、背板１０’、少なくとも二つのパッド、表示ユニット２０’及び共通カソード３０’を含む。ここで、少なくとも二つのパッドは、具体的には、Ｎ個のアノードパッド及び一つのカソードパッド４１’を含む。アノードパッドの一部及びカソードパッド４１’の一部は、それぞれ背板１０’内に設けられ、Ｎ≧１である。表示ユニット２０’は、第１素子層２１’及び第２素子層２２’を含む。第１素子層２１’は、少なくとも二つのパッドが設けられている背板１０’の一方側に設けられ、かつ、第１素子層２１’は、対応するアノードパッドに接続される。第２素子層２２’は、背板１０’から離間した第１素子層２１’の一方側の表面に設けられ、対応するアノードパッドに接続される。説明を便利にするために、第１素子層２１’に接続されるアノードパッドを第１アノードパッド４２と表記し、第１素子層２１に接続されるアノードパッドを第２アノードパッド４３と表記する。共通カソード３０’は、第１素子層２１’、第２素子層２２’及びカソードパッド４１にそれぞれ接続される。

【0136】

具体的には、背板１０’の材質は、シリコン、ＰＣＢ、サファイアやガラスなどのパッシブ背板の一つであり、単一画素回路制御スイッチを完成させるＳＯＩ ＣＭＯＳ基板を採用してもよい。本実施例では、シリコンを背板の例としてさらに具体的な説明を行う。

【0137】

なお、パッドは、下流の封止製品にあらかじめ設定された電気接続インターフェースに合わせるために用いられるため、本実施例では、パッド構造を限定せず、かつ、構造を簡素化し、プロセスの難易度を低減させるために、すべてのパッド構造が同じであることが好ましい。パッドは、図３２～３４に示すように、中実構造又は中空構造であってもよい。

【0138】

具体的には、カソードパッド４１’を例として、図３３及び図３４に示すように、相互に接続される第１接続部４１１’及び針刺し部４１２’を含む。ここで、第１接続部４１１’は、表示ユニット２０’に接続されるように背板１０’の外側に設けられ、針刺し部４１２は、背板１０’内に設けられる。針刺し部４１２’は、椎体構造、ステップ型構造、円柱体構造、直方体構造などであってもよい。また、パッドには、金、チタン、タングステン、アルミニウム及びプラチナの一つ以上の合金又は積層が用いられてもよい。

【0139】

背板１０’には、上述したＮ個のアノードパッド及び一つのカソードパッド４１’に対応して、少なくとも二つの対応する凹溝が形成されており、かつ、背板１０’に形成された凹溝構造は、対応するパッド構造に合わせている。

【0140】

引き続き図２９及び図３０を参照して、第１素子層２１’は、第１接合層２１１’、第１化合物発光層２１２’、第１絶縁被覆層２１３’及び第１電気接続構造２１４’を含む。ここで、第１接合層２１１’は、背板１０’に設けられる。第１化合物発光層２１２’は、背板１０’から離間した第１接合層２１１’の一方側の表面に設けられる。第１絶縁被覆層２１３’は、第１接合層２１１’及び第１化合物発光層２１２’を被覆する。第１電気接続構造２１４’は、第１化合物発光層２１２’の側方に設けられる。

【0141】

第１接合層２１１’の材質は、絶縁材料又は導電材料であってもよい。本実施例の第１接合層２１１’は、ＳｉＯ２、酸化チタン、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮなどの誘電体材料の単層又は積層ペア、又はＳＵ８、ＢＣＢなどの有機材料などの透明絶縁材料からなることが好ましい。第１素子層２１’は、第１接合層２１１’と第１化合物発光層２１２’との間に設けられる第１Ｐ型オーミックコンタクト層２１２１’をさらに含み、かつ、第１化合物発光層２１２’の面積は、第１Ｐ型オーミックコンタクト層２１２１’の面積よりも大きい。第１電気接続構造２１４’は、第１Ｐ型オーミックコンタクト層２１２１’及び第１接合層２１１’を順次通過して対応する第１アノードパッド４２’に接続される。ここで、第１Ｐ型オーミックコンタクト層２１２１’は、Ｎｉ／Ａｕ合金の高温アニールによるオーミックコンタクトの完成によって形成される。第１Ｐ型オーミックコンタクト層２１２１’の面積は、第１化合物発光層２１２’の面積よりも大きいことが好ましい。

【0142】

第１素子層２１’と同様に、第２素子層２２’は、第２接合層２２１’、第２化合物発光層２２２’、第２絶縁被覆層２２３’及び第２電気接続構造２２４’を含む。ここで、第２接合層２２１’は、第１絶縁被覆層３１２’に設けられる。第２化合物発光層２２２’は、第１素子層２１’から離間した第２接合層２２１’の一方側の表面に設けられる。第２絶縁被覆層２２３’は、第２接合層２２１’及び第２化合物発光層２２２’を被覆する。第２電気接続構造２２４’は、第１化合物発光層２１２’及び第２化合物発光層２２２’の側方に設けられる。

【0143】

同様に、第２接合層２２１’は、絶縁材料である窒化ケイ素からなることが好ましい。これに基づいて、第２素子層２２’は、第２接合層２２１’と第２化合物発光層２２２’との間に設けられる第２Ｐ型オーミックコンタクト層２２２１’をさらに含み、かつ、第２化合物発光層２２２’の面積は、第２Ｐ型オーミックコンタクト層２１２１’の面積よりも大きい。第２電気接続構造２２４’は、第２Ｐ型オーミックコンタクト層２２２１’、第２接合層２２１’、第１絶縁被覆層２１３’、第１Ｐ型オーミックコンタクト層２１２１’及び第１接合層２１１’を順次通過して対応する第２アノードパッド４３に接続される。

【0144】

なお、第１化合物発光層２１２’と第２化合物発光層２２２’の材質が同じである場合、両者は、同一アノードパッドに接続され、第１アノードパッド４２’と第２アノードパッド４３’とは、実際には同一パッドである。さらに、第１電気接続構造２１４’は、構造が簡略化されるように第２電気接続構造２２４’に接続される。当該構造において、画素個別素子１００’は、同じ素子層を配置することで垂直方向における冗長構造を実現し、性能強化及び冗長としての画素歩留まり保証を実現することができる。第１化合物発光層２１２’と第２化合物発光層２２２’の材質が異なる場合、第１アノードパッド４２’と第２アノードパッド４３’とは、二つの独立したパッドである。したがって、アノードパッドの数Ｎは、素子層の数Ｎである。当該構造において、画素個別素子１００’は、フルカラー表示を実現することができるため、水平方向における画素サイズの圧縮が実現され、画素密度の損失が回避される。説明を便利にするために、本実施例では後者を例とする。

【0145】

第２素子層２２’及び後続の各素子層から、光のスクリーニング及び光強化構造を接合層に導入することができる。当該構造は、前の層の化合物半導体に合わせる必要があり、前の層の化合物半導体によって放出される光の波長が透過できるように保証すると同時に、前の層の化合物の光をスクリーニングし、特定の波長帯域の光を選択して透過させることができ、そして、現在の層の接合材料は、それ自体又は後の層に偏光、反射などの光学強化機能を有する。

【0146】

そして、図３０及び図３１に示すように、共通カソード３０’は、カソードパッド４１’に接続されるように第１絶縁被覆層２１３’及び第２絶縁被覆層２２３’に穿設される。共通カソード３０’は、第１共通カソード部分３１’と、第１共通カソード部分３１’に接続される第２共通カソード部分３２’と、を含む。第１共通カソード部分３１’は、カソードパッド４１’に接続される。第１共通カソード部３１’は、第１化合物発光層２１２’に接続されるように第１化合物発光層２１２’の一方側に設けられ、第２共通カソード部３２’は、第２化合物発光層２２２’に接続されるように第２化合物発光層２２２’の一方側に設けられる。そこで、本実施例の電気接続構造及び共通カソードは、いずれも対応する化合物半導体層の側方に位置し、光放出面への遮蔽を生じさせないように回避することができる。

【0147】

もちろん、本実施例では、素子層の数を限定しない。図３１及び図３２に示すように、第１素子層２１’、第２素子層２２’に基づいて、下流製品のニーズに応じて第３素子層２３’、さらには第４の素子層以上を設けることができる。例示的には、表示ユニット２０’が第３素子層２３’をさらに含む場合、第３素子層２３’は、第２素子層２１’から離間した第２素子層２２’の一方側の表面に設けられる。第３素子層２３’は、対応するアノードパッドに接続される。対応するアノードパッドは、第３アノードパッド４４である。

【0148】

さらに、固定及びアクセスを便利にするために、画素レベル個別素子１００は、自己支持構造５０’をさらに含む。当該自己支持構造５０’は、表示ユニット２０’及び背板１０’の一部を被覆し、テザー構造を形成して表示ユニット２０’を背板１０’に固定して接続する。具体的には、自己支持構造５０’は、順次接続される被覆部５１’及び固定部５２’を含む。被覆部５１’は、表示ユニット２０’を被覆し、固定部５２は、背板１０’に設けられる。また、表示ユニット２０’は、背板１０’と分離して設けられ、かつ、少なくとも二つのパッドは、背板１０’と分離して設けられる。当該分離して設けられることは、製造過程において背板と少なくとも二つのパッドとの間に犠牲層をあらかじめ設け、素子の積層が完了し、自己支持構造５０’が形成された後にエッチングなどの方法により犠牲層を除去することによって実現することができる。したがって、当該画素レベル個別素子１００’は、移動時に外力によって被覆部５１’と固定部５２’とを破断させるだけでよく、アクセスが便利であり、かつ、当該構造において、背板は、反復使用することができるため、コストが低減される。

【0149】

なお、自己支持構造５０’の背板１０’に設けられる部分は、背板１０’に完全に密着しており、かつ、縁部が背板１０’の対応する縁部より面一（図２８～３０）、超過又は縮退状態のいずれであってもよく、本実施例ではこれを限定しない。

【0150】

上述した画素レベル個別素子に対応して、本実施例によれば、以下のステップを含む画素レベル個別素子を製造する方法がさらに提供される。

【0151】

Ｓ１において、あらかじめ準備された背板の内部に部分的に設けられ、Ｎ個のアノードパッド及び一つのカソードパッド、Ｎ≧１を含む少なくとも二つのパッドを構築する。

【0152】

上記ステップＳ１の前に、以下をさらに含む。
Ｓ０において、あらかじめ準備された背板に少なくとも二つのパッドに対応する少なくとも二つのキャビティをエッチングして形成し、少なくとも二つのキャビティが形成されている背板に犠牲層をコーティングする。本実施例において、背板には、シリコンプレートが用いられる。

【0153】

具体的には、犠牲層は、酸窒化シリコン膜であり、背板の表面にコーティング、熱酸化、湿式酸化などによって形成される。

【0154】

本実施例のパッドは、金属パッドを用い、金、チタン、タングステン、アルミニウム、白金の一つ又は複数の合金又は積層ペアであってもよい。製造方式は、熱蒸着、スパッタリング、電気めっき又は化学めっきなどを含み、かつ、パッドは、中実であってもよく、中空であってもよい。

【0155】

Ｓ２において、表示ユニットが形成されるように、少なくとも二つのパッドが設けられている背板の一方側に背板から離間した方向に沿ってそれぞれ対応するアノードパッドに接続され、かつ、いずれも形成された共通カソードを介してカソードパッドに接続される第１素子層及び第２素子層を順次積層する。

【0156】

ここで、少なくとも二つのパッドが設けられている背板の一方側に第１素子層を積層して構築することは、具体的には以下を含む。

【0157】

Ｓ２１において、少なくとも二つのパッドが設けられている背板の一方側の表面全面に絶縁材料をコーティングし、第１化合物半導体の表面にあらかじめ製造された第１Ｐ型オーミックコンタクト層の表面全面に絶縁材料をコーティングする。

【0158】

Ｓ２２において、背板と第１化合物半導体の絶縁材料の接合により、第１接合層を形成するため、本実施例に用いられる接合材料は、絶縁材料、具体的には窒化ケイ素などである。

【0159】

Ｓ２３において、第１化合物発光層が形成されるように、第１化合物半導体の基板を除去し、エピタキシを薄くして、第１化合物半導体の窒素コンタクト層を露出させる。

【0160】

もちろん、ステップＳ２３の前に、当該製造方法は、第１化合物半導体をあらかじめ準備することをさらに含む。もちろん、本実施例では、第１化合物半導体の種類を限定しないが、化合物半導体の種類は、背板に対応している必要がある。

【0161】

例示的には、背板がＮ－ＧａＡｓで、赤色光がＡｌＧａＩｎＰ系である場合、構造は、上記表１に示される。ＩｎＧａＮ系である場合、構造図は、上記表２又は表３に示すことができ、かつ、これら二つは、同時に青色光や緑色光などの波長化合物構造とすることができる。

【0162】

第１化合物半導体が赤色光化合物であり、第２化合物発光層が緑色光化合物である場合には、当該第２化合物半導体層と第２接合層に赤色光の光フィルタ（Ｃｏｌｏｒ ｆｉｌｔｅｒ）を導入することが好ましい。当該光フィルタは、特定の波長域の赤色光の透過のみを許可し、厚い層の短波長化合物が発光する際の赤色光のフォトルミネッセンス励起が回避される。

【0163】

Ｓ２４において、第１化合物発光層を第１Ｐ型オーミックコンタクト層までパターニングエッチングする。すなわち、エッチングされた第１化合物発光層の面積は、第１Ｐ型オーミックコンタクト層の面積よりも小さく、かつ、第１Ｐ型オーミックコンタクト層の超過部分は、後続の電気貫通孔の構築に用いられる。

【0164】

Ｓ２５において、第１被覆不動態化層が形成されるように第１化合物発光層を全面に被覆して不動態化する。第１被覆不動態化層は、酸化ケイ素、窒化ケイ素、アルミナなどの無機誘電体材料又はＳＵ８、ポリイミドなどの有機誘電体材料であってもよく、本実施例ではこれを限定しない。

【0165】

Ｓ２６において、対応する第１電気接続通路及び第１部分カソード電気接続通路が形成されるように第１被覆不動態化層をパターニングエッチングする。

【0166】

Ｓ２７において、金属コーティングにより、一端が第１Ｐ型オーミックコンタクト層を通過して対応するアノードパッドに接続される第１電気接続構造と、一端が第１化合物半導体に接続され、他端が第１Ｐ型オーミックコンタクト層を通過してカソードパッドに接続される第１カソード部分とをそれぞれ形成する。

【0167】

第１素子層の構築が完了した後、同様の方法で引き続き第２素子層を構築し、第３素子層などを設ける。

【0168】

表示ユニットが形成されるように上記ステップＳ２を完了させた後、当該製造方法は、自己支持構造が形成されるように、表示ユニットの表面に誘電体材料をコーティングして背板の表面の一部に延在させることをさらに含むことが好ましい。誘電体材料は、酸化ケイ素、フォトレジストなどであることが好ましい。

【0169】

具体的には、背板の一方側に位置する犠牲層の一部を除去し、背板の一部を露出させるように、まず犠牲層をパターニングエッチングし、次に、自己支持構造が形成されるように、表示ユニット及び露出された背板の表面に誘電体材料をコーティングし、最後に、少なくとも二つのパッドが背板から分離されるように、誘電体材料がコーティングされていない背板の一方側の表面において犠牲層をエッチングする。犠牲層と背板とのエッチングレート比は、１０：１よりも大きく、かつ、犠牲層と自己支持構造とのエッチングレート比は、１０：１よりも大きい。

【0170】

なお、誘電体材料のコーティングが完了した後、背板の少なくとも一部と、表示ユニットとの間に犠牲層を有し、当該位置で画素個別素子の内部をエッチングすることで、犠牲層の全面をエッチングし、少なくとも二つのパッドと背板との間に両者を分離させるように隙間層を形成する。当該隙間層の厚さは、犠牲層の厚さによって決まる。具体的には、犠牲層の厚さは、１００ｎｍ～１０００ｎｍであり、３００～５００ｎｍであることが好ましい。

【0171】

以上により、本実施例は、背板に少なくとも二つの垂直に積層される素子層を設けることにより、水平方向における画素サイズの圧縮が実現され、画素密度の損失が回避され、画素の配置数が減少し、大量移動時のチップの移動数が減少するため、精度及び歩留まりが向上する。

【0172】

また、本願の表示ユニットにおいて垂直に積層される各素子層は、共通カソードを採用することで、画素個別素子におけるカソードの面積の割合が減少し、発光領域の面積の割合が向上し、サイズ効果の影響が減少すると同時に、垂直方向における素子層の積層数を向上させ、又は冗長回路を形成することができる。

【0173】

また、本願の画素個別素子は、少なくとも二つのパッドに基づいて外部回路に接続されるものであり、当該個別素子を対象背板に封止して電気接続を行う際に、個別素子自体の性能に影響を与えることが回避されるとともにプロセスが簡素化されるように共晶などの金属溶接を回避することができる。

【0174】

また、当該画素ユニットは、自己支持構造を設けることにより、表示ユニットと背板とが分離して設けられる場合の構造安定性及び後の使用時におけるアクセスの利便性が実現される。さらに重要なことに、当該構造において、背板は、反復使用することができるため、コストが低減される。

【0175】

また、本実施例の電気接続構造及び共通カソードは、いずれも対応する化合物半導体層の側方に位置するため、光放出面への遮蔽を生じさせないように回避することができる。
実施例６

【0176】

図３５～３８に示すように、本実施例によれば、画素レベル個別素子２００及びその製造方法がさらに提供される。当該画素レベル個別素子２００は、実施例１の画素レベル個別素子１００の構造及び製造方法と基本的に同じであり、自己支持構造５０のみで相違する。

【0177】

具体的には、本実施例の自己支持構造５０は、表示ユニット２０を被覆する被覆部５１と、背板１０に設けられる固定部５２と、背板１０と分離して設けられ、一端が被覆部５１に接続され、他端が固定部５２に接続される第２接続部５３と、を含む。第２接続部５３は、固定部５２と上から下へ延在する段差構造が形成されるように固定部５２の上方に設けられることが好ましい。実施例１と比較して、本実施例の自己支持構造５０は、第２接続部５３を追加することで、素子層２０に対する自己支持構造５０の固定機能を保証する上で、移動時の外力により被覆部５１と固定部５２が破断した場合の操作の利便性が向上する。より重要なことに、破断位置は、被覆部５１又は固定部５２ではなく第２接続部５３に位置するため、背板１０又は素子層２０の破壊が回避される。

【0178】

図３７及び図３８に示すように、表示ユニット２０と背板１０との間に固定部５２及び第２接続部５３の一部は設けられておらず、本実施例の自己支持構造５０は、被覆部５１と角度をなして接続される延在構造をさらに含むことが好ましい。延在構造を設けることにより、エッチング時のオフセットが大きすぎて保護する必要がある表示ユニット３０の側壁を露出させてしまうことを回避することができる。

【0179】

さらに、本実施例では、当該画素レベル個別素子２００を製造する場合、実施例１と比較した改良点は、自己支持構造が形成されるように、表示ユニットの表面に誘電体材料をコーティングして背板の表面の一部に延在させるステップである。

【0180】

具体的には、表示ユニットが形成された後、表示ユニットからあらかじめ設定された距離外の少なくとも一方側の犠牲層を除去し、背板の一部を露出させるように、まず犠牲層をパターニングエッチングし、次いで、自己支持構造が形成されるように表示ユニットの表面、犠牲層の表面及び一方側に露出された背板の表面に誘電体材料をコーティングし、最後に、少なくとも二つのパッドが背板から分離されるように、誘電体材料がコーティングされていない一方側の犠牲層をエッチングする。

【0181】

上述したすべての選択可能な技術的手段は、任意に組み合わせて本願の選択可能な実施例を形成してもよく、すなわち、異なる適用シナリオに対する要求が得られるように任意の複数の実施例を組み合わせることは、いずれも本願の保護範囲内であり、ここでは詳細に説明しない。

【0182】

なお、上記は、本願の好適実施例に過ぎず、本願を限定するために用いられるものではなく、本願の精神と原則の範囲内で行われた如何なる修正、同等の置換、改良などは、いずれも本願の保護範囲に含まれる。

【符号の説明】

【0183】

１００、画素ユニット
１０、背板
１３、第１アノード
１４、第２アノード
１５、第３アノード
２０、表示ユニット
２１、第１素子層
２１１、第１接合層
２１２、第１化合物発光層
２１４、第１絶縁層
２１５、第１カソードオーミックコンタクト層
２１６、第１Ｐ型オーミックコンタクト層
２１６１、第１Ｐ型オーミックコンタクト層延在部
２２、第２素子層
２２１、第２接合層
２２２、第２化合物発光層
２２３、第２カソードオーミックコンタクト層
２２４、第２Ｐ型オーミックコンタクト層
２２４１、第２Ｐ型オーミックコンタクト層延在部
２３、第３素子層
２３１、第３接合層
２３２、第３化合物発光層
２３３、第３カソードオーミックコンタクト層
２３４、第３Ｐ型オーミックコンタクト層
２４、絶縁被覆層
２５、第２電気接続構造
２５１、第１金属柱
２５２、第１接続層
２６、第４電気接続構造
２７、第１電気接続構造
２８、第３電気接続構造
２９、第５電気接続構造
３０、共通カソード
３１、共通カソード本体
３２、第１接続部
３３、第２接続部
３４、第３接続部
４０、光学強化構造
２００、マイクロディスプレイ
３００、マイクロディスプレイ背板
４００、表示領域
５００、周囲共通カソード
６００、外部ＩＯインターフェース
１００’、画素レベル個別素子
１０’、背板
２０’、素子本体
２１’、第１素子層
２１１’、第１接合層
２１２’、第１化合物発光層
２１２１’、第１Ｐ型オーミックコンタクト層
２１３’、第１絶縁被覆層
２１４’、第１電気接続構造
２２’、第２素子層
２２１’、第２接合層
２２２’、第２化合物発光層
２２２１’、第２Ｐ型オーミックコンタクト層
２２３’、第２絶縁被覆層
２２４’、第２電気接続構造
２３’、第３素子層
３０’、共通カソード
３１’、第１共通カソード部分
３２’、第２共通カソード部分
３３’、第３共通カソード部分
４１’、カソードパッド
４１１’、第１接続部
４１２’、針刺し部
４２’、第１アノードパッド
４３’、第２アノードパッド
４４’、第３アノードパッド
５０’、自己支持構造
５１’、被覆部
５２’、固定部
５３’、第２接続部

【国際調査報告】