特表 2024-542400 ハイブリッド行列乗算器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-15

(54)【発明の名称】ハイブリッド行列乗算器

(51)【国際特許分類】

   G06G 7/16 20060101AFI20241108BHJP

   G06G 7/60 20060101ALI20241108BHJP

   G06G 7/184 20060101ALI20241108BHJP

   G06G 7/14 20060101ALI20241108BHJP

   G06F 17/16 20060101ALI20241108BHJP

【ＦＩ】

G06G7/16

G06G7/60

G06G7/184

G06G7/14

G06F17/16 M

【審査請求】有

【予備審査請求】有

(21)【出願番号】P 2024526822

(86)(22)【出願日】2021-11-25

(85)【翻訳文提出日】2024-06-25

(86)【国際出願番号】 IB2021060992

(87)【国際公開番号】W WO2023084299

(87)【国際公開日】2023-05-19

(31)【優先権主張番号】21207400.9

(32)【優先日】2021-11-10

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】523481115

【氏名又は名称】シンタラ アーゲー

【氏名又は名称原語表記】ＳＹＮＴＨＡＲＡ ＡＧ

【住所又は居所原語表記】Ｊｏｓｅｆｓｔｒａｓｓｅ ２１９ Ｚｕｒｉｃｈ ＳＷＩＴＺＥＲＬＡＮＤ

(74)【代理人】

【識別番号】100134430

【弁理士】

【氏名又は名称】加藤 卓士

(72)【発明者】

【氏名】アビナッシュ・グッタ

(72)【発明者】

【氏名】マヌ ヴィジャヤゴパラン・ナイール

【テーマコード（参考）】

5B056

【Ｆターム（参考）】

5B056AA05

5B056BB71

(57)【要約】

シングルビット積和演算回路のアレイであって、シングルビット積和演算回路は、それぞれ、
（ｉ）第１シングルビット値を記憶するための第１記憶素子と、
（ｉｉ）第２シングルビット値を記憶するための第２記憶素子と、
（ｉｉｉ）積を計算するために第１シングルビット値に第２シングルビット値を乗算するためのビット乗算回路と、
（ｉｖ）アナログストレージ回路と、
を備え、
ビット乗算回路は、積を表す電荷をアナログストレージ回路に蓄えるように動作可能であり、
シングルビット積和演算回路のアレイは、アナログストレージ回路に蓄えられた電荷を結合して、積の合計を表す積算電荷を提供するように動作可能であるハイブリッド積和演算回路。

【特許請求の範囲】

【請求項1】

シングルビット積和演算回路のアレイであって、シングルビット積和演算回路は、それぞれ、
（ｉ）第１シングルビット値を記憶するための第１記憶素子と、
（ｉｉ）第２シングルビット値を記憶するための第２記憶素子と、
（ｉｉｉ）積を計算するために第１シングルビット値に第２シングルビット値を乗算するためのビット乗算回路と、
（ｉｖ）アナログストレージ回路と、
を備え、
前記ビット乗算回路は、積を表す電荷をアナログストレージ回路に蓄えるように動作可能であり、
前記シングルビット積和演算回路のアレイは、前記アナログストレージ回路に蓄えられた電荷を結合して、積の合計を表す積算電荷を提供するように動作可能であるハイブリッド積和演算回路。

【請求項2】

前記アナログストレージ回路がキャパシタである請求項１に記載のハイブリッド積和演算回路。

【請求項3】

前記ビット乗算回路および前記アナログストレージ回路に接続されたスイッチ回路であって、前記ビット乗算回路から前記アナログストレージ回路に電荷を転送する第１モードと、前記ビット乗算回路を前記アナログストレージ回路から分離し、前記アレイ内の複数の前記アナログストレージ回路を互いに接続して前記積算電荷を提供する第２モードとで、動作可能なスイッチ回路を含む請求項１に記載のハイブリッド積和演算回路。

【請求項4】

前記アレイの複数の前記アナログストレージ回路に接続され、前記アレイの複数の前記アナログストレージ回路から電荷を除去するように動作可能なクリア回路を含む請求項１に記載のハイブリッド積和演算回路。

【請求項5】

前記シングルビット積和演算回路のそれぞれが、前記アナログストレージ回路に接続され、前記アナログストレージ回路から電荷を除去するように動作可能なクリア回路を備えた請求項４に記載のハイブリッド積和演算回路。

【請求項6】

前記ビット乗算回路が機能ＡＮＤゲートである請求項１に記載のハイブリッド積和演算回路。

【請求項7】

前記アレイ内の前記アナログストレージ回路に蓄えられた電荷をデジタル蓄積値に変換するアナログ－デジタル変換器を含む請求項１記載のハイブリッド積和演算回路。

【請求項8】

シフト回路またはシフト電気接続を含み、前記デジタル蓄積値に２の累乗を乗算する請求項７に記載のハイブリッド積和演算回路。

【請求項9】

前記アレイ内の前記アナログストレージ回路に蓄えられた電荷を２のべき乗で乗算する電圧乗算器を含む請求項１記載のハイブリッド積和演算回路。

【請求項10】

第１値を記憶する第１記憶素子と、
第２値を記憶する第２記憶素子と、
第１値に第２値を乗算して積を計算する乗算回路と、
アナログストレージ回路と、を備えたハイブリッド積和演算回路。

【請求項11】

前記第１値および前記第２値は、バイナリのシングルビットデジタル値であり、
積を表す前記アナログストレージ回路に電荷を蓄えるように動作可能であるハイブリッド積和演算回路。

【請求項12】

請求項７に記載のハイブリッド積和演算回路のアレイと、
デジタル積算値を加算してデジタル行列値を生成するように動作可能なデジタル加算器と、
を備えたハイブリッド行列乗算器。

【請求項13】

前記デジタル加算器がパイプライン化されている請求項１２に記載のハイブリッド行列乗算器。

【請求項14】

請求項１に記載のハイブリッド積和演算回路のアレイと、
累積電荷を加算してアナログ行列値を生成するように動作可能なアナログ加算器と、
を備えたハイブリッド行列乗算器。

【請求項15】

前記アナログストレージ回路に接続され、オペアンプ入力の加算器として構成され前記アナログ行列値を提供するように動作可能なオペアンプを含む請求項１４に記載のハイブリッド行列乗算器。

【請求項16】

前記オペアンプは、前記オペアンプ入力を２のべき乗で乗算または除算するように構成された請求項１５に記載のハイブリッド行列乗算器。

【請求項17】

アナログ行列値を変換してデジタル行列値を生成するアナログデジタル変換器を備えた請求項１４記載のハイブリッド行列乗算器。

【請求項18】

前記ビット乗算回路は、直列に接続されたスイッチで構成される請求項１記載のハイブリッド積和演算回路。

【請求項19】

デジタル値を記憶するように動作可能である複数のデジタル記憶素子と、
記憶された前記デジタル値を乗算して積を生成する乗算回路と、
前記積を記憶するアナログストレージ回路と、
前記デジタル記憶素子、前記乗算回路、およびアナログストレージ回路を動作させるための電力を供給するための電源接続であって、１Ｖ以下の電圧（例えば、５００ｍＶ以下、１００ｍＶ以下、５０ｍＶ以下、または１０ｍＶ以下）を有する電源接続と、
を備えた請求項１に記載のハイブリッド積和演算回路。

【請求項20】

前記乗算回路は、直列に接続されたスイッチで構成される請求項１９に記載のハイブリッド積和演算回路。
ハイブリッド行列乗算器
ハイブリッド積和演算回路は、シングルビット積和演算回路のアレイを含む。各シングルビット積和演算回路は、第１のシングルビット値を記憶するための第１の記憶素子と、第２のシングルビット値を記憶するための第２の記憶素子と、積を計算するために第１のシングルビット値に第２のシングルビット値を乗算するための乗算回路と、アナログストレージ回路とを有する。乗算回路は、積を表す電荷をアナログストレージ回路に蓄えるように動作可能である。アナログストレージ回路は、各アナログストレージ回路に蓄えられた電荷を結合して、積の和を代表する累積電荷を提供するように動作可能である。ハイブリッド行列乗算器は、ハイブリッド積和演算回路のアレイと、累積値を加算して行列値を生成するように動作可能な加算器とを含む。マトリックス値と加算器はデジタルまたはアナログである。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、行列乗算の処理アーキテクチャ、デバイス、および方法に関し、特にハイブリッド積和演算回路に関する。

【背景技術】

【0002】

行列の乗算は、多くの数学計算において重要な演算である。例えば、線形代数学では、行列の乗算を用いることにより微分方程式のような連立一次方程式を解くことができる。このような計算方法は、例えばパターンマッチング、人工知能、解析幾何学、工学、物理学、自然科学、コンピュータサイエンス、コンピュータアニメーション、経済学などに応用されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

行列の乗算は通常、保存されたプログラムを実行するデジタルコンピュータで行われる。プログラムは実行される演算を記述し、コンピュータ内のハードウェア、例えばデジタル乗算器や加算器が演算を実行する。いくつかの計算機システムでは、特別に設計されたハードウェアが計算速度を高速化することができる。アプリケーションによっては、特にセーフティクリティカルなタスクのように、有用な出力を有用な時間で提供するためにリアルタイム処理が必要なものもある。さらに、携帯機器に搭載されるアプリケーションは、使用できる電力が限られている。このような高速計算システムにもかかわらず、大きな行列と高いデータレートの問題を解くには時間がかかり、必要以上の電力を消費する可能性がある。そのため、より高速かつ低消費電力で行列の乗算を実行できるコンピューティングハードウェアアクセラレータが必要とされている。

【課題を解決するための手段】

【0004】

本開示の実施形態は、特に、積和演算を使用して行列乗算を実行するためのハイブリッドコンピューティングハードウェアアクセラレータを提供することができる。本開示のコンピューティングハードウェアアクセラレータは、アナログ積和演算器を備えたデジタルバイナリシングルビット乗算器から構成される。シングルビット乗算器のデータ値はそれぞれデジタルメモリに格納され、シングルビット乗算結果はキャパシタに電荷として格納される。コンデンサの電荷は、値を合計（累積）するために結合され、積和演算を提供する。コンデンサの電荷を組み合わせることで、演算はほぼ瞬時に行われ、導体内の電荷が流れる速度に依存し、外部電力を必要としない。したがって、本開示の実施形態は、非常に高速かつ低電力の積和演算回路を提供することができる。電荷は電子システムにおいてＱと表記されるため、本明細書では各シングルビット積和演算回路をｑｍａｃと呼び、デジタル乗算とアナログ積算を使用するハイブリッド回路である。

【0005】

本開示の実施形態によれば、ハイブリッド積和演算回路は、シングルビット積和演算回路のアレイを備え、各シングルビット積和演算回路は、（ｉ）第１のシングルビット値を記憶するための第１の記憶素子と、（ｉｉ）第２のシングルビット値を記憶するための第２の記憶素子と、を備える、（ｉｉｉ）積を計算するために第１のシングルビット値に第２のシングルビット値を乗算するためのビット乗算回路と、（ｉｖ）アナログストレージ回路であって、ビット乗算回路は、積を代表する電荷をアナログストレージ回路に蓄えるように動作可能である、アナログストレージ回路と、を備える。シングルビット積和演算回路のアレイは、各アナログストレージ回路に蓄えられた電荷を結合して、積の合計を代表する累積電荷を提供するように動作可能である。アナログストレージ回路はキャパシタとすることができる。

【0006】

いくつかの実施形態によれば、ハイブリッド積和演算回路は、ビット乗算回路からアナログストレージ回路に電荷を転送するために第１のモードで動作可能であり、ビット乗算回路をアナログストレージ回路から分離し、蓄えられた電荷を提供するためにアレイのアナログストレージ回路を一緒に接続するために第２のモードで動作可能である、ビット乗算回路およびアナログストレージ回路に接続されたスイッチ回路を備える。いくつかの実施形態は、アレイのアナログストレージ回路から電荷を除去するように動作可能な、アレイのアナログストレージ回路に接続されたクリア回路を備える。いくつかの実施形態では、ビット乗算回路は機能ＡＮＤゲートであるか、またはＡＮＤゲートの機能を実行する。

【0007】

本開示のいくつかの実施形態において、ハイブリッド積和演算回路は、アレイ内のアナログストレージ回路に蓄えられた電荷をデジタル累積値に変換するアナログ／デジタル変換器を備える。いくつかの実施形態は、デジタル累積値に２の累乗を乗算するシフト回路またはシフト電気接続を備える。いくつかの実施形態は、デジタル累積値を加算してデジタル行列値を生成するように動作可能なデジタル加算器を備える。デジタル加算器はパイプライン接続可能である。

【0008】

いくつかの実施形態では、並列接続されたｑｍａｃｓ１０のアナログ回路１６の出力を変換するアナログ／デジタル変換器は存在せず、ハイブリッド積和演算回路のアレイの出力の加算は、蓄えられた電荷を加算してアナログ行列値を生成するように動作可能なアナログ加算器によって実行される。いくつかの実施形態は、蓄えられた電荷を２のべき乗で乗算するために、アレイ内のアナログストレージ回路に接続された電圧乗算器から構成される。このような加算および乗算は、アナログ行列値を提供するように動作可能なアナログストレージ回路に接続されたオペアンプ入力を有する加算器として構成されたオペアンプによって実行することができる。オペアンプのオペアンプ入力は、オペアンプ入力を２のべき乗で乗算または除算するように構成することができる。一部の実施形態は、アナログ行列値を変換してデジタル行列値を生成するアナログ／デジタル変換器を備え、オペアンプの出力がデジタル化される。

【0009】

いくつかの実施形態では、ビット乗算回路は、直列に接続された複数のスイッチ（例えば、ＭＯＳトランジスタの対からなる直列スイッチ回路）と、正の制御信号によって制御される第１ＭＯＳトランジスタと、同じ制御信号の反転（負）バージョンによって制御される第２ＭＯＳトランジスタとから構成される。直列に接続されたスイッチの１つはウェイト値によって制御され、もう１つはウェイト値と入力値の行列乗算を表す入力値によって制御される。

【0010】

本開示の実施形態によれば、ハイブリッド行列乗算器は、デジタル記憶素子と、デジタル値を記憶するように動作可能なデジタル記憶素子の各々と、記憶されたデジタル値を乗算して積を生成するための乗算回路と、積を記憶するように動作可能なアナログストレージ回路とを備える。電圧接続は、デジタル記憶素子、乗算回路、およびアナログストレージ回路を動作させるための電力を供給することができる。いくつかの実施形態では、電源接続は、デジタル記憶素子、乗算回路、およびアナログストレージ回路を動作させるための電力を供給し、１Ｖ以下の電圧（例えば、５００ｍＶ以下、１００ｍＶ以下、５０ｍＶ以下、または１０ｍＶ以下）を有する。乗算回路は、一対のＭＯＳトランジスタからなる直列接続されたスイッチで構成することができる。

【発明の効果】

【0011】

本開示の実施形態は、積和演算を使用して行列乗算を実行する、高速、高効率、低消費電力、小型のハイブリッドハードウェアアクセラレータを提供する。

【図面の簡単な説明】

【0012】

【図1A】本開示の実施形態を理解する上で有用な行列乗算演算を数学的に示している。

【図1B】本開示の実施形態を理解する上で有用な行列乗算演算を数学的に示している。

【図1C】本開示の実施形態を理解する上で有用な簡略化されたコンピュータプログラムによる行列乗算演算を示す。

【図1D】本開示の実施形態を理解する上で有用な簡略化されたコンピュータプログラムによる行列乗算演算を示す。

【図2】本開示の例示的実施形態によるシングルビット積和演算回路の機能回路図である。

【図3】本開示の例示的実施形態による、図２に示したシングルビット積和演算回路の１次元アレイの回路図である。

【図4A】本開示の例示的実施形態による、スイッチ回路およびクリア回路を備えたシングルビット積和演算回路の機能回路図である。

【図4B】本開示の例示的実施形態による図４Ａの機能概略図の抽象図である。

【図4C】本開示の例示的実施形態による、図４Ａのシングルビット積和演算回路を動作させるためのタイミング図である。

【図5】本開示の例示的実施形態による、図４Ａに示すシングルビット積和演算回路の１次元アレイの概略図である。

【図6】本開示の実施形態を理解する上で有用な乗算積算値による乗算演算をグラフ化したものである。

【図7】本開示の例示的実施形態による、デジタル合計回路を備えたシングルビット積和演算回路の２次元アレイの概略図である。

【図8】本開示の例示的実施形態によるアナログ和算回路を備えたシングルビット積和演算回路の２次元アレイの概略図である。

【図9】本開示の例示的実施形態によるアナログ和算回路の回路図である。

【図10】本開示の例示的実施形態によるアナログ和算回路の回路図である。

【図11A】本開示の例示的実施形態によるベクトル行列ハイブリッド積和演算回路の回路図である。

【図11B】図１１Ａのベクトル行列ハイブリッド積和演算回路における行列値を示す図である。

【図12】本開示の例示的実施形態による、図８に示すようなアナログ合計回路を備えたシングルビット積和演算回路の２次元アレイからなるベクトル行列ハイブリッド積和演算回路の回路図である。

【図13】本開示の例示的実施形態による低消費電力シングルビット乗算を示す、アナログ電圧で制御されるカスケード接続されたスイッチの概略図である。

【図14】本開示の例示的実施形態による、低電力アナログ電圧で制御されるスイッチの概略図である。

【発明を実施するための形態】

【0013】

本開示の特定の実施形態は、各々がシングルビット値を記憶する２つのデジタルシングルビットバイナリ記憶素子と、２つのシングルビット値を乗算して積を計算する乗算器と、積を電荷（または電圧）として保持するためのコンデンサなどのアナログ電荷記憶素子とを備える複数のシングルビットハイブリッド積和演算回路（それぞれをｑｍａｃと称す）に関する。ｑｍａｃｓの１次元配列は、シングルビットの積の１次元配列（ベクトル）を計算し、合計することができる。ｑｍａｃｓの２次元配列は、２つのマルチビットデジタル乗算子の積を計算することができる。マルチプリカンドとは、乗算された積を計算するために別の値と乗算される値のことである。マルチビット乗算を計算するためのｑｍａｃｓの２次元配列のサイズはＮｘＭ－１とすることができ、Ｎは２つのデジタル乗算の一方のビット数、Ｍは２つのデジタル乗算の他方のビット数である。Ｍ個の値を持つ２つの線形ベクトル（数値の１次元配列）に対するベクトル行列の乗算と累積は、Ｍ個の２次元配列で計算し、１つの値として累積することができる。

【0014】

図１Ａに示すように、Ａ、Ｂ、Ｃを行列とする計算Ｃ＝ＡｘＢは行列の乗算である。Ａをｍ×ｎ行列、Ｂをｎ×ｐ行列とすると、Ｃはｍ×ｐ行列であり、ｋ＝１～ｎ、ｉ＝１～ｍ、ｊ＝１～ｐのとき、Ｃ_i,j＝ΣＡ_i,k・Ｂ_k,jとなる。ｋ＝１～Ｎのとき、ＡとＢの積の和演算は積和（ｍａｃ）演算である。したがって、行列の乗算は、サイズｋの一連の（ｉ×ｊ）積和演算であり、各積和演算は行列Ｃの１つの値を提供する。図１Ｂは、ＣとＢが線形（例えば１次元またはベクトル）行列である場合に、ｐ＝１である計算Ｃ＝ＡｘＢを示す。図１Ｃは、図１Ａの行列計算を示す簡略化されたソフトウェアプログラムであり、図１Ｄは、図１Ｂの行列計算を示す簡略化されたソフトウェアプログラムである。ｋ＝０から（ｎ－１）までのループは、ｎ回の乗算とｎ回の加算を必要とする積和演算である。

【0015】

本開示の実施形態によれば、図２および図３に示すように、ハイブリッド積和演算は、ｑｍａｃｓ１０のアレイによって実行することができ、各ｑｍａｃｓ１０は、第１ビットＡを記憶するための第１デジタルシングルビットバイナリ記憶素子１２と、第２ビットＢを記憶するための第２デジタルシングルビットバイナリ記憶素子１２と、乗算子ＡおよびＢを乗算し、ビットキャパシタ１６（アナログストレージ回路１６）に電荷として記憶される積を生成するためのビット乗算器１４（ビット乗算回路１４）と、を備える。いくつかの実施形態では、記憶素子１２は、図２の挿入図に示すように、ＳＲＡＭセル、ＤＲＡＭセル、フリップフロップ（例えば、Ｄフリップフロップ）、または入力と出力とが接続された一対の反転器である。いくつかの実施形態では、ビット乗算器１４は、ＡおよびＢの両方が正（例えば、１）である場合にのみ正の値（例えば、１）を提供するＡＮＤゲートであり、したがって乗算を提供する。ＡＮＤゲートは、図２に示すように、ソースがＡ用記憶素子１２に接続され、ゲートがＢ用記憶素子１２に接続され（またはその逆）、乗算子ＡとＢの積が１の値のときにビットキャパシタ１６に蓄えられた電荷Ｑを供給するトランジスタとして実装することができる。ＡまたはＢの値が異なるｑｍａｃｓ１０に対して同じである場合、定数用の記憶素子１２は、複数のｑｍａｃｓ１０によって共有され得る（例えば、単一の記憶素子１２は、後述する図７に示されるように、複数のｑｍａｃｓ１０に入力値を提供し得る）。アナログ回路設計およびデジタル回路設計の知識を有する者には理解されるように、図２および図３は簡略化された設計であり、非常に低い電圧および電力で動作することができる後述の図１３および図１４に示されるものなど、はるかに複雑な設計が本開示の実施形態として含まれる。例えば、ｑｍａｃ１０によって使用される電力を低減し、回路速度を増加させるために、ビットコンデンサ１６に蓄えられる電荷量を非常に小さくすることができる。ビットコンデンサ１６を非常に小さくすることで、集積回路におけるビットコンデンサ１６の面積を低減することができる。したがって、いくつかの実施形態では、ビット乗算器１４は、積和演算動作の正確さと精度を維持するために、ビットコンデンサ１６に電荷を蓄えるための電流を時間にわたって非常に正確に制御する。したがって、ビット乗算器１４は、例えば注意深く較正されたタイミング信号および電圧に応答して、ビットキャパシタ１６に蓄えられる電荷の量を非常に正確に制御するように設計することができる。

【0016】

図３は、ハイブリッド積和演算回路２０において４つの積を合計するために並列に接続されたビットキャパシタ１６（アナログストレージ回路１６）を有する４つのｑｍａｃｓ１０を示している。４つの並列ｑｍａｃｓ１０は、４つのシングルビットＡ値にそれぞれシングルビットＢ値を乗算する積和演算を提供する。シングルビットのＢ値は同じでも異なっていてもよい。したがって、図３は、４つのシングルビットのバイナリ値（例えば、図１Ａ～１Ｄの数学的図解ではｋ＝４）に対する積和演算を実行するための回路を示す。このように、シングルビット積和演算回路１０のアレイは、各アナログストレージ回路１６に蓄えられる電荷を結合して、ｑｍａｃｓ１０の積の和を代表する累積電荷を提供するように、共に動作可能である。

【0017】

並列接続されたビットコンデンサ１６上の電荷の合計は、アナログデジタルコンバータ（ＡＤＣ）３０でデジタル値に変換されるか、またはさらなる計算のためのアナログ値として使用されるアナログ累積値出力Ｏを提供する。並列コンデンサは、並列接続されたコンデンサの静電容量の合計に等しい静電容量を持つため、電圧または電荷の絶対値（出力Ｏ）は、コンデンサの数ｎによってスケーリングされなければならない。コンデンサの電荷は電圧×静電容量に等しいので（Ｑ＝ＣＶ）、一定の電荷に対して静電容量が増加すれば、電圧はそれに応じて減少する。例えば、全てのコンデンサが１個の値に相当する電荷Ｑを蓄える場合、その値の合計は４個（図３の例）になるが、４個のコンデンサは電気的に並列接続されているため、電圧は１個分のままである。したがって、電圧出力はコンデンサの数でスケーリングされなければならない（例えば、図３の図では４倍）。

【0018】

ハイブリッド積和演算回路は、例えばデジタル加算器を使用したデジタル等価回路よりも少ない電力で動作させることができる。小さなビットキャパシタ１６からの正味の電流または電荷リークは非常に小さくすることができ、アナログストレージ回路１６および他のアナログ演算は、例えば１ボルト以下（例えば、５００ｍＶ以下、１００ｍＶ以下、５０ｍＶ以下、または１０ｍＶ以下）であり、従来のデジタルロジック回路に使用される電圧（例えば、５Ｖ、３．６Ｖ、３．３Ｖ、または１．６５Ｖ）よりも低い、非常に低い電圧で動作することができる。本開示のいくつかの実施形態は、実質的に１０ｍＶで動作することができる。

【0019】

図２および図３の回路は、ｑｍａｃｓ１０および複数の積和演算回路のアレイにおけるそれらの実装を簡略化して表したものである。前述のように、ビットキャパシタ１６に蓄えられる電荷の正確な制御は、積和演算の精度と正確さを維持するのに役立つ。図４Ａに示されるように、ｑｍａｃ１０のより複雑な回路は、ビット乗算器１４の出力およびビットコンデンサ１６に接続されたスイッチ回路１８（図ではＳとも指定される）を用いて、ｑｍａｃ１０のアレイにおけるｑｍａｃ１０間の電気的接続を制御する。スイッチ回路１８がオンのとき、ビットＡとＢの積を表す電荷Ｑは、スイッチ回路１８の左トランジスタを介してビットキャパシタ１６に蓄えられる。スイッチ回路１８がオフのとき、左トランジスタがオフとなり、スイッチ回路１８の中央トランジスタからなるインバータがスイッチ回路１８の右トランジスタからなる接続スイッチに正信号を印加し、ビットコンデンサ１６を並列接続する。

【0020】

図４Ａに示されるスイッチ回路１８は簡略化された回路であり、スイッチ機能を提供するためにより複雑な回路を実装することができ、そのような複雑な回路も本開示に含まれる。ここで、第１のモードでは、スイッチ回路１８はオンであり、ビット乗算器１４による乗算の積は、各ｑｍａｃ１０内のビットキャパシタ１６に電荷を転送するために個別に印加される。第２のモードでは、スイッチ回路１８はオフであり、ビットキャパシタ１６は並列に接続され、各ｑｍａｃ１０のビットキャパシタ１６上の電荷Ｑはビット乗算器１４から分離され、累積値出力Ｏを提供するために合計される。図４Ｂは、図４Ａのシングルビット積和演算回路１０を抽象化したものであり、ＡおよびＢはシングルビットデジタル記憶素子１２、Ｍはビット乗算器１４、Ｓはスイッチ回路１８、Ｃはクリア回路１９である。

【0021】

図４Ｃは、ｑｍａｃ１０の積和演算サイクルを示している。負荷信号Ａおよび負荷信号Ｂは、例えばコンピュータまたは他のステートマシンコントローラによって提供される記憶素子１２に対応する値を格納するように設定され、ビット乗算器１４によって乗算される。同時に、クリア信号がハイ、スイッチ信号がローとなり、ビットコンデンサ１６を分離してクリアする。ビットコンデンサ１６がクリアされると、クリア信号がローに設定され、スイッチ信号がハイに設定されて、ＡとＢの積を表す電荷Ｑをビットコンデンサ１６に預けることができる。電荷Ｑがビットコンデンサ１６にロードされると、スイッチ信号がローに設定され、ビット乗算器１４をビットコンデンサ１６から分離し、全てのビットコンデンサ１６を並列に接続し、それによってビットコンデンサ１６上の電荷Ｑを合計してOutput Valid（出力値）Ｏを提供する。出力値Ｏに等しい、合計された電荷Ｑは、適切にスケーリングされ、アナログデジタル変換器３０でデジタル値に変換されるか、アナログ値としてさらなる計算に使用される。スイッチ回路１８が第１モードと第２モードとの間で切り替わるとき、全体の動作は２サイクルで行われることになる。

【0022】

図５は、図４Ｂの抽象的表現を用いてハイブリッド積和演算回路２０を形成するｑｍａｃｓ１０のアレイを示す。いくつかの実施形態において、単一のクリア回路１９は、スイッチ回路１８がオフのときに接続されたビットキャパシタ１６の全てから電荷をクリアするために使用することができるが、ビットキャパシタ１６間に接続されたスイッチ回路１８は、ビットキャパシタ１６の全てに対する電荷除去を妨害することができる。いくつかの実施形態では、クリア回路１９は各ｑｍａｃ１０に設けられ、クリア回路１９は、スイッチ回路１８と同様に、ハイブリッド積和演算回路２０において共通に制御される。

【0023】

図６は、２バイナリ、マルチデジット、マルチビットの値に対する完全な乗算を示している。図６は、４ビットを有する値の場合を示しているが、乗算されるビットの数に対応するｑｍａｃｓ１０の数を有するハイブリッド積和演算回路２０に対しては、任意の数のビットを使用することができる。各ハイブリッド積和演算回路２０のｑｍａｃｓ１０の数はＡのビット数に対応し、ハイブリッド積和演算回路２０の数は同時に行う積和演算の数に対応する。ｑｍａｃｓ１０の数がＡのビット数より少ない場合、または同時に行う積和演算計算の数がＢのビット数より少ない場合、部分的な計算を行い、ステートマシンのような外部のコンピュータまたはコントローラの制御下で生成物を保存し、結合することができる。

【0024】

図６の４ビットの例に示すように、示された積の各列は、値Ｂのシングルビットに値Ａのビットを乗算したものである。図６では、各列の積の相対的な大きさ（場所）を表すために、紙に手書きで書かれた乗算の従来のように、列が互いに対して空間的にシフトされている。各列２１の積（乗算値）は、図５に示すように、各ハイブリッド積和演算回路２０において合計され、累積結果（合計出力値Ｏ）を形成する。積の各列２１は、異なるハイブリッド積和演算回路２０で計算され、合計され得る。そして、ハイブリッド積和演算回路２０の積算結果（積算出力値Ｏ）が合計（加算）され、マルチビット乗算の最終値が得られる。

【0025】

積の各列２１の乗算および累積は、ｑｍａｃｓ１０の１次元アレイによって実行することができる。図７に示すように、ｑｍａｃｓ１０の各列は、共通のＢ記憶素子１２を共有するハイブリッド積和演算回路２０を形成する。各ハイブリッド積和演算回路２０のｑｍａｃｓ１０のアレイ（この例では、図６に図示された乗算に対応する）は、出力値Ｏとして積の列２１を計算し合計する。各ハイブリッド積和演算回路２０の出力値Ｏは加算することができる。積の各列２１は異なる位取り値（相対的な大きさ）を有するので、積の各列２１の値は、加算される前に、それらの位取り値、例えば、２、４、８、１６、３２、または６４で乗算するために１～６位で乗算するようにスケーリングされなければならない。複数の乗算演算は、例えば、ビット値が複数の入力値の乗算に共通する重みを表す場合、ビットが変化しないビット値（Ｂ記憶素子１２）を再ロードすることなく実行することができる。

【0026】

ハイブリッドマルチビット乗算器２２を形成するハイブリッド積和演算回路２０のアレイは、従来のデジタル回路よりもはるかに少ないサイクルを有する極めて高速な動作を提供する。さらに、出力値Ｏを合計するための加算ステップ（デジタル的に行われる場合）は、段階的に分割され（例えば、一度に値の組を加算する）、パイプライン化され得るので、動作はさらに高速になり、異なる値に対する積和演算動作は、例えば、コンピュータまたはステートマシンコントローラの制御下で、時間的にオーバーラップされ得る。

【0027】

本開示のいくつかの実施形態では、ハイブリッド積和演算回路２０からの出力値Ｏの加算は、デジタル的に計算される。いくつかの実施形態では、ハイブリッド積和演算回路２０からの出力値Ｏの加算は、アナログ回路を用いて計算される。図７に示すように、出力値は、例えばレジスタまたは他のメモリに格納されたデジタルビット値を提供するために、アナログ－デジタル変換器３０で変換され、デジタルビット値は、例えば互いに対してシフトすることによってスケーリングされ（各シフトは２のべき乗に対応する）、スケーリングされたビット値は、デジタル加算器を使用して合計される。

【0028】

図８に示す例では、各ハイブリッド積和演算のアナログ積算結果（ｑｍａｃｓ１０の列）は電圧（または電荷）であり、アナログ積算の場所に対応する量が（例えば、電圧乗算器ＶＭによって）乗算され、乗算されたアナログ積算は、例えばアナログ加算器を使用して加算され、最終的な積算はアナログデジタル変換器３０でデジタル値に変換される。このような実施形態では、全計算を２スイッチサイクル（クリアサイクルまたはロードサイクルを除く）で行うことができ、従来の実施形態と比較して非常に高速な動作を実現します。図８は、各ｑｍａｃ１０に個別の記憶素子１２を備えた実施形態を示す。

【0029】

アナログ電圧の乗算および加算は、いくつかの実施形態では、加算モードに構成されたオペアンプ（オペアンプ）４０を使用して実施することができる。図９は、反転和算（加算）オペアンプ４０を示している。オペアンプ４０の出力Ｖｏは、各電圧Ｖ_１～Ｖ_Ｎの和にＲ’／Ｒ_ｎの比を掛けたものに等しく、ｎは特定の列であり、Ｎは加算される製品の列２１の数（例えば、図７の例では７）である。各電圧はｑｍａｃｓ１０の列の出力Ｏに対応する。例えば、Ｒ１は、Ｒ’／Ｒ_１＝１／６４、Ｒ’／Ｒ_２＝１／３２、Ｒ’／Ｒ_３＝１／１６、Ｒ’／Ｒ_４＝１／８、Ｒ’／Ｒ_５＝１／４、Ｒ’／Ｒ_６＝１／１、Ｒ’／Ｒ_７＝１となるように、加算される最低位値に対応することができる。オペアンプ４０の反転出力は、アナログデジタル変換器３０を用いてデジタル値に変換し、適切にスケーリングすることができる。

【0030】

図１０は、非反転和（加算）オペアンプ４０を示している。オペアンプ４０の出力Ｖｏは、各電圧Ｖ_１～Ｖ_Ｎの和に、Ｒ_１～Ｒ_Ｎがそれぞれ等しいＲ’／Ｒの比を掛けたものに等しい。電圧値Ｖ１～ＶＮは、抵抗で実装された分圧器でスケーリングすることができる。例えば、Ｖ１に接続された抵抗器は６３：１の比を有することができ、Ｖ２に接続された抵抗器は３１：１の比を有することができ、Ｖ３に接続された抵抗器は１５：１の比を有することができ、そして、付加された値の場所に対応するように電圧をトップスケールすることができる。オペアンプ４０の出力は、（Ｒ＋Ｒ’）／Ｒ（例えば６４）の比率でスケーリングされ、アナログ／デジタル変換器３０を使用してデジタル値に変換することができる。

【0031】

アナログサミングを有する図７および図８の実施形態は、より高速な動作を提供することができ、デジタルサミングを有する図６の実施形態は、より高精度を提供することができる。本開示の実施形態は、図示されたビット数によって限定されない。例えば、ハイブリッド積和演算回路２０は、６４、１２８、２５６、５１２、１０２４、２０４８、４０９６、８１９２、または１６３８４個以上のｑｍａｃｓ１０を有することができ、同数のハイブリッド積和演算回路２０をアレイに採用して、多くのビットによる高速乗算を提供することができる。本開示の実施形態は、従来のコンピュータまたはグラフィックプロセッサに対するハードウェアアクセラレータとして提供することができる。データは、入力および出力に２つ以上のシフトレジスタを有するパイプライン方式でハードウェアアクセラレータに供給することができる。ハイブリッド積和演算回路２０のアレイのハードウェア実装は、入力ベクトルのサイズに効率的に対応するサイズでなければならない。ハイブリッド積和演算回路２０のアレイがタスクに対して大きすぎる場合、回路の多くが使用されない（例えば、ｑｍａｃｓ１０の数が大きすぎる）。ハイブリッド積和演算回路２０のアレイが小さすぎる場合、ベクトル乗算はより小さいベクトルに分解されなければならない。

【0032】

図６に示すように、シングルビット積和演算回路１０の２次元乗算アレイは、マルチビット乗算を実行することができる（例えば、図７および図８に示すように）。ハイブリッド行列積和演算回路２４を形成する、図８および図９のような複数のアレイからなるハイブリッドマルチビット乗算器２２は、ベクトル乗算全体を計算することができる。ベクトル積和演算（例えば、図１Ｂに示すような）の各マルチビット乗算は、（図７に示すように、またはアナログ和出力値Ｏのアナログ－デジタル変換後に）デジタル積を生成することができ、デジタル積は、デジタル加算器を使用してデジタル加算することができる。いくつかの実施形態では、ベクトル積和演算（例えば、図１Ｂに示すような）の各マルチビット乗算は、アナログ積（図８に示すような出力値Ｏ）を生成することができ、アナログ積は、図１～図６に示すような同様の回路を使用して加算することができる。ビット乗算器１４と同様の回路を用いてキャパシタ（例えば、ビットキャパシタ１６と同様であるが、より大きな電荷に対してより大きな記憶容量を有するもの）にアナログ積Ｐ（図８に示す）を蓄えることができる。図１２に示すように、図５のものと同様のスイッチおよびクリア回路１８、１９は、キャパシタに電荷Ｑを蓄えることができ、キャパシタを並列に接続することによって電荷を合計し、合計された電荷をアナログデジタル変換器３０で変換して、１サイクルでベクトル行列乗算全体を提供することができる。図１１Ａはハイブリッド行列積和演算回路２４を示し、図１１Ｂはハイブリッドマルチビット乗算器２２とベクトル積和演算計算における被乗数を関連付ける。

【0033】

本開示の実施形態は、例えば１０ｍＶから１Ｖの電圧を使用する非常に低電圧の積和演算回路１０を提供することができる。従来のＡＮＤゲートを使用するビット乗算器１４は、アナログストレージ回路１６（例えば、１．６５～５Ｖ）に蓄えられる電荷Ｑを適切に制御できるビット乗算回路を実装するために、例えば、比較的高い電圧で動作する６つの比較的大きなトランジスタを必要とし得る。対照的に、図１３に示すように、本開示のビットマルチプライヤ１４は、比較的低い電圧（例えば、１Ｖを超えず、１０ｍＶと低い）および低電力で動作し、例えば、４つの比較的小さなトランジスタのみでアナログストレージ回路１６に蓄えられる電荷Ｑを適切に制御することができる直列接続された直列スイッチ回路１５を構成することができる。

【0034】

図１３に示すように、一連の３つの直列スイッチ回路１５とアナログストレージ回路１６により、図４Ａおよび図４Ｂに示した回路と機能的に同様のｑｍａｃ１０を実現することができる。各シリアルスイッチ回路１５は、２つの差動電圧入力ＶおよびＶｂａｒ（ここでＶｂａｒはＶの反転値）、２つの電圧入力ＩｎおよびＩｎｂａｒ（ここでＩｎｂａｒはＩｎの反転値）、および出力Ｏを有する。したがって、図１３および図１４の信号Ａ、Ｂ、およびスイッチ（以下でさらに詳細に説明する）の各々は、差動信号である。第１の直列スイッチ回路１５は、２つの電圧入力として基準電圧Ｖ_ＲＥＦＰ（例えば、Ｖ_ＲＥＦ、１０ｍＶのような高い値または正の値）およびその反転値Ｖ_ＲＥＦＮ（例えば、０ｍＶのような低い値または負の値）を有し、２つの入力値として値Ａ（例えば、重み値）およびその反転値Ａｂａｒを有する。シリアルスイッチ回路１５Ａの図１３の挿入図に示すように、Ａがハイ（例えば正または１０ｍＶ）であり、Ａｂａｒが結果的にロー（例えば０ｍＶ）である場合、出力Ｏは、非破線接続で示されるように、Ｖ_ＲＥＦである。直列スイッチ回路１５Ｂは、図１３の挿入図に示すように、Ａがロー（例えば、負または０ｍＶ）であり、Ａｂａｒが結果的にハイ（例えば、１０ｍＶ）である場合、出力Ｏは、非破線によって示されるように、Ｖ_ＲＥＦＮである。

【0035】

したがって、Ａが正である場合、Ｏは正であり、Ａが負である場合、Ｏは負である。直列の第２直列スイッチ１５は、入力値Ｂとその反転値Ｂｂａｒを有し、第１直列スイッチ１５からの値ＯをＶ_ＲＥＦＰ正値とし、Ｖ_ＲＥＦＮを反転電圧値（例えば、０ボルト）とする。したがって、Ｏがロー（負）であれば、Ｂがどのような値であっても、第２のシリアルスイッチ回路１５からの出力Ｐはロー（負）となる。Ｏがハイ（正）であり、Ｂがハイ（正）であれば、第２のシリアルスイッチ回路１５からの出力Ｏはハイ（正）となり、Ｂがローであれば、第２のシリアルスイッチ回路１５からの出力Ｐはロー（負）となる。このように、最初の２つのシリアルスイッチ回路１５は、少ない回路と電力でＡＮＤ機能を実行する。

【0036】

第３のシリアルスイッチ回路１５は、スイッチ回路１８を実装するために使用することができ、入力スイッチ値とその反転（図４Ａ、４Ｂのスイッチ値に対応）、Ｖ_ＲＥＦ値として第２のシリアルスイッチ１５からの値Ｏを取り、反転電圧値として共通のＶ_ＳＵＭ接続を有する。したがって、スイッチがハイの場合、出力Ｏはアナログ蓄電回路１６を充電する。スイッチがローの場合、アナログストレージ回路１６上の電荷Ｑは、ｑｍａｃｓ１０のアレイ内の他のアナログストレージ回路１６に共通に接続され（例えば、図３にアナログｑｍａｃ１０アレイ出力として示されるように）、和演算を提供する。

【0037】

図１４は、３つの直列接続された直列スイッチ回路１５からなる低電圧ｑｍａｃ１０のいくつかの実施形態を示している。各スイッチ回路１５は、個別の差動入力と共通出力を有する一対の単純ＭＯＳ（金属酸化膜半導体）トランジスタから構成される。単純なＭＯＳトランジスタの対の一方は正の制御信号によって制御され、他方は同じ制御信号の反転（負）バージョン、例えば任意のシングルビット記憶素子１２の正負出力（例えば、図２に関して図示および説明したようなＤフリップフロップまたはインバータの対）によって制御される。回路の機能は、図１３に関して上述した通りである。このような一連の直列スイッチ回路１５は、はるかに低い電圧（例えば、１パーセントまたは１パーセント未満、例えば０．６２４パーセント、または１．６５ボルトの代わりに１０ｍＶ）で動作し、したがってはるかに少ない電力を必要とする、より少ない、より単純なトランジスタを必要とすることができる。アナログストレージ回路１６の組み合わされた（付加された）電圧は、以下のようにすることができる：
Ｖ_ＳＵＭ＝（（ｎ＊Ｖ_ＲＥＦＰ）（Ｎ－ｎ）＊Ｖ_ＲＥＦＮ））／Ｎ．
ここでＶ_ＲＥＦＮ＝０ボルト：
Ｖ_ＳＵＭ＝（ｎ＊Ｖ_ＲＥＦＰ）／Ｎ、
ここで、ｎはコンデンサの数、Ｎは一列に接続されたｑｍａｃｓ１０の数である。Ｖ_ＳＵＭは上記のようにスケーリングまたは変換される（図１４には明確な回路１９は含まれていない）。

【0038】

したがって、本開示のいくつかの実施形態によれば、ハイブリッド行列乗算器は、デジタル記憶素子１２と、デジタル値を記憶するように動作可能なデジタル記憶素子１２の各々と、記憶されたデジタル値を乗算して積を生成するための乗算回路１４と、積を記憶するように動作可能なアナログストレージ回路１６と、デジタル記憶素子１２、乗算回路１４、およびアナログストレージ回路１６を動作させるために電力を供給するための電力接続（例えば、Ｖ_ＲＥＦＰおよびＶ_ＲＥＦＮ）とを備える。電源接続は、１Ｖ以下、５００ｍＶ以下、１００ｍＶ以下、５０ｍＶ以下、または１０ｍＶ以下の電圧を有することができる。ビット乗算回路１４は、直列接続されたスイッチ１５で構成することができる。

【0039】

いくつかの実施形態では、ハイブリッド行列積和演算回路２４、ハイブリッドマルチビット乗算器２２、またはハイブリッド積和演算回路２０のハードウェア実装は、特定のアプリケーションに望まれる計算に正確に一致しない。このようなアプリケーションでは、計算を、利用可能なハードウェアによりよく適合するサブ問題に分割し、結果を組み合わせて所望の計算を提供することができる。サブ問題は、ハードウェアが時分割または時分割多重化されるように、時間的に順次実行することができる。値の一部（例えば乗数Ｂのビット）は、複数のハードウェア演算のために記憶素子１２に格納することができ、それによりハードウェアで使用される電力と時間を削減することができる。

【0040】

本開示の実施形態は、非常に高いレートで非常に少ないエネルギーを使用するベクトル積和演算計算を可能にする。プログラムのｎ回のループ（例えば、図１Ｃおよび図１Ｄに示すように、プログラムの実行にそれぞれ複数のマシンコードサイクルが必要）を必要とするのではなく、計算全体が１サイクルで行われる。例えば機械学習アプリケーションにおける多くの大きな行列演算は、行列内に多くのゼロ値を有し、マッチング問題の解を反復するために比較的低いビット精度が要求される。したがって、本開示の実施形態は、そのようなアプリケーションのための効率的な回路を提供する。

【0041】

本開示の実施形態は、図示され、本明細書で説明される特定の例に限定されない。熟練した設計者であれば、説明した動作を実施するためにアナログ回路およびデジタル回路の様々な実装を採用することができ、そのような実装が本開示の実施形態に含まれることを容易に理解するであろう。

【0042】

本開示の実施形態は、ニューラルネットワーク、パターンマッチングコンピュータ、または機械学習コンピュータにおいて使用することができ、低減された電力およびハードウェア要件で効率的かつタイムリーな処理を提供する。このような実施形態は、コンピューティングアクセラレータ、例えば、ニューラルネットワークアクセラレータ、パターンマッチングアクセラレータ、機械学習アクセラレータ、または静的または動的処理ワークロード用に設計された人工知能コンピューティングアクセラレータを構成することができる。

【0043】

実施形態の特定の実施態様を説明してきたが、当業者には、本開示の概念を組み込んだ他の実施態様を使用することができることが今や明らかになるであろう。したがって、本開示は、特定の実施態様に限定されるべきではなく、むしろ、以下の特許請求の範囲の精神および範囲によってのみ限定されるべきである。

【0044】

本明細書を通じて、装置およびシステムが特定の要素を有する、含む、または構成されるものとして記載される場合、またはプロセスおよび方法が特定のステップを有する、含む、または構成されるものとして記載される場合、さらに、開示された要素から本質的に構成される、または構成される開示された技術の装置およびシステムが存在すること、および開示された処理ステップから本質的に構成される、または構成される開示された技術によるプロセスおよび方法が存在することが企図される。

【0045】

開示された技術が動作可能である限り、ステップの順序や特定の動作を実行する順序は重要ではないことを理解すべきである。さらに、状況によっては、２つ以上のステップまたは動作を同時に実施することもできる。本開示は、その特定の実施形態を特に参照して詳細に説明されてきたが、以下の特許請求の範囲の精神および範囲内で、変形および修正が効果的に行われ得ることが理解されるであろう。

【符号の説明】

【0046】

Ｃ クリアサーキット
Ｍ 乗算回路／乗算器
Ｏ 出力値
Ｓ スイッチ／スイッチ回路
ＶＭ 電圧乗算器
１０ ｑｍａｃ／シングルビット積和演算回路
１２ シングルビット記憶素子
１４ ビット乗算器／ビット乗算回路
１５、１５Ａ、１５Ｂ シリアルスイッチ回路
１６ キャパシタ／アナログストレージ回路
１８ スイッチ回路
１９ リアサーキット
２０ ハイブリッド積和演算回路
２１ 積の列
２２ ハイブリッドマルチビット乗算器
２４ ハイブリッドマトリクス積和演算回路
３０ アナログデジタルコンバータ
４０ オペアンプ

【図1A】

【図1B】

【図1C】

【図1D】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【国際調査報告】