特表 2024-542441 パイプライン逐次比較型アナログデジタル変換器、集積回路および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-15

(54)【発明の名称】パイプライン逐次比較型アナログデジタル変換器、集積回路および電子機器

(51)【国際特許分類】

   H03M 1/14 20060101AFI20241108BHJP

   H03M 1/38 20060101ALI20241108BHJP

【ＦＩ】

H03M1/14 A

H03M1/38

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024527819

(86)(22)【出願日】2022-03-02

(85)【翻訳文提出日】2024-05-13

(86)【国際出願番号】 CN2022078889

(87)【国際公開番号】W WO2023092887

(87)【国際公開日】2023-06-01

(31)【優先権主張番号】202111407728.2

(32)【優先日】2021-11-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】516010548

【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】李 登 全

(72)【発明者】

【氏名】毛 恒 輝

(72)【発明者】

【氏名】丁 学 偉

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA02

5J022AA15

5J022CF01

5J022CF02

5J022CF07

(57)【要約】

第1段逐次比較型アナログデジタル変換器（10）と、段間利得増幅器（30）と、第2段逐次比較型アナログデジタル変換器（20）と、デジタル符号化ユニット（40）とを含む、パイプライン逐次比較型アナログデジタル変換器、集積回路および電子機器である。

【特許請求の範囲】

【請求項1】

順次接続された第１デジタルアナログ変換器と、第１比較器と、第１デジタル制御論理ユニットとを含む第１段逐次比較型アナログデジタル変換器であって、前記第１デジタルアナログ変換器は第１容量アレイを含み、前記第１容量アレイは１つの第１位相補償容量およびＭビット第１容量を含み、前記第１位相補償容量、各前記第１容量の第１端はアナログ入力電圧にそれぞれ接続され、各前記第１容量の第２端はそれぞれ多重選択スイッチを介して順方向基準電圧、負方向基準電圧に接続され、前記第１位相補償容量の第２端は負方向基準電圧に接続され、前記第１位相補償容量の容量値は、前記Ｍビット第１容量のうちの第１ビット容量の容量値に等しく、かつ前記Ｍビット第１容量の容量値は、ビット数が小さいものから大きいものの順に２のべき乗で増加し、Ｍは１より大きい整数である、第１段逐次比較型アナログデジタル変換器と、
入力端が前記第１デジタルアナログ変換器から出力される残差電圧に接続される段間利得増幅器と、
順次接続された第２デジタルアナログ変換器と、第２比較器と、第２デジタル制御論理ユニットとを含む第２段逐次比較型アナログデジタル変換器であって、前記第２デジタルアナログ変換器は第２容量アレイを含み、前記第２容量アレイは１つの利得半減容量、１つの第２位相補償容量およびＮ－１ビット第２容量を含み、前記利得半減容量、前記第２位相補償容量、各前記第２容量の第１端は前記段間利得増幅器の出力端にそれぞれ接続され、各前記第２容量の第２端はそれぞれ多重選択スイッチを介して順方向基準電圧、負方向基準電圧に接続され、前記利得半減容量、前記第２位相補償容量の第２端は負方向基準電圧にそれぞれ接続され、前記第２位相補償容量の容量値は、前記Ｎ－１ビット第２容量のうちの第１容量の容量値に等しく、かつ前記Ｎ－１ビット第２容量の容量値は、ビット数が小さいものから大きいものの順に２のべき乗で増加し、前記利得半減容量の容量値は、前記Ｎ－１ビット第２容量および前記第２位相補償容量の容量値の和であり、Ｎは１より大きい整数である、第２段逐次比較型アナログデジタル変換器と、
前記第１デジタル制御論理ユニット、第２デジタル制御論理ユニットの出力端と接続されるデジタル符号化ユニットとを備える、
パイプライン逐次比較型アナログデジタル変換器。

【請求項2】

前記アナログ入力電圧は差動電圧であり、前記第１容量アレイは２つ設けられ、２つの前記第１容量アレイは、前記差動電圧における順方向入力電圧と負方向入力電圧に対応してアクセスする、
請求項１に記載のパイプライン逐次比較型アナログデジタル変換器。

【請求項3】

前記段間利得増幅器は差動増幅器であり、前記差動増幅器の２つの入力端は、２つの前記第１容量アレイが出力する残差電圧に対応して接続される、
請求項２に記載のパイプライン逐次比較型アナログデジタル変換器。

【請求項4】

前記差動増幅器に２つの出力端が設けられ、前記第２容量アレイは２つ設けられ、各前記第２容量アレイは接続される前記差動増幅器の２つの出力端に対応する、
請求項３に記載のパイプライン逐次比較型アナログデジタル変換器。

【請求項5】

前記段間利得増幅器の増幅倍数は２の（Ｍ－２）乗である、
請求項１に記載のパイプライン逐次比較型アナログデジタル変換器。

【請求項6】

各前記第１容量の第２端はさらにそれぞれ前記多重選択スイッチを介してコモンモード電圧に接続される、
請求項１に記載のパイプライン逐次比較型アナログデジタル変換器。

【請求項7】

各前記第２容量の第２端はさらにそれぞれ前記多重選択スイッチを介してコモンモード電圧に接続される、
請求項１に記載のパイプライン逐次比較型アナログデジタル変換器。

【請求項8】

サンプルホールド回路をさらに備え、前記サンプルホールド回路は前記アナログ入力電圧と前記第１デジタルアナログ変換器に接続される、
請求項１に記載のパイプライン逐次比較型アナログデジタル変換器。

【請求項9】

請求項１～８のいずれか１項に記載のパイプライン逐次比較型アナログデジタル変換器を備える、
集積回路。

【請求項10】

装置本体と、請求項９に記載の集積回路とを備え、前記集積回路が前記装置本体内に設けられる、
電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、出願番号を第パイプライン逐次比較型アナログデジタル変換器、集積回路および電子機器号とし、出願日を2021年11月24日とする中国特許出願に基づき提出されるものであり、当該中国特許出願の優先権を主張し、そのすべての内容を参照により本願に援用する。

【0002】

本願は集積回路技術分野に関し、特にパイプライン逐次比較型アナログデジタル変換器、集積回路および電子機器に関するものである。

【背景技術】

【0003】

パイプライン逐次比較型アナログデジタル変換器（Pipelined Successive Approximation Register Analog to digital converter、Pipelined SAR ADC）は、高速で高精度であるという特徴があるため、様々なアナログデジタル変換器シーンに広く応用されている。パイプラインSAR ADCは、一般に少なくとも2段のSAR ADCを含み、各段のSAR ADCは、デジタルアナログ変換器（Digital to analog、DAC）と、比較器と、SAR制御論理ユニットとを含み、隣接する2段のSAR ADCのDAC間に段間利得増幅器が設けられ、前段SAR ADCのサンプリング残差信号を増幅して後段SAR ADCに送信する。ディープサブミクロンCMOS技術では、トランジスタ固有利得が徐々に低下し、段間利得増幅器が高利得の線形増幅を実現することが困難になる。当該技術課題に対して、従来技術では、後段ADCにおける基準電圧を前段ADCにおける基準電圧の半分に減少させ、2段構造の段間利得半減技術を実現し、段間利得増幅器の利得を低下させることを提案している。しかし、基準電圧を半減するとADCの変換速度と消費電力が大幅に低下する。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願の実施例は、パイプライン逐次比較型アナログデジタル変換器、集積回路および電子機器を提供する。

【課題を解決するための手段】

【0005】

第1の態様において、本願の実施例は、順次接続された第1デジタルアナログ変換器と、第1比較器と、第1デジタル制御論理ユニットとを含む第1段逐次比較型アナログデジタル変換器であって、前記第1デジタルアナログ変換器は第1容量アレイを含み、前記第1容量アレイは1つの第1位相補償容量およびMビット第1容量を含み、前記第1位相補償容量、各前記第1容量の第1端はアナログ入力電圧にそれぞれ接続され、各前記第1容量の第2端はそれぞれ多重選択スイッチを介して順方向基準電圧、負方向基準電圧に接続され、前記第1位相補償容量の第2端は負方向基準電圧に接続され、前記第1位相補償容量の容量値は、前記Mビット第1容量のうちの第1ビット容量の容量値に等しく、かつ前記Mビット第1容量の容量値は、ビット数が小さいものから大きいものの順に2のべき乗で増加し、Mは1より大きい整数である、第1段逐次比較型アナログデジタル変換器と、入力端が前記第1デジタルアナログ変換器から出力される残差電圧に接続される段間利得増幅器と、順次接続された第2デジタルアナログ変換器と、第2比較器と、第2デジタル制御論理ユニットとを含む第2段逐次比較型アナログデジタル変換器であって、前記第2デジタルアナログ変換器は第2容量アレイを含み、前記第2容量アレイは1つの利得半減容量、1つの第2位相補償容量およびN－1ビット第2容量を含み、前記利得半減容量、前記第2位相補償容量、各前記第2容量の第1端は前記段間利得増幅器の出力端にそれぞれ接続され、各前記第2容量の第2端はそれぞれ多重選択スイッチを介して順方向基準電圧、負方向基準電圧に接続され、前記利得半減容量、前記第2位相補償容量の第2端は負方向基準電圧にそれぞれ接続され、前記第2位相補償容量の容量値は、前記N－1ビット第2容量のうちの第1容量の容量値に等しく、かつ前記N－1ビット第2容量の容量値は、ビット数が小さいものから大きいものの順に2のべき乗で増加し、前記利得半減容量の容量値は、前記N－1ビット第2容量および前記第2位相補償容量の容量値の和であり、Nは1より大きい整数である、第2段逐次比較型アナログデジタル変換器と、前記第1デジタル制御論理ユニット、第2デジタル制御論理ユニットの出力端と接続されるデジタル符号化ユニットとを備える、パイプライン逐次比較型アナログデジタル変換器を提供する。

【0006】

第2の態様において、本願の実施例は、上記第1の態様に記載のパイプライン逐次比較型アナログデジタル変換器を備える、集積回路を提供する。

【0007】

第3の態様において、本願の実施例は、上記第2の態様に記載の集積回路を備える、電子機器を提供する。

【図面の簡単な説明】

【0008】

【図1】本願の一実施例が提供するパイプライン逐次比較型アナログデジタル変換器のフレーム概略図である。

【図2】本願の一実施例が提供する第1段逐次比較型アナログデジタル変換器の回路構造概略図である。

【図3】本願の一実施例が提供する第2段逐次比較型アナログデジタル変換器の回路構造概略図である。

【図4】本願の一実施例が提供するデジタル符号化ユニットの符号化プロセスの概略図である。

【発明を実施するための形態】

【0009】

以下、本願の実施例における技術案について、本願の実施例における図面を組み合わせて説明するが、説明する実施例は本願の一部の実施例にすぎず、すべての実施例ではないことは明らかである。本願における実施例に基づいて、当業者が創造力を働かせずに得た他のすべての実施例はみな本願の請求範囲に属する。

【0010】

本願実施例の説明において「第1」、「第2」などの表現がなされている場合は、単に技術特徴を区別する目的で使用されるのであって、相対的重要性を示すか暗示する、または示された技術特徴の数を暗示する、または示された技術特徴の前後関係を暗示すると理解することはできないと理解されたい。「少なくとも1つ」という文言は1つまたは複数を意味し、「複数」という文言は2つまたは2つ以上を意味する。「および/または」という文言は、関連オブジェクトの関連関係を説明するものであって、三種類の関係が存在してよいということを示し、例えば、Aおよび/またはBは、Aが単独で存在する、AとBが同時に存在する、Bが単独で存在するということを示すことができる。ここで、A、Bは単数または複数であってよい。符号「/」は一般的に、前後の関連オブジェクトが「または」の関係であることを示す。「以下の少なくとも1つ」およびその類似表現は、これらのアイテムうちの任意のグループを指し、単一または複数のアイテムの任意の組み合わせを含む。例えば、a、bおよびcのうちの少なくとも1つは、a、b、c、aおよびb、aおよびc、bおよびc、または、aおよびbおよびcを表すことができ、ここで、a、b、cは単一であってもよいし、複数であってもよい。

【0011】

本願の実施例の技術案を理解しやすくするために、以下ではまず、パイプライン逐次比較型アナログデジタル変換器の従来技術について簡単に紹介する。

【0012】

パイプライン逐次比較型アナログデジタル変換器は一般に多段のSAR ADCを含み、多段のSAR ADCから出力されるデジタル信号を符号化し、最終的にアナログ入力信号を変換したデジタル信号を出力するために用いられる。

【0013】

各段SAR ADCは、デジタルアナログ変換器（Digital to analog converter、DAC）と、比較器と、SAR制御論理ユニット（SAR logic）との3つの部分を主に含む。各段SAR ADCの基本的な動作原理は、サンプリング後の第1周期において、DACの最高有効ビット（the Most Significant Bit、MSB）を1、残りの位置を0とし、比較器によりアナログ入力電圧とDAC出力電圧の初期値（大きさは一般的にフルレンジ電圧の半分）を比較し、アナログ入力電圧がDACの出力電圧より大きい場合、現在のビットの符号は1で、DACのスイッチング状態は不変である。アナログ入力電圧がDACの出力電圧より小さい場合、現在のビットの符号は0で、DACのスイッチング状態は動作前に戻る。そしてSAR論理制御は次のビットに移行し、もう一度DACのスイッチング状態を変更してから、アナログ入力電圧と比較し、最後のビットの比較が完了するまでこのように繰り返し、すべてのA/D変換符号を得る。SAR ADCの動作原理の核心思想は二分法であり、毎回のDAC出力電圧の変化は1/2であり、逐次アナログ入力電圧に近づけ、アナログデジタル変換を実現する。

【0014】

パイプライン逐次比較型アナログデジタル変換器では、隣接する2段のSAR ADCのDAC間に段間利得増幅器が設けられ、段間利得増幅器は前段のSAR ADCのアナログ入力電圧の残量（残差電圧）を増幅した後、後段のSAR ADCのアナログ入力とされる。

【0015】

ディープサブミクロンCMOS技術では、トランジスタ固有利得が徐々に低下し、段間利得増幅器が高利得の線形増幅を実現することが困難になる。当該技術課題に対して、従来技術では、後段ADCにおける基準電圧を前段ADCにおける基準電圧の半分に減少させ、2段構造の段間利得半減技術を実現し、段間利得増幅器の利得を低下させることを提案している。例えば、前段のSAR ADCのビット数がMビット（bit）であれば、段間利得増幅器の増幅倍数は一般に2^M－1まで小さく設定されるべきであるが、段間利得半減技術を採用すると、段間利得増幅器の増幅倍数を2^M－2まで小さくすることができる。しかし、基準電圧を半減するという方法で段間利得を半減すると、ADCの変換速度と消費電力が大幅に低下する。

【0016】

以上のことから、従来の2段または2段以上のパイプライン逐次比較型アナログデジタル変換器構造の欠点は、段間利得増幅器の利得が高く、ディープサブミクロンCMOS技術には適さないということであって、従来技術では基準電圧を低下させており、段間利得半減技術を実現することができるが、パイプライン逐次比較型アナログデジタル変換器全体の速度と精度が制限され、消費電力が増加することになる。これを踏まえ、本願の実施例は、ADCの変換速度と消費電力を向上させるために、基準電圧の半減を必要とせずに段間利得を半減させる、パイプライン逐次比較型アナログデジタル変換器、集積回路および電子機器を提供する。

【0017】

図1を参照されたい。図1は、本願の一実施例が提供するパイプライン逐次比較型アナログデジタル変換器の構造ブロック図である。図1に示すように、本願実施例のパイプライン逐次比較型アナログデジタル変換器は、第1段逐次比較型アナログデジタル変換器10と、段間利得増幅器30と、第2段逐次比較型アナログデジタル変換器20と、デジタル符号化ユニット40とを含む。ここで、第1段逐次比較型アナログデジタル変換器10は段間利得増幅器30を介して第2段逐次比較型アナログデジタル変換器20に接続され、第1段逐次比較型アナログデジタル変換器10と、第2段逐次比較型アナログデジタル変換器20はデジタル符号化ユニット40にそれぞれ接続される。

【0018】

本願実施例の第1段逐次比較型アナログデジタル変換器10（以下、第1段SAR ADCと略称する）はM bitのSAR ADCとして設けられ、即ち、第1段SAR ADCはM bitのデジタル信号をデジタル符号化ユニット40に出力するためのものであり、Mは1より大きい整数である。本願実施例の第2段逐次比較型アナログデジタル変換器20（以下、第2段SAR ADCと略称する）はN bitのSAR ADCとして設けられ、即ち、第2段SAR ADCはN bitのデジタル信号をデジタル符号化ユニット40に出力するためのものであり、Nは1より大きい整数である。デジタル符号化ユニット40は、第1段SAR ADCから出力されたM bitデジタル信号（B 11：B 1 M）と第2段SAR ADCから出力されたN bitデジタル信号（B 21：B 2 N）とを段間転位積算方式で符号化し、最終的な（M＋N－1）bitのバイナリデジタル信号（D 1：D（M＋N－1））を得る。

【0019】

図2を参照されたい。図2は本願の実施例が提供する第1段SAR ADCの回路構造の概略図である。前記第1段SAR ADCは、順次接続された第1デジタルアナログ変換器と、第1比較器と、第1デジタル制御論理ユニットとを含む。ここで、前記第1デジタルアナログ変換器は第1容量アレイを含み、第1容量アレイは1つの前記第1位相補償容量C₀およびMビット第1容量C₁～C_Mを含む。

【0020】

前記Mビット第1容量C₁～C_Mの容量値は、ビット数が小さいものから大きいものの順に2のべき乗で増加する。第1容量C_iの容量値は、式C_i=2^i－1*CUで表すことができ、i=1～Mにおける任意の整数であり、CUは単位容量である。

【0021】

前記第1位相補償容量C₀の容量値は、前記Mビット第1容量のうちの第1ビット容量C₁の容量値に等しく、即ちC₀=CUである。

【0022】

図2に示すように、前記第1位相補償容量C₀、各第1容量C₁～C_Mの第1端は、アナログ入力電圧にそれぞれ接続され、各第1容量C₁～C_Mの第2端はそれぞれ多重選択スイッチを介して、順方向基準電圧V_refと、負方向基準電圧（本例では基準グランドGNDを負方向基準電圧とする）に接続され、前記第1位相補償容量C₀の第2端は負方向基準電圧に恒常的に接続される。

【0023】

アナログ入力電圧は、サンプルホールド回路（S/H）を介して第1デジタルアナログ変換器の入力端に接続できると理解できる。アナログ信号をA/D変換する際は、一定の変換時間が必要であり、この変換時間内において、アナログ信号は基本的に変わらないように保持され、こうすることでこそ変換精度を保証することができる。サンプルホールド回路はこのような機能を実現する回路である。

【0024】

図2に示すように、第1段SAR ADCは上部プレートを用いてアナログ入力電圧をサンプリングする。第1段SAR ADCでは、各容量の上部プレートがアナログ入力電圧に接続され、Mビット第1容量C₁～C_Mの下部プレートが多重選択スイッチを介して多重基準信号源に接続される。例示的に、基準信号源は、順方向基準電圧V_refおよび負方向基準電圧（本例では基準グランドGNDを負方向基準電圧とする）を含むことができる。いくつかの例において、基準信号源はコモンモード電圧V_CMをさらに含む。前記第1位相補償容量C₀の下部プレートは負方向基準電圧に恒常的に接続される。

【0025】

図2に示す例において、第1段SAR ADCのサンプリング方式は差分上部プレートサンプリングであり、第1段SAR ADCに入力されるアナログ入力電圧は差分電圧V_ip1とV_in1であり、V_ip1は順方向アナログ入力電圧で、V_in1は負方向アナログ入力電圧である。上部プレート差分サンプリング方式において、第1段SAR ADCの第1容量アレイは2つ設けられ、2つの第1容量アレイの構造は同じであり、2つの前記第1容量アレイは順方向アナログ入力電圧と負方向アナログ入力電圧に対応して接続される。Mビット差分出力の第1段SAR ADCについて、各第1容量アレイはM＋1個の容量を含み、第1段SAR ADCは2M＋2個の容量を共有する。

【0026】

第1容量アレイのMビット第1容量のうち、C₁～C_M－1は重み容量に属し、逐次近づける変換過程において、対応する重み容量のスイッチを切り替えることによって第1容量アレイ出力電圧を増減することができ、C_Mは残差電圧信号を第2段SAR ADCに生成するためのものであると理解できる。

【0027】

図2に示す第1段SAR ADCの回路構造は単なる例示であると理解できる。具体的に実現する際は、異なるアナログサンプリング方式に応じて第1段SAR ADCの回路構造を適宜に変形することができる。例えば、シングルエンドサンプリング方式を採用する場合、第1段SAR ADCは第1容量アレイを1つ設けるだけでよい。

【0028】

本願実施例の段間利得増幅器30は、第1段SAR ADCと第2段SAR ADCとの間に設けられる。具体的に、段間利得増幅器30の入力端は、第1デジタル－アナログ変換器から出力される残差電圧に接続される。

【0029】

図2に示すように、第1段SAR ADCのサンプリング方式が差分上部プレートサンプリングの場合、段間利得増幅器30は差分増幅器を用いる。差動増幅器を用いる場合、段間利得増幅器30は2つの入力端を有し、2つの前記第1容量アレイの出力に接続された残差電圧（順方向残差電圧と負方向残差電圧）に対応する。段間利得増幅器30は、V_ip1とV_in1の残差電圧を増幅し、差分のアナログ入力電圧V_ip2とV_in2を得る。対応して、段間利得増幅器30は2つの出力端を有し、V_ip2およびV_in2を第2段SAR ADCに出力する。

【0030】

段間利得増幅器30の2つの入力端は、スイッチを介して残差電圧の入力を制御するために、スイッチ（S1、S2）をそれぞれ設けることもできると理解できる。

【0031】

図3を参照されたい。図3は、本願の実施例が提供する第2段SAR ADCの回路構造概略図である。図3に示すように、第2段SAR ADCは、順次接続された第2デジタルアナログ変換器と、第2比較器と、第2デジタル制御論理ユニットとを含む。ここで、前記第2デジタルアナログ変換器は第2容量アレイを含み、前記第2容量アレイは1つの利得半減容量C_aと、1つの第2位相補償容量C₀およびN－1ビット第2容量C₁～C_N－1を含む。

【0032】

前記N－1ビット第2容量C₁～C_N－1の容量値は、ビット数の小さいものから大きいものの順に2のべき乗で増加する。第2容量Ciの容量値は、式C_i=2^i－1*CUで表すことができ、i=1～N－1における任意の整数であり、CUは単位容量である。

【0033】

前記第2位相補償容量C₀の容量値は、前記N－1ビット第2容量C₁～C_N－1のうちの第1位容量C1の容量値に等しく、即ちC0＝CUである。

【0034】

前記利得半減容量Caの容量値は、前記N－1ビット第2容量C₁～C_N－1および前記第2位相補償容量C₀の容量値の和であり、Caの容量値は式Ca＝2^N－1＊CUで表すことができる。

【0035】

図3に示すように、前記利得半減容量C_a、前記第2位相補償容量C₀、N－1ビット第2容量C₁～C_N－1の第1端は前記段間利得増幅器30の出力端にそれぞれ接続される。N－1ビットの第2容量C₁～C_N－1の第2端はそれぞれ多重選択スイッチを介して順方向基準電圧V_ref、負方向基準電圧（本例では基準グランドGNDを負方向基準電圧とする）に接続され、前記利得半減容量C_a、前記第2位相補償容量C₀の第2端はいずれも負方向基準電圧に恒久的に接続される。

【0036】

図3に示すように、第2段SAR ADCは上部プレートを用いてアナログ入力電圧をサンプリングする。第2段SAR ADCにおいて、各容量の上部プレートは段間利得増幅器30の出力端に接続され、段間利得増幅器30からアナログ入力電圧にアクセスし（段間利得増幅器30によって第1段SAR ADCの残差電圧を増幅して得られる）、N－1ビット第2容量C₁～C_N－1の下部プレートは多重選択スイッチを介して多重基準信号源に接続される。例示的に、基準信号源は、順方向基準電圧V_refおよび負方向基準電圧（本例では基準グランドGNDを負方向基準電圧とする）を含むことができる。いくつかの例において、基準信号源はコモンモード電圧V_CMをさらに含む。前記利得半減容量C_a、前記第2位相補償容量C₀の下部プレートは負方向基準電圧に恒常的に接続される。

【0037】

図3に示す例において、第2段SAR ADCのサンプリング方式は差分上部プレートサンプリングであり、段間利得増幅器30の2つの出力端は差分電圧V_ip2とV_in2を出力する（段間利得増幅器30によって第1段SAR ADCのV_ip1とV_in1の残差電圧を増幅して得られる）。ここで、V_ip2は順方向アナログ入力電圧、V_in2は負方向アナログ入力電圧である。

【0038】

上部プレート差分サンプリング方式において、第2段SAR ADCの第2容量アレイは2つ設けられ、2つの第2容量アレイの構造は同じであり、2つの第2容量アレイは順方向アナログ入力電圧V_ip2と負方向アナログ入力電圧V_in2に対応して接続される。Nビット差分出力の第2段SAR ADCに対して、各第1容量アレイはN＋1個の容量（1つの利得半減容量、1つの第2位相補償容量、N－1ビット第2容量）を含み、第2段SAR ADCは2N＋2個の容量を共有する。

【0039】

第2容量アレイのN－1ビット第2容量のうち、C₁～C_N－1はいずれも重み付け容量に属し、逐次近づける変換過程において、対応する重み付け容量のスイッチを切り替えることで第2容量アレイ出力電圧を増減することができると理解できる。

【0040】

図3に示す第2段SAR ADCの回路構造は単なる例示であると理解できる。具体的に実現する際は、異なるアナログサンプリング方式に応じて第2段SAR ADCの回路構造を適宜に変形することができる。例えば、シングルエンドサンプリング方式を採用する場合、第2段SAR ADCは第2容量アレイを1つ設けるだけでよい。

【0041】

本願実施例のデジタル符号化ユニット40は、前記第1デジタル制御論理ユニット、第2デジタル制御論理ユニットの出力端に接続される。アナログ入力電圧は、2段逐次比較型アナログデジタル変換器および段間利得増幅器30の増幅および量子化により（M＋N）bit符号を生成し、最終的にデジタル符号化ユニット40により最終的な（M＋N－1）bitデジタル符号の出力を完了する。

【0042】

図4は、デジタル符号化ユニット40の符号化プロセスの概略図である。第1段SAR ADC（M－bit SAR ADC）、第2段SAR ADC（N－bit SAR ADC）は（M＋N）bit符号を共同生成し、図3の段間転位加算方式に従って最終的な（M＋N－1）bitバイナリデジタル出力符号（D1：D（M＋N－1））を得る。フル振幅量子化を維持する必要があるため、エントリデジタル符号化の減算プロセスが必要である。復号回路は、フル加算器（FA）とハーフ加算器（HA）を用い、図4の符号化プロセスを実現することができる。

【0043】

本願実施例の方案では、第2段逐次比較型アナログデジタル変換器20における第2デジタルアナログ変換器に利得半減容量を設け、かつ当該利得半減容量の容量値は第2デジタルアナログ変換器における残りの容量の容量値の和であり、これにより第2段逐次比較型アナログデジタル変換器20の容量DACを倍増させ、2段構造の段間利得半減を実現することができ、段間利得増幅器30の利得を低下させる（段間利得増幅器30の増幅倍数を2 M－1倍から2 M－2倍に減少させる）が、第2段逐次比較型アナログデジタル変換器20の順方向基準電圧は、半減せずに、第1段逐次比較型アナログデジタル変換器10の順方向基準電圧と一致したままであり、消費電力の低減と変換速度の向上に効果的であるほか、ディープサブミクロンCMOS技術に適応することができる。アナログ入力信号は、2段逐次比較型アナログデジタル変換器および段間増幅器の増幅および量子化により（M＋N）ビットのデジタル信号を生成し、最終的にデジタル符号化ユニット40を介して（M＋N－1）ビットのデジタル信号を出力する。

【0044】

なお、本願実施例の方案は、2段逐次比較型アナログデジタル変換器だけでなく、3段またはそれ以上の段数の逐次比較型アナログデジタル変換器にも適用できる。

【0045】

本願実施例は、上記のいずれかの実施例で説明したパイプライン逐次比較型アナログデジタル変換器を備える集積回路をさらに提供する。

【0046】

また、本願実施例は、装置本体と、上記の集積回路とを備え、前記集積回路が前記装置本体内に設けられる電子機器をさらに提供する。例示的に、当該電子機器は、（基地局デバイスのような）ネットワークデバイスであってよい。

【0047】

本願実施例の方案では、第2段逐次比較型アナログデジタル変換器における第2デジタルアナログ変換器に利得半減容量を設け、かつ当該利得半減容量の容量値は第2デジタルアナログ変換器における残りの容量の容量値の和であり、これにより、2段構造の段間利得半減技術を実現し、段間利得増幅器の利得を低減することができるが、第2段逐次比較型アナログデジタル変換器の順方向基準電圧は、半減せずに、第1段逐次比較型アナログデジタル変換器の順方向基準電圧と一致したままであり、消費電力の低減と変換速度の向上に効果的であるほか、ディープサブミクロンCMOS技術に適応することができる。アナログ入力信号は、2段逐次比較型アナログデジタル変換器および段間増幅器の増幅および量子化により（M＋N）ビットのデジタル信号を生成し、最終的にデジタル符号化ユニットを介して（M＋N－1）ビットのデジタル信号を出力する。

【0048】

以上、本願のいくつかの実施形態について具体的に説明したが、本願は上述の実施形態に限定されるものではなく、本分野に精通した技術者は、本願の精神の共有条件に反することなく種々の同等の変形または置換を行うことができ、これらの同等の変形または置換はすべて本願の請求項で限定する範囲に含まれる。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】