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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】クロック同期システムおよび方法
(51)【国際特許分類】
H04L 7/033 20060101AFI20241108BHJP
【ＦＩ】
H04L7/033
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024529225
(86)(22)【出願日】2022-03-19
(85)【翻訳文提出日】2024-05-15
(86)【国際出願番号】 CN2022081855
(87)【国際公開番号】W WO2023082518
(87)【国際公開日】2023-05-19
(31)【優先権主張番号】202111350980.4
(32)【優先日】2021-11-15
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】516010548
【氏名又は名称】セインチップス テクノロジー カンパニーリミテッド
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】朱 立 成
【テーマコード（参考）】
5K047
【Ｆターム（参考）】
5K047GG11
5K047MM38
5K047MM50
5K047MM55
(57)【要約】
本開示はクロック同期システムおよび方法を提供し、当該クロック同期システムは、入力された第１の信号を受信し、第１の信号をサンプリング処理することで第２の信号を取得し、第２の信号に基づいてパルス信号を発生するように構成されるパルス発生モジュールと、出力分周器モジュール、パルス発生モジュール及び同期出力モジュールに第１の出力クロックを出力するように構成される電圧制御発振器と、第１の出力クロックを分周し、パルス信号に基づいて分周済みのクロックを同期させることで第２の出力クロックを取得するように構成される出力分周器モジュールと、電圧制御発振器から出力された第１の出力クロック、出力分周器モジュールから出力された第２の出力クロック、第１の信号、およびパルス発生モジュールから入力されたパルス信号を受信し、第１の出力クロック、第２の出力クロック、パルス信号に基づいて第１の信号を同期処理することで第３の信号を取得するように構成される同期出力モジュールと、を含む。
【特許請求の範囲】
【請求項1】
クロック同期システムであって、パルス発生モジュールと、前記パルス発生モジュールに接続された同期出力モジュールと、前記パルス発生モジュール、前記同期出力モジュールに接続された出力分周器モジュールと、前記パルス発生モジュール、前記出力分周器モジュール、前記同期出力モジュールに接続された電圧制御発振器と、を含み、
前記電圧制御発振器は、前記出力分周器モジュール、前記パルス発生モジュールおよび前記同期出力モジュールに第１の出力クロックを出力するように構成され、
前記パルス発生モジュールは、外部から入力された第１の信号および前記電圧制御発振器から入力された第１の出力クロックを受信し、前記第１の信号をサンプリング処理することで第２の信号を取得し、前記第２の信号と前記第１の出力クロックに基づいてパルス信号を発生し、前記パルス信号を前記出力分周器モジュールと前記同期出力モジュールにそれぞれ出力するように構成され、
前記出力分周器モジュールは、前記パルス発生モジュールから出力されたパルス信号および前記電圧制御発振器から出力された前記第１の出力クロックを受信し、前記第１の出力クロックを分周し、前記パルス信号に基づいて分周済みのクロックを同期させることで第２の出力クロックを取得するように構成され、
前記同期出力モジュールは、前記電圧制御発振器から出力された第１の出力クロック、前記出力分周器モジュールから出力された前記第２の出力クロック、前記外部から入力された第１の信号、および前記パルス発生モジュールから入力されたパルス信号を受信し、前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで第３の信号を取得するように構成され、前記第３の信号と前記第２の出力クロックはデジタル・アナログ変換モジュールにそれぞれ出力される同期信号である、
クロック同期システム。
【請求項2】
前記パルス発生モジュールは、前記第１の信号をサンプリング処理することで前記第２の信号を取得するように構成される遅延モジュールと、
前記遅延モジュールの出力端に接続されるモジュールであって、前記遅延モジュールから出力された前記第２の信号を受信し、前記第２の信号を立ち上がりエッジでサンプリングすることで第４の信号を取得するように構成される第１のサンプリング回路モジュールと、
前記第１のサンプリング回路モジュールの出力端に接続されるモジュールであって、前記第１のサンプリング回路モジュールから出力された前記第４の信号を受信し、前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第５の信号を取得するように構成される第１の高周波サンプリング回路モジュールと、
前記第１の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第１の高周波サンプリング回路モジュールから出力された前記第５の信号を受信し、前記第５の信号に対して排他的論理和操作を行うことで前記パルス信号を取得するように構成される排他的論理和回路モジュールと、を含む、
請求項１に記載のクロック同期システム。
【請求項3】
前記第１の高周波サンプリング回路モジュールは、前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第６の信号を取得するように構成される第２の高周波サンプリング回路モジュールと、
前記第２の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第２の高周波サンプリング回路モジュールから出力された第６の信号を受信し、前記第１の出力クロックに基づいて前記第６の信号をサンプリングすることで第７の信号を取得するように構成される第３の高周波サンプリング回路モジュールと、
前記第３の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第３の高周波サンプリング回路モジュールから出力された第７の信号を受信し、前記第１の出力クロックに基づいて前記第７の信号をサンプリングすることで第８の信号を取得するように構成される第４の高周波サンプリング回路モジュールと、
前記第４の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第４の高周波サンプリング回路モジュールから出力された第８の信号を受信し、前記第１の出力クロックに基づいて前記第８の信号をサンプリングすることで第９の信号を取得するように構成される第５の高周波サンプリング回路モジュールと、を含み、
前記第５の信号は、第６の信号、第７の信号、第８の信号、第９の信号を含む、
請求項２に記載のクロック同期システム。
【請求項4】
前記排他的論理和回路モジュールは、前記第２の高周波サンプリング回路モジュールの出力端および前記第５の高周波サンプリング回路モジュールの出力端が接続されるモジュールであって、前記第２の高周波サンプリング回路モジュールから出力された第６の信号および前記第５の高周波サンプリング回路モジュールから出力された第９の信号を受信し、前記第６の信号と前記第９の信号に対して排他的論理和操作を行うことで前記パルス信号を取得するように構成される、請求項３に記載のクロック同期システム。
【請求項5】
出力分周器モジュールは、前記パルス発生モジュールから出力されたパルス信号と前記出力分周器モジュールのイネーブル制御信号を受信し、前記イネーブル制御信号と前記パルス信号に対してＡＮＤ操作を行うことで前記分周器モジュールのリセット信号を取得するように構成されるＡＮＤゲートモジュールと、
前記ＡＮＤゲートモジュールの出力端に接続されるモジュールであって、前記ＡＮＤゲートモジュールから出力されたリセット信号を受信し、当該リセット信号および前記第１の出力クロックに基づいて前記第２の出力クロックを決定するように構成される前記分周器モジュールと、を含む、
請求項１に記載のクロック同期システム。
【請求項6】
前記同期出力モジュールは、前記第１の信号を立ち上がりエッジでサンプリングすることで第１０の信号を取得するように構成される立ち上がりエッジサンプリングモジュールと、
前記第１の信号を立ち下がりエッジでサンプリングすることで第１１の信号を取得するように構成される立ち下がりエッジサンプリングモジュールと、
前記立ち上がりエッジサンプリングモジュールの出力端および前記立ち下がりエッジサンプリングモジュールの出力端に接続されるモジュールであって、前記立ち上がりエッジサンプリングモジュールから出力された第１０の信号または前記立ち下がりエッジサンプリングモジュールから出力された第１１の信号を受信し、前記第１の出力クロックに基づいて前記第１０の信号または前記第１１の信号をサンプリングすることで第１２の信号を取得するように構成される第６の高周波サンプリング回路モジュールと、
第６の高周波サンプリング回路モジュールの出力端および前記パルス発生モジュールの出力端に接続されるモジュールであって、第６の高周波サンプリング回路モジュールから出力された前記第１２の信号および前記パルス発生モジュールから入力されたパルス信号を受信し、前記第２の出力クロックおよび前記パルス信号に基づいて前記第１２の信号をサンプリングすることで第４の信号を取得するように構成される第１の低周波サンプリングモジュールと、を含む、
請求項１に記載のクロック同期システム。
【請求項7】
前記第１の低周波サンプリングモジュールは、前記第２の出力クロックおよび前記パルス信号に基づいて前記第１２の信号をサンプリングすることで第１３の信号を取得するように構成される第２の低周波サンプリングモジュールと、
前記第２の低周波サンプリングモジュールの出力端に接続されるモジュールであって、前記第２の低周波サンプリングモジュールから出力された第１３の信号を受信し、前記第２の出力クロックに基づいて前記第１３の信号をサンプリングすることで第４の信号を取得するように構成される第３の低周波サンプリングモジュールと、を含む、
請求項６に記載のクロック同期システム。
【請求項8】
請求項１乃至７の何れか一項に記載のクロック同期システム用のクロック同期方法であって、第１の信号と第１の出力クロックをパルス発生モジュールに入力して、前記パルス発生モジュールによって前記第１の信号をサンプリング処理することで第２の信号を取得し、また、前記第２の信号と前記第１の出力クロックに基づいてパルス信号を発生するステップと、
前記パルス信号と第１の出力クロックを前記出力分周器モジュールに入力して、前記出力分周器モジュールによって前記第１の出力クロックを分周し、前記パルス信号に基づいて分周済みのクロックを同期させることで第２の出力クロックを取得するステップと、
前記パルス信号、前記第１の出力クロック、前記第２の出力クロック、第１の信号を前記同期出力モジュールに入力して、前記同期出力モジュールによって前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで、前記第２の出力クロックと同期信号である第３の信号を取得するステップと、
を含む、クロック同期方法。
【請求項9】
第１の信号をパルス発生モジュールに入力して、前記パルス発生モジュールによって前記第１の信号をサンプリング処理することで第２の信号を取得し、また、前記第２の信号に基づいてパルス信号を発生するステップは、前記第１の信号を遅延モジュールに入力して、前記遅延モジュールによって前記第１の信号をサンプリング処理することで前記第２の信号を取得するステップと、
前記第２の信号を第１のサンプリング回路モジュールに入力して、前記第１のサンプリング回路モジュールによって前記第２の信号を立ち上がりエッジでサンプリングすることで第４の信号を取得するステップと、
前記第４の信号を前記第１の高周波サンプリング回路モジュールに入力して、前記第１の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第５の信号を取得するステップと、
前記第５の信号を前記排他的論理和回路モジュールに入力して、前記排他的論理和回路モジュールによって前記第５の信号に対して排他的論理和操作を行うことで前記パルス信号を取得するステップと、を含む、
請求項８に記載のクロック同期方法。
【請求項10】
前記第５の信号を前記排他的論理和回路モジュールに入力することは、前記第１の出力クロックを第２の高周波サンプリング回路モジュールに入力して、前記第２の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第６の信号を取得するステップと、
前記第６の信号を第３の高周波サンプリング回路モジュールに入力して、前記第３の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第６の信号をサンプリングすることで第７の信号を取得するステップと、
前記第７の信号を第４の高周波サンプリング回路モジュールに入力して、前記第４の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第７の信号をサンプリングすることで第８の信号を取得するステップと、
前記第８の信号を第５の高周波サンプリング回路モジュールに入力して、前記第５の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第８の信号をサンプリングすることで第９の信号を取得するステップと、
前記第６の信号および前記第９の信号を前記排他的論理和回路モジュールに入力するステップと、を含み、
前記第５の信号は、第６の信号、第７の信号、第８の信号、第９の信号を含み、
前記第１の高周波サンプリング回路モジュールは、前記第２の高周波サンプリング回路モジュール、第３の高周波サンプリング回路モジュール、第４の高周波サンプリング回路モジュール、第５の高周波サンプリング回路モジュールを含む、
請求項９に記載のクロック同期方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、２０２１年１１月１５日に中国特許庁に提出した、出願番号が２０２１１１３５０９８０.４で、発明の名称が「クロック同期システムおよび方法」である中国特許出願についての優先権を主張したものであり、当該中国特許出願の全ての内容が援用により本開示に組み込まれるものとする。
【0002】
本開示は主に通信分野に関するもので、具体的にはクロック同期システムおよび方法に関する。
【背景技術】
【0003】
デジタル・アナログ/アナログ・デジタル変換器の技術は益々成熟していき、半導体会社のアナログ・デジタル変換器とデジタル・アナログ変換器は１０年前の製品よりもサンプリング速度が何桁も速くなっている。例えば、２００５年では、世界で最も速度の速い１２ビット解像度を持つデジタル・アナログ/アナログ・デジタル変換器のサンプリング速度は２５０ＭＳ/ｓであるのに対して、２０１８年では、１２ビット・デジタル・アナログ/アナログ・デジタル変換器のサンプリング速度は６．４ＧＳ/ｓまで達した。これらの性能の向上により、デジタル・アナログ/アナログ・デジタル変換器はＲＦ（無線周波数）周波数の信号を直接デジタル化しつつ、現代の通信とレーダーシステムに十分なダイナミック範囲を提供することができる。
【0004】
より高解像度を持つ超高速デジタル・アナログ/アナログ・デジタル変換器の出現に伴い、ＲＦ入力信号を数ギガＨｚの信号に直接変換することができる。これらの変換速度により、エンジニアはＬ帯域とＳ帯域で非常に高い瞬時帯域幅でデジタル化することができる。デジタル・アナログ/アナログ・デジタル変換器の絶え間ない発展に伴い、その他の周波数帯（例えばＣ帯域やＸ帯域）での直接ＲＦサンプリングも現実化し始めている。
【0005】
直接ＲＦサンプリングの主な利点は、ＲＦ信号チェーンを簡略化し、各チャネルのコストおよびチャネルの密度を低減させることである。直接ＲＦサンプリングアーキテクチャに基づく機器は、利用するアナログコンポーネントが少ないため、外形寸法が通常もっと小さく、電力効率がもっと高い。高チャネル数システムを構築する場合、直接ＲＦサンプリングによれば、システムの敷地面積とコストを削減することができる。寸法、重量、電力の低下に加えて、簡略化されたアーキテクチャによれば、ＲＦ機器自体の内部に存在する可能性のあるノイズ、イメージ、および他の誤差源、例えば局部発振の漏れおよび直交欠陥を除去することもできる。最後に、直接ＲＦサンプリングアーキテクチャによれば、同期を簡略化することもできる。例えば、ＲＦシステムの位相一致性を実現するには、ＲＦ機器の内部クロックと局部発振を同期させなければならない。局部発振が不要な直接サンプリングでは、部品のクロック同期のみに注目すればよい。
【0006】
現在、ＲＦ直接サンプリング送受信機の無線通信システムチップでは、遅延ジッタ偏差が比較的大きく、最大偏差が１０ｎｓまで達している。こんなに大きな偏差が発生する主な原因は、インタフェースにおける遅延偏差、クロックドメインまたがり（Ｃｌｏｃｋ Ｄｏｍａｉｎ Ｃｒｏｓｓｉｎｇ）の偏差であり、さらに、デジタルチェーンの設計の信頼性と消費電力などの多重要素を両立するために、チェーンにおいて複数のクロックドメインまたがり設計があり、これは遅延ジッタの低下と天然的な矛盾を生じる。
【0007】
測位への市場需要の向上に伴い、通信システムでは測位の遅延精度に対してより高い要求が求められ、そのためハードウェアシステムの遅延精度性能の向上も進められている。システムの需要を満たすために、システムチップへの複数回の電源投入間の遅延偏差が１ｎｓ以下であることが必要である。一方、システム級の１ｎｓ以下のクロック精度を、具体的にクロックのフェーズロックループ(Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、ＰＬＬ)に割り当てる部分については、ほぼ高周波クロックの１周期内に制御しなければならず、言い換えると、１６ＧＨｚのサンプリングクロック周波数では遅延時間が６２．５ｐｓ未満でなければならないが、関連技術ではシステムチップへの複数回の電源投入間の遅延偏差が６２．５ｐｓよりもはるかに大きい。
【0008】
関連技術によるシステムチップへの複数回の電源投入間の遅延偏差が大きいなどの問題に対して、有効な技術案はまだ提案されていない。
【発明の概要】
【発明が解決しようとする課題】
【0009】
本開示の実施例では、少なくとも関連技術によるシステムチップへの複数回の電源投入間の遅延偏差が大きいなどの問題を解決するためのクロック同期システムおよび方法が提案されている。
【課題を解決するための手段】
【0010】
本開示の実施例では、パルス発生モジュールと、前記パルス発生モジュールに接続された同期出力モジュールと、前記パルス発生モジュール、前記同期出力モジュールに接続された出力分周器モジュールと、前記パルス発生モジュール、前記出力分周器モジュール、前記同期出力モジュールに接続された電圧制御発振器と、を含み、前記電圧制御発振器は、前記出力分周器モジュール、前記パルス発生モジュールおよび前記同期出力モジュールに第１の出力クロックを出力するように構成され、パルス発生モジュールは、外部から入力された第１の信号および前記電圧制御発振器から入力された第１の出力クロックを受信し、前記第１の信号をサンプリング処理することで第２の信号を取得し、前記第２の信号と前記第１の出力クロックに基づいてパルス信号を発生し、前記パルス信号を出力分周器モジュールと同期出力モジュールにそれぞれ出力するように構成され、前記出力分周器モジュールは、前記パルス発生モジュールから出力されたパルス信号および前記電圧制御発振器から出力された前記第１の出力クロックを受信し、前記第１の出力クロックを分周し、前記パルス信号に基づいて分周済みのクロックを同期させることで第２の出力クロックを取得するように構成され、前記同期出力モジュールは、前記パルス発生モジュールの前記出力端および前記出力分周器モジュールの出力端に接続され、前記電圧制御発振器から出力された第１の出力クロック、前記出力分周器モジュールから出力された前記第２の出力クロック、前記外部から入力された第１の信号、および前記パルス発生モジュールから入力されたパルス信号を受信し、前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで第３の信号を取得するように構成され、前記第３の信号と前記第２の出力クロックはデジタル・アナログ変換モジュールにそれぞれ出力される同期信号であるクロック同期システムが提案されている。
【0011】
本開示の実施例では、第１の信号と第１の出力クロックをパルス発生モジュールに入力して、前記パルス発生モジュールによって前記第１の信号をサンプリング処理することで第２の信号を取得し、また、前記第２の信号と第１の出力クロックに基づいてパルス信号を発生するステップと、前記パルス信号と第１の出力クロックを前記出力分周器モジュールに入力して、前記出力分周器モジュールによって前記第１の出力クロックを分周し、また、前記パルス信号に基づいて分周済みのクロックを同期させるステップと、前記パルス信号、前記第１の出力クロック、前記第２の出力クロック、第１の信号を前記同期出力モジュールに入力して、前記同期出力モジュールによって前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで、前記第２の出力クロックと同期信号である第３の信号を取得するステップと、を含むクロック同期方法がさらに提案されている。
【0012】
本開示の別の一実施例により、コンピュータプログラムが格納されたコンピュータ読み取り可能な記憶媒体であって、前記コンピュータプログラムが実行されると、上記した何れか一項の方法実施例におけるステップが実現されるコンピュータ読み取り可能な記憶媒体がさらに提案されている。
【0013】
本開示の別の一実施例により、メモリとプロセッサを備える電子装置であって、前記メモリにはコンピュータプログラムが格納されており、前記プロセッサは、前記コンピュータプログラムを実行して上記した何れか一項の方法実施例におけるステップを実現するように構成される電子装置がさらに提案されている。
【0014】
上記した技術案では、電圧制御発振器は、前記出力分周器モジュール、前記パルス発生モジュールおよび前記同期出力モジュールに第１の出力クロックを出力するように構成され、パルス発生モジュールは、外部から入力された第１の信号および前記電圧制御発振器から入力された第１の出力クロックを受信し、前記第１の信号をサンプリング処理することで第２の信号を取得し、前記第２の信号に基づいてパルス信号を発生し、前記パルス信号を出力分周器モジュールと同期出力モジュールにそれぞれ出力するように構成され、前記出力分周器モジュールは、前記パルス発生モジュールから出力されたパルス信号および前記電圧制御発振器から出力された前記第１の出力クロックを受信し、前記第１の出力クロックを分周し、前記パルス信号に基づいて分周済みのクロックを同期させるように構成され、同期出力モジュールは、前記電圧制御発振器から出力された第１の出力クロック、前記出力分周器モジュールから出力された前記第２の出力クロック、前記外部から入力された第１の信号、および前記パルス発生モジュールから入力されたパルス信号を受信し、前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで第３の信号を取得するように構成され、前記第３の信号と前記第２の出力クロックはデジタル・アナログ変換モジュールにそれぞれ出力される同期信号である。上記した技術案によれば、関連技術によるシステムチップへの複数回の電源投入間の遅延偏差が大きいなどの問題が解決され、本開示では、外部から第１の信号が送信され、フェーズロックループ内部処理によって出力分周器の出力クロックを同期させ、また、同期済みの第２の出力クロックによって第１の信号をサンプリングしてアナログ・デジタル変換器/デジタル・アナログ変換器などのチェーンにおける別のサブシステムに出力し、別のサブシステムがフェーズロックループと同じ同期操作を実現可能となり、全チップの正確な遅延機能を達成することができる。
【0015】
ここで説明する図面は、本開示に対する更なる理解を提供しており、本願の一部を構成するものであり、本開示の例示的な実施例およびその説明は、本開示を説明するためのもので、本開示を不当に限定するものではない。図面は以下の通りである。
【図面の簡単な説明】
【0016】
【図1】本開示の実施例によるクロック同期システムのシステムブロック図である。
【図2】本開示の選択的な実施例によるクロック同期方法のフローチャートである。
【図3】本開示の選択的な実施例によるＲＦ直接サンプリングシステムの受信ブロック図である。
【図4】本開示の選択的な実施例によるＲＦ直接サンプリングシステムに適用するクロック同期機能付きのフェーズロックループ回路のアーキテクチャである。
【図5】本開示の選択的な実施例によるパルス発生モジュールのブロック図である。
【図6】本開示の選択的な実施例による同期出力モジュールのブロック図である。
【図7】本開示の選択的な実施例による出力分周器モジュールのブロック図である。
【図8】本開示の選択的な実施例による同期機能作用のシーケンス図である。
【発明を実施するための形態】
【0017】
以下、本開示について、図面を参照しつつ実施例を詳細に説明する。なお、矛盾しないかぎり、本開示における実施例および実施例に言及される特徴を互いに組み合わせることができる。
【0018】
なお、本開示の明細書、特許請求の範囲および上記した図面における用語「第１」、「第２」などは、特定の順序や優先順位を示すものではなく、類似するオブジェクトを区別するためのものである。このようにして使用されるデータは、本明細書に記載される本開示の実施例の便宜上、適切な場合に交換可能であると理解すべきである。さらに、用語「含む」、「有する」およびそれらの任意の変形は、非排他的に含まれたものをカバーすることを意図している。例えば、一連のステップまたはユニットを含むプロセス、方法、システム、製品またはデバイスは、明確にリストされたステップまたはユニットに限定されるものでなく、明確にリストされていないが、これらのプロセス、方法、製品またはデバイスに固有する他のステップまたはユニットを含む場合もある。
【0019】
本明細書に使用される全ての技術および科学の用語は、別に定義されない限り、当業者が一般的に理解する意味と同じ意味を有する。本開示の明細書に使用される用語は、発明を実施するための形態を説明するためであり、本開示を制限することを意図するものでない。
【0020】
本実施例ではクロック同期システムが提案されており、図１は本開示の実施例によるクロック同期システムのシステムブロック図であり、図１に示すように、かかるシステムは、
パルス発生モジュール１０と、前記パルス発生モジュール１０に接続された同期出力モジュール１６と、前記パルス発生モジュール１０、前記同期出力モジュール１６に接続された出力分周器モジュール１４と、前記パルス発生モジュール１０、前記同期出力モジュール１６、前記出力分周器モジュール１４に接続された電圧制御発振器１２と、を含み、
前記電圧制御発振器１２は、前記出力分周器モジュール１４、前記パルス発生モジュール１０および前記同期出力モジュール１６に第１の出力クロックを出力するように構成され、
パルス発生モジュール１０は、外部から入力された第１の信号および前記電圧制御発振器１２から入力された第１の出力クロックを受信し、前記第１の信号をサンプリング処理することで第２の信号を取得し、前記第２の信号と第１の出力クロックに基づいてパルス信号を発生し、前記パルス信号を出力分周器モジュール１４と同期出力モジュール１６にそれぞれ出力するように構成され、
前記出力分周器モジュール１４は、前記パルス発生モジュール１０から出力されたパルス信号および前記電圧制御発振器１２から出力された前記第１の出力クロックを受信し、前記第１の出力クロックを分周し、前記パルス信号に基づいて分周済みのクロックを同期させるように構成され、
前記同期出力モジュール１６は、前記電圧制御発振器１２から出力された第１の出力クロック、前記出力分周器モジュール１４から出力された前記第２の出力クロック、前記外部から入力された第１の信号、および前記パルス発生モジュール１０から入力されたパルス信号を受信し、前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで第３の信号を取得するように構成され、前記第３の信号と前記第２の出力クロックはデジタル・アナログ変換モジュールにそれぞれ出力される同期信号である。
パルス発生モジュール１０と、前記パルス発生モジュール１０に接続された同期出力モジュール１６と、前記パルス発生モジュール１０、前記同期出力モジュール１６に接続された出力分周器モジュール１４と、前記パルス発生モジュール１０、前記同期出力モジュール１６、前記出力分周器モジュール１４に接続された電圧制御発振器１２と、を含み、
前記電圧制御発振器１２は、前記出力分周器モジュール１４、前記パルス発生モジュール１０および前記同期出力モジュール１６に第１の出力クロックを出力するように構成され、
パルス発生モジュール１０は、外部から入力された第１の信号および前記電圧制御発振器１２から入力された第１の出力クロックを受信し、前記第１の信号をサンプリング処理することで第２の信号を取得し、前記第２の信号と第１の出力クロックに基づいてパルス信号を発生し、前記パルス信号を出力分周器モジュール１４と同期出力モジュール１６にそれぞれ出力するように構成され、
前記出力分周器モジュール１４は、前記パルス発生モジュール１０から出力されたパルス信号および前記電圧制御発振器１２から出力された前記第１の出力クロックを受信し、前記第１の出力クロックを分周し、前記パルス信号に基づいて分周済みのクロックを同期させるように構成され、
前記同期出力モジュール１６は、前記電圧制御発振器１２から出力された第１の出力クロック、前記出力分周器モジュール１４から出力された前記第２の出力クロック、前記外部から入力された第１の信号、および前記パルス発生モジュール１０から入力されたパルス信号を受信し、前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで第３の信号を取得するように構成され、前記第３の信号と前記第２の出力クロックはデジタル・アナログ変換モジュールにそれぞれ出力される同期信号である。
【0021】
上記したステップでは、前記電圧制御発振器１２は、前記出力分周器モジュール１４、前記パルス発生モジュール１０および前記同期出力モジュール１６に第１の出力クロックを出力するように構成され、パルス発生モジュール１０は、入力された第１の信号および前記電圧制御発振器１２から入力された第１の出力クロックを受信し、前記第１の信号をサンプリング処理することで第２の信号を取得し、前記第２の信号と第１の出力クロックに基づいてパルス信号を発生し、前記パルス信号を出力分周器モジュール１４と同期出力モジュール１６にそれぞれ出力するように構成され、出力分周器モジュール１４は、前記パルス発生モジュール１０から出力されたパルス信号および前記電圧制御発振器１２から出力された前記第１の出力クロックを受信し、前記第１の出力クロックを分周し、前記パルス信号に基づいて分周済みのクロックを同期させるように構成され、同期出力モジュール１６は、前記電圧制御発振器１２から出力された第１の出力クロック、前記出力分周器モジュール１４から出力された前記第２の出力クロック、前記外部から入力された第１の信号、および前記パルス発生モジュール１０から入力されたパルス信号を受信し、前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで第３の信号を取得するように構成され、前記第３の信号と前記第２の出力クロックはデジタル・アナログ変換モジュールにそれぞれ出力される同期信号である。上記した技術案によれば、関連技術によるシステムチップへの複数回の電源投入間の遅延偏差が大きいなどの問題が解決され、本開示では、外部から第１の信号が送信され、フェーズロックループ内部処理によって出力分周器の出力クロックを同期させ、また、同期済みの第２の出力クロックによって第１の信号をサンプリングしてアナログ・デジタル変換器/デジタル・アナログ変換器などのチェーンにおける別のサブシステムに出力し、別のサブシステムがフェーズロックループと同じ同期操作を実現可能となり、全チップの正確な遅延機能を達成することができる。
【0022】
例示的な一実施例では、クロック同期システムにおけるパルス発生モジュール１０は、外部から入力された第１の信号に基づいてパルス幅制御可能なパルス信号を発生することに用いられるモジュールであって、前記第１の信号は基準信号または１０ｍｓ周期信号であってもよく、パルス信号は出力分周器からの第１の出力クロックと出力サンプリング回路から出力された第３の信号を同期させるためのものであり、かかるパルス発生モジュールは、
前記第１の信号をサンプリング処理することで前記第２の信号を取得するように構成される遅延モジュールと、
前記遅延モジュールの出力端に接続されるモジュールであって、前記遅延モジュールから出力された前記第２の信号を受信し、前記第２の信号を立ち上がりエッジでサンプリングすることで第４の信号を取得するように構成される第１のサンプリング回路モジュールと、
前記第１のサンプリング回路モジュールの出力端に接続されるモジュールであって、前記第１のサンプリング回路モジュールから出力された前記第４の信号を受信し、前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第５の信号を取得するように構成される第１の高周波サンプリング回路モジュールと、
前記第１の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第１の高周波サンプリング回路モジュールから出力された前記第５の信号を受信し、前記第５の信号に対して排他的論理和操作を行うことで前記パルス信号を取得するように構成される排他的論理和回路モジュールと、を含む。
前記第１の信号をサンプリング処理することで前記第２の信号を取得するように構成される遅延モジュールと、
前記遅延モジュールの出力端に接続されるモジュールであって、前記遅延モジュールから出力された前記第２の信号を受信し、前記第２の信号を立ち上がりエッジでサンプリングすることで第４の信号を取得するように構成される第１のサンプリング回路モジュールと、
前記第１のサンプリング回路モジュールの出力端に接続されるモジュールであって、前記第１のサンプリング回路モジュールから出力された前記第４の信号を受信し、前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第５の信号を取得するように構成される第１の高周波サンプリング回路モジュールと、
前記第１の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第１の高周波サンプリング回路モジュールから出力された前記第５の信号を受信し、前記第５の信号に対して排他的論理和操作を行うことで前記パルス信号を取得するように構成される排他的論理和回路モジュールと、を含む。
【0023】
本開示の実施例では、遅延モジュールは、第１の信号と電圧制御発振器の出力クロックとの非同期によって発生し得る準安定状態の問題を解決するために、第１の信号をサンプリングすることで対応する第２の信号を取得するように構成され、第１のサンプリング回路モジュールは、第２の信号の立ち下がりエッジを除去するために設計されたものであり、その目的は同期機能の全過程においてパルス発生モジュールが立ち上がりエッジ信号のみを認識させることにあり、第１の高周波サンプリング回路モジュールは、そのサンプリングクロックは電圧制御発振器から出力された第１の出力クロックであり、第１の出力クロックに基づいて立ち上がりエッジのサンプリング済みの第４の信号をビートすることで固定位相差を持つ第５の信号を取得するように構成され、排他的論理和回路モジュールは、排他的論理和機能を実現するためのものとして、第５の信号に対して排他的論理和を行うことで一定幅のパルス信号を発生するように構成される。
【0024】
例示的な一実施例では、前記第１の高周波サンプリング回路モジュールは、前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第６の信号を取得するように構成される第２の高周波サンプリング回路モジュールと、前記第２の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第２の高周波サンプリング回路モジュールから出力された第６の信号を受信し、前記第１の出力クロックに基づいて前記第６の信号をサンプリングすることで第７の信号を取得するように構成される第３の高周波サンプリング回路モジュールと、前記第３の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第３の高周波サンプリング回路モジュールから出力された第７の信号を受信し、前記第１の出力クロックに基づいて前記第７の信号をサンプリングすることで第８の信号を取得するように構成される第４の高周波サンプリング回路モジュールと、前記第４の高周波サンプリング回路モジュールの出力端に接続されるモジュールであって、前記第４の高周波サンプリング回路モジュールから出力された第８の信号を受信し、前記第１の出力クロックに基づいて前記第８の信号をサンプリングすることで第９の信号を取得するように構成される第５の高周波サンプリング回路モジュールと、を含み、前記第５の信号は、第６の信号、第７の信号、第８の信号、第９の信号を含む。
【0025】
言い換えると、第１の高周波サンプリング回路モジュールは、第２の高周波サンプリング回路モジュール、第３の高周波サンプリング回路モジュール、第４の高周波サンプリング回路モジュール、第５の高周波サンプリング回路モジュールからなり、第２の高周波サンプリング回路モジュール、第３の高周波サンプリング回路モジュール、第４の高周波サンプリング回路モジュール、第５の高周波サンプリング回路モジュールのそれぞれによって、前記第１の出力クロックに基づいて第４の信号をサンプリングする（前記第１の出力クロックに基づいて第４の信号をビートすると理解してもよい）ことで、第６の信号、第７の信号、第８の信号、第９の信号を取得し、上記した第６の信号および第９の信号を排他的論理和回路モジュールに入力するように構成される。なお、第２の高周波サンプリング回路モジュール、第３の高周波サンプリング回路モジュール、第４の高周波サンプリング回路モジュール、第５の高周波サンプリング回路モジュールの役割は選択可能であり、
パルス信号のパルス幅の調整を可能にする。
パルス信号のパルス幅の調整を可能にする。
【0026】
例示的な一実施例では、前記排他的論理和回路モジュールは、前記第２の高周波サンプリング回路モジュールの出力端および前記第５の高周波サンプリング回路モジュールの出力端が接続されるモジュールであって、前記第２の高周波サンプリング回路モジュールから出力された第６の信号および前記第５の高周波サンプリング回路モジュールから出力された第９の信号を受信し、前記第６の信号と前記第９の信号に対して排他的論理和操作を行うことで前記パルス信号を取得するように構成される。
【0027】
言い換えると、排他的論理和回路モジュールは、第１のビートとそれより後に出力された選択可能なビート数の第６の信号と第９の信号に対して排他的論理和操作を行うことで固定幅のパルス信号を発生するように構成され、かかるパルス信号の幅は第１の出力信号に対応する出力周波数の整数倍周期である。
【0028】
出力分周器の基本機能は、電圧制御発振器から出力された第１の出力信号を所定の分周比率で分周し、分周済みの第２の出力信号を発生することである。なお、出力分周器は同期機能もあわせもつものであり、即ち、本開示に係る同期機能は出力分周器に直接作用することになる。本開示の実施例では、出力分周器モジュールの具体的な構成について解説するが、前記パルス発生モジュールから出力されたパルス信号と前記出力分周器モジュールのイネーブル制御信号を受信し、前記イネーブル制御信号と前記パルス信号に対してＡＮＤ操作を行うことで前記分周器モジュールのリセット信号を取得するように構成されるＡＮＤゲートモジュールと、前記ＡＮＤゲートモジュールの出力端に接続されるモジュールであって、前記ＡＮＤゲートモジュールから出力されたリセット信号を受信し、当該リセット信号および前記第１の出力クロックに基づいて前記第２の出力クロックを決定するように構成される前記分周器モジュールと、を含む。
【0029】
具体的には、ＡＮＤゲートモジュールが実現する基本機能は、出力分周器のイネーブル制御信号とパルス信号に対してＡＮＤ操作を行うことであるが、同期の必要性からみると、実際の回路設計において、出力するリセット信号が出力分周器の第１の出力信号自体と同期することを確保するために、電圧制御発振器から出力された第１の出力信号を用いてビートすることが必要である。なお、全システムに同期が不要であるか、または第１の信号がない場合、出力分周器が正常な出力信号を出力するのに影響を与えることがなく、分周器モジュールは、異なる分周の需要を満たすために複数の分周器モジュールからなることができるが、同期機能の必要性からみると、ここでの分周器は電源投入時に固定的な初期動作状態を有することが必要である。リセット信号が「１」の場合、分周器モジュールが正常に動作し、リセット信号が「０」の場合、分周器モジュールがある固定レベルとして出力し、リセット信号が「０」から「１」に切り替えられる場合、分周器モジュールの非動作から正常動作への変化状態は、毎回確定的なことである。
【0030】
例示的な一実施例では、前記同期出力モジュールは、前記第１の信号を立ち上がりエッジでサンプリングすることで第１０の信号を取得するように構成される立ち上がりエッジサンプリングモジュールと、前記第１の信号を立ち下がりエッジでサンプリングすることで第１１の信号を取得するように構成される立ち下がりエッジサンプリングモジュールと、前記立ち上がりエッジサンプリングモジュールの出力端および前記立ち下がりエッジサンプリングモジュールの出力端に接続されるモジュールであって、前記立ち上がりエッジサンプリングモジュールから出力された前記第１０の信号または前記立ち下がりエッジサンプリングモジュールから出力された前記第１１の信号を受信し、前記第１の出力信号に基づいて前記第１０の信号または前記第１１の信号をサンプリングすることで第１２の信号を取得するように構成される第６の高周波サンプリング回路モジュールと、第６の高周波サンプリング回路モジュールの出力端および前記パルス発生モジュールの出力端に接続されるモジュールであって、第６の高周波サンプリング回路モジュールから出力された前記第１２の信号および前記パルス発生モジュールから入力されたパルス信号を受信し、前記第２の出力クロックおよび前記パルス信号に基づいて前記第１２の信号をサンプリングすることで第４の信号を取得するように構成される第１の低周波サンプリングモジュールと、を含む。
【0031】
なお、同期出力モジュールの役割は、第２の出力クロックを用いて第１の信号をサンプリングすることでＲＦ直接サンプリングシステムにおけるデジタル・アナログ/アナログ・デジタル変換器などに出力することである。同期出力モジュールは、主に、第１の信号を立ち上がりエッジまたは立ち下がりエッジでサンプリングするものとして、主に同期の非確定的な遅延を第２の出力クロックの１周期ではなく半周期に低下させる立ち上がりエッジ/立ち下がりエッジサンプリングモジュール１）と、用いられるクロックが第１の出力信号である高周波サンプリングモジュールであって、その前の立ち上がりエッジ/立ち下がりエッジサンプリングモジュールによるサンプリング遅延を差し引くと、ここでのビート数がパルス信号のビート数と完全に同じものになり、且つ同じ高周波クロックソースが用いられ、これにより、第１の信号とパルス信号の同期を確保することができる（第１の信号とパルス信号が固定位相差を持つとも理解できる）高周波サンプリングモジュール２）と、第２の出力信号を用いて第１２の信号を再同期させる低周波サンプリングモジュール３）の機能部分を含む。ここで、低周波サンプリングモジュールによって、ここでの遅延と出力分周器の遅延が同じであることが確保され、非確定的な遅延が低下することとなる。最終的に、出力分周器の第１の出力クロックは、それによって同期された第４の信号とともにＲＦ直接サンプリングシステムの次段に送信される。
【0032】
例示的な一実施例では、前記第１の低周波サンプリングモジュールは、前記第２の出力クロックおよび前記パルス信号に基づいて前記第１２の信号をサンプリングすることで第１３の信号を取得するように構成される第２の低周波サンプリングモジュールと、前記第２の低周波サンプリングモジュールの出力端に接続されるモジュールであって、前記第２の低周波サンプリングモジュールから出力された第１３の信号を受信し、前記第２の出力クロックに基づいて前記第１３の信号をサンプリングすることで第４の信号を取得するように構成される第３の低周波サンプリングモジュールと、を含む。
【0033】
本実施例ではクロック同期方法が提案されており、図２は本開示の実施例によるクロック同期方法のフローチャートであり、かかる方法は上記したクロック同期システムが実行するものであり、次のステップＳ２０２、Ｓ２０４、Ｓ２０６を含む。
【0034】
ステップＳ２０２において、第１の信号と第１の出力クロックをパルス発生モジュールに入力して、前記パルス発生モジュールによって前記第１の信号をサンプリング処理することで第２の信号を取得し、また、前記第２の信号と第１の出力クロックに基づいてパルス信号を発生する。
【0035】
ステップＳ２０４において、前記パルス信号と第１の出力クロックを前記出力分周器モジュールに入力して、前記出力分周器モジュールによって前記第１の出力クロックを分周し、また、前記パルス信号に基づいて分周済みのクロックを同期させる。
【0036】
ステップＳ２０６において、前記パルス信号、前記第１の出力クロック、前記第２の出力クロック、第１の信号を前記同期出力モジュールに入力して、前記同期出力モジュールによって前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで、前記第２の出力クロックと同期信号である第３の信号を取得する。
【0037】
上記の実施例では、第１の信号と第１の出力クロックをパルス発生モジュールに入力して、前記パルス発生モジュールによって前記第１の信号をサンプリング処理することで第２の信号を取得し、また、前記第２の信号と第１の出力クロックに基づいてパルス信号を発生し、前記パルス信号と第１の出力クロックを前記出力分周器モジュールに入力して、前記出力分周器モジュールによって前記第１の出力クロックを分周し、また、分周済みのクロックを前記パルス信号に基づいて同期させ、前記パルス信号、前記第１の出力クロック、前記第２の出力クロック、第１の信号を前記同期出力モジュールに入力して、前記同期出力モジュールによって前記第１の出力クロック、前記第２の出力クロック、前記パルス信号に基づいて前記第１の信号を同期処理することで、前記第２の出力クロックと同期信号である第３の信号を取得する。上記した技術案によれば、関連技術によるシステムチップへの複数回の電源投入間の遅延偏差が大きいなどの問題が解決され、本開示では、外部から第１の信号が送信され、フェーズロックループ内部処理によって出力分周器の出力クロックを同期させ、また、同期済みの第２の出力クロックによって第１の信号をサンプリングしてアナログ・デジタル変換器/デジタル・アナログ変換器などのチェーンにおける別のサブシステムに出力し、別のサブシステムがフェーズロックループと同じ同期操作を実現可能となり、全チップの正確な遅延機能を達成することができる。
【0038】
さらに、具体的には、前記第１の信号を遅延モジュールに入力して、前記遅延モジュールによって前記第１の信号をサンプリング処理することで前記第２の信号を取得し、前記第２の信号を第１のサンプリング回路モジュールに入力して、前記第１のサンプリング回路モジュールによって前記第２の信号を立ち上がりエッジでサンプリングすることで第４の信号を取得し、前記第４の信号を前記第１の高周波サンプリング回路モジュールに入力して、前記第１の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第５の信号を取得し、前記第５の信号を前記排他的論理和回路モジュールに入力して、前記排他的論理和回路モジュールによって前記第５の信号に対して排他的論理和操作を行うことで前記パルス信号を取得す手段によって、前記第２の信号に基づいてパルス信号を発生することができる。
【0039】
選択的には、前記第５の信号を前記排他的論理和回路モジュールに入力することは、前記第１の出力クロックを第２の高周波サンプリング回路モジュールに入力して、前記第２の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第４の信号をサンプリングすることで第６の信号を取得するステップと、前記第６の信号を第３の高周波サンプリング回路モジュールに入力して、前記第３の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第６の信号をサンプリングすることで第７の信号を取得するステップと、前記第７の信号を第４の高周波サンプリング回路モジュールに入力して、前記第４の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第７の信号をサンプリングすることで第８の信号を取得するステップと、前記第８の信号を第５の高周波サンプリング回路モジュールに入力して、前記第５の高周波サンプリング回路モジュールによって前記第１の出力クロックに基づいて前記第８の信号をサンプリングすることで第９の信号を取得するステップと、前記第６の信号および前記第９の信号を前記排他的論理和回路モジュールに入力するステップと、を含み、前記第５の信号は、第６の信号、第７の信号、第８の信号、第９の信号を含み、前記第１の高周波サンプリング回路モジュールは、前記第２の高周波サンプリング回路モジュール、第３の高周波サンプリング回路モジュール、第４の高周波サンプリング回路モジュール、第５の高周波サンプリング回路モジュールを含む。
【0040】
以下、上記したクロック同期システムの動作過程および原理をよりよく理解するために、並列デコードの流れについて幾つかの選択的な実施例を結合して説明するが、本開示の実施例の技術案を限定するものではない。
【0041】
実施例１
本開示ではＲＦ直接サンプリング技術に適用するクロック同期システムが提案されており、図３は本開示の選択的な実施例によるＲＦ直接サンプリングシステムの受信ブロック図であり、図３に示すように、本開示の実施例によるクロック同期システムによれば、システムクロックの遅延が大きすぎるという問題を解決することができる。本開示では、外部から基準信号または１０ｍｓ周期信号（上記した実施例における第１の信号に該当）が送信され、フェーズロックループ回路内部処理によって出力分周器の第１の出力クロック（上記した実施例における第１の出力信号に該当）を同期させ、また、同期済みの第２の出力クロックによって基準信号または１０ｍｓ周期信号をサンプリングし、同期済みの基準信号または１０ｍｓ周期信号をアナログ・デジタル変換器/デジタル・アナログ変換器などのチェーンにおける別のサブシステムに出力し、別のサブシステムがフェーズロックループと同じ同期操作を実現可能となり、全チップの正確な遅延機能を達成することができる。
本開示ではＲＦ直接サンプリング技術に適用するクロック同期システムが提案されており、図３は本開示の選択的な実施例によるＲＦ直接サンプリングシステムの受信ブロック図であり、図３に示すように、本開示の実施例によるクロック同期システムによれば、システムクロックの遅延が大きすぎるという問題を解決することができる。本開示では、外部から基準信号または１０ｍｓ周期信号（上記した実施例における第１の信号に該当）が送信され、フェーズロックループ回路内部処理によって出力分周器の第１の出力クロック（上記した実施例における第１の出力信号に該当）を同期させ、また、同期済みの第２の出力クロックによって基準信号または１０ｍｓ周期信号をサンプリングし、同期済みの基準信号または１０ｍｓ周期信号をアナログ・デジタル変換器/デジタル・アナログ変換器などのチェーンにおける別のサブシステムに出力し、別のサブシステムがフェーズロックループと同じ同期操作を実現可能となり、全チップの正確な遅延機能を達成することができる。
【0042】
本開示の実施例に係るクロック同期システムは、５Ｇ通信システムの低遅延要求に適応するために提案されるものであり、スーパーヘテロダインおよびゼロ中間周波数による送受信システムにおけるクロック遅延が大きすぎるという問題を解決し、５Ｇ通信システムの性能を大幅に向上させ、ユーザ体験を改善することができる。
【0043】
図４に示すように、図４は本開示の選択的な実施例によるＲＦ直接サンプリングシステムに適用するクロック同期機能付きのフェーズロックループ回路のアーキテクチャであり、本開示の実施例に係るクロック同期システムは具体的に以下の幾つかのモジュールを含む。
【0044】
１、パルス発生モジュール：外部から入力された基準信号または１０ｍｓ周期信号に基づいてパルス幅制御可能なパルス信号を発生し、このパルス信号が出力分周器の第１の出力クロックと出力サンプリングモジュールの第１の信号を同期させるために用いられる。図５に示すように、図５は本開示の選択的な実施例によるパルス発生モジュールのブロック図であり、次の機能部分を含む。
【0045】
１）遅延モジュール：この遅延ユニットは、基準信号または１０ｍｓ周期信号と電圧制御発振器から出力された第１の出力クロックとの非同期によって発生し得る準安定状態の問題を解決するために、遅延が調整可能に設計されている。
【0046】
２）サンプリング回路モジュール（上記した実施例における第１のサンプリング回路に該当）：このサンプリング回路モジュールは、基準信号または１０ｍｓ周期信号の立ち下がりエッジを除去するために設計されたものであり、その目的が同期機能の全過程においてパルス発生モジュールが立ち上がり信号しか認識しないことにある。
【0047】
３）高周波サンプリング回路モジュール（上記した実施例における第１の高周波サンプリング回路モジュールに該当）（高周波サンプリング回路モジュール１～４）（上記した実施例における第２の高周波サンプリング回路モジュール、第３の高周波サンプリング回路モジュール、第４の高周波サンプリング回路モジュール、第５の高周波サンプリング回路モジュールに該当）：高周波サンプリング回路モジュールのサンプリングクロックは、電圧制御発振器から出力された第１の出力クロックであり、サンプリング済みの基準信号または１０ｍｓ周期信号への論理制御によって高周波サンプリング回路モジュール１～４の役割を選択可能であり、パルス信号のパルス幅の調整を可能にする。
【0048】
４）排他的論理和回路モジュール：排他的論理和回路モジュールは、排他的論理和機能を実現するものであり、同期済みの基準信号または１０ｍｓ周期信号（上記した実施例における第５の信号に該当）に対して排他的論理和を行うことで、所定幅のパルス信号を発生する。
【0049】
２、出力分周器：出力分周器の基本機能は、電圧制御発振器から出力された第１の出力クロックを所定の分周比率で分周し、分周済みの第２の出力クロックを発生することである。ここで、出力分周器は同期機能もあわせもつものであり、言い換えると、本開示で提案される同期機能は出力分周器に直接作用することになる。図７に示すように、図７は本開示の選択的な実施例による出力分周器モジュールのブロック図であり、主に次の機能部分を含む。
【0050】
１）分周器モジュール（分周器モジュール１～３）：分周器モジュールによって基本的な分周機能が実現されるが、同期機能の必要性からみると、ここでの分周器は電源投入時に固定する初期動作状態を有することが必要である。リセット信号が「１」の場合、分周器モジュールは正常に動作し、リセット信号が「０」の場合、分周器モジュールはある固定レベルとして出力し、リセット信号が「０」から「１」に切り替えられる場合、分周器モジュールの非動作から正常動作への変化状態は毎回確定的なことである。なお、分周器モジュール１～３が異なる分周比率を実現するために設定され、使用過程では所要の分周比率に応じて対応する分周器モジュールを選択すればよい。
【0051】
２）ＡＮＤゲートモジュール：このモジュールが実現する基本機能は、出力分周器のイネーブル制御信号とパルス信号に対してＡＮＤ操作を行うことであるが、同期の必要性からみると、実際の回路設計において、出力するリセット信号が第１の出力クロック自体と同期することを確保するために、第１の出力クロックを用いてビートすることが必要である。しかも、このモジュールは、全システムに同期が不要であるか、または基準信号や１０ｍｓ周期信号が入力されない場合、出力分周器による正常なクロック出力に影響を与えないことを確保するように設計される。
【0052】
３、同期出力モジュール：このモジュールの役割は、同期済みの出力分周器からの出力クロックを用いて基準信号をサンプリングしてＲＦ直接サンプリングシステムにおけるデジタル・アナログ/アナログ・デジタル変換器などに出力することである。図６に示すように、図６は本開示の選択的な実施例による同期出力モジュールのブロック図であり、主に次の機能部分を含む。
【0053】
１）立ち上がりエッジ/立ち下がりエッジサンプリングモジュール：基準信号または１０ｍｓ周期信号を立ち上がりエッジまたは立ち下がりエッジでサンプリングし、主に同期の非確定的な遅延を第１の出力クロックの１周期ではない半周期までに低下させるために用いられる。
【0054】
２）高周波サンプリングモジュール（上記した実施例における第６の高周波サンプリング回路モジュールに該当）（高周波サンプリングモジュール１～３）：ここでのサンプリングモジュールは、それに用いられるクロックが第１の出力クロックであり、基準信号または１０ｍｓ周期信号を立ち上がりエッジ/立ち下がりエッジでサンプリングすることによるサンプリング遅延を差し引き、ここでのビート数がパルス信号のビート数と完全に同じものになり、且つ同じ高周波クロックソースが用いられ、これにより、基準信号または１０ｍｓ周期信号とパルス信号の同期を確保することができる。
【0055】
３）低周波サンプリングモジュール（上記した実施例における第１の低周波サンプリングモジュールに該当）（低周波サンプリングモジュール４～５）（上記した実施例における第２の低周波サンプリングモジュール、第３の低周波サンプリングモジュールに該当）：ここでの２つの低周波サンプリングモジュールの役割は、第２の出力クロックを用いて同期済みの基準信号または１０ｍｓ周期信号を再同期させることにある。ここで、低周波サンプリングモジュール４はパルス信号のサンプリングイネーブルを制御することによって、ここでの遅延と出力分周器の遅延が同じであることが確保され、非確定的な遅延が低下することとなる。最終的に、出力分周器の同期出力クロックは、それによって同期された基準信号または１０ｍｓ周期信号とともにＲＦ直接サンプリングシステムの次段に送信される。
【0056】
実施例２
本開示によるクロック同期システムの具体的な実施について、以下の実施例を結合してより詳細に説明する。具体的なステップ１～６は次の通りである。
本開示によるクロック同期システムの具体的な実施について、以下の実施例を結合してより詳細に説明する。具体的なステップ１～６は次の通りである。
【0057】
ステップ１において、外部から入力された基準信号または１０ｍｓ周期信号をサンプリングして同期させる。外部から入力された基準信号または１０ｍｓ周期信号を、内部バッファによって駆動して２チャネルに分けて処理し、一方のチャネルはパルス発生モジュールを経てパルス信号を発生し、他方のチャネルは図５および図７に示すように、パルス発生モジュールと同じビート数を持つ同期通信_ＤＦＦモジュールを経て、同期済みの基準信号または１０ｍｓ周期信号を出力する。
【0058】
ステップ２において、パルス発生モジュールがパルス信号を発生する。パルス発生モジュールについて、図５に示すように、先ず、入力された基準信号または１０ｍｓ周期信号に対して一定のサンプリング処理を行うことで基準信号と電圧制御発振器から出力された第１の出力クロックとの準安定状態を除去し、この遅延モジュールによる最大遅延を出力クロックの１周期内に制御すればよい。その次に、基準信号または１０ｍｓ周期信号に導入された立ち下がりエッジを除去し、立ち上がりエッジのみを取り、また、この立ち上がりエッジ信号をビートし、第１のビートとそれより後に出力された選択可能なビート数のものに対して排他的論理和を行うことで固定幅のパルス信号を発生し、かかるパルス信号の幅は第１の出力クロックの出力周波数の整数倍周期である。
【0059】
ステップ３は、分周器モジュールにおけるパルス信号の処理である。パルス信号をＯＵＰＴＵＴＤＩＶモジュールに送信し、一定の論理制御と高周波クロックビート（ｈｉｇｈ－ｆｒｅｑｕｅｎｃｙ ｃｌｏｃｋ ｂｅａｔｉｎｇ）によって出力分周器の制御信号を発生して出力分周器の正常な動作とイネーブルオフを制御し、出力分周器のオフについて、あるレベルに固定しなければならず、非確定性が存在してはならない。
【0060】
具体的には、パルス信号を分周器モジュールに出力した後、図７に示すように、分周器モジュールのイネーブル制御信号とのＡＮＤ論理を行うことで、制御信号がパルス信号とイネーブル制御信号の両方に制限されることを確保する。然し、パルス信号に対してこの論理操作を行う前に、直接ハイレベルに引き上げることができる制御を増やす必要があり、これにより、パルス信号が機能しない場合、分周器全体のイネーブル制御が影響されず、正常に分周できることを確保する。なお、分周器へのイネーブル信号が同期信号であることを確保するために、それをビートする必要があるので、リセット信号が発生する。
【0061】
ステップ４は、同期出力モジュールにおけるパルス信号の処理である。低周波サンプリング回路をリセットする（図６に示すように）ためにパルス信号を同期出力モジュールに出力し、パルス信号が低レベルにある全過程において、低周波サンプリングモジュール４が動作しないままであり、これは、基準信号が出力分周器による同期前の出力クロックによってサンプリングされないようにするためである。出力分周器による同期済みの出力クロックが必ず基準信号をサンプリングできることを確保するために、（図６に示すように、）低周波サンプリングモジュール４及び低周波サンプリングモジュールとの２つの出力サンプリング回路が設計されている。
【0062】
ステップ５は、リセット信号による分周器モジュールへのイネーブル制御である。リセット信号が分周器モジュールに作用すれば、同期済みの第２の出力クロックを出力することができる。出力分周器におけるコア分周器の設計については、一方では高周波での正確な分周機能を確保する必要があり、さらに重要なのは、本開示に対して、分周器のイネーブルがオフになるときに各ノードのレベルが確定的なもので、高レベルまたは低レベルであるように設計し、非確定的なレベルが存在してはならず、分周器のイネーブルが次回オンになるときに非確定的な初期状態が現れるのを防止することにある。
【0063】
ステップ６において、出力分周器から出力された同期クロックを用いて同期済みの基準信号をサンプリングする。出力分周器による同期済みの出力クロックを、図６中の低周波サンプリングモジュール４と低周波サンプリングモジュール５のサンプリングクロックとして、基準信号をサンプリングしてから出力し、デジタル・アナログ/アナログ・デジタル変換器に出力する。
【0064】
これで、クロック同期機能全体が完了する。
実施例３
以下、出力分周器が２分周で動作する場合を例に、フェーズロックループにおける正確な遅延機能全体の達成について例を挙げて説明する。
実施例３
以下、出力分周器が２分周で動作する場合を例に、フェーズロックループにおける正確な遅延機能全体の達成について例を挙げて説明する。
【0065】
図８に示すように、電圧制御発振器から出力された第１の出力クロックは、同期機能全体の基準クロックとして機能する。第１の基準信号または第１の１０ｍｓ周期信号が入力されたと、第１の出力クロックは、第１の基準信号または第１の１０ｍｓ周期信号を非同期サンプリングし、次の立ち上がりエッジでサンプリングすることで、同期済みの第２の基準信号または第２の１０ｍｓ周期信号（上記した実施例における第２の信号に該当）を取得する。第２の基準信号または第２の１０ｍｓ周期信号を用いて同期パルス信号を発生する。パルス信号のパルス幅で、出力分周器のためにリセット信号を発生し、出力分周器の出力をオフにし、また、リセット信号が放出された際に、同じ時刻ですべての出力分周器が固定レベルから動作するようにし、これらの初期動作状態はすべて固定的なもので、分周器の構造およびクロック周波数に伴って変化することがなく、分周器のオフ時間はパルス信号のパルス幅のみに制御されるものとする。
【0066】
分周器のリセット信号が放出された後の出力分周クロックは固定レベルでオンになり且つ確定的な時間で開始すれば、出力分周クロックと第２の基準信号または第２の１０ｍｓ周期信号とは固定的な位相関係を持ち、第１の出力クロックは第２の基準信号または第２の１０ｍｓ周期信号に同期されたと考えられ、このように第２の出力クロックを取得することができる。
【0067】
図８から明らかなように、第２の出力クロックに基づいて第２の基準信号または第２の１０ｍｓ周期信号をサンプリングすることで、第３の基準信号または第３の１０ｍｓ周期信号および第４の基準信号または第４の１０ｍｓ周期信号を取得し、第４の基準信号または第４の１０ｍｓ周期信号と第２の出力クロックの間には安定な同期関係が確立され、第４の基準信号または第４の１０ｍｓ周期信号と第２の出力クロックはペアでデジタル・アナログ/アナログ・デジタル変換器などの次段のサブシステムに出力される。デジタル・アナログ/アナログ・デジタル変換器などのサブシステムにおいて、同じ同期機能を有し、このように第１レベルのクロックはすべて基準信号または１０ｍｓ周期信号によって精確な遅延に同期され、ＲＦ直接サンプリングシステム全体の正確な遅延機能を実現することができる。
【0068】
なお、本開示の実施例では、パルス発生モジュールによるパルス信号発生の方法は高周波クロックビートによって実現されたものであり、このようにする利点は、幅が固定で且つ制御可能なパルスを取得するためであり、しかも、パルス信号とクロックが同期となることにある。基準信号または１０ｍｓ周期信号の異なる遅延に対して排他的論理和を行うことによっても、パルス信号を発生して、分周器の制御信号を発生する目的を達成することができるが、このように発生したパルス信号自体の遅延は非確定的であり、しかも、プロセス角度、高低温、電源電圧条件が変化すると、非確定的な遅延が増やすこととなる。本開示にはパルス信号を用いて図６中の低周波サンプリングモジュール４をイネーブル制御するような応用があり、実際的には同期前のクロックによる基準信号のサンプリング現象を防止するために、多量の遅延ユニットによって確保することもできるが、多量の遅延ユニットを用いて電圧制御発振器の１周期を超える遅延を達成すると、基準信号の非確定的な遅延が導入され、電源電圧下ではもっと深刻になる。
【0069】
以上は、単なる本開示の好適な実施例に過ぎず、本開示を制限するものでなく、当業者にとっては、本開示に対して様々な変更や変化を行うことができる。本開示の原則から逸脱しない範囲内で行った様々な補正、均等な置き換え、改善などは共に本開示の保護範囲内に含まれるものとする。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【国際調査報告】