特表 2024-542580 独立してかつ同時に動作可能なメモリトランジスタのタイル配列を含むメモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-15

(54)【発明の名称】独立してかつ同時に動作可能なメモリトランジスタのタイル配列を含むメモリ装置

(51)【国際特許分類】

   G11C 5/04 20060101AFI20241108BHJP

   G11C 16/24 20060101ALI20241108BHJP

   G11C 11/22 20060101ALI20241108BHJP

   G11C 16/26 20060101ALI20241108BHJP

   H10B 99/00 20230101ALI20241108BHJP

   H01L 21/336 20060101ALI20241108BHJP

   H10B 43/40 20230101ALI20241108BHJP

   H10B 51/20 20230101ALI20241108BHJP

   H01L 21/8234 20060101ALI20241108BHJP

   H10B 43/23 20230101ALI20241108BHJP

   G06F 12/00 20060101ALN20241108BHJP

【ＦＩ】

G11C5/04 210

G11C16/24 100

G11C11/22

G11C16/26 100

H10B99/00 495

H01L29/78 371

H10B43/40

H10B51/20

H01L27/088 E

H10B43/23

G06F12/00 597U

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024531350

(86)(22)【出願日】2022-12-05

(85)【翻訳文提出日】2024-05-24

(86)【国際出願番号】 US2022051852

(87)【国際公開番号】W WO2023107392

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】63/287,786

(32)【優先日】2021-12-09

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/059,974

(32)【優先日】2022-11-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】518109985

【氏名又は名称】サンライズ メモリー コーポレイション

(74)【代理人】

【識別番号】110001379

【氏名又は名称】弁理士法人大島特許事務所

(72)【発明者】

【氏名】吉原 正浩

(72)【発明者】

【氏名】リウ、ツ－イ

(72)【発明者】

【氏名】セルニア、ラウル・エイドリアン

(72)【発明者】

【氏名】フー、シャイ

(72)【発明者】

【氏名】ゴールデンバーグ、サギー

(72)【発明者】

【氏名】ハラリ、エリ

【テーマコード（参考）】

5B160

5B225

5F048

5F083

5F101

【Ｆターム（参考）】

5B160MM01

5B225BA01

5B225CA01

5B225DA03

5B225DA05

5B225DE06

5B225DE16

5B225DE20

5B225EA01

5B225EB01

5B225ED02

5B225EF19

5B225FA07

5F048AA01

5F048AB01

5F048AC01

5F048BA01

5F048BA14

5F048BA19

5F048BA20

5F048BB09

5F048BB11

5F048BC18

5F048BD07

5F048BF07

5F048BF15

5F048BF16

5F048CB03

5F048CB04

5F083EP18

5F083EP22

5F083EP77

5F083FR05

5F083JA02

5F083JA04

5F083JA12

5F083JA19

5F083JA39

5F083JA40

5F083JA60

5F083KA01

5F083KA05

5F083KA12

5F083LA03

5F083LA10

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083MA19

5F083ZA12

5F083ZA13

5F101BA45

5F101BA62

5F101BB02

5F101BD16

5F101BD30

5F101BD33

5F101BE02

5F101BE05

5F101BE07

(57)【要約】

本開示のメモリ装置は、メモリ回路の複数のタイルであって、各タイルは、モジュール制御回路に電気的に接続され、モジュール制御回路によって動作される、物理的に分離されたストレージトランジスタのアレイ（「メモリアレイ」）を含み、メモリアレイは、ストレージトランジスタの複数のメモリページに構成されたストレージトランジスタの３次元アレイを有し、各ストレージトランジスタは、ワード線及びビット線によってアクセスされ、モジュール制御回路は、メモリアレイと通信して、ストレージトランジスタの１以上のメモリページ上でメモリ動作を実行する、該タイルを備え、各タイルは、タイルに対して指定されたメモリアクセスコマンドに応答して、メモリアレイ内のストレージトランジスタのメモリページ単位でメモリ動作を実行するために、関連するモジュール制御回路によって個別にアドレス指定され、互いに独立して動作するように構成可能であり、メモリ回路の２以上のランダムにアドレス指定されたタイルは、重複するメモリ動作を同時に実行するように構成可能である。
【選択図】図３

【特許請求の範囲】

【請求項1】

メモリ装置であって、
メモリ回路の複数のタイルであって、前記各タイルは、モジュール制御回路に電気的に接続され、前記モジュール制御回路によって動作される、物理的に分離されたストレージトランジスタのアレイであるメモリアレイを含み、前記メモリアレイは、前記ストレージトランジスタの複数のメモリページに構成されたストレージトランジスタの３次元アレイを有し、前記各ストレージトランジスタは、ワード線及びビット線によってアクセスされ、前記モジュール制御回路は、前記メモリアレイと通信して、前記ストレージトランジスタの１以上のメモリページ上でメモリ動作を実行する、該タイルを備え、
前記各タイルは、前記タイルに対して指定されたメモリアクセスコマンドに応答して、前記メモリアレイ内の前記ストレージトランジスタのメモリページ単位でメモリ動作を実行するために、関連する前記モジュール制御回路によって個別にアドレス指定され、互いに独立して動作するように構成可能であり、
前記メモリ回路の２以上のランダムにアドレス指定された前記タイルは、重複するメモリ動作を同時に実行するように構成可能である、メモリ装置。

【請求項2】

請求項１に記載のメモリ装置であって、
前記メモリ回路の前記複数のタイルは、半導体基板上に形成され、
前記各タイルは、前記半導体基板の平面の上に形成された前記物理的に分離されたストレージトランジスタのアレイと、前記半導体基板上または前記半導体基板内の前記メモリアレイの下に形成された前記モジュール制御回路とを含む、メモリ装置。

【請求項3】

請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルは、第１の半導体ダイ上に形成された複数の前記物理的に分離されたストレージトランジスタのアレイと、第２の半導体ダイ上に形成された前記ストレージトランジスタのアレイのための対応するモジュール制御回路とを含み、
前記第１の半導体ダイは、前記第２の半導体ダイに電気的及び機械的に接続され、それにより、前記各メモリアレイと、関連するモジュール制御回路とが前記メモリ装置のタイルを形成する、メモリ装置。

【請求項4】

請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルは、複数の前記物理的に分離されたストレージトランジスタのアレイと、第１の半導体ダイ上に形成された前記モジュール制御回路の少なくとも一部と、第２の半導体ダイ上に形成された前記ストレージトランジスタのアレイのための残りの対応するモジュール制御回路とを含み、
前記第１の半導体ダイは、前記第２の半導体ダイに電気的及び機械的に接続され、それにより、前記モジュール制御回路の一部を有する各メモリアレイと、関連するモジュール制御回路とが、前記メモリ装置のタイルを形成する、メモリ装置。

【請求項5】

請求項１に記載のメモリ装置であって、
前記各メモリアクセスコマンドは、メモリデータのアクセス単位に基づいており、
前記アクセス単位は、メモリページであり、
前記タイルの前記モジュール制御回路は、前記タイルに指定された前記各メモリアクセスコマンドに応答して、前記ストレージトランジスタのメモリページ上でメモリ動作を実行する、メモリ装置。

【請求項6】

請求項５に記載のメモリ装置であって、
前記メモリデータのアクセス単位は、５１２ビットを含み、
前記ストレージトランジスタのメモリページは、５１２個のストレージトランジスタを含む、メモリ装置。

【請求項7】

請求項１に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、前記３次元アレイ内に配置されたストレージトランジスタと、該ストレージトランジスタを前記モジュール制御回路に接続する１以上の階段構造体とを含む、メモリ装置。

【請求項8】

請求項７に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、ランダムにアクセス可能なストレージトランジスタのＮＯＲ型メモリストリングの３次元アレイを含み、
前記１以上の階段構造体は、前記ＮＯＲ型メモリストリングのビット線を前記モジュール制御回路に接続する、メモリ装置。

【請求項9】

請求項８に記載のメモリ装置であって、
前記各メモリアレイにおいて、各ワード線は、第１の数のメモリページを活性化し、
前記モジュール制御回路は、前記ストレージトランジスタの第１のメモリページに関連するビット線を選択し、前記メモリアクセスコマンドに応答してメモリ動作を実行する、メモリ装置。

【請求項10】

請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルの各々は、準揮発性メモリ回路を含む、メモリ装置。

【請求項11】

請求項１０に記載のメモリ装置であって、
前記各メモリアレイ内の前記準揮発性メモリ回路の前記ストレージトランジスタは、１０分以上の間隔でリフレッシュされる、メモリ装置。

【請求項12】

請求項１０に記載のメモリ装置であって、
前記各メモリアレイ内の前記ストレージトランジスタは、それぞれ、直接トンネリング技術によってプログラム可能なストレージ材料を含む、メモリ装置。

【請求項13】

請求項１０に記載のメモリ装置であって、
各メモリアレイ内の前記ストレージトランジスタは、それぞれ、強誘電体ストレージトランジスタを含む、メモリ装置。

【請求項14】

請求項８に記載のメモリ装置であって、
前記ＮＯＲ型メモリストリングの３次元アレイは、第１の方向に並列に配置され、かつ第２の方向に複数の層に積層され、
前記各ＮＯＲ型メモリストリングは、共通ソース線及び共通ドレイン線を共有する複数のストレージトランジスタを含み、
前記ＮＯＲ型メモリストリングの各層は、第３の方向に沿って延び、
前記ＮＯＲ型メモリストリングのアレイは、
（ｉ）前記ＮＯＲ型メモリストリングの互いに隣接するスタック間に形成された複数のローカルワード線構造体と、
（ｉｉ）前記３次元アレイの上に形成され、前記第１の方向に延びる複数のワード線であって、各ワード線は、前記ローカルワード線構造体のそれぞれのサブセットに接続される、該複数のワード線と、をさらに含み、
前記各ストレージトランジスタは、前記各ＮＯＲ型メモリストリングと前記各ローカルワード線構造との接点に形成され、
前記各ストレージトランジスタは、（ｉ）共通ソース層と共通ドレイン層との間に形成されたチャネル領域と、（ｉｉ）ゲート誘電体層と、（ｉｉｉ）ゲート導体としての前記ローカルワード線構造体とを含む、メモリ装置。

【請求項15】

請求項１に記載のメモリ装置であって、
前記各モジュール制御回路は、それに関連するメモリアレイと前記第１の方向及び前記第３の方向において同じ寸法を有する、メモリ装置。

【請求項16】

請求項１に記載のメモリ装置であって、
前記複数のタイルの前記モジュール制御回路は、別の半導体基板上に形成されたメモリコントローラ集積回路と相互作用し、
前記タイル内の前記各モジュール制御回路は、前記タイルに指定された前記メモリアクセスコマンドを、該コマンドに関連付けられたメモリアドレスと共に受信し、
前記メモリアドレスは、前記メモリアクセスコマンドによって指定されたメモリ動作を実行するための前記メモリアレイ内の１つのメモリページを指定する、メモリ装置。

【請求項17】

請求項１６に記載のメモリ装置であって、
前記各メモリアクセスコマンドは、読み出し、書き込み、及びリフレッシュの動作を含むメモリ動作を指定し、
前記メモリアクセスコマンドは、書き込み動作コマンドと共に書き込みデータを提供する、メモリ装置。

【請求項18】

請求項１６に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、ランダムにアクセス可能なストレージトランジスタのＮＯＲ型メモリストリングの３次元アレイを含み、
前記ＮＯＲ型メモリストリングのビット線を前記モジュール制御回路に接続する前記１以上の階段構造、及び前記複数のタイル内の各モジュール制御回路は、前記各タイルに対して複製された完全な制御回路である、メモリ装置。

【請求項19】

請求項１８に記載のメモリ装置であって、
前記各モジュール制御回路は、
前記階段構造体を介して前記メモリアレイの前記ビット線に接続され、前記メモリアクセスコマンドによって指定されたメモリ動作に応答して、メモリアドレス及び駆動バイアス電圧によって指定されたメモリページのビット線を選択する、ビット線ドライバ回路と、
前記メモリアレイのワード線を選択し、前記ストレージトランジスタの第１の数のメモリページを活性化するように接続されたワード線ドライバ回路と、を含み、
前記ビット線ドライバ回路は、前記メモリアレイの前記階段構造体の下の前記モジュール制御回路の一部に配置され、
前記ワード線ドライバ回路は、前記モジュール制御回路の中央部に配置される、メモリ装置。

【請求項20】

請求項１９に記載のメモリ装置であって、
前記指定されたタイルの前記モジュール制御回路は、前記メモリアクセスコマンドに関連付けられたメモリアドレスに応答して、前記ワード線ドライバ回路を介して前記メモリアレイ内の前記ワード線のうちの１つを選択して、前記第１の数のメモリページをアクティブにし、
前記モジュール制御回路は、さらに、前記第１の数のアクティブ化されたメモリページから１つのメモリページのビット線を選択して、前記関連付けられたメモリアクセスコマンドによって示されるメモリ動作を実行する、メモリ装置。

【請求項21】

請求項１９に記載のメモリ装置であって、
前記タイル内の前記各モジュール制御回路は、前記メモリアクセスコマンドをデコードし、該コマンドによって指定されたメモリ動作を実行するために、前記タイルの前記メモリアレイでメモリ動作シーケンスを実行するプロセッサユニットを含むタイル論理回路をさらに備え、
前記タイル論理回路は、前記各メモリアクセスコマンドのメモリ動作シーケンスを実行するとともに、前記メモリ動作シーケンスを実行するためのタイミングシーケンスを制御するための制御信号を生成する、メモリ装置。

【請求項22】

請求項１９に記載のメモリ装置であって、
前記タイル内の前記各モジュール制御回路は、前記メモリアクセスコマンドに応答して前記選択されたビット線をセンシングまたは駆動するために、前記ビット線ドライバ回路の前記選択されたビット線に対するセンスアンプ回路をさらに備え、
前記センスアンプ回路は、第２の数のセンスアンプを含み、
前記第２の数は、前記メモリアクセスコマンドに関連するメモリデータのアクセス単位内のデータビットの数に等しく、
前記アクセス単位は、メモリページに等しい、メモリ装置。

【請求項23】

請求項２２に記載のメモリ装置であって、
前記タイル内の前記各モジュール制御回路は、読み出し動作に応答して前記メモリアレイから取り出された読み出しデータを格納し、書き込み動作に応答して前記メモリアレイに格納されるべき書き込みデータを格納する複数のデータラッチをさらに備える、メモリ装置。

【請求項24】

メモリモジュールであって、
複数の半導体メモリダイであって、各半導体メモリダイが、複数の区画に分割されたストレージトランジスタの３次元アレイを含み、前記複数の半導体メモリダイにわたる対応する区画がメモリチャネルを形成し、前記複数の半導体メモリダイにわたる前記複数の区画が、互いに独立してアクセス可能な第１の数のメモリチャネルを形成する、該複数の半導体メモリダイと、
前記複数の半導体メモリダイにアクセスして動作させるためのメモリ制御回路を含むメモリコントローラダイであって、前記複数の半導体メモリダイは、第１の組の相互接続構造体を介して前記メモリコントローラダイに接続されており、前記メモリ制御回路は、第１の数のチャネルコントローラを含み、前記各チャネルコントローラは、前記メモリチャネルのうちの１つを動作させて、他のメモリチャネルとは独立して、かつ、前記他のメモリチャネルのストレージトランジスタ上で実行されるメモリ動作と並列に、前記各メモリチャネルに関連するストレージトランジスタ上でメモリ動作を実行するように接続されている、該メモリコントローラダイと、を備える、メモリモジュール。

【請求項25】

請求項２４に記載のメモリモジュールであって、
前記複数の半導体メモリダイは、互いに積層されて形成され、
積層された前記半導体メモリダイは、前記メモリコントローラダイ上に積層されて形成され、
前記第１の組の相互接続構造体は、積層された前記複数の半導体メモリダイを前記メモリコントローラダイに電気的に接続する、メモリモジュール。

【請求項26】

請求項２５に記載のメモリモジュールであって、
積層された前記半導体メモリダイは、第２の組の相互接続構造体を介して互いに接続される、メモリモジュール。

【請求項27】

請求項２６に記載のメモリモジュールであって、
前記第１の組の相互接続構造体は、シリコン貫通ビア（ＴＳＶ）、ハイブリッドボンド、銅スタッド、及びインターポーザのうちの１つを含み、
前記第２の組の相互接続構造体は、シリコン貫通ビア（ＴＳＶ）を含む、メモリモジュール。

【請求項28】

請求項２７に記載のメモリモジュールであって、
前記第１の組の相互接続構造体は、第１の数の組のシリコン貫通ビア（ＴＳＶ）を含み、
前記シリコン貫通ビア（ＴＳＶ）の各組は、前記複数の半導体メモリダイにわたる前記それぞれの区画を、前記メモリコントローラダイ上の前記それぞれのチャネルコントローラに接続する、メモリモジュール。

【請求項29】

請求項２４に記載のメモリモジュールであって、
前記各半導体メモリダイは、半導体基板上に形成された準揮発性ストレージトランジスタのメモリアレイを含み、
前記メモリアレイは、前記半導体基板の上に形成されたタイルの２次元アレイとして構成され、
前記各タイル内の前記ストレージトランジスタは、ＮＯＲ型メモリストリングの３次元アレイに配置される、メモリモジュール。

【請求項30】

請求項２９に記載のメモリモジュールであって、
前記ストレージトランジスタの前記３次元アレイの前記各区画は、前記メモリアレイの前記タイルの一部を構成する、メモリモジュール。

【請求項31】

請求項２４に記載のメモリモジュールであって、
前記各チャネルコントローラは、メモリインターフェースを介してそれぞれのメモリチャネルと通信し、
前記メモリインターフェースは、少なくとも１つのコマンドバス及び少なくとも１つのデータバスを含む、メモリモジュール。

【請求項32】

請求項２４に記載のメモリモジュールであって、
前記各チャネルコントローラは、メモリ動作を実行するためにコマンドをそれぞれのメモリチャネルに送信し、
前記コマンドは、少なくとも読み出しコマンド及び書き込みコマンドを含む、メモリモジュール。

【請求項33】

請求項２４に記載のメモリモジュールであって、
前記メモリコントローラは、前記メモリモジュールによって受信される入力要求を処理するように構成されたアドレス変換回路をさらに含み、
前記各入力要求は、論理メモリアドレスを含み、
前記メモリコントローラの前記アドレス変換回路は、前記論理メモリアドレスを、前記半導体メモリダイ内の前記ストレージトランジスタを識別する物理メモリアドレスに変換し、
前記物理メモリアドレスは、前記複数のメモリチャネルからそれぞれのメモリチャネルを選択するための１以上のアドレスビットを含む、メモリモジュール。

【請求項34】

請求項３３に記載のメモリモジュールであって、
メモリチャネルを選択するための前記物理メモリアドレスの前記１以上のアドレスビットは、前記物理メモリアドレスの下位アドレスビットを含む、メモリモジュール。

【請求項35】

請求項３３に記載のメモリモジュールであって、
前記物理メモリアドレスは、
前記複数のメモリチャネルからメモリチャネルを選択するためのアドレスビットと、
前記複数の半導体メモリダイからメモリダイを選択するためのアドレスビットと、
前記各区画内の前記タイルからメモリバンクを選択するためのアドレスビットと、
前記メモリバンク内の前記ストレージトランジスタの行を選択するためのアドレスビットと、
前記ストレージトランジスタの行から前記ストレージトランジスタのサブセットを選択してメモリページを形成するためのアドレスビットと、を含む、メモリモジュール。

【請求項36】

請求項２４に記載のメモリモジュールであって、
前記複数の半導体メモリダイは、Ｋ＋１個の半導体メモリダイを含み、Ｋ個の前記半導体メモリダイの前記メモリモジュールの指定メモリ容量を提供し、１個の前記半導体メモリダイが冗長メモリ容量を提供し、
前記メモリモジュールへの入力要求は、前記Ｋ個の半導体メモリダイにわたる、かつ、前記冗長メモリ容量を提供する前記半導体メモリダイを除外したメモリアドレス空間にアドレス指定される、メモリモジュール。

【請求項37】

請求項３６に記載のメモリモジュールであって、
前記メモリコントローラは、前記メモリモジュールによって受信された入力要求を処理するように構成されたアドレス変換回路をさらに含み、
前記各入力要求は、前記Ｋ個の半導体メモリダイの前記メモリアドレス空間を対象とする論理メモリアドレスを含み、
前記メモリコントローラの前記アドレス変換回路は、前記論理メモリアドレスを、前記Ｋ＋１個の半導体メモリダイ内の対応するストレージトランジスタを識別する物理メモリアドレスに変換する、メモリモジュール。

【請求項38】

請求項３７に記載のメモリモジュールであって、
前記アドレス変換回路は、前記Ｋ個の半導体メモリダイの前記メモリアドレス空間を対象とする第１の論理メモリアドレスを、前記Ｋ＋１個の半導体メモリダイにわたる前記メモリアドレス空間内の前記物理メモリアドレスに変換する、メモリモジュール。

【請求項39】

メモリモジュールであって、
複数の半導体メモリダイであって、各半導体メモリダイが複数のメモリアレイを含み、前記各メモリアレイがストレージトランジスタの３次元アレイを含み、前記複数の半導体メモリダイが、前記メモリモジュールの指定メモリ容量を提供する第１の数の半導体メモリダイと、冗長メモリ容量を提供する少なくとも１つのスペア半導体メモリダイとを含む、該複数の半導体メモリダイと、
メモリ動作を実行するために前記複数の半導体メモリダイにアクセスして動作させるメモリ制御回路を含むメモリコントローラダイであって、前記複数の半導体メモリダイは、第１の組の相互接続構造体を介して前記メモリコントローラダイに接続されている、該メモリコントローラダイと、を備え、
前記メモリコントローラは、前記第１の数の半導体メモリダイにわたり、かつ、前記少なくとも１つのスペア半導体メモリダイのメモリ空間を除外した第１のメモリアドレス空間にアドレス指定されるメモリ動作の入力要求をホストプロセッサから受信する、メモリモジュール。

【請求項40】

請求項３９に記載のメモリモジュールであって、
前記メモリコントローラは、前記第１のメモリアレイにおける所定の状態の検出に応答して、前記第１の数の半導体メモリダイにおける前記第１のメモリアレイを、前記少なくとも１つのスペア半導体メモリダイにおける冗長メモリアレイに置き換えることを開始するように構成される、メモリモジュール。

【請求項41】

請求項４０に記載のメモリモジュールであって、
前記メモリコントローラは、前記第１の数の半導体メモリダイと前記少なくとも１つのスペア半導体メモリダイとの両方にわたる第２のメモリアドレス空間内の前記メモリアレイに対してメモリ動作を実行する、メモリモジュール。

【請求項42】

請求項３９に記載のメモリモジュールであって、
前記第１の数の半導体メモリダイは、Ｋ個の半導体メモリダイを含み、前記スペア半導体メモリダイと共にＫ＋１個の半導体メモリダイのグループを形成し、
前記第１の数の半導体メモリダイが、前記第１のメモリアドレス空間を画定し、
前記Ｋ＋１個の半導体メモリダイのグループが、第２のメモリアドレス空間を画定する、メモリモジュール。

【請求項43】

請求項４２に記載のメモリモジュールであって、
前記メモリコントローラは、前記メモリモジュールによって受信された入力要求を処理するように構成されたアドレス変換回路をさらに含み、
前記各入力要求は、前記第１のメモリアドレス空間に向けられた論理メモリアドレスを含み、
前記メモリコントローラのアドレス変換回路は、前記論理メモリアドレスを、前記Ｋ＋１半導体メモリダイ内の対応する前記ストレージトランジスタを識別する物理メモリアドレスに変換する、メモリモジュール。

【請求項44】

請求項４３に記載のメモリモジュールであって、
前記アドレス変換回路は、前記第１のメモリアドレス空間に向けられた第１の論理メモリアドレスを、前記第２のメモリアドレス空間内の物理メモリアドレスに変換する、メモリモジュール。

【請求項45】

請求項３９に記載のメモリモジュールであって、
前記複数の半導体メモリダイは、互いに積層されて形成され、第２の組の相互接続構造体を介して互いに接続される、メモリモジュール。

【請求項46】

請求項４５に記載のメモリモジュールであって、
前記第１の組の相互接続構造体は、シリコン貫通ビア（ＴＳＶ）、ハイブリッドボンド、銅スタッド、及びインターポーザのうちの１つを含み、
前記第２の組の相互接続構造体は、シリコン貫通ビア（ＴＳＶ）を含む、メモリモジュール。

【請求項47】

請求項４２に記載のメモリモジュールであって、
前記メモリコントローラは、前記第１のメモリアドレス空間を介して前記ホストプロセッサと通信し、前記第２のメモリアドレス空間を介してメモリ動作を管理する、メモリモジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、大容量及び高帯域幅を有するメモリシステムに関し、特に、独立してかつ同時に動作可能なメモリトランジスタのタイル配列を含むメモリ装置、及び、高帯域幅アクセスのためのマルチチャネル構成を有するメモリシステムに関する。

【背景技術】

【0002】

ＮＯＲ型メモリストリングの３次元アレイ（「３次元ＮＯＲ型メモリアレイ」）などの高密度メモリアレイは、例えば、２０１６年８月２６日に出願され、２０１８年１１月６日に発行された「３次元アレイにおける容量結合型不揮発性薄膜トランジスタＮＯＲストリング」という表題の米国特許第１０、１２１、５５３号（特許文献１）に開示されている。特許文献１の開示内容の全体は、あらゆる目的のために、参照により本明細書に組み込まれる。特許文献１のストレージトランジスタまたはメモリトランジスタは、半導体基板の平面上に形成されたＮＯＲ型メモリストリングの３次元アレイとして構成される。このような３次元ＮＯＲ型メモリアレイは、高いメモリ密度及び容量を提供することに加えて、例えばダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）などの、回路密度がはるかに低く、消費電力が著しく高い従来のメモリ回路に匹敵する、非常に望ましい速度のメモリ回路を提供することができる。

【0003】

さらに、特許文献１のメモリ回路は、「準揮発性メモリ」または「ＱＶメモリ」とも呼ばれる。ＱＶメモリの各メモリセルは、不揮発性メモリ（ＮＶＭ）のメモリセルと同様に、データビットを電荷として電荷蓄積材料（例えば、ＯＮＯ）に格納する。電荷蓄積層の性質に起因して、一般的なＱＶメモリセルは、ＤＲＡＭセルよりもはるかに長いデータ保持時間を有し、したがって、リフレッシュレートはＤＲＡＭセルよりも低い。例えば、一般的なＤＲＡＭシステムは、６４ミリ秒毎にリフレッシュするように設計されるが、同等の実効アクセス性能を有するＱＶメモリは、リフレッシュは１０分毎であり得る。このようなリフレッシュレートの低減は、ＱＶメモリに、所要電力の低減、熱放散の低減、及び、より優れたホスト性能を実現するメモリ可用性の向上という大きな利点を提供する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第１０、１２１、５５３号明細書

【特許文献2】米国特許出願第１７／８１２、３７５号明細書

【特許文献3】米国特許出願第１７／９３６、３２０号明細書

【特許文献4】米国特許出願第１７／５２５、７１２号明細書

【発明の概要】

【課題を解決するための手段】

【0005】

本開示によれば、互いに独立してかつ同時に動作可能なメモリトランジスタのタイルの配列を含むメモリ装置が提供される。また、本開示によれば、高帯域幅アクセスのためのマルチチャネル構成を有するメモリシステムが提供される。本開示は、実質的には、例えば、少なくとも１つの図に関連して、以下に示され、及び／または説明され、特許請求の範囲においてより完全に記載される。

【0006】

一実施形態では、本開示のメモリ装置は、メモリ回路の複数のタイルであって、各タイルは、モジュール制御回路に電気的に接続され、モジュール制御回路によって動作される、物理的に分離されたストレージトランジスタのアレイ（「メモリアレイ」）を含み、メモリアレイは、ストレージトランジスタの複数のメモリページに構成されたストレージトランジスタの３次元アレイを有し、各ストレージトランジスタは、ワード線及びビット線によってアクセスされ、モジュール制御回路は、メモリアレイと通信して、ストレージトランジスタの１以上のメモリページ上でメモリ動作を実行する、該タイルを備え、各タイルは、タイルに対して指定されたメモリアクセスコマンドに応答して、メモリアレイ内のストレージトランジスタのメモリページ単位でメモリ動作を実行するために、関連するモジュール制御回路によって個別にアドレス指定され、互いに独立して動作するように構成可能であり、メモリ回路の２以上のランダムにアドレス指定されたタイルは、重複するメモリ動作を同時に実行するように構成可能である。

【0007】

別の実施形態では、本開示のメモリモジュールは、複数の半導体メモリダイであって、各半導体メモリダイが、複数の区画に分割されたストレージトランジスタの３次元アレイを含み、複数の半導体メモリダイにわたる対応する区画がメモリチャネルを形成し、複数の半導体メモリダイにわたる複数の区画が、互いに独立してアクセス可能な第１の数のメモリチャネルを形成する、該複数の半導体メモリダイと、複数の半導体メモリダイにアクセスして動作させるためのメモリ制御回路を含むメモリコントローラダイであって、複数の半導体メモリダイは、第１の組の相互接続構造体を介してメモリコントローラダイに接続されており、メモリ制御回路は、第１の数のチャネルコントローラを含み、各チャネルコントローラは、メモリチャネルのうちの１つを動作させて、他のメモリチャネルとは独立して、かつ、他のメモリチャネルのストレージトランジスタ上で実行されるメモリ動作と並列に、各メモリチャネルに関連するストレージトランジスタ上でメモリ動作を実行するように接続されている、該メモリコントローラダイと、を備える。

【0008】

いくつかの実施形態では、本開示の別のメモリモジュールは、複数の半導体メモリダイであって、各半導体メモリダイが複数のメモリアレイを含み、各メモリアレイがストレージトランジスタの３次元アレイを含み、複数の半導体メモリダイが、メモリモジュールの指定メモリ容量を提供する第１の数の半導体メモリダイと、冗長メモリ容量を提供する少なくとも１つのスペア半導体メモリダイとを含む、該複数の半導体メモリダイと、メモリ動作を実行するために複数の半導体メモリダイにアクセスして動作させるメモリ制御回路を含むメモリコントローラダイであって、複数の半導体メモリダイは、第１の組の相互接続構造体を介してメモリコントローラダイに接続されている、該メモリコントローラダイと、を備え、メモリコントローラは、第１の数の半導体メモリダイにわたり、かつ、少なくとも１つのスペア半導体メモリダイのメモリ空間を除外した第１のメモリアドレス空間にアドレス指定されるメモリ動作の入力要求をホストプロセッサから受信する。

【0009】

本発明の上記及び他の利点、態様及び新規な特徴、並びに、その例示された実施形態の詳細は、以下の説明及び添付された図面を参照することによって、より完全に理解されるであろう。

【図面の簡単な説明】

【0010】

本発明の様々な実施形態は、以下の詳細な説明及び添付された図面に開示されている。図面には本発明の様々な実施例が描写されているが、本発明は描写された実施例によって限定されるものではない。図面において、同様の参照番号は、同様の構造要素を示すことを理解されたい。また、図中の描写は、必ずしも一定の縮尺で描かれているわけではないことを理解されたい。

【0011】

【図1A】図１Ａは、本開示の実施形態による、メモリモジュールを示す。

【図1B】図１Ｂは、本開示の実施形態による、積層型メモリダイとして形成されるメモリモジュール構造体を示す。

【図2A】図２Ａは、本開示の実施形態による、互いに独立してアクセス可能な複数のメモリチャネルを備えるメモリモジュールを示す。

【図2B】図２Ｂは、いくつかの実施形態による、積層型メモリダイ構成を有するメモリモジュールを示す。

【図3】図３は、本開示の実施形態による、ストレージトランジスタの構成を示す半導体メモリダイの上面図である。

【図4A】図４Ａは、いくつかの実施例による、ＮＯＲ型メモリストリングの３次元アレイを含むメモリ構造体を示す。

【図4B】図４Ｂは、いくつかの実施例による、ＮＯＲ型メモリストリングの３次元アレイを含むメモリ構造体を示す。

【図5】図５は、本開示の実施形態による、ＮＯＲ型メモリストリングのメモリアレイを示す回路図である。

【図6】図６は、本開示の実施形態による、ＮＯＲ型メモリストリングのビット線に接続された例示的なサポート回路を示す回路図である。

【図7】図７は、本開示の実施形態による、メモリコントローラの概略図である。

【図8】図８は、本開示の実施形態による、図７のメモリコントローラに実装されるチャネルコントローラの概略図である。

【図9】図９は、本発明の実施形態による、メモリ装置内のタイルのＹ－Ｚ平面における断面図である。

【図10】図１０は、本発明の実施形態による、メモリ装置の一部を形成するタイルの２次元アレイを示す。

【図11】図１１は、本発明のいくつかの実施形態による、インテリジェントで半自律的なメモリ動作制御を提供するために、メモリ装置の各タイルに組み込むことができるモジュール制御回路を示すブロック図である。

【図12】図１２は、本発明の別の実施形態による、メモリ装置の各タイルに組み込むことができるモジュール制御回路を示すブロック図である。

【図13】図１３は、本発明の実施形態による、モジュール制御回路におけるビット線選択及びセンスアンプ構成を示すブロック図である。

【発明を実施するための形態】

【0012】

本発明の実施形態では、メモリモジュールは、メモリコントローラに接続された複数の半導体メモリダイを含み、半導体メモリダイは、互いに独立してアクセス可能な複数のメモリチャネルに分割され、各メモリチャネルは、複数の半導体メモリダイにわたって形成される。すなわち、メモリチャネルは、複数の半導体メモリダイの各メモリ区画から形成される。メモリコントローラは、各メモリ区画でのメモリ動作を他の区画でのメモリ動作から独立して制御するために、各メモリ区画に対応するチャネルコントローラを含む。このような構成により、メモリモジュールは、複数の並列にかつ独立してアクセス可能なメモリチャネルによって可能になる高帯域幅アクセスを有する大容量メモリを実現する。

【0013】

本発明の他の実施形態では、メモリシステムは、複数のメモリアレイまたは「タイル」に構成されたストレージトランジスタ（またはメモリトランジスタ）のメモリ装置を含み、メモリ装置は、コントローラ装置と相互作用して読み出し動作及び書き込み動作を実行する。一実施形態では、各タイルは、メモリアクセスのための動作単位であり、本明細書では「メモリバンク」とも称される。いくつかの実施形態では、コントローラ装置は、メモリバンクを指定する書き込みコマンド及び書き込み終了コマンドを、メモリ装置に発行するように構成される。書き込みコマンドは、メモリ装置内の指定されたメモリバンクに対する書き込み動作を開始するようにメモリ装置に指示し、書き込み終了コマンドは、メモリバンクにおけるメモリ動作を終了させるようにメモリ装置に指示する。いくつかの実施形態では、コントローラ装置は、同一のメモリバンクからデータを読み出すべくメモリ装置に読み出しコマンドを発行するために、書き込み終了コマンドとして書き込み中断（中止）コマンドを発行してメモリ装置の或るメモリバンクで進行中の書き込み動作を終了させる。いくつかの例では、読み出しコマンドは、書き込み動作が進行中であったメモリページとは異なるメモリバンク内のメモリページに向けられる。終了した書き込み動作は、読み出し動作の完了後に再開することができる。

【0014】

本明細書では、「半導体メモリダイ」、「メモリダイ」、「半導体メモリ装置」、または「メモリ装置」という用語は、半導体基板上に形成されたメモリトランジスタまたはストレージトランジスタのメモリ回路を指すために互換的に使用される。本開示の実施形態では、半導体メモリ装置は、ストレージトランジスタの３次元アレイを含む。いくつかの実施形態では、半導体メモリ装置は、特許文献１に記載されているように、半導体基板上に形成されたＮＯＲ型メモリストリングの３次元アレイを用いて構成される。本開示の実施形態では、半導体メモリ装置は、準揮発性ストレージトランジスタのメモリアレイを含み、「準揮発性メモリ」または「ＱＶメモリ」とも称する。準揮発性ストレージトランジスタは、一般的なＤＲＡＭメモリセルよりもはるかに長い保持時間を有するため、準揮発性メモリ装置は、一般的なＤＲＡＭメモリ装置よりもはるかに少ない頻度でリフレッシュされる。例えば、ＤＲＡＭメモリ装置は、６４ミリ秒毎にＤＲＡＭメモリセルをリフレッシュする必要があるが、準揮発性メモリ装置は、１０分以上の間隔で準揮発性ストレージトランジスタをリフレッシュすればよい。本明細書では、ＮＯＲ型メモリストリングは、共通のソース領域及び共通のドレイン領域を共有する半導体基板の平面上に形成されたストレージトランジスタを含み、各ストレージトランジスタは、個別にアドレス指定及びアクセスすることができる。いくつかの例では、半導体基板上の複数の平面（例えば、８つまたは１６の平面）にＮＯＲ型メモリストリングを設け、各平面上のＮＯＲ型メモリストリングを列状に配列することによって、３次元アレイを形成することができる。本明細書では、「メモリ装置」という用語は、メモリコントローラに接続された単一のメモリダイまたは複数のメモリダイのセットを指すこともある。

【0015】

本明細書では、「ストレージトランジスタ」という用語は、本明細書で説明するメモリダイに形成されるデータ格納構造体を指すために、「メモリトランジスタ」と互換的に使用される。いくつかの例では、ランダムアクセス可能なストレージトランジスタ（またはメモリトランジスタ）のＮＯＲ型メモリストリングを含む本開示の半導体メモリ装置は、例えば、ダイナミックＲＡＭ（ＤＲＡＭＳ）やスタティックＲＡＭ（ＳＲＡＭ）などの従来のランダムアクセスメモリ（ＲＡＭ）によって従来技術で果たされていた役割において、データ格納位置がコンピュータシステムのプロセッサによって直接アクセス可能なメインメモリとして、コンピュータシステムにおいて用途を有することができる。例えば、本開示のメモリ構造体は、マイクロプロセッサ、グラフィカルプロセッサ、及び人工知能プロセッサの動作をサポートするためのランダムアクセスメモリとして機能するように、コンピュータシステムに適用することができる。他の例では、本開示のメモリ構造体は、コンピュータシステムにおいて長期データストレージを提供するため、ソリッドステートドライブなどのストレージシステムを形成するため、または、ハードドライブを代替するためにも適用可能である。

【0016】

いくつかの実施形態では、半導体メモリ装置は、データストレージ機構として電荷トラッピングを実施する薄膜ストレージトランジスタを用いて形成され、データは、各ストレージトランジスタの電荷蓄積膜に格納される。例えば、電荷蓄積膜は、トンネル誘電体層、電荷トラッピング層、及びブロッキング層を含み、これは、酸化シリコン、窒化シリコン、及び酸化シリコンをその順番で積層した多層体として実現することができ、ＯＮＯ層とも称する。電荷蓄積膜に印加された電界は、電荷蓄積膜の電荷トラッピング層に電荷を追加するか、または電荷トラッピング層から電荷を除去することにより、ストレージトランジスタの閾値電圧を変化させ、所与の論理状態をストレージトランジスタにエンコードする。

【0017】

他の実施形態では、半導体メモリ装置は、ストレージトランジスタとして強誘電体電界効果トランジスタを用いて形成される。より具体的には、強誘電体電界効果トランジスタ（本明細書では、強誘電体トランジスタまたはＦｅＦＥＴとも称する）は、電界効果トランジスタのゲート導体とチャネルとの間のゲート誘電体層として強誘電体材料を用いることにより形成される。強誘電体トランジスタは、強誘電体ゲート誘電体層（強誘電体誘電体層とも称する）にデータを分極状態として格納することによって、メモリ機能を実現する。具体的には、ゲート導体に印加される電圧は、強誘電体誘電体層に電気分極を誘導するが、この分極は、反対の極性の電圧を印加することによって反転させることができる。強誘電体ゲート誘電体層の誘導された分極状態は、強誘電体ストレージトランジスタの閾値電圧を変化させる。異なる分極状態による強誘電体ストレージトランジスタの閾値電圧の変化またはシフトを用いて、異なる論理状態のデータを表すことができる。例えば、強誘電体誘電体層における２つの誘導された電気分極状態の結果として、強誘電体トランジスタの高い閾値電圧及び低い閾値電圧によって、２つの論理状態（例えば、「０」と「１」）を表すことができる。薄膜強誘電体トランジスタのＮＯＲ型メモリストリングの３次元アレイは、例えば、２０２２年７月１３日に出願された「薄膜強誘電体トランジスタの３次元メモリストリングアレイ」という表題の米国特許出願第１７／８１２、３７５号（特許文献２）に開示されている（特許文献２の開示内容の全体は、参照により本明細書に組み込まれる）。

【0018】

いくつかの実施態様では、強誘電体誘電体層は、ドープされたハフニウム酸化物層である。いくつかの例では、ドープされたハフニウム酸化物層は、ジルコニウムドープハフニウム酸化物（ＨＺＯ）、シリコンドープハフニウム酸化物（ＨＳＯ）、アルミニウムジルコニウムドープハフニウム酸化物（ＨｆＺｒＡｌＯ）、アルミニウムドープハフニウム酸化物（ＨｆＯ_２：Ａｌ）、ランタンドープハフニウム酸化物（ＨｆＯ_２：Ｌａ）、ハフニウムジルコニウム酸窒化物（ＨｆＺｒＯＮ）、ハフニウムジルコニウムアルミニウム酸化物（ＨｆＺｒＡｌＯ）、及び、ジルコニウム不純物などの任意のハフニウム酸化物のうちの１以上を含む。

【0019】

さらに他の実施形態では、ＮＯＲ型メモリストリングの３次元アレイは、接合レス型強誘電体ストレージトランジスタを用いて形成される。すなわち、強誘電体ストレージトランジスタは、チャネル内のドレイン領域またはソース領域としてｐ／ｎ接合を含まない。その代わりに、ドレイン領域及びソース領域は、金属層などの導電層によって形成され、半導体チャネル領域は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）などの非晶質酸化物半導体材料によって形成される。いくつかの例では、ソース／ドレイン導電層は、金属層または低抵抗金属導電材料、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、ルテニウム、またはチタンタングステン合金（ＴｉＷ）など、から形成することができる。いくつかの例では、半導体チャネル領域は、他の酸化物半導体材料、例えば、インジウム亜鉛酸化物（ＩＺＯ）、インジウムタングステン酸化物（ＩＷＯ）、またはインジウムスズ酸化物（ＩＴＯ）など、から形成してもよい。接合レス型薄膜強誘電体トランジスタのＮＯＲ型メモリストリングの３次元アレイは、例えば、２０２２年９月２８日に出願された「接合レス型強誘電体メモリトランジスタの３次元ＮＯＲ型メモリストリングを含むメモリ構造体及びその製造方法」という表題の米国特許出願第１７／９３６、３２０号（特許文献３）に開示されている（特許文献３の開示内容の全体は、参照により本明細書に組み込まれる）。

【0020】

図１Ａは、本開示の実施形態による、メモリモジュールを示す。図１Ａを参照して、メモリモジュール１０は、メモリアレイがその上に形成された１以上の半導体メモリダイ１２と、制御回路がその上に形成されたメモリコントローラダイ１４（メモリコントローラ）とを備えたマルチダイ構造体として構築される。図１Ａに示す例では、メモリモジュール１０は、シリコン貫通ビア（ＴＳＶ）などの相互接続構造体１３によって互いに接続された２つの半導体メモリダイ１２、すなわちメモリダイＡ（メモリ装置Ａ）及びメモリダイＢ（メモリ装置Ｂ）を備える。メモリダイ１２は、メモリアレイインターフェース１５を介してメモリコントローラ１４（チップレット）と通信する。いくつかの実施形態では、メモリアレイインターフェース１５は、メモリダイ１２をコントローラダイ１４（メモリコントローラ）に接続する相互接続構造体（例えば、ＴＳＶまたはハイブリッドボンド）上に実装される高帯域幅データインターフェースである。メモリコントローラ１４はまた、ホストアクセスや他のシステム機能のためのメモリインターフェースなどの、１以上の外部インターフェースを含む。例えば、メモリコントローラ１４は、ホストプロセッサと通信するためのホストインターフェース１６を含む。ホストインターフェース１６は、例えば、メモリモジュール１０からのデータの読み出しの要求やメモリモジュールへのデータの書き込みの要求をホストから受信し、書き込み完了の応答や読み出しデータなどの応答をホストに送信するために、ホストプロセッサと通信する。

【0021】

本明細書では、「メモリモジュール」とは、関連するメモリコントローラダイに接続されて高密度かつ大容量のメモリシステムを形成する１以上の半導体メモリダイを指す。各半導体メモリダイ（メモリダイまたはメモリ装置とも称する）は、メモリデータを格納するための、ストレージトランジスタ（メモリトランジスタまたはメモリセルとも称する）の複数の３次元アレイを含む。本明細書では、メモリコントローラダイは、「メモリコントローラ」、「コントローラダイ」、「コントローラ装置」、または「チップレット」とも称し、メモリ装置にアクセスして動作させ、データルーティングやエラー訂正などの他のメモリ制御機能を実行するための制御回路を含む。制御回路はまた、ホストアクセスのためのメモリインターフェースなどの１以上の外部インターフェースを含んでもよい。本実施形態では、メモリモジュールは、或る半導体ダイ上に形成されたメモリ装置と、別の半導体ダイ上に形成されたメモリコントローラとを有するマルチダイ構造体として構築される。メモリダイ及びメモリコントローラダイは、ＴＳＶ、ハイブリッドボンド、露出コンタクト、インターポーザ、プリント回路基板、及び他の適切な相互接続技術、特に高密度相互接続のための技術などの様々な集積技術を用いて集積させることができる。

【0022】

このような構成により、本開示のメモリモジュール１０は、１以上の半導体メモリダイと、１つのメモリコントローラダイとを一体化することができ、これにより、より高速なメモリコントローラ動作及びより高速なメモリ性能を有する大容量メモリシステムを実現する。加えて、メモリダイ及びコントローラダイは、各集積回路の性能を最適化するために、専用の製造プロセスを用いて別々に製造することができる。より具体的には、メモリモジュール１０は、メモリ回路用に最適化された製造プロセスと、メモリコントローラ用に最適化された製造プロセスとを用いて製造することができる。例えば、メモリコントローラは、低電圧かつ高速の論理回路を形成するために最適化された製造プロセスを使用して製造することができる。このようにして、メモリ回路の性能及びメモリコントローラの性能を個別に最適化することができ、その結果、大容量、高帯域幅、及び高速なメモリ動作を有するメモリモジュール１０を実現することができる。

【0023】

一実施形態では、メモリコントローラは、メモリコントローラとして使用するためにカスタマイズされた個別の半導体ダイまたは集積回路、例えば、特定用途向け集積回路として形成される。本発明の別の実施形態では、メモリコントローラは、汎用集積回路（例えば、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、通信チップ、またはフィールド・プログラマブル・ゲート・アレイ）により実現される。メモリコントローラを形成する機能ブロックは、汎用集積回路に組み込まれ、メモリコントローラのメモリアレイインターフェースは、上述の技術の１つを用いて、メモリ装置に電気的及び物理的に接続される。このような構成により、組み込まれたメモリコントローラは、ホストインターフェース回路を含まないが、汎用集積回路内または該回路上に形成された相互接続線を介して論理回路と直接通信することができる。このような構成は、「インメモリコンピューティング」とも称する。インメモリコンピューティングは、メモリコントローラ機能ブロックに組み込まれたＣＰＵまたはＧＰＵコアプロセッサに近接して大量のメモリを必要とする、データ集約型の人工知能及び機械学習用途において特に望ましい。

【0024】

図１Ｂは、本開示の実施形態による、積層型メモリダイとして形成されるメモリモジュール構造体を示す。例えば、図１Ａのメモリモジュール１０は、図１Ｂに示すように、２以上のメモリダイを互いに積層させ、積層型メモリダイをメモリコントローラダイと一体化させることによって形成される。図１Ｂを参照して、メモリモジュール２０は、互いに積層させて形成した複数のメモリ装置２２を備える。例えば、メモリモジュール２０は、互いに積層されたメモリ装置２２－１とメモリ装置２２－２とを備える。そして、互いに積層されたメモリ装置２２（または「メモリスタック」）は、コントローラダイ２４と一体化される。いくつかの実施形態では、メモリ装置２２（メモリスタック）は、メモリ装置２２を貫通して形成され、コントローラダイ２４上の接触パッドに接続されるシリコン貫通ビア２３（ＴＳＶ）を介して、コントローラダイ２４に相互接続される。他の実施形態では、互いに積層されたメモリ装置２２をコントローラダイ２４に相互接続する他の方法、例えば、ハイブリッドボンドや銅スタッド、インターポーザ、または他の適切な相互接続方法を用いることができる。複数のメモリ装置（メモリダイ）を集積することにより、メモリモジュール２０は、小さなフットプリントにおいて大容量のメモリ回路を実現することができる。その結果得られる利点は、複数のメモリ装置（メモリダイ）を積層させて高いメモリ容量を提供する一方で、複数のメモリ装置（メモリダイ）間でメモリコントローラを共有してユニット当たりのコストを低減させる場合に特に顕著である。

【0025】

メモリチャネル構成

【0026】

図２Ａは、本開示の実施形態による、互いに独立してアクセス可能な複数のメモリチャネルを備えるメモリモジュールを示す。図１Ａ及び図２Ａにおける同様の要素は、説明を簡素化するために、同様の参照符号を付す。図２Ａを参照して、メモリモジュール３０は、シリコン貫通ビア（ＴＳＶ）などの相互接続構造体１３を介して互いに接続された複数の半導体メモリダイ１２（メモリ装置）を備える。本実施例では、メモリモジュール３０は、メモリダイ０～メモリダイ３と名付けられた４つのメモリダイ１２を備える。メモリダイ１２は、メモリアレイインターフェース３２を介してメモリコントローラ１４と通信する。メモリコントローラ１４は、例えばホストまたはホストプロセッサと通信するためのメモリインターフェース１６などの１以上の外部インターフェースを含む。

【0027】

本開示の実施形態では、各メモリダイ１２はＮ個の区画に分割され、すべてのメモリダイ１２における互いに対応する区画は、互いに独立してアクセス可能なＮ個のメモリチャネルを形成するようにグループ化される（Ｎは２以上の整数である）。本実施形態では、４つのメモリチャネルＣｈ０～Ｃｈ３として図示されている。他の実施形態では、メモリモジュールは、帯域幅及び／または信頼性やサービス品質に関する要件などの因子に基づいて、適切な数のメモリチャネルに分割されてもよい。このような構成により、各メモリチャネルは、チャネル区画内のストレージトランジスタを使用してメモリ機能を提供するために、互いに独立して動作する。メモリコントローラ１４は、各メモリチャネルを、互いに独立して、かつ他のチャネルと並列に動作させて、読み出し動作または書き込み動作などのメモリ動作を実行する。メモリアレイインターフェース３２は、メモリチャネル毎に、個別のメモリチャネルインターフェースを提供する。すなわち、メモリチャネルＣｈ０～Ｃｈ３は、それぞれのメモリチャネルインターフェース３２－０～３２－３を介して、互いに独立してアクセス可能である。本発明の実施形態では、メモリコントローラ１４は、それぞれのメモリアレイインターフェース３２－ｎを介してそれぞれのメモリチャネルＣｈｎにアクセスするために、１７－０～１７－３で示されるチャネルコントローラ０～３を有する。メモリコントローラ１４は、チャネルコントローラ１７－ｎを制御するための制御回路と、メモリインターフェース１６を介してホストと通信するためのホストインターフェース回路と、メモリ動作を制御するための他の回路とを含む、制御論理回路１８を有する。メモリコントローラ１４は、ホストから受信した読み出し要求または書き込み要求をそれぞれのチャネルコントローラ１７～ｎに送り、対応するメモリチャネルにメモリデータを格納したり、対応するメモリチャネルからメモリデータを取り出したりする。メモリダイ１２を個別にアクセス可能なメモリチャネルとして分割して動作させることにより、メモリモジュール３０は、ホストに高帯域幅データ転送を提供することができる。

【0028】

メモリモジュール３０におけるメモリチャネル構成の顕著な特徴は、各メモリチャネルが複数の半導体メモリダイ１２にわたって形成され、各メモリチャネルがメモリコントローラ１４の各チャネルコントローラによって個別に制御されることである。すなわち、メモリチャネルＣｈ０は、メモリダイ０～メモリダイ３の各区画から形成される。同様に、メモリチャネルＣｈ１～Ｃｈ３はそれぞれ、メモリダイ０～メモリダイ３の各区画から形成される。本発明のメモリチャネル構成は、積層型メモリダイ構成を有するメモリモジュールに適用される場合に特に有利である。図２Ｂは、いくつかの実施形態による、積層型メモリダイ構成を有するメモリモジュール３０を示す。積層型メモリダイ構成は、メモリダイ０～３を互いに積層させ、それをメモリコントローラ１４上に積層させることにより形成される。互いに積層されたメモリダイ０－３は、相互接続構造体によって、メモリコントローラ１４に接続される。本発明の実施形態では、各メモリダイ１２は、Ｎ個のメモリ区画に分割される。互いに積層された複数のメモリダイ１２における互いに対応するメモリ区画は、メモリチャネルを形成する。換言すれば、各メモリチャネルＣｈ－ｎは、メモリダイ０～メモリダイ３のメモリ区画を含む。図２Ｂに示す図では、メモリチャネルＣｈ－ｎは、互いに積層された複数のメモリダイを縦断して形成されている。Ｎ個のメモリチャネルは、互いに積層された複数のメモリダイを横断して互いに平行に形成されている。各メモリチャネルは、それ自体のチャネルコントローラを備えているため、各メモリチャネルは、個別に制御され、かつ、並列にアクセスされて、入力メモリデータを受信し、メモリ出力データを提供する。

【0029】

メモリモジュール３０により実現される本発明のメモリチャネル構成は、いくつかの利点を有する。第１に、メモリチャネル構成は、メモリモジュールを形成するために使用される任意の数のメモリダイ１２に適合させることができる。Ｎ個のメモリチャネルに対して、メモリコントローラ１４は、メモリチャネルからメモリダイを選択するために指定されたメモリアドレスビットを構成するだけで、メモリスタックに含まれる任意の数のメモリダイをアドレス指定するように容易に変更することができる。したがって、本発明のメモリチャネル構成は、メモリモジュールのスケーラブルな設計を可能にする。第２に、本発明のメモリチャネル構成は、メモリコントローラがメモリアクセスにおける並列性を利用することを可能にし、その結果、各メモリダイ上のストレージトランジスタをより効率的に利用することができる。動作中、メモリコントローラ１４は、Ｎ個のメモリチャネルの間でメモリアクセスを分散させることによりアクセス競合を最小限に抑え、これにより、各メモリダイ１２上に形成された多数のストレージトランジスタの利用率を高めることができる。本発明のメモリチャネル構成は、多数のストレージトランジスタをＮ個のチャネルにわたって同時にかつ並列にアクセスすることを可能にし、これにより、高帯域幅のメモリアクセスを実現することができる。

【0030】

図３は、本開示の実施形態による、ストレージトランジスタの構成を示す半導体メモリダイの上面図である。図３を参照して、半導体メモリダイ４０（メモリ装置）は、薄膜ストレージトランジスタの複数の３次元アレイ（メモリアレイ）を含む。メモリアレイは、半導体基板上または半導体基板内に形成されたタイル４２（Ｔｉｌｅ）の２次元アレイとして構成される（すなわち、タイルは、行列状に配列される）。各タイル４２（「メモリタイル」とも称する）は、半導体基板の平面上に形成された薄膜ストレージトランジスタの３次元アレイを含む。本明細書では、メモリダイ４０におけるタイル４２とは、タイルが他のタイルと同時に動作可能であり、各タイルがメモリデータのアクセス単位、例えばメモリデータのページに基づいてメモリ動作を実行する、局所的なモジュール制御回路を有するメモリセルの物理的に分離されたアレイを指す。したがって、メモリダイ４０におけるタイル４２とは、規則的に配置されたメモリセルのアドレス指定可能なモジュール構造体における規則的なアレイを指す。いくつかの実施形態では、各タイル４２は、ＮＯＲ型メモリストリングの３次元アレイとして構成される準揮発性ストレージトランジスタのメモリアレイを含む。本明細書では、メモリダイ４０におけるメモリアレイは、準揮発性メモリ回路とも称する。

【0031】

メモリダイ４０において、各タイル４２は、個別にかつ独立してアドレス指定可能に構成することができる。本発明の実施形態では、各タイル４２は、メモリアクセスのための動作単位として使用され、「メモリバンク」または「バンク」とも称する。したがって、メモリバンクは、メモリアクセスの動作単位としての１つのタイルから構成され、各タイルまたはメモリバンクは、メモリ動作毎に、メモリデータの１つのアクセス単位（例えば、メモリデータのページまたは「メモリページ」）で動作する。すなわち、ホストからの各メモリアクセスは、メモリデータのアクセス単位に基づいて行われる。アクセス単位は、メモリデータのページまたはメモリページとも称する。メモリダイ４０において、各メモリバンクは１つのタイルを含み、１つのタイルが単独で、メモリデータのアクセス単位全体またはメモリデータのメモリページ全体を提供する。例えば、各メモリページは、５１２ビットのメモリデータを含む。これは、メモリダイが複数のメモリバンクを含み、各メモリバンクがメモリデータのアクセス単位の一部のみを提供し、メモリデータのアクセス単位全体が、複数のメモリバンクからのメモリデータを組み合わせることによって得られなければならない従来のメモリ装置とは対照的である。

【0032】

より具体的には、いくつかの実施形態では、各タイルは、ストレージトランジスタの複数のメモリページで構成され、各メモリページは、タイル内のストレージトランジスタのサブセットを含む。例えば、メモリページは、５１２個のストレージトランジスタを含み、タイルは、１２０Ｋを超えるストレージトランジスタのメモリページを含む。このような構成により、メモリ装置内のストレージトランジスタは、所定のバイトサイズを有するメモリページ単位でアクセスされる。すなわち、メモリ装置に対する各読み出し動作または書き込み動作は、メモリページ単位で実行される。一例では、メモリ装置は、６４バイトまたは５１２ビットのメモリページサイズでアクセスされる。

【0033】

本明細書に記載される実施形態では、メモリバンクは、１つのタイルから構成されるものとして説明する。他の実施形態では、１以上のタイルによって、メモリアクセス動作単位またはメモリバンクを形成するように構成してもよい。例えば、タイルの行またはタイルの２次元ブロックは、メモリバンクとして一緒にアドレス指定されるように構成してもよい。換言すれば、別の実施形態では、メモリバンクは、単一のタイル４２、またはタイルのブロック、例えばタイルの行またはセクションなど、を含み得る。このような構成により、タイル４２は、用途の要件に適合するようにメモリモジュールを構成する際の柔軟性を可能にするビルディングブロックとすることができる。

【0034】

本明細書では、「タイル」とは、局所的なモジュール制御回路を有するメモリセルの物理的に分離されたメモリアレイを指し、「メモリバンク」とは、メモリアクセスの動作単位または論理単位を指す。本明細書では、メモリバンクは１つのタイルを含み、「メモリバンク」または「バンク」という用語は、単一のタイルまたは単一の物理的に分離されたメモリアレイからなるメモリアクセス動作単位を指すために、「タイル」という用語と互換的に使用される。一般に、「タイル」は、物理的なメモリアレイを指し、「メモリバンク」は、論理的なメモリアクセス動作単位を指すことに留意されたい。

【0035】

メモリダイ４０上に、各タイルの薄膜ストレージトランジスタを動作させるためのサポート回路が、メモリアレイの下の半導体基板上または半導体基板内に局所的に形成される。いくつかの実施形態では、各タイルのサポート回路は局所的に形成され、各メモリアレイの下の半導体基板の一部にモジュール化のために設けられる。モジュール制御回路または「アレイ下回路」（「ＣｕＡ」）とも称するタイルベースのサポート回路は、電力供給、接地、プログラミング、消去、または読み出しの電圧のための様々な電圧源、センスアンプ、様々なデータラッチまたはレジスタ、様々な論理回路、様々なアナログ回路、及び、メモリ動作で使用される他の回路を含み得る。論理回路の例としては、タイミング制御回路、アドレスデコーダ回路、冗長論理回路、及び制御回路が挙げられる。アナログ回路の例としては、データドライバ、ワード線及びビット線のドライバ及び選択トランジスタ、並びに、バイアス制御トランジスタが挙げられる。さらに、本開示の実施形態では、各ＣｕＡは、関連するタイルで実行される命令（コマンド）を実行するための状態マシンまたはシーケンサを含む。ＣｕＡのローカルプロセッサとして機能するシーケンサを組み込んだ各ＣｕＡにより、ＣｕＡは、各タイルを独立してかつ自己完結的に動作させることを可能にする、及び、複数のタイルを同時かつ独立して動作させることを可能にするインテリジェント制御回路を形成することができる。

【0036】

動作中、各タイルに関連する各ＣｕＡ内のシーケンサは、関連するタイルを対象にするコマンドをコントローラ回路から受信し、関連するタイルでメモリ動作を実行するためにコマンドをデコードする。例えば、シーケンサは、コントローラ装置から受信したコマンドに応答して、関連するタイルで読み出し動作及び書き込み動作を実行する。また、シーケンサは、メモリ動作に関連するメモリアドレスによって指定されたタイル内のメモリページで読み出し動作シーケンスまたは書き込み動作シーケンスの全体を実行する命令（コマンド）を発行する。重要なことには、メモリダイ４０において、局所的なモジュール制御回路（ＣｕＡ）の完全な回路は、各タイルが、特定のタイルにアドレス指定されたコントローラ装置からのコマンドに応答してメモリ動作を実行するように独立して動作するように、各タイルに対して複製される。

【0037】

本発明の実施形態では、第１の製造プロセスにより、半導体基板にタイルベースのサポート回路が形成され、その後、タイルベースのサポート回路が形成された半導体基板は、薄膜ストレージトランジスタを形成するための第２の製造プロセスに供される。

【0038】

このような構成により、メモリダイ４０内の各タイル４２は、メモリダイ４０内のメモリセルの半自律的なミニアレイとして動作する。インテリジェントＣｕＡのサポート回路により、各タイル４２は、メモリダイ４０内の他のタイルから独立して半自律的に動作することができる。各タイル４２は、それ自体が関連するＣｕＡを有し、これにより、メモリダイ４０内の多数のストレージトランジスタへの同時メモリアクセスを可能にし、その結果、メモリスループットが向上し、レイテンシ（待ち時間）が減少する。いくつかの実施形態では、互いに隣接する２つのタイルは、ＣｕＡ内の特定のサポート回路を共有することができる。例えば、タイルは、それが隣接するタイルと共有されるセンスアンプのセットを含むことができる。各タイルは、アクセスのために選択されると、それ自体のセンスアンプのセットと、それが隣接するタイルのセンスアンプのセットとを使用する。この場合、センスアンプのセットが借用されたタイルは、借用されたセンスアンプの動作が完了するまで、アクセス不能としてマークが付けられる。

【0039】

図３に示す実施形態では、メモリダイ４０は、８行８列に配列されたタイルを含むものとして図示されている。図３に示す実施形態は、例示に過ぎず、限定を意図するものではない。一例では、メモリダイは、３２行３２列に配列された１０２４個のタイル、または６４行３２列に配列された２０４８個のタイルを含むことができる。メモリダイ４０内のタイルの数及びタイルの配置は、メモリダイのサイズ及び寸法、または、相互接続構造体の配置などの様々な設計要因に基づいて選択することができる。

【0040】

本開示の実施形態では、メモリダイ４０は、タイルの２次元アレイを分割することによって、個別のメモリチャネルを形成するために複数の区画に分割される。本実施形態では、メモリダイ４０は、タイル列によって４つの区画に分割され、４つのメモリチャネルＣｈ０～Ｃｈ３を形成する。本実施例では、各メモリチャネル（Ｃｈ０～Ｃｈ３）は、８個のタイルからなる列を２つ含み、メモリチャネル当たり合計１６個のタイルを含む。別の例では、１０２４個のタイルを有するメモリダイにおいて、メモリダイは、タイル列によって８つの区画に分割され、８つのメモリチャネルを形成することができ、各メモリチャネルは、３２個のタイルからなる列を４つ含み、メモリチャネル当たり合計１２８個のタイルを含む。

【0041】

本開示の実施形態では、メモリダイ４０は、メモリコントローラに接続するための相互接続構造体４５を形成するためのデータインターフェース領域４３を含む。本実施形態では、データインターフェース領域は、メモリダイ４０の中央に設けられ、２つのタイル列の中間に位置する。さらに、メモリチャネル構成をサポートするために、相互接続構造体４５は、チャネル構成にしたがって分割され、メモリチャネルＣｈ０～Ｃｈ３に対して相互接続構造体４５－０～４５－３が提供される。例えば、相互接続構造体４５はシリコン貫通ビア（ＴＳＶ）であり、各メモリチャネルは、メモリコントローラとの間で、より詳細には、メモリコントローラ内の関連するチャネルコントローラとの間で、そのメモリチャネルのデータを転送するための相互接続構造体またはＴＳＶの専用セットを備える。図３に示すように、メモリダイ４０は、タイル４２内に形成されたメモリアレイに電力及び接地接続を供給するための追加の相互接続構造体４４のセットを含むことができる。いくつかの実施形態では、図２Ｂに示すように、複数のメモリダイ４０を使用してメモリスタックを形成し、形成されたメモリスタックをメモリコントローラ上に積層させてメモリモジュールを形成する。メモリスタック内では、メモリチャネルは、メモリスタック内のすべてのメモリダイにわたって同じチャネル区画内のタイルによって形成される。

【0042】

図４Ａは、いくつかの実施例による、ＮＯＲ型メモリストリングの３次元アレイを含むメモリ構造体５０を示す。本開示の実施形態では、図４Ａのメモリ構造体５０を使用して、図３のメモリダイ４０のタイルにストレージトランジスタの３次元アレイが形成される。３次元ＮＯＲ型メモリストリングを形成するための様々な方法は、上述の特許文献１に記載されている。図４Ａを参照して、メモリ構造体５０は、複数の平面において水平方向（Ｙ方向）に沿ってＮＯＲ型メモリストリングとして形成された薄膜ストレージトランジスタ６０を含み、各平面は、一組のアクティブ層５６によって形成される。具体的には、メモリ構造体５０は、半導体基板５２の平面上に形成された多数のアクティブ層５６を含む。バッファ酸化物層５４が、半導体基板５２とアクティブ層５６との間に設けられる。アクティブ層５６は、Ｚ方向（すなわち、半導体基板５２の平面に対して直交する方向）に沿って、互いに積層されて形成され、また、酸化シリコンカーバイド（ＳｉＯＣ）層などの絶縁誘電体層５５によって互いに分離されている。アクティブ層５６は、Ｘ方向に幅狭ストリップ（「アクティブストリップ」）５７に分割される。アクティブストリップ５７は互いに積層されて、Ｙ方向に延びるアクティブストリップのスタック（「アクティブスタック」）を形成する。

【0043】

各アクティブ層５６は、誘電体層６３（例えば、酸化シリコン）によって互いに分離された第１のドープ半導体層６２及び第２のドープ半導体層６４（例えば、ｎ＋ポリシリコン、または、重ドープｎ型ポリシリコン）を含む。第１のドープ半導体層６２及び第２のドープ半導体層６４は、ストレージトランジスタ６０のドレイン領域及びソース領域を形成する。各アクティブ層５６は、１以上の導電層６１、６５（例えば、窒化チタン（ＴｉＮ）でライニングされたタングステン（Ｗ））を含む。各導電層６１、６５は、それに接触するドープ半導体層の抵抗率を低減するために、ドープ半導体層６２、６４の一方に隣接して形成される。中間処理ステップ中は、アクティブ層は、犠牲層（例えば、窒化シリコンまたは炭素）を含み、その犠牲層は、後で、導電層に置き換えられる。その後の処理ステップで、互いに分離されたアクティブスタックの間の幅狭トレンチ内に、チャネル領域６６（例えば、ｐ－ポリシリコン、または、軽度にドープされたｐ型ポリシリコン）、電荷蓄積膜６７、及び、ゲート導体またはゲート電極６８（例えば、ＴｉＮでライニングされたＷ）を形成する。ゲート電極６８及び電荷蓄積膜６７は、Ｚ方向に延びる柱状構造体として形成される。本実施例では、電荷蓄積膜６７がゲート電極６８を取り囲むことにより柱状構造体が形成されている。本明細書では、ゲート電極６８を「ローカルワード線」とも称し、ゲート電極６８とそれを取り囲む電荷蓄積膜６７とを総称してローカルワード線（ＬＷＬ）構造体５８と称する。

【0044】

図４Ａに示す実施形態では、３次元メモリアレイ内のストレージトランジスタは、電荷トラップ型ストレージトランジスタであり、電荷蓄積膜６７は、トンネル誘電体層、電荷トラッピング層、及びブロッキング層を含む。トンネル誘電体層は、任意のシリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉｘＮｙ）、シリコン酸化物窒化物（ＳｉＯＮ）、任意のアルミニウム酸化物（ＡｌＯｘ）、任意のハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、任意のハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、任意のハフニウムジルコニウム酸化物（ＨｆＺｒＯ）、またはそれらの任意の組み合わせであり得る。電荷トラッピング層は、多層であってもよく、任意のシリコン窒化物（ＳｉｘＮｙ）、ハフニウム酸化物（ＨｆＯ_２）、またはハフニウムシリコン窒化物（ＨｆＳｉＯＮ）を含み得る。ブロッキング層は、任意のシリコン酸化物（ＳｉＯｘ）、アルミニウム酸化物、またはその両方であり得る。一例では、電荷蓄積膜６７は、ＯＮＯＡファイルとも称し、チャネル層側からゲート導体層に向かって順に積層された、シリコン酸化物層（ＳｉＯｘ）、シリコン窒化物層（ＳｉＮ）、シリコン酸化物層（ＳｉＯｘ）、及びアルミニウム酸化物層（Ａｌ_２Ｏ_３）を含む。

【0045】

各アクティブストリップの第１及び第２のドープ半導体層は、アクティブストリップ５７の片側または両側に沿って形成されるストレージトランジスタのソース領域６４（「共通ソース線」）及びドレイン領域６２（「共通ビット線」）を形成する。具体的には、ストレージトランジスタ６０は、アクティブストリップ５７と、チャネル領域６６及びＬＷＬ構造体５８との接点に形成される。図４Ａの例では、ＬＷＬ構造体５８は、アクティブストリップ５７の両側に形成されたストレージトランジスタがメモリストリングに沿ってＹ方向に互いにオフセットされるように、アクティブストリップ５７に隣接するトレンチ内に互い違いに（千鳥状に）形成されている。ストレージトランジスタが強誘電体ストレージトランジスタである場合、詳細については後述するがに、第１及び第２のドープ半導体層は省略され、導電層６１、６５はソース端子及びドレイン端子として機能する。

【0046】

このような構成により、ストレージトランジスタ６０は、ドレイン領域（共通ビット線）を形成する第１のドープ半導体層６２と、ソース領域（共通ソース線）を形成する第２のドープ半導体層６４と、ドレイン領域６２及びソース領域６４の両方に接するチャネル領域６６と、ゲート電極６８と、ゲート電極６８及びチャネル領域６６間に位置する電荷蓄積膜６７とから構成される。各ストレージトランジスタ６０は、絶縁誘電体層５５によって、アクティブスタックに沿って（Ｚ方向において）隣接するストレージトランジスタから絶縁される。このような構成により、各アクティブストリップに沿って（Ｙ方向において）、共通ソース線及び共通ビット線を共有するストレージトランジスタは、ＮＯＲ型メモリストリング（本明細書では、「水平ＮＯＲ型メモリストリング」または「ＨＮＯＲ型メモリストリング」とも称する）を形成する。

【0047】

別の実施形態では、３次元メモリアレイ内のストレージトランジスタは、接合レス型強誘電体ストレージトランジスタである。いくつかの実施態様では、強誘電体ストレージトランジスタは、電荷蓄積膜を、強誘電体材料を組み込んだ強誘電体ゲート誘電体層に置き換えることにより、電荷トラップ型ストレージトランジスタと同様の方法で構成される。図４Ｂは、いくつかの実施例による、ＮＯＲ型メモリストリングの３次元アレイを含むメモリ構造体を示す。より具体的には、図４Ｂは、接合レス型強誘電体ストレージトランジスタの例示的な３次元メモリアレイを示す。図４Ａ及び図４Ｂにおける同様の要素には、同様の参照符号を付し、説明を省略する。図４Ｂを参照して、メモリ構造体５０Ｂは、複数の平面において水平方向（Ｙ方向）に沿ってＮＯＲ型メモリストリングとして形成された接合レス型薄膜強誘電体ストレージトランジスタ６０Ｂを含み、各平面は、一組のアクティブ層５６によって形成される。各アクティブ層５６は、誘電体層６３（例えば、酸化シリコン）によって互いに分離された第１の導電層６１及び第２の導電層６５（例えば、窒化チタン（ＴｉＮ）でライニングされたタングステン（Ｗ））を含む。強誘電体ストレージトランジスタの第１の導電層６１及び第２の導電層６５は、ドレイン端子及びソース端子として機能する。その後の処理ステップで、互いに分離されたアクティブスタックの間の幅狭トレンチに、チャネル領域６６Ｂ（例えば、ＩＧＺＯ等の酸化物半導体材料）、強誘電体誘電体層６７Ｂ、及び、ゲート導体またはゲート電極６８（例えば、ＴｉＮでライニングされたＷ）を形成する。ゲート電極６８及び強誘電体誘電体層６７Ｂは、Ｚ方向に延びる柱状構造体として形成される。本明細書では、ゲート電極６８を「ローカルワード線」とも称し、ゲート電極６８とそれを取り囲む強誘電体誘電体層６７Ｂとを総称してローカルワード線構造体５８と称する。

【0048】

図４Ｂに示す実施形態では、３次元メモリアレイ内のストレージトランジスタは、接合レス型強誘電体ストレージトランジスタである。いくつかの実施態様では、強誘電体ゲート誘電体層６７Ｂは、ドープハフニウム酸化物（ＨｆＯ_２）層である。一例では、ハフニウム酸化物は、ジルコニウム酸化物（ＺｒＯ_２）がドープされ、ハフニウムジルコニウム酸化物層（ＨＺＯ）を形成する。別の例では、ハフニウム酸化物は、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、及びランタン（Ｌａ）がドープされる。いくつかの実施形態では、ゲート誘電体層は、チャネル領域とゲート誘電体層との間に、高誘電率を有する材料などの界面層をさらに含み得る。

【0049】

各アクティブストリップの第１及び第２の導電層は、アクティブストリップ５７の片側または両側に沿って形成されるストレージトランジスタのソース線（「共通ソース線」）及びドレイン線（「共通ビット線」）を形成する。図４Ｂに示す例では、ストレージトランジスタは、アクティブストリップ５７の一方の側にのみ形成され、アクティブストリップの他方の側は、補助トレンチ５９に隣接する。補助トレンチ５９は、いかなるアクティブトランジスタ素子も含まない。強誘電体ストレージトランジスタ６０Ｂは、アクティブストリップ５７と、チャネル領域６６Ｂ及びＬＷＬ構造体５８との接点に形成される。このような構成により、各アクティブストリップに沿って（Ｙ方向において）、共通ソース線及び共通ビット線を共有するストレージトランジスタは、ＮＯＲ型メモリストリングまたはＨＮＯＲ型メモリストリングを形成する。いくつかの例では、接合レス薄膜強誘電体トランジスタのＮＯＲ型メモリストリングの３次元アレイは、特許文献３に開示されている（特許文献３の開示内容の全体は、参照により本明細書に組み込まれる）。図４Ｂのメモリ構造体５０Ｂは、特許文献３に記載されたメモリ構造体に基づいて構成することができる。

【0050】

図４Ａ及び図４Ｂの両方を参照して、メモリ回路を完成させるために、ＮＯＲ型メモリストリングの動作をサポートする様々なタイプのサポート回路が、半導体基板５２の内部または表面に形成される。上述したように、タイル内のストレージトランジスタのサポート回路は、各タイルの下に局所的に形成され、「アレイ下回路（circuit under array）」またはＣｕＡと称される。ＣｕＡ内の回路は、上述したように、電源、センスアンプ、データラッチ、論理回路、及びアナログ回路を含み得る。本開示の実施形態では、ＣｕＡは、各タイル内のストレージトランジスタにおけるメモリ動作を制御及び実行するための状態マシンまたはシーケンサを含む。各ＣｕＡに状態マシンを組み込むことにより、同時メモリ動作のために、メモリダイ内の複数のタイルにアクセスすることができる。

【0051】

例示的な一実施形態では、メモリダイ内の各タイルは、８つのアクティブ層、すなわち、８層のストレージトランジスタ層を含む。各アクティブ層は、ビット線の両側にストレージトランジスタが形成された２ｋ本のビット線（または２ｋ本のアクティブスタック）を含み、各タイルは、４ｋ本のワード線（ゲート電極）を含み、１層当たり合計８Ｍビット、１タイル内に６４Ｍビットまたは６４Ｍ個のストレージトランジスタを含む。

【0052】

いくつかの実施形態では、メモリダイ上のメモリ動作は、メモリデータのアクセス単位とも称する、メモリデータのメモリページの単位で実行される。各メモリアクセスは、本実施形態では、メモリバンク（またはタイル）内の１つのメモリページに対して行われる。より具体的には、メモリページ内のストレージトランジスタのビット線が同時に選択され、ストレージトランジスタが同時に識別されて読み出しデータを提供するか、または、ストレージトランジスタが同じ書き込み動作で駆動されて書き込みデータを格納する。一例では、メモリデータのメモリページは、５１２ビットである。したがって、読み出し動作または書き込み動作が実行されるたびに、５１２個のストレージトランジスタがタイル内でアクセスされる。一実施形態では、各メモリアクセスは、３２個のメモリページに関連する１本のワード線（ＷＬ）をアクティブ化し、選択されたメモリページ内のストレージトランジスタに関連するビット線を選択することによって、３２個のメモリページのうちの１つがメモリ動作のために選択される。

【0053】

本開示の実施形態では、各タイルのサポート回路（ＣｕＡ）は、メモリページのデータビット数と同数のセンスアンプを含む。したがって、各読み出し動作において、すべてのセンスアンプが、選択されたビット線から格納されたデータを読み出すために使用され、そのため、センスアンプのサブセットを選択するための追加のアドレスビットは必要ない。同様に、書き込み動作では、すべてのセンスアンプが、選択されたビット線に書き込みデータを駆動するために使用され、そのため、センスアンプを選択するために追加のアドレスビットは必要ない。このことは、読み出しデータを提供するためにセンスアンプのサブセットを選択するのに１以上の列アドレスビットが必要とされる従来のメモリ装置とは対照的である。メモリページのデータビット数と同数のセンスアンプをＣｕＡ内に設けることにより、ＣｕＡのサイズを小さく保つことができ、これにより、各タイルの下にＣｕＡを形成することが可能になる。また、センスアンプのサブセットを選択するために必要なアドレスビットが不要になるため、メモリ動作が簡素化される。いくつかの実施形態では、サポート回路は、リフレッシュポインタデータ、メタデータ、またはメモリヘルスインジケータビットなどの、メモリアレイに格納される他のデータに関連する追加のビット線を識別または駆動するための追加のセンスアンプを含み得る。

【0054】

一実施形態では、各メモリチャネルの相互接続構造体４５（図３）は、少なくともメモリページ内のデータビット数分の接続構造体を含む。一例では、相互接続構造体４５の各セットは、２つのクロックサイクル（各クロックサイクル２５６ビット）にわたってメモリページ内の５１２データビットを出力するための各メモリチャネル用の３００個のシリコン貫通ビア（ＴＳＶ）と、エラー訂正及び制御信号のための追加のデータビットとを含む。

【0055】

本説明では、図４Ａのメモリ構造体５０は、データストレージ機構として電荷トラッピングを実施するストレージトランジスタを含み、図４Ｂのメモリ構造体５０Ｂは、データストレージ機構として強誘電性を実施するストレージトランジスタを含む。本発明のメモリ構造体において実施されるデータストレージ機構の正確な性質は、本発明の実施にとって重要ではない。当業者には理解されるように、読み出し動作及び書き込み動作のためにストレージトランジスタに適用されるバイアス条件は、実施されるデータストレージ機構の機能である。例示を目的として、強誘電体ストレージトランジスタのバイアス条件を以下の説明で使用する。

【0056】

図５は、本開示の実施形態による、ＮＯＲ型メモリストリングのメモリアレイを示す回路図である。図５は、図４Ａまたは図４Ｂのメモリ構造体によって形成することができるＮＯＲ型メモリストリングのメモリ回路を示す。図５を参照して、ストレージトランジスタ７２のメモリアレイ７０が図示されており、図４Ａまたは図４Ｂの３次元メモリアレイにおけるストレージトランジスタの一部を表している。メモリアレイ７０は、各アクティブ層上に形成された複数のメモリストリング７５を含み、各メモリストリング７５は、共通ビット線７４と共通ソース線７６との間に互いに並列に接続された一連のストレージトランジスタ７２を含む。ストレージトランジスタがＮＯＲ型構成で互いに並列に接続されているため、メモリストリング７５はＮＯＲ型メモリストリングとも称する。ストレージトランジスタのＮＯＲ型メモリストリング７５は、ストレージトランジスタの２次元アレイまたは３次元アレイを形成することができる基本構成ブロックを形成する。すなわち、ストレージトランジスタの複数のストリングを使用して、ストレージトランジスタの２次元アレイ、またはストレージトランジスタの平面を形成することができる。また、ストレージトランジスタの２次元アレイの平面を複数積層することによって、ストレージトランジスタの３次元アレイを形成することができる。本説明では、半導体メモリ装置は、ストレージトランジスタのストリングのアレイまたは複数のアレイによって実現され、ストレージトランジスタのストリングの正確な構成または配置は、本発明の実施にとって重要ではない。

【0057】

ストレージトランジスタ７２は、ビット線７４に接続されたドレイン端子と、ソース線７６に接続されたソース端子と、ワード線７８に接続されたゲート端子または制御端子と、ストレージトランジスタのデータを格納するデータ格納膜とを有する薄膜ストレージトランジスタである。例えば、データ格納膜は、一組の電荷蓄積膜または強誘電体誘電体層であり得る。より具体的には、ストレージトランジスタ７２のゲート端子は、ワード線（ＷＬｘ）７８によって駆動され、各ワード線ＷＬｘは、或るＮＯＲ型メモリストリング７５内の１つのストレージトランジスタ７２をアクティブ化すると同時に、他のＮＯＲ型メモリストリング内の他のストレージトランジスタをアクティブ化する。このような構成により、或るワード線ＷＬが選択されると、そのワード線（例えば、ＷＬｎ）に接続されているすべてのストレージトランジスタ７２がアクティブ化される。
動作時には、選択されたワード線は、Ｐ個のメモリページをアクティブ化する。各メモリページは、Ｑ個のＮＯＲ型メモリストリングに関連するＱ個のストレージトランジスタを含む。選択されたメモリページに属するビット線は、メモリ動作のために選択される。したがって、選択されたワード線及び選択されたビット線によってメモリページが選択され、これにより、選択されたメモリページ内のＱ個のストレージトランジスタにアクセスすることができる。

【0058】

例えば、各メモリストリングのビット線は、メモリ読み出し動作において格納されているデータをセンシングするために、センスアンプ回路に接続されている。センスアンプ回路及び他の回路素子、並びにセンスアンプ及びメモリアレイの動作を容易にするための制御信号は、図５には図示していない。例えば、ビット線は、読み出し動作または書き込み動作の後にビット線を放電するための放電トランジスタを含み得る。別の例では、センスアンプ回路は、センスアンプのリセット機能を実現するためのトランジスタ及びデバイスを含み得る。さらに、センスアンプ回路は、センスアンプの出力をラッチするラッチ回路を含み得る。例示的なセンスアンプ回路の詳細については、図６を参照して後述する。

【0059】

本開示の実施形態では、メモリ装置は、読み出し、プログラム、または消去が可能なストレージトランジスタ（または「メモリセル」）を含む。プログラム動作及び消去動作は、総称して、書き込み動作とも称する。メモリ装置は、ストレージトランジスタからデータを読み出す読み出し動作と、ストレージトランジスタにデータを書き込む書き込み動作とを含むメモリ動作を実行する。メモリ装置は、リフレッシュ動作などの他の動作を実行してもよいが、これについては本説明では説明しない。本説明では、書き込み動作は、消去動作または消去フェーズと、プログラム動作またはプログラムフェーズとの２つの動作または２つのフェーズを含む。本実施形態では、消去動作は、第１の論理状態（例えば、論理「１」）をメモリセルに書き込むことに関連し、プログラム動作は、第２の論理状態（例えば、論理「０」）をメモリセルに書き込むことに関連する。消去動作またはプログラム動作に割り当てられる特定の論理状態は任意であり、本発明の実施にとって重要ではないことに留意されたい。他の実施形態では、消去ステップは、論理「０」をメモリセルに書き込むことに関連し、プログラムステップは、論理「１」をメモリセルに書き込むことに関連する。本実施形態では、消去動作はセット１動作とも称され、プログラム動作はセット０動作とも称される。

【0060】

メモリアレイ７０において、ＮＯＲ型メモリストリングの各ストレージトランジスタは、それに関連するワード線７８（ＷＬｘ）、及び、ＮＯＲ型メモリストリング７５内の他のストレージトランジスタと共有する共通ビット線７４（ＢＬｙ）に適切なバイアスをかけることによって、読み出し、プログラム、または消去される。ストレージトランジスタの関連するワード線は、半導体基板の平面に対して直交する方向（「直交方向」）に沿ってストレージトランジスタと整列された他の平面上のＮＯＲ型メモリストリングのストレージトランジスタと共有される。また、各ワード線は、同一平面上の互いに隣接するＮＯＲ型メモリストリングの２つのストレージトランジスタ間で共有される（図４Ａ及び図４Ｂ参照）。いくつかの実施形態では、共通ソース線は、通常、電気的に浮遊している。すなわち、共通ソース線は、いかなる電位にも接続されていない。読み出し、プログラム、または消去動作中、ＮＯＲ型メモリストリングの共通ソース線は、通常、共通ソース線の寄生容量などの、電圧源または関連するコンデンサ（「仮想接地」）内の電荷によって維持される比較的一定の電圧が供給される。例えば、ＮＯＲ型メモリストリングの共通ソース線は、所望の電圧が共通ビット線上に提供され、共通ソース線が１以上のプリチャージトランジスタを介してビット線上の電圧に充電されるプリチャージ動作によって、所与の電圧にバイアスすることができる。ストレージトランジスタをプログラムまたは消去するために、例えば、かなりの電圧差（例えば、電荷蓄積型ストレージトランジスタでは８Ｖ、強誘電体ストレージトランジスタでは３Ｖ）が、共通ビット線とワード線との間に課される。選択されていないストレージトランジスタへのディスターブを軽減するために、非選択ストレージトランジスタの関連ワード線とその共通ビット線との間に、プログラムまたは消去に必要な電圧よりもかなり低い所定の電圧差を課すことにより、非選択ストレージトランジスタの望ましくない消去またはプログラミングを抑制することができる。

【0061】

図６は、本開示の実施形態による、ＮＯＲ型メモリストリングのビット線に接続された例示的なサポート回路を示す回路図である。具体的には、図６は、読み出し動作及び書き込みメモリ動作を実行するためのセンスアンプ回路及び関連する回路素子を示す。説明を簡素化するために、追加の回路素子及び制御信号は省略されている。図６を参照して、各ビット線７４は、ビット線セレクタ（図示せず）を介してセンスアンプ８０に接続されている。実際には、各ビット線セレクタはＰ本のビット線に接続されており、関連するセンスアンプでセンシングするためにＰ本のビット線から１本を選択する。換言すれば、各ビット線セレクタは、Ｐ個のメモリページにわたって同一のデータビットのビット線に接続される。アクセス単位が５１２ビットのメモリデータを含む場合、アクセスのために選択されたメモリページのビット線を選択するために５１２個のビット線セレクタが設けられる。このような構成により、選択されたワード線は、Ｐ個のメモリページ（例えば、３２個のメモリページ）をアクティブ化し、各センスアンプにおけるビット線セレクタのセットは、アクセスのために選択されたメモリページに関連するビット線を選択する。図６は、センスアンプ８０に接続された選択されたビット線７４を示している。図６では、簡略化のために、ビット線セレクタ及び同じセンスアンプを共有する他のビット線は省略されている。

【0062】

読み出し動作において、センスアンプ８０は、選択されたビット線上のビット線電流を示す電圧信号をセンシングして、選択されたストレージトランジスタの論理状態を決定し、センシングに応答してセンスアンプ出力ＳＡＯＵＴ（ノード８２）を生成する。本実施形態では、センスアンプ出力ＳＡＯＵＴ（ノード８２）は、一対のデータラッチ８４、８６に接続されている。本実施形態では、第１のデータラッチ８４（ＤＬ１）を使用して、リフレッシュ動作のための読み出しデータなどのデータをメモリタイルにローカルに格納することができる。また、第２のデータラッチ８６（ＤＬ２）を使用して、選択されたストレージトランジスタから読み出された読み出しデータまたはメモリコントローラから受信した書き込みデータなどの、メモリコントローラと交換されるデータを格納することができる。２つのデータラッチ８４、８６を含むセンスアンプ回路構成は、例示に過ぎず、限定を意図するものではないことに留意されたい。他のセンスアンプ回路構成も可能である。一実施形態では、センスアンプ８０自体が読み出しデータを格納するデータラッチとして機能するように、センスアンプ自体にデータラッチ機能を組み込むように構成してもよい。この場合、各タイルのサポート回路は、第１のデータラッチＤＬ１及び第２のデータラッチＤＬ２と、センスアンプとしての第３のデータラッチＤＬ３との３つのデータラッチを含む。この場合、第３のデータラッチＤＬ３（センスアンプ）は、選択されたストレージトランジスタから読み出した読み出しデータを格納するために使用され、第２のデータラッチＤＬ２は、メモリコントローラから受け取った書き込みデータを格納するために使用される。

【0063】

読み出し動作において、センスアンプ８０は、選択されたストレージトランジスタの消去状態またはプログラム状態に関連するビット線電流を示す、選択されたビット線７４上の電圧信号をセンシングする。センスアンプ８０は、センシングされたビット線電圧信号を示す論理状態を有するセンスアンプ出力信号ＳＡＯＵＴを生成する。一実施形態では、読み出し動作において、読み出しデータはデータラッチＤＬ２に格納される。読み出しデータは、データドライバ８８によってデータバス９０に送られ、メモリコントローラに提供される。実際には、データドライバ８８は、クロック信号によって制御され、クロック信号に同期してデータバス９０に読み出しデータを送ることができる。

【0064】

書き込み動作では、メモリコントローラからの書き込みデータがデータバス９０に送られ、書き込みドライバ９２が書き込みデータをデータラッチＤＬ２に送る。また、書き込みドライバ９２は、クロック信号によって制御され、クロック信号に応答して書き込みデータをデータラッチＤＬ２に送ることができる。消去動作またはプログラム動作を行うために、ビット線（ＢＬ）バイアス制御回路９４は、ＣｕＡ内の状態マシンの制御下で、ストレージトランジスタに書き込まれる書き込みデータの論理状態に応じて、ビット線７４にプログラム電圧または消去電圧を印加する。

【0065】

メモリコントローラアーキテクチャ

【0066】

図７は、本開示の実施形態による、メモリコントローラの概略図である。いくつかの例では、図７のメモリコントローラ１００を用いて、図２Ａのメモリモジュール３０のメモリコントローラ１４を実現することができる。具体的には、メモリコントローラ１００は、互いに独立してアクセスされる複数のメモリチャネルを備えるように構成されたメモリ装置を動作させるように構成される。図７を参照して、メモリコントローラ１００は、ホストとインターフェースするためのホストインターフェース回路１０６と、メモリ装置１０１とインターフェースするためのメモリ制御回路１１０と、ホストインターフェース回路１０６及びメモリ制御回路１１０の動作を制御するプロセッサ１０８とを含む。メモリコントローラ１００は、１以上のクロック信号に基づいて動作する。例えば、ホストインターフェース回路１０６は、第１のクロック周波数のクロック信号を使用し、メモリ制御回路１１０及びプロセッサ１０８は、第１のクロック周波数とは異なる第２のクロック周波数のクロック信号を使用することができる。メモリコントローラを動作させるためのクロック信号は、説明を簡素化するために図７には示していないが、メモリコントローラ１００は、１以上のクロック信号に基づいて動作することを理解されたい。

【0067】

ホストインターフェース回路１０６は、ホストプロセッサなどのホストと通信するためのホストインターフェースバス１０２に接続される。メモリコントローラ１００は、ホストインターフェース回路１０６を介して、ホストプロセッサからの要求を受信し、ホストプロセッサに応答を送信する。例えば、メモリコントローラ１００は、ホストインターフェースバス１０２を介して、ホストから、読み出し要求や、書き込みデータ付きの書き込み要求を受信する。メモリコントローラ１００は、ホストインターフェースバス１０２を介して、ホストに対して、読み出しデータや書き込み完了応答を提供する。例示的な一実施形態では、ホストインターフェース回路１０６は、ＣＸＬ（Compute Express Link（ＴＭ））プロトコルを使用して、ＰＣＩｅ ５．０シリアルバスを介してホストと通信する。ＣＸＬプロトコルでは、ホストプロセッサは、読み出し要求としてデータ無し要求（ＲＥＱ）を発行し、書き込みデータ付きの書き込み要求としてデータ付き要求（ＲｗＤ）を発行する。また、ＣＸＬプロトコルでは、メモリコントローラ１００は、読み出しデータとしてデータ付き応答（ＤＲＳ）を発行し、書き込み完了応答としてデータ無し応答（ＮＤＲ）を発行する。

【0068】

メモリ制御回路１１０は、メモリ装置１０１のメモリチャネル上で動作し、メモリアレイインターフェース１０３を介してメモリ装置と通信するように構成される。本開示の実施形態では、メモリ装置１０１は、互いに積層させて形成した複数のメモリダイを含むメモリスタックである。本実施例では、メモリスタック１０１は、４つのメモリダイ、すなわち、ダイ０、ダイ１、ダイ２、及びダイ３を含む。メモリスタック１０１内のメモリダイは、上述のメモリチャネル構成スキームにしたがって、互いに独立してアクセス可能なＮ個のメモリチャネルに分割される。本実施例では、４つのメモリダイ、すなわち、ダイ０、ダイ１、ダイ２、及びダイ３は、４つのメモリチャネル、すなわち、Ｃｈ０、Ｃｈ１、Ｃｈ２、及びＣｈ３に分割される。他の例では、メモリダイは、４つのチャネルまたは１６のチャネルに分割され得る。本開示の例示的な実施形態におけるメモリチャネル構成スキーム下では、各メモリチャネルＣｈｎは、メモリスタック１０１内のすべての半導体ダイにわたって形成される。すなわち、各メモリチャネルＣｈ０～Ｃｈ３は、メモリダイであるダイ０～ダイ３からのメモリ区画を含む。メモリ制御回路１１０は、各メモリチャネルＣｈ０～Ｃｈ３のための個々のメモリチャネルインターフェース１０４－０～１０４－３を含むメモリアレイインターフェース１０３を介して、メモリスタック１０１と通信する。具体的には、各メモリチャネルインターフェース１０４－ｎは、各メモリチャネルのためのデータインターフェース及びコマンドインターフェースを含む。

【0069】

図７のメモリ装置１０１の構成は、例示に過ぎず、限定を意図するものではない。メモリ制御回路１１０は、単一の半導体メモリダイまたは複数の半導体ダイなどの任意の構成のメモリ装置を動作させるように構成される。メモリ制御回路１１０は、メモリチャネルが様々に構成され得るメモリ装置のメモリチャネル上で動作するように構成される。メモリ装置の正確なチャネル構成は、本発明の実施にとって重要ではない。図７では、メモリ装置は、メモリスタックであり、チャネル構成は、スタック内のメモリダイにわたっている。別の例では、メモリ装置は、メモリコントローラに隣接して平面的に配置された複数のメモリダイ（例えば、ｋ個のメモリダイ）を含み、各メモリダイは、複数のメモリチャネル（例えば、ｎ個のメモリチャネル）を含む。メモリコントローラ１００のメモリ制御回路１１０は、ｋ個のメモリダイにわたってｋ×ｎ個のメモリチャネルを動作させるように構成することができる。

【0070】

メモリ制御回路１１０は、各メモリチャネルに対して１つのチャネルコントローラ１１６を提供するためにＮ回インスタンス化されるチャネルコントローラ１１６を含む。本実施例では、メモリスタック１０１の４つのメモリチャネルに対して、チャネルコントローラ０～チャネルコントローラ３を含む４つのチャネルコントローラ１１６の４つのインスタンスが提供される。各チャネルコントローラ１１６は、各メモリチャネルインターフェース１０４－ｎを介して、メモリチャネルと通信する。このようにして、メモリスタック１０１の各メモリチャネルＣｈ０～Ｃｈ３は互いに独立してアクセス可能であり、メモリチャネルＣｈ０～Ｃｈ３に並列にアクセスすることにより、高帯域幅のメモリアクセスを実現することができる。

【0071】

メモリ制御回路１１０は、アドレス変換回路１１４とチャネルアービタ１１２とをさらに含み、これらは両方ともすべてのチャネルコントローラ１１６と通信する。ホストインターフェース１０６は、ホストからの入力要求を受信し、読み出し要求（ＲＥＱ）や書き込み要求（ＲｗＤ）などの入力要求は、メモリ制御回路１１０のアドレス変換回路１１４に提供される。アドレス変換回路１１４は、各要求内の論理アドレスをデコードして、その要求をどのメモリチャネルに送信するべきかを決定し、指定されたメモリチャネルのチャネルコントローラ１１６に要求を送信する。メモリ動作が完了すると、各チャネルコントローラ１１６は、読み出しデータや書き込み完了応答などの応答をチャネルアービタ１１２に提供する。チャネルアービタ１１２は、チャネルアービトレーション論理の制御下で、ホストインターフェース１０６に送信する応答を選択する。例えば、チャネルアービトレーション論理は、受信した対応する要求と同じ順序で応答を返す。別の例では、チャネルアービトレーション論理は、どのメモリチャネルからどの応答をホストプロセッサに返すかを決定するクレジット管理スキームを実装する。いくつかの例では、チャネルアービトレーション論理は、プロセッサ１０８内に実装される。

【0072】

図８は、本開示の実施形態による、図７のメモリコントローラに実装されるチャネルコントローラの概略図である。図７を参照して上述したように、メモリコントローラ１００は、ホストインターフェースバス１０２上で入力要求を受信し、受信した要求は、メモリ制御回路１１０のアドレス変換回路１１４に提供される。アドレス変換回路１１４は、要求内の論理アドレスをデコードして、その論理アドレスに対応するメモリ装置１０１の物理アドレスを生成する。本明細書では、物理アドレスは、メモリアドレスとも称する。デコードされた物理アドレスに示されたチャネルアドレスに基づいて、要求は、各チャネル制御部１１６に提供される。いくつかの実施形態では、メモリチャネルを選択するためのアドレスビットは、物理アドレスの下位アドレスビットである。このようにして、入力要求は異なるメモリチャネルに分散され、チャネル競合が減少し、その結果、メモリ使用率が向上する。アドレス変換の結果として、各チャネルコントローラ１１６は、そのメモリチャネルに対して指定された読み出し動作または書き込み動作のための入力要求を受信する。

【0073】

チャネルコントローラ１１６の動作は、１以上のクロック信号に基づいていることに留意されたい。通常、チャネルコントローラ１１６は、所与のクロック周波数におけるコントローラクロック信号に基づいて動作する。チャネルコントローラに送信される信号及びチャネルコントローラから送信される信号は、異なるクロックドメイン（すなわち、異なるクロック周波数）をクロスオーバーし得る。その場合、２つの異なるクロック周波数でクロスオーバーする信号に対して、バッファまたはクロッククロッシングＦＩＦＯ回路が使用され得る。本明細書では、説明を簡素化するために、クロック信号及び関連するクロッククロッシング回路は図８には示していない。チャネルコントローラの動作は、コントローラクロック信号に同期していることが理解されたい。例えば、チャネルコントローラ１１６は、コントローラクロック信号の各クロックサイクルでメモリ装置１０１にコマンドを送信する。一例では、コントローラクロック信号は５００ＭＨｚの周波数を有し、チャネルコントローラは、クロックサイクル毎または２クロックサイクル毎に、すなわち、２ｎｓ毎または４ｎｓ毎に、利用可能なコマンドが存在するメモリ装置にコマンドを送信する。

【0074】

いくつかの実施形態では、アドレス変換回路１１４は、要求内の論理アドレスを、メモリチャネルアドレス、メモリバンクアドレス、メモリダイアドレス、ワード線アドレス、及びメモリページアドレスを含む物理アドレスにデコードする。したがって、デコードされた物理アドレスは、Ｎ個のメモリチャネルから或るメモリチャネルを選択し、選択されたメモリチャネル内のＫ個のメモリダイから或るメモリダイを選択する。物理アドレスはさらに、選択されたメモリチャネルの選択されたメモリダイ内のメモリバンク（または、メモリタイル）を選択する。選択されたメモリバンクにおいて、物理アドレスによってワード線が選択され、これにより、メモリタイル内のＰ個のメモリページがアクティブ化される。物理アドレスは最終的に、選択されたワード線に関連するＰ個のメモリページから１個のメモリページを選択する。上述したように、各メモリページは、Ｑ個のデータビット、例えば５１２ビットを含む。

【0075】

図８を参照して、チャネルコントローラ１１６は、アドレス変換回路１１４から入力読み出し要求または入力書き込み要求を受信し、その要求を個々のイングレスバッファに格納する。具体的には、入力読み出し要求はイングレス読み出しバッファ１２０に格納され、入力書き込み要求はイングレス書き込みバッファ１２２に格納される。入力書き込み要求は、その後、保留中の書き込み要求として書き込みステージングバッファ１２８に提供され、格納される。イングレスチャネルアービタ１２４は、読み出し／書き込みアービトレーション論理回路１２５によって提供される１以上の予め定められた優先順位規則に基づいて、保留中の読み出し要求及び書き込み要求の読み出しキュー１３０及び書き込みキュー１３２へのフローを調節する。具体的には、イングレスチャネルアービタ１２４は、予め定められた優先順位規則に基づいて、読み出しイングレスバッファ１２０からの保留中の読み出し要求と、書き込みステージングバッファ１２８から追い出された保留中の書き込み要求とを調停して、読み出しキュー１３０及び書き込みキュー１３２に送信する要求を選択する。例えば、イングレスチャネルアービタ１２４は、書き込みステージングバッファが１以上のメモリバンクに対してほぼ満杯でない限り、読み出し要求を優先することができる。イングレスチャネルアービタ１２４は、優先順位の決定において、要求の経過時間やメモリバンクの状態などの属性をさらに考慮してもよい。別の例では、イングレスチャネルアービタ１２４は、過度のバンク競合を回避するように、読み出し要求を読み出しキューに転送するか、または書き込み要求を書き込みキューに転送する。

【0076】

読み出しキュー１３０及び書き込みキュー１３２は、読み出し要求及び書き込み要求を格納し、格納された要求に基づいてメモリ装置１０１に対するコマンドを生成する。読み出しキュー１３０及び書き込みキュー１３２は、グローバル調停回路またはグローバルスケジューラとも称するコマンドセレクタ１３５を介して、メモリ装置１０１へのアクセスをビッドするコマンドを生成する。コマンドセレクタ１３５は、それぞれの要求に関連する宛先メモリアドレスでメモリ動作を実行するために、メモリ装置１０１の関連するメモリチャネルに送信されるべきコマンドを選択する。なお、コマンド選択部１３５によって選択されたコマンドは、「ウィニングコマンド」とも称する。

【0077】

本開示の実施形態では、図８のチャネルコントローラ１１６は、書き込みレイテンシが読み出しレイテンシよりもはるかに長いメモリ装置に適合される。本発明のチャネルコントローラの顕著な特徴は、チャネルコントローラが、ホストからの書き込みレイテンシが長い可能性があるものをマスクするように構成されることである。いくつかの実施形態では、チャネルコントローラ１１６は、入力書き込み要求及び書き込みデータを書き込みステージングバッファ１２８に格納し、書き込み動作がメモリ装置で実際に実行される前に、すなわち書き込みデータがメモリ装置に格納される前に、書き込み完了応答をホストに返す。それと同時に、チャネルコントローラ１１６は、書き込み要求を管理し、ホスト動作のバックグラウンドでメモリ装置への書き込み動作を実行し、これにより、メモリ装置での拡張書き込みレイテンシはホストシステムから隠され、ホストシステムは、メモリ装置における公称書き込みレイテンシしかないかのように動作することができる。

【0078】

いくつかの実施形態では、チャネルコントローラ１１６において、イングレス書き込みバッファ１２２に格納された各書き込み要求は、まず、書き込みステージングバッファ１２８に追い出され、次に、書き込みステージングバッファ１２８内の保留中の書き込み要求エントリが、イングレス読み出しバッファ１２０からの読み出し要求との調停のためにイングレスチャネルアービタ１２４に提供される。一例では、書き込みステージングバッファ１２８を使用することにより、メモリチャネルの同じメモリバンクへの書き込み要求が多すぎることに起因して、書き込みキュー１３２に送られて書き込みキューが満杯になり、イングレス書き込みバッファ１２２に対するバックプレッシャーが引き起こされるのを防ぐことができる。いくつかの実施形態では、書き込みステージングバッファ１２８は、ホストからマスクされるメモリ装置の書き込みレイテンシを処理するのに十分な、多数の書き込み要求を格納できるようにサイズ設定される。本実施形態では、イングレス書き込みバッファ１２２から書き込みステージングバッファ１２８への書き込み要求の追い出しにより、ホストに書き込み完了応答を通知する。すなわち、書き込み要求がイングレス書き込みバッファ１２２から追い出され、書き込みステージングバッファ１２８に転送されるたびに、その書き込み要求に対する書き込み完了応答がホストに送信される。ホストの観点からは、その特定の書き込み要求は、チャネルコントローラ１１６がメモリ装置１０１で完了するべき書き込み要求を維持し、処理している間に完了する。本実施例では、各メモリチャネルｎに対する書き込み完了応答（例えば、ＣＸＬプロトコル下のＮＤＲ）は、チャネルアービタ１１２ｂに提供され、チャネルアービタは、すべてのメモリチャネル（例えば、Ｃｈｎ、ｘ～ｚ）から書き込み完了応答を受信する。チャネルアービタ１１２ｂは、予め定められた調停ルールに基づいて、ホストインターフェースを介して、ホストに提供されるメモリチャネルから書き込み完了応答を選択する。

【0079】

上述したように、イングレスチャネルアービタ１２４は、予め定められた優先順位規則に基づいて、イングレス読み出しバッファ１２０からの読み出し要求と書き込みステージングバッファ１２８からの書き込み要求とを調停し、読み出し及び書き込みキューに送信する要求を選択する。別の例では、イングレスチャネルアービタ１２４は、過度のバンク競合を回避するように、読み出し要求を読み出しキューに転送するか、または書き込み要求を書き込みキューに転送する。例えば、書き込みキュー内の所与のメモリダイの所与のメモリバンクに対して保留中の書き込み要求がある場合、イングレスチャネルアービタ１２４は、同じメモリダイの同じメモリバンクに対する追加の書き込み要求を書き込みキューに転送せず、その代わりに、他のメモリバンクを宛先とする書き込み要求を書き込みキューに転送する。このようにして、イングレスチャネルアービタ１２４は、メモリ装置が長い書き込みレイテンシを有する場合に書き込みキューが満杯になる原因となる、同じメモリダイの同じメモリバンクに対する過剰な数の書き込み要求が書き込みキュー１３２に送られることを回避する。

【0080】

本開示の実施形態では、イングレスチャネルアービタ１２４は、さらに、入力された読み出し要求を評価して、その読み出し要求が、書き込みステージングバッファ１２８内で保留されている書き込み要求と同じメモリアドレスに対するものであるかどうかを判定する。本開示の実施形態では、イングレス読み出しバッファ１２０は、保留中の読み出し要求のメモリアドレス（「読み出しアドレス」）を書き込みステージングバッファ１２８に転送する。書き込みステージングバッファ１２８は、読み出し要求が、書き込みステージングバッファ１２８内の保留中の書き込み要求と同じメモリアドレスに対するものであるかどうかを判定する。書き込みステージングバッファ１２８が、読み出し要求が書き込みステージングバッファ内の保留中の書き込み要求の宛先メモリアドレスと一致するメモリアドレスを有すると判定された場合、チャネルコントローラ１１６は、様々な技術を実施して、一致する保留中の書き込み要求の書き込みデータを読み出し要求の読み出しデータとして提供する。一例では、読み出し要求は、書き込みステージングバッファ１２８からの書き込みデータによって満足される。別の例では、チャネルコントローラ１１６は、一致する保留中の書き込み要求を書き込みキュー１３２に転送し、読み出し要求は、書き込みキュー１３２（より具体的には、書き込みキューに関連する書き込みデータストレージ１３４）からの書き込みデータによって満足される。

【0081】

本実施形態では、読み出しキュー１３０は、関連するメモリチャネルに対する保留中の読み出し要求を格納するデータ構造体である。読み出しキュー１３０は、保留中の読み出し要求を、その読み出し要求についてのメモリバンクアドレスやメモリページアドレスなどの宛先メモリアドレスと共に格納する。読み出しキュー１３０は、各読み出し要求に関連する他の属性、例えば、宛先メモリアドレスによって示されるメモリバンクの状態（ステータス）や、メモリバンクで処理中のコマンドなど、をさらに格納する。メモリバンクの状態（「バンク状態」）は、その読み出し要求がメモリ装置に送信される資格があるかどうかを示すために使用される。本実施形態では、読み出しキュー１３０の各エントリは、活性化コマンド、読み出しコマンド、または中断コマンドの送信を要求することができる。活性化コマンドは、センスアンプ回路を使用して、指定されたメモリバンクの指定されたメモリページに格納されたデータのセンシングを開始し、センシングされたデータを、センスアンプ回路に接続されたデータラッチ（例えば、図６のデータラッチＤＬ２）に格納するように、メモリ装置に指示する。読み出しコマンドは、データラッチに格納されたセンシングされたデータを、チャネルコントローラ１１６に出力する。例えば、メモリ装置１００から読み出したデータを、読み出しデータストレージ１４２に格納する。中断コマンドの詳細については後述する。

【0082】

本実施形態では、書き込みキュー１３２は、関連するメモリチャネルに対するアクティブな書き込み要求を格納するデータ構造体である。書き込みキュー１３２は、アクティブな書き込み要求を、各書き込み要求の宛先メモリアドレス（例えば、メモリバンクアドレス、メモリページアドレス）と共に格納する。本実施形態では、各書き込み要求の書き込みデータは、書き込みキュー１３２と通信する書き込みデータ格納部１３４に格納される。書き込みキュー１３２は、各書き込み要求について、宛先メモリアドレスによって示されるメモリバンクの状態や、メモリバンクで処理中のコマンドなどの、各書き込み要求に関連する他の属性を、さらに格納する。メモリバンク状態（「バンク状態」）は、その書き込み要求がメモリ装置に送信される資格があるかどうかを示すために使用される。本実施形態では、書き込みキュー１３１の各エントリは、書き込みコマンドの送信を要求することができる。書き込みコマンドは、書き込みデータストレージ１３４に格納された関連する書き込みデータと共にメモリ装置に送信され、指定されたメモリバンクの指定されたメモリページにデータを書き込むようにメモリ装置に指示する。いくつかの実施形態では、書き込みデータは、最初にデータラッチ（例えば、図６のデータラッチＤＬ２）に格納され、ビット線バイアス制御回路は、書き込みデータをストレージトランジスタへ送る。

【0083】

本実施形態では、チャネルコントローラ１１６は、発行された書き込みキュー１３３を含む。書き込みキュー１３２は、コマンドセレクタ１３５において、アクティブ書き込み要求がウィニングコマンドである場合、発行された書き込みキュー１３３にアクティブ書き込み要求エントリを割り当てる。具体的には、書き込みキュー１３２は、コマンドセレクタ１３５によって選択されているアクティブな書き込み要求に応答して、書き込みコマンドを書き込みデータと共にメモリ装置１０１に送信する。例えば、書き込みデータは、メモリ装置１０１に送られ、指定されたメモリページのデータラッチ（例えば、データラッチＤＬ２）に格納される。その後、書き込みキュー１３２は、書き込み要求を、発行された書き込みキュー１３３に転送する。発行された書き込みキュー１３３は、残りの書き込み動作フローを処理する。例えば、発行された書き込みキュー１３３内の各エントリは、先に送信された書き込みデータを宛先メモリアドレスのストレージトランジスタに書き込むためのバイアス電圧シーケンスを開始するようにメモリ装置１０１に指示するために、コミットコマンドを送信することができる。例えば、コミットコマンドは、指定されたメモリタイルのサポート回路（ＣｕＡ）におけるプログラム、消去、またはリフレッシュの動作フローをアクティブ化するために送信され、サポート回路（ＣｕＡ）は、選択されたメモリページに関連するストレージトランジスタのビット線に適切な電圧を印加する。発行された書き込みキュー１３３は、書き込みフローが終了したとき、すなわち、ストレージトランジスタにおける消去及びプログラム動作が完了したときに、書き込み要求の割り当てを解除する。さらに、本実施形態では、発行された書き込みキュー１３３の各エントリは、詳細については後述するが、書き込み再開コマンドを送信することもできる。

【0084】

いくつかの実施形態では、発行された書き込みキュー１３３は、完了するまで、発行された書き込み要求を格納する。発行された書き込みキュー１３３の使用は任意であり、他の実施形態では省略されてもよいことに留意されたい。他の実施形態では、発行された書き込み要求は、書き込み要求が完了するまで、書き込みキュー１３２自体に格納されてもよい。

【0085】

本実施形態では、それぞれの読み出し／書き込みキュー内のアクティブな読み出し要求または書き込み要求は、その宛先のメモリバンクが現在実行中のメモリ動作を有していない場合には、ビッドアクセスに対して適格となる。例えば、読み出し要求または書き込み要求は、その宛先のメモリバンクが現在読み出し中または書き込み中でない場合に適格となる。適格な読み出し要求または書き込み要求は、コマンドセレクタ１３５を介してメモリ装置１０１へのアクセスにビッドする。コマンドセレクタ１３５は、適格な読み出し要求または書き込み要求から受信したコマンドを調停し、クロックサイクル毎（または、ｘクロックサイクル毎）に、メモリ装置１０１に送信するコマンド（「ウィニングコマンド」）を決定する。

【0086】

本開示の実施形態では、コマンドセレクタ１３５は、予め定められた優先順位規則に基づいて、メモリ装置１０１に送信するコマンドを選択する。本実施形態では、コマンドセレクタ１３５は、２つのコマンドバス、すなわち、（１）アクティブ化コマンド、中断コマンド、コミットコマンド、及び書き込み再開コマンドなどのデータを含まないコマンドのためのメモリコマンドバス１４４、及び、（２）読み出しコマンド及び書き込みコマンドなどのデータを含むコマンドのためのデータコマンドバス１４６を介して、コマンドをメモリ装置のそれぞれのメモリチャネルに送信する。いくつかの実施形態では、コマンドセレクタ１３５は、読み出しキュー１３０及び書き込みキュー１３２によって提供される適格なコマンドから選択するためのメモリコマンドセレクタ１３６及びデータコマンドセレクタ１３８を含む。メモリコマンドセレクタ１３６は、メモリコマンドバス１４４上でメモリ装置に送信されるコマンドを選択し、データコマンドセレクタ１３８は、データコマンドバス１４６上でメモリ装置に送信されるコマンドを選択する。本実施形態では、メモリコマンドセレクタ１３６に提供されるコマンドとしては、例えば、読み出し動作を設定するためのアクティブ化コマンドが挙げられる。メモリコマンドバス１４４上で送信されるコマンドは、読み出しデータまたは書き込みデータに関連付けられていない。一方、データコマンドセレクタ１３８に提供されるコマンドとしては、例えば、読み出しコマンドや書き込みコマンドが挙げられる。書き込みコマンドがデータコマンドバス１４６上に提供されるのに同期して、関連する書き込みデータが、書き込みデータストレージ１３４からデータバス１４８上に提供される。読み出しコマンドに応答して、メモリ装置１０１は、データバス１４８上に読み出しデータを提供し、その読み出しデータを読み出しデータストレージ１４２に格納する。読み出しデータは、メモリチャネルに対する読み出しデータ応答として提供される。

【0087】

本実施例では、それぞれのメモリチャネルｎに対する読み出しデータ応答（例えば、ＤＲＳ）がチャネルアービタ１１２ａに提供され、チャネルアービタ１１２ａは、すべてのメモリチャネル（例えば、Ｃｈｎ、ｘ～ｚ）から読み出しデータ応答を受信する。チャネルアービタ１１２ａは、予め定められた調停ルールに基づいて、ホストインターフェースを介して、ホストに提供するメモリチャネルからの読み出しデータ応答を選択する。

【0088】

本開示の実施形態では、チャネルコントローラ１１６は、メモリ装置の性能を最大限に高めるように動作するように構成される。例えば、一実施形態では、チャネルコントローラは、保留中の要求がある限り、実行のために常にメモリ装置にコマンドを送信しようとする貪欲モード（greedy mode）で動作するように構成される。したがって、読み出しキュー１３０及び書き込みキュー１３２は、メモリ装置へのアクセスにビッドするために、常に、コマンドセレクタ１３５に適格なコマンドを送信する。一方、コマンドセレクタ１３５は、予め定められた優先順位規則に基づいて動作し、ｘクロックサイクル（ｘは１以上）毎に、メモリ装置に送信するべきウィニングコマンドを選択する。一例では、コマンドセレクタ１３５は、書き込み動作のためのコマンドが、読み出し動作のためのコマンド間の空きのクロックサイクルで送信される読み出し優先モードで構成される。別の例では、コマンドセレクタ１３５は、読み出し動作のためのコマンドが、書き込み動作のためのコマンド間の空きのクロックサイクルで送信される書き込み優先モードで構成される。いくつかの実施形態では、予め定められた優先順位規則は、固定の優先順位規則または動的な優先順位規則を含む。

【0089】

動作中、読み出しキュー１３０及び書き込みキュー１３２は、メモリ装置に対するアクティブな読み出し要求及び書き込み要求を格納し、各読み出し要求／書き込み要求は、メモリチャネルの宛先メモリダイの宛先メモリバンク内の宛先メモリページに関連する。読み出しキュー１３０及び書き込みキュー１３２は、それに格納された保留中の要求のうちのどれがメモリ装置で実行されるのに適格であるかを決定する。読み出しキュー１３０及び書き込みキュー１３２は、常に、すべての適格なコマンドをコマンドセレクタ１３５に送信しようとする。コマンドセレクタ１３５は、予め定められた優先順位規則を用いてコマンドを調停し、クロックサイクル（または、ｘクロックサイクル）毎にウィニングコマンドを選択する。次いで、ウィニングコマンドは、それぞれのメモリコマンドバス１４４またはデータコマンドバス１４６を介して、（データバス１４８上の書き込みデータと共に）メモリ装置１０１に送信される。メモリ装置で実行されているメモリ動作を追跡するために、ウィニングコマンドは、メモリ装置に送られた各コマンドの進行を追跡するように動作するコマンドトラッカ１４０に提供される。また、ウィニングコマンドは、メモリチャネル内の各メモリバンクの状態を追跡するバンクトラッカ１４５にも提供される。読み出しキュー１３０及び書き込みキュー１３２、並びに、発行された書き込みキュー１３３は、バンクトラッカ１４５及びコマンドトラッカ１４０内の情報を使用して、要求が保留されている各メモリバンクのステータス（状態）を決定し、決定されたバンク状態に基づき、コマンドセレクタ１３５においてアクセスへのビッドに対して適格なコマンドを決定する。

【0090】

いくつかの実施形態では、バンクトラッカ１４５は、データ構造体であり、メモリチャネル内の各メモリバンクについてのバンク状態データを格納し、バンク状態は、所与のメモリバンクが非アクティブであるか（すなわち、コマンドを受信する資格がある）、または、ビジーであるか（すなわち、コマンドを受信する資格がない）を示す。バンクトラッカは、ビジー状態のメモリバンクで実行されているメモリ動作を示すデータをさらに格納し得る。読み出しキュー１３０及び書き込みキュー１３２は、それぞれの保留中の要求に関連する各メモリバンクの状態を、バンクトラッカ１４５から取得する。

【0091】

いくつかの実施形態では、コマンドトラッカ１４０は、クロックタイミングに基づいて、メモリ装置の各メモリバンクにおいて送信され、実行されている各コマンドを追跡する。一実施形態では、メモリ装置１０１で実行される各コマンドには、予め定められたコマンド実行時間が割り当てられる。コマンドトラッカ１４０は、メモリ装置で実行するために発行されたコマンドを追跡し、所与のコマンドが、そのコマンドに割り当てられた予め定められたコマンド実行時間の満了時に完了したことを示す。いくつかの例では、実行されている各コマンドの進行状況は、クロックサイクルを使用して追跡される。一例では、メモリ装置１０１に送信されるコマンドは、同じタイムベースを共有し、例えば、コマンドは、４ｎｓ毎に送信される。いくつかの実施形態では、コマンドトラッカ１４０は、シフトレジスタとして実装される。一例では、ウィニングコマンドがシフトレジスタの先頭に割り当てられ、メモリ装置で実行されているコマンドの進行状況を追跡するためにクロックサイクルごとにシフトされる。いくつかの実施形態では、設定可能なタップポイントがシフトレジスタ内に設けられ、関連するタイミング制限を示す。シフトレジスタを進行するコマンドは、各タップポイントと比較される。タップポイントでの一致は、発行されるコマンドから所与のタップポイントまでの時間またはクロックサイクルが経過したことを示す。このようにして、コマンドトラッカは、メモリ装置に発行された各コマンドの進行状況を追跡する。割り当てられたコマンド実行時間に関連付けられたタップポイントを超えて進行したコマンドは、完了したコマンドとして示され、関連付けられたメモリバンクは空きとして示される。

【0092】

このように構成により、読み出しキュー１３０及び書き込みキュー１３２は、要求が保留されている各メモリバンクにおけるバンク状況及び進行中のメモリ動作を決定する。バンク状態及びメモリ動作の進行状況の情報により、読み出しキュー及び書き込みキューは、保留中の要求が、ビジー状態のメモリバンクに関連付けられているか、または非アクティブ状態または空き状態のメモリバンクに関連付けられているかを判定することができる。非アクティブなメモリバンクに関連する保留中の要求に対して、読み出しキュー及び書き込みキューは、アクセスのためにビッドするのに適格なコマンドを発行する。コマンドセレクタ１３５のメモリコマンドセレクタ１３６及びデータコマンドセレクタ１３８は、クロックサイクル毎に、適格なコマンドの中からウィニングコマンドを選択し、メモリ装置１０１に送信する。コマンドトラッカ１４０及びバンクトラッカ１４５は、クロックサイクル毎に、ウィニングコマンドに応答してそれぞれの状態（ステータス）を更新する。このようにして、読み出しキュー１３０及び書き込みキュー１３２に対してウィニングコマンドが識別され、ウィニングコマンドのメモリバンクに関連付けられたバンク状態がビジーに更新される。これにより、同じメモリバンクに対する保留中の要求は、ビッディングに対して不適格となる。

【0093】

本明細書では、要求を受信してからメモリ装置に対するコマンドを生成するまでのプロセスフローを説明するために、チャネルコントローラの構造及び動作について説明した。チャネルコントローラは、メモリ動作をサポートするために、図示または説明されていない他の回路要素を含んでもよいことが理解されたい。例えば、チャネルコントローラは、エラー検出及び訂正を実施することができる。また、チャネルコントローラは、エラー訂正符号化を実行するためのＥＣＣエンコーダと、ビットエラーを検出及び訂正するためのＥＣＣデコーダとを備え、それによって、データ損失を防止することができる。チャネルコントローラが備えるＥＣＣ回路及び他のサポート回路は、説明を簡素化するために、図８では省略されている。

【0094】

上述の実施形態では、メモリ装置は、スタック内のメモリダイにわたってメモリチャネル区画を有するＫ個のメモリダイのメモリスタックによって形成される。本発明の別の実施形態では、メモリ装置のＫ個のメモリダイは、インターポーザなどの相互接続構造体上に並んで配置され、同じ相互接続構造上に形成されたメモリコントローラダイに隣接して配置される。このようなパッケージング構造は、２．５次元パッケージングとも称する。いくつかの例では、インターポーザ上に形成された場合、インターポーザは、Ｋ個のメモリダイとメモリコントローラダイとの間に、高密度のダイ間接続を提供する。いくつかの実施形態では、各メモリダイは、Ｓ個のメモリチャネルに分割され、Ｋ個のメモリダイと共にＳ×Ｋ個のメモリチャネルを形成する。このような構成により、メモリ装置は、多数のメモリチャネルを提供し、これにより、アクセス競合を低減し、Ｋ個のメモリダイにおけるメモリバンクの利用可能性を高めるという有益な効果を有する。

【0095】

上述の実施形態では、メモリ装置は、互いに積層させて形成したＫ個のメモリダイのメモリスタックを含み、Ｋ個のメモリダイは、メモリモジュールの意図されたまたは指定されたメモリ容量を提供する。本発明の実施形態では、メモリスタックは、メモリモジュール内に冗長メモリ容量を提供するために使用される少なくとも１つの追加のスペアメモリダイを含む。いくつかの実施形態では、スペアメモリダイは、メモリスタックの一部として形成され、ＴＳＶなどの、Ｋ個のメモリダイを接続する同じ相互接続構造体を介して、Ｋ個のメモリダイに接続される。

【0096】

したがって、いくつかの実施形態では、メモリモジュールは、メモリコントローラと一体化されたメモリ装置を含み、メモリ装置は、Ｋ＋１個のメモリダイを含むメモリスタックによって形成される。このような構成により、好ましくは、Ｋ個のメモリダイは、メモリモジュールの意図されたまたは指定されたメモリ容量を提供し、追加の１つのメモリダイ（「スペアメモリダイ」）は、冗長性のための追加のメモリ容量を提供する。このような構成により、スペアメモリダイのメモリアドレス空間は、ホストプロセッサには知られず、メモリコントローラにのみ知られることになる。すなわち、ホストプロセッサは、スペアメモリダイの物理的な存在や、スペアメモリダイに関連付けられたメモリアドレス空間を認識しない。ホストプロセッサは、Ｋ個のメモリダイのメモリアドレス空間（「ホストアドレス空間」）のみを認識する。すなわち、ホストプロセッサからメモリモジュールに送信された要求は、ホストプロセッサに知られている、Ｋ個のメモリダイにわたるメモリアドレス空間のみに向けられる。一方、メモリコントローラは、Ｋ＋１個のメモリダイにわたる物理メモリアドレス空間を制御し、冗長置換が適用されたときのスペアメモリダイへのマッピングを含む、ホストアドレス空間内の論理メモリアドレスの物理メモリアドレスへのマッピングを管理する。換言すれば、メモリコントローラは、Ｋ個のメモリダイにわたるメモリアドレス空間上でホストプロセッサと通信すると共に、Ｋ＋１個のメモリダイにわたるメモリアドレス空間におけるメモリ動作を管理する。いくつかの実施形態では、メモリコントローラは、例えば、Ｋ個のメモリダイの既知のアドレス空間内の機能していないまたは故障しているメモリタイルを置き換えるためにスペアメモリダイのメモリ容量が適用される場合には、アドレス変換回路を介してスペアメモリダイへのアクセスを制御及び指示する。

【0097】

別の実施形態では、メモリモジュールは、メモリコントローラと一体化されたメモリ装置を含み、メモリ装置は、２．５次元パッケージングとも称するパッケージング構造で、メモリコントローラとの相互接続構造体上に並んで配置されたＫ＋１個のメモリダイによって形成される。いくつかの例では、相互接続構造体は、インターポーザである。他の例では、Ｋ＋１個のメモリダイは、相互接続構造体上のメモリコントローラを取り囲むように並べて配置される。重要なことには、本発明のメモリ装置のＫ＋１個のメモリダイは、スタック（３次元）または２．５次元のパッケージングのいずれかの、様々なパッケージング構造を有することである。Ｋ＋１個のメモリダイ及びそれによるメモリコントローラダイの特定のパッケージング構造は、本発明の実施にとって重要ではない。

【0098】

いくつかの実施形態では、メモリコントローラは、各メモリダイ内のメモリアレイ（またはタイル）の動作状態または健全性状態を監視するように構成される。例えば、メモリコントローラは、リフレッシュ動作を実行しながら、ストレージトランジスタの健全性情報を取得することができる。また、メモリコントローラは、読み出し動作において読み出したメモリデータに対してエラー訂正を実行すると共に、メモリアレイ及び／またはメモリアレイ内のストレージトランジスタの健全性または動作の状態を判定することができる。メモリコントローラは、１以上のメモリアレイが、正常に機能しない、機能を失った、故障している、または健全性が低下していると判定することができる。本明細書では、メモリアレイ（タイル）は、メモリアレイ内の１以上のストレージトランジスタが正常に機能しないまたは故障している場合、または、メモリアレイ内の他のトランジスタまたは回路素子が正常に機能しないまたは故障している場合に、正常に機能しないまたは故障していると見なされる。例えば、故障しているストレージトランジスタまたは健全性が低下しているストレージトランジスタとは、まだ機能しているが、メモリウィンドウが予想よりも小さい、トランジスタの「オン」電流（Ｉｏｎ）が予想よりも小さい、またはストレージトランジスタの性能仕様から著しく逸脱しているなど、電気的特性が低下したストレージトランジスタを指す。別の例では、メモリコントローラは、メモリ装置の性能仕様からの著しい逸脱を検出することによって、１以上のメモリアレイが正常に機能しないまたは故障していることを検出する。

【0099】

いくつかの実施形態では、メモリコントローラは、正常に機能しないまたは故障している１以上のメモリアレイ（タイル）を交換するべきかどうかを判定するように構成される。メモリコントローラは、Ｋ個のメモリダイ内のタイルに冗長置換を適用するべきであると判定すると、故障しているメモリタイルをスペアメモリダイ内の冗長メモリタイルと置換する。メモリコントローラは、ホストアドレス空間内の置換されたメモリタイルをアドレス指定するホストプロセッサから将来受信する要求がスペアメモリダイ内の置換メモリタイルに向けられるように、アドレスマッピング情報を管理する。

【0100】

例えば、メモリモジュールの動作寿命中に、Ｋ個のメモリダイのうちの１つのタイルが故障しているか、または故障しつつあることが検出された場合、メモリコントローラは、スペアメモリダイからの機能するタイルを使用して、疑わしいタイルと置き換える。いくつかの実施形態では、冗長置換は、個々のタイルまたはタイルのグループに対して実施することができる。いくつかの実施形態では、メモリコントローラのアドレス変換回路は、ホストアドレス空間内の論理メモリアドレスの物理メモリアドレスへのマッピングを管理し、その結果、ホストプロセッサからＫ個のメモリダイの交換メモリバンクに入力された要求は、スペアメモリダイ内の交換メモリバンクにリダイレクトされる。スペアメモリダイの物理メモリアドレスを使用するタイル交換動作は、ホストプロセッサに対して完全に透過的であり、メモリコントローラによってメモリモジュール内で内部的に管理される。ホストプロセッサは、ホストアドレス空間の論理メモリアドレスを使用して動作し続けることができる。一方、メモリコントローラは、Ｋ＋１個のメモリダイの物理メモリアドレス空間を制御し、冗長置換が適用されたときのスペアメモリダイへのマッピングを含む、論理メモリアドレスの物理メモリアドレスへのマッピングを管理する。このようにして、メモリモジュールは、Ｋ個のメモリダイ内のいくつかのタイルまたはタイル内のいくつかのストレージトランジスタが正常に機能しないまたは故障した場合でも、指定されたメモリの全容量をサポートし続ける。さらに、メモリコントローラは、１以上のタイルの差し迫った故障または健全性低下を予測して冗長性交換を開始するため、メモリモジュールの動作信頼性が向上する。

【0101】

いくつかの実施形態では、メモリコントローラのアドレス変換回路（例えば、図８のアドレス変換回路１１４など）は、ホストプロセッサから入力された要求を処理し、メモリモジュールによって受信されるように構成され、各要求は、Ｋ個の半導体メモリダイのホストアドレス空間内の論理メモリアドレスを含む。一方、メモリコントローラのアドレス変換回路は、入力された要求の論理メモリアドレスを、Ｋ＋１個の半導体メモリダイ内のストレージトランジスタを識別する物理メモリアドレスに変換する。具体的には、メモリコントローラのアドレス変換回路は、正常に機能しないまたは故障したメモリアレイを対象にし、スペアメモリダイのメモリアドレス空間内の物理メモリアドレスに置き換えられたホストアドレス空間内の論理メモリアドレスのマッピングを管理する。ホストプロセッサは、Ｋ個のメモリダイのホストアドレス空間の論理メモリアドレスを使用してメモリモジュールへの要求の送信を継続し、一方、メモリコントローラは、アドレス変換回路を介して、冗長置換が適用されたときに論理メモリアドレスをスペアメモリダイ上の物理メモリアドレスにマッピングすることを含む、Ｋ＋１個のメモリダイの物理メモリアドレスへの論理メモリアドレスのマッピングを管理する。

【0102】

メモリ装置アーキテクチャ

【0103】

本発明の実施形態では、本明細書に記載のメモリ装置は、互いに独立してかつ同時に動作可能なメモリトランジスタのアレイまたはタイルの配列を含むタイルベースのアーキテクチャを実現し、各タイルは、３次元アレイに配置されたメモリトランジスタと、タイル内のメモリトランジスタを動作させる局所的なモジュール制御回路とを含む。本発明のタイルベースのアーキテクチャは、メモリ装置内の複数のタイルへの同時メモリアクセスを可能にし、これにより、互いに独立したかつ同時のメモリ動作を複数のタイルにわたって実行することが可能になる。メモリ装置へのタイルベースの同時アクセスは、ストレージトランジスタの高い利用可能性を確保することにより、メモリ帯域幅を増加させ、メモリ装置のテールレイテンシを低下させるという利点を有する。

【0104】

本明細書では、メモリアクセスの同時実行性とは、メモリ装置のランダムにアドレス指定された複数のタイルで複数のメモリ動作を同時に実行することを指し、各タイルは、メモリデータのアクセス単位またはメモリページ上でメモリ動作を実行する。いくつかの例では、メモリ動作は、読み出し動作、書き込み動作、及びリフレッシュ動作を含む。換言すれば、メモリ装置は、重複するメモリ動作が複数のタイルにわたって実行される状態で動作し、メモリ装置は、以前に受信したコマンドを実行している間、コントローラ装置から入力されるコマンドを受信し続け、各コマンドは、メモリ装置内の異なるタイルによって実行されるか、または異なるタイルに向けられる。メモリ装置が複数のメモリチャネルに分割されている場合、メモリアクセス同時実行性とは、メモリ装置の各チャネルの複数のタイルで複数のメモリ動作を同時に実行することを指す。また、本説明では、複数のメモリ動作は、互いに非同期で実行される。すなわち、複数のメモリ動作は、同一のクロックサイクルで開始されるのではなく、メモリ装置（またはメモリチャネル）がコマンドを受信したときに、異なるクロックサイクルで開始される。

【0105】

メモリアクセスの同時実行性は、非対称の読み出し／書き込みレイテンシを有するメモリ装置において特に有益である。本発明の例示的な実施形態では、メモリ装置は、読み出しレイテンシよりもはるかに長い書き込みレイテンシを有し得る。例えば、書き込みレイテンシは３００ｎｓ～１μｓであり、読み出しレイテンシは７０～９０ｎｓであり得る。この場合、異なるタイルで重複する読み出し動作及び書き込み動作が同時に発生し、メモリ装置の書き込みレイテンシが長いにもかかわらず高メモリ帯域幅及び高メモリ利用可能性を提供し続けることにより、メモリ性能が向上する。非対称の読み出しレイテンシ及び書き込みレイテンシを有さないか、または短い読み出しレイテンシ及び書き込みレイテンシを有する従来のメモリ装置（例えば、ＤＲＡＭ）では、通常、次の動作の前に各メモリ動作を完了することによって動作するため、メモリアクセス同時実行性を実装する必要はない。本開示の実施形態におけるメモリ装置のように、非対称の読み出しレイテンシ／書き込みレイテンシ、または読み出しレイテンシより長い書き込みレイテンシを有するメモリ装置では、メモリアクセス同時実行性を実装することにより、メモリ装置が短い読み出しレイテンシ及び書き込みレイテンシを有するかのように動作するように、長い書き込みレイテンシとなるものをマスクするように、重複するメモリ動作を実行することができる。

【0106】

本開示の実施形態では、本発明のメモリ装置を形成するためのメモリ構造体は、ランダムにアクセス可能なストレージトランジスタのＮＯＲ型メモリストリングの３次元アレイを形成するために、図４Ａ及び図４Ｂを参照して上述したように構成されたメモリアレイ部分を含む。メモリ装置を完成させるために、メモリ構造体は、図９に示すように、メモリストリングの端部（Ｙ方向）に設けられた階段部分を含む。ＮＯＲ型メモリストリングの薄膜ストレージトランジスタは、メモリアレイ部分内に形成され、アレイ部分の反対側の階段部分は、導電性ビアを介して、ＮＯＲ型メモリストリングの共通ビット線及び任意選択で共通ソース線への接続を提供する階段構造体を含む。いくつかの実施形態では、共通ソース線は、プログラミング動作、読み出し動作、及び消去動作中に仮想電圧基準ソースとして機能するようにプリチャージされ、これにより、そのような動作中におけるサポート回路との連続的な電気的接続が不要になる。本明細書では、共通ソース線は、共通ソース線への連続的な電気的接続がないことを指すために、電気的に浮遊しているものとして説明される。本開示の実施形態では、メモリ構造体内に階段構造体を形成するための様々な処理ステップを用いることができる。階段構造体を形成するための処理ステップは、メモリアレイ部分を形成するための処理ステップの前であっても、後であっても、または間であってもよい。

【0107】

図４Ａ及び図４Ｂを参照して上述したメモリ構造体は、ＮＯＲ型メモリストリングの３次元アレイを含むメモリアレイの構成を示している。このメモリ構造体は、大容量、高密度のメモリ装置を形成するためのビルディングブロックとして使用することができる。本開示の実施形態では、上述のメモリ構造体は、モジュールメモリユニットとしてのメモリアレイと、メモリアレイの下に形成された局所的なモジュール制御回路とを含むタイルを形成するためのビルディングブロックとして使用することができる。本開示のメモリ装置は、タイルのアレイを使用して形成される。或る例示的な実施形態では、メモリ装置は、Ｘ方向及びＹ方向に沿って配列されたタイルの２次元アレイとして構成され、各タイルは、それぞれのタイルの下に形成された各タイルのためのサポート回路及び制御回路を備えたストレージトランジスタの３次元アレイを含む。より具体的には、メモリ装置は、半導体基板の平面上に形成された「タイル」の２次元アレイ（すなわち、タイルは行列状に配列される）として構成された薄膜ストレージトランジスタの複数のメモリアレイを含む。各タイルは、個別にアドレス指定されるように構成される。このような構成により、タイルは、用途の要件に適合するようにメモリモジュールを構成する際の柔軟性を可能にするモジュールユニットとなる。

【0108】

図９は、本発明の実施形態による、メモリ装置内のタイルのＹ－Ｚ平面における断面図である。図９を参照して、半導体基板２００上にタイル２０１が形成されている。タイル２０１のメモリ構造体は、絶縁膜２１１内に形成されており、絶縁膜２１１の上には保護膜２１２（パッシベーション膜）が形成されている。いくつかの実施態様では、絶縁膜２１１は、酸化シリコン（ＳｉＯ_ｘ）から形成され、保護膜２１２は、ポリイミドから形成される。本実施形態では、メモリ構造体は、図４Ａまたは図４Ｂのメモリ構造体を参照して上述したように構成されたストレージトランジスタの３次元アレイ（「メモリアレイ」）を含む。より具体的には、メモリ構造体は、電荷トラップ型ストレージトランジスタ（図４Ａ）の３次元アレイであってもよいし、接合レス型強誘電体ストレージトランジスタ（図４Ｂ）の３次元アレイであってもよい。

【0109】

半導体基板２００の上面には、Ｐ型またはＮ型の拡散領域２２１が形成されている。また、半導体基板２００には、アイソレーション構造やシャロートレンチアイソレーション（ＳＴＩ）構造などの他の構造（図９には図示せず）が形成されていてもよい。ゲート電極２２２が、半導体基板２００上に形成され、ゲート誘電体層によって半導体基板と絶縁されている。例えば、ゲート誘電体層は、薄い酸化シリコン層であり得る。ゲート電極２２２は、Ｐ型及びＮ型の拡散領域２２１と共に半導体基板２００内にトランジスタを形成する。このトランジスタは、回路素子を形成するために使用することができる。例えば、このトランジスタを使用して、タイル２０１に形成された３次元ＮＯＲ型メモリアレイ内のストレージトランジスタを動作させるためのサポート回路を形成することができる。回路素子は、下側相互接続部分２３２の絶縁膜２１１内に形成された相互接続部２２４、及びビア２２５の１以上の層に接続するコンタクト２２３によって相互接続され、サポート回路を形成する。いくつかの実施形態では、ストレージトランジスタのサポート回路は、回路素子部分２３１及び下側相互接続部分２３２に設けられる。例えば、ストレージトランジスタのアレイのためのモジュール制御回路を形成するサポート回路は、回路素子部分２３１及び下側相互接続部分２３２に形成される。

【0110】

タイル２０１では、メモリアレイ部分２３３に、３次元ＮＯＲ型メモリアレイ２１０が形成されている。メモリアレイ部分２３３の上側には、上側相互接続部分２３４が形成されている。上側相互接続部分２３４の絶縁膜２１１には、さらなる電気的接続を形成するための相互接続部２２６及びビア２２７が設けられている。いくつかの実施態様では、半導体メモリ装置の外部の回路素子に接続するための導電性パッド２２８が、上側相互接続部分２３４に設けられている。例えば、保護膜２１２は、上側相互接続部分２３４上に形成され、上側相互接続部分２３４を封止するとともに、導電性パッド２２８の少なくとも一部を露出させる開口部を有する。

【0111】

メモリアレイ部分２３３においては、メモリアレイ部２０２内のＮＯＲ型メモリストリングの３次元アレイとして、薄膜ストレージトランジスタが構成されている。メモリアレイ部分２０２は、階段部分２０３ａと階段部分２０３ｂとの間に設けられている。階段部分２０３ａ及び階段部分２０３ｂは、タイル２０１の互い反対側に形成されている。導電性ビアを介した、ＮＯＲ型メモリストリングの共通ビット線及び任意選択で共通ソース線への接続が、階段部分２０３ａ及び階段部分２０３ｂに設けられている。いくつかの実施形態では、共通ソース線は、プリチャージされ、その後、プログラミング、消去、及び読み出しの動作中に仮想電圧基準として機能するために比較的一定の電圧に維持され、これにより、そのような動作中にサポート回路との連続的な電気接続が不要になる。図９では、アレイ部分２０２、階段部分２０３ａ、及び階段部分２０３ｂは、縮尺通りに描かれていない。例えば、アレイ部分２０２は、階段部分２０３ａ及び階段部分２０３ｂのいずれよりも面積がはるかに大きくてもよい。

【0112】

メモリアレイ部２０２では、共通ドレイン線及び共通ソース線（まとめて符号２０４で示す）とローカルワード線２０５との交差部に薄膜ストレージトランジスタが形成されている。ゲート誘電体層２０６が、導電性ローカルワード線とチャネル層（図９には図示せず）との間に形成されている。共通ドレイン線及び共通ソース線がＹ方向に延びる複数の平面に配置され、ローカルワード線２０５がＺ方向に延在する柱状構造としてＹ方向に配置されることにより、ストレージトランジスタが、Ｚ方向の複数の平面上に、Ｙ方向の各メモリストリングに沿って、Ｘ方向に複数行に配列された３次元アレイ状に形成されている。図９では、グローバルワード線導体２０８は、メモリアレイ２１０の下側の回路２２２と、３次元メモリスタックに関連するローカルワード線２０５との間の電気的接続を提供する。

【0113】

上記の実施形態では、サポート回路は、メモリアレイ部分２３３の下側に形成されるものとして説明した。このような構成は、例示に過ぎず、限定を意図するものではない。例えば、他の実施形態では、メモリアレイ部分とサポート回路との両方を半導体基板２００上に直接形成してもよい。この場合、例えば、サポート回路は、メモリアレイ部分の周辺に配置され得る。他の実施形態では、サポート回路は、別の半導体基板上に形成してもよい。この場合、例えば、メモリアレイ部分が形成された半導体基板と、サポート回路が形成された半導体基板とは、それぞれのメモリ素子及び回路素子を形成した後に互いに接合される。

【0114】

図９は、ストレージトランジスタのタイル、または、物理的に分離されたメモリアレイの１つの例示的な実施形態を示す。図９におけるタイル２０１の描写は、例示に過ぎず、限定を意図するものではない。図９は、モジュールメモリユニット（メモリアレイ）及びモジュール制御回路を含むタイルを形成するための、図４Ｂまたは図４Ａのメモリ構造体の組み込みを説明するために提供される。このタイルは、その後、接合レス型強誘電体ストレージトランジスタなどの３次元ストレージトランジスタの複数のアレイを含むメモリ装置を形成するためのビルディングブロックとして使用され、所望のメモリ容量を高密度レベルで提供することができる。

【0115】

本発明の実施形態では、タイル２０１は、ビット線が複数の平面に積層され、ワード線が柱状構造体として形成される水平ＮＯＲ型（ＨＮＯＲ型）メモリアーキテクチャを実現する。ビット線は、ビット線ドライバ回路（ビット線選択トランジスタを含む）に接続され、メモリ動作のためのビット線のメモリページを選択して駆動する。ワード線は、メモリ動作のためにタイル２０１内のワード線の１つを選択するために、ワード線ドライバ回路（ワード線選択トランジスタを含む）に接続される。このような構成により、メモリアレイの下側に形成されたサポート回路において、ビット線ドライバ回路は、階段部分２０３ａ、２０３ｂの下側に配置され、ワード線ドライバ回路は、メモリアレイ部分２０２の下側に配置される。このような構成により、ビット線駆動／選択トランジスタは一般的にワード線駆動／選択トランジスタよりもサイズが小さいため、コンパクトな（小型の）アレイ下回路を形成することができる。電荷トラップ型ストレージトランジスタや強誘電体ストレージトランジスタなどの薄膜ストレージトランジスタのメモリ装置では、ワード線駆動／選択トランジスタは、通常、ビット線駆動／選択トランジスタよりもオンオフ電圧差が大きくなるように構成される。したがって、ワード線ドライバ回路は、通常、ビット線ドライバ回路よりもはるかに大きい。

【0116】

本開示のＨＮＯＲ型メモリアーキテクチャは、ビット線駆動／選択トランジスタがより小さなフットプリントを必要とし、階段部分の下に引っ張られて形成することができ、一方で、より大きなワード線駆動／選択トランジスタは、より大きなトランジスタを収容するためのより大きな空間があるメモリアレイ部分の下に配置されるため、コンパクトなアレイ下回路を形成することを可能にする。したがって、本実施形態におけるタイル２０１は、タイル２０１のサイズが階段構造またはドライバ回路のサイズによって制限されないため、スケーラブルである。これは、ワード線が積層され、ビット線が柱状構造体に形成される従来のメモリアーキテクチャ（例えば、ＮＡＮＤ型フラッシュメモリ）とは対照的である。これらの従来のメモリアーキテクチャでは、より大きなワード線駆動／選択トランジスタを階段部分の下に配置しなければならず、そのため、ワード線駆動／選択トランジスタの大きなサイズによりタイルのサイズが決定されるか、またはメモリタイルのサイズが最小サイズに制限される。ワード線が積層された従来のメモリアーキテクチャは、各タイルが、階段部分の下に配置されなければならないワード線駆動／選択トランジスタを収容するために大きなタイルサイズを有する必要があるため、多数のタイルを有するメモリ装置をサポートすることができない。本発明のメモリ装置に実装されるＨＮＯＲ型メモリアーキテクチャは、コンパクトなタイルサイズを形成することを可能にするため、メモリ装置は多数のタイルを含むように形成することができる。多数のタイルを有するメモリ装置は、メモリ動作の同時実行性を可能にし、メモリ装置のメモリ帯域幅及びメモリ利用可能性を増大させる。

【0117】

図１０は、本発明の実施形態による、メモリ装置の一部を形成するタイルの２次元アレイを示す。図１０を参照して、本開示の実施形態では、メモリ装置２８０は、タイル２０１の２次元アレイを含み、各タイルは、ストレージトランジスタの３次元アレイのメモリアレイ２１０と、モジュール制御回路２５０とを含む。タイル２０１は、図３、図４Ａ、図４Ｂ、及び図９を参照して、上述したように構成することができる。タイル２０１のメモリアレイ２１０は、半導体基板部分２４０の上に形成されている。絶縁層２５３が、半導体基板部分２４０と、その上に形成されたメモリアレイ２１０との間に設けられている。各タイル内のストレージトランジスタを動作させるためのサポート回路を実装するモジュール制御回路（ＣｕＡ）２５０が、半導体基板部分２４０に形成されている。具体的には、各タイル２０１は、各メモリアレイ２１０の下に形成された、それ自体のモジュール制御回路（ＣｕＡ）２５０を備えている。本明細書では、半導体基板部分２４０とは、半導体基板２４１と、半導体基板２４１上に形成された相互接続構造体２４２を指す。さらに、本発明の実施形態では、各モジュール制御回路２５０は、（Ｘ－Ｙ平面において）メモリアレイ２１０とほぼ同じ平面寸法を有する。

【0118】

メモリ装置２８０において、各タイルは、それぞれのモジュール制御回路２５０によって制御され、メモリアレイ内のストレージトランジスタに対するメモリ動作を行う。また、メモリ装置は、タイル間の領域またはメモリ装置の周辺に、追加の周辺制御回路を含む。いくつかの例では、周辺制御回路は、メモリコントローラと通信するための入力／出力回路、（例えば静電気放電に対する）保護回路、データパス回路、インターフェース回路、及び、他の制御論理回路を含む。周辺制御回路は、アナログ回路（例えば、レギュレータ、電圧基準回路、温度センサ）と、トリミングデータを格納するための不揮発性メモリ（例えば、電子ヒューズメモリ、ワンタイムプログラマブルメモリ）をさらに含み得る。周辺制御回路の回路は、各モジュール制御回路２５０の動作をサポートするが、ストレージトランジスタからの読み出しやストレージトランジスタへの書き込みなどの、ストレージトランジスタに対するメモリ動作を直接制御しない。

【0119】

このような構成により、本発明のタイルベースアーキテクチャを実装するメモリ装置２８０は、多数のタイルを含み、各タイルは、物理的に分離されたメモリセルアレイによってモジュールメモリユニットとして形成され、各モジュールメモリユニットは、局所的なモジュール制御回路（ＣｕＡ）によって動作される。換言すれば、メモリアレイは、多数のタイルを含み、各タイルは、各タイルに形成されたモジュール制御回路によって互いに独立して動作する。各モジュールメモリユニットは、物理的に分離されたメモリセルアレイであり、各モジュールメモリユニットは、メモリセルのそれ自体の３次元アレイと、メモリセルをモジュール制御回路に接続するためのそれ自体の階段構造とを含む。各モジュールメモリユニットは、個別にかつ独立して動作可能なメモリアレイであり、複数のモジュールメモリユニットは、同一のモジュールメモリユニット構造の複数のインスタンスであり、各個別のモジュールメモリユニットは、他のモジュールメモリユニットから物理的に分離されている。各モジュールメモリユニットは、それ自体の局所的なモジュール制御回路によって動作し、半自律的なメモリ動作（例えば、読み出し動作、書き込み動作）を実行する。

【0120】

本発明の実施形態では、メモリ装置は、図１Ａ、図１Ｂ、図２Ａ、図２Ｂ、図７、及び図８を参照して上述したメモリコントローラなどのメモリコントローラと相互作用して、アドレスによって指定されたそれぞれのメモリタイルにおいてコマンドによって指定されたメモリ動作を実行するためのアドレスを有する入力コマンドを受信する。本明細書では、モジュール制御回路を有する各タイルは、モジュール制御回路が、それに関連するメモリアレイを指定するアドレスを有するコマンドを受信し、それに関連するメモリアレイにおいてコマンドによって指定されたメモリ動作を実行するために独立して動作するという点で、半自律的に動作するものとして説明されている。モジュール制御回路は、周辺制御回路から、調整された電圧レベルまたはクロック信号を受信することができるが、周辺制御回路から、メモリ動作に関する制御信号を受信しない。むしろ、モジュール制御回路は、それ自体が関連するモジュールメモリユニットの処理ユニットであり、それ自体が関連するモジュールメモリユニット（またはメモリアレイ）を制御してメモリ動作を実行するためのすべての制御信号を生成する。

【0121】

本発明のメモリ装置の顕著な特徴は、各タイルが、メモリアクセスの動作単位として使用されること、すなわち、各タイルが、メモリデータのページやメモリページなどのメモリデータのアクセス単位に対して動作することである。したがって、メモリコントローラからの各コマンドは、単一のタイルにアドレス指定され、各タイルは、他のタイルにアドレス指定されたコマンドから独立して、コマンドに基づいて動作し、メモリデータのメモリページに対する読み出しまたは書き込みを行う。上述したように、本明細書で使用するとき、メモリデータのアクセス単位またはメモリページとは、ホスト装置からメモリコントローラへの各メモリアクセス要求におけるメモリデータのデータビット数を指す。いくつかの例では、アクセス単位は、５１２ビットのメモリデータである。本説明は、各メモリアクセスが、メタデータビット、エラーフラグ、またはホストによって使用されるが厳密にはメモリデータではない他のデータビットなどの追加のデータビットを含み得ると理解した上で、アクセス単位内のメモリデータのみを論じることに留意することが有益である。

【0122】

メモリ装置２８０は、メモリコントローラによって接続されて動作すると、複数のメモリ動作が複数のタイルで同時に実行され、各メモリ動作が互いに独立して実行され、重複するメモリ動作が異なるメモリタイルで実行されるという、メモリアクセス同時実行性を実現する。メモリコントローラは、ホスト装置からメモリアクセス要求を受信し、受信したメモリアクセス要求に応答してメモリ装置にコマンド（メモリアドレス付き）を発行する。例えば、メモリコントローラは、４ｎｓまたは５ｎｓ毎に、メモリ装置の各タイルにコマンドを発行する。本開示の実施形態では、メモリコントローラは、既存のコマンドを処理中のタイルに新しいコマンドを送信することを回避するために、タイルまたはバンクの競合回避スキームを実施する。タイル競合回避は、メモリ装置が、読み出しレイテンシに対して書き込みレイテンシが非常に長いなどの非対称レイテンシを有する場合に特に有益である。例えば、書き込みレイテンシ（例えば、１μｓ）が読み出しレイテンシ（例えば、９０ｎｓ）よりもはるかに長い場合、メモリコントローラは、或るタイルで書き込み動作を実行し、他のタイルで実行される読み出し動作及び書き込み動作をオーバーラップさせることにより、同時実行を可能にする。このようにして、書き込みレイテンシが長くても、書き込み動作の完了を待つ間に、読み出し動作を引き止めることはない。タイルまたはバンクの競合回避スキームの例は、図８を参照して上述した。

【0123】

このような構成により、メモリ装置は、メモリコントローラからコマンドを受信し、各コマンドは或るタイルにアドレス指定され、現在別のコマンドを実行中のタイルにはコマンドが発行されない。したがって、メモリ装置は、現在コマンドを実行していない別のタイルをアクティブ化するコマンドを受信する。さらに、各コマンドは、メモリデータのアクセス単位全体に対して発行され、各タイルは互いに独立して動作し、メモリデータのアクセス単位またはメモリページの全体に対してメモリ動作を実行する。このようにして、メモリ装置内のタイルは、個別にアドレス指定することができ、各タイルが各メモリアクセス要求に対してメモリデータの全メモリページ上で動作するように、個別にかつ同時に動作される。メモリコントローラによって動作されるメモリ装置は、タイルの高い利用可能性を確保し、それによって、メモリ帯域幅を増加させ、メモリアクセス要求のテールレイテンシを減少させる。重要なことには、メモリ装置のメモリアドレス空間を多数のタイルに分割することによって、入力メモリアクセスが同じタイルにアドレス指定されるメモリアクセス競合の確率が大幅に減少し、その結果、メモリ装置のテールレイテンシの減少、及び、サービスレベルの品質向上に寄与する。具体的には、本開示のメモリ装置のテールレイテンシは、ホストメモリアクセスに使用可能な多数のタイルを有することによって改善され、その結果、すべてのまたは大部分のメモリバンクをアクティブ化するためにホストメモリアクセスを停止しなければならない状況が回避される。

【0124】

本発明の実施形態では、メモリ装置の各タイルは、局所的なモジュール制御回路（ＣｕＡ）によって動作する。引き続き図１０を参照して、各モジュール制御回路２５０は、各タイル内のメモリ動作が自己完結するように、各タイルに対して複製された完全な制御回路である。モジュール制御回路２５０は、メモリコントローラから受信された、各タイルにアドレス指定されたコマンドを実行し、受信したコマンドに応答して関連するタイルでのメモリ動作をトリガするインテリジェント処理ユニットとして機能するシーケンサを含む。モジュール制御回路の例示的な実施形態を、図１１及び図１２を参照して以下に説明する。本明細書で説明するモジュール制御回路の構造及び構成は、例示に過ぎず、限定を意図するものではない。他の実施形態では、他の構成及び設計スキームを用いることができる。

【0125】

図１１は、本発明のいくつかの実施形態による、インテリジェントで半自律的なメモリ動作制御を提供するために、メモリ装置の各タイルに組み込むことができるモジュール制御回路を示すブロック図である。いくつかの例では、図１１のモジュール制御回路３００を使用して、図１０のモジュール制御回路２５０、または、上記の実施形態で説明したサポート回路またはＣｕＡを実現することができる。図１１を参照して、モジュール制御回路（ＣｕＡ）３００は、モジュールメモリユニットのためのサポート回路を実現し、それぞれのメモリアレイの下に局所的に形成される。モジュール制御回路３００は、タイルの階段部分の下に形成された回路部分と、タイルのメモリセルアレイ部分の下に形成された回路部分とを含む。一般に、モジュール制御回路３００は、受信したアドレスに応答してメモリアレイからストレージトランジスタのメモリページを選択するためのビット線（ＢＬ）及びワード線（ＷＬ）の選択回路と、受信したコマンドによってトリガされるメモリ動作を実行するために選択されたビット線及びワード線に印加する電圧バイアスを制御するバイアス制御回路と、制御回路とを含む。

【0126】

本発明の説明を容易にするために、以下の例示的なメモリ装置構成を用いる。いくつかの例では、メモリ装置内またはメモリ装置のメモリチャネル内の各メモリアレイは、Ｍ本のワード線を含む。各メモリ動作において、Ｐ個のメモリページを選択するために、Ｍ本のワード線のうちの１本のワード線がアクティブ化される。各メモリページは、Ｑ個のデータビットを含む。したがって、各メモリアレイは、メモリアレイの複数の平面上に形成されたＰ×Ｑ本のビット線を含み、各ビット線は、Ｍ個のストレージトランジスタを含むＮＯＲ型メモリストリングに関連する。ワード線をアクティブ化してＰ個のメモリページを選択し、Ｑ本のビット線を選択してストレージトランジスタのメモリページを選択する。なお、本明細書では、タイルの階段部分を、上側階段部分及び下側階段部分とも称する。「上側」及び「下側」という用語は、図の参照を容易にするために使用され、回路素子の特定の方向や特定の配置を示すことを意図するものではない。

【0127】

本発明の実施形態では、モジュール制御回路３００は、モジュール制御回路の中央部に形成された回路部分２５２を含む。回路部分２５２は、タイル論理回路とも称する制御回路を含む。いくつかの実施形態では、タイル論理回路２５２は、メモリアレイでメモリ動作シーケンスを実行するシーケンサまたはプロセッサユニットを含む。具体的には、シーケンサは、関連するタイルにアドレス指定されたメモリコントローラから、関連するメモリアドレス及び書き込みデータ（該当する場合）と共に入力コマンドを受信する。シーケンサは、受信した各コマンド内のマイクロコードをデコードするなどして各コマンドをデコードし、コマンドにしたがって命令を実行してメモリアレイでメモリ動作を実行し、各メモリ動作は、メモリアレイのストレージトランジスタで動作する動作シーケンスまたはステップを含む。例えば、コマンドは、メモリアレイ内の特定のメモリページからデータを読み出すための読み出しコマンドであり得る。別の例では、コマンドは、メモリアレイ内の特定のメモリページにデータを格納するための書き込みデータを有する書き込みコマンドであり得る。さらに別の例では、コマンドは、メモリアレイ内の特定のページの格納されたデータをリフレッシュするためのリフレッシュコマンドであり得る。具体的には、シーケンサは、メモリアレイにおける動作シーケンス及び各メモリ動作のタイミングを実行するための制御信号を生成する。例えば、シーケンサは、ワード線及びビット線の選択、バイアス電圧の印加、及び、選択されたストレージトランジスタのセンシング、プログラミング、消去などの様々な動作シーケンスを実行するためのタイミングシーケンスを指示する制御信号を生成する。重要なことには、各モジュール制御回路内のシーケンサは、モジュール制御回路の外部の回路素子からの制御を必要とせずに、互いに独立して動作することである。このようにして、タイル論理回路２５２内のシーケンサは、モジュール制御回路にインテリジェンスを付与し、モジュール制御回路３００で半自律的なメモリ動作を実行することを可能にする。

【0128】

本発明の実施形態では、モジュール制御回路３００は、メモリアレイ内のワード線を選択してアクティブ化するための行回路（row circuit）を実現する、回路部分２５４Ａ及び２５４Ｂを含む。本実施形態では、行回路は、モジュール制御回路の中央部においてタイル論理回路部分２５２に隣接して形成された２つの回路部分２５４Ａ、２５４Ｂに分割されている。他の実施形態では、行回路は、単一の回路部分２５４に形成され、タイル論理回路部分２５２の一方の側に設けられ得る。行回路は、行デコーダ回路２５５と、行バイアス制御回路２５６と、ワード線（ＷＬ）ドライバ回路とも称するワード線選択回路２５７とを含む。本実施形態では、回路部分２５４Ａ及び２５４Ｂは、メモリアレイ内のワード線の半数をそれぞれ制御するように構成することができる。例えば、回路部分２５４Ａは、メモリアレイ内のワード線の上側半分を制御するように構成することができ、回路部分２５４Ｂは、メモリアレイ内のワード線の下側半分を制御するように構成することができる。

【0129】

行デコーダ回路２５５は、タイル論理回路２５２が受信したコマンドに付随するメモリアドレスをデコードして、メモリ動作のためにアクティブ化するべきワード線を決定するように構成される。行バイアス制御回路２５６は、実行されるメモリ動作の関数として、選択されたワード線をバイアスするためのワード線電圧値を生成して制御する。また、行バイアス制御回路２５６は、例えば、選択されていないメモリセルのディスターブを最小限に抑えるために、選択されていないワード線に対するワード線電圧値を生成して制御する。一例では、選択されたワード線に、読み出し動作のための第１の電圧値、及び、書き込み動作のための第１の電圧値とは異なる第２の電圧値が印加される。別の例では、選択されていないワード線に、選択されていないメモリセルに格納されたデータのディスターブを最小限に抑えるために、禁止電圧値が印加される。最後に、ワード線ドライバ回路２５７は、メモリアレイ内のＭ本のワード線に接続されたワード線駆動／選択トランジスタを含む。選択のためのワード線を指定する行デコーダ２５５からのデコードされたアドレスに応答して、ワード線ドライバ回路２５７は、指定されたワード線を選択し、選択されたワード線に、実行するべきメモリ動作に関連する適切なバイアス電圧値を印加する。ワード線ドライバ回路２５７は、さらに、他のＭ－１本の選択されていないワード線に禁止電圧を印加する。行回路（回路部分２５４Ａ、２５４Ｂ）は、このように動作して、メモリ動作用のＭ本のワード線から１本のワード線を選択して駆動する。

【0130】

モジュール制御回路３００は、メモリアレイ内のビット線を選択しアクティブ化するための列回路（column circuit）を実現する、回路部分２５８Ａ及び２５８Ｂを含む。本実施形態では、列回路は、行回路部分２５４Ａ、２５４Ｂに隣接して形成された２つの回路部分２５８Ａ、２５８Ｂに分割されている。他の実施形態では、列回路は、単一の回路部分２５８内に形成され、タイル論理回路部分２５２の一方の側に設けられ得る。列回路は、列デコーダ回路と、列バイアス制御回路とを含む。本実施形態では、回路部分２５８Ａ及び２５８Ｂは、メモリアレイ内のビット線の半数をそれぞれ制御するように構成することができる。例えば、回路部分２５８Ａは、メモリアレイ内のビット線の上側半分を制御するように構成することができ、回路部分２５８Ｂは、メモリアレイ内のビット線の下側半分を制御するように構成することができる。

【0131】

列回路２５８Ａまたは２５８Ｂ内の列デコーダ回路は、タイル論理回路２５２が受信したコマンドに付随するメモリアドレスをデコードして、メモリ動作のためにアクティブ化するべきビット線のメモリページを決定するように構成される。列回路２５８Ａまたは２５８Ｂ内の列バイアス制御回路は、実行されるメモリ動作の関数として、選択されたビット線を駆動するためのビット線電圧値を生成して制御する。また、列バイアス制御回路は、選択されていないメモリセルのディスターブを最小限に抑えるために、選択されていないビット線のビット線電圧値を生成して制御する。一例では、選択されたビット線は、読み出し動作のために第３の電圧値、及び、書き込み動作のための第３の電圧値とは異なる第４の異なる電圧値が印加される。別の例では、選択されていないビット線は、選択されていないメモリセルに格納されたデータのディスターブを最小限に抑えるために、禁止電圧値が印加される。

【0132】

モジュール制御回路３００は、センス回路及びラッチ回路を実現する、回路部分２６０Ａ、２６０Ｂを含む。本実施形態では、センス回路及びラッチ回路は、列回路部分２５８Ａ、２５８Ｂにそれぞれ隣接して形成された２つの回路部分２６０Ａ、２６０Ｂに分割されている。センス回路及びラッチ回路の配置及び分割は、モジュール制御回路への接続のためにメモリアレイのＮＯＲ型メモリストリングのビット線を提供するタイルの階段構造の構成に依存する。階段構造がタイルの両端に形成された２つの部分を含む場合、対応するセンス回路及びラッチ回路をそれぞれのビット線階段部分の近くに配置することは、より良いセンシング性能及び駆動性能のために有益である。

【0133】

回路部分２６０Ａ、２６０Ｂにおいて、センスアンプ回路は、メモリページ内のデータビット数に対応するＱ個のセンスアンプを含む。Ｑ個のセンスアンプは、Ｑ個の選択されたビット線に接続される。したがって、各メモリ動作はデータビットのメモリページ上で実行され、センスアンプの選択は不要である。メモリページ内のデータビット数と同数のセンスアンプをモジュール制御回路３００内に設けることにより、モジュール制御回路のサイズをコンパクトに保ち、モジュール制御回路を各メモリアレイの下に形成することが可能になる。本実施形態では、Ｑ本の選択されたビット線が、上側階段部分及び下側階段部分を通じて設けられている。したがって、センスアンプの半数は、回路部分２６０Ａに設けられ、上側階段部分のＱ／２本の選択されたビット線に接続され、センスアンプの残りの半数は、回路部分２６０Ｂに設けられ、下側階段部分のＱ／２本の選択されたビット線に接続される。

【0134】

データラッチ回路は、出力読み出しデータまたは入力書き込みデータを格納する２以上のデータラッチまたはレジスタを含み得る。センスアンプ制御回路は、センスアンプ及びデータラッチの動作を指示し、選択されたビット線からの読み出しデータをセンシングするか、または選択されたビット線に書き込みデータを提供する。いくつかの例では、センスアンプ、データラッチ、及びバイアス制御回路は、図６を参照して上述したように構成することができる。

【0135】

本発明の実施形態では、モジュール制御回路３００は、メモリアレイ内の選択されたメモリページのビット線（例えば、Ｑ個のビット線）を選択して駆動するためのビット線（ＢＬ）ドライバ回路を実現する回路部分２６２Ａ及び２６２Ｂを含む。ビット線ドライバ回路は、選択されたビット線を選択して駆動する１組のビット線選択トランジスタを含む。本実施形態では、ビット線選択回路は、モジュール制御回路の両端に形成された２つの回路部２６２Ａ、２６２Ｂに分割されている。また、ビット線選択回路の２つの回路部分は、タイルの両端のそれぞれの階段部分の下に形成される。

【0136】

より具体的には、ビット線選択回路は、上側階段部分の下に形成された第１のセットのビット線選択トランジスタと、下側階段部分の下に形成された第２のセットのビット線選択トランジスタとを含む。上述したように、本実施形態では、Ｐ×Ｑ本のビット線が、上側階段部分と下側階段部分を通じて設けられている。すなわち、メモリアレイのビット線の半数は、タイルの第１の端部（例えば上端）に形成された階段構造体に接続され、階段構造体の下に形成されたビット線選択トランジスタに接続される。メモリアレイのビット線の残りの半数は、タイルの第１の端部の反対側の第２の端部（例えば下端）に形成された階段構造体に接続され、階段構造体の下に形成されたビット線選択トランジスタに接続される。このような構成により、第１のセットのビット線選択トランジスタ（回路部分２６２Ａ）は、（Ｐ×Ｑ）／２本のビット線に接続され、メモリ動作のためにＱ／２本のビット線を選択して駆動するために、上側階段部分の下に形成される。第２のセットのビット線選択トランジスタ（回路部２６２Ｂ）は、（Ｐ×Ｑ）／２本のビット線に接続され、メモリ動作のためにＱ／２本のビット線を選択して駆動するために、下側階段部分の下に形成される。したがって、ビット線選択回路は、メモリアレイ内のＰ×Ｑ本のビット線からＱ本のビット線を選択してメモリ動作を行う。

【0137】

このような構成により、第１のセット及び第２のセットのビット線選択トランジスタは、ビット線を選択し、選択されたビット線を読み出し動作及び書き込み動作のための適切な電圧レベルを印加するために、上側階段部分及び下側階段部分でＮＯＲ型メモリストリングのビット線に接続される。具体的には、ビット線選択トランジスタは、タイル論理回路２５２が受信したコマンドに付随するメモリアドレスをデコードする列デコーダに応答して、Ｐ×Ｑ本のすべてのビット線からＱ本のビット線のメモリページを選択する。ビット線選択トランジスタは、センスアンプ回路を介して、列バイアス制御回路によって生成されたバイアス電圧を選択されたビット線に印加し、指定されたメモリ動作を実行する。選択されていないビット線は電気的に浮遊したままであるか、または特定の電圧電位に能動的にバイアスされない。

【0138】

動作中、モジュール制御回路３００において、タイル論理回路２５２は、入力コマンド及びメモリアドレスを受信する。行デコーダ２５５は、メモリアドレスをデコードし、選択するべきワード線を決定する。行バイアス制御回路２５６は、選択及び非選択ワード線に対するバイアス電圧レベルを生成する。ワード線ドライバ回路２５７は、メモリ動作のために、Ｍ本のワード線から、指定された１本のワード線を選択する。一方、列デコーダは（回路部分２５８Ａ、２５８Ｂ）、メモリアドレスをデコードして、選択するべきメモリページを決定する。列バイアス制御回路は、選択されたビット線に対するバイアス電圧レベルを生成する。ビット線ドライバ回路（回路部分２６２Ａ、２６２Ｂ）は、センスアンプに接続される、選択されたメモリページのＱ本のビット線を選択する。タイル論理回路２５２内のシーケンサは、メモリ動作を実行するための様々なステップのシーケンス及びタイミングを制御する。例えば、読み出し動作の場合、センスアンプは、まず、選択されたビット線をプリチャージし、次に、選択されたメモリページ内のストレージトランジスタが選択されたワード線によってアクティブ化された結果として、選択されたビット線上の電流または電圧値をセンシングする。Ｑデータビットのセンシングされたデータ値は、メモリ装置のＩ／Ｏバス上のメモリコントローラによって読み出されるように、データラッチ（回路部分２６０Ａ及び２６０Ｂ）に格納される。書き込み動作の場合、センスアンプは、選択されたビット線をプリチャージし、（データラッチに格納された）書き込みデータ値にしたがったビット線バイアス電圧を選択されたビット線に印加し、選択されたビット線は、選択されたワード線によってアクティブ化される選択されたメモリページ内のストレージトランジスタに格納される。いくつかの実施形態では、非選択ビット線は、非選択ワード線による仮想の容量結合によって、禁止電圧値にバイアスされる。シーケンサは、読み出し動作及び書き込み動作を実行し、各動作は、バイアス電圧値及びタイミングが異なる様々な段階を含む。シーケンサは、各メモリ動作におけるステージのシーケンス（順序）や、他の各ステージのタイミングを管理する。

【0139】

本実施形態では、モジュール制御回路３００は、中央部にタイル論理回路２５２を配置し、その両側に、デコーダ回路、バイアス制御回路、選択回路、センス回路、ラッチ回路を配置して構成される。この構成では、タイル論理回路２５２から他の回路への制御信号は、相互接続部分２３２（図９）内の導電性相互接続部やビアを使用するなどして、タイル領域にわたってルーティングすることができる。

【0140】

図１１のモジュール制御回路３００の構成は、例示に過ぎず、限定を意図するものではない。モジュール制御回路３００内の回路は、トランジスタまたは回路素子のサイズ及び信号ルーティングの必要性などの他の設計要件に応じて、他の構成で配置してもよい。図１２は、本発明の別の実施形態による、メモリ装置の各タイルに組み込むことができるモジュール制御回路を示すブロック図である。図１２を参照して、モジュール制御回路３５０は、図１１のモジュール制御回路３００と同一の回路要素を含み、同一の要素には、説明を簡素化するために同一の符号が付されている。モジュール制御回路３５０は、タイル領域側に配置されたタイル論理回路２５２によって構成される。行デコーダ２５５、行バイアス制御回路２５６、及びワード線ドライバ回路２５７を含む行回路は、タイル論理回路２５２に隣接する中央部に配置されている。列デコーダ及びバイアス制御回路２５８Ａ及び２５８Ｂも同様に、タイル論理回路２５２に隣接して、行回路の両側に配置されている。いくつかの例では、モジュール制御回路３５０の回路レイアウトは、タイル論理回路を側部に配置することにより、タイル領域をより効率的に使用することができるように、より大きな領域を占めるセンスアンプまたは列デコーダ回路を収容する。モジュール制御回路３５０の構成において、タイル論理回路２５２から他の回路素子への制御信号のルーティングは、２つの異なる方向へのルーティングを含むことができる。

【0141】

図１１のモジュール制御回路３００では、タイル論理回路２５２から他の回路への制御信号は、図１１の矢印で示すように、タイル領域上で一方向にのみ、例えば上から下へ、またはその逆方向にルーティングすることができる。この場合、コマンド信号及びアドレス信号は、メモリ装置内のタイル間のルーティング領域を使用するか、またはタイル上のいくつかの領域を使用して、各タイルのモジュール制御回路３５０にルーティングすることができる。図１２のモジュール制御回路３５０では、タイル論理回路２５２から他の回路への制御信号は、図１２の矢印で示すように、水平方向及び垂直方向の両方にルーティングすることができる。この場合、各タイルのモジュール制御回路３５０へのコマンド信号及びアドレス信号は、一般に、メモリ装置内のタイル間のルーティング領域を使用してルーティングされる。

【0142】

図１３は、本発明の実施形態による、モジュール制御回路におけるビット線選択及びセンスアンプ構成を示すブロック図である。図１３のブロック図における回路要素は、図１１または図１２のモジュール制御回路における回路要素を例示したものである。さらに、説明を容易にするために、メモリアレイは１６、３８４ビット線を有すると仮定し、各ワード線が３２のメモリページから１つのメモリページを選択し、メモリページのサイズが５１２ビットであるとする。メタデータまたはエラー訂正または健全性表示のための追加のデータビットが提供されてもよいが、簡略化のために本図には含まれていない。図１３を参照して、メモリアレイの１６ｋのビット線は、２つの部分に分割され、２つの階段構造を介してモジュール制御ユニットに接続される。本実施形態では、上側階段部分は、８、１９２ビット線に接続され、下側階段部分は、別の８、１９２ビット線に接続される。各階段部分において、ビット線は、それぞれのビット線ドライバ回路に接続され、各回路は、メモリページの半分、つまり２５６本のビット線のビット線を選択する。例えば、上側階段部分では、ビット線ドライバ回路は、２５６個のセレクタ回路を含み、各セレクタ回路は、３２本のビット線のうち１本のビット線を選択する。同様に、下側階段部分では、ビット線ドライバ回路は、２５６個のセレクタ回路を含み、各セレクタ回路は、３２本のビット線のうち１本のビット線を選択する。セレクタ回路は、ページアドレスを受け取り、どのビット線を選択するべきかを決定する。２５６×２本の選択されたビット線に対応する２５６×２個のセレクタ回路の出力は、それぞれのセンスアンプ回路に接続される。上側部分には２５６個のセンスアンプのセットが設けられており、下側部分には２５６個のセンスアンプのセットが設けられている。次に、２５６×２個のセンスアンプは、それぞれのデータラッチに接続される。例えば、一組のデータラッチ２６１Ａがセンスアンプ２６０Ａに接続され、一組のデータラッチ２６１Ｂがセンスアンプ２６０Ｂに接続される。

【0143】

図１３は、読み出し動作のデータフローを示す図である。２５６×２個のセンスアンプからの検出データは、メモリコントローラに出力するためにデータラッチ２６１Ａ、２６１Ｂに格納される。したがって、データラッチの各セットは、２５６ビットまたは３２バイトの出力データを提供する。メモリコントローラは、２組のデータラッチ２６１Ａ及び２６１Ｂからデータを受信して結合し、５１２ビットまたは６４バイトのメモリデータのメモリページを得る。図１３の構成は、書き込み動作にも適用され、この場合、５１２ビットの書き込みデータがモジュール制御回路に受信され、２組のデータラッチ２６１Ａ及び２６１Ｂに格納される。ビット線ドライバ回路は、書き込むべきメモリページの５１２ビット線を選択し、センスアンプは、選択されたビット線上に書き込みデータを提供する。

【0144】

このような構成により、モジュール制御回路は、ビット線をセンシングまたは駆動するための、メモリページ内のデータビット数と同数のセンスアンプ器を含む。センスアンプを選択するために、選択信号は使用されない。むしろ、ビット線の選択が、ビット線のメモリページサイズのみをセンスアンプに接続するために使用される。この構成により、コンパクトなモジュール制御回路を形成することができ、回路設計及び制御の簡素化を実現し、高帯域幅動作が可能になる。

【0145】

上述の実施形態では、メモリ装置は、タイルのアレイを含み、各タイルは、メモリデータのメモリページ（例えば、５１２ビット）などのメモリデータのアクセス単位を提供する。上記の説明は、ホストからの各メモリアクセスがメモリデータのアクセス単位に基づくホスト要求に応答するメモリ動作に関するものであることに留意されたい。実際の実施では、各タイルは、リフレッシュやウェアレベリングなどの、ホストメモリ要求の一部ではない追加の補助的なメモリ動作を実行することができる。場合によっては、タイル内で対象のメモリページに対して実行される各メモリ動作は、同じタイル内の別の関連するメモリページに対する追加の補助的なメモリ動作を含み得る。モジュール制御回路（ＣｕＡ）は、メモリコントローラと協働して、補助的なメモリ動作を制御する。

【0146】

本開示の実施形態では、書き込み動作は部分リフレッシュ動作と共に実行され、メモリページが書き込まれるたびに、同じワード線に関連する別のメモリページが選択され、同時にリフレッシュされる。上述したように、宛先のメモリアドレスは、選択されたワード線をアクティブ化し、Ｐ個のメモリページをアクティブ化する。Ｐ個のメモリページのうちの１つが書き込み動作のために選択されている間、部分リフレッシュ動作は、アクティブ化されたワード線に属する他のメモリページをリフレッシュのために選択する。部分リフレッシュ動作は、アクティブ化されたワード線に関連する非選択のストレージトランジスタが受けるディスターブを低減するために有利に適用され得る。部分リフレッシュ動作は、２０２１年１１月１２日に出願された「Methods For Reducing Disturb Errors By Refreshing Data Alongside Programming Or Erase Operations」という標題の米国特許出願第１７／５２５、７１２号明細書（特許文献４）に開示されている（特許文献４の開示内容の全体は、参照により本明細書に組み込まれる）。部分リフレッシュ動作が実行される場合、タイル内の各書き込み動作は、指定されたメモリページ及びリフレッシュされるメモリページに対して実行される、すなわち、各書き込み動作は、２つのメモリページに対して実行される。しかし、メモリアクセス単位は単一のメモリページのままであり、一方のメモリページのみに入力書き込みデータで書き込まれ、他方のメモリページはその内容がリフレッシュされるだけである。メモリデータのアクセス単位に基づいてタイル内で実行されるメモリ動作についての本説明は、同じタイル内の他のメモリページ上で実行される追加の補助的メモリ動作を排除するものではない。

【0147】

また、上述した実施形態では、各タイルのタイルベースのサポート回路またはモジュール制御回路（ＣｕＡ）は、ストレージトランジスタのアレイが形成された半導体基板内またはその上に形成するものとして説明した。別の実施形態では、モジュール制御回路（ＣｕＡ）は、ストレージトランジスタが形成された半導体基板とは異なる別の半導体基板上に形成してもよい。このような構成では、ストレージトランジスタのメモリアレイは、第１の半導体ダイ上に形成され、ストレージトランジスタの各アレイのモジュール制御回路は、第２の半導体ダイ上に形成される。メモリ装置は、第１の半導体ダイを第２の半導体ダイに電気的及び機械的に接続することによって形成され、各メモリアレイ及び関連するモジュール制御回路がメモリ装置内にタイルを形成し、メモリ装置は、第１の半導体ダイ及び第２の半導体ダイの接合によって形成されたタイルのアレイを含む。モジュール制御回路及び関連するメモリアレイを含むタイルは、外部のメモリコントローラによって個別にアドレス指定することができる。

【0148】

例えば、図９のタイル２０１は、メモリアレイ部分２１０が第１の半導体ダイ上に形成され、モジュール制御回路が第２の半導体ダイ上に形成された２つの半導体ダイによって形成してもよい。第２の半導体ダイは、メモリアレイ部分２１０の下側（または底部）または上側に形成された相互接続構造体を介して第１の半導体ダイに接合され得る。例えば、相互接続構造体は、ハイブリッド結合であってもよい。メモリアレイ部分及びモジュール制御回路を別々の半導体ダイ上に形成すると、製造プロセスをメモリ回路及び制御回路に対して別々に最適化することを可能にするという有益な効果が得られる。

【0149】

いくつかの実施形態では、各モジュール制御回路の回路は、第１の半導体ダイ内のストレージトランジスタのメモリアレイの下または上に形成された制御回路の一部と、第２の半導体ダイ内に形成された残りの制御回路とに分割してもよい。例えば、各タイルのビット線セレクタ回路／ドライバ回路は、各メモリアレイの下の第１の半導体ダイの半導体基板内または上に形成してもよい。あるいは、別の例では、各タイルのビット線セレクタ回路／ドライバ回路は、それぞれのメモリアレイの上（半導体基板の反対側）に垂直薄膜トランジスタとして形成してもよい。この態様では、第１の半導体ダイは、第２の半導体ダイへのグローバルビット線接続を提供するだけでよい。このような構成により、本発明のメモリ装置は、モジュール制御回路を有するストレージトランジスタのタイルのアレイを提供するように、様々な方法で構成することができる。メモリ装置は、モノリシック半導体ダイ上に形成してもよいし、メモリ回路とサポート回路との間の製造プロセスの最適化を可能にするためにマルチダイ構成で形成してもよい。モノリシックに形成してもマルチダイ構成で形成しても、モジュール制御回路及び関連するメモリアレイを含むメモリタイルは、外部のメモリコントローラによって個別にアドレス指定することができる。

【0150】

この詳細な説明では、或る実施形態において説明されたプロセスステップは、別の実施形態において明示的に記載されていなくても、別の実施形態において用いることができる。本明細書において２以上の定義されたステップを含む方法について言及する場合、文脈が指示するか、または特定の指示が本明細書において別途提供されない限り、定義されたステップは、任意の順序で、または同時に実施することができる。さらに、文脈が指示するか、または明示的な指示が別途提供されない限り、本方法は、定義されたいずれかのステップの前、定義された２つのステップの間、または定義されたすべてのステップの後に実施される１以上の他のステップを含むこともできる。

【0151】

この詳細な説明では、本発明の様々な実施形態または実施例は、プロセス、装置、システム、及び物質の組成物など、様々な形で実施することができる。本発明の１以上の実施形態の詳細な説明が、本発明の原理を説明する添付の図面と共に、上記に提供された。本発明はこのような実施形態に関連して説明したが、本発明はいかなる実施形態にも限定されない。本発明の範囲内で様々な変更及び変形が可能である。本発明の範囲は、添付の特許請求の範囲によってのみ限定され、本発明は、様々な代替形態、変更形態、及び等価物を包含する。本発明の完全な理解を提供するために、多数の具体的な詳細が本明細書に記載されている。これらの詳細は例示の目的で提供されたものであり、本発明は、これらの具体的な詳細の一部または全部がなくても、特許請求の範囲に従って実施することができる。明瞭にするために、本発明に関連する技術分野で公知の技術的事項は、本発明を不必要に不明瞭にしないように、詳細に記載されていない。本発明は、添付の特許請求の範囲によって定義される。

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【手続補正書】

【提出日】2024-05-24

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリ装置であって、
メモリ回路の複数のタイルであって、前記各タイルは、モジュール制御回路に電気的に接続され、前記モジュール制御回路によって動作される、物理的に分離されたストレージトランジスタのアレイであるメモリアレイを含み、前記メモリアレイは、前記ストレージトランジスタの複数のメモリページに構成されたストレージトランジスタの３次元アレイを有し、前記各ストレージトランジスタは、ワード線及びビット線によってアクセスされ、前記モジュール制御回路は、前記メモリアレイと通信して、前記ストレージトランジスタの１以上のメモリページ上でメモリ動作を実行する、該タイルを備え、
前記各タイルは、前記タイルに対して指定されたメモリアクセスコマンドに応答して、前記メモリアレイ内の前記ストレージトランジスタのメモリページ単位でメモリ動作を実行するために、関連する前記モジュール制御回路によって個別にアドレス指定され、互いに独立して動作するように構成可能であり、
前記メモリ回路の２以上のランダムにアドレス指定された前記タイルは、重複するメモリ動作を同時に実行するように構成可能である、メモリ装置。

【請求項2】

請求項１に記載のメモリ装置であって、
前記メモリ回路の前記複数のタイルは、半導体基板上に形成され、
前記各タイルは、前記半導体基板の平面の上に形成された前記物理的に分離されたストレージトランジスタのアレイと、前記半導体基板上または前記半導体基板内の前記メモリアレイの下に形成された前記モジュール制御回路とを含む、メモリ装置。

【請求項3】

請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルは、第１の半導体ダイ上に形成された複数の前記物理的に分離されたストレージトランジスタのアレイと、第２の半導体ダイ上に形成された前記ストレージトランジスタのアレイのための対応するモジュール制御回路とを含み、
前記第１の半導体ダイは、前記第２の半導体ダイに電気的及び機械的に接続され、それにより、前記各メモリアレイと、関連するモジュール制御回路とが前記メモリ装置のタイルを形成する、メモリ装置。

【請求項4】

請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルは、複数の前記物理的に分離されたストレージトランジスタのアレイと、第１の半導体ダイ上に形成された前記モジュール制御回路の少なくとも一部と、第２の半導体ダイ上に形成された前記ストレージトランジスタのアレイのための残りの対応するモジュール制御回路とを含み、
前記第１の半導体ダイは、前記第２の半導体ダイに電気的及び機械的に接続され、それにより、前記モジュール制御回路の一部を有する各メモリアレイと、関連するモジュール制御回路とが、前記メモリ装置のタイルを形成する、メモリ装置。

【請求項5】

請求項１に記載のメモリ装置であって、
前記各メモリアクセスコマンドは、メモリデータのアクセス単位に基づいており、
前記アクセス単位は、メモリページであり、
前記タイルの前記モジュール制御回路は、前記タイルに指定された前記各メモリアクセスコマンドに応答して、前記ストレージトランジスタのメモリページ上でメモリ動作を実行する、メモリ装置。

【請求項6】

請求項５に記載のメモリ装置であって、
前記メモリデータのアクセス単位は、５１２ビットを含み、
前記ストレージトランジスタのメモリページは、５１２個のストレージトランジスタを含む、メモリ装置。

【請求項7】

請求項１に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、前記３次元アレイ内に配置されたストレージトランジスタと、該ストレージトランジスタを前記モジュール制御回路に接続する１以上の階段構造体とを含む、メモリ装置。

【請求項8】

請求項７に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、ランダムにアクセス可能なストレージトランジスタのＮＯＲ型メモリストリングの３次元アレイを含み、
前記１以上の階段構造体は、前記ＮＯＲ型メモリストリングのビット線を前記モジュール制御回路に接続する、メモリ装置。

【請求項9】

請求項８に記載のメモリ装置であって、
前記各メモリアレイにおいて、各ワード線は、第１の数のメモリページを活性化し、
前記モジュール制御回路は、前記ストレージトランジスタの第１のメモリページに関連するビット線を選択し、前記メモリアクセスコマンドに応答してメモリ動作を実行する、メモリ装置。

【請求項10】

請求項１に記載のメモリ装置であって、
前記メモリ回路の複数のタイルの各々は、準揮発性メモリ回路を含む、メモリ装置。

【請求項11】

請求項１０に記載のメモリ装置であって、
前記各メモリアレイ内の前記準揮発性メモリ回路の前記ストレージトランジスタは、１０分以上の間隔でリフレッシュされる、メモリ装置。

【請求項12】

請求項１０に記載のメモリ装置であって、
前記各メモリアレイ内の前記ストレージトランジスタは、それぞれ、直接トンネリング技術によってプログラム可能なストレージ材料を含む、メモリ装置。

【請求項13】

請求項１０に記載のメモリ装置であって、
各メモリアレイ内の前記ストレージトランジスタは、それぞれ、強誘電体ストレージトランジスタを含む、メモリ装置。

【請求項14】

請求項８に記載のメモリ装置であって、
前記ＮＯＲ型メモリストリングの３次元アレイは、第１の方向に並列に配置され、かつ第２の方向に複数の層に積層され、
前記各ＮＯＲ型メモリストリングは、共通ソース線及び共通ドレイン線を共有する複数のストレージトランジスタを含み、
前記ＮＯＲ型メモリストリングの各層は、第３の方向に沿って延び、
前記ＮＯＲ型メモリストリングのアレイは、
（ｉ）前記ＮＯＲ型メモリストリングの互いに隣接するスタック間に形成された複数のローカルワード線構造体と、
（ｉｉ）前記３次元アレイの上に形成され、前記第１の方向に延びる複数のワード線であって、各ワード線は、前記ローカルワード線構造体のそれぞれのサブセットに接続される、該複数のワード線と、をさらに含み、
前記各ストレージトランジスタは、前記各ＮＯＲ型メモリストリングと前記各ローカルワード線構造との接点に形成され、
前記各ストレージトランジスタは、（ｉ）共通ソース層と共通ドレイン層との間に形成されたチャネル領域と、（ｉｉ）ゲート誘電体層と、（ｉｉｉ）ゲート導体としての前記ローカルワード線構造体とを含む、メモリ装置。

【請求項15】

請求項１４に記載のメモリ装置であって、
前記各モジュール制御回路は、それに関連するメモリアレイと前記第１の方向及び前記第３の方向において同じ寸法を有する、メモリ装置。

【請求項16】

請求項１に記載のメモリ装置であって、
前記複数のタイルの前記モジュール制御回路は、別の半導体基板上に形成されたメモリコントローラ集積回路と相互作用し、
前記タイル内の前記各モジュール制御回路は、前記タイルに指定された前記メモリアクセスコマンドを、該コマンドに関連付けられたメモリアドレスと共に受信し、
前記メモリアドレスは、前記メモリアクセスコマンドによって指定されたメモリ動作を実行するための前記メモリアレイ内の１つのメモリページを指定する、メモリ装置。

【請求項17】

請求項１６に記載のメモリ装置であって、
前記各メモリアクセスコマンドは、読み出し、書き込み、及びリフレッシュの動作を含むメモリ動作を指定し、
前記メモリアクセスコマンドは、書き込み動作コマンドと共に書き込みデータを提供する、メモリ装置。

【請求項18】

請求項１６に記載のメモリ装置であって、
前記各タイル内の前記各物理的に分離されたメモリアレイは、ランダムにアクセス可能なストレージトランジスタのＮＯＲ型メモリストリングの３次元アレイを含み、
前記ＮＯＲ型メモリストリングのビット線を前記モジュール制御回路に接続する前記１以上の階段構造、及び前記複数のタイル内の各モジュール制御回路は、前記各タイルに対して複製された完全な制御回路である、メモリ装置。

【請求項19】

請求項７に記載のメモリ装置であって、
前記各モジュール制御回路は、
前記階段構造体を介して前記メモリアレイの前記ビット線に接続され、前記メモリアクセスコマンドによって指定されたメモリ動作に応答して、メモリアドレス及び駆動バイアス電圧によって指定されたメモリページのビット線を選択する、ビット線ドライバ回路と、
前記メモリアレイのワード線を選択し、前記ストレージトランジスタの第１の数のメモリページを活性化するように接続されたワード線ドライバ回路と、を含み、
前記ビット線ドライバ回路は、前記メモリアレイの前記階段構造体の下の前記モジュール制御回路の一部に配置され、
前記ワード線ドライバ回路は、前記モジュール制御回路の中央部に配置される、メモリ装置。

【請求項20】

請求項１９に記載のメモリ装置であって、
前記指定されたタイルの前記モジュール制御回路は、前記メモリアクセスコマンドに関連付けられたメモリアドレスに応答して、前記ワード線ドライバ回路を介して前記メモリアレイ内の前記ワード線のうちの１つを選択して、前記第１の数のメモリページをアクティブにし、
前記モジュール制御回路は、さらに、前記第１の数のアクティブ化されたメモリページから１つのメモリページのビット線を選択して、前記関連付けられたメモリアクセスコマンドによって示されるメモリ動作を実行する、メモリ装置。

【請求項21】

請求項１９に記載のメモリ装置であって、
前記タイル内の前記各モジュール制御回路は、前記メモリアクセスコマンドをデコードし、該コマンドによって指定されたメモリ動作を実行するために、前記タイルの前記メモリアレイでメモリ動作シーケンスを実行するプロセッサユニットを含むタイル論理回路をさらに備え、
前記タイル論理回路は、前記各メモリアクセスコマンドのメモリ動作シーケンスを実行するとともに、前記メモリ動作シーケンスを実行するためのタイミングシーケンスを制御するための制御信号を生成する、メモリ装置。

【請求項22】

請求項１９に記載のメモリ装置であって、
前記タイル内の前記各モジュール制御回路は、前記メモリアクセスコマンドに応答して前記選択されたビット線をセンシングまたは駆動するために、前記ビット線ドライバ回路の前記選択されたビット線に対するセンスアンプ回路をさらに備え、
前記センスアンプ回路は、第２の数のセンスアンプを含み、
前記第２の数は、前記メモリアクセスコマンドに関連するメモリデータのアクセス単位内のデータビットの数に等しく、
前記アクセス単位は、メモリページに等しい、メモリ装置。

【請求項23】

請求項２２に記載のメモリ装置であって、
前記タイル内の前記各モジュール制御回路は、読み出し動作に応答して前記メモリアレイから取り出された読み出しデータを格納し、書き込み動作に応答して前記メモリアレイに格納されるべき書き込みデータを格納する複数のデータラッチをさらに備える、メモリ装置。

【国際調査報告】