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特表2024-542615フル・ボトム・アイソレーションを伴うナノシート・エピタキシ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】フル・ボトム・アイソレーションを伴うナノシート・エピタキシ
(51)【国際特許分類】
H01L 29/786 20060101AFI20241108BHJP
H01L 21/8238 20060101ALI20241108BHJP
H01L 27/088 20060101ALI20241108BHJP
H01L 21/336 20060101ALI20241108BHJP
H01L 29/423 20060101ALI20241108BHJP
【ＦＩ】
H01L29/78 618C
H01L27/092 C
H01L27/088 331E
H01L29/78 617K
H01L29/78 616T
H01L29/78 616J
H01L29/58 G
H01L29/78 301G
H01L29/78 301R
H01L29/78 301Y
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024531604
(86)(22)【出願日】2022-11-23
(85)【翻訳文提出日】2024-05-28
(86)【国際出願番号】 EP2022082962
(87)【国際公開番号】W WO2023099305
(87)【国際公開日】2023-06-08
(31)【優先権主張番号】17/457,448
(32)【優先日】2021-12-03
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】フロウギアー、ジュリアン
(72)【発明者】
【氏名】グリーン、アンドリュー
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】ユ、ラン
(72)【発明者】
【氏名】モンタニーニ、ピエトロ
【テーマコード（参考）】
4M104
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5F110
5F140
【Ｆターム（参考）】
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(57)【要約】
半導体チャネル層の周りを包むゲート・スタック材料によって分離された、垂直に一列に並べられ積み重ねられた半導体チャネル層、半導体チャネル層に隣接した高濃度にドープされたｐ型電界効果トランジスタ（ｐ－ＦＥＴ）ソース・ドレイン・エピタキシ領域であって、ｐ－ＦＥＴソース・ドレイン・エピタキシ領域の水平な下の方の表面が、非ドープ・シリコン・エピタキシの水平な上の方の表面に隣接した、高濃度にドープされたｐ－ＦＥＴソース・ドレイン・エピタキシ領域。垂直に一列に並べられ積み重ねられた犠牲チャネルと半導体チャネルとの交代層をそれぞれ含む、基板上のナノシート層の第１のスタック、第２のスタック、および第３のスタックを形成すること、第１のスタックにわたる第１の犠牲ゲート、第２のスタックにわたる第２の犠牲ゲート、および第３のスタックにわたる第３の犠牲ゲートを形成すること、第１のスタックと第２のスタックとの間、および第２のスタックと第３のスタックとの間に非ドープ・シリコン・エピタキシを形成すること。
【特許請求の範囲】
【請求項1】
半導体ゲートオールアラウンド・デバイスであって、垂直に一列に並べられ積み重ねられた半導体チャネル層であって、前記半導体チャネル層の周りを包むゲート・スタック材料によって互いに分離された、半導体チャネル層と、
前記半導体チャネル層に隣接した高濃度にドープされたｐ型電界効果トランジスタ（ｐ－ＦＥＴ）ソース・ドレイン・エピタキシ領域であって、前記ｐ－ＦＥＴソース・ドレイン・エピタキシ領域の水平な下の方の表面が、非ドープ・シリコン・エピタキシの水平な上の方の表面に隣接した、高濃度にドープされたｐ－ＦＥＴソース・ドレイン・エピタキシ領域と
を含む、半導体ゲートオールアラウンド・デバイス。
【請求項2】
前記非ドープ・シリコン・エピタキシの下および前記半導体チャネル層の下に一列に並べられたボトム・アイソレーション領域をさらに備える、請求項１に記載の半導体ゲートオールアラウンド・デバイス。
【請求項3】
半導体チャネル層の第２のセットに隣接した高濃度にドープされたｎ型電界効果トランジスタ（ｎ－ＦＥＴ）ソース・ドレイン・エピタキシ・ドープ領域であって、前記ｎ－ＦＥＴソース－ドレイン・エピタキシ領域の水平な下の方の表面が、前記非ドープ・シリコン・エピタキシの前記水平な上の方の表面に隣接した、高濃度にドープされたｎ型電界効果トランジスタ（ｎ－ＦＥＴ）ソース・ドレイン・エピタキシ・ドープ領域をさらに備える、請求項１に記載の半導体ゲートオールアラウンド・デバイス。
【請求項4】
前記非ドープ・シリコン・エピタキシの上の方の水平面が、前記半導体チャネル層の最下部のチャネル層の下の方の水平面より下にある、請求項１に記載の半導体ゲートオールアラウンド・デバイス。
【請求項5】
前記ゲート・スタック材料を囲むインナー・スペーサであって、前記ゲート・スタック材料が、前記半導体チャネル層の周りを包み、前記高濃度にドープされたソース・ドレイン・エピタキシ領域に隣接した、インナー・スペーサをさらに備える、請求項１に記載の半導体ゲートオールアラウンド・デバイス。
【請求項6】
半導体チャネル層のそれぞれが、各半導体チャネル層の外側部分に沿って広くなる高さ、および各チャネル層の中心部分に沿って薄くなる高さを有し、前記中心部分が、前記ゲート・スタック材料と一列に並べられる、請求項１に記載の半導体ゲートオールアラウンド・デバイス。
【請求項7】
半導体デバイスであって、垂直に一列に並べられ積み重ねられた半導体チャネル層の第１のセットと
半導体チャネル層の前記第１のセットに隣接した高濃度にドープされたｐ型電界効果トランジスタ（ｐ－ＦＥＴ）ソース・ドレイン・エピタキシ領域であって、前記ｐ－ＦＥＴソース・ドレイン・エピタキシ領域の水平な下の方の表面が、非ドープ・シリコン・エピタキシの水平な上の方の表面に隣接した、高濃度にドープされたｐ－ＦＥＴソース・ドレイン・エピタキシ領域と、
半導体チャネル層の第２のセットに隣接した高濃度にドープされたｎ型電界効果トランジスタ（ｎ－ＦＥＴ）ソース・ドレイン・エピタキシ・ドープ領域であって、前記ｎ－ＦＥＴソース－ドレイン・エピタキシ領域の水平な下の方の表面が、前記非ドープ・シリコン・エピタキシの前記水平な上の方の表面に隣接した、高濃度にドープされたｎ－ＦＥＴソース・ドレイン・エピタキシ・ドープ領域と
を備える、半導体デバイス。
【請求項8】
前記非ドープ・シリコン・エピタキシの下および前記半導体チャネル層の下に一列に並べられたボトム・アイソレーション領域をさらに備える、請求項７に記載の半導体デバイス。
【請求項9】
前記非ドープ・シリコン・エピタキシの上の方の水平面が、前記半導体チャネル層の最下部のチャネル層の下の方の水平面より下にある、請求項７に記載の半導体デバイス。
【請求項10】
ゲート・スタック材料を囲むインナー・スペーサであって、前記ゲート・スタック材料が、前記半導体チャネル層の周りを包み、前記高濃度にドープされたｐ－ＦＥＴソース・ドレイン・エピタキシ領域に隣接した、インナー・スペーサをさらに備える、請求項７に記載の半導体デバイス。
【請求項11】
半導体チャネル層のそれぞれが、各半導体チャネル層の外側部分に沿って広くなる高さ、および各チャネル層の中心部分に沿って薄くなる高さを有し、前記中心部分が、前記ゲート・スタック材料と一列に並べられる、請求項１０に記載の半導体デバイス。
【請求項12】
伝導性トレンチ接点の下面が、前記ソース・ドレイン・エピタキシ領域の一部分の上面に隣接した、請求項７に記載の半導体デバイス。
【請求項13】
方法であって、基板上のナノシート層の第１のスタック、前記基板上のナノシート層の第２のスタック、および前記基板上のナノシート層の第３のスタックを形成することであって、ナノシート層の前記第１のスタック、前記第２のスタック、および前記第３のスタックが、垂直に一列に並べられ積み重ねられた犠牲チャネルと半導体チャネルとの交代層をそれぞれ含む、形成することと、
ナノシート層の前記第１のスタックにわたる第１の犠牲ゲート、ナノシート層の前記第２のスタックにわたる第２の犠牲ゲート、およびナノシート層の前記第３のスタックにわたる第３の犠牲ゲートを形成することと、
ナノシート層の前記第１のスタックと前記第２のスタックとの間、およびナノシート層の前記第２のスタックと前記第３のスタックとの間に非ドープ・シリコン・エピタキシを形成することと
を含む、方法。
【請求項14】
ナノシート層の前記第１のスタックと前記第２のスタックとの間、およびナノシート層の前記第２のスタックと前記第３のスタックとの間に前記非ドープ・シリコン・エピタキシを形成した後、ナノシート層の前記第１のスタック、第２のスタック、および第３のスタックの下、ならびに前記非ドープ・シリコン・エピタキシの下の犠牲エピタキシャル層を、連続的なボトム・ジエレクトリック・アイソレーションと置き換えること
をさらに含む、請求項１３に記載の方法。
【請求項15】
ナノシート層の前記第１のスタックと前記第２のスタックとの間の前記非ドープ・シリコン・エピタキシの一部分を、高濃度にドープされたｐ型電界効果トランジスタ（ｐ－ＦＥＴ）ソース・ドレイン・エピタキシ領域と置き換えることと、ナノシート層の前記第２のスタックと前記第３のスタックとの間の前記非ドープ・シリコン・エピタキシの一部分を、高濃度にドープされたｎ型電界効果トランジスタ（ｎ－ＦＥＴ）ソース・ドレイン・エピタキシ領域と置き換えることと
をさらに含む、請求項１４に記載の方法。
【請求項16】
前記第１、第２、および第３の犠牲ゲートを、第１、第２、および第３のゲート・スタックと置き換えることをさらに含む、請求項１３に記載の方法。
【請求項17】
ナノシート層の前記第１のスタックと前記第２のスタックとの間、およびナノシート層の前記第２のスタックと前記第３のスタックとの間に前記非ドープ・シリコン・エピタキシを形成した後、ナノシート層の前記第１のスタックおよび第２のスタックの下、ならびにナノシート層の前記第１のスタックと前記第２のスタックとの間の前記非ドープ・シリコン・エピタキシの下にある犠牲エピタキシャル層を、第１の連続的なボトム・ジエレクトリック・アイソレーションと置き換えることと、
ナノシート層の前記第３のスタックの下、およびナノシート層の前記第２のスタックと前記第３のスタックとの間の前記非ドープ・シリコン・エピタキシの下にある犠牲エピタキシャル層を、第２の連続的なボトム・ジエレクトリック・アイソレーションと置き換えることと
をさらに含む、請求項１３に記載の方法。
【請求項18】
ナノシート層の前記第１のスタックと前記第２のスタックとの間の前記非ドープ・シリコン・エピタキシを、高濃度にドープされたｐ型電界効果トランジスタ（ｐ－ＦＥＴ）ソース・ドレイン・エピタキシ領域と置き換えることと、ナノシート層の前記第２のスタックと前記第３のスタックとの間の前記非ドープ・シリコン・エピタキシの一部分を、高濃度にドープされたｎ型電界効果トランジスタ（ｎ－ＦＥＴ）ソース・ドレイン・エピタキシ領域と置き換えることと
をさらに含む、請求項１７に記載の方法。
【請求項19】
前記非ドープ・シリコン・エピタキシの上の方の水平面が、ナノシート層の前記第１のスタックの最下部のチャネル層の下の方の水平面より下にある、請求項１３に記載の方法。
【請求項20】
ゲート・スタック材料を囲むインナー・スペーサであって、前記ゲート・スタック材料が、ナノシート層の前記第１のスタックの前記半導体チャネル層の周りを包み、前記高濃度にドープされたｐ－ＦＥＴソース・ドレイン・エピタキシ領域に隣接した、インナー・スペーサをさらに備える、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体製造の分野に関し、より詳細には、改善されたナノシート・エピタキシおよびフル・ボトム・アイソレーションを伴うゲートオールアラウンド・ナノシート電界効果トランジスタの製作に関する。
【背景技術】
【0002】
中央処理ユニット（以下「ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ」）、メモリ、ストレージ・デバイスなど、先進的な集積回路（以下「ＩＣ：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ」）の一部としての電界効果トランジスタ（以下「ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ」）のために、相補型金属酸化膜半導体（ＣＭＯＳ）技術が一般に使用される。トランジスタ・デバイスの寸法を低減させるという需要が続くと同時に、ＦＥＴデバイスの性能を維持しつつ、低減されたＦＥＴデバイスのフットプリントを達成するのにナノシートＦＥＴが役立つ。ナノシートＦＥＴは、２つのソース・ドレイン・エピタキシャル領域の間に広がる複数のナノシートを含む。デバイスは、ゲートがナノシート・チャネルの少なくとも一部分を囲むゲートオールアラウンド・トランジスタでもよい。
【0003】
ゲート長が１２ナノメートル以下に近づくにつれて、最適な電気的性能のために、基板からのソースおよびドレイン・エピタキシのボトム・ジエレクトリック・アイソレーションが要求される。
【発明の概要】
【0004】
本発明の態様によれば、ゲートオールアラウンド・デバイスが提供される。ゲートオールアラウンド・デバイスは、垂直に一列に並べられ積み重ねられた半導体チャネル層であって、半導体チャネル層の周りを包むゲート・スタック材料によって互いに分離された、半導体チャネル層と、半導体チャネル層に隣接した高濃度にドープされたｐ型電界効果トランジスタ（ｐ－ＦＥＴ：ｐ－ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）ソース・ドレイン・エピタキシ領域であって、ｐ－ＦＥＴソース・ドレイン・エピタキシ領域の水平な下の方の表面が、非ドープ・シリコン・エピタキシの水平な上の方の表面に隣接した、高濃度にドープされたｐ－ＦＥＴソース・ドレイン・エピタキシ領域とを含む。
【0005】
本発明の別の態様によれば、半導体デバイスが提供される。半導体デバイスは、垂直に一列に並べられ積み重ねられた半導体チャネル層の第１のセットと、半導体チャネル層の第１のセットに隣接した高濃度にドープされたｐ型電界効果トランジスタ（ｐ－ＦＥＴ）ソース・ドレイン・エピタキシ領域であって、ｐ－ＦＥＴソース・ドレイン・エピタキシ領域の水平な下の方の表面が、非ドープ・シリコン・エピタキシの水平な上の方の表面に隣接した、高濃度にドープされたｐ－ＦＥＴソース・ドレイン・エピタキシ領域と、半導体チャネル層の第２のセットに隣接した高濃度にドープされたｎ型電界効果トランジスタ（ｎ－ＦＥＴ：ｎ－ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）ソース・ドレイン・エピタキシ・ドープ領域であって、ｎ－ＦＥＴソース－ドレイン・エピタキシ領域の水平な下の方の表面が、非ドープ・シリコン・エピタキシの水平な上の方の表面に隣接した、高濃度にドープされたｎ－ＦＥＴソース・ドレイン・エピタキシ・ドープ領域とを含む。
【0006】
本発明の別の態様によれば、方法が提供される。方法は、基板上のナノシート層の第１のスタック、基板上のナノシート層の第２のスタック、および基板上のナノシート層の第３のスタックを形成することであって、ナノシート層の第１のスタック、第２のスタック、および第３のスタックが、垂直に一列に並べられ積み重ねられた犠牲チャネルと半導体チャネルとの交代層をそれぞれ含む、形成することと、ナノシート層の第１のスタックにわたる第１の犠牲ゲート、ナノシート層の第２のスタックにわたる第２の犠牲ゲート、およびナノシート層の第３のスタックにわたる第３の犠牲ゲートを形成することと、ナノシート層の第１のスタックと第２のスタックとの間、およびナノシート層の第２のスタックと第３のスタックとの間に非ドープ・シリコン・エピタキシを形成することとを含む。
【0007】
本発明のこれらおよび他の目的、特徴、および利点は、添付の図面と共に読まれるべきである本発明の例証的実施形態の以下の詳細な説明から明らかになるであろう。例証は、当業者が詳細な説明と併用して本発明を理解しやすくする際に明瞭にするためのものであるので、図面の様々な特徴は一定の比率ではない。
【図面の簡単な説明】
【0008】
【図1】例示的実施形態による、製作の中間段階における半導体構造の上面図である。
【図5】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、ならびにナノシート・スタック、シャロー・トレンチ・アイソレーション、および犠牲ゲートの形成の図である。
【図6】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、ならびにナノシート・スタック、シャロー・トレンチ・アイソレーション、および犠牲ゲートの形成の図である。
【図7】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、ならびにナノシート・スタック、シャロー・トレンチ・アイソレーション、および犠牲ゲートの形成の図である。
【図8】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびスペーサの形成の図である。
【図9】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびスペーサの形成の図である。
【図10】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、およびスペーサの形成の図である。
【図11】切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびナノシート・スタック内のソース・ドレイン・トレンチの形成の図である。
【図12】切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびナノシート・スタック内のソース・ドレイン・トレンチの形成の図である。
【図13】切断線Ｙ－Ｙに沿った半導体構造の断面図、およびナノシート・スタック内のソース・ドレイン・トレンチの形成の図である。
【図14】切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびインナー・スペーサの形成の図である。
【図15】切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびインナー・スペーサの形成の図である。
【図16】切断線Ｙ－Ｙに沿った半導体構造の断面図、およびインナー・スペーサの形成の図である。
【図17】切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、および非ドープ・シリコン・エピタキシの形成の図である。
【図18】切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、および非ドープ・シリコン・エピタキシの形成の図である。
【図19】切断線Ｙ－Ｙに沿った半導体構造の断面図、および非ドープ・シリコン・エピタキシの形成の図である。
【図20】切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびシャロー・トレンチ・アイソレーション領域をくぼませた図である。
【図21】切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびシャロー・トレンチ・アイソレーション領域をくぼませた図である。
【図22】切断線Ｙ－Ｙに沿った半導体構造の断面図、およびシャロー・トレンチ・アイソレーション領域をくぼませた図である。
【図23】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、および犠牲エピタキシャル層の除去の図である。
【図24】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、および犠牲エピタキシャル層の除去の図である。
【図25】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、および犠牲エピタキシャル層の除去の図である。
【図26】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびボトム・ジエレクトリック・アイソレーションの形成の図である。
【図27】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびボトム・ジエレクトリック・アイソレーションの形成の図である。
【図28】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、およびボトム・ジエレクトリック・アイソレーションの形成の図である。
【図29】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびエッチング・ストップ・ライナの形成の図である。
【図30】例示的実施形態による、切断線Ｘ２－Ｘ２沿った半導体構造の断面図、およびエッチング・ストップ・ライナの形成の図である。
【図31】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、およびエッチング・ストップ・ライナの形成の図である。
【図32】例示的実施形態による、半導体の断面図、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、および第１の有機平坦化層の形成の図である。
【図33】例示的実施形態による、半導体の断面図、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、および第１の有機平坦化層の形成の図である。
【図34】例示的実施形態による、半導体の断面図、切断線Ｙ－Ｙに沿った半導体構造の断面図、および第１の有機平坦化層の形成の図である。
【図35】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびｐ－ＦＥＴソース・ドレイン・トレンチの形成の図である。
【図36】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびｐ－ＦＥＴソース・ドレイン・トレンチの形成の図である。
【図37】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、およびｐ－ＦＥＴソース・ドレイン・トレンチの形成の図である。
【図38】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびｐ－ＦＥＴソース・ドレイン・エピタキシの形成の図である。
【図39】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびｐ－ＦＥＴソース・ドレイン・エピタキシの形成の図である。
【図40】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、およびｐ－ＦＥＴソース・ドレイン・エピタキシの形成の図である。
【図41】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびｎ－ＦＥＴソース・ドレイン・エピタキシの形成の図である。
【図42】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、およびｎ－ＦＥＴソース・ドレイン・エピタキシの形成の図である。
【図43】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、およびｎ－ＦＥＴソース・ドレイン・エピタキシの形成の図である。
【図44】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、ならびに、層間絶縁膜の形成、ならびにゲート・ハード・マスク、犠牲ゲート、および犠牲サスペンション層（ｓａｃｒｉｆｉｃｉａｌ ｓｕｓｐｅｎｓｉｏｎ ｌａｙｅｒ）の除去の図である。
【図45】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、ならびに、層間絶縁膜の形成、ならびにゲート・ハード・マスク、犠牲ゲート、および犠牲サスペンション層の除去の図である。
【図46】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、ならびに、層間絶縁膜の形成、ならびにゲート・ハード・マスク、犠牲ゲート、および犠牲サスペンション層の除去の図である。
【図47】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、および選択エッチングの図である。
【図48】例示的実施形態による、切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、および選択エッチングの図である。
【図49】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、および選択エッチングの図である。
【図50】例示的実施形態による、切断線Ｘ１－Ｘ１に沿った半導体構造の断面図、およびゲート・スタックの形成の図である。
【図51】例示的実施形態による、切断線Ｘ２－Ｘ２沿った半導体構造の断面図、およびゲート・スタックの形成の図である。
【図52】例示的実施形態による、切断線Ｙ－Ｙに沿った半導体構造の断面図、およびゲート・スタックの形成の図である。
【図53】切断線Ｘ１－Ｘ１、に沿った半導体構造の断面図、および代替実施形態の図である。
【図54】切断線Ｘ２－Ｘ２に沿った半導体構造の断面図、および代替実施形態の図である。
【図55】切断線Ｙ－Ｙに沿った半導体構造の断面図、および代替実施形態の図である。
【発明を実施するための形態】
【0009】
例証の簡潔さおよび明瞭さのために、図に示された要素は、必ずしも一定の比率で描かれているわけではないことが理解されよう。例えば、要素のうちのいくつかの寸法は、明瞭さのために他の要素に対して誇張されることがある。さらに、適切と考えられる場合、参照番号は、対応するまたは類似の特徴を指示するために、図の間で繰り返されることがある。
【0010】
特許請求される構造および方法の詳細な実施形態が本明細書で開示されるが、開示の実施形態は、様々な形式で具体化され得る特許請求される構造および方法の例証にすぎないと理解されてもよい。しかし、本発明は、多くの異なる形式で具体化されてもよく、本明細書で説明される例示的実施形態に限定されるような意味にとられるべきではない。本説明では、よく知られた特徴および技法の詳細は、提示の実施形態を不必要に不明瞭にしないように、省略されることもある。
【0011】
「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「１つの実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「１つの例の実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」等への本明細書における言及は、記載の実施形態が、特定の特徴、構造、または特性を含んでもよいが、全ての実施形態が、特定の特徴、構造、または特性を必ずしも含まなくてもよいことを指示する。その上、このような句は、同じ実施形態のことを必ずしも指しているわけではない。さらに、特定の特徴、構造、または特性が実施形態と共に説明されるとき、明示的に記載されていてもいなくても、他の実施形態と共にこのような特徴、構造、または特性に影響することを当業者は知っていると考えられる。
【0012】
層、領域、または基板のような要素が、別の要素の「上（ｏｎ）」または「上（ｏｖｅｒ）」にあると言及されたとき、要素が、直接的に他の要素の上にあることが可能であるか、介在要素がさらに存在し得ることが理解されよう。対照的に、要素が、別の要素の「直接的に上（ｏｎ）」または「直接的に上（ｏｖｅｒ）」にあると言及されたとき、介在要素は存在しない。要素が、別の要素に「接続されている」または「連結されている」と言及されたとき、要素は、他の要素に直接的に接続または連結されていることが可能であるか、介在要素が存在し得ることも理解されよう。対照的に、要素が、別の要素に「直接的に接続されている」または「直接的に連結されている」と言及されたとき、介在要素は存在しない。
【0013】
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で知られたいくつかの処理ステップまたは動作が、提示および例証のために一緒に組み合わされていることがあり、いくつかの事例では、詳細に説明されていないこともある。他の事例では、当技術分野で知られたいくつかの処理ステップまたは動作は、全く説明されていないこともある。以下の説明は、むしろ、本発明の様々な実施形態の明確に区別可能な特徴または要素に焦点を合わされることを理解されたい。
【0014】
ナノシート電界効果トランジスタ（以下「ＦＥＴ」）は、チャネル層と呼ばれるシリコンと、犠牲サスペンション層と呼ばれるシリコン・ゲルマニウムとの交代層から形成されてもよく、これらの層は、その後、ナノシートに形成される。ゲートオールアラウンド構造が、ナノシートのセクションの全ての垂直面および水平な上の方の表面に形成されてもよい。ソース－ドレイン・エピタキシ構造が、ナノシート構造の向かい合う両端に形成されてもよい。
【0015】
本発明は、一般に、半導体製造の分野に関し、より詳細には、フル・ボトム・アイソレーションを伴うナノシート電界効果トランジスタの製作に関する。
【0016】
バルク基板上のナノシートＦＥＴデバイスの場合、ソース・ドレイン・エピタキシは、ナノシート・デバイスのシリコン・チャネル層の側面から、およびまた、基板から、成長する。これは、ナノシートＦＥＴデバイスのゲート領域の下にあるシート下領域を通じたソースからドレインへの寄生漏出（ｐａｒａｓｉｔｉｃ ｓｏｕｒｃｅ－ｔｏ－ｄｒａｉｎ ｌｅａｋａｇｅ）を生じることがあり、これには、寄生漏出の増加など、ナノシートＦＥＴ性能への悪影響がある。
【0017】
基板を通じたソースおよびドレイン・エピタキシ接点の間の、ソースからドレインへの寄生漏出を低減させるために、ソース－ドレイン・エピタキシを基板から絶縁するボトム・ジエレクトリック・アイソレーション（ＢＤＩ：ｂｏｔｔｏｍ ｄｉｅｌｅｃｔｒｉｃ ｉｓｏｌａｔｉｏｎ）が、特に有効ゲート・スタック長１２ｎｍ以下での最適な電気的性能のために要求される。有効ゲート・スタック長は、電流輸送の方向のゲート・スタックの物理距離として定義される（ゲート誘電体の厚さを考慮しない）。例えば、ゲート長１５ｎｍが、有効ゲート長１２ｎｍを有することがある。
【0018】
これは、ソース・ドレイン・エピタキシがチャネル層からのみ成長し、基板から同様に成長するという利点がないという結果になり、チャネル領域、またはナノシートのチャネル層上のひずみ（ｓｔｒａｉｎ）を生成するのを難しくする。
【0019】
典型的には、応力は、基板からのボトムアップ核生成および成長成分を有することによって、ソース・ドレイン・エピタキシ内に生成されることが可能である。しかし、ＢＤＩ層の追加は、このボトムアップ核生成および成長成分を除去し、完全に緩んだソース－ドレイン・エピタキシを生じ、これにより、デバイス性能を低減させることがある。ここで、発明者は、ＢＤＩ層を使用しながらソース・ドレイン・エピタキシに応力を導入する新しい方法を提案する。
【0020】
半導体チャネル層に対する応力は、チャネル内にひずみを生成することによってナノシートＦＥＴの性能を改善して、チャネル内のキャリア移動度を改善し、これにより、デバイス性能を向上させる。ひずみ工学（ｓｔｒａｉｎ ｅｎｇｉｎｅｅｒｉｎｇ）は、キャリアの有効質量、およびしたがって、チャネル領域内の輸送中のキャリア移動度に影響する、チャネル領域内の帯域構造の局所的な修正を可能にする。
【0021】
本発明の１つの実施形態では、非ドープ・シリコン・エピタキシが、スタックされたナノシートの間に形成され、ボトム・ジエレクトリック・アイソレーションが、スタックされたナノシートと、非ドープ・シリコン・エピタキシと、基板との間に形成される。非ドープ・シリコン・エピタキシの一部分が除去され、非ドープ・シリコン・エピタキシの残りの部分が、スタックされたナノシートのチャネル領域と共に、ソース・ドレイン・エピタキシを成長させるために使用される。
【0022】
本発明の１つの実施形態では、犠牲半導体材料と半導体チャネル材料との交代層のスタックされたナノシートが、ナノシート犠牲層の上の基板に形成される。スタックされたナノシートは、ナノシート・スタック、および、各ナノシート・スタックの間に形成されたシャロー・トレンチ・アイソレーションに形成される。犠牲ゲートおよびゲート・ハード・マスクが、ナノシート・スタックと直角をなす方向に形成される。スペーサが、犠牲ゲートおよびゲート・ハード・マスクの向かい合った両側、および犠牲ゲート間のナノシート・スタックの向かい合った両側に形成される。ソース・ドレイン・トレンチが、隣り合う犠牲ゲートと、ゲート・ハード・マスクと、スペーサとの間に形成される。ソース・ドレイン・トレンチは、ナノシート・スタックの垂直に一列に並べられた部分の除去によって形成される。記録のプロセス（ｐｒｏｃｅｓｓ ｏｆ ｒｅｃｏｒｄ）では、ソース・ドレイン・トレンチは、ナノシート犠牲層を露出させることもある。このプロセスでは、新しい特徴として、ナノシート・スタックの一部分がソース・ドレイン・トレンチの下に残り、ナノシート犠牲層、最下部のチャネル層、および、最下部の犠牲半導体材料層の少なくとも一部分は除去されず、犠牲ゲートの間に残る。犠牲サスペンション層のそれぞれの部分はへこませてもよく、インナー・スペーサが、犠牲サスペンション層の両側に形成されてもよい。非ドープ・シリコン・エピタキシが、ナノシート・スタックの間、およびスペーサの間に形成されてもよい。非ドープ・シリコン・エピタキシは、新しい特徴である。シャロー・トレンチ・アイソレーションの一部分が除去され、犠牲エピタキシャル層を露出させてもよい。犠牲エピタキシャル層は、除去されてもよい。犠牲エピタキシャル層が除去された場所にボトム・ジエレクトリック・アイソレーションが形成されてもよい。これは一意の特徴であり、ボトム・ジエレクトリック・アイソレーションは、非ドープ・シリコン・エピタキシの下にある。エッチング・ストップ・ライナが形成されてもよい。第１の有機平坦化層が、構造の一部分に形成され、パターニングされてもよい。エッチング・ストップ・ライナの一部分および非ドープ・エピタキシの一部分は、第１の有機平坦化層によって覆われていない場合、除去されてもよい。ｐ－ＦＥＴソース・ドレイン・エピタキシが、第１の有機平坦化層によって保護されていない犠牲ゲートの間に形成されてもよい。第１の有機平坦化層および残りのエッチング・ストップ・ライナは除去されてもよく、第１の有機平坦化層によって元々保護されていた犠牲ゲートの間にｎ－ＦＥＴソース・ドレイン・エピタキシを形成するために、プロセス・ステップが繰り返される。ｐ－ＦＥＴソース・ドレイン・エピタキシおよびｎ－ＦＥＴソース・ドレイン・エピタキシの両方が、非ドープ・シリコン・エピタキシおよびチャネル層の両方から成長されてもよい。層間絶縁膜が、隣り合う犠牲ゲートと、ゲート・ハード・マスクと、スペーサとの間に形成されてもよい。ゲート・ハード・マスク、犠牲ゲート、および犠牲サスペンション層は、除去されてもよい。選択エッチングが実施されてもよい。ゲート・スタックが、ゲート・ハード・マスク、犠牲ゲート、および犠牲サスペンション層が除去された場所に形成されてもよい。代替実施形態は、ｐ－ＦＥＴソース・ドレイン・エピタキシが第２のボトム・ジエレクトリック・アイソレーションに直接的に接触するという結果になる。
【0023】
本発明の実施形態は、例証的実施形態による、非ドープ・シリコン・エピタキシから、およびスタックされたナノシートのチャネル領域から形成されたソース・ドレイン・エピタキシを伴う、ゲートオールアラウンド・ナノシートを形成する構造および方法を開示し、添付の図面を参照することによって下記で詳細に説明される。
【0024】
ここで図１を参照すると、例示的実施形態による、製作の中間段階における半導体構造１００（以下「構造」）が示されている。図１は、製作の中間段階における構造１００の上面図である。図１の構造１００は形成されてもまたは提供されてもよい。
【0025】
図１の切断線Ｙ－Ｙは、その後形成されるゲート・ラインと平行であり、ソース・ドレイン・エピタキシ領域内の隣り合うゲートの間の中央にある。図１の切断線Ｘ１－Ｘ１および切断線Ｘ２－Ｘ２は互いに平行であり、構造１００のフィンまたはナノシート・スタックの長さに沿った交差線であり、切断線Ｙ－Ｙとそれぞれ直角をなしている。
【0026】
ここで図２、図３、および図４を参照すると、例示的実施形態による構造１０が示されている。図２および図３は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図４は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。
【0027】
構造１００は、基板１１０を含んでもよい。基板１１０は、例えばバルク基板でもよく、例えば、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、および化合物（例えば、ＩＩＩ－ＶおよびＩＩ－ＶＩ）半導体材料など、いくつかの既知の半導体材料のいずれかから作られてもよい。化合物半導体材料の非限定的例は、ヒ化ガリウム、ヒ化インジウム、およびリン化インジウム、またはヒ化インジウム・ガリウムを含む。典型的には、基板１１０は、厚さおよそ数百ミクロンでもよいがこれらに限定されない。他の実施形態では、基板１１０は、埋められた絶縁体層が、ベース基板を一番上の半導体層から分離する、シリコン・オン・インシュレータまたはＳｉＧｅオン・インシュレータなどの層状半導体でもよい。
【0028】
積み重ねられた犠牲半導体材料と半導体チャネル材料との交代層のスタックされたナノシートが、基板１１０に形成されてもよい。限られた数の交代層が描写されているが、任意の数の交代層が形成されてもよいことに留意されたい。
【0029】
犠牲半導体材料と半導体チャネル材料との交代層は、半導体チャネル材料層１１６（以下「チャネル層」）で覆われた、犠牲中断半導体材料層１１４（以下「犠牲サスペンション層」）で覆われた、チャネル層１１６で覆われた、犠牲サスペンション層１１４で覆われた、チャネル層１１６で覆われた、犠牲サスペンション層１１４で覆われた、半導体シード材料層１１３（以下「シード層」）で覆われた、基板１１０上のナノシート犠牲エピタキシャル層１１２（以下「犠牲エピタキシャル層」）を含んでもよい。
【0030】
犠牲エピタキシャル層１１２は、例えば、ゲルマニウム濃度が４５から７０アトミック・パーセントまでのシリコン・ゲルマニウムでもよいが、７０パーセントより大きいパーセンテージおよび４５パーセントより小さいパーセンテージが、使用されてもよい。犠牲エピタキシャル層１１２は、下記に記載のように、既知の堆積技法またはエピタキシャル成長技法を使用して形成されることが可能である。犠牲エピタキシャル層１１２は、下記に記載のように、残りの交代層に対して選択的に、その後除去されることになる。
【0031】
各犠牲サスペンション層１１４は、少なくとも、基板１１０、チャネル層１１６、および犠牲エピタキシャル層１１２の上の部分とは構成物が異なる第１の半導体材料から構成される。１つの実施形態では、各犠牲サスペンション層１１４は、シリコン・ゲルマニウム半導体合金でもよく、５０アトミック・パーセントより小さいゲルマニウム濃度を有してもよい。別の例では、各犠牲サスペンション層１１４は、約１５アトミック・パーセントから約３５アトミック・パーセントまでの範囲のゲルマニウム濃度を有してもよいが、３５パーセントより大きパーセンテージおよび１５パーセントより小さいパーセンテージが使用されてもよい。各犠牲サスペンション層１１４は、下記に記載のように、既知の堆積技法またはエピタキシャル成長技法を使用して形成されることが可能である。
【0032】
各チャネル層１１６は、少なくとも、基板１１０、犠牲サスペンション層１１４、および犠牲エピタキシャル層１１２の上の部分とは構成物が異なる、第２の半導体材料から構成される。各チャネル層１１６は、犠牲サスペンション層１１４の第１の半導体材料とは異なるエッチング速度を有し、犠牲エピタキシャル層１１２とは異なるエッチング速度を有する。犠牲サスペンション層１１４は、犠牲エピタキシャル層１１２とは異なるエッチング速度を有する。第２の半導体材料は、例えば、シリコンであることが可能である。第２の半導体材料は、チャネル層１１６毎に、上記に記載のように、既知の堆積技法またはエピタキシャル成長技法を使用して形成されることが可能である。
【0033】
１つの実施形態では、シード層１１３は、第２の半導体材料から構成されてもよい。
【0034】
１つの実施形態では、犠牲エピタキシャル層１１２は、犠牲サスペンション層１１４と同じ材料でもよく、互いに同じエッチング速度を有するはずである。
【0035】
犠牲エピタキシャル層１１２、シード層、および、犠牲サスペンション層１１４とチャネル層１１６との交代層は、犠牲エピタキシャル層材料、および、第１の半導体材料と第２の半導体材料との交代層の、連続したエピタキシャル成長によって形成されることが可能である。
【0036】
用語「エピタキシャルに成長すること、または堆積させること、あるいはその両方」および「エピタキシャルに成長される、または堆積される、あるいはその両方」は、半導体材料の堆積面上での半導体材料の成長を意味し、成長される半導体材料は、堆積面の半導体材料と同じ結晶特性を有する。エピタキシャル堆積技法では、ソース・ガスによって提供される化学反応体が制御され、システム・パラメータは、堆積させる原子が、表面で動き回るのに十分なエネルギーを有した状態で半導体基板の堆積面に到着し、堆積面の原子の結晶配列に向きを合わせるように、セットされる。したがって、エピタキシャル半導体材料は、エピタキシャル半導体材料が形成される堆積面と同じ結晶特性を有する。
【0037】
様々なエピタキシャル成長技法の例は、例えば、急速熱化学気相堆積（ＲＴＣＶＤ）、低エネルギー・プラズマ堆積（ＬＥＰＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、気圧化学気相堆積（ＡＰＣＶＤ）、および分子線エピタキシ（ＭＢＥ）を含む。エピタキシャル堆積のための温度は、典型的には、およそ５５０℃からおよそ９００℃までの範囲である。典型的には、温度が高ければ高いほど堆積が速くなるが、堆積が速くなると、結晶の欠陥および膜の亀裂を生じることがある。犠牲エピタキシャル層１１２、犠牲サスペンション層１１４、およびチャネル層１１６をそれぞれ提供する第１および第２の半導体材料のエピタキシャル成長は、任意のよく知られた前駆体ガスまたはガス混合物を利用して実施されることが可能である。水素、窒素、ヘリウム、およびアルゴンのようなキャリア・ガスが使用されることが可能である。
【0038】
犠牲エピタキシャル層１１２は、約５ｎｍから約１５ｎｍまでの範囲の厚さを有してもよい。シード層１１３は、約２ｎｍから約５ｎｍまでの範囲の厚さを有してもよい。犠牲サスペンション層１１４は、それぞれ、約５ｎｍから約１２ｎｍまでの範囲の厚さを有してもよく、その一方で、チャネル層１１６は、それぞれ、約５ｎｍから約１２ｎｍまでの範囲の厚さを有してもよい。各犠牲サスペンション層１１４は、各チャネル層１１６の厚さと同じ厚さを有してもまたは異なる厚さを有してもよい。１つの実施形態では、各犠牲サスペンション層１１４は、同一の厚さを有している。１つの実施形態では、各チャネル層１１６は、同一の厚さを有している。
【0039】
ここで図５、図６、および図７を参照すると、例示的実施形態による構造１０が示されている。図５および図６は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図７は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。スタックされたナノシートは、ナノシート・スタックに形成されてもよい。シャロー・トレンチ・アイソレーション領域（以下「ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎ」）１２０が、各ナノシート・スタックの間に形成されてもよい。犠牲ゲート１２２およびゲート・ハード・マスク１２４が形成されてもよい。
【0040】
図７に示されているように、スタックされたナノシートは、ナノシート・スタックに形成されてもよい。ナノシート・スタックは、切断線Ｙ－Ｙと直角、かつ切断線Ｘ１－Ｘ１およびＸ２－Ｘ２に平行の長さを有してもよい。ナノシート・スタックは、当技術分野で知られた方法で形成されてもよく、スタックされたナノシート上にナノシート・ハード・マスク（図示せず）を形成すること、ナノシート・ハード・マスク（図示せず）にパターニングすること、および、スタックされたナノシートの各層の一部分の除去による１つまたは複数のトレンチ１１８のその後の形成などのステップを含む。トレンチ１１８は、例えば、反応性イオン・エッチング（ＲＩＥ）などの、異方性エッチング技法によって、および、各ナノシート・スタック間のＳＴＩ１２０のその後の形成のために基板１１０の一部分のエッチングを停止することによって、各ナノシート・スタックの間に形成されてもよい。ナノシート・ハード・マスク（図示せず）は、除去されてもよい。
【0041】
各ナノシート・スタックは、チャネル層１１６と犠牲サスペンション層１１４との交代層で覆われた、シード層１１３で覆われた、犠牲エピタキシャル層１１２を含んでもよい。本実施形態では、およびほんの一例として、ナノシート・スタックは、犠牲サスペンション層１１４の３つの層と交互になったチャネル層１１６の３つの層を含む。本発明の実施形態で採用されることが可能な材料スタックは、図で例示された特定の実施形態に限定されない。構造１００上に任意の数のナノシート・スタックがあってもよい。
【0042】
ナノシート・スタックは、ｐ－ＦＥＴまたはｎ－ＦＥＴデバイスのための垂直にスタックされた半導体チャネル材料ナノシートを含むゲートオールアラウンド・デバイスを生み出すために使用される。
【0043】
ＳＴＩ１２０は、トレンチ１１８の一部分に形成される。ＳＴＩ１２０は、隣り合うナノシート・スタックの間のトレンチ１１８の一部分における、隣り合うナノシート・スタックの間に形成されてもよい。ＳＴＩ１２０は誘電材料でもよく、隣り合うナノシート・スタックの間にあり、既知の堆積、平坦化、およびエッチング技法を使用して形成されてもよい。隣り合うナノシート・スタックが、ＳＴＩ１２０によって基板１１０内で互いに絶縁される。ＳＴＩ１２０の下の方の水平面および垂直側面の一部分が、基板１１０の下の方の水平面および垂直側面に隣接していてもよい。ＳＴＩ１２０の下の方の水平面は、スタック犠牲層１１２の下の方の水平面より下にあってもよい。ＳＴＩ１２０の上の方の水平面は、シード層１１３の上の方の水平面と同じレベルでも、またはシード層１１３の上の方の水平面より高くてもよい。
【0044】
犠牲ゲート１２２は、単一の犠牲材料、または、１つもしくは複数の犠牲材料のスタックを含んでもよい。少なくとも１つの犠牲材料は、材料（または様々な材料）のブランケット層（または複数のブランケット層）を形成し、次いで、リソグラフィおよびエッチングによって材料（または様々な材料）にパターニングすることによって形成されることが可能である。犠牲ゲート１２２は、例えば、多結晶シリコン、非結晶シリコン、またはその多層状の組合せを含む、任意の材料を含むことができる。犠牲ゲート１２２は、例えば、化学気相堆積（ＣＶＤ）、物理気相成長（ＰＶＤ）、高密度プラズマ（ＨＤＰ）堆積、およびスピンオン技法を含む、任意の堆積技法を使用して形成されることが可能である。任意選択として、ゲート・ハード・マスク１２４は、既知の技法による、犠牲ゲート１２２の一部として形成されてもよい。図５および図６に示されているように、２つの犠牲ゲート１２２がある。１つの実施形態では、任意の数の犠牲ゲート１２２が形成されてもよい。
【0045】
１つの実施形態では、犠牲ゲート１２２は、隣り合うナノシート・スタック（図示せず）の間の空間を充填するか、またはおおむね充填し、ナノシート・スタックの最上部の犠牲チャネル層１１６の上面、および上面の露出した側面を覆うのに十分な厚さで堆積される。犠牲ゲート１２２は、犠牲エピタキシャル層１１２、チャネル層１１６、および犠牲サスペンション層１１４の垂直側面を含む、ナノシート・スタックの垂直側面に隣接していてもよい。犠牲ゲート１２２の高さは、基礎構造よりはるかに厚くてもよく、ナノシート・スタックより上の５０ｎｍから１００ｎｍまでの高さを有してもよい。
【0046】
ゲート・ハード・マスク１２４は、当技術分野で知られた方法で、犠牲ゲート１２２の水平な上の方の表面上に形成されてもよい。ゲート・ハード・マスク１２４は、犠牲ゲート１２２の垂直側面と一列に並んだ垂直側面を有してもよい。
【0047】
ここで図８、図９、および図１０を参照すると、例示的実施形態による構造１００が示されている。図８および図９は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図１０は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。スペーサ１３０が形成されてもよい。
【0048】
スペーサ１３０は、犠牲ゲート１２２およびゲート・ハード・マスク１２４の両側、および各ナノシート・スタックの両側に形成されてもよい。スペーサ１３０は、図１０に示されているように、犠牲ゲート１２２の間のナノシート・スタックの向かい合った両側に形成されてもよい。
【0049】
スペーサ１３０は、例えば、誘電体を等角に堆積または成長させること、および異方性エッチング・プロセスを実施することなどを含む、いくつかのプロセスの後に形成されてもよい。スペーサ１３０は、材料の中でも特に、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＯＣ、およびＳｉＢＣＮなどの低誘電率材料など、任意の誘電材料を含んでもよく、単一層を含んでもよく、または誘電材料の複数の層を含んでもよい。
【0050】
ここで図１１、図１２、および図１３を参照すると、例示的実施形態による構造１０が示されている。図１１および図１２は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図１３は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。ソース・ドレイン・トレンチ１３４が、ナノシート・スタックの垂直部分をくぼませることによって形成されてもよい。
【0051】
ソース・ドレイン・トレンチ１３４は、例えば反応性イオン・エッチング（ＲＩＥ）などの、異方性エッチング技法によって形成されてもよく、エッチングは、ナノシート・スタックの最下部の犠牲サスペンション層１１４の一部分が除去されるまで続く。トレンチ１３４の最下部の表面は、最下部の犠牲サスペンション層１１４の上面より下にあってもよい。異方性エッチングは、隣り合う犠牲ゲート１２２と、ゲート・ハード・マスク１２４と、スペーサ１３０との間のスタックされたナノシート・スタックの一列に並んだ垂直部分を除去してもよい。犠牲ゲート１２２、ゲート・ハード・マスク１２４、およびスペーサ１３０は、ナノシート・スタックの残りの部分を保護してもよい。ナノシート・スタックより下にあるシード層１１３および犠牲エピタキシャル層１１２は、元のままでもよい。ナノシート・スタックの垂直部分は、ソース・ドレイン・トレンチ１３４内のソース・ドレイン・エピタキシのその後の形成のためにくぼませてもよい。ハード・マスク（図示せず）は、除去されてもよい。
【0052】
結果として生じた構造には、犠牲ゲート１２２、ゲート・ハード・マスク１２４、およびスペーサ１３０の組み合わされた構造によって保護されるようにナノシート・スタックが残っており、これらの構造の間には、ナノシート・スタックのシード層１１３より上にある最下部の犠牲サスペンション層１１４、およびナノシート・スタックのシード層１１３より下にある犠牲エピタキシャル層１１２の、残りの部分が残っている。
【0053】
最下部の犠牲サスペンション層１１４の残りの部分の上の方の水平面が、ソース・ドレイン・トレンチ１３４の下の方の水平面を形成してもよい。２つの隣り合うスペーサ１３０の垂直側面が、ソース・ドレイン・トレンチ１３４の２つの向かい合った側壁を形成してもよい。ナノシート・スタックの交互になった犠牲サスペンション層１１４とチャネル層１１６の垂直側面が、ソース・ドレイン・トレンチ１３４の残りの２つの向かい合った側壁を形成してもよい。
【0054】
ここで図１４、図１５、および図１６を参照すると、例示的実施形態による構造１００が示されている。図１４および図１５は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図１６は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。犠牲サスペンション層１１４のそれぞれの部分はへこませてもよく、インナー・スペーサ１３８が、犠牲サスペンション層１１４の両側に形成されてもよい。
【0055】
ナノシート・スタックの垂直部分をくぼませた場所の両側にある犠牲サスペンション層１１４のそれぞれの部分は、へこませてもよい。犠牲サスペンション層１１４のそれぞれの部分は、当技術分野で知られた方法を使用して、犠牲ゲート１２２、ゲート・ハード・マスク１２４、スペーサ１３０、チャネル層１１６、犠牲エピタキシャル層１１２、およびＳＴＩ１２０に対して選択的にへこませてもよい。
【0056】
犠牲サスペンション層１１４のそれぞれの部分を除去しながら、隣り合うナノシート・スタックの間に残っていた最下部の犠牲サスペンション層１１４の残りの部分が除去されてもよく、その結果、シード層１１３の上面が露出する。
【0057】
インナー・スペーサ１３８は、犠牲サスペンション層１１４の両側に形成されてもよい。インナー・スペーサ１３８の外側の垂直面は、チャネル層１１６と垂直に一列に並んでもよく、インナー・スペーサ１３８の内側の垂直面は、犠牲サスペンション層１１４の残りの部分と垂直に一列に並んでもよい。
【0058】
インナー・スペーサ１３８は、例えば、誘電体を等角に堆積または成長させること、および同位体エッチング・プロセスを実施することなどを含む、いくつかのプロセスの後に形成されてもよい。インナー・スペーサ１３８は、窒化ケイ素など、任意の誘電材料を含んでもよく、単一層を含んでもよく、または誘電材料の複数の層を含んでもよい。
【0059】
ここで図１７、図１８、および図１９を参照すると、例示的実施形態による構造１００が示されている。図１７および図１８は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図１９は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。非ドープ・シリコン・エピタキシ１４０が形成されてもよい。
【0060】
非ドープ・シリコン・エピタキシ１４０は、ソース・ドレイン・トレンチ１３４内の、各ナノシート・スタックの垂直部分が除去された場所に形成されてもよく、当技術分野で知られた方法を使用して、部分的にくぼませてもよい。
【0061】
非ドープ・シリコン・エピタキシ１４０は、ナノシート・スタックの垂直部分をくぼませた、隣り合う犠牲ゲート１２２と、ゲート・ハード・マスク１２４と、スペーサ１３０との間の領域内で、上記に記載のように、エピタキシャルに成長されてもよい。非ドープ・シリコン・エピタキシ１４０は、ナノシート・スタックのチャネル層１１６の終端部、および犠牲サスペンション層１１４を囲むインナー・スペーサ１３８の終端部と、直接接触していてもよい。非ドープ・シリコン・エピタキシ１４０は、ソース・ドレイン・トレンチ１３４の下面にあるシード層１１３から成長されてもよく、チャネル層１１６から成長されてもよい。
【0062】
本発明では、非ドープ・シリコン・エピタキシ１４０は、基板１１０からナノシートＦＥＴを保護する犠牲エピタキシャル層１１２も有しつつ、性能の改善を可能にする、非ドープ・シリコン・エピタキシ１４０のより低い不完全性、より高いひずみ、および一様な成長を可能にする、シード層１１３およびチャネル層１１６から成長されてもよい。
【0063】
非ドープ・シリコン・エピタキシ１４０の上面は、隣り合う犠牲ゲート１２２と、ゲート・ハード・マスク１２４と、スペーサ１３０との間のナノシート・スタックより高いレベルにあってもよい。
【0064】
ここで図２０、図２１、および図２２を参照すると、例示的実施形態による構造１００が示されている。図２０および２１は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図２２は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。犠牲エピタキシャル層１１２の垂直側面を露出させるために、スペーサ１３０の一部分がくぼんでもよい。
【0065】
ＳＴＩ１４０の一部分は、当技術分野で知られた方法を使用して、非ドープ・シリコン・エピタキシ１４０、犠牲ゲート１２２、ゲート・ハード・マスク１２４、スペーサ１３０、チャネル層１１６、インナー・スペーサ１３８、犠牲サスペンション層１１４、シード層１１３、犠牲エピタキシャル層１１２、およびＳＴＩ１２０に対して選択式に除去されてもよい。シード層１１３の垂直側面および下面は、ＳＴＩ１４０の一部分が除去されたとき、露出されてもよい。犠牲エピタキシャル層１１２の垂直側面は、ＳＴＩ１４０の一部分が除去されたとき、露出される。
【0066】
ここで図２３、図２４、および図２５を参照すると、例示的実施形態による構造１００が示されている。図２３および図２４は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図２５は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。犠牲エピタキシャル層１１２は除去され、ギャップ１４４を形成してもよい。
【0067】
犠牲エピタキシャル層１１２は、シード層１１３、犠牲サスペンション層１１４、チャネル層１１６、基板１１０、ＳＴＩ１２０、犠牲ゲート１２２、ゲート・ハード・マスク１２４、スペーサ１３０、および非ドープ・シリコン・エピタキシ１４０に対して選択式に除去されてもよい。例えば、蒸気相ＨＣｌドライ・エッチングを使用するなどして、犠牲エピタキシャル層１１２を選択的に除去するために、例えば、ドライ・エッチング技法が使用されることが可能である。
【0068】
ここで図２６、図２７、および図２８を参照すると、例示的実施形態による構造１００が示されている。図２６および図２７は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図２８は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。ボトム・ジエレクトリック・アイソレーション１４６が、ギャップ１４４内に形成されてもよい。
【0069】
ボトム・ジエレクトリック・アイソレーション１４６は、犠牲エピタキシャル層１１２が除去された場所に形成されてもよい。ボトム・ジエレクトリック・アイソレーション１４６は、ナノシート・スタックのシード層１１３と、基板１１０との間に形成されてもよい。ボトム・ジエレクトリック・アイソレーション１４６の垂直側面は、スペーサ１３０の垂直側面と一列に並んでもよい。ボトム・ジエレクトリック・アイソレーション１４６の下の方の水平面は、ＳＴＩ１２０の一部分を覆ってもよい。
【0070】
ボトム・ジエレクトリック・アイソレーション１４６は、例えば、誘電体を等角に堆積または成長させること、および異方性エッチング・プロセスを実施することなどを含む、いくつかのプロセスの後に形成されてもよい。ボトム・ジエレクトリック・アイソレーション１４６は、窒化ケイ素など、任意の誘電材料を含んでもよく、単一層を含んでもよく、または誘電材料の複数の層を含んでもよい。
【0071】
ここで図２９、図３０、および図３１を参照すると、例示的実施形態による構造１００が示されている。図２９および図３０は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図３１は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。エッチング・ストップ・ライナ１５０が、構造１００上に形成されてもよい。
【0072】
エッチング・ストップ・ライナ１５０は、構造１００上に等角に形成されてもよい。エッチング・ストップ・ライナ１５０は、非ドープ・シリコン・エピタキシ１４０の上面、スペーサ１３０の上面および外側の側面、ボトム・ジエレクトリック・アイソレーション１４６の垂直側面、ＳＴＩ１２０の上面、およびゲート・ハード・マスク１２４の上面を覆ってもよい。エッチング・ストップ・ライナ１５０は、反応性イオン・エッチング（ＲＩＥ）などの異方性垂直エッチング・プロセス、または任意の適切なエッチング・プロセスの前に、例えば、原子層堆積（ＡＬＤ）、分子層堆積（ＭＬＤ）、化学気相堆積（ＣＶＤ）、物理気相成長（ＰＶＤ）、高密度プラズマ（ＨＤＰ）堆積、およびスピンオン技法など、典型的な堆積技法を使用して堆積されてもよい。１つの実施形態では、エッチング・ストップ・ライナ１５０は、１つまたは複数の層を含んでもよい。エッチング・ストップ・ライナ１５０は、窒化物、窒化ケイ素、および酸化物などの材料を含んでもよい。エッチング・ストップ・ライナ１５０は、コンタクト・エッチング・ストップ層（ＣＥＳＬ）１５０と呼ばれてもよい。エッチング・ストップ・ライナ１５０は、厚さ４ｎｍでもよい。
【0073】
ここで図３２、図３３、および図３４を参照すると、例示的実施形態による構造１００が示されている。図３２および図３３は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図３４は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。第１の有機平坦化層（以下「第１のＯＰＬ：ｏｒｇａｎｉｃ ｐｌａｎａｒｉｚａｔｉｏｎ ｌａｙｅｒ」）１５２が、構造１００上に形成されてもよい。
【0074】
第１のＯＰＬ１５２は、構造１００上に堆積およびパターニングされてもよい。第１のＯＰＬ１５２は、犠牲ゲート１２２を選択的に保護してもよく、ゲート・ハード・マスク１２４、スペーサ１３０、非ドープ・シリコン・エピタキシ１４０、エッチング・ストップ・ライナ１５０、およびＳＴＩ１２０が、切断線Ｘ２－Ｘ２に沿って犠牲ゲート１２２を囲む。
【0075】
第１のＯＰＬ１５２は、例えばスピンオン・コーティングなど、典型的な堆積技法を使用したブランケット堆積によって形成されてもよい。第１のＯＰＬ１５２は、炭素、水素、酸素、ならびに任意選択として、窒素、フッ素、およびシリコンを含む、自己平坦化有機材料であることが可能である。第１のＯＰＬ１５２は、標準的なＣｘＨｙポリマーであることが可能である。材料の非限定的例は、Ｃｈｅｉｌ Ｃｈｅｍｉｃａｌ Ｃｏ．， Ｌｔｄ．から市販のＣＨＭ７０１Ｂ、ＪＳＲ Ｃｏｒｐｏｒａｔｉｏｎから市販のＨＭ８００６およびＨＭ８０１４、ならびに、信越化学工業株式会社から市販のＯＤＬ－１０２またはＯＤＬ－４０１を含むがこれらに限定されない。
【0076】
第１のＯＰＬ１５２は、第１のトレンチ・コンタクト・パターニング・マスクと呼ばれてもよい。第１のＯＰＬ１５２は、第１のＯＰＬ１５２によって保護されていない切断線Ｘ１－Ｘ１に沿った犠牲ゲート１２２および周囲の材料のその後のパターニングのためのアクセスを提供してもよい。
【0077】
ここで図３５、図３６、および図３７を参照すると、例示的実施形態による構造１００が示されている。図３５および図３６は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図３７は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。ｐ－ＦＥＴソース・ドレイン・トレンチ１５６を形成する、切断線Ｘ１－Ｘ１に沿った犠牲ゲート１２２の間の、エッチング・ストップ・ライナ１５０の一部分および非ドープ・シリコン・エピタキシ１４０の一部分が除去されてもよい。
【0078】
ｐ－ＦＥＴソース・ドレイン・トレンチ１５６は、非ドープ・シリコン・エピタキシ１４０の一部分を除去して、例えば反応性イオン・エッチング（ＲＩＥ）などの、異方性エッチング技法によって、切断線Ｘ１－Ｘ１に沿った各犠牲ゲート１２２およびゲート・ハード・マスク１２４を囲む各スペーサ１３０の間に形成されてもよく、非ドープ・シリコン・エピタキシ１４０の残りの部分は、ボトム・ジエレクトリック・アイソレーション３６の上に残る。エッチング・ストップ・ライナ１５０の一部分および非ドープ・シリコン・エピタキシ１４０の一部分の除去は、チャネル層１１６、犠牲サスペンション層１１４、インナー・スペーサ１３８、ボトム・ジエレクトリック・アイソレーション１４６、シード層１１３、およびＳＴＩ１２０に対して選択的なものである。垂直側面は、スペーサ１３０、チャネル層１１６、およびインナー・スペーサ１３８のそれぞれから露出されてもよい。ＳＴＩ１２０の上面の一部分が、露出されてもよい。
【0079】
ｐ－ＦＥＴソース・ドレイン・トレンチ１５６は、スペーサ１３０が、犠牲ゲート１２２、ゲート・ハード・マスク１２４、チャネル層１１６、およびインナー・スペーサ１３８を保護するのに役立つので、自己整列型ソース・ドレイン・エピタキシ・カットと呼ばれてもよい。エッチング・ストップ・ライナ１５０のパターニングおよび除去は、インナー・スペーサ１３８にダメージを与えない。
【0080】
ここで図３８、図３９、および図４０を参照すると、例示的実施形態による構造１００が示されている。図３８および図３９は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図４０は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０が形成されてもよい。第１のＯＰＬ１５２は、除去されてもよい。
【0081】
ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、ｐ－ＦＥＴソース・ドレイン・トレンチ１５６内の、隣り合う犠牲ゲート１２２と、ゲート・ハード・マスク１２４と、スペーサ１３０との間の領域内でエピタキシャルに成長されてもよい。ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、切断線Ｘ１－Ｘ１に沿った、ナノシート・スタックのチャネル層１１６の終端部、および犠牲層１１４を囲むインナー・スペーサ１３８の終端部と、直接接触していてもよい。ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、非ドープ・シリコン・エピタキシ１４０の上に形成されてもよい。ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、スペーサ１３０の２つの向かい合った側面を有してもよく、インナー・スペーサ１３８およびチャネル層１１６のナノシート・スタック側面の２つの追加の向かい合った側面を有してもよい。ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０の上の方の水平面は、ナノシート・スタックの最上部の層の上面より上にあってもよい。
【0082】
ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、各チャネル層１１６の物理的に露出した側壁上の、および非ドープ・シリコン・エピタキシ１４０からの、エピタキシャル半導体材料の成長によって形成される。
【0083】
本発明の主要な利点は、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０が、各チャネル層１１６の露出した側壁、および非ドープ・シリコン・エピタキシ１４０の両方から成長可能であり、高品質｛１００｝指向の結晶成長を可能にし、結果のｐ－ＦＥＴのチャネル層１１６に対する圧縮ひずみの生成を可能にすることである。
【0084】
ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、基板１０２に関して上述された任意の半導体材料を含む。一部の実施形態では、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、チャネル層１１６と同じ半導体材料を含んでもよい。他の実施形態では、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、チャネル層１１６の半導体材料とは異なる半導体材料を含んでもよい。例えば、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、シリコン・ゲルマニウム合金を含んでもよく、その一方で、チャネル層１１６は、シリコンを含んでもよい。ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、さらにドープされてもよい。受け入れ可能なドーパントは、ｐ型ドーパントまたはｎ型ドーパントを含んでもよい。用語「ｐ型」は、価電子の欠損を作り出す、真性半導体への不純物の追加を指す。シリコン含有半導体材料では、ｐ型ドーパントの例は、アルミニウム、ベリリウム、ホウ素、カドミウム、ガリウム、ゲルマニウム、インジウム、シリコン、および亜鉛を含むがこれらに限定されない。用語「ｎ型」は、自由電子を真性半導体に与える不純物の追加を指す。シリコン含有半導体材料では、ｎ型ドーパントの例は、アンチモン、ヒ素、ゲルマニウム、リン、セレン、シリコン、およびテルルを含むがこれらに限定されない。１つの実施形態では、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０は、Ｘ１－Ｘ１セクションに沿ってｐ型ＦＥＴ用のｐ型ドーパントでドープされた上述の任意の半導体材料を含む。
【0085】
１つの実施形態では、ｐ型ドーパントは、５×１０２０ａｔｏｍｓ／ｃｍ３から１×１０２１ａｔｏｍｓ／ｃｍ３までのレベルで高濃度にドープされてもよいが、ドーパント・レベルは高くてもまたは低くてもよく、ドーパントとして使用される原子に依存する。１つの実施形態では、ｎ型ドーパントは、１×１０２９ａｔｏｍｓ／ｃｍ３から２×１０２９ａｔｏｍｓ／ｃｍ３までのレベルで高濃度にドープされてもよいが、ドーパント・レベルは高くてもまたは低くてもよく、ドーパントとして使用される原子に依存する。１つの実施形態では、非ドープ・シリコン・エピタキシ１４０は、約１×１０１５ｃｍ３から１×１０１６ａｔｏｍｓ／ｃｍ３までのレベルでドープされてもよいが、ドーパント・レベルは高くてもまたは低くてもよく、ドーパントとして使用される原子に依存する。ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０のドーパント・レベルは、非ドープ・シリコン・エピタキシ１４０のドーパント・レベルより少なくとも１０００倍高くてもよい。
【0086】
ここで図４１、図４２、および図４３を参照すると、例示的実施形態による構造１００が示されている。図４１および図４１は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図４３は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４が形成されてもよい。
【0087】
上述のものに類似のいくつかのステップが実施されてもよい。別のエッチング・ストップ・ライナ（図示せず）が、エッチング・ストップ・ライナ１５０と同様に、構造１００上に等角に形成されてもよい。第２のＯＰＬ（図示せず）が、第１のＯＰＬ１５２と同様に、Ｘ１－Ｘ１セクションに沿った構造１００上に堆積およびパターニングされ、切断線Ｘ２－Ｘ２に沿って犠牲ゲート１２２および周囲の材料を囲んでもよく、したがって、犠牲ゲート１２２および周囲の材料は、切断線Ｘ１－Ｘ１に沿った第２のＯＰＬ（図示せず）で覆われない。別のエッチング・ストップ・ライナ（図示せず）の一部分および非ドープ・シリコン・エピタキシ１４０の一部分が、切断線Ｘ２－Ｘ２に沿った犠牲ゲート１２２の間で除去され、ｐ－ＦＥＴソース・ドレイン・トレンチ１５６と同様に、ｎ－ＦＥＴソース・ドレイン・トレンチ（図示せず）を形成してもよい。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０と同様に、ｎ－ＦＥＴソース・ドレイン・トレンチ（図示せず）内に形成されてもよい。第２のＯＰＬ（図示せず）は、除去されてもよい。
【0088】
ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、ｎ－ＦＥＴソース・ドレイン・トレンチ（図示せず）内の、隣り合う犠牲ゲート１２２と、ゲート・ハード・マスク１２４と、スペーサ１３０との間の領域内でエピタキシャルに成長されてもよい。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、切断線Ｘ２－Ｘ２に沿った、ナノシート・スタックのチャネル層１１６の終端部、および犠牲層１１４を囲むインナー・スペーサ１３８の終端部と、直接接触していてもよい。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、非ドープ・シリコン・エピタキシ１４０の上に形成されてもよい。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、スペーサ１３０の２つの向かい合った側面を有してもよく、インナー・スペーサ１３８およびチャネル層１１６のナノシート・スタック側面の２つの追加の向かい合った側面を有してもよい。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４の上の方の水平面は、ナノシート・スタックの最上部の層の上面より上にあってもよい。
【0089】
ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、各チャネル層１１６の物理的に露出した側壁上の、および非ドープ・シリコン・エピタキシ１４０からの、エピタキシャル半導体材料の成長によって形成される。
【0090】
本発明の主要な利点は、ｎ－ＦＥＴソース・ドレイン・エピタキシ１６０が、各チャネル層１１６の露出した側壁、および非ドープ・シリコン・エピタキシ１４０の両方から成長可能であり、高品質１００結晶成長を可能にし、ｎＦＥＴナノシート・チャネル上の引っ張りひずみの生成を可能にすることである。
【0091】
ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、基板１００に関して上述された任意の半導体材料を含む。一部の実施形態では、ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、チャネル層１１６の半導体材料と同じ半導体材料を含んでもよい。他の実施形態では、ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、チャネル層１１６の半導体材料とは異なる半導体材料を含んでもよい。例えば、ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、リンでドープされたＳｉＣを含んでもよく、その一方で、チャネル層１１６は、シリコンを含んでもよい。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、さらに、ドープされてもよい。受け入れ可能なドーパントは、ｐ型ドーパントまたはｎ型ドーパントを含んでもよい。用語「ｐ型」は、価電子の欠損を作り出す、真性半導体への不純物の追加を指す。シリコン含有半導体材料では、ｐ型ドーパントの例は、アルミニウム、ベリリウム、ホウ素、カドミウム、ガリウム、ゲルマニウム、インジウム、シリコン、および亜鉛を含むがこれらに限定されない。用語「ｎ型」は、自由電子を真性半導体に与える不純物の追加を指す。シリコン含有半導体材料では、ｎ型ドーパントの例は、アンチモン、ヒ素、ゲルマニウム、リン、セレン、シリコン、およびテルルを含むがこれらに限定されない。
【0092】
１つの実施形態では、ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４は、Ｘ２－Ｘ２セクションに沿ったｎ型ＦＥＴ用のｎ型ドーパントでドープされる。
【0093】
上記に記載のように、１つの実施形態では、ｎ型ドーパントは、１×１０２９ａｔｏｍｓ／ｃｍ３から２×１０２９ａｔｏｍｓ／ｃｍ３までのレベルでドープされてもよいが、ドーパント・レベルは高くてもまたは低くてもよく、ドーパントとして使用される原子に依存する。１つの実施形態では、非ドープ・シリコン・エピタキシ１４０は、約１×１０１５ｃｍ３から１×１０１６ａｔｏｍｓ／ｃｍ３までのレベルでドープされてもよいが、ドーパント・レベルは高くてもまたは低くてもよく、ドーパントとして使用される原子に依存する。ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４のドーパント・レベルは、非ドープ・シリコン・エピタキシ１４０のドーパント・レベルより少なくとも１０００倍高くてもよい。
【0094】
１つの実施形態では、ｐ型ＦＥＴは、切断線Ｘ１－Ｘ１に沿って作られ、ｎ型ＦＥＴは、切断線Ｘ２－Ｘ２に沿って作られる。ｐ型ＦＥＴとｎ型ＦＥＴとのいずれかの組合せが、構造１００上に作られてもよい。
【0095】
ここで図４４、図４５、および図４６を参照すると、例示的実施形態による構造１００が示されている。図４４および図４５は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図４６は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。層間絶縁膜（「ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ」）１７０が形成されてもよい。ゲート・ハード・マスク１２４および犠牲ゲート１２２は、除去されてもよい。犠牲サスペンション層１１４は、除去されてもよい。
【0096】
ＩＬＤ１７０は、例えば、誘電体を等角に堆積または成長させること、および異方性エッチング・プロセスを実施することなどを含む、いくつかのプロセスの後に形成されてもよい。ＩＬＤ１７０は、窒化ケイ素など、任意の誘電材料を含んでもよく、単一層を含んでも、または誘電材料の複数の層を含んでもよい。ＩＬＤ１７０は、それぞれ隣り合う犠牲ゲート１２２上にある、スペーサ１３０の間に形成されてもよい。ＩＬＤ１７０は、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０およびｎ－ＦＥＴソース・ドレイン・エピタキシ１６４上に形成されてもよい。ＩＬＤ１７０は、スペーサ１３０の上面を覆ってもよい。ＩＬＤ１７０は、スペーサ１３０およびボトム・ジエレクトリック・アイソレーション１４６の垂直側面を有してもよい。ＩＬＤ１７０は、ＳＴＩ１２０の露出部分の上に形成されてもよい。
【0097】
構造１００は、ＩＬＤ１７０およびゲート・ハード・マスク１２４を含む過剰な材料を除去し、構造１００の上面を研磨するために、化学機械研磨（ＣＭＰ）技法を受けてもよい。
【0098】
犠牲ゲート１２２、ゲート・ハード・マスク１２４、および犠牲サスペンション層１１４は、当技術分野で知られた方法で除去されてもよく、１つまたは複数のステップで選択的に除去されてもまたは同時に除去されてもよい。例えば、蒸気相ＨＣｌドライ・エッチングを使用することなど、ドライ・エッチング・プロセスが使用されることが可能である。１つの実施形態では、犠牲ゲート１２２の除去のために、アンモニア・ベースのエッチングＮＨ３が使用されてもよく、ゲート・ハード・マスク１２４を除去するためにＨＦなどのフッ化水素ベースのエッチングが使用されてもよく、犠牲サスペンション層１１４を除去するために塩化水素ＨＣｌベースのエッチングが使用されてもよい。犠牲ゲート１２２、ゲート・ハード・マスク１２４、および犠牲サスペンション層１１４は、スペーサ１３０、インナー・スペーサ１３８、チャネル層１１６、ボトム・ジエレクトリック・アイソレーション１４６、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０、ｎ－ＦＥＴソース・ドレイン・エピタキシ１６４、ＩＬＤ１７０、および非ドープ・シリコン・エピタキシ１４０に対して選択的に除去されてもよい。
【0099】
ここで図４７、図４８、および図４９を参照すると、例示的実施形態による構造１００が示されている。図４７および図４８は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図４９は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。チャネル層１１６の選択的同位体エッチングが実施されてもよく、シード層１１３の一部分が除去されてもよい。
【0100】
犠牲ゲート１２２およびゲート・ハード・マスク１２４が除去された場所より下のエリアで、ナノメートル未満のレベルの制御を行うウェットまたはドライ酸化プロセスによって、チャネル層１１６およびシード層１１３の露出部分の制御酸化が行われてもよい。インナー・スペーサ１３８の露出部分、およびチャネル層１１６は、制御酸化によって影響を受けなくてもよい。
【0101】
チャネル層１１６の露出部分の選択的同位体エッチングが行われてもよく、その結果、１ナノメートル未満の差でチャネル層１１６の酸化部分が薄くなる。この選択的同位体エッチングが、結果としてシード層１１３の露出部分を除去してもよい。シード層１１３は、インナー・スペーサ１３８の下、および非ドープ・エピタキシ１４０の下、ならびにボトム・ジエレクトリック・アイソレーション１４６の上に残っていてもよい。
【0102】
ここで図５０、図５１、および図５２を参照すると、例示的実施形態による構造１００が示されている。図５０および図５１は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図５２は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。ゲート・スタック１７６が形成されてもよい。
【0103】
ゲート・スタック１７６は、ゲート・ハード・マスク１２４、犠牲ゲート１２２、および犠牲サスペンション層１１４が除去された隙間、およびシード層１１３の露出部分が除去された隙間に形成されてもよい。
【0104】
ゲート・スタック１７６は、例示的実施形態による、構造１００上に等角に形成されてもよい。ゲート・スタック１７６は、ナノシート・スタック、およびチャネル層１１６の周囲のぶら下がった部分の、各空洞に形成される。ゲート・スタック１７６は、各チャネル層１１６まわりに巻き付けられてもよい。
【0105】
ゲート・スタック１７６は、ナノシート・スタックの露出部分を囲む層を形成する。ゲート・スタック１７６は、ボトム・ジエレクトリック・アイソレーション１４６の露出部分と最下部のチャネル層１１６との間のＳＴＩ１２０の露出部分、インナー・スペーサ１３８の間の露出面、チャネル層１１６を囲む露出部分、およびナノシート・スタック上のスペーサ１３０の間の露出面を覆ってもよい。ゲート・スタック１７６は、犠牲サスペンション層１１４が除去され、シード層１１３の一部分が除去された残りの隙間を充填してもよい。ゲート・スタック１７６は、ナノシート・スタック上のスペーサ１３０の間の、犠牲ゲート１２２が除去された隙間を充填してもよい。
【0106】
１つの実施形態では、ゲート・スタック１７６の形成の前に、図示されていない高誘電率ライナが等角に形成されてもよく、ゲート・スタック１７６は、高誘電率ライナ上に形成される。図示されていない高誘電率ライナは、ＳＴＩ１２０の露出部分、ボトム・ジエレクトリック・アイソレーション１４６の周囲の露出部分、インナー・スペーサ１３８の間の露出面、およびナノシート・スタック上のスペーサ１３０の間の露出面を覆ってもよい。図示されていない高誘電率ライナは、反応性イオン・エッチング（ＲＩＥ）などの異方性垂直エッチング・プロセス、または任意の適切なエッチング・プロセスの前に、例えば、原子層堆積（ＡＬＤ）、分子層堆積（ＭＬＤ）、化学気相堆積（ＣＶＤ）、物理気相成長（ＰＶＤ）、高密度プラズマ（ＨＤＰ）堆積、およびスピンオン技法など、典型的な堆積技法を使用して堆積されてもよい。１つの実施形態では、図示されていない高誘電率ライナは、１つまたは複数の層を含んでもよい。図示されていない高誘電率ライナは、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、ＳｉＯＮ、ＳｉＮｘ、そのケイ酸塩、およびその合金などの材料を含んでもよい。図示されていない高誘電率ライナは、ゲート誘電体と呼ばれてもよく、厚さ２ｎｍでもよい。図示されていない高誘電率ライナは、将来のゲート形成のためのゲート酸化物として機能してもよい。
【0107】
ゲート・スタック１７６は、例えば、原子層堆積（ＡＬＤ）、分子層堆積（ＭＬＤ）、および化学気相堆積（ＣＶＤ）のような、典型的な堆積技法を使用して堆積されてもよい。ゲート・スタック１７６用に選ばれた材料、および図示されていない高誘電率ライナは、ゲート・スタック１７６がチャネル層１１６を囲んでいる場合、およびデバイスがｐ－ＦＥＴであるかまたはｎ－ＦＥＴであるかに関わらず、ナノシート・スタックの、上記に記載のような他の材料および性質と組み合わせて、所望の閾値電圧に基づいて選択されてもよい。１つの実施形態では、ｐ－ＦＥＴデバイスの仕事関数金属は、例えば、窒化チタンもしくは窒化タンタルなどの金属窒化物、炭化チタン、チタン・アルミニウム炭化物（ｔｉｔａｎｉｕｍ ａｌｕｍｉｎｕｍ ｃａｒｂｉｄｅ）、または当技術分野で知られた他の適切な材料を含んでもよい。１つの実施形態では、ｎ－ＦＥＴデバイスの仕事関数金属は、例えば、チタン・アルミニウム炭化物、または当技術分野で知られた他の適切な材料を含んでもよい。１つの実施形態では、ゲート・スタック１７６は、所望のデバイス特性を実現するために１つまたは複数の層を含んでもよい。
【0108】
ゲート・スタック１７６を形成した後、ゲート・スタック１７６、スペーサ１３０、およびＩＬＤ１７０の上の方の水平面が同一平面になるように、過剰な材料を除去し、構造１００の上面を研磨するために、化学機械研磨（ＣＭＰ）技法が使用されてもよい。
【0109】
結果として生じた構造には、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０およびｎ－ＦＥＴソース・ドレイン・エピタキシ１６４が、ナノシート・スタックの非ドープ・シリコン・エピタキシ１４０およびチャネル層１１６両方のひずみで成長するという利点がある。
【0110】
完全に統合されたデバイスでは、誘電体が構造１００を覆ってもよく、各ゲートに対して、ならびにｐ－ＦＥＴソース・ドレイン・エピタキシ１６０およびｎ－ＦＥＴソース・ドレイン・エピタキシ１６４のそれぞれに対して、接点が作られてもよい。
【0111】
ここで図５３、図５４、および図５５を参照すると、代替実施形態による構造１００が示されている。図５３および図５４は、それぞれ、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２それぞれに沿った構造１００の断面図であり、互いに平行である。図５５は、切断線Ｙ－Ｙに沿った構造１００の断面図であり、切断線Ｘ１－Ｘ１およびＸ２－Ｘ２と直角をなしている。
【0112】
図５３、図５４、および図５５と、図５０、図５１、および図５２とを比較すると、切断線Ｘ１－Ｘ１に沿って、ボトム・ジエレクトリック・アイソレーション１４６は、第２のボトム・ジエレクトリック・アイソレーション１８０で置き換えられる。ボトム・ジエレクトリック・アイソレーション１４６は、切断線Ｘ２－Ｘ２に沿って残っている。追加として、切断線Ｘ１－Ｘ１に沿って、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０には、ｐ－ＦＥＴソース・ドレイン・エピタキシ１６０とボトム・ジエレクトリック・アイソレーション１４６との間に非ドープ・シリコン・エピタキシ１４０があるのではなく、第２のボトム・ジエレクトリック・アイソレーション１８０の上面に沿った下の方の水平面がある。
【0113】
上述のプロセスの変更は、図２６、図２７、および図２８に記載のステップ中、ギャップ１４４に一様にボトム・ジエレクトリック・アイソレーション１４６を形成するのではなく、切断線Ｘ１－Ｘ１とＸ２－Ｘ２とが別々に処理されるはずであり、ボトム・ジエレクトリック・アイソレーション１４６が切断線Ｘ２－Ｘ２に沿って形成され、第２のボトム・ジエレクトリック・アイソレーション１８０が切断線Ｘ１－Ｘ１に沿って形成されることを含む。さらに、図３５、図３６、図３７に記載のステップの場合、隣り合う犠牲ゲート１２２の間の非ドープ・シリコン・エピタキシ１４０の一部分を除去するのではなく、非ドープ・シリコン・エピタキシ１４０が完全に除去され、現在第２のボトム・ジエレクトリック・アイソレーション１８０であるものの上面を露出させてもよい。
【0114】
本実施形態では、第２のボトム・ジエレクトリック１８０は、スペーサ１３０と同じ材料から形成されてもよい。
【0115】
本発明の様々な実施形態の説明が例証のために提示されてきたが、網羅的であること、または、開示の実施形態に限定されることを意図するものではない。本発明の範囲から逸脱することなく、多くの変更形態および変形形態が当業者には明らかであろう。本明細書で使用される専門用語は、実施形態の原理、実用的用途、もしくは、市場で見つかる技術に対する技術的改善を最もうまく説明するように、または、本明細書で開示された実施形態を当業者が理解できるように、選ばれた。
【図1】
【図2-3】
【図4】
【図5-6】
【図7】
【図8-9】
【図10】
【図11-12】
【図13】
【図14-15】
【図16】
【図17-18】
【図19】
【図20-21】
【図22】
【図23-24】
【図25】
【図26-27】
【図28】
【図29-30】
【図31】
【図32-33】
【図34】
【図35-36】
【図37】
【図38-39】
【図40】
【図41-42】
【図43】
【図44-45】
【図46】
【図47-48】
【図49】
【図50-51】
【図52】
【図53-54】
【図55】
【国際調査報告】