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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】半導体コンポーネント及び電子機器
(51)【国際特許分類】
H01L 21/338 20060101AFI20241108BHJP
H01L 29/06 20060101ALI20241108BHJP
H01L 21/337 20060101ALI20241108BHJP
【ＦＩ】
H01L29/80 H
H01L29/06 301F
H01L29/80 W
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024532340
(86)(22)【出願日】2021-11-30
(85)【翻訳文提出日】2024-06-03
(86)【国際出願番号】 CN2021134648
(87)【国際公開番号】W WO2023097520
(87)【国際公開日】2023-06-08
(81)【指定国・地域】
(71)【出願人】
【識別番号】503433420
【氏名又は名称】華為技術有限公司
【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】ローァ，リヤーンツォーン
(72)【発明者】
【氏名】ジョーン，ジュヨン
(72)【発明者】
【氏名】リー，ハイジュイン
(72)【発明者】
【氏名】ホゥ，ホゥイラン
(72)【発明者】
【氏名】マー，ピーン
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GC05
5F102GD01
5F102GJ02
5F102GJ10
5F102GK04
5F102GL04
5F102GL08
5F102GL10
5F102GM04
5F102GQ01
5F102GR12
5F102GS04
5F102GT01
5F102GV08
5F102HC01
(57)【要約】
この出願の実施形態は、半導体コンポーネント及び電子機器を提供し、半導体コンポーネントのゲート－ドレイン寄生容量を低減させるための半導体技術の分野に関する。当該半導体コンポーネントは、基板と、基板上に順に積層されたチャネル層及びバリア層と、バリア層上に配置されたソース及びドレインと、バリア層上に配置された第１ゲート及び第２ゲートであり、当該第１ゲート及び第２ゲートは、ソースとドレインとの間に位置し、当該第２ゲートが当該第１ゲートとドレインとの間に配置される、第１ゲート及び第２ゲートと、第１のゲートフィールドプレートであり、少なくとも部分的に、第１ゲートのドレインに近い側に配置された、第１のゲートフィールドプレートと、第１のソースフィールドプレートであり、第１のゲートフィールドプレートを覆う第１のソースフィールドプレートと、を含む。
【特許請求の範囲】
【請求項1】
基板と、前記基板上に順に積層されたチャネル層及びバリア層と、
前記バリア層上に配置されたソース及びドレインと、
前記バリア層上に配置され、前記ソースと前記ドレインとの間に位置する第１ゲート及び第２ゲートであり、当該第２ゲートが、当該第１ゲートと前記ドレインとの間に配置されている、第１ゲート及び第２ゲートと、
第１のゲートフィールドプレートであり、少なくとも部分的に、前記第１ゲートの前記ドレインに近い側に配置された、第１のゲートフィールドプレートと、
前記第１のゲートフィールドプレートを覆う第１のソースフィールドプレートと、
を有する半導体コンポーネント。
【請求項2】
当該半導体コンポーネントは更に第２のゲートフィールドプレートを有し、該第２のゲートフィールドプレートは少なくとも部分的に、前記第２ゲートの前記ドレインに近い側に位置する、請求項１に記載の半導体コンポーネント。
【請求項3】
当該半導体コンポーネントは更に第２のソースフィールドプレートを有し、該第２のソースフィールドプレートは前記第２のゲートフィールドプレートを覆っている、請求項２に記載の半導体コンポーネント。
【請求項4】
前記第１のソースフィールドプレートは前記第２のゲートフィールドプレートを覆っている、請求項２又は３に記載の半導体コンポーネント。
【請求項5】
前記第１のソースフィールドプレートは前記第２のソースフィールドプレートに接続されている、請求項３又は４記載の半導体コンポーネント。
【請求項6】
前記第１のゲートフィールドプレートと前記第２ゲートとの間の間隔が、０．５μｍから２．７μｍの範囲である、請求項１乃至５のいずれか一項に記載の半導体コンポーネント。
【請求項7】
前記第１のゲートフィールドプレートは、前記第１ゲートの前記ドレインに近い側に配置された第１部分と、前記第１ゲートの前記ソースに近い側に配置された第２部分とを有し、前記第１部分及び前記第２部分は別々に、前記第１ゲートに接触し且つ前記第１ゲートに接続されている、請求項１乃至６のいずれか一項に記載の半導体コンポーネント。
【請求項8】
当該半導体コンポーネントは更に第３ゲートを有し、該第３ゲートは、前記第２ゲートと前記ドレインとの間に配置されている、請求項１乃至７のいずれか一項に記載の半導体コンポーネント。
【請求項9】
当該半導体コンポーネントは更に第３のゲートフィールドプレートを有し、前記第３のゲートフィールドプレートは少なくとも部分的に、前記第３ゲートの前記ドレインに近い側に配置されている、請求項８に記載の半導体コンポーネント。
【請求項10】
当該半導体コンポーネントは更に第３のソースフィールドプレートを有し、該第３のソースフィールドプレートは前記第３のゲートフィールドプレートを覆っている、請求項９に記載の半導体コンポーネント。
【請求項11】
半導体コンポーネントと、アンテナと、を有する電子機器であって、前記半導体コンポーネントは、無線周波数信号を増幅し、前記増幅した無線周波数信号を放射のために前記アンテナに出力するように構成され、前記半導体コンポーネントは、請求項１乃至１０のいずれか一項に記載の半導体コンポーネントである、
電子機器。
【請求項12】
半導体コンポーネントと、該半導体コンポーネントに電気的に接続されたプリント回路基板と、を有する電子機器であって、前記半導体コンポーネントは、請求項１乃至１０のいずれか一項に記載の半導体コンポーネントであり、前記半導体コンポーネントの基板は導電性基板である、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
この出願は、半導体技術の分野に関し、特に、半導体コンポーネント及び電子機器に関する。
【背景技術】
【0002】
半導体技術の発展に伴い、高い熱伝導率、高い電子ドリフト速度、高温耐性、及び安定した化学的特性を有する半導体コンポーネントが、高周波、高温、及びマイクロ波の分野で広く使用されている。
【0003】
研究を通じて分かっていることには、半導体コンポーネントのマイクロ波電力特性を効果的に改善するために半導体コンポーネントの動作電圧をどのように高めるかが、現在の半導体分野における重要な課題である。
【発明の概要】
【0004】
この出願の実施形態は、半導体コンポーネントの動作電圧を高めるための、半導体コンポーネント及び電子機器を提供する。
【0005】
上述の目的を達成するために、この出願では以下の技術的ソリューションが使用される。
【0006】
この出願の実施形態の第１の態様によれば、半導体コンポーネントが提供される。当該半導体コンポーネントは、例えば、高電子移動度トランジスタコンポーネントとし得る。当該半導体コンポーネントは、基板と、基板上に順に積層されたチャネル層及びバリア層と、バリア層上に配置されたソース及びドレインと、バリア層上に配置された第１ゲート及び第２ゲートであり、当該第１ゲート及び第２ゲートは、ソースとドレインとの間に位置し、当該第２ゲートが当該第１ゲートとドレインとの間に配置される、第１ゲート及び第２ゲートと、第１のゲートフィールドプレートであり、少なくとも部分的に、第１ゲートのドレインに近い側に配置された、第１のゲートフィールドプレートと、第１のソースフィールドプレートであり、第１のゲートフィールドプレートを覆う第１のソースフィールドプレートと、を含む。
【0007】
この出願のこの実施形態では、第１ゲートとドレインとの間の電界分布を変更することができるように、及び第１ゲートのドレインに近い側の電界強度が低減されるように、半導体コンポーネント内に第１のゲートフィールドプレート及び第１のソースフィールドプレートが配置される。従って、バリア層の材料のブレイクダウン（絶縁破壊）の可能性を低下させることができ、半導体コンポーネントのブレイクダウン電圧を高めることができ、半導体コンポーネントの動作電圧を高めることができる。これに基づいて、第１ゲートとドレインとの間に第２ゲートが配置され、該第２ゲートは、第１ゲートとドレインとの間の帰還経路を減少させて、ある程度の遮蔽効果を達成することができ、第１ゲートとドレインとの間のゲート－ドレイン寄生容量を減少させ、半導体コンポーネントの性能に対するゲート－ドレイン寄生容量の影響を低減させ、半導体コンポーネントの動作電圧を高め、半導体コンポーネントの他の性能に対する影響を低減させることができる。
【0008】
取り得る一実装において、当該半導体コンポーネントは更に第２のゲートフィールドプレートを含み、該第２のゲートフィールドプレートは少なくとも部分的に、第２ゲートのドレインに近い側に位置する。第２のゲートフィールドプレートは、第２ゲートに近い領域の電界強度を有意に低減させることができるように半導体コンポーネント内に配置される。従って、バリア層の材料のブレイクダウンの可能性を低下させることができ、半導体コンポーネントのブレイクダウン電圧を更に高めることができ、半導体コンポーネントの性能を確保することができる。また、第２のゲートフィールドプレートが半導体コンポーネント内に配置され、第２のゲートフィールドプレートは、ある程度の遮蔽効果を達成することができ、空乏領域を更に拡張して、第１ゲートとドレインとの間のゲート－ドレイン寄生容量を減少させることができる。
【0009】
取り得る一実装において、当該半導体コンポーネントは更に第２のソースフィールドプレートを含み、該第２のソースフィールドプレートは第２のゲートフィールドプレートを覆う。第２のソースフィールドプレートが半導体コンポーネント内に配置されるとき、第２のソースフィールドプレートの導電性の構造が、第２のゲートフィールドプレートとドレインとの間の電界分布を調整して、第２ゲートのドレインに近い側の電界強度を低下させ、半導体コンポーネントのピーク電界を低減させ、半導体コンポーネントのブレイクダウン電圧を更に高めることができる。
【0010】
取り得る一実装において、第１のソースフィールドプレートは第２のゲートフィールドプレートを覆う。第１のソースフィールドプレートは第２ゲートに重なることができる。斯くして、第１ゲートと第２ゲートとの間の間隔が縮小された場合でも、第１のソースフィールドプレートのプロセスの困難さは過度に増大せず、このプロセスは実施するのが容易である。
【0011】
取り得る一実装において、第１のソースフィールドプレートは第２のソースフィールドプレートに接続される。第１のソースフィールドプレートが第２のソースフィールドプレートに接続され、それ故に、第１のソースフィールドプレートの製造プロセスを変更することなく、既存のプロセスを使用して、第１のソースフィールドプレートと第２のソースフィールドプレートが製造され得る。
【0012】
取り得る一実装において、第１のソースフィールドプレートと第２のソースフィールドプレートとの間に間隙が存在する。間隙が、第１のソースフィールドプレートと第２のソースフィールドプレートとの間に設けられる。第１のソースフィールドプレートを第２のソースフィールドプレートに接続するのと比較して、これは、半導体コンポーネントの小信号利得を増大させることができる。
【0013】
取り得る一実装において、第１のゲートフィールドプレートと第２ゲートとの間の間隔が、０．５μｍから２．７μｍの範囲である。第１のゲートフィールドプレートと第２ゲートとの間の間隔が短縮されることで、半導体コンポーネントの飽和電流を有意に増加させ、半導体コンポーネントのパワーを増大させることができる。しかしながら、半導体コンポーネントのニーポイント電圧も上昇し、その結果、半導体コンポーネントの効率が低下する。加えて、半導体コンポーネントのゲート－ドレイン寄生容量が増加し、半導体コンポーネントの利得特性が低下する。従って、半導体コンポーネントの性能及び信頼性要求を包括的に満たすことができるように、第１のゲートフィールドプレートと第２ゲートとの間の間隔が０．５μｍから２．７μｍの範囲内に設定される。
【0014】
取り得る一実装において、第１のゲートフィールドプレートは、第１ゲートのドレインに近い側に配置された第１部分と、第１ゲートのソースに近い側に配置された第２部分とを含み、第１部分及び第２部分は別々に、第１ゲートに接触し且つ第１ゲートに接続される。第１ゲートの両側にそれぞれ第１のゲートフィールドプレートの第１部分及び第２部分が配置される。第１ゲート及び第１のゲートフィールドプレートが製造されるときに、第１のゲートフィールドプレートのアライメント境界精度についての要件が過度に高くないものになり得る。アライメントが不正確であって、製造を通して得られる第１部分と第２部分とがサイズにおいて異なる場合であっても、第１のゲートフィールドプレートの機能に対する影響は小さい。また、アライメントが不正確である場合、第１部分及び第２部分のサイズのみが影響を受け、第１ゲートの幅は影響されない。第１ゲートのサイズの変化によって引き起こされる半導体コンポーネントの性能に対する影響を回避することができる。
【0015】
取り得る一実装において、当該半導体コンポーネントは更に第３ゲートを含み、該第３ゲートは、第２ゲートとドレインとの間に配置される。ゲートの数が更に増加されることで、ゲート－ドレイン寄生容量が更に減少され、半導体コンポーネントの小信号利得が増大される。
【0016】
取り得る一実装において、当該半導体コンポーネントは更に第３のゲートフィールドプレートを含み、該第３のゲートフィールドプレートは少なくとも部分的に、第３ゲートのドレインに近い側に配置される。ゲートフィールドプレートの数が更に増加されることで、半導体コンポーネントのブレイクダウン電圧が更に高められる。
【0017】
取り得る一実装において、当該半導体コンポーネントは更に第３のソースフィールドプレートを含み、該第３のソースフィールドプレートは第３のゲートフィールドプレートを覆う。ソースフィールドプレートの数が更に増加されることで、半導体コンポーネントのブレイクダウン電圧が更に高められる。
【0018】
この出願の実施形態の第２の態様によれば、半導体コンポーネントが提供される。当該半導体コンポーネントは、例えば、高電子移動度トランジスタコンポーネントとし得る。当該半導体コンポーネントは、基板と、基板上に順に積層されたチャネル層及びバリア層と、バリア層上に配置されたソース及びドレインと、バリア層上に配置された第１ゲート及び第２ゲートであり、当該第１ゲート及び第２ゲートは、ソースとドレインとの間に位置し、当該第１ゲートが当該第２ゲートとドレインとの間に配置される、第１ゲート及び第２ゲートと、第１のゲートフィールドプレートであり、少なくとも部分的に、第１ゲートのドレインに近い側に配置された、第１のゲートフィールドプレートと、第１のソースフィールドプレートであり、第１のゲートフィールドプレートを覆う第１のソースフィールドプレートと、を含む。
【0019】
この出願のこの実施形態では、第２ゲートとドレインとの間の電界分布を変更することができるように、及び第２ゲートのドレインに近い側の電界強度が低減されるように、半導体コンポーネント内に第１のゲートフィールドプレート及び第１のソースフィールドプレートが配置される。従って、バリア層の材料のブレイクダウンの可能性を低下させることができ、半導体コンポーネントのブレイクダウン電圧を高めることができ、半導体コンポーネントの動作電圧を高めることができる。これに基づいて、第２ゲートとドレインとの間に第１ゲートが配置され、該第１ゲートは、第２ゲートとドレインとの間の帰還経路を減少させて、ある程度の遮蔽効果を達成することができ、第２ゲートとドレインとの間のゲート－ドレイン寄生容量を減少させ、半導体コンポーネントの性能に対するゲート－ドレイン寄生容量の影響を低減させ、半導体コンポーネントの動作電圧を高め、半導体コンポーネントの他の性能に対する影響を低減させることができる。
【0020】
この出願の実施形態の第３の態様によれば、半導体コンポーネントとアンテナとを含む電子機器が提供される。該半導体コンポーネントが、無線周波数信号を増幅し、該増幅された無線周波数信号を放射のためにアンテナに出力するように構成される。該半導体コンポーネントは、第１の態様又は第２の態様のいずれかの実装に従った半導体コンポーネントである。
【0021】
この出願の実施形態の第３の態様で提供される電子機器は、第１の態様又は第２の態様のいずれかの実装に従った半導体コンポーネントを含み、当該電子機器の有益な効果は、半導体コンポーネントの有益な効果と同じである。詳細をここで再び説明することはしない。
【0022】
この出願の実施形態の第４の態様によれば、半導体コンポーネントと、該半導体コンポーネントに電気的に接続されたプリント回路基板と、を含む電子機器が提供される。該半導体コンポーネントは、第１の態様又は第２の態様のいずれかの実装に従った半導体コンポーネントであり、該半導体コンポーネントの基板は導電性基板である。
【0023】
この出願の実施形態の第４の態様で提供される電子機器は、第１の態様又は第２の態様のいずれかの実装に従った半導体コンポーネントを含み、当該電子機器の有益な効果は、半導体コンポーネントの有益な効果と同じである。詳細をここで再び説明することはしない。
【図面の簡単な説明】
【0024】
本発明のより包括的な理解のために、ここで、添付の図面及び詳細な説明と併せて、以下の簡単な説明を参照するが、添付の図面は必ずしも一定の縮尺で描かれていない。
【図1A】この出願の一実施形態に従った電子機器の構成の概略図である。
【図1B】この出願の一実施形態に従ったアクティブアンテナユニットの構成の概略図である。
【図1C】この出願の一実施形態に従った他の電子機器の構成の概略図である。
【図2A】この出願の一実施形態に従った半導体コンポーネントの構造の概略図である。
【図2B】この出願の一実施形態に従った他の半導体コンポーネントの構造の概略図である。
【図3】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図4】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図5】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図7A】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図7B】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図8】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図9】この出願の一実施形態に従った半導体コンポーネントの各位置における電界の分布図である。
【図10A】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図10B】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図11A】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図11B】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図11C】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【図12】この出願の一実施形態に従った更なる他の半導体コンポーネントの構造の概略図である。
【符号の説明】
【0025】
１：基地局、２：充電器、１１：ベースバンド処理ユニット、１２：アクティブアンテナユニット、１２１：計算ユニット、１２２：第１送信ユニット、１２３：アンテナユニット、１２４：電源、１２１０：制御ユニット、１２１１：第２送信ユニット、１２１２：ベースバンドユニット、１２１３：電源ユニット、１２２１：ＲＦユニット、１２２２：ＰＡ、２０：基板、３０：チャネル層、４０：バリア層、５０：核形成層、６０：傾斜バッファ層、７０：挿入層、８０：キャップ層。
【発明を実施するための形態】
【0026】
以下、この出願の実施形態における添付の図面を参照して、この出願の実施形態における技術的ソリューションを説明する。明らかなことには、説明される実施形態は、この出願の実施形態の全てではなく、その一部にすぎない。
【0027】
この出願の実施形態における用語“第１”及び“第２”は、単に説明の目的を意図しているにすぎず、相対的な重要性を示したり意味したりするもの又は指し示される技術的機構の数量を暗示的に示すものとして理解されるものではない。従って、“第１”、“第２”、又はこれらに類するものによって制限される機構は１つ以上の機構を明示的又は暗示的に含み得る。この出願の説明では、別段の断りがない限り、“複数の”は２つ以上を意味する。
【0028】
また、この出願の実施形態において、“上”、“下”、“左”、及び“右”は、添付の図面でパーツが模式的に配置された方向に対しての定義に限定されない。理解されるべきことには、これらの方向用語は、相対的な説明及び明確化のために使用される相対的な概念であり、添付の図面においてパーツが配置される方向の変化に基づいて、それに対応して変わり得る。
【0029】
この出願の実施形態では、文脈において別段の断りがない限り、明細書及び特許請求の範囲の全体において、用語“含む”は、“オープンで包含的”、すなわち、“含むが、それに限られない”として解釈される。明細書の記述において、例えば“一実施形態”、“一部の実施形態”、“実施形態例”、“例”、又は“一部の例”などの用語は、その実施形態又は例に関係した特定の機構、構造、材料、又は特性が、本開示の少なくとも１つの実施形態又は例に含まれることを示すことを意図するものである。前述の用語の概略的な表現は、必ずしも同じ実施形態又は例を指すわけではない。また、その特定の機構、構造、材料、又は特性は、何らかの適切なやり方で任意の１つ以上の実施形態又は例に含まれ得る。
【0030】
一部の実施形態が説明されるときに、“結合され”及び“接続され”並びにこれらの拡張の表現が用いられることがある。例えば、一部の実施形態が説明されるとき、用語“接続され”は、２つ以上のパーツが互いに直に物理的に接触している又は電気的に接触していることを示すために使用され得る。他の一例では、一部の実施形態が説明されるとき、用語“結合され”は、２つ以上のパーツが直に物理的に接触している又は電気的に接触していることを示すために使用され得る。しかしながら、用語“結合する”はまた、２つ以上のパーツが互いに直には接触していないが、なおも互いに協働又は相互作用することを意味することもある。ここに開示される実施形態は、必ずしもこの明細書の内容に限定されるわけではない。
【0031】
この出願の実施形態では、添付の図面において理想化された例として用いられる断面図及び／又は平面図及び／又は等価回路図を参照して、実装例が説明される。添付の図面では、明瞭さのために、層及び領域の厚さが拡大されている。故に、例えば製造技術及び／又は公差に起因した図面の形状における変化が想定され得る。従って、実装例は、この明細書に示される領域の形状に限定されるとして解釈されるべきでなく、むしろ、例えば製造に起因した形状のずれを含む。例えば、矩形として示されるエッチング領域は、典型的に、曲がる特性を持つことになる。従って、添付の図面に示される領域は、本質的に例であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図しておらず、実装例の範囲を限定することを意図していない。
【0032】
この出願の実施形態において、用語“２次元電子ガス（two-dimensional electron gas，２ＤＥＧ）”は、界面方向に垂直な電子の移動がポテンシャル井戸によって束縛され、従って量子化されることを意味する。表面に平行な電子の移動は依然として自由である。この場合、２次元方向におけるそのような自由電子が２次元電子ガスとして参照される。
【0033】
この出願の実施形態において、用語“半絶縁性（semi-insulating，ＳＩ）”は、抵抗率が１０５Ω・ｃｍより高いことを意味する。例えば、半絶縁性ＳｉＣ基板は、ＳｉＣ基板の抵抗率が１０５Ω・ｃｍより高いことを意味する。
【0034】
この出願の実施形態において、用語“電流コラプス効果”は、半導体コンポーネントのドレイン電圧が特定の値を超えたときに、ドレイン電圧が増加するにつれて電流が減少し始め、理想的な値に達することができないという効果を意味する。
【0035】
この出願の実施形態において、用語“ニーポイント（knee-point）電圧”は、半導体コンポーネントが線形領域から飽和領域に入るときに存在する変曲点電圧を意味する。
【0036】
この出願の実施形態において、用語“空乏領域”は、半導体ｐｎ接合、ショットキー接合、又はヘテロ接合において、界面の両側の半導体の元の化学的ポテンシャルの差に起因して界面付近のエネルギーバンドが曲げられて、エネルギーバンドが曲げられた領域において電子又は正孔濃度が低減された界面領域を形成することを意味する。
【0037】
この出願の一実施形態は電子機器を提供する。当該電子機器は、例えば、充電器、小型充電式家庭用電化製品、無人航空機、航空宇宙デバイス、ライダードライバ、レーザ、検出器、レーダ、及び５Ｇ（the 5th generation mobile network，第５世代モバイル通信技術）通信デバイスなど、異なるタイプのユーザ機器又は端末機器とし得る。当該電子機器は、代わりに、例えば基地局などのネットワーク装置であってもよい。あるいは、当該電子機器は、前述の電子機器内の例えば電力増幅器などの装置であってもよい。電子機器の具体的な形態は、この出願の実施形態において特に限定されるものではない。
【0038】
過去３０年間、高い熱伝導率、高い電子ドリフト速度、高温耐性、及び安定した化学的特性を有する半導体コンポーネントが、パワーエレクトロニクス分野、マイクロ波無線周波数分野、及び光電コンポーネント分野において、無線周波数コンポーネント又はパワーコンポーネントとして広く使用されてきた。
【0039】
例えば、第３世代半導体窒化ガリウム（ＧａＮ）材料は、例えば大きい禁制帯幅（３．４ｅＶ）、高い絶縁破壊（ブレイクダウン）電界（３．３ＭＶ／ｃｍ）、大きい飽和速度（２．５ｅ７ｃｍ／ｓ）、及び窒化アルミニウムガリウム（ＡｌＧａＮ）／ＧａＮヘテロ接合界面において分極効果によって生じる高い２ＤＥＧ密度などの優れた特性を持ち、それ故に、ＧａＮ高電子移動度トランジスタ（high-electron-mobility transistor，ＨＥＭＴ）コンポーネントは、高電圧、高温、及び高周波数で動作することができ、従って、無線周波数コンポーネント又はパワーコンポーネントとして広く使用されている。
【0040】
半導体コンポーネントが無線周波数コンポーネントとして使用されるとき、電子機器の構成を、当該電子機器が基地局である例を用いて説明する。図１Ａに示すように、基地局１は、ベースバンド処理ユニット（baseband processing unit，ＢＢＵ）１１と、アクティブアンテナユニット（active antenna unit，ＡＡＵ）１２とを含む。ＢＢＵ１１は主に、例えば高速フーリエ変換（fast Fourier transform，ＦＦＴ）／逆高速フーリエ変換（inverse fast Fourier transform，ＩＦＦＴ）、変調／復調、及びチャネル符号化／復号といった、ベースバンドデジタル信号処理を担う。図１Ｂに示すように、ＡＡＵ１２は、計算ユニット１２１、第１送信ユニット１２２、及びアンテナユニット１２３を含む。計算ユニット１２１は、制御ユニット１２１０、第２送信ユニット１２１１、ベースバンドユニット１２１２、及び電源ユニット１２１３を含む。制御ユニット１２１０、第２送信ユニット１２１１、ベースバンドユニット１２１２、及び電源ユニット１２１３は、互いに電気的に接続される。制御ユニット１２１０は、無線周波数信号の制御を担うように構成される。第２送信ユニット１２１１は、無線周波数信号の送信を担うように構成される。ベースバンドユニット１２１２は、デジタル信号とアナログ信号との間での変換を担うように構成される。例えば、ベースバンドユニット１２１２はデジタル－アナログ変換器（digital to analog converter，ＤＡＣ）である。ＤＡＣは、ＢＢＵ１１によって出力されるデジタル信号をアナログ信号に変換し得る。電源ユニット１２１３は、電源１２４に電気的に接続され、計算ユニット１２１内の制御ユニット１２１０、第２送信ユニット１２１１、及びベースバンドユニット１２１２に電力を供給するように構成される。第１送信ユニット１２２は、無線周波数信号の送信及び増幅を担うように構成される。第１送信ユニット１２２は、無線周波数（radio frequency，ＲＦ）ユニット１２２１及びパワーアンプ（power amplifier，ＰＡ）１２２２を含む。ＲＦユニット１２２１は、アナログ信号を低電力無線周波数信号に変換するように構成される。ＰＡ１２２２は、低電力無線周波数信号の電力を増幅し、電力増幅された無線周波数信号をアンテナユニット１２３に出力するように構成される。アンテナユニット１２３は、無線周波数信号を放射することを担う。図１Ｂに示すように、ＡＡＵ１２は、複数のＲＦユニット１２２１、複数のＰＡ１２２２、及び複数のアンテナユニット１２３を含み得る。なお、ＰＡ１２２２は半導体コンポーネントとし得る。
【0041】
理解されるべきことには、半導体コンポーネントがＰＡとして使用される場合に、この出願のこの実施形態で提供される電子機器は、図１Ａ及び図１Ｂに示される基地局に限定されるものではない。パワーアンプを用いて信号を増幅する任意の電子機器が、この出願のこの実施形態の適用シナリオに属する。
【0042】
半導体コンポーネントがパワーコンポーネントとして使用されるとき、電子機器の構成を、当該電子機器が充電器である例を用いて説明する。図１Ｃに示すように、充電器２は、パワーコンポーネント、抵抗Ｒ、インダクタＬ、及びキャパシタＣなどを含み得る。パワーコンポーネントは、例えば、半導体コンポーネントとし得る。半導体コンポーネント、抵抗Ｒ、インダクタＬ、及びキャパシタＣは、プリント回路基板（printed circuit board，ＰＣＢ）を用いて相互接続され得る。
【0043】
理解されるべきことには、半導体コンポーネントがパワーコンポーネントとして使用される場合に、この出願のこの実施形態で提供される電子機器は、図１Ｃに示される充電器に限定されるものではない。パワーコンポーネントを用いる任意の電子機器が、この出願のこの実施形態の適用シナリオに属する。
【0044】
半導体コンポーネントのマイクロ波電力特性は、半導体コンポーネントの動作電圧を高めることによって効果的に改善されることができ、半導体コンポーネントのブレイクダウン電圧を高めることが、半導体コンポーネントの動作電圧を増加させるための前提となる。
【0045】
一部の実施形態において、図２Ａに示すように、半導体コンポーネントは、基板２０と、基板２０上に配置されたチャネル層３０及びバリア層４０（これらは半導体コンポーネント内のヘテロ接合として使用される）と、バリア層４０上に配置されたソースＳ、ドレインＤ、及びゲートＧとを含む。ソースＳ及びドレインＤはバリア層４０とオーミック接触を形成し、ゲートＧはバリア層４０とショットキー接触を形成する。これに基づき、半導体コンポーネントは更に、ゲートフィールドプレート（gate field plate，ＧＦＰ）を含む。ゲートフィールドプレートＧＦＰとバリア層４０との間には間隔が存在する。
【0046】
半導体コンポーネントが動作状態にあるとき、ゲートＧとドレインＤとの間に電界が生成され、電界の集中点は、ドレインＤに近いゲートＧの鋭い角にあり、これは、バリア層４０の材料のブレイクダウン（不可逆的な物理的損傷）を容易に生じさせ、その結果、半導体コンポーネントの故障を引き起こす。ゲートフィールドプレートＧＦＰはゲートＧ上に配置され、これが意味することは、ゲートフィールドプレートＧＦＰがゲートＧをドレインＤ側に延ばすことで、ゲートＧとドレインＤとの間の電界分布を変化させることができ、ドレインＤに近いゲートフィールドプレートの頂部角に電界の集中点が持って行かれるということである。ドレインＤに近いゲートの鋭い角にはもはや電界の集中点がなく、これは、ゲートＧのドレインＤに近い側の電界強度が低減されることを意味する。ゲートフィールドプレートＧＦＰのドレインＤに近い側に電界の集中点があるが、ゲートフィールドプレートＧＦＰとバリア層４０との間に間隔が存在するので、バリア層４０の材料のブレイクダウンの可能性を低下させることができ、半導体コンポーネントのブレイクダウン電圧を高めることができ、半導体コンポーネントの性能を確保することができる。
【0047】
しかしながら、ゲートＧとドレインＤとの間にゲート－ドレイン寄生容量Ｃｇｄ（又は帰還容量と称される）が存在する。ゲートフィールドプレートＧＦＰが配設された後には、ゲート－ドレイン寄生容量Ｃｇｄが更に増加し、それが半導体コンポーネントの小信号利得、電流利得カットオフ周波数、及び電力利得カットオフ周波数の低下をもたらす。
【0048】
これに基づき、一部の実施形態において、図２Ｂに示すように、半導体コンポーネントは更にソースフィールドプレート（source field plate，ＳＦＰ）を含み、ソースフィールドプレートＳＦＰは、ゲートフィールドプレートＧＦＰと重なってゲートフィールドプレートＧＦＰの上に配置される。
【0049】
ソースフィールドプレートＳＦＰが半導体コンポーネント内に配置されることで、ゲートＧとドレインＤとの間の帰還経路を遮断して、半導体コンポーネントのゲート－ドレイン寄生容量Ｃｇｄを減少させ、半導体コンポーネントの小信号利得、電流利得カットオフ周波数、及び電力利得カットオフ周波数を高めることができる。加えて、ソースフィールドプレートＳＦＰの導電性の構造が、ゲートフィールドプレートＧＦＰとドレインＤとの間の電界分布を調整して、ゲートＧのドレインＤに近い側の電界強度を低下させ、半導体コンポーネントのピーク電界を低減させ、半導体コンポーネントのブレイクダウン電圧を更に高めることができる。電界強度が低減された後には、強い電界によって電子が励起されて表面状態に入る可能性を低下させて、半導体コンポーネントの電流コラプス効果を抑制することができる。
【0050】
しかし、ソースフィールドプレートＳＦＰの導入は、半導体コンポーネントのゲート－ソース寄生容量Ｃｇｓを増大させ、それが半導体コンポーネントの周波数特性を低下させる。
【0051】
一部の実施形態では、半導体コンポーネントの利得特性を改善するために、ソースフィールドプレートＳＦＰがドレインＤ側に延長される。
【0052】
しかしながら、このやり方では、小信号利得が増加される程度は限られ、加えて、半導体コンポーネントのゲート－ソース寄生容量Ｃｇｓが有意に増大され、それが更に、半導体コンポーネントのドレイン効率（drain efficiency）を低下させ、半導体コンポーネントの周波数特性を低下させてしまい得る。
【0053】
一部の実施形態では、ゲート－ドレイン寄生容量Ｃｇｄを低減させ、半導体コンポーネントの利得特性を更に向上させるために、ゲート長（ソースＳからドレインＤへの方向におけるサイズ）が短縮される。例えば、０．２５μｍのゲート長又は０．１μｍのゲート長を持つゲート長プロセスが使用される。
【0054】
しかしながら、より短いゲート長は、より高精度のリソグラフィ装置（例えば、電子ビームリソグラフィ装置）又はより複雑なプロセス（例えば、線幅微細化プロセス）を必要とする。加えて、より短いゲート長はまた、短チャネル効果を生じさせ、半導体コンポーネントの出力インピーダンスを低下させ、高いリーク電圧の場合に乏しいターンオフ特性を生じさせ得る。
【0055】
従って、半導体コンポーネントの設計においては、半導体コンポーネントのブレイクダウン電圧及び利得特性などを総合的に考慮する必要がある。半導体コンポーネントのブレイクダウン電圧を低下させるときに半導体コンポーネントの小信号利得、電流利得カットオフ周波数、及び電力利得などを含む特性への影響をどのように低減させるかが、当業者によって解決される必要がある技術的な問題となる。
【0056】
以下、幾つかの詳細な例を用いて、この出願の実施形態で提供される半導体コンポーネントを説明する。
【0057】
例１
【0058】
この例は半導体コンポーネントを提供する。図３に示すように、当該半導体コンポーネントは主に、基板２０と、基板２０上に順に積層されたチャネル層３０及びバリア層４０と、バリア層４０上に並んで配置されたソースＳ及びドレインＤと、ソースＳとドレインＤとの間に位置してバリア層４０上に配置された第１ゲートＧ１及び第２ゲートＧ２と、第１のゲートフィールドプレートＧＦＰ１及び第１のソースフィールドプレートＳＦＰ１とを含む。
【0059】
一部の実施形態において、基板２０はダイヤモンド基板又は炭化ケイ素（ＳｉＣ）基板である。
【0060】
基板２０がＳｉＣ基板であり、原材料の純度が高くない場合、成長により得られるＳｉＣ基板は導電性基板である。原材料の純度が高い場合、成長により得られるＳｉＣ基板は半絶縁性基板である。
【0061】
基板２０がダイヤモンド基板である場合、通常の成長により形成されるダイヤモンド基板は半絶縁性基板である。ダイヤモンド基板を形成するプロセスにおいて、不純物含有量が高い又はダイヤモンド基板がドープされる場合、形成されるダイヤモンド基板は導電性基板である。
【0062】
基板２０が導電性基板である場合、半導体コンポーネントは、電子機器においてパワーコンポーネントとして使用され、電子機器内のＰＣＢと相互接続される。基板２０が半絶縁性基板である場合、半導体コンポーネントは、電子機器において無線周波数コンポーネントとして使用され、電子機器内のアンテナとの信号通信を実施する。
【0063】
ダイヤモンド基板の熱伝導率は通常、１０００Ｗ・ｍ－１・Ｋ－１から２０００Ｗ・ｍ－１・Ｋ－１であり、ＳｉＣ基板の熱伝導率は通常、約３７０Ｗ・ｍ－１・Ｋ－１である。基板２０がダイヤモンド基板又はＳｉＣ基板である場合、基板２０の放熱能力が高く、その結果、半導体コンポーネントの放熱能力が向上され得る。
【0064】
一部の実施形態において、図４に示すように、当該半導体コンポーネントは更に核形成層５０を含む。
【0065】
核形成層５０は基板２０上に配設される。例えば、核形成層５０は基板２０の表面に配設される。
【0066】
核形成層５０を形成する方法は、例えば、有機金属気相成長（metal-organic chemical vapor deposition，ＭＯＣＶＤ）成長法、分子線エピタキシー（molecular beam epitaxy，ＭＢＥ）成長法とし得る。
【0067】
核形成層５０の材料は、例えば、ＧａＮ、ＡｌＧａＮ、及び窒化アルミニウム（ＡｌＮ）のうちの１つ以上を含み得る。
【0068】
核形成層５０の機能は、基板２０の格子構造をチャネル層３０の格子構造と整合させることである。例えば、先ず、基板２０との格子構造差が小さい核形成層５０を基板２０上に配置することができ、次いで、核形成層５０との格子構造差が小さいチャネル層３０が核形成層５０上に設けられる。核形成層５０は超格子構造を用い得る。超格子構造の繰り返し単位は、２つの異なる半導体材料層を含む。それら２つの半導体材料層の厚さ及び周期長が電子の平均自由行程よりも小さい場合、超格子構造内で量子サイズ効果が生成され得る。この場合、超格子構造の２つの半導体材料層の間に挟まれた井戸は量子井戸である。量子井戸によって生成されるエネルギーポテンシャル井戸が電子に対して持つ拘束力を用いて、核形成層５０の界面に平行な方向に電子が移動することを可能にし、電子の横方向移動を改善して、電子が直接的に垂直方向に、界面に平行な基板２０に入る確率を回避又は低減させることで、基板２０の電気的リークが低減される。
【0069】
一部の実施形態において、図４に示すように、当該半導体コンポーネントは更に傾斜バッファ層６０を含む。
【0070】
傾斜バッファ層６０は、核形成層５０の基板２０から遠い側に配設される。例えば、傾斜バッファ層６０は、基板２０から遠い側の核形成層５０の表面上に配設される。
【0071】
傾斜バッファ層６０を形成する方法は、例えば、ＭＯＣＶＤプロセスを用いて、そのＡｌ（アルミニウム）成分が徐々に減少するＡｌＧａＮ傾斜層をエピタキシャル成長させるものとし得る。
【0072】
例えば、核形成層５０の基板２０から遠い側に、ＭＯＣＶＤプロセスを使用することによって、Ａｌ０．８Ｇａ０．２Ｎ層、Ａｌ０．５Ｇａ０．５Ｎ層、及びＡｌ０．２Ｇａ０．８Ｎ層が順次に形成されて、傾斜バッファ層６０を形成する。
【0073】
また、理解され得ることには、半導体コンポーネントが無線周波数コンポーネントとして使用される場合に存在する傾斜バッファ層６０の組成は、半導体コンポーネントがパワーコンポーネントとして使用される場合に存在する傾斜バッファ層６０の組成とは異なり得る。
【0074】
傾斜バッファ層６０の機能は、傾斜バッファ層６０の禁制帯幅がチャネル層３０の禁制帯幅とは異なるために、バリア層４０とチャネル層３０とを含むヘテロ接合のポテンシャル井戸をより深くすることができ、２次元電子ガス（two-dimensional electron gas，２ＤＥＧ）濃度が高まることである。また、電子散乱によって生じる移動度の低下を抑制するために、傾斜バッファ層６０は通常、アンドープ構造を用いる。
【0075】
【0076】
【0077】
チャネル層３０を形成する方法は、例えば、ＭＯＣＶＤ成長法又はＭＢＥ成長法とし得る。
【0078】
チャネル層３０の材料は、例えば、ＧａＮ、ＡｌＧａＮ、窒化インジウムアルミニウム（ＩｎＡｌＮ）、ＡｌＮ、及び窒化スカンジウムアルミニウム（ＳｃＡｌＮ）のうちの１つ以上を含み得る。
【0079】
一部の実施形態において、図４に示すように、当該半導体コンポーネントは更に挿入層７０を含む。
【0080】
挿入層７０はチャネル層３０上に配置される。例えば、挿入層７０はチャネル層３０の表面上に配置される。
【0081】
挿入層７０を形成する方法は、例えば、ＭＯＣＶＤ成長法又はＭＢＥ成長法とし得る。
【0082】
チャネル層３０とバリア層４０との間に挿入層が配設されることで、２ＤＥＧ濃度を高めることができる。
【0083】
【0084】
例えば、図３に示すように、バリア層４０はチャネル層３０の表面上に配置される。あるいは、例えば、バリア層４０は挿入層７０の表面上に配置される。
【0085】
バリア層４０を形成する方法は、例えば、ＭＯＣＶＤ成長法又はＭＢＥ成長法とし得る。
【0086】
バリア層４０の材料は、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＮ、及びＳｃＡｌＮのうちの１つ以上を含み得る。
【0087】
理解され得ることには、チャネル層３０とバリア層４０とで半導体コンポーネントのヘテロ接合を形成し、チャネル層３０の上方に２次元電子ガスが生成される。従って、チャネル層３０の材料はバリア層４０の材料とは異なる。例えば、チャネル層３０の材料はＧａＮを含み、バリア層４０の材料はＡｌＧａＮを含む。
【0088】
一部の実施形態において、図４に示すように、当該半導体コンポーネントは更にキャップ層８０を含む。
【0089】
キャップ層８０はバリア層４０上に配置される。例えば、キャップ層８０はバリア層４０の表面上に配置される。
【0090】
キャップ層８０を形成する方法は、例えば、ＭＯＣＶＤ成長法又はＭＢＥ成長法をエッチングプロセスと組み合わせて使用することによってキャップ層を形成し得るものとし得る。
【0091】
キャップ層８０は、（ソースＳ及びドレインＤが配置される位置に）ソースＳ及びドレインＤを配置するための開口を持ち、該開口がバリア層４０を露出させる。
【0092】
キャップ層８０の材料は、例えば、ＧａＮ又は窒化シリコン（Ｓｉ３Ｎ４）とし得る。
【0093】
キャップ層８０がバリア層４０上に形成されることで、バリア層４０を保護することができ、バリア層４０の表面が酸化されず、半導体コンポーネントの表面状態を低減させることができる。すなわち、半導体コンポーネントのオン抵抗が低下し、半導体コンポーネントのゲートの電気的リーク及び電力消費が低減され、半導体コンポーネントの信頼性が向上する。
【0094】
一部の実施形態において、図４に示すように、キャップ層８０の開口がエッチングによって形成されるときに、バリア層４０に対して少量のエッチングが行われてもよい。換言すれば、最終的にバリア層４０上に凹部（recess）が存在する。
【0095】
斯くして、ソースＳ、ドレインＤ、及びバリア層４０上の凹部で、新たなオーミック接触面を形成することができ、これは、ソースＳ及びドレインＤとバリア層４０の表面との間に形成されるＴｉＮ（窒化チタン）の拡散を容易にして、第２の導電チャネルを形成し、オーミック接触抵抗を効果的に低減させる。また、バリア層４０上に形成された凹部の構造を用いることは、ドレインＤの最大電流を効果的に増加させ、半導体コンポーネントのオン抵抗を低くすることができる。
【0096】
【0097】
ソースＳ及びドレインＤは、例えば、フォトリソグラフィ及びエッチングプロセスを使用することによって形成されることができ、ソースＳ及びドレインＤは、例えば、同時に形成され得る。
【0098】
ソースＳ及びドレインＤの材料は、例えば、順に積層されたチタン（Ｔｉ）層、Ａｌ層、ニッケル（Ｎｉ）層、及び金（Ａｕ）層、すなわち、Ｔｉ／Ａｌ／Ｎｉ／Ａｕとし得る。あるいは、ソースＳ及びドレインＤの材料は、順に積層されたＴｉ層、Ａｌ層、白金（Ｐｔ）層、及びＡｕ層、すなわち、Ｔｉ／Ａｌ／Ｐｔ／Ａｕとしてもよい。あるいは、ソースＳ及びドレインＤの材料は、順に積層されたＴｉ層、タンタル（Ｔａ）層、及びＴｉ層、すなわち、Ｔｉ／Ｔａ／Ｔｉとしてもよい。あるいは、ソースＳ及びドレインＤの材料は、Ａｕ又はパラジウム（Ｐｄ）としてもよい。
【0099】
【0100】
例えば、図３に示すように、第１ゲートＧ１及び第２ゲートＧ２は、バリア層４０の表面上に配置され、バリア層４０とショットキー接触を形成する。あるいは、例えば、図４に示すように、第１ゲートＧ１及び第２ゲートＧ２は、キャップ層８０の表面上に配置され、バリア層４０とショットキー接触を形成する。
【0101】
第１ゲートＧ１及び第２ゲートＧ２は、例えば、フォトリソグラフィ及びエッチングプロセスを使用することによって形成されることができ、第１ゲートＧ１及び第２ゲートＧ２は、例えば、同時に形成され得る。
【0102】
第１ゲートＧ１及び第２ゲートＧ２の材料は、例えば、Ａｕ又はＰｄとし得る。
【0103】
【0104】
一部の実施形態において、第１のゲートフィールドプレートＧＦＰ１と第２ゲートＧ２との間の間隔Ｌ１が、０．５μｍから２．７μｍの範囲である。
【0105】
例えば、第１のゲートフィールドプレートＧＦＰ１と第２ゲートＧ２との間隔Ｌ１は、０．７μｍ、１．０μｍ、１．３μｍ、１．５μｍ、１．７μｍ、２．０μｍ、２．３μｍ、又は２．５μｍである。
【0106】
第１のゲートフィールドプレートＧＦＰ１と第２ゲートＧ２との間の間隔Ｌ１が短縮されることで、半導体コンポーネントの飽和電流を有意に増加させ、半導体コンポーネントのパワーを増大させることができる。しかしながら、半導体コンポーネントのニーポイント電圧も上昇し、その結果、半導体コンポーネントの効率が低下する。加えて、半導体コンポーネントのゲート－ドレイン寄生容量Ｃｇｄが増加し、半導体コンポーネントの利得特性が低下する。従って、半導体コンポーネントの性能及び信頼性要求を包括的に満たすことができるように、第１のゲートフィールドプレートＧＦＰ１と第２ゲートＧ２との間の間隔Ｌ１が０．５μｍから２．７μｍの範囲内に設定される。
【0107】
一部の実施形態において、図３及び図４に示すように、第１のゲートフィールドプレートＧＦＰ１は少なくとも部分的に、第１ゲートＧ１のドレインＤに近い側に配置され、第１のゲートフィールドプレートＧＦＰ１は第１ゲートＧ１に電気的に接続され、第１のゲートフィールドプレートＧＦＰ１とバリア層４０との間に間隔が存在する。
【0108】
例えば、図３及び図４に示すように、第１のゲートフィールドプレートＧＦＰ１は、第１ゲートＧ１のドレインＤに近い側に位置する部分のみを含み、第１のゲートフィールドプレートＧＦＰ１は、第１ゲートＧ１と接触して第１ゲートＧ１に接続される。
【0109】
例えば、第１のゲートフィールドプレートＧＦＰ１と第１ゲートＧ１は、一体形成された構造のものであり、同じ製造プロセスで同時に形成される。
【0110】
あるいは、例えば、図５に示すように、第１のゲートフィールドプレートＧＦＰ１は、第１ゲートＧ１のドレインＤに近い側に位置する第１部分ＧＦＰ１－１と、第１ゲートＧ１のソースＳに近い側に位置する第２部分ＧＦＰ１－２とを含む。第１のゲートフィールドプレートＧＦＰ１の第１部分ＧＦＰ１－１及び第２部分ＧＦＰ１－２はどちらも、第１ゲートＧ１と接触して第１ゲートＧ１に接続される。
【0111】
例えば、第１のゲートフィールドプレートＧＦＰ１の第１部分ＧＦＰ１－１及び第２部分ＧＦＰ１－２と第１ゲートＧ１は、一体形成された構造のものであり、同じ製造プロセスで同時に形成される。
【0112】
第１ゲートＧ１の両側にそれぞれ第１のゲートフィールドプレートＧＦＰ１の第１部分ＧＦＰ１－１及び第２部分ＧＦＰ１－２が配置される。第１ゲートＧ１及び第１のゲートフィールドプレートＧＦＰ１が製造されるときに、第１のゲートフィールドプレートＧＦＰ１のアライメント境界精度についての要件が過度に高くないものになり得る。アライメントが不正確であって、製造を通して得られる第１部分ＧＦＰ１－１と第２部分ＧＦＰ１－２とがサイズにおいて異なる場合であっても、第１のゲートフィールドプレートＧＦＰ１の機能に対する影響は小さい。また、アライメントが不正確である場合、第１部分ＧＦＰ１－１及び第２部分ＧＦＰ１－２のサイズのみが影響を受け、第１ゲートＧ１の幅は影響されない。第１ゲートＧ１のサイズの変化によって引き起こされる半導体コンポーネントの性能に対する影響を回避することができる。
【0113】
【0114】
一部の実施形態において、図３、図４、及び図５に示すように、第１のゲートフィールドプレートＧＦＰ１の基板２０から遠い側に第１のソースフィールドプレートＳＦＰ１が配置され、第１のソースフィールドプレートＳＦＰ１はソースＳに電気的に接続される。
【0115】
確かなことには、第１のソースフィールドプレートＳＦＰ１と第１のゲートフィールドプレートＧＦＰ１との間には、１つ以上の層間誘電体層が必要に応じて配置されることができ、第１のソースフィールドプレートＳＦＰ１は、層間誘電体層のビアホールを通じてソースＳに電気的に接続される。
【0116】
様々なサイズの第１ゲートＧ１及び第２ゲートＧ２によれば、図３に示すように、第１のゲートフィールドプレートＧＦＰ１から遠い側の第１のソースフィールドプレートＳＦＰ１の側面が、第１ゲートＧ１と第２ゲートＧ２との間に位置する。あるいは、第１のゲートフィールドプレートＧＦＰ１から遠い側の第１のソースフィールドプレートＳＦＰ１の側面が第２ゲートＧ２と重なる。
【0117】
第１のソースフィールドプレートＳＦＰ１は第１のゲートフィールドプレートＧＦＰ１を覆う。換言すれば、基板２０に垂直な方向（又は基板２０の厚さ方向として理解される）において、第１のソースフィールドプレートＳＦＰ１は第１のゲートフィールドプレートＧＦＰ１と重なる。
【0118】
例えば、基板２０に垂直な方向（又は基板２０の厚さ方向として理解される）において、第１のゲートフィールドプレートＧＦＰ１に近い側の第１のソースフィールドプレートＳＦＰ１の側面が、第１のゲートフィールドプレートＧＦＰ１と重なる。
【0119】
あるいは、それは、第１のゲートフィールドプレートＧＦＰ１に近い側で、基板２０上への第１のソースフィールドプレートＳＦＰ１の正射影が、基板２０上への第１のゲートフィールドプレートＧＦＰ１の正射影と重なることとして理解される。
【0120】
一部の実施形態において、第１のソースフィールドプレートＳＦＰ１は第１ゲートＧ１と重なるが、第１のソースフィールドプレートＳＦＰ１は第１ゲートＧ１を覆わない。あるいは、一部の実施形態において、第１のソースフィールドプレートＳＦＰ１は第１ゲートＧ１と重ならない。
【0121】
あるいは、それは、第１のソースフィールドプレートＳＦＰ１の第１ゲートＧ１に近い側が第１ゲートＧ１の上まで延在しないこととして理解される。
【0122】
第１のソースフィールドプレートＳＦＰ１が、第１のゲートフィールドプレートＧＦＰ１のドレインＤに近い側のみに配置されることで、第１のソースフィールドプレートＳＦＰ１と第１ゲートＧ１との間の直に面する面積を減少させることができ、半導体コンポーネントのゲート－ソース寄生容量Ｃｇｓが減少され、半導体コンポーネントの周波数特性に対する第１のソースフィールドプレートＳＦＰ１の影響が低減される。
【0123】
一部の実施形態において、第１のソースフィールドプレートＳＦＰ１とソースＳとの間の電気接続を実装するように、第１のソースフィールドプレートＳＦＰ１はソースＳと接触してソースＳに接続される。第１のソースフィールドプレートＳＦＰ１は、第１ゲートＧ１を迂回して、ソースＳと接触してソースＳに接続されることができる。
【0124】
第１のソースフィールドプレートＳＦＰ１の材料は、例えば、ソースＳ及びドレインＤの材料と同じとし得る。半導体コンポーネントの製造において、第１ゲートＧ１及び第２ゲートＧ２が最初に形成され、次いでソースＳ及びドレインＤが形成される場合、第１のソースフィールドプレートＳＦＰ１は、例えば、ソースＳ及びドレインＤと同時に形成され得る。
【0125】
確かなことには、第１のソースフィールドプレートＳＦＰ１の基板２０から遠い側には、必要に応じて、例えば誘電体層又は平坦層などの構造が配置され得る。これはこの出願のこの実施形態において限定されることではない。
【0126】
この例で提供される半導体コンポーネントは、第１ゲートＧ１と第２ゲートＧ２とを含んでいる。当該半導体コンポーネントが動作するとき、第１ゲートＧ１は、駆動信号Ｖｇａｔｅ１及び無線周波数信号ＲＦを受信するように構成され、第２ゲートＧ２は、固定電圧信号Ｖｇａｔｅ２を受信するように構成される。これに基づき、図６Ａは、図２Ｂに示したシングルゲート半導体コンポーネントの出力カーブ図であり、図６Ｂは、図３に示したデュアルゲート半導体コンポーネントの出力特性カーブである。図６Ａと図６Ｂとを比較して分かることには、図６Ｂでは、ドレインＤ電圧が低いときに半導体コンポーネントの出力電圧が飽和状態に達している（図中の黒い点はニーポイント電圧を表している）。従って、この例で提供される半導体コンポーネントのニーポイント電圧は、図２Ｂに示した半導体コンポーネントのニーポイント電圧よりも有意に低い。図６Ａ及び図６Ｂにおいて、横軸はドレインＤ電圧を表しており、縦軸はドレインＤ電流を表している。図６Ａ及び図６Ｂは、第２ゲートＧ２によって受信される固定電圧信号Ｖｇａｔｅ２が一定値（例えば、２Ｖ）を持つ場合で行ったシミュレーションである。複数の異なるカーブは、第１ゲートＧ１が異なる駆動信号Ｖｇａｔｅ１を受信するときのカーブである。Ｖｇａｔｅ１が－４．０Ｖであるとき、及びＶｇａｔｅ１が－６．０Ｖであるとき、出力カーブは基本的に横軸と一致している。
【表1】
【0127】
表１に示すように、第２ゲートＧ２に印加されるＶｇａｔｅ２が２Ｖであり、第１のゲートフィールドプレートＧＦＰ１と第２ゲートＧ２との間の間隔Ｌ１が１．７μｍであるとき、シミュレーションを通じて分かることには、半導体コンポーネント内に第２ゲートＧ２を配置するで、チャネル内のキャリアの分布を変化させ、キャリア濃度を低減させて、半導体の電流を低減させ、半導体コンポーネントのニーポイント電圧を低下させ、半導体コンポーネントの効率を改善することができる。図６Ｂに示されるように、より小さいＶｇａｔｅ１は、半導体コンポーネントのより低いニーポイント電圧を示す。また、第１ゲートＧ１とドレインＤとの間に第２ゲートＧ２が配置されることで、第２ゲートＧ２は、第１ゲートＧ１とドレインＤとの間の帰還経路を遮断することができ、第２ゲートＧ２は、ある程度の遮蔽効果を達成して、半導体コンポーネントがオフ状態にある（例えば、半導体コンポーネントがオフ状態にあるように、バイアスが印加され、第１ゲートＧ１の電圧が－６Ｖであり、ドレイン電圧が５０Ｖである）ときに第１ゲートＧ１とドレインＤとの間のゲート－ドレイン寄生容量Ｃｇｄを低減させるとともに、半導体コンポーネントの小信号利得（小信号利得は、図２Ｂに示した半導体コンポーネントのそれと比較して約５ｄＢだけ増大され得る）、電流利得カットオフ周波数、及び電力利得カットオフ周波数を高めることができる。
【0128】
例２
【0129】
例２と例１との間の主な違いは、例２における半導体コンポーネントが、例１における半導体コンポーネント構造を基礎にして、第２のゲートフィールドプレートＧＦＰ２を更に含むことにある。
【0130】
図７Ａに示すように、半導体コンポーネントが提供され、当該半導体コンポーネントは主に、基板２０と、基板２０上に順に積層されたチャネル層３０及びバリア層４０と、バリア層４０上に並んで配置されたソースＳ及びドレインＤと、ソースＳとドレインＤとの間に位置してバリア層４０上に配置された第１ゲートＧ１及び第２ゲートＧ２と、第１のゲートフィールドプレートＧＦＰ１及び第２のゲートフィールドプレートＧＦＰ２と、第１のソースフィールドプレートＳＦＰ１とを含む。
【0131】
第２のゲートフィールドプレートＧＦＰ２は少なくとも部分的に、第２ゲートＧ２のドレインＤに近い側に配置される。第２のゲートフィールドプレートＧＦＰ２は第２ゲートＧ２に電気的に接続され、第２のゲートフィールドプレートＧＦＰ２とバリア層４０との間に間隔が存在する。
【0132】
例えば、第２のゲートフィールドプレートＧＦＰ２は、第２ゲートＧ２のドレインＤに近い側に位置する部分のみを含み、第２のゲートフィールドプレートＧＦＰ２は、第２ゲートＧ２と接触して第２ゲートＧ２に接続される。
【0133】
例えば、第２のゲートフィールドプレートＧＦＰ２と第２ゲートＧ２は、一体形成された構造のものであり、同じ製造プロセスで同時に形成される。
【0134】
あるいは、例えば、図７Ａに示すように、第２のゲートフィールドプレートＧＦＰ２は、第２ゲートＧ２のドレインＤに近い側に位置する第１部分ＧＦＰ２－１と、第２ゲートＧ２のソースＳに近い側に位置する第２部分ＧＦＰ２－２とを含む。第２のゲートフィールドプレートＧＦＰ２の第１部分ＧＦＰ２－１及び第２部分ＧＦＰ２－２はどちらも、第２ゲートＧ２と接触して第２ゲートＧ２に接続される。
【0135】
例えば、第２のゲートフィールドプレートＧＦＰ２の第１部分ＧＦＰ２－１及び第２部分ＧＦＰ２－２と第２ゲートＧ２は、一体形成された構造のものであり、同じ製造プロセスで同時に形成される。
【0136】
第２のゲートフィールドプレートＧＦＰ２の形状は、この出願のこの実施形態において限定されるものではない。図７Ａに示す第２のゲートフィールドプレートＧＦＰ２の形状は一例にすぎない。
【0137】
一部の実施形態において、図７Ａに示すように、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２の値は、０．５μｍから２．５μｍの範囲である。例えば、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間隔Ｌ２は、０．７μｍ、１．０μｍ、１．３μｍ、１．５μｍ、１．７μｍ、２．０μｍ、又は２．３μｍである。
【0138】
この例において、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２は、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間に位置する第１のソースフィールドプレートＳＦＰ１の部分の長さＬ３よりも大きい。
【0139】
この例において、基板２０、チャネル層３０とバリア層４０、ソースＳとドレインＤ、第１ゲートＧ１と第２ゲートＧ２、第１のゲートフィールドプレートＧＦＰ１、及び第１のソースフィールドプレートＳＦＰ１の構造は、例１におけるものと同じである。詳細については、例１における関連する説明を参照されたい。詳細をここで再び説明することはしない。
【0140】
一部の実施形態において、図７Ｂに示すように、当該半導体コンポーネントは更に、核形成層５０、傾斜バッファ層６０、挿入層７０、及びキャップ層８０を含む。核形成層５０、傾斜バッファ層６０、挿入層７０、及びキャップ層８０の構造は、例１におけるものと同じである。詳細については、例１における関連する説明を参照されたい。詳細をここで再び説明することはしない。
【0141】
表２に示すように、第２ゲートＧ２に印加されるＶｇａｔｅ２が２Ｖであり、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２が１．５μｍであるとき、シミュレーションを通じて分かることには、半導体コンポーネント内に第２のゲートフィールドプレートＧＦＰ２を配置することで、第２ゲートＧ２に近い領域の電界強度を有意に低減させることができる。従って、バリア層４０の材料のブレイクダウンの可能性を低下させることができ、半導体コンポーネントのブレイクダウン電圧を更に高めることができ、半導体コンポーネントの性能を確保することができる。また、第２のゲートフィールドプレートＧＦＰ２が半導体コンポーネント内に配置され、第２のゲートフィールドプレートＧＦＰ２は、ある程度の遮蔽効果を達成し、空乏領域を更に拡張して、第１ゲートＧ１とドレインＤとの間のゲート－ドレイン寄生容量Ｃｇｄを低減させることができるとともに、半導体コンポーネントの小信号利得、電流利得カットオフ周波数、及び電力利得カットオフ周波数を高めることができる。
【表2】
【0142】
例３
【0143】
例３と例２との間の主な違いは、例３における半導体コンポーネントが、例２における半導体コンポーネント構造を基礎にして、第２のソースフィールドプレートＳＦＰ２を更に含むことにある。
【0144】
図８に示すように、半導体コンポーネントが提供され、当該半導体コンポーネントは主に、基板２０と、基板２０上に順に積層されたチャネル層３０及びバリア層４０と、バリア層４０上に並んで配置されたソースＳ及びドレインＤと、ソースＳとドレインＤとの間に位置してバリア層４０上に配置された第１ゲートＧ１及び第２ゲートＧ２と、第１のゲートフィールドプレートＧＦＰ１及び第２のゲートフィールドプレートＧＦＰ２と、第１のソースフィールドプレートＳＦＰ１及び第２のソースフィールドプレートＳＦＰ２とを含む。
【0145】
第２のソースフィールドプレートＳＦＰ２は、第２のゲートフィールドプレートＧＦＰ２の基板２０から遠い側に配置され、ソースＳに電気的に接続される。
【0146】
確かなことには、第２のソースフィールドプレートＳＦＰ２と第２のゲートフィールドプレートＧＦＰ２との間には、１つ以上の層間誘電体層が必要に応じて配置されることができる。また、第２のソースフィールドプレートＳＦＰ２がソースＳに電気的に接続されることは、第２のソースフィールドプレートＳＦＰ２がソースＳに直接電気的に接続されることであってもよいし、第２のソースフィールドプレートＳＦＰ２が第１のソースフィールドプレートＳＦＰ１に電気的に接続されることで、第２のソースフィールドプレートＳＦＰ２とソースＳとの間の電気接続を実装することであってもよい。
【0147】
第２のソースフィールドプレートＳＦＰ２は、第２のゲートフィールドプレートＧＦＰ２を覆う。換言すれば、基板２０に垂直な方向（又は基板２０の厚さ方向として理解される）において、第２のソースフィールドプレートＳＦＰ２は第２のゲートフィールドプレートＧＦＰ２と重なる。
【0148】
例えば、基板２０に垂直な方向（又は基板２０の厚さ方向として理解される）において、第２のゲートフィールドプレートＧＦＰ２に近い側の第２のソースフィールドプレートＳＦＰ２の側面が、第２のゲートフィールドプレートＧＦＰ２と重なる。
【0149】
あるいは、それは、第２のゲートフィールドプレートＧＦＰ２に近い側で、基板２０上への第２のソースフィールドプレートＳＦＰ２の正射影が、基板２０上への第２のゲートフィールドプレートＧＦＰ２の正射影と重なることとして理解される。
【0150】
一部の実施形態において、第２のソースフィールドプレートＳＦＰ２は第２ゲートＧ２と重なるが、第２のソースフィールドプレートＳＦＰ２は第２ゲートＧ２を覆わない。あるいは、一部の実施形態において、第２のソースフィールドプレートＳＦＰ２は第２ゲートＧ２と重ならない。
【0151】
あるいは、それは、第２のソースフィールドプレートＳＦＰ２の第２ゲートＧ２に近い側が第２ゲートＧ２の上まで延在しないこととして理解される。
【0152】
第２のソースフィールドプレートＳＦＰ２が、第２のゲートフィールドプレートＧＦＰ２のドレインＤに近い側のみに配置されることで、第２のソースフィールドプレートＳＦＰ２と第２ゲートＧ２との間の直に面する面積を減少させることができ、半導体コンポーネントのゲート－ソース寄生容量Ｃｇｓが減少され、半導体コンポーネントの周波数特性に対する第２のソースフィールドプレートＳＦＰ２の影響が低減される。
【0153】
一部の実施形態において、第２のソースフィールドプレートＳＦＰ２と第１のソースフィールドプレートＳＦＰ１との間の電気接続を実装するように、第２のソースフィールドプレートＳＦＰ２は第１のソースフィールドプレートＳＦＰ１と接触して第１のソースフィールドプレートＳＦＰ１に接続される。第２のソースフィールドプレートＳＦＰ２は、第２ゲートＧ２を迂回して、第１のソースフィールドプレートＳＦＰ１と接触して第１のソースフィールドプレートＳＦＰ１に接続されることができる。
【0154】
第２のソースフィールドプレートＳＦＰ２の材料は、例えば、ソースＳ及びドレインＤの材料と同じとし得る。第２のソースフィールドプレートＳＦＰ２は、例えば、第１のソースフィールドプレートＳＦＰ１と同時に形成され得る。
【0155】
第２のソースフィールドプレートＳＦＰ２の長さ（ソースＳからドレインＤへの方向におけるサイズ）は、例えば、第１のソースフィールドプレートＳＦＰ１の長さ（ソースＳからドレインＤへの方向におけるサイズ）より大きくてもよいし、小さくてもよいし、等しくてもよい。
【0156】
第２のソースフィールドプレートＳＦＰ２の形状は、この出願のこの実施形態において限定されることではない。第２のソースフィールドプレートＳＦＰ２は、第２ゲートＧ２に重なって、第２ゲートＧ２とドレインＤとの間の位置まで延びる。図８に示す第２のソースフィールドプレートＳＦＰ２の形状は一例にすぎない。
【0157】
この例において、基板２０、チャネル層３０とバリア層４０、ソースＳとドレインＤ、第１ゲートＧ１と第２ゲートＧ２、第１のゲートフィールドプレートＧＦＰ１、第２のゲートフィールドプレートＧＦＰ２、及び第１のソースフィールドプレートＳＦＰ１の構造は、例１におけるものと同じである。詳細については、例１における関連する説明を参照されたい。詳細をここで再び説明することはしない。
【0158】
一部の実施形態において、第１ゲートＧ１と第２ゲートＧ２の構造は同じであり、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２の構造は同じであり、第１のソースフィールドプレートＳＦＰ１と第２のソースフィールドプレートＳＦＰ２の構造は同じである。斯くして、構造が単純であり、製造するのが容易である。
【0159】
一部の実施形態において、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２の値は、０．５μｍから１．５μｍの範囲である。
【0160】
例えば、図８に示すように、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２は、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間に位置する第１のソースフィールドプレートＳＦＰ１の部分の長さＬ３以上である。あるいは、基板２０に垂直な方向において、第１のソースフィールドプレートＳＦＰ１は第２のゲートフィールドプレートＧＦＰ２と重ならない。
【表3】
【0161】
表３に示すように、第２ゲートＧ２に印加されるＶｇａｔｅ２が２Ｖであり、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２が１．５μｍであるとき、シミュレーションを通じて分かることには、第２のソースフィールドプレートＳＦＰ２が半導体コンポーネント内に配置される場合、第２のソースフィールドプレートＳＦＰ２の導電性の構造が、第２のゲートフィールドプレートＧＦＰ２とドレインＤとの間の電界分布を調整して、第２ゲートＧ２のドレインＤに近い側の電界強度を低減させ（電界強度は、図２Ｂに示した半導体コンポーネントのそれと比較して約５５％だけ低減され得る）、半導体コンポーネントのピーク電界を低下させ、半導体コンポーネントのブレイクダウン電圧を更に高め得る。加えて、電界強度が低減された後には、強い電界によって電子が励起されて表面状態に入る可能性を低下させて、半導体コンポーネントの電流コラプス効果を抑制することができる。また、第２のソースフィールドプレートＳＦＰ２が半導体コンポーネント内に配置され、第２のソースフィールドプレートＳＦＰ２は、ある程度の遮蔽効果を達成し、空乏領域を更に拡張して、第１ゲートＧ１とドレインＤとの間のゲート－ドレイン寄生容量Ｃｇｄを低減させることができるとともに、半導体コンポーネントの小信号利得（小信号利得は、図２Ｂに示した半導体コンポーネントのそれと比較して約７ｄＢだけ増大され得る）、電流利得カットオフ周波数、及び電力利得カットオフ周波数を高めることができる。
【0162】
図９に示すように、第２ゲートＧ２が第１ゲートＧ１とドレインＤとの間に配置された後に、第２ゲートＧ２に対応する第２のゲートフィールドプレートＧＦＰ２及び第２のソースフィールドプレートＳＦＰ２が追加されるにつれて、第１ゲートＧ１とドレインＤとの間の電界強度が徐々に減少し、半導体コンポーネントのブレイクダウン電圧が徐々に増加する。図９において、縦座標は電界強度Ｖ／ｃｍを表しており、横座標は半導体コンポーネント内の位置を表している。
【0163】
あるいは、例えば、図１０Ａに示すように、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間隔Ｌ２は、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間に位置する第１のソースフィールドプレートＳＦＰ１の部分の長さＬ３より小さい。換言すれば、第１のソースフィールドプレートＳＦＰ１が第２のゲートフィールドプレートＧＦＰ２を覆う。あるいは、それは、基板２０に垂直な方向において、第１のソースフィールドプレートＳＦＰ１が第２のゲートフィールドプレートＧＦＰ２と重なることとして理解される。
【0164】
例えば、図１０Ａに示すように、基板２０に垂直な方向において、第２ゲートＧ２に近い側の第１のソースフィールドプレートＳＦＰ１の側面が第２のゲートフィールドプレートＧＦＰ２と重なる。
【0165】
表３から分かることには、図３にした第１ゲートＧ１及び第２ゲートＧ２を含む半導体コンポーネントは、半導体コンポーネントのゲート－ドレイン寄生容量Ｃｇｄを低減させることができるが、半導体コンポーネントの飽和電流も減少させてしまい得る。第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間隔Ｌ２が小さくされることで、飽和電流の減少を軽減させることができる。
【0166】
一実装おいて、図１０Ａに示すように、第１のソースフィールドプレートＳＦＰ１は、第２のソースフィールドプレートＳＦＰ２に接続されない。
【0167】
第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔を小さくすることに基づいて、第１のソースフィールドプレートＳＦＰ１と第２のソースフィールドプレートＳＦＰ２とが接続されないように、第１のソースフィールドプレートＳＦＰ１の製造プロセスが変更される。
【表4】
【0168】
表４に示すように、第２ゲートＧ２に印加されるＶｇａｔｅ２が２Ｖであり、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２が０．５μｍであるとき、シミュレーションを通じて分かることには、図８の構造と比較して、図１０Ａの構造は、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔を短縮し、半導体コンポーネントの飽和電流が大幅に増大するが、ニーポイント電圧及びゲート－ドレイン寄生容量Ｃｇｄが僅かに増加し、半導体コンポーネントの小信号利得が僅かに減少する。従って、第１ゲートＧ１と第２ゲートＧ２との間の間隔Ｌ２を適切に設定するために、半導体コンポーネントの小信号利得及びニーポイント電圧の要件が必要に応じて総合的に考慮され得る。
【0169】
他の一実装において、図１０Ｂに示すように、第１のソースフィールドプレートＳＦＰ１が第２のソースフィールドプレートＳＦＰ２に接続される。
【0170】
第１のソースフィールドプレートＳＦＰ１が第２のソースフィールドプレートＳＦＰ２に接続されることで、第１のソースフィールドプレートＳＦＰ１の製造プロセスを変更することなく、既存のプロセスを用いて第１のソースフィールドプレートＳＦＰ１及び第２のソースフィールドプレートＳＦＰ２を製造することができる。しかしながら、表５に示されるように、第２ゲートＧ２に印加されるＶｇａｔｅ２が２Ｖであり、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２が０．５μｍであるとき、シミュレーションを通じて分かることには、図１０Ａの構造と比較して、図１０Ｂの構造では、第１のソースフィールドプレートＳＦＰ１が第２のソースフィールドプレートＳＦＰ２に接続され、半導体コンポーネントの小信号利得が僅かに低下する。
【表5】
【0171】
例４
【0172】
例４と例１から例３との間の違いは、半導体コンポーネントが、例１から例３で提供される半導体コンポーネント構造を基礎にして、第３ゲートＧ３を更に含むことにある。
【0173】
例３で提供される半導体コンポーネントとの比較を例として用いる。図１１Ａに示すように、半導体コンポーネントが提供され、当該半導体コンポーネントは主に、基板２０と、基板２０上に順に積層されたチャネル層３０及びバリア層４０と、バリア層４０上に並んで配置されたソースＳ及びドレインＤと、ソースＳとドレインＤとの間に位置してバリア層４０上に配置された第１ゲートＧ１、第２ゲートＧ２、及び第３ゲートＧ３と、第１のゲートフィールドプレートＧＦＰ１及び第２のゲートフィールドプレートＧＦＰ２と、第１のソースフィールドプレートＳＦＰ１及び第２のソースフィールドプレートＳＦＰ２とを含む。
【0174】
図１１Ａに示すように、第１ゲートＧ１、第２ゲートＧ２、第３ゲートＧ３は、ソースＳとドレインＤとの間に位置してバリア層４０上に配置される。
【0175】
例えば、図１１Ａに示すように、第１ゲートＧ１、第２ゲートＧ２、及び第３ゲートＧ３は、バリア層４０の表面上に配置され、バリア層４０とショットキー接触を形成する。
【0176】
第１ゲートＧ１、第２ゲートＧ２、及び第３ゲートＧ３は、例えば、フォトリソグラフィ及びエッチングプロセスを用いることによって形成され、第１ゲートＧ１、第２ゲートＧ２、及び第３ゲートＧ３は、例えば、同時に形成される。
【0177】
確かなことには、第３ゲートＧ３とドレインＤとの間に更に第４ゲート又はより多くのゲートが配置されてもよいことが理解され得る。これはこの出願のこの実施形態において限定されることではない。必要に応じて適切にゲートを配置すればよい。
【0178】
例１で第２ゲートＧ２を追加する原理と同様に、第３ゲートＧ３が第２ゲートＧ２とドレインＤとの間に追加され、第３ゲートＧ３は、ある程度の遮蔽効果を達成して、第１ゲートＧ１とドレインＤとの間のゲート－ドレイン寄生容量Ｃｇｄを低減させるとともに、半導体コンポーネントの小信号利得、電流利得カットオフ周波数、及び電力利得カットオフ周波数を高めることができる。
【0179】
一部の実施形態において、図１１Ｂに示すように、当該半導体コンポーネントは更に第３のゲートフィールドプレートＧＦＰ３を含む。
【0180】
第３のゲートフィールドプレートＧＦＰ３は少なくとも部分的に、第３ゲートＧ３のドレインＤに近い側に配置される。第３のゲートフィールドプレートＧＦＰ３は第３ゲートＧ３に電気的に接続され、第３のゲートフィールドプレートＧＦＰ３とバリア層４０との間に間隔が存在する。
【0181】
例えば、第３のゲートフィールドプレートＧＦＰ３は、第３ゲートＧ３のドレインＤに近い側に位置する部分のみを含み、第３のゲートフィールドプレートＧＦＰ３は、第３ゲートＧ３と接触して第３ゲートＧ３に接続される。
【0182】
例えば、第３のゲートフィールドプレートＧＦＰ３と第３ゲートＧ３は、一体形成された構造のものであり、同じ製造プロセスで同時に形成される。
【0183】
あるいは、例えば、図１１Ｂに示すように、第３のゲートフィールドプレートＧＦＰ３は、第３ゲートＧ３のドレインＤに近い側に位置する第１部分ＧＦＰ３－１と、第３ゲートＧ３のソースＳに近い側に位置する第２部分ＧＦＰ３－２とを含む。第３のゲートフィールドプレートＧＦＰ３の第１部分ＧＦＰ３－１及び第２部分ＧＦＰ３－２はどちらも、第３ゲートＧ３と接触して第３ゲートＧ３に接続される。
【0184】
例えば、第３のゲートフィールドプレートＧＦＰ３の第１部分ＧＦＰ３－１及び第２部分ＧＦＰ３－２と第３ゲートＧ３は、一体形成された構造のものであり、同じ製造プロセスで同時に形成される。
【0185】
第３のゲートフィールドプレートＧＦＰ３の形状は、この出願のこの実施形態において限定されるものではなく、図１１Ｂに示す第３のゲートフィールドプレートＧＦＰ３の形状は一例にすぎない。
【0186】
半導体コンポーネント内に第３のゲートフィールドプレートＧＦＰ３を配置することで、第３ゲートＧ３に近い領域の電界強度を有意に低減させることができる。従って、バリア層４０の材料のブレイクダウンの可能性を低下させることができ、半導体コンポーネントのブレイクダウン電圧を更に高めることができ、半導体コンポーネントの性能を確保することができる。また、第３のゲートフィールドプレートＧＦＰ３が半導体コンポーネント内に配置され、第３のゲートフィールドプレートＧＦＰ３は、ある程度の遮蔽効果を達成し、空乏領域を更に拡張して、第１ゲートＧ１とドレインＤとの間のゲート－ドレイン寄生容量Ｃｇｄを低減させることができるとともに、半導体コンポーネントの小信号利得、電流利得カットオフ周波数、及び電力利得カットオフ周波数を高めることができる。
【0187】
一部の実施形態において、図１１Ｃに示すように、当該半導体コンポーネントは更に第３のソースフィールドプレートＳＦＰ３を含む。第３のソースフィールドプレートＳＦＰ３は、第３のゲートフィールドプレートＧＦＰ３の基板２０から遠い側に配置され、ソースＳに電気的に接続される。
【0188】
第３のソースフィールドプレートＳＦＰ３は、第３のゲートフィールドプレートＧＦＰ３を覆う。換言すれば、基板２０に垂直な方向（又は基板２０の厚さ方向として理解される）において、第３のソースフィールドプレートＳＦＰ３は第３のゲートフィールドプレートＧＦＰ３と重なる。
【0189】
例えば、基板２０に垂直な方向（又は基板２０の厚さ方向として理解される）において、第３のゲートフィールドプレートＧＦＰ３に近い側の第３のソースフィールドプレートＳＦＰ３の側面が、第３のゲートフィールドプレートＧＦＰ３と重なる。
【0190】
あるいは、それは、第３のゲートフィールドプレートＧＦＰ３に近い側で、基板２０上への第３のソースフィールドプレートＳＦＰ３の正射影が、基板２０上への第３のゲートフィールドプレートＧＦＰ３の正射影と重なることとして理解される。
【0191】
第２のソースフィールドプレートＳＦＰ２の様々な構造、及び第２ゲートＧ２と第３ゲートＧ３との間の様々な距離に従って、第２のソースフィールドプレートＳＦＰ２と第３のソースフィールドプレートＳＦＰ３は接続されてもよいし、接続されなくてもよい。図１１Ｃは、第２のソースフィールドプレートＳＦＰ２が第３のソースフィールドプレートＳＦＰ３に接続される例を用いて示されている。
【0192】
一部の実施形態において、第１ゲートＧ１と、第２ゲートＧ２と、第３ゲートＧ３の構造は同じであり、第１のゲートフィールドプレートＧＦＰ１と、第２のゲートフィールドプレートＧＦＰ２と、第３のゲートフィールドプレートＧＦＰ３の構造は同じであり、第１のソースフィールドプレートＳＦＰ１と、第２のソースフィールドプレートＳＦＰ２と、第３のソースフィールドプレートＳＦＰ３の構造は同じである。斯くして、構造が単純であり、製造するのが容易である。
【0193】
表６に示されるように、第２ゲートＧ２に印加されるＶｇａｔｅ２が２Ｖであり、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２が０．５μｍであり、第２のゲートフィールドプレートＧＦＰ２と第３のゲートフィールドプレートＧＦＰ３との間の間隔が０．５μｍであるとき、シミュレーションを通じて分かることには、ゲート、ゲートフィールドプレート、及びソースフィールドプレートの数を更に増加させることで、ゲート－ドレイン寄生容量Ｃｇｄを更に低減させるとともに、半導体コンポーネントの小信号利得を増大させることができる。
【表6】
【0194】
例５
【0195】
例５と例２から例４との間の違いは、第２ゲートＧ２よりも第１ゲートＧ１がドレインＤの近くに配置されることにある。
【0196】
例２で提供される半導体コンポーネントとの比較を例として用いる。図１２に示すように、半導体コンポーネントが提供され、当該半導体コンポーネントは主に、基板２０と、基板２０上に順に積層されたチャネル層３０及びバリア層４０と、バリア層４０上に並んで配置されたソースＳ及びドレインＤと、ソースＳとドレインＤとの間に位置してバリア層４０上に配置された第１ゲートＧ１及び第２ゲートＧ２と、第１のゲートフィールドプレートＧＦＰ１及び第１のソースフィールドプレートＳＦＰ１とを含む。
【0197】
強調すべきことには、図１２に示すように、この例の半導体コンポーネントでは、第１ゲートＧ１が、第２ゲートＧ２とドレインＤとの間に配置される。
【0198】
この例において、基板２０、チャネル層３０とバリア層４０、ソースＳとドレインＤ、第１ゲートＧ１と第２ゲートＧ２、第１のゲートフィールドプレートＧＦＰ１、第２のゲートフィールドプレートＧＦＰ２、及び第１のソースフィールドプレートＳＦＰ１の構造は、例２におけるものと同じである。詳細については、例２における関連する説明を参照されたい。詳細をここで再び説明することはしない。
【表7】
【0199】
表７に示されるように、第２ゲートＧ２に印加されるＶｇａｔｅ２が２Ｖであり、第１のゲートフィールドプレートＧＦＰ１と第２のゲートフィールドプレートＧＦＰ２との間の間隔Ｌ２が０．５μｍであるとき、シミュレーションを通じて分かることには、ドレインＤに近い第１ゲートＧ１上に第１のソースフィールドプレートＳＦＰ１が配置され、ドレインＤから離れた第２ゲートＧ２上に第２のソースフィールドプレートＳＦＰ２が配置されない場合、半導体コンポーネントの飽和電流及び小信号利得が大きい。半導体コンポーネントの飽和電流及び小信号利得が同じであるという前提で、図１０Ｂに示した半導体コンポーネントと比較すると、半導体コンポーネントの構造が単純であり、半導体コンポーネントのゲート－ソース寄生容量Ｃｇｓを低減させることができる。
【0200】
この出願の実施形態で提供される半導体コンポーネントの以上の説明から分かることには、半導体コンポーネントに対する実際の要件に従って、ゲートの数、ゲートフィールドプレートの数、ソースフィールドプレートの数、ソースフィールドプレートの構造、及びゲートフィールドプレート間の間隔を適切に設計することで、電力（飽和電流に関係する）、小信号利得（ゲート－ドレイン寄生容量Ｃｇｓに関係する）、及び効率（ニーポイント電圧に関係する）などを含む半導体コンポーネントの無線周波数特性が効果的にバランスさせることができる。
【0201】
この出願の実施形態で提供される半導体コンポーネントは、ＧａＮ ＨＥＭＴコンポーネントにおいて使用され得るだけでなく、例えばＧａＡｓ（ガリウム砒素）ＨＥＭＴなどの他のＩＩＩ－Ｖ族半導体コンポーネントにおいても使用され得る。
【0202】
以上の説明は、単にこの出願の特定の実装に過ぎず、この出願の保護範囲を限定することを意図するものではない。この出願に開示された技術的範囲内の如何なる変形又は置換もこの出願の保護範囲に入るものである。従って、この出願の保護範囲は請求項の保護範囲に従うものである。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図12】
【国際調査報告】