特表 2024-542704 ライトデータ信号の遅延制御方法、装置、及び機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-15

(54)【発明の名称】ライトデータ信号の遅延制御方法、装置、及び機器

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241108BHJP

   G11C 7/10 20060101ALI20241108BHJP

【ＦＩ】

G06F12/00 564D

G06F12/00 560A

G11C7/10 505

G11C7/10 460

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024532533

(86)(22)【出願日】2023-03-16

(85)【翻訳文提出日】2024-05-30

(86)【国際出願番号】 CN2023081939

(87)【国際公開番号】W WO2023221627

(87)【国際公開日】2023-11-23

(31)【優先権主張番号】202210548827.0

(32)【優先日】2022-05-20

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】517392436

【氏名又は名称】▲騰▼▲訊▼科技（深▲セン▼）有限公司

【氏名又は名称原語表記】ＴＥＮＣＥＮＴ ＴＥＣＨＮＯＬＯＧＹ （ＳＨＥＮＺＨＥＮ） ＣＯＭＰＡＮＹ ＬＩＭＩＴＥＤ

【住所又は居所原語表記】３５／Ｆ，Ｔｅｎｃｅｎｔ Ｂｕｉｌｄｉｎｇ，Ｋｅｊｉｚｈｏｎｇｙｉ Ｒｏａｄ，Ｍｉｄｗｅｓｔ Ｄｉｓｔｒｉｃｔ ｏｆ Ｈｉ－ｔｅｃｈ Ｐａｒｋ，Ｎａｎｓｈａｎ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ ５１８０５７，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100150197

【弁理士】

【氏名又は名称】松尾 直樹

(72)【発明者】

【氏名】▲強▼ ▲鵬▼

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB00

5B160CC01

(57)【要約】

本願は、ライトデータ信号の遅延制御方法に関する。方法は、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得するステップ（２０２）と、ホストコンピュータによってサンプルライトデータ信号をメモリに送信するステップ（２０４）と、メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュするステップ（２０６）と、もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップ（２０８）と、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っており、且つメモリに書き込まれるようになるターゲットライトデータ信号を獲得するステップ（２１０）と、を含む。

【特許請求の範囲】

【請求項1】

コンピュータ機器により実行される、ライトデータ信号の遅延制御方法であって、前記方法は、
ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得するステップと、
前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信するステップと、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュするステップと、
もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップと、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得するステップであって、前記ターゲットライトデータ信号は、前記メモリにおいて書き込むことに用いられる、ステップと、を含む、ことを特徴とするライトデータ信号の遅延制御方法。

【請求項2】

ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得するステップは、
ホストコンピュータによってメモリにおけるモードレジスタの値をターゲット値に設定するステップであって、前記モードレジスタは、前記レジスタ回路の動作モードをセッティングすることに用いられるレジスタであり、前記ターゲット値は、前記レジスタ回路がサポートしたリードライト可能モードに対応する値である、ステップと、
前記ターゲット値を通じて前記レジスタ回路がリードライト可能モードで動作するように制御し、リードライトをサポートするトレーニングレジスタを獲得するステップと、を含む、ことを特徴とする請求項１に記載の方法。

【請求項3】

前記サンプルライトデータ信号は、複数のサブサンプル信号を含み、前記ホストコンピュータ上に設置された前記ライトデータ遅延制御回路は、複数のサブ回路を含み、１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられ、
前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得するステップであって、前記初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている、ステップと、
前記複数のサブサンプル信号に基づいて、各々の前記初期サブ回路に対して多回路の遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップであって、前記トレーニング済みのライトデータ遅延制御回路は、複数のトレーニング済みのターゲットサブ回路を含み、各々の前記ターゲットサブ回路によってそれぞれ信号オフセット調整を行った後の各々のサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っている、ステップと、を含む、ことを特徴とする請求項１に記載の方法。

【請求項4】

前記サンプリングライトデータ信号は、前記複数のサブサンプル信号とそれぞれ対応する複数のサブサンプリング信号を含み、
前記複数のサブサンプル信号に基づいて、各々の前記初期サブ回路に対して多回路の遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、
もし前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができなければ、前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、前記ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップを含み、
前記ステップアップトレーニング対象の初期サブ回路は、読み取られていないサブサンプル信号に対応した初期サブ回路であり、前記ステップアップトレーニング対象の初期サブ回路の初期調整情報は、単回路の遅延調整トレーニングにより前記初期サブ回路を獲得する過程において使用された調整情報である、ことを特徴とする請求項３に記載の方法。

【請求項5】

前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、前記ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、
前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かって前記ステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得するステップを含み、
前記ターゲットサブサンプル信号は、前記ステップアップトレーニング対象の初期サブ回路と対応するサブサンプル信号である、ことを特徴とする請求項４に記載の方法。

【請求項6】

前記方法は、
もし前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるなら、各々の前記初期サブ回路を各々の前記ターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得するステップをさらに含む、ことを特徴とする請求項４に記載の方法。

【請求項7】

前記サブ回路において順次接続されたライトデータ遅延ユニットが含まれ、個々のライトデータ遅延ユニットの後にいずれもタップインタフェースが連結され、前記タップインタフェースは、前記サブ回路の中から信号を導出することをサポートし、前記初期サブ回路は、ターゲットタップインタフェースが既に決定された回路であり、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得するステップは、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行うことで、前記サブ回路についての遅延調整情報を決定するステップと、
前記遅延調整情報に基づいて、前記サブ回路の中からターゲットタップインタフェースを決定するステップであって、前記ターゲットタップインタフェースの前のターゲットライトデータ遅延ユニットは、遅延処理によって前記サブ回路と対応するサブサンプル信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っている信号を獲得することに用いられる、ステップと、を含むことを特徴とする請求項３に記載の方法。

【請求項8】

前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行うことで、前記サブ回路についての遅延調整情報を決定するステップは、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を増加させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第１調整情報を獲得するステップと、
前記第２状態を前記第１状態に回復させ、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を低減させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第２調整情報を獲得するステップと、
前記第１調整情報と前記第２調整情報に基づき、前記サブ回路についての遅延調整情報を決定するステップと、を含む、ことを特徴とする請求項７に記載の方法。

【請求項9】

前記サブ回路は、第１構成回路と、第２構成回路と、を含み、前記第２構成回路は、前記第１構成回路の後に接続され、前記第１構成回路と第２構成回路は、それぞれ順次接続されたライトデータ遅延ユニットを含み、前記第１調整情報は、前記サブ回路と対応する前記サブサンプル信号が既に伝送されて通過した前記第２構成回路におけるライトデータ遅延ユニットの第１数量を含み、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を増加させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第１調整情報を獲得するステップは、
前記サブ回路と対応するサブサンプル信号が前記第１構成回路における各ライトデータ遅延ユニットを順次通り過ぎるように制御することで、初期の遅延制御処理を行い、初期制御後の、前記サブ回路と対応するサブサンプル信号を獲得するステップと、
前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記メモリがサンプリング信号に基づいて前記第２構成回路の相応なタップインタフェースから前記サブ回路と対応する前記サブサンプル信号をサンプリングしていない第２状態が発生するまで、前記初期制御後の、前記サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かって、前記初期制御後の、前記サブ回路と対応するサブサンプル信号が１つずつ伝送されて前記第２構成回路におけるライトデータ遅延ユニットを通過するように継続的に制御し、前記サブ回路と対応する前記サブサンプル信号が既に伝送されて通過した前記第２構成回路におけるライトデータ遅延ユニットの第１数量を記録するステップと、を含む、ことを特徴とする請求項８に記載の方法。

【請求項10】

前記第２調整情報は、前記サブ回路と対応する前記サブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を含み、
前記第２状態を前記第１状態に回復させ、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を低減させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第２調整情報を獲得するステップは、
前記第２状態を前記第１状態に回復させ、前記メモリがサンプリング信号に基づいて前記第１構成回路の相応なタップインタフェースから前記サブ回路と対応する前記サブサンプル信号をサンプリングしていない第２状態が発生するまで、前記初期制御後の、前記サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって、前記初期制御後の、前記サブ回路と対応するサブサンプル信号が伝送されて通過する前記第１構成回路におけるライトデータ遅延ユニットを１つずつ減少させるように制御し、前記サブ回路と対応する前記サブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を記録するステップを含む、ことを特徴とする請求項９に記載の方法。

【請求項11】

前記ライトデータ遅延制御回路における個々のサブ回路について、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記サブ回路と対応する前記サブサンプル信号の遅延を増加させる方向に向かって前記サブ回路を調整する前記ステップの前に、前記方法は、
前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態において、前記メモリの現在の動作周波数に対して周波数低減調整処理を行い、低減後のターゲット動作周波数を獲得するステップであって、前記ターゲット動作周波数は、前記メモリにサンプリング信号に基づいて前記サブ回路と対応する前記サブサンプル信号をサンプリングさせる動作周波数である、ステップと、
前記ターゲット動作周波数上で動作するメモリにおけるサンプリング信号に基づいて、前記サブ回路と対応する前記サブサンプル信号をサンプリングすることで、前記メモリがサンプリング信号に基づいて前記サブ回路と対応する前記サブサンプル信号をサンプリングするステップと、をさらに含む、ことを特徴とする請求項８に記載の方法。

【請求項12】

前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップの後に、前記方法は、
高帯域幅内部記憶システムのシステム動作状態をモニタリングするステップであって、前記高帯域幅内部記憶システムは、前記ホストコンピュータと、前記メモリと、を含む、ステップと、
もし前記システム動作状態が非ビジー状態にあるなら、ソフトウェア制御によって、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、データをキャッシュすることに用いられるトレーニングレジスタを獲得する前記ステップを再度実行することで、遅延調整トレーニングを再度行うようにトリガするステップと、をさらに含む、ことを特徴とする請求項１～１１のいずれか１項に記載の方法。

【請求項13】

前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信する前記ステップは、
前記ホストコンピュータによってサンプルライトデータ信号、及び前記サンプルライトデータ信号とマッチするライトデータ選択パルス信号を、前記メモリに送信するステップを含み、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュする前記ステップは、
前記メモリが受信した前記ライトデータ選択パルス信号をサンプリング信号として、前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュするステップを含む、ことを特徴とする請求項１に記載の方法。

【請求項14】

前記サンプリング信号のサンプリングエッジは、前記サンプリング信号の立ち上がりエッジを含み、前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングする前記ステップは、
前記メモリを通じて、サンプリング信号の立ち上がりエッジに基づいて前記サンプルライトデータ信号をサンプリングすることを含み、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得する前記ステップは、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号の立ち上がりエッジと揃っているターゲットライトデータ信号を獲得するステップを含む、ことを特徴とする請求項１に記載の方法。

【請求項15】

前記サンプリング信号のサンプリングエッジは、前記サンプリング信号の立ち下がりエッジを含み、前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングする前記ステップは、
前記メモリを通じて、サンプリング信号の立ち下がりエッジに基づいて前記サンプルライトデータ信号をサンプリングするステップを含み、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得する前記ステップは、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号の立ち下がりエッジと揃っているターゲットライトデータ信号を獲得するステップを含む、ことを特徴とする請求項１に記載の方法。

【請求項16】

ライトデータ信号の遅延制御装置であって、前記装置は、
ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得することに用いられるセッティングモジュールと、
前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信することに用いられる送信モジュールと、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュすることに用いられるサンプリングモジュールと、
もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することに用いられるトレーニングモジュールと、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得することに用いられる調整モジュールであって、前記ターゲットライトデータ信号は、前記メモリにおいて書き込むことに用いられる、調整モジュールと、を含む、ことを特徴とするライトデータ信号の遅延制御装置。

【請求項17】

メモリと、１つ、又は複数のプロセッサと、を含み、前記メモリにはコンピュータ可読命令が記憶されるコンピュータ機器であって、前記１つ、又は複数のプロセッサは、前記コンピュータ可読命令を実行するときに、請求項１～１５のいずれか１項に記載の方法のステップを実現する、ことを特徴とするコンピュータ機器。

【請求項18】

コンピュータ可読命令が記憶される１つ、又は複数のコンピュータ可読記憶媒体であって、前記コンピュータ可読命令は、１つ、又は複数のプロセッサに実行されるときに、請求項１～１５のいずれか１項に記載の方法のステップを実現する、ことを特徴とする１つ、又は複数のコンピュータ可読記憶媒体。

【請求項19】

コンピュータ可読命令を含むコンピュータプログラム製品であって、前記コンピュータ可読命令は、１つ、又は複数のプロセッサに実行されるときに、請求項１～１５のいずれか１項に記載の方法のステップを実現する、ことを特徴とするコンピュータプログラム製品。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、コンピュータの技術分野に関し、特にライトデータ信号の遅延制御方法、装置、機器、及び媒体に関する。

【0002】

本願は、２０２２年５月２０日に中国特許庁に提出された、出願番号が第２０２２１０５４８８２７０号であり、発明の名称が「ライトデータ信号の遅延制御方法、装置、機器、及び媒体」である中国特許出願の優先権を主張し、その全部の内容は、引用によって本願において組み込まれている。

【背景技術】

【0003】

高帯域幅内部記憶システムにおいて、高帯域幅内部記憶システムにおけるホストコンピュータが高帯域幅内部記憶システムにおけるメモリへライトデータ信号を送信することによって、メモリに対して相応なライト操作制御を行うことを実現することができる。しかしながら、ホストコンピュータがメモリへライトデータ信号を送信する過程において、ライトデータ信号の伝送は環境変化、及び信号間クロストーク等の要因の影響を受けやすいため、ライトデータ信号とメモリにおけるサンプリング信号にオフセットが発生しやすく、ひいてはライトデータのサンプリングエラーの状況が発生してしまう。もしライトデータのサンプリングエラーが発生すれば、ホストコンピュータのメモリに対するライト操作にエラーが発生することとなり、同様にメモリにおいて書き込まれたデータにエラーが発生することとなり、それによりメモリの動作安定性が低下し得る。

【発明の概要】

【課題を解決するための手段】

【0004】

これに基づいて、上記技術的課題に対し、ライトデータ信号の遅延制御方法、装置、機器、及び媒体を提供する必要がある。

【0005】

第１態様では、本願は、ライトデータ信号の遅延制御方法を提供し、コンピュータ機器により実行され、前記方法は、
ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得（取得）するステップと、
前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信するステップと、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュするステップと、
もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップと、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得するステップであって、前記ターゲットライトデータ信号は、前記メモリにおいて書き込むことに用いられる、ステップと、を含む。

【0006】

第２態様では、本願は、ライトデータ信号の遅延制御装置を提供し、前記装置は、
ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得することに用いられるセッティングモジュールと、
前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信することに用いられる送信モジュールと、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュすることに用いられるサンプリングモジュールと、
もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することに用いられるトレーニングモジュールと、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得することに用いられる調整モジュールであって、前記ターゲットライトデータ信号は、前記メモリにおいて書き込むことに用いられる、調整モジュールと、を含む。

【0007】

第３態様では、本願は、コンピュータ機器を提供し、メモリと、１つ、又は複数のプロセッサと、を含み、メモリにおいてコンピュータ可読命令が記憶され、該１つ、又は複数のプロセッサは、コンピュータ可読命令を実行するときに、本願の各方法の実施例におけるステップを実現する。

【0008】

第４態様では、本願は、１つ、又は複数のコンピュータ可読記憶媒体を提供し、コンピュータ可読命令が記憶され、該コンピュータ可読命令は、１つ、又は複数のプロセッサに実行されるときに、本願の各方法の実施例におけるステップを実現する。

【0009】

第５態様では、本願は、コンピュータプログラム製品を提供し、コンピュータ可読命令を含み、コンピュータ可読命令は、１つ、又は複数のプロセッサに実行されるときに、本願の各方法の実施例におけるステップを実現する。

【0010】

本願の１つ、又は複数の実施例の詳細は、以下の図面と記述において提示されている。本願の他の特徴、目的、及び利点は、明細書、図面、及び特許請求の範囲から明らかになる。

【0011】

本願の実施例における技術的解決手段をより明確に説明するために、以下、実施例の記述において使用される必要がある図面を簡単に紹介する。明らかなように、以下の記述における図面は、本願のいくつかの実施例に過ぎず、当業者にとっては、創造的な労働を行わない前提において、さらにこれらの図面に基づきその他の図面を得ることができる。

【図面の簡単な説明】

【0012】

【図1】１つの実施例におけるライトデータ信号の遅延制御方法の応用環境図である。

【図2】１つの実施例におけるライトデータ信号の遅延制御方法のプロセスの模式図である。

【図3】１つの実施例におけるライトデータ信号の構成構造模式図である。

【図4】１つの実施例におけるライト命令の送信タイミングの模式図である。

【図5】１つの実施例におけるライトデータ信号のフォーマット模式図である。

【図6】１つの実施例におけるバースト長が２であるときのライトデータ信号のフォーマット模式図である。

【図7】１つの実施例におけるバースト長が４であるときのライトデータ信号のフォーマット模式図である。

【図8】１つの実施例におけるライトデータ信号の送信過程の模式図である。

【図9】１つの実施例におけるリード命令の送信タイミングの模式図である。

【図10】１つの実施例におけるライトデータ信号がサンプリング信号のサンプリングエッジと揃っている状況の模式図である。

【図11】１つの実施例におけるモードレジスタのセッティング説明表の模式図である。

【図12】１つの実施例におけるライトデータ信号における各々のサブサンプル信号の分布模式図である。

【図13】１つの実施例におけるライトデータ遅延制御回路の基本構造図である。

【図14】１つの実施例におけるライトデータ信号における各々のサブサンプル信号の模式図である。

【図15】１つの実施例におけるライトデータ信号における各々のサブサンプル信号がそれぞれサンプリング信号のサンプリングエッジと揃っている状況の模式図である。

【図16】１つの実施例における各サブ回路に対して単回路の遅延調整トレーニングを行う過程の模式図である。

【図17】１つの実施例におけるライトデータ遅延制御回路における各々のサブ回路の構造模式図である。

【図18】１つの実施例におけるライトデータ信号の遅延制御のためのトレーニング回路の基本構造図である。

【図19】別の実施例におけるライトデータ信号の遅延制御方法のプロセスの模式図である。

【図20】１つの実施例におけるライトデータ信号の遅延制御装置の構造ブロック図である。

【図21】１つの実施例におけるコンピュータ機器の内部構造図である。

【図22】別の実施例におけるコンピュータ機器の内部構造図である。

【発明を実施するための形態】

【0013】

本願の目的、技術的解決手段、及び利点をより明確にするために、以下、図面、及び実施例を参照しつつ、本願をさらに詳しく説明する。理解すべきであるように、ここでは記述される具体的な実施例は、本願を解釈するために用いられるものに過ぎず、本願を限定することに用いられるものではない。

【0014】

本願が提供するライトデータ信号の遅延制御方法は、図１に示される応用環境において応用することができる。ここで、端末１０２は、ネットワークを通じてサーバ１０４と通信する。データ記憶システムは、サーバ１０４が処理する必要があるデータを記憶することができる。データ記憶システムは、サーバ１０４上に集積されてもよく、クラウド上、又はその他のサーバ上に置かれてもよい。ここで、端末１０２は、各種のデスクトップコンピュータ、ノートパソコン、スマートフォン、タブレットパソコン、モノのインターネット機器、及びポータブルウェアラブル機器であってもよいが、これらに限定されず、モノのインターネット機器は、スマートスピーカー、スマートテレビ、スマートエアコン、及びスマート車載機器等であってもよい。ポータブルウェアラブル機器は、スマートウォッチ、スマートブレスレット、及びヘッドマウント機器等であってもよい。サーバ１０４は、独立した物理サーバであってもよく、複数の物理サーバからなるサーバクラスタ、又は分散システムであってもよく、クラウドサービス、クラウドデータベース、クラウドコンピューティング、クラウド関数、クラウド記憶、ネットワークサービス、クラウド通信、ミドルウェアサービス、ドメイン名サービス、セキュリティサービス、ＣＤＮ、及びビッグデータと人工知能プラットフォーム等の基礎的なクラウドコンピューティングサービスを提供するクラウドサーバであってもよい。端末１０２、及びサーバ１０４は、有線、又は無線通信方式によって直接、又は間接的に接続されてもよく、本願は、ここでは制限しない。

【0015】

サーバ１０４において、ホストコンピュータとメモリを含む高帯域幅内部記憶システムが備えられている。サーバ１０４は、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得することができる。サーバ１０４は、ホストコンピュータによってサンプルライトデータ信号をメモリに送信し、メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュする。もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、サーバ１０４は、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することができる。サーバ１０４は、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得することができ、ターゲットライトデータ信号は、メモリにおいて書き込むことに用いられる。

【0016】

理解できるように、サーバ１０４におけるホストコンピュータは、サンプルライトデータ信号を生成し、かつサンプルライトデータ信号をサーバ１０４におけるメモリに送信することで、後続の遅延調整トレーニングを行うことができる。さらに理解できるように、端末１０２は、サンプルライトデータ信号を生成し、かつサンプルライトデータ信号をサーバ１０４に送信することもできる。更に、サーバ１０４は、ホストコンピュータによってサンプルライトデータ信号を受信し、かつ受信したサンプルライトデータ信号をサーバ１０４におけるメモリにおいて送信することで、後続の遅延調整トレーニングを行うことができる。本実施例は、これを限定せず、理解できるように、図１における応用シーンは、例示的な説明に過ぎず、これに限定されない。

【0017】

１つの実施例において、図２に示すように、ライトデータ信号の遅延制御方法を提供する。該方法は、コンピュータ機器に応用することができ、コンピュータ機器は、端末、又はサーバであってもよく、端末、又はサーバ自体により単独で実行されてもよく、端末とサーバとの間のインタラクションを通じて実現されてもよい。本実施例は、該方法がコンピュータ機器に応用されることを例として説明し、以下のステップ２０２～ステップ２1０を含む。

【0018】

ステップ２０２：ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得する。

【0019】

ここで、レジスタ回路は、メモリにおける独立した回路であり、それは、複数種の動作モードのセッティングをサポートしており、例えば、レジスタ回路は、リードライト可能モード、リードオンリーモード、及びライトオンリーモード等にセッティングされることをサポートすることができる。理解できるように、レジスタ回路をリードライト可能モードにセッティングすることによって、リードライトをサポートするレジスタ、すなわちリードライトをサポートするトレーニングレジスタを獲得することができる。理解できるように、トレーニングレジスタは、トレーニング段階でデータをキャッシュすることに用いられるレジスタである。レジスタ回路をリードオンリーモードにセッティングすることによって、リードをサポートするレジスタを獲得することができる。レジスタ回路をライトオンリーモードにセッティングすることによって、ライトをサポートするレジスタを獲得することができる。

【0020】

具体的に、コンピュータ機器においてホストコンピュータとメモリとが含まれる。コンピュータ機器は、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得することができる。理解できるように、コンピュータ機器は、ホストコンピュータによってメモリにおけるレジスタ回路の動作モードをリードライト可能モードにセッティングすることによって、リードライトをサポートするトレーニングレジスタを獲得することができる。

【0021】

１つの実施例において、ホストコンピュータとメモリは、高帯域幅内部記憶システムの構成部分であり、高帯域幅内部記憶システムは、コンピュータ機器において備えられている。

【0022】

１つの実施例において、メモリは、動的ランダムアクセスメモリであってもよく、ランダムアクセスメモリであってもよい。説明する必要があるように、本願の実施例は、例示的な説明に過ぎず、メモリのタイプを具体的に限定するものではない。

【0023】

ステップ２０４：ホストコンピュータによってサンプルライトデータ信号をメモリに送信する。

【0024】

ここで、サンプルライトデータ信号は、トレーニング段階でホストコンピュータ上に設置されたライトデータ遅延制御回路をトレーニングすることに用いられるライトデータ信号である。理解できるように、サンプルライトデータ信号は、ライトデータ遅延制御回路をトレーニングすることに用いられる１種のサンプルデータである。ライトデータ遅延制御回路は、ライトデータ信号に対して遅延制御を行うことに用いられる回路であり、ライトデータ信号とメモリのサンプリング信号のサンプリングエッジとを揃えるように制御することにより、メモリのサンプリング信号がライトデータ信号を正しくサンプリングすることができる。サンプリング信号は、メモリにおける、ホストコンピュータから送信されてきたライトデータ信号をサンプリングすることに用いられるクロック信号である。

【0025】

具体的に、コンピュータ機器は、ホストコンピュータによってサンプルライトデータ信号を取得し、かつホストコンピュータによってサンプルライトデータ信号をメモリに送信することができる。

【0026】

１つの実施例において、図３に示すように、ライトデータ信号は、ライトデータバス信号、マスク信号、及びデータバス反転信号の３つの部分を含む。ここで、ライトデータバス信号のデータｂｉｔ幅は、１２８ｂｉｔであり、マスク信号のデータｂｉｔ幅は、１６ｂｉｔであり、データバス反転信号のデータｂｉｔ幅は、１６ｂｉｔである。

【0027】

１つの実施例において、コンピュータ機器は、ホストコンピュータによってサンプルライトデータ信号をメモリに送信する前に、ホストコンピュータは、まずメモリにライト命令を送信し得る。ライト命令の送信は、図４に示されるタイミングに従う必要があり、図４から分かるように、ライト命令は、９つのフィールドを含む。ここで、ＳＩＤは、スタックの識別番号を表し、ＣＡフィールドは、列アドレスを表し、ＢＡフィールドは、Ｂａｎｋアドレスを表し、ＰＡＲフィールドは、命令チェックフィールドを表し、Ｖフィールドは、１、又は０、すなわちハイレベル、又はローレベルを表すことができる。ここで、クロック１とクロック２は、２つの差動クロックである。

【0028】

１つの実施例において、図５に示すように、ライトデータ信号は、ライトデータバス信号、マスク信号、及びデータバス反転信号の３つの部分を含む。コンピュータ機器は、ホストコンピュータによってメモリへライト命令を送信した後に、４サイクル間隔でホストコンピュータによってメモリへライトデータ信号、すなわちライトデータバス信号、マスク信号、及びデータバス反転信号を送信し得る。個々の部分のライトデータ信号は、夫々のサンプリング信号にそれぞれ対応する。個々の部分のライトデータ信号は、それぞれ複数組のデータ（例えば、４組、すなわちデータ１、データ２、データ３、及びデータ４）を含むことができる。

【0029】

１つの実施例において、コンピュータがホストコンピュータによってメモリへライトデータ信号を送信することは、バースト形式に基づいて実現される。すなわち、ライトデータ信号を送信するたびに、複数組を一緒に送信し得る。図６に示すように、コンピュータが、ホストコンピュータによってメモリへライトデータ信号を送信するバースト長は、２であり、コンピュータ機器は、ホストコンピュータによって時刻Ｔ０においてメモリへライト命令を送信することができ、ライト命令を送信した４サイクルの後に、すなわち時刻Ｔ４において、コンピュータ機器は、ホストコンピュータによってメモリへ２組のライトデータ信号（すなわち、データ１とデータ２）を送信することができる。ここで、ホストコンピュータがメモリへ送信したライト命令の数値は、ＢＡｘ（Ｂａｎｋアドレス）とＣＡａ（列アドレス）とを含む。

【0030】

１つの実施例において、図７に示すように、コンピュータがホストコンピュータによってメモリへライトデータ信号を送信するバースト長は、４であり、コンピュータ機器は、ホストコンピュータによって時刻Ｔ０においてメモリへライト命令を送信することができ、ライト命令を送信した４サイクルの後に、すなわち時刻Ｔ４において、コンピュータ機器は、ホストコンピュータによってメモリへ４組のライトデータ信号（すなわち、データ１、データ２、データ３、及びデータ４）を送信することができる。ここで、ホストコンピュータがメモリへ送信したライト命令の数値は、ＢＡｘ（Ｂａｎｋアドレス）とＣＡａ（列アドレス）とを含む。

【0031】

１つの実施例において、図８に示すように、コンピュータ機器は、ホストコンピュータによってメモリへアクティブ化命令を送信することで、今回のデータ書き込みを開始することができる。アクティブ化命令を送信した後に、コンピュータ機器は、ホストコンピュータによってメモリへライト命令（すなわち、ライト命令１、ライト命令２、及びライト命令３）を送信することができる。更に、コンピュータ機器は、ホストコンピュータによってメモリへライトデータ信号（すなわち、データ１、データ２、及びデータ３）を送信することができる。説明する必要があるように、ライトデータ信号を送信すると同時に、ホストコンピュータは、ライトデータ信号とマッチするライトデータ選択パルス信号をサンプリング信号としてメモリに共に送信することができる。最終的に、コンピュータ機器は、ホストコンピュータによってメモリへプリチャージ命令を送信することで、今回のデータ書き込みを終了することができる。

【0032】

ステップ２０６：メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュする。

【0033】

ここで、サンプリングライトデータ信号は、メモリがサンプリング信号に基づいてサンプリングして獲得したライトデータ信号である。

【0034】

具体的に、コンピュータ機器は、ホストコンピュータによってサンプルライトデータ信号をメモリに送信すると同時に、相応なサンプリング信号もメモリにおいて送信する。更に、コンピュータ機器は、メモリを通じて、受信されたサンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュすることができる。

【0035】

１つの実施例において、コンピュータ機器は、ホストコンピュータによって、サンプルライトデータ信号と、サンプルライトデータ信号とマッチさせるライトデータ選択パルス信号とをメモリに共に送信することができる。メモリは、受信されたライトデータ選択パルス信号をサンプリング信号として、かつサンプリング信号に基づいてホストコンピュータから送信されてきたサンプルライトデータ信号をサンプリングし、サンプリングライトデータ信号を獲得することができる。理解できるように、サンプリング信号は、サンプルライトデータ信号とマッチするライトデータ選択パルス信号であるため、該サンプリング信号を通じてサンプルライトデータ信号をサンプリングし、データ信号のサンプリング精度を向上させることができる。

【0036】

ステップ２０８：もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得する。

【0037】

具体的に、コンピュータ機器は、ホストコンピュータによってメモリのトレーニングレジスタの中からサンプリングライトデータ信号を読み取り、かつホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号とホストコンピュータがメモリに送信したサンプルライトデータ信号とを比較対照することができる。もしサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、サンプルライトデータ信号が伝送過程においてサンプリング信号のサンプリングエッジからオフセットしており、サンプルライトデータ信号がサンプリング信号に正しくサンプリングされておらず、更にサンプルライトデータ信号がトレーニングレジスタに成功にキャッシュされていないことを意味する。このとき、後続のライトデータ信号とサンプリング信号のサンプリングエッジとを揃えることを確実にするために、コンピュータ機器は、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することができる。

【0038】

理解できるように、ライトデータ信号がサンプリング信号のサンプリングエッジと揃っているとは、具体的に、ライトデータ信号の信号の中心がメモリのサンプリング信号のサンプリングエッジと揃っていることを指す。

【0039】

１つの実施例において、サンプリング信号のサンプリングエッジは、サンプリング信号の立ち上がりエッジと、サンプリング信号の立ち下がりエッジと、を含む。もしコンピュータ機器がメモリのサンプリング信号の立ち上がりエッジによってライトデータ信号をサンプリングするならば、ライトデータ信号の信号の中心は、メモリのサンプリング信号の立ち上がりエッジと揃っている。もしコンピュータ機器がメモリのサンプリング信号の立ち下がりエッジによってライトデータ信号をサンプリングするなら、ライトデータ信号の信号の中心は、メモリのサンプリング信号の立ち下がりエッジと揃っている。理解できるように、サンプリング信号のサンプリングエッジが立ち上がりエッジと立ち下がりエッジを含むため、サンプリング信号の立ち上がりエッジ、又はサンプリング信号の立ち下がりエッジを使用してライトデータ信号をサンプリングすることをより細かい粒度で決定することによって、誤って揃えられてしまう状況を回避することにより、データ信号のサンプリング精度を更に向上させることができる。

【0040】

１つの実施例において、サンプルライトデータ信号は、複数のサブサンプル信号を含み、ホストコンピュータ上に設置されたライトデータ遅延制御回路は、複数のサブ回路を含む。ここで、１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられる。コンピュータ機器は、複数のサブサンプル信号に基づいて、それぞれホストコンピュータ上に設置された複数のサブ回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することができる。

【0041】

１つの実施例において、コンピュータ機器は、ホストコンピュータによってメモリのトレーニングレジスタの中からサンプリングライトデータ信号を読み取る前に、ホストコンピュータは、まずメモリへリード命令を送信し得る。リード命令の送信は、図９に示されるタイミングに従う必要があり、図９に示すように、リード命令は、９つのフィールドを含む。ここで、ＳＩＤは、スタックの識別番号を表し、ＣＡフィールドは、列アドレスを表し、ＢＡフィールドは、Ｂａｎｋアドレスを表し、ＰＡＲフィールドは、命令チェックフィールドを表し、Ｖフィールドは、１、又は０、すなわちハイレベル、又はローレベルを表すことができる。

【0042】

ステップ２１０：トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得する。ターゲットライトデータ信号は、メモリにおいて書き込むことに用いられる。

【0043】

ここで、入力されたライトデータ信号とは、トレーニング段階が終了した後の実際の応用シーンにおいてホストコンピュータが取得して獲得したライトデータ信号を指す。ターゲットライトデータ信号は、オフセット調整を経た後の、且つサンプリング信号のサンプリングエッジと揃っているライトデータ信号である。

【0044】

具体的に、遅延調整トレーニング後の実際の応用段階において、コンピュータ機器は、ホストコンピュータによって実際の応用シーンにおけるライトデータ信号を取得し、かつ取得したライトデータ信号をトレーニング済みのライトデータ遅延制御回路に入力することで、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、メモリにおけるサンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得することができる。更に、コンピュータ機器は、調整後のターゲットライトデータ信号をメモリに送信することができ、メモリは、サンプリング信号を通じてターゲットライトデータ信号をサンプリングすることで、ターゲットライトデータ信号をメモリにおいて書き込むことができる。

【0045】

１つの実施例において、コンピュータ機器は、メモリのサンプリング信号の立ち上がりエッジによってライトデータ信号をサンプリングする。図１０に示すように、（ａ）におけるライトデータ信号の中心は、ちょうどサンプリング信号の立ち上がりエッジと揃っており、このとき、メモリは、サンプリング信号を通じてライトデータ信号を正確にサンプリングすることができる。（ｂ）におけるライトデータ信号の中心とサンプリング信号の立ち上がりエッジとの間にオフセットが存在するだけでなく、サンプリング信号の立ち上がりエッジは、ライトデータ信号のデータウィンドウから外れてしまっている。このとき、メモリは、サンプリング信号を通じてライトデータ信号をサンプリングすることができない。（ｃ）におけるライトデータ信号の中心とサンプリング信号の立ち上がりエッジとの間にもオフセットが存在しており、このとき、メモリは、サンプリング信号を通じてライトデータ信号を正確にサンプリングすることができなくなりやすい。

【0046】

上記ライトデータ信号の遅延制御方法において、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得し、ホストコンピュータによってサンプルライトデータ信号をメモリに送信し、メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュし、かつサンプリングライトデータ信号とホストコンピュータから送信されていったサンプルライトデータ信号とを比較対照し、もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、ホストコンピュータから伝送されてきたサンプルライトデータ信号がメモリのサンプリング信号からオフセットしていることを意味する。このとき、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することができる。更に、実際の応用過程において、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、かつ調整後のターゲットライトデータ信号をメモリに送信することができる。このように、メモリが受信したターゲットライトデータ信号をメモリのサンプリング信号のサンプリングエッジと揃えることができ、それによりメモリがホストコンピュータから送信されてきたライトデータ信号を正しくサンプリングすることができ、メモリに書き込まれたデータを確実に正しいものとすることにより、メモリの動作安定性を向上させることができる。

【0047】

１つの実施例において、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得するステップは、ホストコンピュータによってメモリにおけるモードレジスタの値をターゲット値に設定するステップであって、モードレジスタは、レジスタ回路の動作モードをセッティングすることに用いられるレジスタであり、ターゲット値は、レジスタ回路がサポートしたリードライト可能モードに対応する値である、ステップと、ターゲット値を通じてレジスタ回路がリードライト可能モードで動作するように制御し、リードライトをサポートするトレーニングレジスタを獲得するステップと、を含む。

【0048】

具体的に、メモリにおいてモードレジスタが備えられており、該モードレジスタは、メモリにおけるレジスタ回路の動作モードをセッティングすることができる。理解できるように、コンピュータ機器は、ホストコンピュータによってメモリにおけるモードレジスタの値をリードライト可能モードに対応するターゲット値に設定し、更にターゲット値を通じてレジスタ回路がリードライト可能モードで動作するように制御し、かつリードライト可能モードで動作するレジスタ回路をリードライトをサポートするトレーニングレジスタとすることができる。

【0049】

１つの実施例において、モードレジスタの動作モードのセッティング説明は、図１１に示され、モードレジスタの値は、８個のビットデータを含む。第１ｂｉｔは、データワードのセルフループテストをセッティングすることに用いられ、第２ｂｉｔ～第３ｂｉｔは、データワードのリードマルチプレクサの制御をセッティングすることに用いられ、第４ｂｉｔ～第６ｂｉｔは、データワードの多入力シフトレジスタの制御をセッティングすることに用いられ、第７ｂｉｔは、予約をセッティングすることに用いられ、第８ｂｉｔは、メモリのＣＡＴＴＲＩＰピンをセッティングすることに用いられる。例えば、モードレジスタを８ｂｉｔのバイナリの数値、すなわち０００００００１にセッティングし、レジスタ回路におけるデフォルト値を１６進の数値、すなわち０ｘＡＡＡＡＡｈにリセットすることができる。モードレジスタを８ｂｉｔのバイナリの数値、すなわち０００１００１１にセッティングし、レジスタ回路の動作モードをレジスタモード（リードライト方向）、すなわちリードライト可能モードにセッティングし、トレーニングレジスタを獲得することができる。理解できるように、もしホストコンピュータが新たなデータをメモリにおいて書き込むならば、新たに書き込まれたデータは、元のデフォルト値０ｘＡＡＡＡＡｈを上書きすることとなる。

【0050】

上記実施例において、メモリにおけるモードレジスタは、レジスタ回路の動作モードをセッティングすることに用いることができるため、メモリにおけるモードレジスタの値をセッティングすることによってレジスタ回路の動作モードをセッティングし、レジスタ回路のセッティング効率とセッティング精度を向上させることができる。

【0051】

１つの実施例において、サンプルライトデータ信号は、複数のサブサンプル信号を含み、ホストコンピュータ上に設置されたライトデータ遅延制御回路は、複数のサブ回路を含む。１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられる。サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、ライトデータ遅延制御回路における個々のサブ回路について、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得するステップであって、ここで、初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている、ステップと、複数のサブサンプル信号に基づいて、各々の初期サブ回路に対して多回路の遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップであって、トレーニング済みのライトデータ遅延制御回路は、複数のトレーニング済みのターゲットサブ回路を含み、各々のターゲットサブ回路によってそれぞれ信号オフセット調整を行った後の各々のサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っている、ステップと、を含む。

【0052】

ここで、初期サブ回路は、サブ回路に対して単回路の遅延調整トレーニングを行った後に獲得した初期トレーニング済みの回路である。ターゲットサブ回路は、初期サブ回路に対してステップアップの遅延調整トレーニングを行って獲得した最終的な回路である。

【0053】

具体的に、ライトデータ遅延制御回路における個々のサブ回路について、コンピュータ機器は、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得することができる。理解できるように、もしコンピュータ機器がサブサンプル信号を初期サブ回路に入力するなら、初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている。コンピュータ機器は、複数のサブサンプル信号に基づいて、各々の初期サブ回路に対して多回路の遅延調整トレーニングを行い、複数のトレーニング済みのターゲットサブ回路を獲得し、かつ複数のトレーニング済みのターゲットサブ回路に基づいてトレーニング済みのライトデータ遅延制御回路を決定することができる。理解できるように、もしコンピュータ機器がサブサンプル信号をターゲットサブ回路に入力するなら、各々のターゲットサブ回路によってそれぞれ信号オフセット調整を行った後の各々のサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っている。

【0054】

１つの実施例において、図１２に示すように、サンプルライトデータ信号は、１６０個のサブサンプル信号を含む。理解できるように、サンプルライトデータ信号は、１６０ビットのサブサンプル信号で構成される。１６０ビットのサンプルライトデータ信号は、４つの部分に分けることができ、すなわち第１部分、第２部分、第３部分、及び第４部分である。ここで、個々の部分は、４つのバイト空間を含み、個々のバイト空間において１０個のビットｂｉｔのデータが含まれており、すなわち、個々の部分は、４０ビットのデータを含む。理解できるように、１２８ビットは、ライトデータバス信号であり、１６ビットは、マスク信号であり、１６ビットは、データバス反転信号である。

【0055】

１つの実施例において、図１３に示すように、１６０ビットのサンプルライトデータ信号は、４つの部分、すなわち第１部分、第２部分、第３部分、及び第４部分に分けることができる。個々の部分は、４０ビットのサブサンプル信号を含む。ホストコンピュータ上に設置されたライトデータ遅延制御回路は、１６０個のサブ回路を含み、ここで、１つのサブ回路は、複数のライトデータ遅延制御ユニットを含み、１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられる。

【0056】

１つの実施例において、図１４に示すように、サンプルライトデータ信号は、１６０ビットのサブサンプル信号を含み、ライトデータ遅延制御回路は、１６０個のサブ回路を含み、１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられる。１６０個のサブ回路のうちの個々のサブ回路について、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得し、ここで、初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている。理解できるように、初期サブ回路によって信号オフセット調整を行った後の１６０個のビットのサブサンプル信号は、それぞれサンプリング信号の各々のサンプリングエッジと揃っていることのみを満たしており、必ずしもサンプリング信号の同一のサンプリングエッジと揃っていることを満たすものではない。図１５に示すように、１６０個のビットのサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っていない。このとき、トレーニングがまだ終了しておらず、１６０個のビットのサブサンプル信号がいずれもサンプリング信号の同一のサンプリングエッジと揃うときまで、各々のサブ回路に対して調整トレーニングを継続的に行い、調整トレーニングを終了し、トレーニング済みのライトデータ遅延制御回路を獲得する必要がある。

【0057】

上記実施例において、まずライトデータ遅延制御回路における各々のサブ回路に対してそれぞれ単回路の遅延調整トレーニングを行い、初期サブ回路を獲得することによって、サンプルライトデータ信号における各々のサブサンプル信号がそれぞれサンプリング信号のサンプリングエッジと揃うようにする。各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジは、必ずしも同一のサンプリングエッジではないため、各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジが同一のサンプリングエッジであることを確実にするために、更に単回路の遅延調整トレーニングを経て獲得された初期サブ回路に対して多回路の遅延調整トレーニングを行うことができ、各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジを同一のサンプリングエッジにすることにより、ライトデータ遅延制御回路のトレーニング効果を向上させることができる。

【0058】

１つの実施例において、サンプリングライトデータ信号は、複数のサブサンプル信号とそれぞれ対応する複数のサブサンプリング信号を含む。複数のサブサンプル信号に基づいて、各々の初期サブ回路に対して多回路の遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができなければ、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップを含み、ここで、ステップアップトレーニング対象の初期サブ回路は、読み取られていないサブサンプル信号に対応した初期サブ回路であり、ステップアップトレーニング対象の初期サブ回路の初期調整情報は、単回路の遅延調整トレーニングにより初期サブ回路を獲得する過程において使用された調整情報である。

【0059】

具体的に、コンピュータ機器は、読み取られていないサブサンプル信号に対応した初期サブ回路を、ステップアップトレーニング対象の初期サブ回路とすることができる。また、コンピュータ機器は、単回路の遅延調整トレーニングにより初期サブ回路を獲得する過程において使用された調整情報を、ステップアップトレーニング対象の初期サブ回路の初期調整情報とすることができる。コンピュータ機器は、ホストコンピュータによってメモリのトレーニングレジスタから各々のサブサンプリング信号を読み取ることができ、もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができなければ、各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジが同一のサンプリングエッジではないことを意味する。このとき、コンピュータ機器は、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行うことができる。理解できるように、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるならば、各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジが同一のサンプリングエッジであることを意味する。このとき、継続的トレーニングにより獲得された複数のトレーニング済みのターゲットサブ回路に基づいてトレーニング済みのライトデータ遅延制御回路を決定することができる。

【0060】

上記実施例において、ホストコンピュータは、トレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができないことと、各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジが同一のサンプリングエッジではないこととが説明されている。このとき、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、各々のサブサンプル信号をサンプリング信号の同一のサンプリングエッジと揃えることができることにより、ライトデータ遅延制御回路のトレーニング効果を更に向上させることができる。

【0061】

１つの実施例において、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得するステップを含み、ここで、ターゲットサブサンプル信号は、ステップアップトレーニング対象の初期サブ回路と対応するサブサンプル信号である。

【0062】

具体的に、コンピュータ機器は、ステップアップトレーニング対象の初期サブ回路と対応するサブサンプル信号をターゲットサブサンプル信号とすることができる。更に、コンピュータ機器は、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得することができる。

【0063】

理解できるように、初期調整情報に基づいてステップアップトレーニング対象の初期サブ回路を調整し、ターゲットサブサンプル信号をクロックサイクル全体に応じて遅延を増加、又は低減させる方向に向かって移動させることを実現することができる。

【0064】

例を挙げて説明すると、コンピュータ機器は、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、まずターゲットサブサンプル信号の１つのクロックサイクルの遅延を増加させる方向に向かってステップアップトレーニング対象の初期サブ回路を調整することができる。もしホストコンピュータがトレーニングレジスタの中からまだ複数のサブサンプリング信号を一度に読み取ることができなければ、ターゲットサブサンプル信号を遅延調整を行う前の状態に回復し、更にターゲットサブサンプル信号の１つのクロックサイクルの遅延を低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を調整する。もしホストコンピュータがトレーニングレジスタの中からまだ複数のサブサンプリング信号を一度に読み取ることができなければ、継続的にターゲットサブサンプル信号の２つのクロックサイクルの遅延を増加させる方向に向かってステップアップトレーニング対象の初期サブ回路を調整する。もしホストコンピュータがトレーニングレジスタの中からまだ複数のサブサンプリング信号を一度に読み取ることができなければ、継続的にターゲットサブサンプル信号の２つのクロックサイクルの遅延を低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を調整し、このように順次類推し得るように、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得する。

【0065】

上記実施例において、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができない状況において、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を徐々に調整し、各々のサブサンプル信号をサンプリング信号の同一のサンプリングエッジと揃えることができることにより、ライトデータ遅延制御回路のトレーニング効果を更に向上させることができる。

【0066】

１つの実施例において、上記ライトデータ信号の遅延制御方法は、もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるなら、各々の初期サブ回路を各々のターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得するステップをさらに含む。

【0067】

具体的に、コンピュータ機器は、ホストコンピュータによってメモリのトレーニングレジスタから各々のサブサンプリング信号を読み取ることができ、もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるなら、各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジが同一のサンプリングエッジであることを意味しており、このとき、各々の初期サブ回路を各々のターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得する。

【0068】

上記実施例において、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができ、各々のサブサンプル信号と揃っているサンプリング信号のサンプリングエッジが同一のサンプリングエッジであることが説明されている。このとき、直接各々の初期サブ回路を各々のターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得することができる。このように、ライトデータ遅延制御回路のトレーニング効果を確実にすると同時に、ライトデータ遅延制御回路のトレーニング効率を向上させることができる。

【0069】

１つの実施例において、サブ回路においては順次接続されたライトデータ遅延ユニットが含まれ、個々のライトデータ遅延ユニットの後にはいずれもタップインタフェースが連結されており、タップインタフェースは、サブ回路の中から信号を導出することをサポートし、初期サブ回路は、ターゲットタップインタフェースが既に決定された回路である。ライトデータ遅延制御回路における個々のサブ回路について、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得するステップは、ライトデータ遅延制御回路における個々のサブ回路について、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行うことで、サブ回路についての遅延調整情報を決定するステップと、遅延調整情報に基づいて、サブ回路の中からターゲットタップインタフェースを決定するステップであって、ここで、ターゲットタップインタフェースの前のターゲットライトデータ遅延ユニットは、遅延処理によってサブ回路と対応するサブサンプル信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っている信号を獲得することに用いられる、ステップと、を含む。

【0070】

ここで、ライトデータ遅延ユニットは、サブ回路における、ライトデータ信号に対して遅延制御処理を行うことに用いられる最小ユニットである。理解できるように、ライトデータ信号に対して遅延制御処理を行うライトデータ遅延ユニットの数量が多いほど、ライトデータ信号の遅延が大きくなり、逆に、ライトデータ遅延ユニットの数量が少ないほど、ライトデータ信号の遅延が小さくなる。タップインタフェースは、サブ回路における各ライトデータ遅延ユニットの後に設置されたインタフェースであり、タップインタフェースは、サブ回路の中から信号を導出することをサポートする。理解できるように、ライトデータ信号が伝送されてサブ回路を通過するときに、任意の１つのタップインタフェースからリードアウトできることで、ライトデータ信号がサブ回路の中から導出される。理解できるように、サブ回路における、ライトデータ信号を導出することを担当するタップインタフェースの前のライトデータ遅延ユニットは、ライトデータ信号に対して遅延制御処理を行い得るが、該タップインタフェースの後のライトデータ遅延ユニットは、ライトデータ信号に対して遅延制御処理を行い得ない。遅延調整情報は、サブ回路を調整することに用いられる情報である。理解できるように、サブ回路を調整するとは、ライトデータ信号が伝送されて通過するサブ回路におけるライトデータ遅延ユニットの数量を調整することであり、ライトデータ信号の遅延を増加、又は減少させることを指す。ターゲットタップインタフェースは、サブ回路からライトデータ信号を導出することに用いられるタップインタフェースである。ターゲットライトデータ遅延ユニットは、サブ回路においてターゲットタップインタフェースの前に位置する全てのライトデータ遅延ユニットである。

【0071】

具体的に、ライトデータ遅延制御回路における個々のサブ回路について、コンピュータ機器は、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して遅延調整トレーニングを行うことができる。トレーニングが終了した後に、コンピュータ機器は、ホストコンピュータ上のサブ回路についての遅延調整情報を得ることができる。コンピュータ機器は、遅延調整情報に基づいて、サブ回路における各々のタップインタフェースの中からターゲットタップインタフェースを決定することができる。理解できるように、コンピュータ機器は、ターゲットタップインタフェースの前に位置するターゲット遅延ユニットによってサブ回路と対応するサブサンプル信号に対して遅延処理を行うことで、サブ回路と対応するサブサンプル信号とサンプリング信号のサンプリングエッジとの間のオフセットを調整し、サブ回路と対応するサブサンプル信号をメモリにおけるサンプリング信号のサンプリングエッジとを再度揃えることができる。

【0072】

１つの実施例において、コンピュータ機器がサブ回路と対応するサブサンプル信号に基づいてサブ回路に対して遅延調整トレーニングを行うことは、具体的に、コンピュータ機器が、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってホストコンピュータ上のサブ回路を調整し、かつサブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かってホストコンピュータ上のサブ回路を調整することで、サブ回路に対する遅延調整トレーニングを完了して、遅延調整情報を獲得できることであってもよい。

【0073】

１つの実施例において、コンピュータ機器は、サブ回路と対応するサブサンプル信号が伝送されて通過するライトデータ遅延ユニットの数量を増加させることによってサブ回路と対応するサブサンプル信号の遅延を増加させ、かつサブ回路と対応するサブサンプル信号が伝送されて通過するライトデータ遅延ユニットの数量を減少させることによってサブ回路と対応するサブサンプル信号の遅延を低減させることができる。

【0074】

上記実施例において、サブ回路と対応するサブサンプル信号に基づいて各々の相応なサブ回路に対して単回路の遅延調整トレーニングを行うことによって、各々のサブ回路の遅延調整情報を決定することができ、それにより各々のサブ回路に対応する遅延調整情報に基づいて、それぞれ各々のサブ回路の中からターゲットタップインタフェースを決定し、初期サブ回路を獲得することができ、初期サブ回路のトレーニング効果を向上させることができる。

【0075】

１つの実施例において、ライトデータ遅延制御回路における個々のサブ回路について、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行うことで、サブ回路についての遅延調整情報を決定するステップは、ライトデータ遅延制御回路における個々のサブ回路について、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整し、サブ回路についての第１調整情報を獲得するステップと、第２状態を第１状態に回復させ、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かってサブ回路を調整し、サブ回路についての第２調整情報を獲得するステップと、第１調整情報と第２調整情報に基づき、サブ回路についての遅延調整情報を決定するステップと、を含む。

【0076】

ここで、第１状態は、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングした状態である。第２状態は、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていない状態である。第１調整情報は、サブ回路と対応するサブサンプル信号の遅延を増加させる過程において、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングした状態から、サブ回路と対応するサブサンプル信号をサンプリングしていない状態までの、すなわちサブ回路と対応するサブサンプル信号が臨界状態にあるときに記録された調整情報である。第２調整情報は、サブ回路と対応するサブサンプル信号の遅延を低減させる過程において、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングした状態から、サブ回路と対応するサブサンプル信号をサンプリングしていない状態までの、すなわちサブ回路と対応するサブサンプル信号が臨界状態にあるときに記録された調整情報である。

【0077】

具体的に、ライトデータ遅延制御回路における個々のサブ回路について、コンピュータ機器は、ホストコンピュータによってサブ回路と対応するサブサンプル信号をメモリに送信することができ、かつメモリのサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングすることができる。メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するときまで、コンピュータ機器は、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かって該サブ回路を調整することができ、すなわちサブ回路と対応するサブサンプル信号が伝送されて通過するライトデータ遅延ユニットの数量を徐々に増加させて、該サブ回路についての第１調整情報を記録することができる。第２状態を第１状態に回復させ、すなわち、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態を、最初にトレーニングするときにメモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングした第１状態に回復させ、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が再び発生するときまで、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって該サブ回路を調整する、すなわちサブ回路と対応するサブサンプル信号が伝送されて通過するライトデータ遅延ユニットの数量を徐々に減少させ、該サブ回路の第２調整情報を記録する。更に、コンピュータ機器は、記録された第１調整情報と記録された第２調整情報とに基づき、該サブ回路についての遅延調整情報を決定することができる。

【0078】

１つの実施例において、コンピュータ機器は、サブ回路と対応するサブサンプル信号が伝送されて通過するライトデータ遅延ユニットの数量を徐々に増加、又は減少させることは、具体的にサブ回路と対応するサブサンプル信号が伝送されて通過するライトデータ遅延ユニットの数量を徐々に増加、又は減少させることであってもよく、個々のステップで増加、又は減少したライトデータ遅延ユニットの数量は、少なくとも１つであってもよい。例えば、１ステップで１つのライトデータ遅延ユニットを増加、又は減少させてもよく、１ステップで２つのライトデータ遅延ユニットを増加、又は減少させてもよく、さらに１ステップで３つのライトデータ遅延ユニットを増加、又は減少させてもよい。

【0079】

１つの実施例において、図１６に示すように、コンピュータ機器は、メモリのサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングすることができる。遅延調整トレーニングの第１段階で、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、コンピュータ機器は、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってホストコンピュータ上のライトデータ遅延制御回路を調整する、すなわち遅延調整トレーニングの第２段階に達ことができ、このとき、該サブ回路についての第１調整情報を直ちに記録することができる。更に、コンピュータ機器は、第２状態を第１状態に回復させる、すなわち、遅延調整トレーニングの第１段階に回復させ、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が再び発生するまで、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって該サブ回路を調整する、すなわち遅延調整トレーニングの第３段階に達することができ、このとき、該サブ回路の第２調整情報を直ちに記録することができる。

【0080】

上記実施例において、メモリは、遅延調整を行う前にサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングすることができ、サンプリング信号のサンプリングエッジがまだサブサンプル信号のデータウィンドウ内に位置することを説明している。このとき、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整し、サブサンプル信号の遅延を増加させることができる。遅延を増加させる過程において一旦サブサンプル信号をサンプリングしていないことが発生すると、データウィンドウの一方の辺の臨界状態を表す第１調整情報を直ちに記録することができる。サブ回路と対応するサブサンプル信号をリセットした後に、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かってサブ回路を調整し、サブサンプル信号の遅延を低減させることができ、遅延を低減させる過程において一旦サブサンプル信号をサンプリングしていないことが発生すると、データウィンドウの他方の辺の臨界状態を表す第２調整情報を直ちに記録することができる。第１調整情報と第２調整情報とは、ちょうど１つのクロックサイクルを決定することができるため、第１調整情報と第２調整情報に基づき、サブ回路についての遅延調整情報を正確に決定することができる。

【0081】

１つの実施例において、サブ回路は、第１構成回路と、第２構成回路と、を含み、第２構成回路は、第１構成回路の後に接続される。第１構成回路と第２構成回路は、それぞれ順次接続されたライトデータ遅延ユニットを含む。第１調整情報は、サブ回路と対応するサブサンプル信号が既に伝送されて通過した第２構成回路におけるライトデータ遅延ユニットの第１数量を含む。ライトデータ遅延制御回路における個々のサブ回路について、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整し、サブ回路についての第１調整情報を獲得するステップは、サブ回路と対応するサブサンプル信号が第１構成回路における各ライトデータ遅延ユニットを順次通り過ぎるように制御することで、初期の遅延制御処理を行い、初期制御後の、サブ回路と対応するサブサンプル信号を獲得するステップと、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号に基づいて第２構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が１つずつ伝送されて第２構成回路におけるライトデータ遅延ユニットを通過するように継続的に制御し、サブ回路と対応するサブサンプル信号が既に伝送されて通過した第２構成回路におけるライトデータ遅延ユニットの第１数量を記録するステップと、を含む。

【0082】

ここで、第１構成回路と第２構成回路は、それぞれサブ回路における構成回路である。

【0083】

具体的に、ライトデータ遅延制御回路における個々のサブ回路について、コンピュータ機器は、ホストコンピュータによってサブ回路と対応するサブサンプル信号が第１構成回路における各ライトデータ遅延ユニットを順次通り過ぎるように制御することで、サブ回路と対応するサブサンプル信号に対して初期の遅延制御処理を行い、初期制御後の、サブ回路と対応するサブサンプル信号を獲得することができる。コンピュータ機器は、メモリのサンプリング信号を通じて初期制御後の、サブ回路と対応するサブサンプル信号をサンプリングすることができる。メモリがサンプリング信号を通じて初期制御後の、サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、コンピュータ機器は、サンプリング信号に基づいて第２構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するときまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が１つずつ伝送されて第２構成回路におけるライトデータ遅延ユニットを通過するように継続的に制御することができ、サブ回路と対応するサブサンプル信号が既に伝送されて通過した第２構成回路におけるライトデータ遅延ユニットの第１数量を記録することができる。

【0084】

上記実施例において、まず第１構成回路によってサブ回路と対応するサブサンプル信号に対して初期の遅延制御処理を行い、初期制御後の、サブ回路と対応するサブサンプル信号を獲得する。このとき、初期制御後の、サブ回路と対応するサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っていない可能性がある。初期制御後の、サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、サンプリング信号に基づいて第２構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が１つずつ伝送されて第２構成回路におけるライトデータ遅延ユニットを通過するように継続的に制御し、サブ回路と対応するサブサンプル信号が既に伝送されて通過した第２構成回路におけるライトデータ遅延ユニットの第１数量を直ちに記録する。このように、サブ回路と対応するサブサンプル信号のデータウィンドウのうちの一方の辺の臨界状態を正確に表す第１調整情報を記録することができ、それにより取得して獲得された遅延調整情報の正確性を更に向上させる。

【0085】

１つの実施例において、第２調整情報は、サブ回路と対応するサブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を含み、第２状態を第１状態に回復させ、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かってサブ回路を調整し、サブ回路についての第２調整情報を獲得するステップは、第２状態を第１状態に回復させ、メモリがサンプリング信号に基づいて第１構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が伝送されて通過する第１構成回路におけるライトデータ遅延ユニットを１つずつ減少させるように制御し、サブ回路と対応するサブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を記録するステップを含む。

【0086】

具体的に、コンピュータ機器は、第２状態を第１状態に回復させることができ、すなわち、メモリがサンプリング信号を通じて初期制御後の、サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態を、最初にトレーニングするときにメモリがサンプリング信号を通じて初期制御後の、サブ回路と対応するサブサンプル信号をサンプリングした第１状態に回復させることができる。更に、コンピュータ機器は、サンプリング信号に基づいて第１構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が伝送されて通過する第１構成回路におけるライトデータ遅延ユニットを１つずつ減少させるように制御することができ、コンピュータ機器は、サブ回路と対応するサブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を記録することができる。

【0087】

上記実施例において、サンプリング信号に基づいて第１構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が伝送されて通過する第１構成回路におけるライトデータ遅延ユニットを１つずつ減少させるように制御し、サブ回路と対応するサブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を直ちに記録する。このように、サブ回路と対応するサブサンプル信号のデータウィンドウのもう一方の辺の臨界状態を正確に表す第２調整情報を記録することができ、それにより取得して獲得した遅延調整情報の正確性を更に向上させる。

【0088】

１つの実施例において、第１調整情報と第２調整情報とに基づき、サブ回路についての遅延調整情報を決定するステップは、第１数量と第２数量の平均値に基づき、サブ回路についての遅延調整情報を決定するステップを含む。

【0089】

具体的に、コンピュータ機器は、第１数量と第２数量の平均値を算出し、かつ第１数量と第２数量の平均値に基づき、サブ回路についての遅延調整情報を計算して獲得することができる。

【0090】

１つの実施例において、コンピュータ機器は、計算して獲得された第１数量と第２数量の平均値を、直接サブ回路についての遅延調整情報とすることができる。

【0091】

上記実施例において、第１数量と第２数量の平均値によって遅延調整情報を決定することで、遅延調整情報の精度を更に向上させることができる。

【0092】

１つの実施例において、図１７に示すように、ライトデータ遅延制御回路の各々のサブ回路においてそれぞれ１つのステップサイズカウンタが含まれており、該ステップサイズカウンタは、ライトデータ信号が既に伝送されて通過した第２構成回路におけるライトデータ遅延ユニットの第１数量を記録し、及びライトデータ信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を記録することに用いることができる。

【0093】

１つの実施例において、ライトデータ遅延制御回路における個々のサブ回路について、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整するステップの前に、方法は、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態において、メモリの現在の動作周波数に対して周波数低減調整処理を行い、低減後のターゲット動作周波数を獲得するステップであって、ターゲット動作周波数は、メモリにサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングさせる動作周波数である、ステップと、ターゲット動作周波数上で動作するメモリにおけるサンプリング信号に基づいて、サブ回路と対応するサブサンプル信号をサンプリングすることで、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングするステップと、をさらに含む。

【0094】

ここで、現在の動作周波数は、メモリの現在の動作周波数、すなわちメモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていないときのメモリの動作周波数である。ターゲット動作周波数は、現在の動作周波数に対して周波数低減調整処理を行った後に獲得した周波数である。

【0095】

具体的に、ライトデータ遅延制御回路における個々のサブ回路について、コンピュータ機器は、ホストコンピュータによってサブ回路と対応するサブサンプル信号をメモリに送信し、かつメモリのサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングすることができる。メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態において、メモリの現在の動作周波数が高すぎて、サブ回路と対応するサブサンプル信号がハイに持続する時間が比較的短くなることを引き起こすことにより、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングできないことを引き起こすことを意味する。このとき、コンピュータ機器は、メモリの現在の動作周波数に対して周波数低減調整処理を行い、低減後のターゲット動作周波数を獲得することができる。理解できるように、メモリの動作周波数を低減させることで、サブ回路と対応するサブサンプル信号がハイに持続する時間を延長させることができ、ターゲット動作周波数上で動作するメモリは、サブ回路と対応するサブサンプル信号をスムーズにサンプリングすることができる。更に、コンピュータ機器は、ターゲット動作周波数上で動作するメモリに基づいて、サブ回路と対応するサブサンプル信号をサンプリングすることで、メモリがサブ回路と対応するサブサンプル信号をサンプリングすることができる。その後、メモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整する上記ステップ、及びその後続のステップを実行する。

【0096】

上記実施例において、メモリは、ホストコンピュータが送信したサブ回路と対応するサブサンプル信号を受信した後に、もしメモリがサンプリング信号を通じてサブ回路と対応するサブサンプル信号をサンプリングしていないならば、サンプリング信号のサンプリングエッジがサブ回路と対応するサブサンプル信号が所在するデータウィンドウから外れていることを意味する。このとき、メモリの現在の動作周波数をターゲット動作周波数に低減させることによって、ターゲット動作周波数で動作するメモリは、サブ回路と対応するサブサンプル信号がハイに持続する時間を延長させることができ、更にメモリのサンプリング信号がサブ回路と対応するサブサンプル信号をサンプリングすることができ、遅延調整トレーニングの成功率を向上させることができる。

【0097】

１つの実施例において、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップの後に、上記ライトデータ信号の遅延制御方法は、ハードウェア制御によって、ホストコンピュータによってメモリにおけるレジスタ回路に対してレジスタモードのセッティングを行うように実行し、データをキャッシュすることに用いられるトレーニングレジスタを獲得するステップをタイマーによって周期的にトリガすることで、遅延調整トレーニングを再度行うようにトリガするステップをさらに含む。

【0098】

具体的に、コンピュータ機器においてタイマーが備えられており、コンピュータ機器は、ハードウェア制御によって、ホストコンピュータによってメモリにおけるレジスタ回路に対してレジスタモードのセッティングを行うように実行し、データをキャッシュすることに用いられるトレーニングレジスタを獲得するステップをタイマーによって周期的にトリガすることで、遅延調整トレーニングを再度行うようにトリガすることができる。理解できるように、コンピュータ機器は、タイマーによって計時を行うことができ、予め設定された時間長さ間隔ごとにハードウェア制御によって遅延調整トレーニングを再度行うことを１回トリガすることができる。

【0099】

例を挙げて説明すると、コンピュータ機器は、タイマーによって計時を行うことができ、２４時間間隔ごとにハードウェア制御によって遅延調整トレーニングを再度行うことを１回トリガすることができる。

【0100】

上記実施例において、ハードウェア制御によってライトデータ遅延制御回路に対して定期的な再度トレーニングを行うことをタイマーによって周期的にトリガすることで、コンピュータ機器が動作する過程において、ライトデータ信号がサンプリング信号のサンプリングエッジからオフセットする状況が発生しないことを確実にすることができ、更にメモリ命令の動作安定性を向上させることができる。

【0101】

１つの実施例において、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップの後に、方法は、高帯域幅内部記憶システムのシステム動作状態をモニタリングするステップであって、高帯域幅内部記憶システムは、ホストコンピュータと、メモリと、を含む、ステップと、もしシステム動作状態が非ビジー状態にあるなら、ソフトウェア制御によって、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、データをキャッシュすることに用いられるトレーニングレジスタを獲得するステップを再度実行することで、遅延調整トレーニングを再度行うようにトリガするステップと、をさらに含む。

【0102】

具体的に、コンピュータ機器において高帯域幅内部記憶システムが備えられており、コンピュータ機器は、高帯域幅内部記憶システムの動作状態をモニタリングすることができる。もし高帯域幅内部記憶システムのシステム動作状態が非ビジー状態にあるとモニタリングされたなら、コンピュータ機器は、ソフトウェア制御によって、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、データをキャッシュすることに用いられるトレーニングレジスタを獲得するステップを再度実行することで、遅延調整トレーニングを再度行うようにトリガすることができる。もし高帯域幅内部記憶システムのシステム動作状態がビジー状態にあるとモニタリングされたなら、コンピュータ機器は、ソフトウェア制御によって遅延調整トレーニングを一時的に行わず、次に高帯域幅内部記憶システムのシステム動作状態が非ビジー状態にあるとモニタリングされたときに、遅延調整トレーニングを行うことができる。

【0103】

上記実施例において、ソフトウェア制御の方式によって、高帯域幅内部記憶システムがビジーではない際に、ライトデータ遅延制御回路を再度トレーニングすることを選択できることで、コンピュータ機器が動作する過程において、ライトデータ信号がサンプリング信号のサンプリングエッジからオフセットする状況が発生しないことを更に確実にし、メモリ命令の動作安定性を更に向上させることができる。同時に、高帯域幅内部記憶システムがビジーではない際に、ライトデータ遅延制御回路を再度トレーニングすることで、高帯域幅内部記憶システム全体の動作効率を確実にすることもできる。

【0104】

１つの実施例において、図１８に示すように、コンピュータ機器において高帯域幅内部記憶システムが動作しており、高帯域幅内部記憶システムは、ホストコンピュータと、メモリと、を含む。ホストコンピュータにおいてセッティングユニット、ライト命令送信ユニット、ライトデータ遅延制御回路、リード命令送信ユニット、リードデータ受信ユニット、比較対照ユニット、及びライトデータトレーニングユニットが含まれる。メモリにおいてライト命令解析ユニット、ライトデータ受信ユニット、リード命令解析ユニット、リードデータ送信ユニット、及びレジスタ回路が含まれる。コンピュータ機器は、セッティングユニットによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行うことで、メモリ回路をリードライト可能モードで動作するようにセッティングし、トレーニングレジスタを獲得する。ホストコンピュータは、メモリへライト命令を送信することができ、メモリは、ライト命令解析ユニットによってライト命令を解析することができる。ライト命令の解析が完了した後に、ホストコンピュータは、メモリへサンプルライトデータ信号を送信することができ、メモリは、ライト受信ユニットによってサンプルライトデータ信号を受信することができる。更に、メモリは、サンプリング信号を通じてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタに書き込むことができる。ホストコンピュータは、リード命令送信ユニットによってメモリへリード命令を送信することができ、メモリは、リード命令解析ユニットによってリード命令を解析することができる。リード命令に対する解析が完了した後に、メモリは、トレーニングレジスタの中からサンプリングライトデータ信号を読み取り、かつサンプリングライトデータ信号をリード送信ユニットによってホストコンピュータに送信することができる。ホストコンピュータは、リードデータ受信ユニットによってサンプリングライトデータ信号を受信し、かつサンプリングライトデータ信号を比較対照ユニットに転送することができる。ホストコンピュータは、比較対照ユニットによってサンプリングライトデータ信号とサンプルライトデータ信号とを比較対照することができる。もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、コンピュータ機器は、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することができる。更に、実際の応用シーンにおいて、コンピュータ機器は、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得し、かつターゲットライトデータ信号をメモリにおいて書き込むことができる。

【0105】

図１９に示すように、１つの実施例において、ライトデータ信号の遅延制御方法を提供し、該方法は、コンピュータ機器に応用することができる。コンピュータ機器は、端末、又はサーバであってもよく、端末、又はサーバ自体により単独で実行されてもよく、端末とサーバとの間のインタラクションによって実現されてもよい。該方法は、具体的に以下のステップ１９０２～ステップ１９２２を含む。

【0106】

ステップ１９０２：ホストコンピュータによってメモリにおけるモードレジスタの値をターゲット値に設定する。モードレジスタは、レジスタ回路の動作モードをセッティングすることに用いられるレジスタであり、ターゲット値は、レジスタ回路がサポートしたリードライト可能モードに対応する値である。ホストコンピュータ上にライトデータ遅延制御回路が設置され、ライトデータ遅延制御回路は、複数のサブ回路を含む。１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられ、サブ回路において順次接続されたライトデータ遅延ユニットが含まれており、個々のライトデータ遅延ユニットの後にいずれもタップインタフェースが連結され、タップインタフェースは、サブ回路の中から信号を導出することをサポートする。

【0107】

ステップ１９０４：ターゲット値を通じてレジスタ回路がリードライト可能モードで動作するように制御し、リードライトをサポートするトレーニングレジスタを獲得する。

【0108】

ステップ１９０６：ホストコンピュータによってサンプルライトデータ信号をメモリに送信し、サンプルライトデータ信号は、複数のサブサンプル信号を含む。

【0109】

ステップ１９０８：メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュする。サンプリングライトデータ信号は、複数のサブサンプル信号とそれぞれ対応する複数のサブサンプリング信号を含む。

【0110】

ステップ１９１０：もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、ライトデータ遅延制御回路における個々のサブ回路について、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整し、サブ回路についての第１調整情報を獲得する。

【0111】

ステップ１９１２：第２状態を第１状態に回復させ、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、かつサブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かってサブ回路を調整し、サブ回路についての第２調整情報を獲得する。

【0112】

ステップ１９１４：第１調整情報と第２調整情報に基づき、サブ回路についての遅延調整情報を決定する。

【0113】

ステップ１９１６：遅延調整情報に基づいて、サブ回路の中からターゲットタップインタフェースを決定し、トレーニング済みの初期サブ回路を獲得する。ここで、ターゲットタップインタフェースの前のターゲットライトデータ遅延ユニットは、遅延処理によってサブ回路と対応するサブサンプル信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っている信号を獲得することに用いられ、初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている。

【0114】

ステップ１９１８：もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができなければ、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得する。ここで、ターゲットサブサンプル信号は、ステップアップトレーニング対象の初期サブ回路と対応するサブサンプル信号であり、ステップアップトレーニング対象の初期サブ回路は、読み取られていないサブサンプル信号に対応した初期サブ回路である。ステップアップトレーニング対象の初期サブ回路の初期調整情報は、単回路の遅延調整トレーニングにより初期サブ回路を獲得する過程において使用された調整情報であり、トレーニング済みのライトデータ遅延制御回路は、複数のトレーニング済みのターゲットサブ回路を含む。各々のターゲットサブ回路によってそれぞれ信号オフセット調整を行った後の各々のサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っている。

【0115】

ステップ１９２０：もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるなら、各々の初期サブ回路を各々のターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得する。

【0116】

ステップ１９２２：トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得する。ターゲットライトデータ信号は、メモリにおいて書き込むことに用いられる。

【0117】

本願は、応用シーンをさらに提供し、該応用シーンは、上記ライトデータ信号の遅延制御方法を応用する。具体的に、コンピュータ機器において高帯域幅内部記憶システムが備えられており、高帯域幅内部記憶システムは、ホストコンピュータと、動的ランダムアクセスメモリと、を含み、該ライトデータ信号の遅延制御方法は、高帯域幅内部記憶システムが動作状態にあるときのライトデータ信号の遅延制御のシーンに応用することができる。コンピュータ機器は、ホストコンピュータによって動的ランダムアクセスメモリにおけるモードレジスタの値をターゲット値に設定することができる。モードレジスタは、レジスタ回路の動作モードをセッティングすることに用いられるレジスタである。ターゲット値は、レジスタ回路がサポートしたリードライト可能モードに対応する値である。ホストコンピュータ上にライトデータ遅延制御回路が設置され、ライトデータ遅延制御回路は、複数のサブ回路を含み、１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられる。サブ回路において順次接続されたライトデータ遅延ユニットが含まれ、個々のライトデータ遅延ユニットの後にいずれもタップインタフェースが連結されている。タップインタフェースは、サブ回路の中から信号を導出することをサポートする。ターゲット値を通じてレジスタ回路がリードライト可能モードで動作するように制御し、リードライトをサポートするトレーニングレジスタを獲得する。ホストコンピュータによってサンプルライトデータ信号を動的ランダムアクセスメモリに送信し、サンプルライトデータ信号は、複数のサブサンプル信号を含む。

【0118】

コンピュータ機器は、動的ランダムアクセスメモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュすることができ、サンプリングライトデータ信号は、複数のサブサンプル信号とそれぞれ対応する複数のサブサンプリング信号を含む。もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、ライトデータ遅延制御回路における個々のサブ回路について、動的ランダムアクセスメモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、動的ランダムアクセスメモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整し、サブ回路についての第１調整情報を獲得する。第２状態を第１状態に回復させ、動的ランダムアクセスメモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かってサブ回路を調整し、サブ回路についての第２調整情報を獲得する。第１調整情報と第２調整情報に基づき、サブ回路についての遅延調整情報を決定する。遅延調整情報に基づいて、サブ回路の中からターゲットタップインタフェースを決定し、トレーニング済みの初期サブ回路を獲得する。ここで、ターゲットタップインタフェースの前のターゲットライトデータ遅延ユニットは、遅延処理によってサブ回路と対応するサブサンプル信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っている信号を獲得することに用いられ、初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている。

【0119】

もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができなければ、コンピュータ機器は、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得することができる。ここで、ターゲットサブサンプル信号は、ステップアップトレーニング対象の初期サブ回路と対応するサブサンプル信号であり、ステップアップトレーニング対象の初期サブ回路は、読み取られていないサブサンプル信号に対応した初期サブ回路である。ステップアップトレーニング対象の初期サブ回路の初期調整情報は、単回路の遅延調整トレーニングにより初期サブ回路を獲得する過程において使用された調整情報であり、トレーニング済みのライトデータ遅延制御回路は、複数のトレーニング済みのターゲットサブ回路を含む。各々のターゲットサブ回路によってそれぞれ信号オフセット調整を行った後の各々のサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っている。もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるなら、各々の初期サブ回路を各々のターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得する。

【0120】

コンピュータ機器は、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得することができる。ターゲットライトデータ信号は、動的ランダムアクセスメモリにおいて書き込むことに用いられる。

【0121】

本願は、別の応用シーンをさらに提供し、該応用シーンは、上記ライトデータ信号の遅延制御方法を応用する。具体的に、コンピュータ機器において高帯域幅内部記憶システムが備えられており、高帯域幅内部記憶システムは、ホストコンピュータと、メモリと、を含み、該ライトデータ信号の遅延制御方法は、高帯域幅内部記憶システムが非動作状態にあるときのライトデータ信号の遅延制御のシーンに応用することができる。本願のライトデータ信号の遅延制御方法によって、非動作状態時の高帯域幅内部記憶システムにおけるライトデータ遅延制御回路に対して遅延調整トレーニングを行うことができ、高帯域幅内部記憶システムの後続の動作状態においてメモリに書き込まれたデータを確実に正しいものとすることにより、メモリの動作安定性を向上させることができる。

【0122】

理解すべきであるように、上記各実施例のフローチャートにおける各々のステップは、順序に応じて順次表示されているが、これらのステップは、必然的に順序に応じて順次実行されるわけではない。本明細書において明示的に説明されていない限り、これらのステップの実行には厳密な順序制限がなく、これらのステップは、他の順序で実行されてもよい。また、上記各実施例における少なくとも一部のステップは、複数のサブステップ、又は複数の段階を含むことができる。これらのサブステップ、又は段階は、必然的に同一の時刻で実行されて完了するのではなく、異なる時刻で実行されてもよい。また、これらのサブステップ、又は段階の実行順序は、必然的に順次行われるものではなく、他のステップ、又は他のステップのサブステップ、又は段階の少なくとも一部と代替して、又は交互に実行されてもよい。

【0123】

１つの実施例において、図２０に示すように、ライトデータ信号の遅延制御装置２０００を提供する。該装置は、ソフトウェアモジュール、又はハードウェアモジュールを採用してもよく、又は両者の組合せをコンピュータ機器の一部として用いてもよい。該装置は、具体的に、セッティングモジュール２００２と、送信モジュール２００４と、サンプリングモジュール２００６と、トレーニングモジュール２００８と、調整モジュール２０１０と、を含む。

【0124】

セッティングモジュール２００２は、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得することに用いられる。

【0125】

送信モジュール２００４は、ホストコンピュータによってサンプルライトデータ信号をメモリに送信することに用いられる。

【0126】

サンプリングモジュール２００６は、メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュすることに用いられる。

【0127】

トレーニングモジュール２００８は、もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することに用いられる。

【0128】

調整モジュール２０１０は、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得することに用いられ、ターゲットライトデータ信号は、メモリにおいて書き込むことに用いられる。

【0129】

１つの実施例において、セッティングモジュール２００２は、さらに、ホストコンピュータによってメモリにおけるモードレジスタの値をターゲット値に設定することであって、モードレジスタは、レジスタ回路の動作モードをセッティングすることに用いられるレジスタであり、ターゲット値は、レジスタ回路がサポートしたリードライト可能モードに対応する値である、ことと、ターゲット値を通じてレジスタ回路がリードライト可能モードで動作するように制御し、リードライトをサポートするトレーニングレジスタを獲得することと、に用いられる。

【0130】

１つの実施例において、サンプルライトデータ信号は、複数のサブサンプル信号を含む。ホストコンピュータ上に設置されたライトデータ遅延制御回路は、複数のサブ回路を含み、１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられる。トレーニングモジュール２００８は、さらに、ライトデータ遅延制御回路における個々のサブ回路について、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得することであって、ここで、初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている、ことと、複数のサブサンプル信号に基づいて、各々の初期サブ回路に対して多回路の遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することであって、トレーニング済みのライトデータ遅延制御回路は、複数のトレーニング済みのターゲットサブ回路を含み、各々のターゲットサブ回路によってそれぞれ信号オフセット調整を行った後の各々のサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っている、ことと、に用いられる。

【0131】

１つの実施例において、サンプリングライトデータ信号は、複数のサブサンプル信号とそれぞれ対応する複数のサブサンプリング信号を含み、トレーニングモジュール２００８は、さらに、もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができなければ、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、トレーニング済みのライトデータ遅延制御回路を獲得することに用いられる。ここで、ステップアップトレーニング対象の初期サブ回路は、読み取られていないサブサンプル信号に対応した初期サブ回路であり、ステップアップトレーニング対象の初期サブ回路の初期調整情報は、単回路の遅延調整トレーニングにより初期サブ回路を獲得する過程において使用された調整情報である。

【0132】

１つの実施例において、トレーニングモジュール２００８は、さらに、ホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かってステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得することに用いられる。ここで、ターゲットサブサンプル信号は、ステップアップトレーニング対象の初期サブ回路と対応するサブサンプル信号である。

【0133】

１つの実施例において、トレーニングモジュール２００８は、さらに、もしホストコンピュータがトレーニングレジスタの中から複数のサブサンプリング信号を一度に読み取ることができるなら、各々の初期サブ回路を各々のターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得することに用いられる。

【0134】

１つの実施例において、サブ回路において順次接続されたライトデータ遅延ユニットが含まれ、個々のライトデータ遅延ユニットの後にいずれもタップインタフェースが連結されている。タップインタフェースは、サブ回路の中から信号を導出することをサポートし、初期サブ回路は、ターゲットタップインタフェースが既に決定された回路である。トレーニングモジュール２００８は、さらに、ライトデータ遅延制御回路における個々のサブ回路について、サブ回路と対応するサブサンプル信号に基づいてサブ回路に対して単回路の遅延調整トレーニングを行うことで、サブ回路についての遅延調整情報を決定することと、遅延調整情報に基づいて、サブ回路の中からターゲットタップインタフェースを決定することであって、ここで、ターゲットタップインタフェースの前のターゲットライトデータ遅延ユニットは、遅延処理によってサブ回路と対応するサブサンプル信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っている信号を獲得することに用いられる、ことと、に用いられる。

【0135】

１つの実施例において、トレーニングモジュール２００８は、さらに、ライトデータ遅延制御回路における個々のサブ回路について、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かってサブ回路を調整し、サブ回路についての第１調整情報を獲得することと、第２状態を第１状態に回復させ、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かってサブ回路を調整し、サブ回路についての第２調整情報を獲得することと、第１調整情報と第２調整情報に基づき、サブ回路についての遅延調整情報を決定することと、に用いられる。

【0136】

１つの実施例において、サブ回路は、第１構成回路と、第２構成回路と、を含み、第２構成回路は、第１構成回路の後に接続され、第１構成回路と第２構成回路は、それぞれ順次接続されたライトデータ遅延ユニットを含み、第１調整情報は、サブ回路と対応するサブサンプル信号が既に伝送されて通過した第２構成回路におけるライトデータ遅延ユニットの第１数量を含み、トレーニングモジュール２００８は、さらに、サブ回路と対応するサブサンプル信号が第１構成回路における各ライトデータ遅延ユニットを順次通り過ぎるように制御することで、初期の遅延制御処理を行い、初期制御後の、サブ回路と対応するサブサンプル信号を獲得することと、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングした第１状態において、メモリがサンプリング信号に基づいて第２構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が１つずつ伝送されて第２構成回路におけるライトデータ遅延ユニットを通過するように継続的に制御し、サブ回路と対応するサブサンプル信号が既に伝送されて通過した第２構成回路におけるライトデータ遅延ユニットの第１数量を記録することと、に用いられる。

【0137】

１つの実施例において、第２調整情報は、サブ回路と対応するサブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を含む。トレーニングモジュール２００８は、さらに、第２状態を第１状態に回復させ、メモリがサンプリング信号に基づいて第１構成回路の相応なタップインタフェースからサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、初期制御後の、サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって、初期制御後の、サブ回路と対応するサブサンプル信号が伝送されて通過する第１構成回路におけるライトデータ遅延ユニットを１つずつ減少させるように制御し、サブ回路と対応するサブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を記録することに用いられる。

【0138】

１つの実施例において、トレーニングモジュール２００８は、さらに、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングしていない第２状態において、メモリの現在の動作周波数に対して周波数低減調整処理を行い、低減後のターゲット動作周波数を獲得することであって、ターゲット動作周波数は、メモリにサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングさせる動作周波数である、ことと、ターゲット動作周波数上で動作するメモリにおけるサンプリング信号に基づいて、サブ回路と対応するサブサンプル信号をサンプリングすることで、メモリがサンプリング信号に基づいてサブ回路と対応するサブサンプル信号をサンプリングすることと、に用いられる。

【0139】

１つの実施例において、トレーニングモジュール２００８は、さらに、高帯域幅内部記憶システムのシステム動作状態をモニタリングすることであって、高帯域幅内部記憶システムは、ホストコンピュータと、メモリと、を含む、ことと、もしシステム動作状態が非ビジー状態にあるなら、ソフトウェア制御によって、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、データをキャッシュすることに用いられるトレーニングレジスタを獲得するステップを再度実行するようにセッティングモジュール２００２に通知することで、遅延調整トレーニングを再度行うようにトリガすることと、に用いられる。

【0140】

１つの実施例において、送信モジュール２００４は、さらに、ホストコンピュータによってサンプルライトデータ信号、及びサンプルライトデータ信号とマッチするライトデータ選択パルス信号を、メモリに送信することに用いられる。サンプリングモジュール２００６は、さらに、メモリが受信したライトデータ選択パルス信号をサンプリング信号とすることと、メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュすることと、に用いられる。

【0141】

１つの実施例において、サンプリング信号のサンプリングエッジは、サンプリング信号の立ち上がりエッジを含み、サンプリングモジュール２００６は、さらに、メモリを通じて、サンプリング信号の立ち上がりエッジに基づいてサンプルライトデータ信号をサンプリングすることに用いられる。調整モジュール２０１０は、さらに、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号の立ち上がりエッジと揃っているターゲットライトデータ信号を獲得することに用いられる。

【0142】

１つの実施例において、サンプリング信号のサンプリングエッジは、サンプリング信号の立ち下がりエッジを含む。サンプリングモジュール２００６は、さらに、メモリを通じて、サンプリング信号の立ち下がりエッジに基づいてサンプルライトデータ信号をサンプリングすることに用いられる。調整モジュール２０１０は、さらに、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号の立ち下がりエッジと揃っているターゲットライトデータ信号を獲得することに用いられる。

【0143】

上記ライトデータ信号の遅延制御装置は、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得し、ホストコンピュータによってサンプルライトデータ信号をメモリに送信し、メモリを通じて、サンプリング信号に基づいてサンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号をトレーニングレジスタにおいてキャッシュし、かつサンプリングライトデータ信号とホストコンピュータから送信されていったサンプルライトデータ信号とを比較対照し、もしホストコンピュータがトレーニングレジスタの中から読み取ったサンプリングライトデータ信号がサンプルライトデータ信号と一致しなければ、ホストコンピュータから伝送されてきたサンプルライトデータ信号とメモリのサンプリング信号にオフセットが発生することを意味する。このとき、サンプルライトデータ信号に基づいてホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することができる。更に、実際の応用過程において、トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、かつ調整後のターゲットライトデータ信号をメモリに送信することができる。このように、メモリが受信したターゲットライトデータ信号をメモリのサンプリング信号のサンプリングエッジと揃えることができることにより、メモリがホストコンピュータから送信されてきたライトデータ信号を正しくサンプリングすることができ、メモリに書き込まれたデータを確実に正しいものとすることにより、メモリの動作安定性を向上させることができる。

【0144】

上記ライトデータ信号の遅延制御装置における各々のモジュールは、全部を、又は部分的にソフトウェア、ハードウェア、及びそれらの組み合わせによって実現することができる。上記各モジュールは、ハードウェア形式でコンピュータ機器におけるプロセッサにおいて組み込まれてもよく、又は独立していてもよく、ソフトウェア形式でコンピュータ機器におけるメモリにおいて記憶されてもよい。そのため、プロセッサが以上の各々のモジュールに対応する操作を呼び出して実行することを容易にする。

【0145】

１つの実施例において、コンピュータ機器を提供し、該コンピュータ機器は、サーバであってもよく、その内部構造図は、図２１に示すことができる。該コンピュータ機器は、プロセッサと、メモリと、入力／出力インタフェース（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、Ｉ／Ｏと略称する）と、通信インタフェースと、を含む。ここで、プロセッサ、メモリ、及び入力／出力インタフェースは、システムバスによって接続され、通信インタフェースは、入力／出力インタフェースによってシステムバスに接続される。ここで、該コンピュータ機器のプロセッサは、計算と制御能力を提供することに用いられる。該コンピュータ機器のメモリは、不揮発性記憶媒体と、内部メモリと、を含む。該不揮発性記憶媒体にはオペレーティングシステム、コンピュータ可読命令、及びデータベースが記憶される。該内部メモリは、不揮発性記憶媒体におけるオペレーティングシステムとコンピュータ可読命令の動作に環境を提供する。該コンピュータ機器の入力／出力インタフェースは、プロセッサと外部機器との間で情報を交換することに用いられる。該コンピュータ機器の通信インタフェースは、ネットワーク接続によって外部の端末と通信を行うことに用いられる。該コンピュータ可読命令は、プロセッサに実行されるときに、ライトデータ信号の遅延制御方法を実現する。

【0146】

１つの実施例において、コンピュータ機器を提供し、該コンピュータ機器は、端末であってもよく、その内部構造図は、図２２に示すことができる。該コンピュータ機器は、プロセッサと、メモリと、入力／出力インタフェースと、通信インタフェースと、表示ユニットと、入力装置と、を含む。ここで、プロセッサ、メモリ、及び入力／出力インタフェースは、システムバスによって接続され、通信インタフェース、表示ユニット、及び入力装置は、入力／出力インタフェースによってシステムバスに接続される。ここで、該コンピュータ機器のプロセッサは、計算と制御能力を提供することに用いられる。該コンピュータ機器のメモリは、不揮発性記憶媒体と、内部メモリと、を含む。該不揮発性記憶媒体にはオペレーティングシステムとコンピュータ可読命令とが記憶される。該内部メモリは、不揮発性記憶媒体におけるオペレーティングシステムとコンピュータ可読命令の動作に環境を提供する。該コンピュータ機器の入力／出力インタフェースは、プロセッサと外部機器との間で情報を交換することに用いられる。該コンピュータ機器の通信インタフェースは、外部の端末と有線、又は無線方式の通信を行うことに用いられ、無線方式は、ＷＩＦＩ、モバイルセルラーネットワーク、ＮＦＣ（近距離通信）、又はその他の技術によって実現することができる。該コンピュータ可読命令は、プロセッサに実行されるときに、ライトデータ信号の遅延制御方法を実現する。該コンピュータ機器の表示ユニットは、視覚的に見える画面を形成することに用いられ、表示スクリーン、投影装置、又は仮想現実画像形成装置であってもよい。表示スクリーンは、液晶表示スクリーン、又は電子インク表示スクリーンであってもよく、該コンピュータ機器の入力装置は、表示スクリーン上を覆ったタッチ層であってもよく、コンピュータ機器のハウジング上に設置されたボタン、トラックボール、又はタッチ制御パッドであってもよく、さらに外付けされたキーボード、タッチ制御パッド、又はマウス等であってもよい。

【0147】

当業者であれば理解できるように、図２１、及び図２２において示されている構造は、本願の手段に関連する部分的な構造のブロック図に過ぎず、本願の手段を応用したコンピュータ機器を限定するものではない。具体的なコンピュータ機器は、図において示されるものと比べてよりも多い、又はよりも少ない部材を含むか、又はいくつかの部材を組み合わせるか、又は異なる部材レイアウトを有することができる。

【0148】

１つの実施例において、コンピュータ機器をさらに提供し、メモリと、１つ、又は複数のプロセッサと、を含み、メモリにおいてコンピュータ可読命令が記憶され、該１つ、又は複数のプロセッサは、コンピュータ可読命令を実行するときに、上記各方法の実施例におけるステップを実現する。

【0149】

１つの実施例において、１つ、又は複数のコンピュータ可読記憶媒体を提供し、コンピュータ可読命令が記憶され、該コンピュータ可読命令は、１つ、又は複数のプロセッサに実行されるときに、上記各方法の実施例におけるステップを実現する。

【0150】

１つの実施例において、コンピュータプログラム製品を提供し、コンピュータ可読命令を含み、コンピュータ可読命令は、１つ、又は複数のプロセッサに実行されるときに、上記各方法の実施例におけるステップを実現する。

【0151】

説明を要するように、本願に関するユーザ情報（ユーザ機器情報、及びユーザ個人情報等を含むが、これらに限定されない）とデータ（分析に用いられるデータ、記憶されたデータ、及び展示されたデータ等を含むが、これらに限定されない）は、いずれもユーザを通じて許可された、又は各当事者を通じて十分に許可された情報とデータであり、関連データの収集、使用、及び処理は、関連国や地域の関連法律や法規と標準を遵守する必要がある。

【0152】

当業者であれば理解できるように、上記実施例の方法における全部、又は一部のプロセスを実現することは、コンピュータ可読命令によって関連するハードウェアに命令を出して完了することができる。上記コンピュータ可読命令は、１つの不揮発性読み取り可能記憶媒体において記憶することができ、該コンピュータ可読命令が実行されるときに、上記各方法の実施例のプロセスを含むことができる。ここで、本願が提供する各実施例において使用された、メモリ、記憶、データベース、又は他の媒体に対するいかなる引用は、いずれも不揮発性及び揮発性メモリのうちの少なくとも１種を含むことができる。不揮発性メモリは、読み取り専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、磁気テープ、フロッピーディスク、フラッシュメモリ、又は光メモリ等を含むことができる。揮発性メモリは、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）、又は外部高速キャッシュメモリを含むことができる。限定ではなく説明として、ＲＡＭは、複数種の形式であってもよく、例えば静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＳＲＡＭ）、又は動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＤＲＡＭ）等である。

【0153】

以上の実施例の各技術的特徴は、任意に組み合わせることができるが、記述を簡潔にするために、上記実施例における各々の技術的特徴の全ての可能な組み合わせについて記述されていない。しかしながら、これらの技術的特徴の組み合わせに矛盾が存在しない限り、いずれも本明細書に記載された事項の範囲であるとみなすべきである。

【0154】

以上の実施例は、本願のいくつかの実施形態を具現化するものに過ぎず、その記述は、比較的具体的であり、詳しいものであり、従って発明の特許範囲を制限するものとして理解することができない。指摘すべきであるように、当業者にとって言えば、本願の構想から逸脱しない前提において、さらに種々の変形や改良を行うことができ、これらは、いずれも本願の保護範囲に属する。従って、本願特許の保護範囲は、添付の特許請求の範囲を基準とすべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【手続補正書】

【提出日】2024-05-30

【手続補正2】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

コンピュータ機器により実行される、ライトデータ信号の遅延制御方法であって、前記方法は、
ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得するステップと、
前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信するステップと、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュするステップと、
もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップと、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得するステップであって、前記ターゲットライトデータ信号は、前記メモリにおいて書き込むことに用いられる、ステップと、を含む、ことを特徴とするライトデータ信号の遅延制御方法。

【請求項2】

ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得するステップは、
ホストコンピュータによってメモリにおけるモードレジスタの値をターゲット値に設定するステップであって、前記モードレジスタは、前記レジスタ回路の動作モードをセッティングすることに用いられるレジスタであり、前記ターゲット値は、前記レジスタ回路がサポートしたリードライト可能モードに対応する値である、ステップと、
前記ターゲット値を通じて前記レジスタ回路がリードライト可能モードで動作するように制御し、リードライトをサポートするトレーニングレジスタを獲得するステップと、を含む、ことを特徴とする請求項１に記載の方法。

【請求項3】

前記サンプルライトデータ信号は、複数のサブサンプル信号を含み、前記ホストコンピュータ上に設置された前記ライトデータ遅延制御回路は、複数のサブ回路を含み、１つのサブ回路は、１つのサブサンプル信号の遅延を制御することに用いられ、
もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得するステップであって、前記初期サブ回路によって信号オフセット調整を行った後のサブサンプル信号は、サンプリング信号のサンプリングエッジと揃っている、ステップと、
前記複数のサブサンプル信号に基づいて、各々の前記初期サブ回路に対して多回路の遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップであって、前記トレーニング済みのライトデータ遅延制御回路は、複数のトレーニング済みのターゲットサブ回路を含み、各々の前記ターゲットサブ回路によってそれぞれ信号オフセット調整を行った後の各々のサブサンプル信号は、サンプリング信号の同一のサンプリングエッジと揃っている、ステップと、を含む、ことを特徴とする請求項１に記載の方法。

【請求項4】

前記サンプリングライトデータ信号は、前記複数のサブサンプル信号とそれぞれ対応する複数のサブサンプリング信号を含み、
前記複数のサブサンプル信号に基づいて、各々の前記初期サブ回路に対して多回路の遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、
もし前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができなければ、前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、前記ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップを含み、
前記ステップアップトレーニング対象の初期サブ回路は、読み取られていないサブサンプル信号に対応した初期サブ回路であり、前記ステップアップトレーニング対象の初期サブ回路の初期調整情報は、単回路の遅延調整トレーニングにより前記初期サブ回路を獲得する過程において使用された調整情報である、ことを特徴とする請求項３に記載の方法。

【請求項5】

もし前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができなければ、前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、前記ステップアップトレーニング対象の初期サブ回路に対して遅延調整トレーニングを継続的に行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップは、
前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるまで、ステップアップトレーニング対象の初期サブ回路の初期調整情報に基づき、ターゲットサブサンプル信号の遅延を増加、又は低減させる方向に向かって前記ステップアップトレーニング対象の初期サブ回路を徐々に調整し、トレーニング済みのライトデータ遅延制御回路を獲得するステップを含み、
前記ターゲットサブサンプル信号は、前記ステップアップトレーニング対象の初期サブ回路と対応するサブサンプル信号である、ことを特徴とする請求項４に記載の方法。

【請求項6】

前記方法は、
もし前記ホストコンピュータが前記トレーニングレジスタの中から前記複数のサブサンプリング信号を一度に読み取ることができるなら、各々の前記初期サブ回路を各々の前記ターゲットサブ回路として、トレーニング済みのライトデータ遅延制御回路を獲得するステップをさらに含む、ことを特徴とする請求項４に記載の方法。

【請求項7】

前記サブ回路において順次接続されたライトデータ遅延ユニットが含まれ、個々のライトデータ遅延ユニットの後にいずれもタップインタフェースが連結され、前記タップインタフェースは、前記サブ回路の中から信号を導出することをサポートし、前記初期サブ回路は、ターゲットタップインタフェースが既に決定された回路であり、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行い、トレーニング済みの初期サブ回路を獲得するステップは、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行うことで、前記サブ回路についての遅延調整情報を決定するステップと、
前記遅延調整情報に基づいて、前記サブ回路の中からターゲットタップインタフェースを決定するステップであって、前記ターゲットタップインタフェースの前のターゲットライトデータ遅延ユニットは、遅延処理によって前記サブ回路と対応するサブサンプル信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っている信号を獲得することに用いられる、ステップと、を含むことを特徴とする請求項３に記載の方法。

【請求項8】

前記ライトデータ遅延制御回路における個々のサブ回路について、前記サブ回路と対応するサブサンプル信号に基づいて前記サブ回路に対して単回路の遅延調整トレーニングを行うことで、前記サブ回路についての遅延調整情報を決定するステップは、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を増加させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第１調整情報を獲得するステップと、
前記第２状態を前記第１状態に回復させ、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を低減させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第２調整情報を獲得するステップと、
前記第１調整情報と前記第２調整情報に基づき、前記サブ回路についての遅延調整情報を決定するステップと、を含む、ことを特徴とする請求項７に記載の方法。

【請求項9】

前記サブ回路は、第１構成回路と、第２構成回路と、を含み、前記第２構成回路は、前記第１構成回路の後に接続され、前記第１構成回路と第２構成回路は、それぞれ順次接続されたライトデータ遅延ユニットを含み、前記第１調整情報は、前記サブ回路と対応する前記サブサンプル信号が既に伝送されて通過した前記第２構成回路におけるライトデータ遅延ユニットの第１数量を含み、
前記ライトデータ遅延制御回路における個々のサブ回路について、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を増加させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第１調整情報を獲得するステップは、
前記サブ回路と対応するサブサンプル信号が前記第１構成回路における各ライトデータ遅延ユニットを順次通り過ぎるように制御することで、初期の遅延制御処理を行い、初期制御後の、前記サブ回路と対応するサブサンプル信号を獲得するステップと、
前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記メモリがサンプリング信号に基づいて前記第２構成回路の相応なタップインタフェースから前記サブ回路と対応する前記サブサンプル信号をサンプリングしていない第２状態が発生するまで、前記初期制御後の、前記サブ回路と対応するサブサンプル信号の遅延を増加させる方向に向かって、前記初期制御後の、前記サブ回路と対応するサブサンプル信号が１つずつ伝送されて前記第２構成回路におけるライトデータ遅延ユニットを通過するように継続的に制御し、前記サブ回路と対応する前記サブサンプル信号が既に伝送されて通過した前記第２構成回路におけるライトデータ遅延ユニットの第１数量を記録するステップと、を含む、ことを特徴とする請求項８に記載の方法。

【請求項10】

前記第２調整情報は、前記サブ回路と対応する前記サブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を含み、
前記第２状態を前記第１状態に回復させ、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態が発生するまで、前記サブ回路と対応する前記サブサンプル信号の遅延を低減させる方向に向かって前記サブ回路を調整し、前記サブ回路についての第２調整情報を獲得するステップは、
前記第２状態を前記第１状態に回復させ、前記メモリがサンプリング信号に基づいて前記第１構成回路の相応なタップインタフェースから前記サブ回路と対応する前記サブサンプル信号をサンプリングしていない第２状態が発生するまで、前記初期制御後の、前記サブ回路と対応するサブサンプル信号の遅延を低減させる方向に向かって、前記初期制御後の、前記サブ回路と対応するサブサンプル信号が伝送されて通過する前記第１構成回路におけるライトデータ遅延ユニットを１つずつ減少させるように制御し、前記サブ回路と対応する前記サブサンプル信号が伝送されて通過していないライトデータ遅延ユニットの第２数量を記録するステップを含む、ことを特徴とする請求項９に記載の方法。

【請求項11】

前記ライトデータ遅延制御回路における個々のサブ回路について、前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングした第１状態において、前記サブ回路と対応する前記サブサンプル信号の遅延を増加させる方向に向かって前記サブ回路を調整することの前に、前記方法は、
前記メモリがサンプリング信号に基づいて前記サブ回路と対応するサブサンプル信号をサンプリングしていない第２状態において、前記メモリの現在の動作周波数に対して周波数低減調整処理を行い、低減後のターゲット動作周波数を獲得するステップであって、前記ターゲット動作周波数は、前記メモリにサンプリング信号に基づいて前記サブ回路と対応する前記サブサンプル信号をサンプリングさせる動作周波数である、ステップと、
前記ターゲット動作周波数上で動作するメモリにおけるサンプリング信号に基づいて、前記サブ回路と対応する前記サブサンプル信号をサンプリングすることで、前記メモリがサンプリング信号に基づいて前記サブ回路と対応する前記サブサンプル信号をサンプリングするステップと、をさらに含む、ことを特徴とする請求項８に記載の方法。

【請求項12】

もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得するステップの後に、前記方法は、
高帯域幅内部記憶システムのシステム動作状態をモニタリングするステップであって、前記高帯域幅内部記憶システムは、前記ホストコンピュータと、前記メモリと、を含む、ステップと、
もし前記システム動作状態が非ビジー状態にあるなら、ソフトウェア制御によって、ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、データをキャッシュすることに用いられるトレーニングレジスタを獲得することを再度実行することで、遅延調整トレーニングを再度行うようにトリガするステップと、をさらに含む、ことを特徴とする請求項１に記載の方法。

【請求項13】

前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信するステップは、
前記ホストコンピュータによってサンプルライトデータ信号、及び前記サンプルライトデータ信号とマッチするライトデータ選択パルス信号を、前記メモリに送信するステップを含み、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュするステップは、
前記メモリが受信した前記ライトデータ選択パルス信号をサンプリング信号として、前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュするステップを含む、ことを特徴とする請求項１に記載の方法。

【請求項14】

前記サンプリング信号のサンプリングエッジは、前記サンプリング信号の立ち上がりエッジを含み、前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングすることは、
前記メモリを通じて、サンプリング信号の立ち上がりエッジに基づいて前記サンプルライトデータ信号をサンプリングすることを含み、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得するステップは、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号の立ち上がりエッジと揃っているターゲットライトデータ信号を獲得するステップを含む、ことを特徴とする請求項１に記載の方法。

【請求項15】

前記サンプリング信号のサンプリングエッジは、前記サンプリング信号の立ち下がりエッジを含み、前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングするステップは、
前記メモリを通じて、サンプリング信号の立ち下がりエッジに基づいて前記サンプルライトデータ信号をサンプリングするステップを含み、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得するステップは、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号の立ち下がりエッジと揃っているターゲットライトデータ信号を獲得するステップを含む、ことを特徴とする請求項１に記載の方法。

【請求項16】

ライトデータ信号の遅延制御装置であって、前記装置は、
ホストコンピュータによってメモリにおけるレジスタ回路に対して動作モードのセッティングを行い、リードライトをサポートするトレーニングレジスタを獲得することに用いられるセッティングモジュールと、
前記ホストコンピュータによってサンプルライトデータ信号を前記メモリに送信することに用いられる送信モジュールと、
前記メモリを通じて、サンプリング信号に基づいて前記サンプルライトデータ信号をサンプリングし、かつサンプリングして獲得されたサンプリングライトデータ信号を前記トレーニングレジスタにおいてキャッシュすることに用いられるサンプリングモジュールと、
もし前記ホストコンピュータが前記トレーニングレジスタの中から読み取った前記サンプリングライトデータ信号が前記サンプルライトデータ信号と一致しなければ、前記サンプルライトデータ信号に基づいて前記ホストコンピュータ上に設置されたライトデータ遅延制御回路に対して遅延調整トレーニングを行い、トレーニング済みのライトデータ遅延制御回路を獲得することに用いられるトレーニングモジュールと、
前記トレーニング済みのライトデータ遅延制御回路によって入力されたライトデータ信号に対して信号オフセット調整を行い、サンプリング信号のサンプリングエッジと揃っているターゲットライトデータ信号を獲得することに用いられる調整モジュールであって、前記ターゲットライトデータ信号は、前記メモリにおいて書き込むことに用いられる、調整モジュールと、を含む、ことを特徴とするライトデータ信号の遅延制御装置。

【請求項17】

メモリと、１つ、又は複数のプロセッサと、を含み、前記メモリにはコンピュータ可読命令が記憶されるコンピュータ機器であって、前記１つ、又は複数のプロセッサは、前記コンピュータ可読命令を実行するときに、請求項１～１５のいずれか１項に記載の方法を実現する、ことを特徴とするコンピュータ機器。

【請求項18】

コンピュータプログラムであって、１つ、又は複数のプロセッサに実行されるときに、請求項１～１５のいずれか１項に記載の方法を実現する、ことを特徴とするコンピュータプログラム。

【国際調査報告】