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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】多相クロック信号生成回路
(51)【国際特許分類】
H04L 7/033 20060101AFI20241108BHJP
【ＦＩ】
H04L7/033 700
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024534602
(86)(22)【出願日】2022-09-14
(85)【翻訳文提出日】2024-07-25
(86)【国際出願番号】 US2022043521
(87)【国際公開番号】W WO2023113882
(87)【国際公開日】2023-06-22
(31)【優先権主張番号】17/644,066
(32)【優先日】2021-12-13
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】マー， シャオチュン
(72)【発明者】
【氏名】プーン， チ フォン
(72)【発明者】
【氏名】チョン， ケビン
(72)【発明者】
【氏名】ウパディヤヤ， パラッグ
【テーマコード（参考）】
5K047
【Ｆターム（参考）】
5K047GG29
5K047MM53
5K047MM60
(57)【要約】
クロック生成回路は、第１の注入同期発振器回路を有する直交同期ループ回路と、第２の注入同期発振器回路と、ＸＯＲ回路とを含む。第１の注入同期発振器回路は、第１の入力信号及び第２の入力信号を受信し、第１のクロック信号を出力する。第１の入力信号及び第２の入力信号は、基準クロック信号に対応する。第２の注入同期発振器回路は、第１の注入同期発振器回路の出力に結合され、第１のクロック信号を受信し、第２のクロック信号を生成する。ＸＯＲ回路は、第２のクロック信号を受信し、第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号を生成する。第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号の周波数は、基準クロック信号の周波数よりも大きい。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の入力信号及び第２の入力信号を受信し、第１のクロック信号を出力するように構成された第１の注入同期発振器回路を含む直交同期ループ回路であって、前記第１の入力信号及び前記第２の入力信号が基準クロック信号に対応する、直交同期ループ回路と、前記第１の注入同期発振器回路の出力に結合され、前記第１のクロック信号を受信し、第２のクロック信号を生成するように構成された第２の注入同期発振器回路と、
前記第２のクロック信号を受信し、第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号を生成するように構成された出力回路であって、前記第１のクロック信号、前記第２のクロック信号、前記第３のクロック信号及び前記第４のクロック信号の周波数が、前記基準クロック信号の周波数よりも大きい、出力回路と、
を備える、クロック発生回路。
【請求項2】
前記第１の注入同期発振器回路及び前記第２の注入同期発振器回路は、第１の供給信号を受信するように構成される、請求項１に記載のクロック生成回路。
【請求項3】
前記直交同期ループ回路は、前記第１のクロック信号を受信し、前記第１のクロック信号に基づいて第１の調整信号を出力するように構成された直交位相誤差検出器回路と、
前記第１の調整信号を受信し、前記第１の調整信号に基づいて第１の制御信号を生成するように構成された電圧－電流回路と、を更に含み、前記第１の注入同期発振器回路は、前記第１の調整信号を受信し、前記第１の調整信号に基づいて調整された第１のクロック信号を生成するように更に構成される、請求項１に記載のクロック生成回路。
【請求項4】
前記第２の注入同期発振器回路は、前記第１の制御信号を受信し、前記第１の制御信号に基づいて前記第２のクロック信号を生成するように更に構成される、請求項３に記載のクロック生成回路。
【請求項5】
前記直交位相誤差検出器回路は、前記第１のクロック信号の第１の対の第１の位相誤差及び前記第１のクロック信号の第２の対の第２の位相誤差に基づいて前記第１の調整信号を生成するように構成される、請求項３に記載のクロック生成回路。
【請求項6】
前記出力回路がＸＯＲ回路を備え、前記ＸＯＲ回路が、前記第２のクロック信号のうちの第１の信号及び前記第２のクロック信号のうちの第２の信号を受信するように構成された第１のＮＡＮＤゲートと、
前記第２クロック信号のうちの第３の信号及び前記第２のクロック信号のうちの第４の信号を受信するように構成された第２のＮＡＮＤゲートと、
前記第２のクロック信号のうちの前記第２の信号及び前記第２のクロック信号のうちの前記第３の信号を受信するように構成された第３のＮＡＮＤゲートと、
前記第２のクロック信号のうちの前記第１の信号と前記第２のクロック信号のうちの前記第４の信号とを受信するように構成された第４のＮＡＮＤゲートと、
を含む、請求項１に記載のクロック生成回路。
【請求項7】
前記第１のＮＡＮＤゲートが、第１のノードと出力ノードとの間に結合され、前記第２のクロック信号のうちの前記第２の信号を受信するように構成されたゲートを含む第１のトランジスタと、
前記第１のノードと前記出力ノードとの間に結合され、前記第２のクロック信号のうちの前記第１の信号を受信するように構成されたゲートを含む第２のトランジスタと、
前記出力ノードに結合され、前記第２のクロック信号のうちの前記第２の信号を受信するように構成されたゲートを含む第３のトランジスタと、
前記第３のトランジスタ及び第２のノードに結合され、前記第２のクロック信号のうちの前記第１の信号を受信するように構成されたゲートを含む第４のトランジスタと、
前記出力ノードに結合され、前記第２のクロック信号のうちの前記第１の信号を受信するように構成されたゲートを含む第５のトランジスタと、
前記第５のトランジスタ及び前記第２のノードに結合され、前記第２のクロック信号のうちの前記第２の信号を受信するように構成されたゲートを含む第６のトランジスタと、
を含む、請求項６に記載のクロック生成回路。
【請求項8】
基準クロック信号を受信するように構成されたトランシーバ回路を備え、前記トランシーバ回路は、前記基準クロック信号から差動入力信号を生成するように構成された直交同期ループ回路であって、前記差動入力信号を受信し、第１のクロック信号を出力するように構成された第１の注入同期発振器回路を含む直交同期ループ回路と、
前記第１の注入同期発振器回路の出力に結合され、前記第１のクロック信号を受信し、第２のクロック信号を生成するように構成された第２の注入同期発振器回路と、
前記第２のクロック信号を受信し、第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号を生成するように構成された出力回路であって、前記第１のクロック信号、前記第２のクロック信号、前記第３のクロック信号及び前記第４のクロック信号の周波数が、前記基準クロック信号の周波数よりも大きい、出力回路と、
を備える、通信システム。
【請求項9】
前記第１の注入同期発振器回路及び前記第２の注入同期発振器回路は、第１の供給信号を受信するように構成される、請求項８に記載の通信システム。
【請求項10】
前記第１の直交同期ループ回路が、前記第１のクロック信号を受信し、前記第１のクロック信号に基づいて第１の調整信号を出力するように構成された直交位相誤差検出器回路と、
前記第１の調整信号を受信し、前記第１の調整信号に基づいて第１の制御信号を生成するように構成された電圧－電流回路と、を更に含み、前記第１の注入同期発振器回路は、前記第１の調整信号を受信し、前記第１の調整信号に基づいて調整された第１のクロック信号を生成するように更に構成される、請求項８に記載の通信システム。
【請求項11】
前記第２の注入同期発振器回路は、前記第１の制御信号を受信し、前記第１の制御信号に基づいて前記第２のクロック信号を生成するように更に構成される、請求項１０に記載の通信システム。
【請求項12】
前記直交位相誤差検出器回路は、前記第１のクロック信号の第１の対の第１の位相誤差及び前記第１のクロック信号の第２の対の第２の位相誤差に基づいて前記第１の調整信号を生成するように構成される、請求項１０に記載の通信システム。
【請求項13】
前記出力回路はＸＯＲ回路であり、前記ＸＯＲ回路は、前記第２のクロック信号のうちの第１の信号及び前記第２のクロック信号のうちの第２の信号を受信するように構成された第１のＮＡＮＤゲートと、
前記第２のクロック信号のうちの第３の信号及び前記第２のクロック信号のうちの第４の信号を受信するように構成された第２のＮＡＮＤゲートと、
前記第２のクロック信号のうちの前記第２の信号及び前記第２のクロック信号のうちの前記第３の信号を受信するように構成された第３のＮＡＮＤゲートと、
前記第２のクロック信号のうちの前記第１の信号と前記第２のクロック信号のうちの前記第４の信号とを受信するように構成された第４のＮＡＮＤゲートと、
を含む、請求項８に記載の通信システム。
【請求項14】
前記第１のＮＡＮＤ回路が、第１のノードと出力ノードとの間に結合され、前記第２のクロック信号のうちの前記第２の信号を受信するように構成されたゲートを含む第１のトランジスタと、
前記第１のノードと前記出力ノードとの間に結合され、前記第２のクロック信号のうちの前記第１の信号を受信するように構成されたゲートを含む第２のトランジスタと、
前記出力ノードに結合され、前記第２のクロック信号のうちの前記第２の信号を受信するように構成されたゲートを含む第３のトランジスタと、
前記第３のトランジスタ及び第２のノードに結合され、前記第２のクロック信号のうちの前記第１の信号を受信するように構成されたゲートを含む第４のトランジスタと、
前記出力ノードに結合され、前記第２のクロック信号のうちの前記第１の信号を受信するように構成されたゲートを含む第５のトランジスタと、
前記第５のトランジスタ及び前記第２のノードに結合され、前記第２のクロック信号のうちの前記第２の信号を受信するように構成されたゲートを含む第６のトランジスタと、
を含む、請求項１３に記載の通信システム。
【請求項15】
基準クロック信号を生成することと、前記基準クロック信号から第１及び第２の差動信号を生成することと、
直交同期ループ回路の第１の注入同期発振器回路を介して、前記第１及び第２の差動信号から第１のクロック信号を生成することと、
第２の注入同期発振器回路を介して、前記第１のクロック信号から第２のクロック信号を生成することと、
出力回路を介して、第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号を前記第２のクロック信号から生成することであって、前記第１のクロック信号、前記第２のクロック信号、前記第３のクロック信号及び前記第４のクロック信号の周波数は、前記基準クロック信号の周波数よりも大きい、生成することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の例は、概して、クロック信号を生成することに関し、より詳細には、多相クロック信号を生成するためのクロック生成回路に関する。
【背景技術】
【0002】
通信システムは、シリアライザ／デシリアライザ（Serializer/Deserializer、ＳｅｒＤｅｓ）デバイスを含む。ＳｅｒＤｅｓデバイスは、多相補間を利用して、受信信号の位相を調整し、エラーを低減する。一例では、多相補間は、位相調整のために多相クロック信号を使用する。更に、通信システムは、トランシーバデバイス間でクロック信号を通信するときに電力を低減するために周波数二倍器デバイスを使用する。そのような場合、クロック信号の周波数は、トランシーバデバイス間で送信される前に低減され、受信トランシーバデバイス内で増大される。低減された周波数でクロック信号を送信することは、通信システムによって使用される電力量を低減する。しかしながら、多相クロック信号を利用する通信デバイスでは、多相クロック信号を生成するために使用される従来の技法はエラーを起こしやすい。更に、低減された周波数のクロック信号を利用する通信デバイスでは、通信デバイスの利用可能な動作速度が制限される。したがって、高周波数クロック信号（例えば、約２０ＧＨｚより大きい）を有する高速通信デバイス（例えば、約２００Ｇｂｐｓより大きい）をサポートするために、増加した周波数を有する多相クロック信号を生成するための改善されたクロック生成回路が必要とされている。
【発明の概要】
【0003】
通信システムは、受信信号内のエラーを低減するために多相クロック信号を利用し、電力を低減するために低周波数クロック信号を利用する。基準クロック信号がクロック生成回路によって受信され、クロック生成回路は、増加した周波数を有する多相クロック信号を生成する。クロック生成回路は、受信された基準クロック信号から増加した周波数を有する多相クロック信号を生成するために、注入同期回路とカスケード接続された直交同期ループ回路と、ＸＯＲ回路とを含む。
【0004】
一例では、クロック生成回路は、第１の注入同期発振器回路を有する直交同期ループ回路と、第２の注入同期発振器回路と、ＸＯＲ回路とを含む。第１の注入同期発振器回路は、第１の入力信号及び第２の入力信号を受信し、第１のクロック信号を出力する。第１の入力信号及び第２の入力信号は、基準クロック信号に対応する。第２の注入同期発振器回路は、第１の注入同期発振器回路の出力に結合され、第１のクロック信号を受信し、第２のクロック信号を生成する。ＸＯＲ回路は、第２のクロック信号を受信し、第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号を生成する。第１クロック信号、第２クロック信号、第３クロック信号及び第４クロック信号の周波数は、基準クロック信号の周波数よりも大きい。
【0005】
一例では、通信システムは、基準クロック信号を受信するトランシーバ回路を備える。トランシーバ回路は、第１の注入同期発振器回路を有する直交同期ループ回路と、第２の注入同期発振器回路と、ＸＯＲ回路とを含む。直交同期ループは、基準クロック信号から差動入力信号を生成する。第１の注入同期発振器回路は、差動入力信号を受信し、第１のクロック信号を出力する。第２の注入同期発振器回路は、第１の注入同期発振器回路の出力に結合され、第１のクロック信号を受信し、第２のクロック信号を生成する。ＸＯＲ回路は、第２のクロック信号を受信し、第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号を生成する。第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号の周波数は、基準クロック信号の周波数よりも大きい。
【0006】
一例では、方法は、基準クロック信号を受信することと、基準クロック信号から第１及び第２の差動信号を生成することとを含む。本方法は、直交同期ループ回路の第１の注入同期発振器回路を介して、第１及び第２の差動信号から第１のクロック信号を生成することを更に含む。更に、本方法は、第２の注入同期発振器回路を介して、第１のクロック信号から第２のクロック信号を生成することを含む。本方法は、ＸＯＲ回路を介して、第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号を第２のクロック信号から生成することを更に含む。第１のクロック信号、第２のクロック信号、第３のクロック信号及び第４のクロック信号の周波数は、基準クロック信号の周波数よりも大きい。
【図面の簡単な説明】
【0007】
上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に例解される。しかしながら、添付の図面は、典型的な例示の実装形態のみを例解しており、したがって、その範囲を限定するものとみなされるべきではないことに留意されたい。
【図1】一例による、クロック生成回路の概略図である。
【図2】一例による、注入同期発振器回路の概略図である。
【図3】一例による、ＸＯＲゲートの概略図である。
【図4】一例による、ＮＡＮＤゲートの概略図である。
【図5】一例による、通信システムの概略ブロック図である。
【図6】一例による、多相クロック信号を生成する方法のフローチャートである。
【0008】
理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。
【発明を実施するための形態】
【0009】
通信システムは、単相基準クロック信号の周波数から増加した周波数を有する多相クロック信号を生成するクロック生成回路を含む。基準クロック信号は、通信システムのトランシーバデバイス間で通信される。第１のトランシーバデバイスは、基準クロック信号を第２のトランシーバデバイスの受信機回路に通信する送信機回路を含む。基準クロック信号を送信する前に基準クロック信号の周波数を低減することは、対応する通信システムによって使用される電力を低減する。
【0010】
クロック生成回路は、基準クロック信号の周波数よりも大きい周波数を有する多相クロック信号を生成する。多相クロック信号の周波数は、少なくとも約２０ＧＨｚである。したがって、クロック生成回路は、高速通信システム（例えば、約２００Ｇｂｐｓを超える）をサポートすることができる。更に、クロック生成回路は、高精度多相クロック信号を生成する。高精度多相クロック信号は、約１度未満の位相誤差を有し、対応するトランシーバデバイス内のデータ処理誤差を低減する。
【0011】
一例では、クロック生成回路は、注入同期発振器（Injection Locked Oscillator、ＩＬＯ）回路とカスケード接続された直交同期ループ（Quadrature Locked Loop、ＱＬＬ）回路と、ＸＯＲ回路とを含む。ＱＬＬ回路は、単相基準クロック信号から第１の多相クロック信号を生成する。第１の多相クロック信号は、ＩＬＯ回路に出力される。ＩＬＯ回路は、多相クロック信号内の位相誤差を低減し、第２の多相クロック信号を生成する。ＸＯＲ回路は、第２の多相クロック信号を受信し、増加した周波数を有する出力クロック信号を生成する。ＸＯＲ回路は、出力クロック信号の周波数を基準クロック信号の周波数からＭ倍だけ増加させ、ここでＭは２である。他の例では、Ｍは２より大きくてもよい。
【0012】
低減された位相誤差を有する高周波数（例えば、少なくとも約２０ＧＨｚ）多相クロック信号を生成するための上述のようなクロック生成回路を含む通信システムは、従来の通信システムと比較して、低減された誤差を有するデータ信号を出力しながら、増加された速度（例えば、約２００Ｇｂｐｓ超）での動作をサポートする。更に、そのような通信システムは、従来の通信システムと比較して、増加した電力節約とともにより高い性能を提供する。
【0013】
様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるか、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、特許請求された発明の網羅的な説明として又は特許請求された発明の範囲を限定するものとして意図されていない。加えて、例解された例は、示されたすべての態様又は利点を有する必要はない。特定の例に関連して記載される態様又は利点は、必ずしもその例に限定されず、そのように例解されていなくても、又はそのように明示的に記載されていなくても、任意の他の例において実施され得る。
【0014】
図１は、１つ以上の例によるクロック生成回路１００を示す。クロック生成回路１００は、クロック信号ＣＬＫＩ（例えば、基準クロック信号）を受け取り、多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０を生成する。クロック信号ＣＬＫＩは、単相クロック信号である。一例では、クロック信号ＣＬＫＩは、約１０ＧＨｚ以下の周波数を有する。クロック生成回路１００は、単相クロック信号ＣＬＫＩから多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０を生成する。また、多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の周波数は、クロック信号ＣＬＫＩを基準として高くなる。例えば、多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の周波数は、クロック信号ＣＬＫＩの周波数の少なくとも２倍である。そのような実施形態では、クロック生成回路１００は周波数二倍器回路と呼ばれることがある。他の例では、多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の周波数は、クロック信号ＣＬＫＩの周波数のＮ倍である。Ｎは２である。他の例では、Ｎは２より大きい。
【0015】
一例では、多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の周波数は、少なくとも約１４ＧＨｚである。更に他の例では、多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の周波数は、少なくとも約２０ＧＨｚ、少なくとも約２２ＧＨｚ、又は少なくとも約２８ＧＨｚである。
【0016】
多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の各々は、異なる位相を有する。例えば、クロック信号ＣＫＲ９０の位相は、クロック信号ＣＫＲ０の位相と９０度異なる。クロック信号ＣＫＲ１８０の位相は、クロック信号ＣＲＫ９０の位相と９０度異なり、クロック信号ＣＫＲ０の位相と１８０度異なる。クロック信号ＣＫＲ２７０の位相は、クロック信号ＣＫＲ１８０の位相と９０度異なり、クロック信号ＣＫＲ９０の位相と１８０度異なり、クロック信号ＣＫＲ０の位相と２７０度異なる。
【0017】
クロック生成回路１００は、シングルエンド－差動（Single ended to Differential、Ｓ２Ｄ）回路１１０、直交同期ループ（ＱＬＬ）回路１２０、注入同期発振器（ＩＬＯ）回路１３０、ＸＯＲ回路１４０、及びＸＯＲ回路１５０を含む。Ｓ２Ｄ回路１１０の出力は、ＱＬＬ回路１２０の入力に接続される。ＱＬＬ回路１２０の出力は、ＩＬＯ回路１３０に接続されている。ＩＬＯ回路１３０の出力は、ＸＯＲ回路１４０及びＸＯＲ回路１５０に接続される。
【0018】
Ｓ２Ｄ回路１１０は、クロック信号ＣＬＫＩを受信する。Ｓ２Ｄ回路は、シングルエンドクロック信号ＣＬＫＩから差動信号ＩＮＪＮ及びＩＮＪＰを生成する。差動信号ＩＮＪＮ及びＩＮＪＰは、ＱＬＬ回路１２０に出力される。
【0019】
ＱＬＬ回路１２０は、Ｓ２Ｄ回路１１０から差動信号ＩＮＪＮ及びＩＮＪＰを受信する。ＱＬＬ回路１２０は、差動信号ＩＮＪＮ及びＩＮＪＰから多相クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０を生成する。
【0020】
ＱＬＬ回路１２０は、ＩＬＯ回路１２２と、直交位相誤差検出器（Quadrature phase Error Detector、ＱＥＤ）回路１２４と、電圧－電流（Voltage to Current、Ｖ２Ｉ）回路１２６とを含む。ＩＬＯ回路１２２は、Ｓ２Ｄ回路から差動信号ＩＮＪＮ及びＩＮＪＰを受信し、多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５を生成する。多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５は、それぞれ位相が異なる。例えば、クロック信号ＣＫＤ４５の位相は、クロック信号ＣＫＤ０の位相と４５度異なっている。クロック信号ＣＫＤ９０の位相は、クロック信号ＣＫＤ４５の位相と４５度異なり、クロック信号ＣＫＤ０の位相と９０度異なる。クロック信号ＣＫＤ１３５の位相は、クロック信号ＣＫＤ９０の位相と４５度異なり、クロック信号ＣＫＤ４５の位相と９０度異なり、クロック信号ＣＫＤ０の位相と１３５度異なる。クロック信号ＣＫＤ１８０の位相は、クロック信号ＣＫＤ１３５の位相と４５度異なり、クロック信号ＣＫＤ９０の位相と９０度異なり、クロック信号ＣＫＤ４５の位相と１３５度異なり、クロック信号ＣＫＤ０の位相と１８０度異なる。クロック信号ＣＫＤ２２５の位相は、クロック信号ＣＫＤ１８０の位相と４５度異なり、クロック信号ＣＫＤ１３５の位相と９０度異なり、クロック信号ＣＫＤ９０の位相と１３５度異なり、クロック信号ＣＫＤ４５の位相と１８０度異なり、クロック信号ＣＫＤ０の位相と２２５度異なる。クロック信号ＣＫＤ２７０の位相は、クロック信号ＣＫＤ２２５の位相と４５度異なり、クロック信号ＣＫＤ１８０の位相と９０度異なり、クロック信号ＣＫＤ１３５の位相と１３５度異なり、クロック信号ＣＫＤ９０の位相と１８０度異なり、クロック信号ＣＫＤ４５の位相と２２５度異なり、クロック信号ＣＫＤ０の位相と２７０度異なる。クロック信号ＣＫＤ３１５の位相は、クロック信号ＣＫＤ２７０の位相と４５度異なり、クロック信号ＣＫＤ２２５の位相と９０度異なり、クロック信号ＣＫＤ１８０の位相と１３５度異なり、クロック信号ＣＫＤ１３５の位相と１８０度異なり、クロック信号ＣＫＤ９０の位相と２２５度異なり、クロック信号ＣＫ４５の位相と２７０度異なり、クロック信号ＣＫＤ０の位相と３１５度異なる。
【0021】
多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０、及びＣＫＤ３１５は、ＱＥＤ回路１２４によって受信される。ＱＥＤ回路１２４は、多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５のうちの２つ以上を比較して、ＩＬＯ回路１２２に適用する調整（又は補正）値を決定する。ＱＥＤ回路１２４は、互いに直交する多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５の対の間の直交位相誤差を検出する。一例では、位相差は、制御信号１２５ａ又は１２５ｂ（例えば、調整信号）として出力される。制御信号１２５ａは、ＩＬＯ回路１２２のバラクタ（例えば、可変キャパシタ）のキャパシタンス値の増加を示す。制御信号１２５ｂは、ＩＬＯ回路１２２のバラクタのキャパシタンス値の減少を示す。
【0022】
一例では、ＱＥＤ回路１２４は、クロック信号ＣＫＤ４５及びＣＫＤ１３５に論理ＸＯＲ演算を適用し、クロック信号ＣＫＤ０及びＣＫＤ９０に論理ＸＯＲ演算を適用する。ＱＥＤ回路１２４は、ローカルＸＯＲ演算をクロック信号ＣＫＤ４５及びＣＫＤ１３５に適用して、クロック信号ＣＫＤ４５とＣＫＤ１３５との間の位相誤差を決定する。更に、ＱＥＤ回路１２４は、ローカルＸＯＲ演算をクロック信号ＣＫＤ０及びＣＫＤ９０に適用して、クロック信号ＣＫＤ０とＣＫＤ９０との間の位相誤差を決定する。位相誤差は、ＩＬＯ回路１２２のバラクタのキャパシタンスを増加させるべきか、又はキャパシタンスを減少させるべきかを決定するために互いに比較され、制御信号１２５ａ及び１２５ｂのうちの１つが生成される。他の例では、互いに直交するクロック信号の他の対が、制御信号１２５ａ及び１２５ｂを決定するために使用され得る。
【0023】
一例では、ＱＥＤ回路１２４は、クロック信号の対の間の平均直交誤差に基づいて制御信号１２５ａ及び１２５ｂを生成する。ＩＬＯ回路１２２の固有周波数がクロック信号ＣＬＫＩの周波数に近いほど、制御信号１２５ａ及び１２５ｂの大きさは小さくなる。ＱＥＤ回路１２４は、ＩＬＯ回路１２２の周波数をクロック信号ＣＬＫＩの周波数に同調させる。例えば、ＱＥＤ回路１２４は、２つ以上のクロック信号間の平均直交誤差を制御信号１２５ａ、１２５ｂに変換する。一例では、ＱＥＤ回路１２４は、位相のすべてについてＸＯＲとして機能する。制御信号１２５は、ＩＬＯ回路１２２のプログラマブルキャパシタンスのバイアス電圧を調整するために使用される。
【0024】
Ｖ２Ｉ回路１２６は、制御信号１２５ａ及び１２５ｂを受信し、制御信号１２７を生成する。Ｖ２Ｉ回路１２６は、制御信号１２５ａ及び１２５ｂを、制御信号１２７として出力される電流信号に変換する。制御信号１２７は、ＩＬＯ回路１２２によって受信される。ＩＬＯ回路１２２の１つ以上のバラクタは、ＩＬＯ回路１２２の固有周波数を同調するために制御信号１２７に基づいて調整され、ＩＬＯ回路１２２によって生成された多相クロック信号内の誤差を低減する。Ｖ２Ｉ回路１２６の利得は、多相クロック信号信号内の直交誤差を低減するために大きくてもよい。
【0025】
ＱＥＤ回路１２４及びＶ２Ｉ回路１２６を含む位相補正ループは、ＩＬＯ回路１２２の固有周波数を調整し、多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５の位相内の誤差を低減する。一例では、ＱＥＤ回路１２４及びＶ２Ｉ回路１２６は、固有周波数がクロック信号ＣＬＫＩの周波数に実質的に近く（例えば、約１０パーセント以内）なるまで、ＩＬＯ回路１２２の固有周波数を同調させる。一例では、ＱＥＤ回路１２４及びＶ２Ｉ回路１２６は、固有周波数が、ＱＥＤ回路１２４及びＶ２Ｉ回路１２６の有限ループ利得による残留誤差を有するクロック信号ＣＬＫＩの周波数に実質的に近くなるまで、ＩＬＯ回路１２２の固有周波数を同調させる。一例では、ＱＥＤ回路１２４及びＶ２Ｉ回路１２６は、固有周波数が約８ＧＨｚになるまで、ＩＬＯ回路１２２の固有周波数を同調させる。他の例では、ＱＥＤ回路１２４及びＶ２Ｉ回路１２６は、固有周波数が８ＧＨｚよりも大きく又は小さくなるまで、ＩＬＯ回路１２２の固有周波数を調整する。
【0026】
一例では、ＩＬＯ回路１２２の周波数は、電圧供給源１６０から受信された電圧供給信号１６２の周波数に基づいて変化する。しかしながら、ＱＥＤ回路１２４及びＶ２Ｉ回路１２６は、ＩＬＯ回路１２２の周波数による変動を緩和するために、ＩＬＯ回路１２２の固有周波数を調整する。
【0027】
ＩＬＯ回路１２２は、制御信号１２７に基づいて、調整された多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５を生成する。例えば、調整された多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５のうちの１つ以上の位相は、制御信号１２７が受信される前に生成された多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５の位相と異なる。調整された多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５は、ＩＬＯ回路１２２によってＱＬＬ回路１２０から出力される。
【0028】
ＩＬＯ回路１３０は、ＩＬＯ回路１２２の出力に接続される。別の言い方をすれば、ＩＬＯ回路１３０は、ＩＬＯ回路１２２とカスケード接続される。ＩＬＯ回路１３０は、調整された多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５をＩＬＯ回路１２２から受信する。ＩＬＯ回路１３０は、多相クロック信号ＣＫＥ０、ＣＫＥ４５、ＣＫＥ９０、ＣＫＥ１３５、ＣＫＥ１８０、ＣＫＤ２２５、ＣＫＥ２７０及びＣＫＥ３１５を生成する。
【0029】
多相クロック信号ＣＫＥ０、ＣＫＥ４５、ＣＫＥ９０、ＣＫＥ１３５、ＣＫＥ１８０、ＣＫＥ２２５、ＣＫＥ２７０及びＣＫＥ３１５の各々は、異なる位相を有する。例えば、クロック信号ＣＫＥ４５の位相は、クロック信号ＣＫＥ０の位相と４５度異なる。クロック信号ＣＫＥ９０の位相は、クロック信号ＣＫＥ４５の位相と４５度異なり、クロック信号ＣＫＥ０の位相と９０度異なる。クロック信号ＣＫＥ１３５の位相は、クロック信号ＣＫＥ９０の位相と４５度異なり、クロック信号ＣＫＥ４５の位相と９０度異なり、クロック信号ＣＫＥ０の位相と１３５度異なる。クロック信号ＣＫＥ１８０の位相は、クロック信号ＣＫＥ１３５の位相と４５度異なり、クロック信号ＣＫＥ９０の位相と９０度異なり、クロック信号ＣＫＥ４５の位相と１３５度異なり、クロック信号ＣＫＥ０の位相と１８０度異なる。クロック信号ＣＫＥ２２５の位相は、クロック信号ＣＫＥ１８０の位相と４５度異なり、クロック信号ＣＫＥ１３５の位相と９０度異なり、クロック信号ＣＫＥ９０の位相と１３５度異なり、クロック信号ＣＫＥ４５の位相と１８０度異なり、クロック信号ＣＫＥ０の位相と２２５度異なる。クロック信号ＣＫＥ２７０の位相は、クロック信号ＣＫＥ２２５の位相と４５度異なり、クロック信号ＣＫＥ１８０の位相と９０度異なり、クロック信号ＣＫＥ１３５の位相と１３５度異なり、クロック信号ＣＫＥ９０の位相と１８０度異なり、クロック信号ＣＫＥ４５の位相と２２５度異なり、クロック信号ＣＫＥ０の位相と２７０度異なる。クロック信号ＣＫＥ３１５の位相は、クロック信号ＣＫＥ２７０の位相と４５度異なり、クロック信号ＣＫＥ２２５の位相と９０度異なり、クロック信号ＣＫＥ１８０の位相と１３５度異なり、クロック信号ＣＫＥ１３５の位相と１８０度異なり、クロック信号ＣＫＥ９０の位相と２２５度異なり、クロック信号ＣＫ４５の位相と２７０度異なり、クロック信号ＣＫＥ０の位相と３１５度異なる。
【0030】
一例では、ＩＬＯ回路１３０は、電圧供給源１６０から電圧供給信号１６２を受信し、Ｖ２Ｉ回路１２６から制御信号１２７を受信する。そのような例では、ＩＬＯ回路１３０及びＩＬＯ回路１２２は、同じ電圧供給信号１６２及び制御信号１２７を受信し、同じ周波数に同調される。ＩＬＯ回路１３０及びＩＬＯ回路１２２を同じ周波数に同調することは、多相クロック信号ＣＫＥ０、ＣＫＥ４５、ＣＫＥ９０、ＣＫＥ１３５、ＣＫＥ１８０、ＣＫＥ２２５、ＣＫＥ２７０及びＣＫＥ３１５内の位相誤差を低減する。別の例では、ＩＬＯ回路１３０は、ＩＬＯ回路１２２のものとは異なる電圧供給信号を受信し、及び／又はＩＬＯ回路１２２の差周波数に同調される。１つ以上の例では、ＩＬＯ回路１３０及びＩＬＯ回路１２２の寸法及び幾何学的形状は同じである。別の例では、ＩＬＯ回路及びＩＬＯ回路１２２の寸法及び幾何学的形状のうちの１つ以上が異なる。
【0031】
ＩＬＯ回路１３０は、ＩＬＯ回路１２２が２つの入力信号（例えば、２つの入力注入）を受信するのに対して、ＩＬＯ回路１３０が８つの入力信号を受信する（例えば、８つの入力注入を有する）という点で、ＩＬＯ回路１２２とは異なる。例えば、ＩＬＯ回路１３０によって受信される入力信号は、クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５であり、ＩＬＯ回路１２２への入力は、差動信号ＩＮＪＮ及びＩＮＪＰである。
【0032】
ＩＬＯ回路１３０が８つの多相クロック信号を受信して８つの多相クロック信号を生成するので、ＩＬＯ回路１３０によって生成された多相クロック信号は、ＩＬＯ回路１２２によって生成された多相クロック信号と比較して、低減された位相誤差を有する（例えば、増加した精度を有する）。一例では、ＩＬＯ回路１３０は、多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０及びＣＫＤ３１５と比較して低減された位相誤差及びジッタを有する多相クロック信号ＣＫＥ０、ＣＫＥ４５、ＣＫＥ９０、ＣＫＥ１３５、ＣＫＥ１８０、ＣＫＥ２２５、ＣＫＥ２７０及びＣＫＥ３１５を生成する。
【0033】
ＩＬＯ回路１３０は、ローパスフィルタ（Low Pass Filter、ＬＰＦ）として機能する。そのような例では、ＩＬＯ回路１３０は、多相クロック信号ＣＫＤ０、ＣＫＤ４５、ＣＫＤ９０、ＣＫＤ１３５、ＣＫＤ１８０、ＣＫＤ２２５、ＣＫＤ２７０、及びＣＫＤ３１５内のデューティサイクルひずみ（Duty Cycle Distortion、ＤＣＤ）及び／又は位相誤差を抑制する。
【0034】
ＸＯＲ回路１４０及びＸＯＲ回路１５０の入力は、ＩＬＯ回路１３０の出力に結合される。一例では、ＸＯＲ回路１４０及びＸＯＲ回路１５０は同一である。例えば、ＸＯＲ回路１４０及びＸＯＲ回路１５０は、同じ構成及び同じ種類のトランジスタを有する。ＸＯＲ回路１４０及びＸＯＲ回路１５０は、基準クロック信号ＣＬＫＩの周波数のものと比較して増加した周波数を有するクロック信号を生成する。一例では、ＸＯＲ回路１４０及びＸＯＲ回路１５０は、少なくとも約２０ＧＨｚ、少なくとも約２２ＧＨｚ、少なくとも約２８ＧＨｚ、又はそれ以上の周波数を有するクロック信号を生成する。
【0035】
図１の例では、ＸＯＲ回路１４０は、クロック信号ＣＫＥ０、ＣＫＥ１８０、ＣＫＥ９０及びＣＫＥ２７０を受信し、ＸＯＲ回路１５０は、クロック信号ＣＫＥ４５、ＣＫＥ２２５、ＣＫＥ１３５及びＣＫＥ３１５を受信する。ＸＯＲ回路１４０は、クロック信号ＣＫＥ０、ＣＫＥ１８０、ＣＫＥ９０及びＣＫＥ２７０からクロック信号ＣＫＲ０及びＣＫＲ１８０を生成し、ＸＯＲ回路１５０は、クロック信号ＣＫＥ４５、ＣＫＥ２２５、ＣＫＥ１３５及びＣＫＥ３１５からクロック信号ＣＫＲ９０及びＣＫＲ２７０を生成する。クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の周波数は、入力クロック信号ＣＬＫＩの周波数よりも大きい。例えば、クロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０及びＣＫＲ２７０の周波数は、入力クロック信号ＣＬＫＩの周波数のＮ倍である。Ｎは１より大きい。１つの具体例において、Ｎは２である。
【0036】
一例では、Ｓ２Ｄ回路１１０、ＩＬＯ回路１２２、ＱＥＤ回路１２４、Ｖ２Ｉ回路１２６、ＩＬＯ回路１３０、ＸＯＲ回路１４０、及びＸＯＲ回路１５０の各々は、電圧供給源１６０から電圧供給信号１６２を受信する。他の例では、Ｓ２Ｄ回路１１０、ＩＬＯ回路１２２、ＱＥＤ回路１２４、Ｖ２Ｉ回路１２６、ＩＬＯ回路１３０、ＸＯＲ回路１４０及びＸＯＲ回路１５０のうちの１つ以上は、Ｓ２Ｄ回路１１０、ＩＬＯ回路１２２、ＱＥＤ回路１２４、Ｖ２Ｉ回路１２６、ＩＬＯ回路１３０、ＸＯＲ回路１４０及びＸＯＲ回路１５０のうちの別の１つ以上によって受信される電圧供給信号とは異なる電圧供給源を受信する。電圧供給信号１６２の電圧レベルは約０．８８Ｖである。他の例では、電圧供給信号の電圧レベルは、約０．８８Ｖより大きいか又は小さい。
【0037】
図２は、１つ以上の例によるＩＬＯ回路２００を示す。図１を参照すると、ＩＬＯ回路１２２及び／又はＩＬＯ回路１３０は、ＩＬＯ回路２００のものと同様に構成され得る。ＩＬＯ回路２００は、差動信号２０１及び２０２を受信する。差動信号２０１及び２０２は、図１の差動信号ＩＮＪＮ及びＩＮＪＰであり得る。差動信号２０１及び２０２は、相補差動信号であってもよい。差動信号２０１はクロック注入段２１０によって受信され、差動信号２０２はクロック注入段２２０によって受信される。クロック注入段２１０は、自己バイアスインバータ２１２及びバイアス抵抗器２１３と直列のキャパシタ２１１を含む。更に、クロック注入段２１０は、自己バイアスインバータ２１２及びバイアス抵抗器２１３と直列に接続されたプログラマブルインバータ２１４を含む。クロック注入段２２０は、自己バイアスインバータ２２２及びバイアス抵抗器２２３と直列のキャパシタ２２１を含む。更に、クロック注入段２２０は、自己バイアスインバータ２２２及びバイアス抵抗器２２３と直列に接続されたプログラマブルインバータ２２４を含む。プログラマブルインバータ２１４及び２２４は、ＩＬＯ回路２００の注入強度を増加させる。
【0038】
クロック注入段２１０の出力及びクロック注入段２２０の出力は、位相同期ループ（Phase Locked Loop、ＰＬＬ）段２３０に出力される。ＰＬＬ段２３０は、多段リング発振器を含む。ＰＬＬ段２３０は、４段のリング発振器を含む。第１段は、インバータ２３１Ａ及び２３１Ｂと、プログラマブルインバータ２３５Ａ及び２３５Ｂとを含む。第２段は、インバータ２３２Ａ及び２３２Ｂと、プログラマブルインバータ２３６Ａ及び２３６Ｂとを含む。第３段は、インバータ２３３Ａ及び２３３Ｂと、プログラマブルインバータ２３７Ａ及び２３７Ｂとを含む。第４段は、インバータ２３４Ａ及び２３３Ｂと、プログラマブルインバータ２３８Ａ及び２３８Ｂとを含む。ＰＬＬ段２３０は、バッファ２５１～２５６を更に含む。各バッファ２５１～２５６は、リング発振器の段のうちの１つの出力に結合される。例えば、バッファ２５１及び２５４の各々は第１の段の出力に結合され、バッファ２５２及び２５５の各々は第２の段の出力に結合され、バッファ２５３及び２５７の各々は第３の段の出力に結合される。バッファ２５１～２５６は、発振器タンクの対応する段の負荷を平衡させ、対応する出力信号の位相を調整する。
【0039】
ＰＬＬ段２３０は、ＩＬＯ回路２００の出力に結合されたインバータ２４１～２４８及び可変キャパシタ２６１～２６８を更に含む。例えば、インバータ２４１及び可変キャパシタ２６１は、ＩＬＯ回路２００の第１の出力に結合され、インバータ２４５及び可変キャパシタ２６５は、ＩＬＯ回路２００の第２の出力に結合される。第１の出力及び第２の出力は、ＰＬＬ段２３０の注入段に対応する。インバータ２４２及び可変キャパシタ２６２は、ＩＬＯ回路２００の第３の出力に結合され、インバータ２４６及び可変キャパシタ２６６は、ＩＬＯ回路２００の第４の出力に結合される。第３の出力及び第４の出力は、ＰＬＬ段２３０の第１の段に対応する。インバータ２４３及び可変キャパシタ２６３は、ＩＬＯ回路２００の第５の出力に結合され、インバータ２４７及び可変キャパシタ２６７は、ＩＬＯ回路２００の第６の出力に結合される。第５の出力及び第６の出力は、ＰＬＬ段２３０の第２の段に対応する。インバータ２４４及び可変キャパシタ２６４は、ＩＬＯ回路２００の第７の出力に結合され、インバータ２４８及び可変キャパシタ２６８は、ＩＬＯ回路２００の第８の出力に結合される。第７の出力及び第８の出力は、ＰＬＬ段２３０の第３の段に対応する。
【0040】
一例では、ＩＬＯ回路２００は、インバータ２４１～２４８の各々からそれぞれのクロック信号を出力する。クロック信号は、４５度の倍数で等間隔に配置される。クロック信号は、０度の位相を有する第１のクロック信号と、４５度の位相を有する第２のクロック信号と、９０度の位相を有する第３のクロック信号と、１３５度の位相を有する第４のクロック信号と、１８０度の位相を有する第５のクロック信号と、２２５度の位相を有する第６のクロック信号と、２８０度の位相を有する第７のクロック信号と、３１５度の位相を有する第８のクロック信号とを含む。
【0041】
１つ以上の例では、バッファ２５１～２５６、インバータ２４１～２４８、及び可変キャパシタ２６１～２６８のうちの１つ以上を調整することは、ＩＬＯ回路２００によって出力されるクロック信号のうちの１つ以上の位相を調整する。一例では、インバータ２３１Ａ～２３４Ａ、２３１Ｂ～２３４Ｂ、２３５Ａ～２３８Ａ、及び２３５Ｂ～２３８Ｂを調整することは、ＰＬＬ段２３０の発振周波数を調整する。
【0042】
一例では、ＩＬＯ回路２００は、位相フォワーディングＩＬＯと呼ばれることがある。位相フォワーディングは、リング構造において先行する位相を駆動するインバータ（すなわち、インバータ対２３５、２３６、２３７、２３８）に関連付けられる。インバータ対２３５、２３６、２３７、２３８の強さを変えることによって、発振速度を変えることができる。一例では、１つ以上のインバータ対２３５、２３６、２３７、２３８がオフにされることに基づいて、発振周波数は、各インバータ段の遅延によって決定される。位相フォワーディングがイネーブルされると、各インバータ段の有効遅延が減少するにつれて、発振周波数が増加する。一例では、位相フォワーディングＩＬＯ回路は、各ノードにおける位相補間を伴う注入発振器を指す。例えば、図２において、ノードｎ１ｎは、インバータ２３１Ａ及び２３８Ａの補間（位相フォワード）である。一例では、位相フォワーディングは、ＩＬＯ回路２００の発振周波数を増加させる。
【0043】
図３は、１つ以上の例によるＸＯＲゲート３００を示す。図１のＸＯＲ回路１４０及び／又はＸＯＲ回路１５０は、ＸＯＲゲート３００と同様に構成され得る。ＸＯＲゲート３００は、ＮＡＮＤゲート３１０～３２０と、インバータ３２２、３２４、３２６、及び３２８とを含む。一例において、ＮＡＮＤゲート３１０は信号３０２及び３０４を受信し、ＮＡＮＤゲートは信号３０６及び３０８を受信し、ＮＡＮＤゲートは信号３０４及び３０６を受信し、ＮＡＮＤゲートは信号３０８及び３０２を受信する。したがって、ＮＡＮＤゲート３１０～３１６は、４つの信号、例えば信号３０２～３０８を受信する。一例では、信号３０２は図１のクロック信号ＣＫＥ０に対応し、信号３０４は図１のクロック信号ＣＫＥ９０に対応し、信号３０６は図１のクロック信号ＣＫＥ１８０に対応し、信号３０８は図１のクロック信号ＣＫＥ２７０に対応する。別の例では、信号３０２は図１のクロック信号ＣＫＥ４６に対応し、信号３０４は図１のクロック信号ＣＫＥ１３５に対応し、信号３０６は図１のクロック信号ＣＫＥ２２５に対応し、信号３０８は図１のクロック信号ＣＫＥ３１５に対応する。
【0044】
ＮＡＮＤゲート３１０は、信号３０２及び３０４に基づいて信号３１１を出力する。信号３１１は、低電圧レベル（例えば、０の論理レベル）を有する信号３０２又は信号３０４に基づいて、高電圧レベル（例えば、１の論理レベル）を有する。信号３１１は、高電圧レベルを有する信号３０２及び信号３０４に基づいて、低電圧レベルを有する。
【0045】
ＮＡＮＤゲート３１２は、信号３０６及び３０８に基づいて信号３１３を出力する。信号３１３は、低電圧レベルを有する信号３０６又は信号３０８に基づいて高電圧レベルを有する。信号３１３は、高電圧レベルを有する信号３０６及び信号３０８に基づいて、低電圧レベルを有する。
【0046】
ＮＡＮＤゲート３１４は、信号３０４及び３０６に基づいて信号３１５を出力する。信号３１５は、低電圧レベルを有する信号３０４又は信号３０６に基づいて高電圧レベルを有する。信号３１５は、高電圧レベルを有する信号３０４及び信号３０６に基づいて、低電圧レベルを有する。
【0047】
ＮＡＮＤゲート３１６は、信号３０２及び３０８に基づいて信号３１７を出力する。信号３１７は、低電圧レベルを有する信号３０２又は信号３０８に基づいて高電圧レベルを有する。信号３１７は、高電圧レベルを有する信号３０２及び信号３０８に基づいて、低電圧レベルを有する。
【0048】
ＮＡＮＤゲート３１８は、信号３１１及び３１３を受信し、信号３１１及び３１３に基づいて信号３１９を出力する。信号３１９は、低電圧レベルを有する信号３１１又は信号３１３に基づいて高電圧レベルを有する。信号３１９は、高電圧レベルを有する信号３１１及び信号３１３に基づいて、低電圧レベルを有する。
【0049】
ＮＡＮＤゲート３２０は、信号３１５及び３１７を受信し、信号３１５及び３１７に基づいて信号３２１を出力する。信号３２１は、低電圧レベルを有する信号３１５又は信号３１７に基づいて高電圧レベルを有する。信号３２１は、高電圧レベルを有する信号３１５及び信号３１７に基づいて、低電圧レベルを有する。
【0050】
インバータ３２６は、信号３１９を受け取り、信号３３０を生成する。インバータ３２６は、信号３１９を反転して信号３３０を生成する。インバータ３２８は、信号３２１を受け取り、信号３３２を生成する。インバータ３２８は、信号３２１を反転して信号３３２を生成する。
【0051】
一例では、信号３３０及び３３２の周波数は、信号３０２～３０８の周波数のＮ倍である。Ｎは２である。他の例では、Ｎは２より大きい。図１を参照すると、信号３３０及び３３２は、クロック信号ＣＫＲ０及びＣＫＲ１８０又はクロック信号ＣＲＫ９０及びＣＲＫ２７０に対応する。
【0052】
図４は、１つ以上の例によるＮＡＮＤゲート４００を示す。図３のＮＡＮＤゲート３１０、３１２、３１６、３１８及び３２０は、ＮＡＮＤゲート４００と同様に構成され得る。一例では、ＮＡＮＤゲート４００は、入力平衡ＮＡＮＤゲートである。ＮＡＮＤゲート４００は、電圧源４０２及び基準電圧源（例えば、接地電源）４０４に結合される。電圧源４０２は、基準電圧源によって供給される基準供給信号の電圧レベルよりも大きい電圧レベルを有する電圧供給信号を供給する。一例では、基準供給信号は接地電圧信号を提供する。別の例では、電圧源４０２は図１の電圧供給源１６０であり、対応する電圧供給信号は１６２である。電圧源４０２は、直流電圧信号を出力する直流電圧源である。
【0053】
ＮＡＮＤゲート４００は、入力ノード４０６及び４０８と、出力ノード４１０とを含む。ＮＡＮＤゲート４００は、入力ノード４０６を介して第１の入力信号を受け取り、入力ノード４０８を介して第２の入力信号を受け取る。一例では、図１を参照すると、第１の入力信号は、クロック信号ＣＫＥ０、ＣＫＥ４５、ＣＫＥ９０、ＣＫＥ１３５、ＣＫＥ１８０、ＣＫＥ２２５、ＣＫＥ２７０及びＣＫＥ３１５のうちの第１の信号であり、第２の入力信号は、クロック信号ＣＫＥ０、ＣＫＥ４５、ＣＫＥ９０、ＣＫＥ１３５、ＣＫＥ１８０、ＣＫＥ２２５、ＣＫＥ２７０及びＣＫＥ３１５のうちの第２の信号である。図３を参照すると、第１及び第２の入力信号は、信号３０２、３０４、３０６、３０８、３１１、３１３、３１５及び３１７のうちの２つである。出力ノード４１０は、入力ノード４０６及び４０８で受信された信号に基づいて信号を出力する。一例では、出力ノード４１０によって出力される信号は、図３の信号３１１、３１３、３１５、３１７、３１９及び３２１のうちの１つである。
【0054】
ＮＡＮＤゲート４００は、トランジスタ４２０、４３０、４４０、４５０、４６０及び４７０を含む。一例では、トランジスタ４２０及び４３０はＰＭＯＳトランジスタであり、トランジスタ４４０、４５０、４６０及び４７０はＮＭＯＳトランジスタである。他の例では、他の構成及び／又はタイプのトランジスタが使用されてもよい。
【0055】
トランジスタ４２０は、電圧源４０２に結合されたドレイン４２２と、出力ノード４１０に結合されたソース４２４と、入力ノード４０６に結合されたゲート４２６とを含む。トランジスタ４３０は、電圧源４０２に結合されたドレイン４３２と、出力ノード４１０に結合されたソース４３４と、入力ノード４０８に結合されたゲート４３６とを含む。
【0056】
トランジスタ４４０は、出力ノード４１０に結合されたドレイン４４２と、ソース４４４と、入力ノード４０６に結合されたゲート４４６とを含む。トランジスタ４５０は、出力ノード４１０に結合されたドレイン４５２と、ソース４５４と、入力ノード４０８に結合されたゲート４５６とを含む。トランジスタ４６０は、トランジスタ４４０のソース４４４に結合されたドレイン４６２と、基準電圧源４０４に結合されたソース４６４と、入力ノード４０８に結合されたゲート４６６とを含む。トランジスタ４７０は、トランジスタ４４０のソース４５４に結合されたドレイン４７２と、基準電圧源４０４に結合されたソース４７４と、入力ノード４０６に結合されたゲート４７６とを含む。
【0057】
１つ以上の例において、クロック生成回路１００は、通信システムの一部である。例えば、クロック生成回路１００は、通信システム５００内に含まれる。通信システム５００は、トランシーバ回路５１０及びトランシーバ回路５２０を含む。トランシーバ回路５１０は、シリアライザ－デシリアライザ（ＳｅｒＤｅｓ）回路であってもよい。トランシーバ回路５１０は、送信機回路５１２を含む。図示されていないが、トランシーバ回路５１０は、受信機回路及び制御回路を更に含む。トランシーバ回路５２０は、受信機回路５２２を含む。受信機回路５２２は、クロック生成回路１００を含む。クロック生成回路１００は、受信機回路５２２の位相補間器（Phase Interpolator、ＰＩ）回路の一部であってもよい。図示されていないが、トランシーバ回路５２０は、送信機回路及び制御回路を更に含む。一例では、クロック生成回路１００は、送信機回路５１２から通信チャネル５３０を介して受信されたデータ信号を受信及び処理する際に受信機回路５２２によって使用されるクロック信号ＣＫＲ０、ＣＫＲ９０、ＣＫＲ１８０ｌ及びＣＫＲ２７０を生成する。一例では、トランシーバ回路５１０は、クロック生成回路１００と同様に構成されたクロック生成回路を更に含む。
【0058】
トランシーバ回路５１０は、通信チャネル５３０を介してトランシーバ回路５２０に通信可能に結合される。一例では、送信機回路５１２は、通信チャネル５３０を介して受信機回路５２２に通信可能に結合される。送信機回路５１２は、通信チャネル５３０を介して受信機回路５２２にデータを通信する。通信チャネル５３０は、高速通信チャネルである。例えば、通信チャネル５３０は、少なくとも約１００Ｇｂｐｓ、２００Ｇｂｐｓ、又はそれ以上の通信速度をサポートする。また、送信機回路５１２は、受信機回路５２２に基準クロックを出力する。例えば、送信機回路５１２は、基準クロック信号ＣＬＫＩを受信機回路５２２に出力する。
【0059】
図６は、１つ以上の例による、多相クロック信号を生成するための方法６００のフローチャートを示す。ブロック６１０において、基準クロック信号が受信される。例えば、図１を参照すると、Ｓ２Ｄ回路１１０は、クロック信号ＣＬＫＩを受信する。ブロック６２０において、第１及び第２の差動信号が生成される。例えば、図１を参照すると、Ｓ２Ｄ回路１１０は、クロック信号ＣＬＫＩから差動入力信号ＩＮＪＮ及びＩＮＪＰを生成する。ブロック６３０において、第１のクロック信号が生成される。第１のクロック信号は、ブロック６２０で生成された第１及び第２の差動信号から生成される。図１を参照した一例では、ＱＬＬ回路１２０は、差動入力信号ＩＮＪＮ及びＩＮＪＰを受信し、多相クロック信号ＣＫＤ０～ＣＫＤ３１５を生成する。１つの特定の例では、ＩＬＯ回路１２２は、差動入力信号ＩＮＪＮ及びＩＮＪＰから多相クロック信号ＣＫＤ０～ＣＫＤ３１５を生成する。ブロック６４０において、第２のクロック信号が第１のクロック信号から生成される。図１を参照した一例では、ＩＬＯ回路１３０は、多相クロック信号ＣＫＤ０～ＣＫＤ３１５を受信し、多相クロック信号ＣＫＥ０～ＣＫＥ３１５を生成する。
【0060】
ブロック６６０において、第１、第２、第３及び第４のクロック信号が、第２のクロック信号から生成される。例えば、請求項１を参照すると、ＸＯＲ回路１４０及びＸＯＲ回路１６０は、多相クロック信号ＣＫＥ０～ＣＫＥ３１５からクロック信号ＣＫＲ０、ＣＫＲ１８０、ＣＫＲ９０及びＣＫＲ２７０をそれぞれ生成する。一例では、ＸＯＲ回路１４０は、クロック信号ＣＫＥ０、ＣＫＥ９０、ＣＫＥ１８０及びＣＫＥ２７０を受信し、クロック信号ＣＫＲ０及びＣＫＲ１８０を生成する。また、ＸＯＲ回路１６０は、クロック信号ＣＫＥ４５、ＣＫＥ１３５、ＣＫＥ２２５及びＣＫＥ３１５を受信し、クロック信号ＣＫＲ９０及びＣＫＲ２７０を生成する。
【0061】
高速（例えば、少なくとも約２００Ｇｂｐｓ）通信システムのためのクロック生成回路が、上記で説明されている。クロック生成回路は、単相基準クロック信号から多相クロック信号を生成する。更に、クロック生成回路は、基準クロック信号を基準として多相クロック信号の周波数を増加させる。一例では、クロック生成回路は、ＩＬＯ回路とカスケード接続されたＩＬＯ回路を有するＱＬＬ回路と、ＸＯＲ回路とを含む。
【0062】
上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】