特表2024-542907 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

青山学院大学 (神奈川県相模原市中央区淵野辺)

▶ グーグル　インコーポレイテッドの特許一覧

特表2024-542907集積回路における回路部品配置のためのマルチインスタンス化ブロックモデリング

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3A
3B
4A
4B
5

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-19

(54)【発明の名称】集積回路における回路部品配置のためのマルチインスタンス化ブロックモデリング

(51)【国際特許分類】

G06F 30/347 20200101AFI20241112BHJP

G06F 30/337 20200101ALI20241112BHJP

【ＦＩ】

G06F30/347

G06F30/337

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023577745

(86)(22)【出願日】2023-06-01

(85)【翻訳文提出日】2024-02-19

(86)【国際出願番号】 US2023024150

(87)【国際公開番号】W WO2024091298

(87)【国際公開日】2024-05-02

(31)【優先権主張番号】17/973,078

(32)【優先日】2022-10-25

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】502208397

【氏名又は名称】グーグルエルエルシー

【氏名又は名称原語表記】ＧｏｏｇｌｅＬＬＣ

【住所又は居所原語表記】１６００ＡｍｐｈｉｔｈｅａｔｒｅＰａｒｋｗａｙ９４０４３ＭｏｕｎｔａｉｎＶｉｅｗ，ＣＡＵ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】キム，ミョン－チョル

(72)【発明者】

【氏名】カーペンター，ロジャー・デイビッド

(72)【発明者】

【氏名】シンハ，デブジット

(72)【発明者】

【氏名】ロッドマン，ポール・キングスリー

(72)【発明者】

【氏名】ジン，シュヤン

(72)【発明者】

【氏名】イ，ヨン－ジュン

【テーマコード（参考）】

5B146

【Ｆターム（参考）】

5B146DC04

5B146DL09

5B146GC12

(57)【要約】

本開示の態様は、コンピュータチップのチップレベルグラフにおけるブロックの一意化を排除または低減し、ブロック固有の情報を符号化したままグラフのサイズを縮小することを提供する。多重インスタンス化ブロック（ＭＩＢ）から生成されたグラフ内のブロックの各グループについて、グループ内のブロックがベースブロックとして選択される。ベースブロックの物理的位置は縮小グラフで符号化され、残りのブロックの物理的位置は、チップの面を横切るベースブロックの物理的位置の線形変換として符号化される。同じＭＩＢからインスタンス化されたブロックの各グループは、単一のインスタンスとして表現される。縮小グラフは、回路部品配置プロセスを実行するように構成されたデバイスに供給することができ、１つまたは複数の目的に従って、チップ内のブロックに対する回路部品の配置を特定する。

【特許請求の範囲】

【請求項1】

方法であって、
１つまたは複数のプロセッサが、集積回路（ＩＣ）内のブロックのグループの各ブロックの物理的位置を表すデータを含む第１のデータ構造を受信することを含み、前記ブロックのグループは第１のブロックと１つまたは複数の第２のブロックとを含み、各ブロックは１つまたは複数のそれぞれの回路部品を含み、前記方法はさらに、
前記１つまたは複数のプロセッサが、第２のデータ構造を生成することを含み、前記第２のデータ構造は、前記第１のブロックに対する前記１つまたは複数の第２のブロックの物理的位置を表すデータを含み、前記方法はさらに、
前記１つまたは複数のプロセッサが、前記第２のデータ構造に対する回路部品配置プロセスの１回または複数回の反復の実行を少なくとも部分的に引き起こすことを含み、前記回路部品配置プロセスは、１つまたは複数の目的に従って、前記第２のデータ構造によって表されるブロックの回路部品の物理的位置を表すデータを生成することを含む、方法。

【請求項2】

前記第２のデータ構造を生成することは、
第２のブロックの各回路部品について、前記第１のブロック内のそれぞれの回路部品の物理的位置に対する前記回路部品の物理的位置と１つまたは複数のオフセット値とを表すデータを生成すること、
を含む、請求項１に記載の方法。

【請求項3】

前記第２のデータ構造を生成することは、
前記第２のデータ構造の一部として、前記１つまたは複数の第２のブロックのブロック固有の相互接続を表すデータを生成することを含み、ブロック固有の相互接続は、第２のブロックと別の回路部品との間の一意の接続を表す、
請求項１に記載の方法。

【請求項4】

各ブロックの物理的位置は、前記集積回路のフロアプランのそれぞれの位置として表され、
前記第２のデータ構造を生成することは、
前記ブロックのグループ内のブロックから前記第１のブロックを選択することと、
各第２のブロックについて、前記集積回路の前記フロアプランに沿った前記第１のブロックの物理的位置のそれぞれの線形変換を含む、前記第２のブロックの物理的位置を表すデータを生成することと、
を含む、
請求項１に記載の方法。

【請求項5】

前記１つまたは複数のプロセッサが、前記グループ内の前記ブロックの物理的寸法に少なくとも部分的に基づく、前記１つまたは複数のオフセット値を受信することと、
各第２のブロックについて、前記１つまたは複数のプロセッサが、前記第１のブロックの物理的位置に対する前記第２のブロックの物理的位置の前記それぞれの線形変換と、前記１つまたは複数のオフセット値と、を受信することと、
をさらに含む、
請求項４に記載の方法。

【請求項6】

前記生成されたデータに表される線形変換は、
前記フロアプランに沿った水平平行移動、前記フロアプランに沿った垂直平行移動、前記フロアプランに沿った回転、および前記フロアプランに沿った鏡面反転、
の少なくとも１つを含む、
請求項４に記載の方法。

【請求項7】

前記第１のデータ構造は、前記回路部品配置プロセスを少なくとも部分的に使用して生成され、前記回路部品配置プロセスは、前記１つまたは複数の目的に従って、前記第１のデータ構造内のブロックの物理的位置を表すデータを更新することを含む、
請求項１に記載の方法。

【請求項8】

前記１つまたは複数の目的は、
１つまたは複数の所定のメトリックに従って前記集積回路の性能を向上させること、
前記集積回路の所要電力を低減すること、
前記集積回路の回路部品間の相互接続の長さを短縮すること、および
前記集積回路が実装された基板上の前記集積回路の物理的面積を縮小すること、
の少なくとも１つを含む、
請求項７に記載の方法。

【請求項9】

前記回路部品配置プロセスの１回または複数回の反復の実行を引き起こすことは、前記１つまたは複数のプロセッサが、前記１回または複数回の反復を実行することを含む、
請求項１に記載の方法。

【請求項10】

前記第１のデータ構造によって表される前記ブロックのグループの各ブロックは、テンプレートブロックの一意化されたインスタンスである、
請求項１に記載の方法。

【請求項11】

前記テンプレートブロックは、
多重インスタンス化ブロック（ＭＩＢ）、１つまたは複数の知的財産（ＩＰ）ブロック、メモリマクロ、または１つまたは複数の論理ゲート、
のうちの１つである、請求項１０に記載の方法。

【請求項12】

１つまたは複数のプロセッサを含むシステムであって、前記１つまたは複数のプロセッサは、
前記１つまたは複数のプロセッサによって、集積回路（ＩＣ）内のブロックのグループの各ブロックの物理的位置を表すデータを含む第１のデータ構造を受信することを実行するように構成され、前記ブロックのグループは第１のブロックと１つまたは複数の第２のブロックとを含み、各ブロックは１つまたは複数のそれぞれの回路部品を含み、前記１つまたは複数のプロセッサは、さらに、
前記１つまたは複数のプロセッサによって、第２のデータ構造を生成することを実行するように構成され、前記第２のデータ構造は、前記第１のブロックに対する前記１つまたは複数の第２のブロックの物理的位置を表すデータを含み、前記１つまたは複数のプロセッサは、さらに、
前記１つまたは複数のプロセッサによって、前記第２のデータ構造に対する回路部品配置プロセスの１回または複数回の反復の実行を少なくとも部分的に引き起こすことを実行するように構成され、前記回路部品配置プロセスは、１つまたは複数の目的に従って、前記第２のデータ構造によって表されるブロックの回路部品の物理的位置を表すデータを生成することを含む、システム。

【請求項13】

前記第２のデータ構造を生成することにおいて、前記１つまたは複数のプロセッサは、
第２のブロックの各回路部品について、前記第１のブロック内のそれぞれの回路部品の物理的位置に対する前記回路部品の物理的位置と１つまたは複数のオフセット値とを表すデータを生成すること、
をさらに実行するように構成される、
請求項１２に記載のシステム。

【請求項14】

前記第２のデータ構造を生成することにおいて、前記１つまたは複数のプロセッサは、
前記第２のデータ構造の一部として、前記１つまたは複数の第２のブロックのブロック固有の相互接続を表すデータを生成することをさらに実行するように構成され、ブロック固有の相互接続は、第２のブロックと別の回路部品との間の一意の接続を表す、
請求項１２に記載のシステム。

【請求項15】

各ブロックの物理的位置は、前記集積回路のフロアプランのそれぞれの位置として表され、
前記第２のデータ構造を生成することにおいて、前記１つまたは複数のプロセッサは、
前記ブロックのグループ内のブロックから前記第１のブロックを選択することと、
各第２のブロックについて、前記集積回路の前記フロアプランに沿った前記第１のブロックの物理的位置のそれぞれの線形変換を含む、前記第２のブロックの物理的位置を表すデータを生成することと、
をさらに実行するように構成される、
請求項１２に記載のシステム。

【請求項16】

前記１つまたは複数のプロセッサは、
前記グループ内のブロックの物理的寸法に少なくとも部分的に基づく、前記１つまたは複数のオフセット値を受信することと、
各第２のブロックについて、前記第１のブロックの物理的位置に対する前記第２のブロックの物理的位置の前記それぞれの線形変換と、前記１つまたは複数のオフセット値とを受信することと、
をさらに実行するように構成される、
請求項１５に記載のシステム。

【請求項17】

前記生成されたデータに表される線形変換は、
前記フロアプランに沿った水平平行移動、前記フロアプランに沿った垂直平行移動、前記フロアプランに沿った回転、または前記フロアプランに沿った鏡面反転、
の少なくとも１つを含む、
請求項１５に記載のシステム。

【請求項18】

前記第１のデータ構造は、前記回路部品配置プロセスを少なくとも部分的に使用して生成され、前記回路部品配置プロセスは、前記１つまたは複数の目的に従って、前記第１のデータ構造内のブロックの物理的位置を表すデータを更新することを含む、
請求項１２に記載のシステム。

【請求項19】

【請求項20】

１つまたは複数のプロセッサによって実行されると、前記１つまたは複数のプロセッサに、動作を実行させる命令を符号化する１つまたは複数の非一時的なコンピュータ読み取り可能記憶媒体であって、前記動作は、
集積回路（ＩＣ）内のブロックのグループの各ブロックの物理的位置を表すデータを含む第１のデータ構造を受信することを含み、前記ブロックのグループは第１のブロックと１つまたは複数の第２のブロックとを含み、各ブロックは１つまたは複数のそれぞれの回路部品を含み、前記動作はさらに、
第２のデータ構造を生成することを含み、前記第２のデータ構造は、前記第１のブロックに対する前記１つまたは複数の第２のブロックの物理的位置を表すデータを含み、前記動作はさらに、
前記第２のデータ構造に対する回路部品配置プロセスの１回または複数回の反復の実行を少なくとも部分的に引き起こすことを含み、前記回路部品配置プロセスは、１つまたは複数の目的に従って、前記第２のデータ構造によって表されるブロックの回路部品の物理的位置を表すデータを生成することを含む、１つまたは複数の非一時的なコンピュータ読み取り可能記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

相互参照
本出願は、２０２２年１０月２５日に出願された米国特許出願第１７／９７３，０７８号の継続出願であり、その開示内容は参照により本明細書に組み込まれる。

【背景技術】

【0002】

背景
電子設計自動化（ＥＤＡ：Electronic Design Automation）技術は、集積回路（「ＩＣ」または「チップ」）の設計に関する。ＥＤＡの１つの部分は、チップのための基板上の回路部品の物理的位置を決定するチップフロアプランニングである。電子設計の回路部品の物理的位置は、多くの場合、部品が実装されるＩＣに望まれる物理的特性の最適化に基づいている。部品間の配線長またはチップ面上の１平方単位あたりの部品密度など、望まれる物理的特性は、チップ性能の向上および消費電力の低減と相関している。配置エンジンは、これらの物理的特性および他の所望の物理的特性に従って、回路部品およびそれぞれの相互接続の物理的位置を計画するための装置またはソフトウェアである。

【0003】

最新のチップ上の回路部品および潜在的な相互接続が数十億に及ぶことがあるため、最新の配置エンジンは、回路部品の最適な配置を特定するのに苦労している。いくつかの配置エンジンは、分割統治アプローチを使用して実装され、チップを、独立した機能ユニットまたはブロックの集合体として表現することによって配置モデリングにアプローチする。

【0004】

最新の回路部品配置システムは、典型的には、表現されたブロックがどのようにインスタンス化され、互いに接続されるかを必ずしも考慮することなく、ブロックの回路部品を配置する。配置エンジンが、ブロックのインスタンス化またはその相互接続された近隣に関する情報を符号化するように構成される場合、各ブロックは、ブロックの別々のインスタンス（separate instances of blocks）がチップフロアプランを表すグラフ内の別々のノードとして表されるように、一意化される。そのため、一意化によってチップレベルのグラフのノードが増加し、最新のチップ設計手法で要求される規模では、配置最適化の計算が困難になる。

【発明の概要】

【課題を解決するための手段】

【0005】

概要
本開示の態様は、ブロック固有の情報を符号化したままグラフのサイズを縮小することによって、コンピュータチップのチップレベルグラフにおけるブロックの一意化を排除または低減することを提供する。多重インスタンス化ブロック（ＭＩＢ：Multiply-Instantiated Block）などの共通のテンプレートブロックから生成されるグラフ内のブロックの各グループ（each group of blocks）について、あるブロックがベースブロックとして選択される。ベースブロックの物理的位置は縮小グラフにエンコードされ、残りのブロックの物理的位置は、チップの面全体にわたるベースブロックの物理的位置の線形変換として符号化される。同じＭＩＢからインスタンス化されたブロックの各グループは単一のインスタンスとして表現され、インスタンス固有のピン位置情報は、追加されたサブグラフのピンオフセットとして符号化される。インスタンス固有の情報には、ブロックまたはブロックのピンの向き、例えば、ブロックが回転しているか反転しているか、も含まれ得る。インスタンス固有の情報には、ブロック上のピンの物理的位置や、ブロック上のピンと他の回路部品との間の相互接続も含めることができる。本開示の態様に従って構成されたシステムは、縮小グラフを生成して、インスタンス固有のピン接続などの情報を、チップレベルグラフの一部としてサブグラフとしてさらに符号化することができる。縮小グラフは、回路部品の相互接続のためのワイヤ長を短縮するなどの１つまたは複数の目的に従って、チップ内のブロックに対する回路部品の物理的位置を特定するための回路部品配置プロセスを実行するように構成されたデバイスに供給することができる。

【0006】

縮小されたグラフは元のグラフよりも少ないデータを使用して表現されるため、グラフを処理し、チップの各ブロック内の部品の物理的位置を特定するのに必要な計算リソースを削減することができる。非一意化ブロックのインスタンス固有情報（「ブロック固有」とも呼ばれる）を符号化するためにサブグラフを追加すると、各ブロックを一意化インスタンスとして表現するグラフよりも、チップレベルのグラフ全体のサイズを小さくすることができる。各ブロック内の回路部品の物理的位置は、回路部品配置プロセスの一部として特定することができる。回路部品配置プロセスは、チップ上の相互接続のワイヤ長を短くするなど、１つまたは複数の所望の目的に従ってチップの性能を向上させるために実行することができる。

【0007】

本開示の一態様は、１つまたは複数のプロセッサが、集積回路（ＩＣ）内のブロックのグループの各ブロックの物理的位置を表すデータを含む第１のデータ構造を受信するステップであって、ブロックのグループは第１のブロックと１つまたは複数の第２のブロックとを含み、各ブロックは１つまたは複数のそれぞれの回路部品を含む、ステップと、１つまたは複数のプロセッサが、第２のデータ構造を生成するステップであって、第２のデータ構造は、第１のブロックに対する１つまたは複数の第２のブロックの物理的位置を表すデータを含む、ステップと、１つまたは複数のプロセッサが、第２のデータ構造に対する回路部品配置プロセスの１回または複数回の反復の実行を少なくとも部分的に引き起こすステップであって、回路部品配置プロセスは、１つまたは複数の目的に従って、第２のデータ構造によって表されるブロックの回路部品の物理的位置を表すデータを生成することを含む、ステップと、を含む方法を提供する。

【0008】

この態様の他の実装形態は、対応するコンピュータシステム、装置、および１つまたは複数のメモリデバイスに記録された非一時的なコンピュータ可読記憶媒体を含み、各々が方法の動作を実行するように構成される。

【0009】

前述の実装形態および他の実装形態は各々、単独でまたは組み合わせて、以下の特徴の１つまたは複数を任意に含むことができる。少なくとも１つの実装形態は、以下のすべての特徴を組み合わせて含む。

【0010】

第２のデータ構造を生成するステップは、第２のブロックの各回路部品について、第１のブロック内のそれぞれの回路部品の物理的位置に対する回路部品の物理的位置と１つまたは複数のオフセット値とを表すデータを生成するステップを含む。

【0011】

各ブロックの物理的位置は、集積回路のフロアプランのそれぞれの位置として表され、第２のデータ構造を生成するステップは、ブロックのグループ内のブロックから第１のブロックを選択するステップと、各第２のブロックについて、第２のブロックの物理的位置を表すデータを生成するステップであって、データは、集積回路のフロアプランに沿った第１のブロックの物理的位置のそれぞれの線形変換を含む、ステップと、を含む。

【0012】

本方法は、第２のデータ構造を生成するステップをさらに含み、第２のデータ構造を生成するステップは、第２のデータ構造の一部として、１つまたは複数の第２のブロックのブロック固有の相互接続を表すデータを生成するステップを含み、ブロック固有の相互接続は、第２のブロックと別の回路部品との間の一意の接続を表す。

【0013】

本方法は、１つまたは複数のオフセット値を受信するステップであって、１つまたは複数のオフセット値は、グループ内のブロックの物理的寸法に少なくとも部分的に基づく、ステップと、各第２のブロックについて、第１のブロックの物理的位置に対する第２のブロックの物理的位置のそれぞれの線形変換と、１つまたは複数のオフセット値と、を受信するステップと、をさらに含む。

【0014】

生成されたデータに表される線形変換は、フロアプランに沿った水平平行移動、フロアプランに沿った垂直平行移動、フロアプランに沿った回転、およびフロアプランに沿った鏡面反転、の少なくとも１つを含む。

【0015】

第１のデータ構造は、回路部品配置プロセスを少なくとも部分的に使用して生成され、回路部品配置プロセスは、１つまたは複数の目的に従って、第１のデータ構造内のブロックの物理的位置を表すデータを更新するステップを含む。

【0016】

１つまたは複数の目的は、１つまたは複数の所定のメトリックに従って集積回路の性能を向上させること、集積回路の所要電力を低減すること、集積回路の回路部品間の相互接続の長さを短縮すること、および集積回路が実装された基板上の集積回路の物理的面積を縮小すること、の少なくとも１つを含む。

【0017】

第１のデータ構造によって表されるブロックのグループの各ブロックは、テンプレートブロックの一意化されたインスタンスである。

【0018】

テンプレートブロックは、多重インスタンス化ブロック（ＭＩＢ）、１つまたは複数の知的財産（ＩＰ）ブロック、メモリマクロ、および１つまたは複数の論理ゲートのうちの１つである。

【図面の簡単な説明】

【0019】

【図1】ブロック非一意化エンジンを備えた例示的なチップ配置生成システムのブロック図である。

【図2】本開示の態様による、非一意化を伴う例示的なチップ設計パイプラインのフロー図である。

【図3A】本開示の態様による、チップの例示的なチップレベルグラフである。

【図3B】本開示の態様による、チップのチップレベルグラフの別の例である。

【図4A】本開示の態様による、ＭＩＢの一意化されたインスタンスのデータ構造を非一意化するための例示的なプロセスのフロー図である。

【図4B】本開示の態様による、共通のＭＩＢを有する第１のブロックに対する１つまたは複数のブロックの物理的位置を表すデータを含むデータ構造を生成するための例示的なプロセスのフロー図である。

【図5】本開示の態様による、チップ配置生成システムを実装するための例示的な環境のブロック図である。

【発明を実施するための形態】

【0020】

詳細な説明
概要
本開示の態様は、集積回路（「ＩＣ」または「チップ」）の回路部品の物理的位置を表すチップレベルグラフのサイズを縮小して、グラフ上での回路部品配置最適化処理の実行を容易にすることに向けられている。チップレベルグラフは、ＩＣの回路部品の物理的配置を表すデータ構造である。ＩＣの物理的部品の配置は、ウェハなどの基板上に製造されたときのＩＣの面または表面を指すフロアプラン上のブロックとして表すことができる。回路部品のブロックは、多重インスタンス化ブロック（ＭＩＢ）などの共通のテンプレートブロックから生成することができ、インスタンスごとに異なる場合がある。ブロック間のインスタンス固有の差異を表現するために、チップレベルグラフのブロックは一意化されるか、またはグラフ内で複製され、しばしば軽微な差異が注記される。本開示の態様は、インスタンス固有の差異を失うことなく、一意化されたインスタンスを排除することを提供する。本開示における非一意化とは、テンプレートブロックの一意化されたインスタンスがチップレベルグラフから除去されるプロセスを指す。

【0021】

チップ設計中、特に超大規模集積（ＶＬＳＩ）においては、チップ上またはチップ内の回路部品の配置が、チップの特定の物理的特性の最適化に大きな影響を及ぼすことがある。回路部品の物理的位置を最適化することによって改善される可能性のある物理的特性の例としては、部品間の相互接続のワイヤ長を短くすること、部品密度を高めること、例えば、同じチップ上に配置できる部品の量を増やすこと等が挙げられる。

【0022】

チップレベルグラフは、チップのモデル表現である。グラフのノードはブロックまたは他の回路部品であり、ノード間のエッジは相互接続である。最新のチップ設計では、数百万または数十億の部品が含まれることがあるため、最新のチップのチップレベルグラフは、多数のノードとノード間の相互接続のための指数関数的な量のエッジを持つ大規模なものになることもある。ブロックは、処理ユニット、メモリモジュールなど、大量の回路部品を論理的に抽象化したものである。各ブロックは、それ自身の内部グラフとして表現することができ、その内部グラフは、例えば数百万ノードのような大きなサイズになることがある。チップレベルのグラフのサイズが大きいと、ブロック内の回路部品の配置を最適化するための処理を実行することが困難になるか、または計算不可能になる可能性がある。

【0023】

チップレベルグラフのサイズの増大は、ＭＩＢのような共通のテンプレートブロックのインスタンスの一意化に一部起因する。ＭＩＢは、チップ上またはチップ内の機能ユニットを論理ブロックとして表す回路部品のテンプレートブロックである。ＭＩＢによって表現され得る機能ユニットの例としては、計算ユニット、メモリユニットなどがある。ＭＩＢのインスタンスは、ＭＩＢから生成されるブロックであり、ＭＩＢと同一である場合もあれば、ＭＩＢの設計から何らかの形で逸脱している場合もある。逸脱の例としては、チップ内の異なる位置または方向、またはチップの異なるブロックと異なる位置での相互接続などがある。一意化されたインスタンスは、例えば、あるブロックがチップ内の別のブロックをシフトしたものであり、そのブロックのすべての回路部品が同じようにシフトされている場合のように、インスタンス間の差異が小さい場合でも、チップレベルグラフでは個別のノードとして扱われる。

【0024】

本開示の態様は、ＭＩＢまたは別のテンプレートブロックに対して単一のグラフ表現のみを有することによって一意化を回避することを提供する。各ＭＩＢに対して一意化されたインスタンスではなく、この明細書ではベースブロックと呼ばれる単一のブロックが、それぞれのＭＩＢに対応するブロックのグループごとに選択される。

【0025】

本開示の態様に従って構成されたシステムは、ブロックのグループ内のブロックに対する物理的寸法のような固定オフセットに基づいて、グループ内の他のブロックの各々に対する線形変換を特定することができる。チップをブロックのフロアプランとして扱うと、ブロックの物理的位置は、選択されたベースブロックの線形変換、例えば平行移動、回転、ミラー反転などとして記述することができる。例えば、ベースブロックに接するまたは隣接する第１のブロック内の回路部品の物理的位置は、チップ上またはチップ内の面または表面を固定オフセットだけシフトしたベースブロック内の対応する部品の物理的位置によって表すことができる。第１のブロックに接するまたは隣接する第２のブロックの物理的位置は、固定オフセットの２倍だけチップの面または表面をシフトしたベースブロックの物理的位置によって表すことができる。

【0026】

本開示の態様に従って生成される縮小チップレベルグラフは、ブロックのグループの各ブロックを、グループのそれぞれのベースブロックに対して共通のテンプレートブロックで符号化する。固定オフセット、例えば、ベースブロックの物理的位置を平行移動または回転させるためのオフセットは、予め決定することができ、システムは、グループ内の共通のテンプレートブロックを有する各ブロックと、ブロックを表現するための対応する線形変換とを識別することができる。テンプレートブロックに共通するブロックは同じ回路部品を有するので、ブロック内の回路部品の物理的位置は、対応するベースブロックのベース回路部品の配置の線形変換として表すことができる。

【0027】

ブロック間の相互接続およびブロックにおけるそれらのピン位置などのインスタンス固有またはブロック固有の情報は、別のサブグラフとして符号化することができる。例えば、共通のＭＩＢＡから２つのブロックａ_ｉ１およびａ_ｉ２が与えられると、ブロックは、ＭＩＢＡで定義された異なるピンを介して異なる隣接ブロックへの異なる接続を有することができる。説明されるように、システムは、グループの各ブロックの相互接続を表すためにサブグラフを生成し、グループのベースブロックのチップレベルグラフのノードを表すデータにサブグラフを追加することができる。

【0028】

インスタンス固有の相互接続のグラフを追加することは、各テンプレートブロックの一意化インスタンスを個別に維持するよりも、計算負荷が少なく、例えば、計算に必要なメモリまたは処理サイクルが少なくて済む。保存されたインスタンス固有情報は、チップ上のブロック内の回路部品の配置を最適化する一環として情報を使用する回路部品配置プロセスにおいて、後でアクセスすることができる。回路部品の配置プロセスでは、テンプレートブロックのすべてのインスタンスは、小さな差異および冗長な情報を有する個別のインスタンスではなく、単一のインスタンスとして扱われる。

【0029】

本開示の態様は、少なくとも以下の技術的利点を提供する。本明細書で説明するように、非一意化によってチップレベルグラフのサイズを縮小することによって、縮小されたチップレベルグラフを受信する回路部品配置プロセスを、より効率的に、例えば、より少ないクロックサイクルまたは使用されるメモリで測定して、かつ／または、回路部品の改善された物理的位置を特定するために削減されたウォールクロック時間で測定して、実行することができる。そうでなければ、回路部品の配置によって最適化することが計算上不可能なチップレベルグラフを非一意化することで、チップ設計候補のクラスが広がる。最適化される可能性のある設計の量を増加させることにより、例えば、よりリソース効率の高いチップ、または以前のチップと比較してより性能の高いチップなど、改善された回路設計を特定することができる。

【0030】

本開示の態様は、例えば、チップのブロックレベルでの部品配置の改善とチップのブロック内での部品配置の改善との間の中間段階として、既存のチップ設計パイプラインに組み込むことができる。配置最適化の前にチップレベルのグラフを非一意化することは、計算リソースを節約する上で正味のプラスとなり得、そのリソースは、高速チッププロトタイピング、チップスケールの性能最適化および推定、ならびに既存のチップ設計パイプラインの他の改善に向けられ得る。これらの改善やその他の改善は、チップ設計のサイズ、およびブロックをインスタンス化するＭＩＢの量をスケールする。ＭＩＢおよびＭＩＢのインスタンスが多ければ多いほど、一意化されたインスタンスでチップレベルグラフを処理する場合に比べ、性能向上およびリソース削減がより大きくなる。

【0031】

システム例
図１は、ブロック非一意化エンジン１１０を備えた例示的なチップ配置生成システム１００のブロック図である。チップ配置生成システム１００は、１つまたは複数の位置の１つまたは複数のコンピュータ上の１つまたは複数のコンピュータプログラムとして実装することができる。

【0032】

システム１００は、中央処理装置（ＣＰＵ）のような超大規模集積（ＶＬＳＩ）チップ、または機械学習アクセラレーションのためのテンソル処理装置（ＴＰＵ）のようなハードウェアアクセラレータのような、製造されるコンピュータチップのためのチップ回路部品データ１０５を受信するように構成される。コンピュータチップは、チップの機能に応じて、トランジスタ、抵抗器、コンデンサなどの集積回路部品を含むことができる。例えば、チップは、機械学習計算、ビデオ処理、暗号化、または他の計算集約的な機能のための特定用途向け集積回路（ＡＳＩＣ）またはグラフィック処理ユニット（ＧＰＵ）などの特殊目的チップとすることができる。

【0033】

チップ回路部品データ１０５は、チップ設計の一部を形成する異なる回路部品の仕様を含むことができる。回路部品は、集積回路の一部となり得る任意の部品である。部品の例としては、処理ユニット、メモリ、ワイヤ、バス、機能を実行するためにグループ化された個々の回路または回路の集合体などがある。ブロックは、１つまたは複数の回路部品の論理的な構成である。チップ回路部品データ１０５は、チップ設計の回路部品の論理的または物理的構成を表すネットリストまたは他のデータ構造を含むことができる。ネットリストは、チップレベルのグラフおよびそのサブグラフを少なくとも部分的に記述できるデータ構造である。ブロックは、システムの異なる部品または他のデバイスにデータまたは電力を接続して通信するための、異なるピンまたはワイヤ、ケーブル、バスなどの相互接続に接続する他の手段を含むことができる。

【0034】

ブロックには、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）または他のメモリブロックなどであるＩＣ部品の大きなブロックに対応するマクロ部品（「マクロ」）が含まれ得る。別の例として、マクロ部品を表すノードは、レジスタファイルの固定数のインスタンスで構成されるマクロなど、固定数のスタンダードセルで構成されるハードマクロを含むことができる。一部の例では、マクロは、各々がチップ上に配置される位相同期ループ（ＰＬＬ）回路を表す１つまたは複数のノードを含むことができる。いくつかの例では、マクロはチップ上に配置されるセンサを含むことができる。ブロックは知的財産（ＩＰ）ブロックでもあり得る。

【0035】

ブロックは、ＭＩＢのような共通のテンプレートブロックのインスタンスであってもよい。ＭＩＢは、チップ設計で頻繁に再利用されることがある回路部品のセットを定義することができる。ＭＩＢの例としては、行列乗算器またはベクトル乗算器などの計算ユニット、アキュムレータ、シストリックアレイなどがある。ＭＩＢのようなテンプレートブロックから生成されるブロックは、そのテンプレートブロックのインスタンスである。同じテンプレートブロックから生成された複数のブロックは、そのテンプレートブロックを共有すると言われている。

【0036】

複数のインスタンスが共通のテンプレートブロックを共有し、ネットリストまたはチップレベルグラフで個々のブロックとして表現される場合、それらのインスタンスは一意化されていると見なされる。一意化されたブロックは、例えば、図３Ａを参照して本明細書でより詳細に説明するように、異なるブロックに接続される異なるピンにおいて異なる場合がある。

【0037】

チップ回路部品データ１０５は、チップ設計を生成するためのソフトウェアおよび／またはハードウェアから生成された生データまたは処理された出力であり得る。例えば、チップ回路部品データ１０５は、物理的ハードウェア設計を論理回路として指定するためのプログラミング言語またはフレームワークを使用して生成することができる。プログラミング言語またはフレームワークは、ＣまたはＣ＋＋などの特定のプログラミング言語を、コンピュータチップの回路部品を指定するためのＶｅｒｉｌｏｇまたはＶＨＤＬなどのハードウェア記述言語（ＨＤＬ）に変換することができる。チップ回路部品データ１０５は、例えば、高レベルのソースコードを動作ベースまたはデジタル論理ベースの記述に変換するなど、複数の変換ステップの産物であり得る。論理ベースの記述は、さらに、記述された論理を実装するために必要な論理ゲートおよび他の原始回路の仕様に変換することができる。一般に、部品データ１０５を生成するために、ハードウェア設計を様々な程度に抽象化するための様々なツールおよび技術のいずれかを使用することができる。

【0038】

システム１００は、様々な方法のいずれかでチップ回路部品データ１０５を受信することができる。例えば、システム１００は、システム１００によって提供されるアプリケーションプログラミングインターフェース（ＡＰＩ）を使用するなどして、データ通信ネットワークを介してシステム１００のリモートユーザからアップロードとしてチップ回路部品データ１０５を受信することができる。場合によっては、システム１００は、出力されたチップ配置１０４に従ってチップを製造する際に使用するためなど、システム１００によって提供されるＡＰＩを介して、出力されたチップ配置１０４をリモートユーザに提供することができる。別の例として、システム１００は、電子設計自動化（ＥＤＡ）ソフトウェアツールの一部であることができ、ツールのユーザから、またはツールの別の部品から、チップ回路部品データ１０５を受信することができる。

【0039】

システム１００は、集積回路上の回路部品のグループの物理的位置を表すネットリストを受け取ることができる。ネットリストは、チップ回路部品データ１０５の一部であり得る。ネットリストは、コンピュータチップの集積回路部品の接続性を記述するデータである。ネットリストは、回路内の回路部品のリスト、および回路部品が接続されるノードのリストなど、電子回路の接続性の記述に対応することができる。例えば、メモリマクロを表すノードには、各々が対応するＳＲＡＭのインスタンスを表すノードを含めることができる。別の例として、メモリマクロを表すノードには、レジスタファイルの固定数のインスタンスで構成されるメモリマクロなど、固定数のスタンダードセルで構成されるハードマクロを含めることができる。一部の例では、メモリマクロを表すノードは、チップ上に配置される位相同期ループ（ＰＬＬ）回路を各々表す１つまたは複数のノードを含むことができる。一部の例では、メモリマクロを表すノードは、チップ上に配置されるセンサを各々表す１つまたは複数のノードを含むことができる。

【0040】

各ノードは、集積回路部品のそれぞれの重複しないサブセットに対応することができる。各ノードについて、ネットリストは、製造されたコンピュータチップ内の１つまたは複数のワイヤによってノードが接続されるべき他のノード（もしあれば）を特定することができる。ネットリストの各ノードはブロックに対応することもできる。ネットリストは、集積回路のフロアプラン上のブロックおよび他の回路部品の物理的位置を表すグラフを少なくとも部分的に定義することができる。親ブロック内の回路部品は、親ブロックを表すノード内のサブグラフとして表すことができる。テンプレートブロックの一意化されたインスタンスは、グラフ内の別個のノードとして表示される。

【0041】

配置エンジン１２０は、チップ回路部品データ１０５を受け取ることができる。配置エンジン１２０は、ネットリストがまだ提供されていない場合、部品データ１０５からネットリストを生成することができる。配置エンジン１２０は、集積回路の性能を向上させるための１つまたは複数の目的に従って集積回路のフロアプラン上にブロックを配置する回路部品配置プロセスを実行するように構成される。例示的な目的には、消費電力の削減、相互接続のワイヤ長の最小化などが含まれる。回路部品配置プロセスは、１つまたは複数の指定された目的に従って、結果として得られる物理的チップを改善するブロックの物理的位置を記述するデータを生成するための任意のプロセスを指すことができる。例示的な技術には、制約ベースの手法、グラフベースの手法、およびツリーベースの手法が含まれ得る。

【0042】

配置エンジン１２０は、いくつかの停止基準を満たすまで回路部品配置プロセスの反復を実行するように構成され得る。停止基準には、例えば、目的に従った所定の最小改善が満たされていないと判定することを含むことができる。停止基準の別の例は、最大クロック時間割り当てまたは最大コンピューティングリソース割り当て、例えば、回路部品配置プロセスを実行するために割り当てる処理サイクルの最大量である。

【0043】

本開示の態様は、回路部品配置プロセスの第１のブロックに対する下流プロセスであり得る方法を含む。チップ上またはチップ内の回路部品は、フロアプランを共有するようにモデル化することができる。フロアプランにおいて、異なるブロックまたは他の回路部品は、例えば、フロアプラン上の、デッドスペースと呼ばれることもある無駄なスペースを最小化または削減するなどの何らかの目的に従って配置される。最初のステップは、集積回路フロアプラン上にブロックを配置するブロックレベルの配置であり得る。第２のステップは、ブロックの回路部品（「サブ部品」）が、フロアプラン上の回路部品の親ブロックによって占有される部分内に配置される、サブ部品レベルの配置であり得る。

【0044】

配置プロセスの第２のブロックを実行する前に、本明細書で説明するように、配置エンジン１２０は、処理済みネットリスト１３０を生成し、ネットリストを非一意化エンジン１１０に渡すことができる。いくつかの例では、チップ回路部品データ１０５は、ブロックレベルの配置プロセスを既に通過した処理済みネットリストを含む。

【0045】

システム１００は、縮小ネットリスト１４０内の一部またはすべてのブロックをコンピュータチップの表面上のそれぞれの位置に配置するコンピュータチップ配置１０４を出力するように構成される。出力されたチップ配置１０４は、ノードによって表される集積回路部品に対応する縮小ネットリスト１４０内の一部またはすべてのノードについて、コンピュータチップの表面上のそれぞれの位置を特定することができる。

【0046】

図２は、本開示の態様による、非一意化を伴う例示的なチップ設計パイプライン２００のフロー図である。いくつかの例では、システム１００は、パイプライン２００の一部または全部であり得る。いくつかの例では、システム１００は、チップの設計および製造の一部として、同じ、より多い、より少ない、または様々な段階を含み得る、異なるパイプラインの一部である。

【0047】

ブロック２０５において、チップの要件が取得される。要件は、例えば、チップが実行すべき機能、および動作上の制約、例えば、電力制限、要求デバイスとの間のデータ通信における最大待ち時間などがあるかどうかを指定することができる。ブロック２１０では、要件を実装するためのロジックが設計される。ロジックは、例えば、動作要件を受信し、それらの要件を満たすチップを製造するためのロジックおよび要件を決定するように構成されたシステム１００の一部として設計することができる。ブロック２１５では、設計されたロジックを実装するために必要な部品で回路が設計される。

【0048】

ブロック２２０において、システム１００は、ブロックレベル配置プロセスの１回または複数回の反復を実行することができる。図１を参照して説明したように、回路部品配置プロセスは、ブロック２２０でのブロックレベルとブロック２３０でのサブ部品レベルの少なくとも２つの段階に分割することができる。ブロック２２０の後、システムは、１つまたは複数の目的に従って性能または電力使用を改善するように配置された集積回路のブロックを有するネットリストを生成することができる。

【0049】

ブロック２２５において、システム１００は、ブロック２２０で処理されたネットリストの非一意化するプロセスを実行することができる。例えば、本明細書で説明するように、システムは、プロセス４００Ａを実行して、テンプレートブロックの一意化されたインスタンスを削除し、各インスタンスを単一の表現で表すことができる。結果として得られる縮小ネットリストは、ブロック２３０で示されるサブ部品レベルの配置のために構成されたデバイスへの入力として提供され得る。

【0050】

ブロック２３０でサブ部品レベルの配置を実行すると、１つまたは複数の目的、例えば、ワイヤ長の短縮、に従って配置された回路部品を有するブロックを有するネットリストが得られる。このネットリストは、ブロック２３５で示されるように、最終設計から物理チップを製造するための最終化／製造回路ステップの一部として使用することができる。

【0051】

図３Ａは、本開示の態様による、チップ３０１Ａの例示的なチップレベルグラフ３００Ａである。チップ３０１Ａは、５つのＭＩＢ：Ａ、Ｂ、Ｃ、Ｄ、Ｅのうちの１つから各々インスタンス化されたブロックを含む。明確にするために、ＭＩＢからインスタンス化されたブロック内の特定の回路部品を参照する場合、ブロックおよびサブ回路部品の参照数字の両方が使用される。例えば、回路部品ａ_ｉ１．ｍ_ａ１は、ブロックａ_ｉ１内の回路部品ｍ_ａ１を指す。回路部品ａ_ｉ１．ｍ_ａ１は、例えば、ブロックａ_ｉ２内の部品ｍ_ａ１を指す回路部品ａ_ｉ２．ｍ_ａ１とは区別される。

【0052】

グラフ３００Ａは、回路部品ｍ_ａ１、ｍ_ａ２、ｍ_ａ３を各々含むＭＩＢＡからインスタンス化された３つのブロックａ_ｉ１、ａ_ｉ２、ａ_ｉ３を含む。グラフ３００Ａはまた、回路部品ｍ_ｂ１、ｍ_ｂ２を各々含むＭＩＢＢからインスタンス化された３つのブロックｂ_ｉ１、ｂ_ｉ２、ｂ_ｉ３を含む。ブロックｃ_ｉ１は、ＭＩＢＣからインスタンス化され、２つの回路部品ｍ_ｃ１およびｍ_ｃ２を含む。ブロックｄ_ｉ１は、ＭＩＢＤからインスタンス化され、回路部品ｍ_ｄ１を含む。ブロックｅ_ｉ１はＭＩＢＥからインスタンス化され、回路部品ｍ_ｅ１を含む。回路部品ｍ_ｆ１とｍ_ｆ２も示されており、これらはテンプレートブロックから生成されたものではないが、チップレベルグラフがインスタンス化された回路部品とインスタンス化されていない回路部品を混在させることができることを示している。

【0053】

チップ上のブロックが互いに相対的に所定の固定位置に配置される場合、ブロック内部の回路部品の位置は、同じＭＩＢからインスタンス化された別のブロックの対応する内部部品の位置として表現することができる。これは、同じＭＩＢからインスタンス化されたブロックの内部の部品が同じ相対位置を持つために可能である。例えば、ブロックａ_ｉ１、ａ_ｉ２、ａ_ｉ３が同じ幅Ｗを有し、ブロックがグラフ３００Ａに示すようにチップ上で互いに接している場合、ブロックａ_ｉ２内の回路部品ｍ_ａ１の位置は、ブロックａ_ｉ１内の回路部品ｍ_ａ１の位置とオフセットＷとを用いて表すことができる。オフセットＷは、チップ内のブロックの幅に対応する。オフセットＨは、ＭＩＢＡからインスタンス化されたブロックの高さに対応する。部品ａ_ｉ２．ｍ_ａ１の物理的位置の定式化の一例は、次のようになる。

【0054】

ａ_ｉ２．ｍ_ａ１＝ａ_ｉ１．ｍ_ａ１＋Ｗ（１）
オフセットＷは、ブロックａ_ｉ１とブロックａ_ｉ２との間の固定オフセットである。オフセットＷの加算は、水平平行移動、例えば、グラフ３００Ａの左上隅に対する右への平行移動を表すように予め定義することができる。他の例では、加算、減算、または他の演算を定義して、グラフ３００Ａの固定点に対する異なる方向の平行移動を表すことができる。

【0055】

別の例として、ブロックａ_ｉ３における回路部品ｍ_ａ１の位置は、ブロックａ_ｉ１における回路部品ｍ_ａ１の位置と、オフセットＷの２倍とを用いて表すことができる。さらに、ブロックａ_ｉ３は、仮想の垂直軸を挟んでブロックａ_ｉ１の鏡面反射である。反射を符号化するために、回路部品ａ_ｉ３．ｍ_ａ１の位置を表す線形変換を反転することができる。一例の定式化は次のようになる。

【0056】

ａ_ｉ３．ｍ_ａ１＝２Ｗ－ａ_ｉ１．ｍ_ａ１（２）
オフセット２Ｗは、ａ_ｉ１とａ_ｉ３との間の固定オフセットである。図２に示すようないくつかの例では、ブロックは一定の距離だけ離れていて、互いに接していない場合がある。そのような例では、幅Ｗは、ブロックの幅と、図２においてｋとして示される各ブロック間の所定の固定距離との和とすることができる。距離ｋは、デッドスペースを減らすために、しばしばゼロである。

【0057】

ブロックａ_ｉ１は、上記の定式化において例示的なベースブロックとして選択されているが、他のブロックは、他のブロックの回路部品の位置を表すことができるベースブロックとして機能することができることが理解される。例えば、ベースブロックとしてブロックａ_ｉ２を使用すると、回路部品ａ_ｉ１．ｍ_ａ１の位置のための１つの例示的な定式化は、次のようにすることができる。

【0058】

ａ_ｉ１．ｍ_ａ１＝ａ_ｉ２．ｍ_ａ２－Ｗ（３）
式（１）と（３）を比較すると、回路部品の対応する変換を表すために適用される正確な変換が変わり得ることがわかる。例えば、右への平行移動は、固定オフセット（＋）を加えることによって表すことができる。左への平行移動は、固定オフセット（－）を減算することで表すことができる。式（４）に示すように、ミラーフリップは回路部品の位置の反転として表すことができる。いくつかの例では、チップ全体で回路部品の位置を移動するいくつかの方法を定義するために、他の演算が使用される。

【0059】

非ベースブロックの異なる回路部品を接続するワイヤも、ベースブロックのワイヤの関数として表すことができる。グラフ４００Ａは、ワイヤｗ_１、ｗ_２、ｗ_３、ｗ_４、ｗ_５、ｗ_６、ｗ_７、ｗ_８、ｗ_９、ｗ_１０、ｗ_１１、ｗ_１２、ｗ_１３、ｗ_１４、ｗ_１５、ｗ_１６、ｗ_１７、ｗ_１８を示している。ワイヤｗ_１とｗ_８は、一例ではベースブロックであるブロックａ_ｉ１に接続されている。ブロックａ_ｉ３に接続されたワイヤｗ_１０の物理的位置は、ワイヤｗ_８の物理的位置とオフセットＷの線形変換として表すことができる。ワイヤｗ_１０の位置の定式化の一例としては、次のようなものがある。

【0060】

ｗ_１０＝ｗ_８＋２Ｗ（４）
システム１００は、チップ上またはチップ内の各回路部品について線形変換を受信するように構成される。例えば、システムは、共通のテンプレートブロックからインスタンス化されたブロックのグループを識別するために、チップレベルのグラフをトラバースすることができる。システムは、グループからブロックをベースブロックとして選択できる。ベースブロックを選択するために、システムはグループ内のブロックからランダムに選択することができる。いくつかの例では、ベースブロックを選択するために、システムは、グループ、例えば、グループ内の他の各ブロックからのグラフ距離が平均して最も小さいグループの最も中心に位置するブロックを特定することができる。グラフ距離を決定するための距離メトリックは、ベースブロックが他のブロックから有する分離の程度とすることができる。いくつかの例では、ベースブロックは予め決定されており、例えば、各テンプレートブロックの最初のインスタンスである。

【0061】

図３Ａを参照して、非一意化の前後、例えば、プロセス４００Ａを実行する前後におけるチップレベルグラフの構造を比較する。グラフ３００Ａの１つの例示的な定式化は、（Ｎ，Ｅ）であってもよく、
Ｎ：
｛ａ_ｉ１．ｍ_ａ１，ａ_ｉ１．ｍ_ａ２，ａ_ｉ１．ｍ_ａ３，ａ_ｉ２．ｍ_ａ１，ａ_ｉ２．ｍ_ａ２，ａ_ｉ２．ｍ_ａ３，ａ_ｉ３．ｍ_ａ１，ａ_ｉ３．ｍ_ａ２，ａ_ｉ３．ｍ_ａ３，
ｂ_ｉ１．ｍ_ｂ１，ｂ_ｉ１．ｍ_ｂ２，ｂ_ｉ２．ｍ_ｂ１，ｂ_ｉ２．ｍ_ｂ２，ｂ_ｉ１．ｍ_ｂ３，ｂ_ｉ３．ｍ_ｂ２，
ｃ_ｉ１．ｍ_ｃ１，ｃ_ｉ１．ｍ_ｃ２
ｄ_ｉ１．ｍ_ｄ１
ｅ_ｉ１．ｍ_ｅ１
ｍ_ｆ１
ｍ_ｅ１｝
また、
Ｎ：
｛ｗ_１，ｗ_２，ｗ_３，ｗ_４，ｗ_５，ｗ_６，ｗ_７，ｗ_８，ｗ_９，ｗ_１０，ｗ_１１，ｗ_１２，ｗ_１３，ｗ_１４，ｗ_１５，ｗ_１６，ｗ_１７，ｗ_１８
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ａ_ｉ１），Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ａ_ｉ２），Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ａ_ｉ３）、
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｂ_ｉ１），Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｂ_ｉ２），Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｂ_ｉ３）、
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｃ_ｉ１）、Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｃ_ｉ２）、Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｄ_ｉ１）、Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｅ_ｉ１）｝
ここで、Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｘ）は、ブロックｘ内の回路部品のすべての相互接続の集合である。例えば、Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ａ_ｉ１）は、｛ａ_ｉ１．ｓ_１，ａ_ｉ１．ｓ_２，ａ_ｉ１．ｓ_３｝と等価である。

【0062】

（Ｎ，Ｅ）における各ブロックは一意化されたインスタンスであり、グラフ（Ｎ，Ｅ）は、本開示の態様に従って生成される縮小グラフ表現よりも多くのスペースを消費する。縮小グラフ表現（Ｎ’，Ｅ’，Ｌ）は、ベースブロックのブロック情報を保持することができ、残りのブロックはそれぞれの線形変換として表現されるままにすることができる。Ｎ’の一例の定式化は、以下のようになり得る。

【0063】

Ｎ’：
｛ａ_ｉ１．ｍ_ａ１，ａ_ｉ１．ｍ_ａ２，ａ_ｉ１．ｍ_ａ３，ａ_ｉ２．ｍ_ａ１，
ｂ_ｉ１．ｍ_ｂ１，ｂ_ｉ１．ｍ_ｂ２、
ｃ_ｉ１．ｍ_ｃ１，ｃ_ｉ１．ｍ_ｃ２
ｄ_ｉ１．ｍ_ｄ１
ｅ_ｉ１．ｍ_ｅ１
ｍ_ｆ１
ｍ_ｅ１｝
Ｎ’では、ベースブロック、すなわちａ_ｉ１、ｂ_ｉ１、ｃ_ｉ１、ｄ_ｉ１、ｅ_ｉ１のみが符号化される。回路部品ｍ_ｆ１およびｍ_ｅ１も、グラフ３００Ａによって表される回路において１回だけインスタンス化されるため、符号化される。

【0064】

Ｅ’に対する１つの定式化は、次のようにすることができる。
Ｎ’：
＋｛ｗ_１，ｗ_２，ｗ’_３，ｗ’_４，ｗ_５，ｗ_６，ｗ_７，ｗ_８，ｗ’_９，ｗ’_１０，ｗ_１１，ｗ_１２，ｗ’_１３，ｗ’_１４，ｗ_１５，ｗ_１６，ｗ’_１７，ｗ_１８，
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ａ_ｉ１）、
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｂ_ｉ１）、
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｃ_ｉ１）、
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｄ_ｉ１）、
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ（ｅ_ｉ１）｝
Ｅ’において、ワイヤｗ_１、ｗ_２、ｗ_８はベースブロックａ_ｉ１に対応するワイヤであり、ワイヤｗ_７、ｗ_１２はベースブロックｂ_ｉ１に対応するワイヤであり、ワイヤｗ_５、ｗ_１１はベースブロックｃ_ｉ１に対応するワイヤであり、ワイヤｗ_１６はベースブロックｄ_ｉ１に対応するワイヤであり、ワイヤｗ_１５はブロックｅ_ｉ１に対応するワイヤであり、ワイヤｗ_６は回路部品ｍ_ｆ１に対応するワイヤであり、ワイヤｗ_１８はブロックｍ_ｅ１に対応するワイヤである。ワイヤｗ’_３、ｗ’_４、ｗ’_９、ｗ’_１３、ｗ’_１４、およびｗ’_１７は、非ベースブロックに対応し、図３Ａを参照して説明したように、対応するベースブロックワイヤの線形変換として表される。ワイヤｗ’_３、ｗ’_４、ｗ’_９、ｗ’_１３、ｗ’_１４、およびｗ’_１７に関する、それらのピン位置を含むインスタンス固有の情報は、それぞれのブロックに固有であり、本明細書で説明するように、ブロックの回路部品の位置配置のために使用される。縮小グラフ（Ｎ’，Ｅ’）は、全体としてグラフ表現（Ｎ，Ｅ）よりも少ないデータでグラフ３００Ａを表現しながら、そのインスタンス固有の情報を維持する。

【0065】

Ｅ’における各ベースブロックの相互接続は、同じＭＩＢからインスタンス化されたブロックの相互接続を含む。同じ非ベースブロック内の部品間のユニークな相互接続も、ベースブロックの相互接続として符号化される。例えば、ブロックａ_２に２つの回路部品間のユニークな相互接続がある場合、その相互接続はＩｎｔｅｒｃｏｎｎｅｃｔｓ（ａ_ｉ１）で表現される。

【0066】

線形変換Ｌは、各非ベースブロックに対応する線形変換のリストとすることができる。例えば、線形変換Ｌは、式（１）、（２）、および（４）を参照して示される変換を含むことができる。いくつかの例では、線形変換Ｌは、システム１００の一部として符号化される所定の変換、例えば、水平平行移動、回転などのルックアップテーブルの値を含むことができる。使用される固定オフセットは、線形変換Ｌの一部として含めることができ、かつ／またはベースブロックのブロック情報に基づいて決定することができる。ブロック情報は、チップレベルグラフ３００Ａの一部として符号化することができ、幅Ｗ、高さＨ、ブロック間のスペースｋなどのオフセットを含む。いくつかの例では、線形変換は、例えば、ベースブロックに対する水平平行移動のみを含むように、予め決定され得る。これらの例では、線形変換Ｌは空であってもよい。

【0067】

図３Ｂは、本開示の態様による、チップ３０１Ｂの別の例示的なチップレベルグラフ３００Ｂである。ブロックａ_ｉ４およびａ_ｉ５は、ＭＩＢＡから、ワイヤｗ_２０，ｗ_２１を介してインスタンス化される。ベースブロックが選択された後、各非ベースブロックの各回路部品について、システムは、（ｉ）ベースブロック内のそれぞれのベース回路部品、（ｉｉ）回路部品のオフセットの値、および（ｉｉｉ）回路部品の位置に到達するための、それぞれのベース回路部品の位置とオフセットの値との変換、を決定することができる。例３００Ａ～Ｃに示すように、異なる変換には、水平平行移動、垂直平行移動、ミラー反転、および回転の組合せが含まれる。システムは、例えば、水平／垂直平行移動のための加算／減算など、可能な変換を表すために特定の演算を適用するように構成することができる。いくつかの例では、線形変換は手作業で決定され、システム１００に提供される。

【0068】

線形変換は回転も含むことができる。ブロックａ_ｉ５の物理的位置は、ブロックａ_ｉ４の物理的位置に対して９０度回転される。ブロックａ_ｉ４がベースブロックである場合、ブロックａ_ｉ５の物理的位置の１つの定式化は次のようになる。

【0069】

ａ_ｉ５＝ａ_ｉ４＋９０° （５）
式（５）の例では、角度の加算はベースブロックの時計回りの回転とすることができ、角度の減算はベースブロックの反時計回りの回転とすることができる。平行移動、ミラー反転、および回転の組合せは、例えば、ベースブロックの後の第１項が水平移動であり、第２項が垂直移動であり、第３項が回転角度であり、ベースブロックにミラー反転を示す－１が乗算されるかどうかというように、順番に定義して適用することができる。ベースブロックｘ_１に対する非ベースブロックｘ_２の物理的位置を表すフォーマット例としては、次のようなものがある。

【0070】

ｘ_２＝（±１）ｘ_１±ｈ_{ｏｆｆｓｅｔ}±ｖ_{ｏｆｆｓｅｔ}±ｒｏｔａｔｉｏｎ_{ｏｆｆｓｅｔ} （６）
ここで、ｈ_{ｏｆｆｓｅｔ}は水平オフセットであり、ｖ_{ｏｆｆｓｅｔ}は垂直オフセットであり、ｒｏｔａｔｉｏｎ_{ｏｆｆｓｅｔ}は回転オフセット（０～３６０度）である。

【0071】

例示的な方法
図４Ａは、本開示の態様による、ＭＩＢの一意化されたインスタンスのデータ構造を非一意化するための例示的なプロセス４００Ａのフロー図である。システムは、ＣＰＵ、ＧＰＵ、および／またはＡＳＩＣを使用して計算を実行する多くの異なる同種または異種のコンピューティングデバイスを含むことができる、多くの異なるワーカーにわたってチップフロアプランオペレーションを分散することができる。プロセス４００Ａの一部またはすべてのステップは、互いに非同期に動作する多くの異なるワーカーによって並列に実行され得る。また、異なるワーカーは、同期的に動作して、プロセス４００Ａおよび／または４００Ｂの一部またはすべてのステップを並行して実行することもできる。

【0072】

１つまたは複数のプロセッサのシステムは、ブロック４０５に従って、集積回路内のブロックのグループの各ブロックの物理的位置を表すデータを含む第１のデータ構造を受信することができ、グループは、第１のブロックおよび１つまたは複数の第２のブロックを含む。例えば、システム１００は、プロセス４００Ａを実行することができる。プロセス４００Ａは、ブロックの単一のグループを参照して説明されるが、プロセス４００Ａは、チップレベルグラフなどの第１のデータ構造内のブロックの複数のグループの各々に対して繰り返され得る。

【0073】

第１のデータ構造は、チップレベルグラフまたはチップ設計のブロックまたは他の回路部品の物理的位置を表す他のデータ構造とすることができる。例えば、第１のデータ構造は、図１を参照して示され説明されるように、ネットリストデータ１３０またはチップ回路部品データ１０５であり得る。

【0074】

システムは、ブロック４１０に従って、第１のブロックに対する１つまたは複数の第２のブロックの物理的位置を表すデータを含む第２のデータ構造を生成する。

【0075】

第１のブロックは、図１および図３Ａ－３Ｃを参照して説明したようなベースブロックとすることができる。第２のデータ構造は、第１のデータ構造内のインスタンスを生成するために使用される各ＭＩＢまたはテンプレートブロックが単一のインスタンスによって表される、縮小チップレベルグラフであり得る。図４Ｂは、第１のブロックに対する１つまたは複数のブロックの物理的位置を表すデータを含むデータ構造を生成するための例示的なプロセス４００Ｂを示す。

【0076】

システムは、ブロック４１５に従って、第２のデータ構造に対して回路部品配置プロセスの１回または複数回の反復を実行させる。図２を参照して本明細書で説明するような回路部品配置プロセスは、２つの段階に分けることができる。受信した第１のデータ構造は、回路部品配置プロセスの第１のブロックの一部として生成されたネットリストデータであることができ、このプロセスでは、チップ上またはチップ内のブロックの物理的位置が、１つまたは複数の目的に従って最適化される。システムは、１つまたは複数の目的に従って、受信したチップレベルグラフの各ブロック内の回路部品の配置が最適化される、回路部品配置プロセスの１回または複数回の反復または第２のブロックを引き起こすことができる。いくつかの例では、システムは、第２のデータ構造を入力として使用して、回路部品配置プロセスの第１段階、第２段階、または第１および第２のブロックの両方、の１回または複数回の反復の実行を引き起こすことができる。

【0077】

システムは、回路部品配置プロセスを実行するように構成された１つまたは複数のデバイスに、第２のデータ構造を含む要求を送信することによって、回路部品配置プロセスの１回または複数回の反復の実行を引き起こすことができる。いくつかの例では、システムは、回路部品配置への出力を受信し、例えば、チップ設計パイプラインの一部として、さらに処理を実行することができる。いくつかの例では、システムは、１つまたは複数のプロセッサを使用してプロセスを実行することにより、回路部品配置プロセスの実行を引き起こすことができる。

【0078】

図４Ｂは、本開示の態様に従って、共通のＭＩＢを有する第１のブロックに対する１つまたは複数のブロックの物理的位置を表すデータを含むデータ構造を生成するための例示的なプロセス４００Ｂのフロー図である。例えば、システム１００は、プロセス４００Ｂを実行することができる。

【0079】

システムは、ブロック４２０に従って、共通のＭＩＢを共有するブロックのグループ内の第１のブロックを選択する。共通のＭＩＢは、テンプレートブロックの一例であり、テンプレートブロックのインスタンスであるグループのブロックを生成するために使用することができる。ＭＩＢを参照して説明したが、いくつかの例では、システムは、図１を参照して本明細書で説明したように、メモリマクロ、ＩＰブロックなどから生成されたブロックを使用して、プロセス４００Ｂを実行することができる。

【0080】

システムは、グループのベースブロックとして第１のブロックを選択することができる。この選択は、ランダムであってもよいし、何らかのヒューリスティック、例えばチップレベルグラフに示されるような他のブロックに対する第１のブロックの物理的近接性に基づいてもよい。例えば、システムは、ブロックのグループを含むクラスタのセントロイドを特定するためにグラフ検索を実行し、グループの最も「中心」のブロックをベースブロックとして選択することができる。セントロイドまでの距離は、例えば、グループ内のブロックを表すノード間の分離度または平均分離度として測定することができる。別の例では、テンプレートブロックからインスタンス化されたネットリストの第１のブロックをベースブロックとして選択できる。

【0081】

システムは、ブロック４２５に従って、固定オフセットと線形変換を受信する。固定オフセットは、例えば水平平行移動または垂直平行移動の場合、ブロックのグループのブロック間の所定の幅、高さ、およびギャップ距離に基づくことができる。線形変換を受け取るために、システムは、データ構造、例えばチップレベルグラフをトラバースして、選択されたベースブロックと同じインスタンスからの非ベースブロックとの間の空間的関係を特定することができる。各回路部品の物理的配置および向きなど、各部品に関する空間情報は、ブロックレベルの配置プロセスの一部として特定することができる。空間情報を使用して、システムはベースブロックとグループの他のブロックとの関係を特定できる。例えば、非ベースブロックがベースブロックから３ブロック離れており、各ブロックの固定オフセット幅がＷである場合、非ベースブロックの物理的位置を表すための線形変換は、３Ｗの水平平行移動を有する。いくつかの例では、システムは、グループ内の各非ベースブロックの物理的位置のための所定の線形変換を受信することができる。

【0082】

ブロックのグループ内の各第２のブロックについて、システムは、ブロック４３０に従って、第２のブロックの物理的位置を表すデータを生成し、データは、第２のブロックのそれぞれの線形変換を含む。

【0083】

コンピューティング環境の例
図５は、本開示の態様による、チップ配置生成システム１００を実装するための例示的な環境５００のブロック図である。システム１００は、サーバコンピューティングデバイス５１５のような、１つまたは複数の位置に１つまたは複数のプロセッサを有する１つまたは複数のデバイスに実装され得る。ユーザコンピューティングデバイス５１２およびサーバコンピューティングデバイス５１５は、ネットワーク５６０を介して１つまたは複数のストレージデバイス５３０に通信可能に結合され得る。ストレージデバイス５３０は、揮発性メモリと不揮発性メモリの組合せとすることができ、コンピューティングデバイス５１２、５１５と同じ物理的位置にあることも、異なる物理的位置にあることもできる。例えば、ストレージデバイス５３０は、ハードドライブ、ソリッドステートドライブ、テープドライブ、光学記憶装置、メモリカード、ＲＯＭ、ＲＡＭ、ＤＶＤ、ＣＤ－ＲＯＭ、書き込み可能なメモリ、および読み取り専用メモリなど、情報を記憶することができる任意のタイプの非一時的なコンピュータ可読媒体を含むことができる。

【0084】

サーバコンピューティングデバイス５１５は、１つまたは複数のプロセッサ５１３およびメモリ５１４を含み得る。メモリ５１４は、プロセッサ５１３によって実行され得る命令５２１を含む、プロセッサ５１３によってアクセス可能な情報を記憶し得る。メモリ５１４はまた、プロセッサ５１３によって検索、操作、または記憶され得るデータ５２３を含み得る。メモリ５１４は、揮発性メモリおよび不揮発性メモリなど、プロセッサ５１３によってアクセス可能な情報を記憶することができるタイプの非一時的なコンピュータ可読媒体であり得る。プロセッサ５１３は、１つまたは複数の中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および／またはテンソル処理装置（ＴＰＵ）などの特定用途向け集積回路（ＡＳＩＣ）を含み得る。

【0085】

命令５２１は、プロセッサ５１３によって実行されると、１つまたは複数のプロセッサに命令によって定義される動作を実行させる１つまたは複数の命令を含み得る。命令５２１は、プロセッサ５１３によって直接処理されるためのオブジェクトコード形式で、または解釈可能なスクリプト、またはオンデマンドで解釈されるか、または事前にコンパイルされる独立したソースコードモジュールのコレクションを含む他の形式で記憶され得る。命令５２１は、本開示の態様と一致するシステム１００を実施するための命令を含み得る。システム１００は、プロセッサ５１３を使用して、かつ／またはサーバコンピューティングデバイス５１５から遠隔に配置された他のプロセッサを使用して実行され得る。

【0086】

データ５２３は、命令５２１に従って、プロセッサ５１３によって検索され、記憶され、または変更され得る。データ５２３は、複数の異なるフィールドおよびレコードを有するテーブルとして、またはＪＳＯＮ、ＹＡＭＬ、ｐｒｏｔｏ、またはＸＭＬドキュメントとして、コンピュータレジスタ、リレーショナルまたは非リレーショナルデータベースに記憶され得る。また、データ５２３は、バイナリ値、ＡＳＣＩＩ、またはＵｎｉｃｏｄｅなどのコンピュータ可読形式でフォーマットすることもできるが、これらに限定されない。さらに、データ５２３は、数字、記述テキスト、専有コード、ポインタ、他のネットワークロケーションを含む他のメモリに記憶されたデータへの参照、または関連データを計算する機能によって使用される情報など、関連情報を特定するのに十分な情報を含むことができる。

【0087】

ユーザコンピューティングデバイス５１２はまた、１つまたは複数のプロセッサ５１６、メモリ５１７、命令５１８、およびデータ５１９を備える、サーバコンピューティングデバイス５１５のように構成され得る。ユーザコンピューティングデバイス５１２はまた、ユーザ出力５２６、およびユーザ入力５２４も含むことができる。ユーザ入力５２４は、キーボード、マウス、機械的アクチュエータ、ソフトアクチュエータ、タッチスクリーン、マイクロフォン、およびセンサなど、ユーザからの入力を受信するための任意の適切な機構または技術を含み得る。

【0088】

サーバコンピューティングデバイス５１５は、データをユーザコンピューティングデバイス５１２に送信するように構成され得、ユーザコンピューティングデバイス５１２は、受信されたデータの少なくとも一部を、ユーザ出力５２６の一部として実装されたディスプレイに表示するように構成され得る。ユーザ出力５２６はまた、ユーザコンピューティングデバイス５１２とサーバコンピューティングデバイス５１５との間のインターフェースを表示するために使用することもできる。ユーザ出力５２６は、代替的にまたは追加的に、ユーザコンピューティングデバイス５１２のユーザに非視覚および非可聴情報を提供する、１つまたは複数のスピーカ、トランスデューサ、または他のオーディオ出力、触覚インターフェース、または他の触覚フィードバックを含むことができる。

【0089】

図５は、プロセッサ５１３、５１６およびメモリ５１４、５１７がコンピューティングデバイス５１５、５１２内にあるように図示しているが、プロセッサ５１３、５１６およびメモリ５１４、５１７を含む本明細書で説明される部品は、同じコンピューティングデバイス内ではなく、異なる物理的位置で動作できる、複数のプロセッサおよびメモリを含み得る。例えば、命令５２１、５１８およびデータ５２３、５１９の一部は、取り外し可能なＳＤカードに記憶することができ、他は、読み取り専用コンピュータチップ内に記憶することができる。命令およびデータの一部または全部は、プロセッサ５１３、５１６から物理的に離れた位置に記憶することができるが、それでもプロセッサ５１３、５１６によってアクセス可能である。同様に、プロセッサ５１３、５１６は、同時動作および／または逐次動作を実行することができるプロセッサの集合を含むことができる。コンピューティングデバイス５１５、５１２は各々、タイミング情報を提供する１つまたは複数の内部クロックを含むことができ、これは、コンピューティングデバイス５１５、５１２によって実行される動作およびプログラムの時間測定に使用することができる。

【0090】

サーバコンピューティングデバイス５１５は、ユーザコンピューティングデバイス５１２からデータを処理する要求を受信するように構成され得る。例えば、環境５００は、プラットフォームサービスを公開する様々なユーザインターフェースおよび／またはＡＰＩを介して、ユーザに様々なサービスを提供するように構成されたコンピューティングプラットフォームの一部であり得る。

【0091】

デバイス５１２、５１５は、ネットワーク５６０を介した直接および間接通信が可能であり得る。デバイス５１５、５１２は、情報を送受信するための開始接続を受け入れることができるリスニングソケットをセットアップすることができる。ネットワーク５６０自体は、インターネット、ワールドワイドウェブ、イントラネット、仮想プライベートネットワーク、ワイドエリアネットワーク、ローカルネットワーク、および１つまたは複数の企業独自の通信プロトコルを使用するプライベートネットワークを含む、様々な構成およびプロトコルを含むことができる。ネットワーク５６０は、様々な短距離および長距離接続をサポートすることができる。短距離および長距離接続は、２．４０２ＧＨｚ～２．４８０ＧＨｚ（一般にＢｌｕｅｔｏｏｔｈ（登録商標）規格に関連する）、２．４ＧＨｚおよび５ＧＨｚ（一般にＷｉ－Ｆｉ（登録商標）通信プロトコルに関連する）、またはワイヤレスブロードバンド通信用のＬＴＥ（登録商標）規格などの様々な通信規格などの異なる帯域幅で行うことができる。ネットワーク５６０は、追加的または代替的に、いくつかのタイプのイーサネット（登録商標）接続を含む、デバイス５１２、５１５間の有線接続もサポートすることができる。

【0092】

図５には、単一のサーバコンピューティングデバイス５１５およびユーザコンピューティングデバイス５１２が示されているが、本開示の態様は、逐次処理または並列処理のためのパラダイム、または複数のデバイスの分散ネットワーク上を含む、コンピューティングデバイスの様々な異なる構成および数量に従って実装され得ることが理解される。いくつかの実装では、本開示の態様は、単一のデバイス上で、およびそれらの任意の組合せで実行され得る。

【0093】

本開示の態様は、デジタル回路、コンピュータ読み取り可能な記憶媒体、１つまたは複数のコンピュータプログラム、または前述の１つまたは複数の組合せで実装することができる。コンピュータ可読記憶媒体は、例えば、クラウドコンピューティングプラットフォームによって実行可能であり、有形記憶装置に記憶される１つまたは複数の命令として、非一時的であり得る。

【0094】

本明細書では、「～ように構成される」という語句は、コンピュータシステム、ハードウェア、またはコンピュータプログラム、エンジン、またはモジュールの一部に関連する異なる文脈で使用される。システムが１つまたは複数の動作を実行するように構成されていると言われる場合、これは、動作時にシステムに１つまたは複数の動作を実行させる適切なソフトウェア、ファームウェア、および／またはハードウェアがシステムにインストールされていることを意味する。あるハードウェアが１つまたは複数の動作を実行するように構成されていると言われる場合、これは、ハードウェアが、動作時に、入力を受け取り、入力に従って、１つまたは複数の動作に対応する出力を生成する１つまたは複数の回路を含むことを意味する。コンピュータプログラム、エンジン、またはモジュールが、１つまたは複数の動作を実行するように構成されていると言われる場合、これは、コンピュータプログラムが１つまたは複数のプログラム命令を含み、１つまたは複数のコンピュータによって実行されると、１つまたは複数のコンピュータに１つまたは複数の動作を実行させることを意味する。

【0095】

特に断らない限り、前述の代替例は相互に排他的なものではなく、独自の利点を達成するために様々な組合せで実施することができる。特許請求の範囲によって定義された主題から逸脱することなく、上述した特徴のこれらおよび他の変形例および組合せを利用することができるので、前述の実施形態の説明は、特許請求の範囲によって定義された主題を限定するためではなく、例示のために取られるべきである。加えて、本明細書に記載された実施例の提供、ならびに「～のような」、「～を含む」などのように表現された句は、特許請求の範囲の主題を特定の実施例に限定するものとして解釈されるべきではなく、むしろ、実施例は、多くの可能な実装形態のうちの１つのみを例示することを意図している。さらに、異なる図面における同じ参照番号は、同じまたは類似の要素を識別することができる。

【図1】