(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-19
(54)【発明の名称】表示基板及びその駆動方法、表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20241112BHJP
G09G 3/20 20060101ALI20241112BHJP
G09G 3/30 20060101ALI20241112BHJP
【FI】
G09G3/3233
G09G3/20 624B
G09G3/20 624D
G09G3/30 K
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023579655
(86)(22)【出願日】2021-11-24
(85)【翻訳文提出日】2024-01-25
(86)【国際出願番号】 CN2021132874
(87)【国際公開番号】W WO2023092346
(87)【国際公開日】2023-06-01
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】BOE TECHNOLOGY GROUP CO.,LTD.
【住所又は居所原語表記】No.10 Jiuxianqiao Rd.,Chaoyang District,Beijing 100015,CHINA
(74)【代理人】
【識別番号】100103894
【氏名又は名称】家入 健
(72)【発明者】
【氏名】シャオ リー
(72)【発明者】
【氏名】ハン シェンウー
(72)【発明者】
【氏名】リュウ ドンニ
(72)【発明者】
【氏名】ジェン ハオリャン
(72)【発明者】
【氏名】シュアン ミンファ
(72)【発明者】
【氏名】ザオ ジァオ
(72)【発明者】
【氏名】チェン リャン
(72)【発明者】
【氏名】ツイ シァオロン
【テーマコード(参考)】
5C080
5C380
【Fターム(参考)】
5C080AA06
5C080AA07
5C080BB05
5C080CC03
5C080DD05
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK02
5C080KK07
5C080KK43
5C080KK47
5C080KK49
5C380AA01
5C380AA03
5C380AB06
5C380AB34
5C380AB36
5C380AC02
5C380AC07
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5C380AC12
5C380BA24
5C380BA36
5C380BB02
5C380BB15
5C380CC03
5C380CC26
5C380CC33
5C380CC39
5C380CD019
5C380DA02
5C380DA06
5C380DA07
(57)【要約】
表示基板(100)は、第1方向(Y)に延在する複数のデータ線(DL)と、複数のサブ画素(2)と、を備える。サブ画素(2)は、画素駆動回路(21)と発光素子(22)とを含む。画素駆動回路(21)は、電流制御回路(211)、及び電流制御回路(211)と発光素子(22)とに電気的に接続された持続時間制御回路(212)を含む。電流制御回路(211)は、発光素子(22)の発光を駆動するために、駆動信号を生成するように構成される。持続時間制御回路(212)は、電流制御回路(211)と発光素子(22)との導通の持続時間を制御するために、持続時間制御信号を生成するように構成される。電流制御回路(211)と持続時間制御回路(212)は、同一のデータ線に電気的に接続される。
【選択図】
図5
【特許請求の範囲】
【請求項1】
第1方向に延在する複数のデータ線と、
画素駆動回路と発光素子とを含む複数のサブ画素と、を備え、
前記画素駆動回路は、電流制御回路、及び前記電流制御回路と前記発光素子とに電気的に接続された持続時間制御回路を含み、前記電流制御回路は、前記発光素子の発光を駆動するために、駆動信号を生成するように構成され、前記持続時間制御回路は、前記電流制御回路と前記発光素子との導通の持続時間を制御するために、持続時間制御信号を生成するように構成され、
前記電流制御回路と前記持続時間制御回路は、同一のデータ線に電気的に接続される、
表示基板。
【請求項2】
前記複数のサブ画素は、第2方向に沿って複数列に配列され、同一のデータ線は、少なくとも1列のサブ画素に電気的に接続される、
請求項1に記載の表示基板。
【請求項3】
任意の隣接する2つのデータ線の間には、少なくとも1列のサブ画素が配置される、
請求項2に記載の表示基板。
【請求項4】
前記複数のデータ線に電気的に接続される多出力選択回路と、
前記多出力選択回路に電気的に接続される複数のデータ伝送線と、
前記多出力選択回路に電気的に接続される複数の選択信号線と、をさらに備え、
前記多出力選択回路は、前記複数の選択信号線により伝送される選択信号の制御下で、前記複数のデータ伝送線により伝送されるデータ信号をタイムシェアリングで前記複数のデータ線に伝送するように構成される、
請求項2又は3に記載の表示基板。
【請求項5】
前記複数のデータ線は、少なくとも、複数の第1データ線、複数の第2データ線、および複数の第3データ線を含み、
前記複数のデータ伝送線は、少なくとも、複数の第1データ伝送線、複数の第2データ伝送線、および複数の第3データ伝送線を含み、
前記多出力選択回路は、選択信号線、第1データ線、第2データ線、および第3データ線に電気的に接続される複数の選択トランジスタ群を含み、
第1データ伝送線は、少なくとも2つの選択トランジスタ群に電気的に接続され、前記少なくとも2つの選択トランジスタ群を介して対応する第1データ線に電気的に接続され、
第2データ伝送線は、前記少なくとも2つの選択トランジスタ群に電気的に接続され、前記少なくとも2つの選択トランジスタ群を介して対応する第2データ線に電気的に接続され、
第3データ伝送線は、前記少なくとも2つの選択トランジスタ群に電気的に接続され、前記少なくとも2つの選択トランジスタ群を介して対応する第3データ線に電気的に接続される、
請求項4に記載の表示基板。
【請求項6】
前記第1データ伝送線、前記第2データ伝送線、および前記第3データ伝送線は周期的に配置され、
および/または、
前記第1データ線、前記第2データ線、および前記第3データ線は周期的に配置される、
請求項5に記載の表示基板。
【請求項7】
前記選択トランジスタ群は、少なくとも、第1選択トランジスタ、第2選択トランジスタ、および第3選択トランジスタを含み、
前記第1選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第1選択トランジスタの第1電極は前記第1データ伝送線に電気的に接続され、前記第1選択トランジスタの第2電極は前記第1データ線に電気的に接続され、
前記第2選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第2選択トランジスタの第1電極は前記第2データ伝送線に電気的に接続され、前記第2選択トランジスタの第2電極は前記第2データ線に電気的に接続され、
前記第3選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第3選択トランジスタの第1電極は前記第3データ伝送線に電気的に接続され、前記第3選択トランジスタの第2電極は前記第3データ線に電気的に接続される、
請求項5又は6に記載の表示基板。
【請求項8】
同一のデータ線は1列のサブ画素に電気的に接続される、
請求項4~7のいずれかに記載の表示基板。
【請求項9】
同一のデータ線は、少なくとも2列のサブ画素に電気的に接続され、
前記表示基板は、第2方向に延在する複数のゲート線をさらに備え、1つのサブ画素は1つのゲート線に電気的に接続され、
前記複数のサブ画素は、前記第1方向に沿って複数行に配列され、1行のサブ画素は、少なくとも2つのゲート線に電気的に接続され、
前記少なくとも2つのゲート線は、前記1行のサブ画素行がタイムシェアリングで前記データ線により伝送されたデータ信号を受信することを制御するために、対応するサブ画素に走査信号をそれぞれ伝送するように構成される、
請求項2又は3に記載の表示基板。
【請求項10】
同一のデータ線に電気的に接続されるサブ画素の列数は、同一行のサブ画素に電気的に接続されるゲート線の数と等しい、
請求項9に記載の表示基板。
【請求項11】
前記少なくとも2つのゲート線は、前記1行のサブ画素の対向する両側にそれぞれ配置される、
請求項9又は10に記載の表示基板。
【請求項12】
同一行のサブ画素において、任意の隣接する2つのサブ画素はそれぞれ異なるゲート線に電気的に接続される、
請求項9~11のいずれかに記載の表示基板。
【請求項13】
一方側に前記複数のデータ線と前記複数のサブ画素が配置されるベースと、
前記ベースの縁に設けられる複数の接続配線であって、接続配線の一方端は少なくとも1つの前記データ線に電気的に接続され、前記接続配線の他方端は前記ベースの他方側に延在する複数の接続配線と、をさらに備え、
前記表示基板が多出力選択回路と複数のデータ伝送線をさらに備える場合には、前記接続配線の一端はデータ伝送線に電気的に接続され、多出力選択線を介して複数のデータ線に電気的に接続される、
請求項2~12のいずれかに記載の表示基板。
【請求項14】
前記電流制御回路は、少なくとも、走査信号端子、データ信号端子、第1イネーブル信号端子、第1電圧信号端子、および第1ノードに電気的に接続され、前記電流制御回路は、前記走査信号端子で受信される走査信号、前記データ信号端子で受信されるデータ信号、前記第1イネーブル信号端子で受信される第1イネーブル信号、および前記第1電圧信号端子で受信される第1電圧信号に応答して、駆動信号を生成するように構成され、
前記持続時間制御回路は、少なくとも、前記データ信号端子、第1リセット信号端子、第2リセット信号端子、前記第1イネーブル信号端子、第2イネーブル信号端子、前記第1ノード、および前記発光素子に電気的に接続され、前記持続時間制御回路は、前記データ信号及び前記第1リセット信号端子で受信される第1リセット信号に応答して、前記第2イネーブル信号端子で受信される第2イネーブル信号に基づいて前記第1ノードと前記発光素子との導通の持続時間を制御するように構成され、あるいは、前記データ信号と前記第2リセット信号端子で受信される第2リセット信号に応答して、前記第1イネーブル信号に基づいて前記第1ノードと前記発光素子との導通の持続時間を制御するように構成され、
前記電流制御回路及び前記持続時間制御回路は、いずれも、前記データ信号端子を介して前記データ線に電気的に接続される、
請求項1~13のいずれかに記載の表示基板。
【請求項15】
前記第1リセット信号のアクティブレベル期間と第2リセット信号のアクティブレベル期間とは、重なり合わなく、
前記データ信号において、前記第1リセット信号のアクティブレベルに対応するレベル、及び前記第2リセット信号のアクティブレベルに対応するレベルのうちの一方は、アクティブレベルである、
請求項14に記載の表示基板。
【請求項16】
前記駆動信号を生成する段階では、前記データ信号のレベルがアクティブレベルになる期間は、前記走査信号のレベルがアクティブレベルになる期間よりも早い、
請求項14又は15に記載の表示基板。
【請求項17】
前記持続時間制御回路は、
少なくとも、前記データ信号端子、前記第1リセット信号端子、前記第2イネーブル信号端子、および第2ノードに電気的に接続される第1制御サブ回路であって、前記データ信号および前記第1リセット信号に応答して、前記第2イネーブル信号を前記第2ノードに伝送するように構成される第1制御サブ回路と、
少なくとも、前記データ信号端子、前記第2リセット信号端子、前記第1イネーブル信号端子、および前記第2ノードに電気的に接続される第2制御サブ回路であって、前記データ信号および第2リセット情報に応答して、前記第1イネーブル信号を前記第2ノードに伝送するように構成される第2制御サブ回路と、
前記第1ノード、前記第2ノード、および前記発光素子に電気的に接続される第3制御サブ回路であって、前記第2ノードからの信号の制御下で、前記第1ノードと発光装置との導通の持続時間を制御するように構成される第3制御サブ回路と、を含む、
請求項14~16のいずれかに記載の表示基板。
【請求項18】
前記第1制御サブ回路は、第1トランジスタ、第2トランジスタ、および第1コンデンサーを含み、
前記第1トランジスタの制御電極は前記第1リセット信号端子に電気的に接続され、前記第1トランジスタの第1電極は前記データ信号端子に電気的に接続され、前記第1トランジスタの第2電極は第3ノードに電気的に接続され、
前記第2トランジスタの制御電極は前記第3ノードに電気的に接続され、前記第2トランジスタの第1電極は前記第2イネーブル信号端子に電気的に接続され、前記第2トランジスタの第2電極は前記第2ノードに電気的に接続され、
前記第1コンデンサーの第1電極は初期信号端子に電気的に接続され、前記第1コンデンサーの第2電極は前記第3ノードに電気的に接続され、
前記第2制御サブ回路は、第3トランジスタ、第4トランジスタ、および第2コンデンサーを含み、
前記第3トランジスタの制御電極は前記第2リセット信号端子に電気的に接続され、前記第3トランジスタの第1電極は前記データ信号端子に電気的に接続され、第3ダイオードの第2電極は第4ノードに電気的に接続され、
前記第4トランジスタの制御電極は前記第4ノードに電気的に接続され、前記第4トランジスタの第1電極は前記第1イネーブル信号端子に電気的に接続され、前記第4トランジスタの第2電極は前記第2ノードに電気的に接続され、
前記第2コンデンサーの第1電極は前記初期信号端子に電気的に接続され、前記第2コンデンサーの第2電極は前記第4ノードに電気的に接続され、
前記第3制御サブ回路は、第5トランジスタを含み、
前記第5トランジスタの制御電極は前記第2ノードに電気的に接続され、前記第5トランジスタの第1電極は前記第1ノードに電気的に接続され、前記第5トランジスタの第2電極は前記発光素子に電気的に接続される、
請求項17に記載の表示基板。
【請求項19】
前記電流制御回路は、
前記走査信号端子、前記データ信号端子、および第5ノードに電気的に接続されるデータ書込みサブ回路であって、前記走査信号の制御下で、前記データ信号を前記第5ノードに伝送するように構成されるデータ書込サブ回路と、
少なくとも、前記第1ノード、前記第5ノード、および第6ノードに電気的に接続される駆動サブ回路であって、前記第6ノードの電圧の制御下で、前記第5ノードからの信号を前記第1ノードに伝送するように構成される駆動サブ回路と、
前記走査信号端子、前記第1ノード、前記第6ノードに電気的に接続される補償サブ回路であって、前記駆動サブ回路に対して閾値電圧を補償するために、前記走査信号の制御下で、前記第1ノードからの信号を前記第6ノードに送信するように構成される補償サブ回路と、
前記第1イネーブル信号端子、前記第1電圧信号端子及び前記第5ノードに電気的に接続される発光制御サブ回路であって、前記第1イネーブル信号の制御下で、前記第1電圧信号を前記第5ノードに伝送するように構成される発光制御サブ回路と、を含む、
請求項14~18のいずれかに記載の表示基板。
【請求項20】
前記データ書込みサブ回路は、第6トランジスタを含み、
前記第6トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第6トランジスタの第1電極は前記データ信号端子に電気的に接続され、前記第6トランジスタの第2電極は前記第5ノードに電気的に接続され、
前記駆動サブ回路は、第7トランジスタと第3コンデンサーとを含み、
前記第7トランジスタの制御電極は前記第6ノードに電気的に接続され、前記第7トランジスタの第1電極は前記第5ノードに電気的に接続され、前記第7トランジスタの第2電極は前記第1ノードに電気的に接続され、
前記第3コンデンサーの第1電極は前記第6ノードに電気的に接続され、前記第3コンデンサーの第2電極は前記第1電圧信号端子に電気的に接続され、
前記補償サブ回路は、第8トランジスタを含み、
前記第8トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第8トランジスタの第1電極は前記第1ノードに電気的に接続され、前記第8トランジスタの第2電極は前記第6ノードに電気的に接続され、
前記発光制御サブ回路は、第9トランジスタを含み、
前記第9トランジスタの制御電極は前記第1イネーブル信号端子に電気的に接続され、前記第9トランジスタの第1電極は前記第1電圧信号端子に電気的に接続され、前記第9トランジスタの第2電極は前記第5ノードに電気的に接続される、
請求項19に記載の表示基板。
【請求項21】
前記電流制御回路は、リセットサブ回路をさらに含み、
前記リセットサブ回路は、前記第1リセット信号端子、初期信号端子、前記第6ノード、及び前記発光素子に電気的に接続され、前記リセットサブ回路は、前記第1リセット信号に応答して、前記初期信号端子で受信される初期信号を前記第6ノード及び前記発光素子に伝送するように構成される、
請求項19又は20に記載の表示基板。
【請求項22】
前記リセットサブ回路は、第10トランジスタと第11トランジスタを含み、
前記第10トランジスタの制御電極は前記第1リセット信号端子に電気的に接続され、前記第10トランジスタの第1電極は前記初期信号端子に電気的に接続され、前記第10トランジスタの第2電極は前記第6ノードに電気的に接続され、
前記第11トランジスタの制御電極は前記第1リセット信号端子に電気的に接続され、前記第11トランジスタの第1電極は前記初期信号端子に電気的に接続され、前記第11トランジスタの第2電極は前記発光素子に電気的に接続される、
請求項21に記載の表示基板。
【請求項23】
請求項1~22のいずれかに記載の表示基板を駆動するために用いられる駆動方法であって、
データ信号を前記表示基板の複数のデータ線に伝送し、同一のサブ画素の電流制御回路と持続時間制御回路によってデータ信号を同時に受信することを備える、
表示基板の駆動方法。
【請求項24】
前記電流制御回路は、データ書込みサブ回路、駆動サブ回路、補償サブ回路、及び発光制御サブ回路を含み、前記持続時間制御回路は、第1制御サブ回路、第2制御サブ回路、および第3制御サブ回路を含み、
1つのフレームの表示段階では、前記駆動方法は、第1段階、第2段階、第3段階、および第4段階をさらに備え、
前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル以上である場合には、
前記第1段階で、第1リセット信号端子で受信される第1リセット信号及び前記データ信号に応答して、前記第1制御サブ回路を遮断し、
前記第2段階で、第2リセット信号端子で受信される第2リセット信号及び前記データ信号に応答して、前記第2制御サブ回路を導通し、第1イネーブル信号端子で受信される第1イネーブル信号を第2ノードに伝送し、
前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル未満である場合には、
前記第1段階で、前記第1リセット信号と前記データ信号に応答して、前記第1制御サブ回路を導通し、第2イネーブル信号端子で受信される第2イネーブル信号を前記第2ノードに伝送し、
前記第2段階で、前記第2リセット信号及び前記データ信号に応答して、前記第2制御サブ回路を遮断し、
前記第3段階では、走査信号端子で受信される走査信号に応じて、前記データ書込みサブ回路と前記補償サブ回路を導通し、第5ノード、前記駆動サブ回路、第1ノード及び前記補償サブ回路を順次に介して前記データ信号を第6ノードに伝送し、前記駆動サブ回路に対して閾値電圧を補償し、
前記第4段階で、前記第1イネーブル信号に応答して、前記発光制御サブ回路を導通し、前記第5ノードと前記駆動サブ回路を順次に介して第1電圧信号端子で受信される第1電圧信号を前記第1ノードに伝送する、
請求項23に記載の駆動方法。
【請求項25】
データ線は前記データ信号を記憶するように構成され、
前記走査信号端子は、前記第3段階で、前記データ線が前記データ信号を記憶した後、前記データ書込みサブ回路と前記補償サブ回路の導通を制御するために、前記走査信号を伝送するように構成される、
請求項24に記載の駆動方法。
【請求項26】
請求項1~22のいずれかに記載の表示基板を少なくとも1つ備える、
表示装置。
【請求項27】
前記表示基板は、ベースと、前記ベースの縁に設けられる複数の接続配線とを備え、前記複数の接続配線の一方端は前記ベースの一方側に位置し、前記複数の接続配線の他方端は前記ベースの他方側に延在し、
前記表示装置は、前記ベースの他方側に設ける駆動チップをさらに備え、
前記駆動チップは、前記複数の接続配線の他方端に電気的に接続される、
請求項26に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は表示技術の分野に関し、特に、表示基板及びその駆動方法、表示装置に関する。
【背景技術】
【0002】
ディスプレイ市場が現在で勢いよく発展しており、ノートパソコン、スマートフォン、テレビ、タブレット、スマートウォッチ、フィットネスリストバンドなど多くのディスプレイ製品に対する消費者の要求が高まるにつれ、将来的にはより多くの新しいディスプレイ製品が登場するだろう。
【発明の概要】
【課題を解決するための手段】
【0003】
一態様では、表示基板が提供される。前記表示基板は、第1方向に延在する複数のデータ線と、複数のサブ画素と、を備える。サブ画素は、画素駆動回路と発光素子とを含む。前記画素駆動回路は、電流制御回路、及び前記電流制御回路と前記発光素子とに電気的に接続された持続時間制御回路を含む。前記電流制御回路は、前記発光素子の発光を駆動するために、駆動信号を生成するように構成される。前記持続時間制御回路は、前記電流制御回路と前記発光素子との導通の持続時間を制御するために、持続時間制御信号を生成するように構成される。前記電流制御回路と前記持続時間制御回路は、同一のデータ線に電気的に接続される。
【0004】
いくつかの実施例では、前記複数のサブ画素は、第2方向に沿って複数列に配列される。同一のデータ線は、少なくとも1列のサブ画素に電気的に接続される。
【0005】
いくつかの実施例では、任意の隣接する2つのデータ線の間には、少なくとも1列のサブ画素が配置される。
【0006】
いくつかの実施例では、前記表示基板は、前記複数のデータ線に電気的に接続される多出力選択回路と、前記多出力選択回路に電気的に接続される複数のデータ伝送線と、前記多出力選択回路に電気的に接続される複数の選択信号線と、をさらに備える。前記多出力選択回路は、前記複数の選択信号線により伝送される選択信号の制御下で、前記複数のデータ伝送線により伝送されるデータ信号をタイムシェアリングで前記複数のデータ線に伝送するように構成される。
【0007】
いくつかの実施例では、前記複数のデータ線は、少なくとも、複数の第1データ線、複数の第2データ線、および複数の第3データ線を含む。前記複数のデータ伝送線は、少なくとも、複数の第1データ伝送線、複数の第2データ伝送線、および複数の第3データ伝送線を含む。前記多出力選択回路は、選択信号線、第1データ線、第2データ線、および第3データ線に電気的に接続される複数の選択トランジスタ群を含む。第1データ伝送線は、少なくとも2つの選択トランジスタ群に電気的に接続され、前記少なくとも2つの選択トランジスタ群を介して対応する第1データ線に電気的に接続される。第2データ伝送線は、前記少なくとも2つの選択トランジスタ群に電気的に接続され、前記少なくとも2つの選択トランジスタ群を介して対応する第2データ線に電気的に接続される。第3データ伝送線は、前記少なくとも2つの選択トランジスタ群に電気的に接続され、前記少なくとも2つの選択トランジスタ群を介して対応する第3データ線に電気的に接続される。
【0008】
いくつかの実施例では、前記第1データ伝送線、前記第2データ伝送線、および前記第3データ伝送線は周期的に配置され、および/または、前記第1データ線、前記第2データ線、および前記第3データ線は周期的に配置される。
【0009】
いくつかの実施例では、前記選択トランジスタ群は、少なくとも、第1選択トランジスタ、第2選択トランジスタ、および第3選択トランジスタを含む。前記第1選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第1選択トランジスタの第1電極は前記第1データ伝送線に電気的に接続され、前記第1選択トランジスタの第2電極は前記第1データ線に電気的に接続される。前記第2選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第2選択トランジスタの第1電極は前記第2データ伝送線に電気的に接続され、前記第2選択トランジスタの第2電極は前記第2データ線に電気的に接続される。前記第3選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第3選択トランジスタの第1電極は前記第3データ伝送線に電気的に接続され、前記第3選択トランジスタの第2電極は前記第3データ線に電気的に接続される。
【0010】
いくつかの実施例では、同一のデータ線は1列のサブ画素に電気的に接続される。
【0011】
いくつかの実施例では、同一のデータ線は、少なくとも2列のサブ画素に電気的に接続される。前記表示基板は、第1方向に延在する複数のゲート線をさらに備える。1つのサブ画素は1つのゲート線に電気的に接続される。前記複数のサブ画素は、前記第2方向に沿って複数行に配列される。1行のサブ画素は、少なくとも2つのゲート線に電気的に接続される。前記少なくとも2つのゲート線は、前記1行のサブ画素行がタイムシェアリングで前記データ線により伝送されたデータ信号を受信することを制御するために、対応するサブ画素に走査信号をそれぞれ伝送するように構成される。
【0012】
いくつかの実施例では、同一のデータ線に電気的に接続されるサブ画素の列数は、同一行のサブ画素に電気的に接続されるゲート線の数と等しい。
【0013】
いくつかの実施例では、前記少なくとも2つのゲート線は、前記1行のサブ画素の対向する両側にそれぞれ配置される。
【0014】
いくつかの実施例では、同一行のサブ画素において、任意の隣接する2つのサブ画素はそれぞれ異なるゲート線に電気的に接続される。
【0015】
いくつかの実施例では、前記表示基板は、一方側に前記複数のデータ線と前記複数のサブ画素が配置されるベースと、前記ベースの縁に設けられる複数の接続配線とをさらに備える。接続配線の一方端は少なくとも1つの前記データ線に電気的に接続され、前記接続配線の他方端は前記ベースの他方側に延在する。前記表示基板が多出力選択回路と複数のデータ伝送線をさらに備える場合には、前記接続配線の一端はデータ伝送線に電気的に接続され、前記多出力選択線を介して複数のデータ線に電気的に接続される。
【0016】
いくつかの実施例では、前記電流制御回路は、少なくとも、走査信号端子、データ信号端子、第1イネーブル信号端子、第1電圧信号端子、および第1ノードに電気的に接続される。前記電流制御回路は、前記走査信号端子で受信される走査信号、前記データ信号端子で受信されるデータ信号、前記第1イネーブル信号端子で受信される第1イネーブル信号、および前記第1電圧信号端子で受信される第1電圧信号に応答して、駆動信号を生成するように構成される。前記持続時間制御回路は、少なくとも、前記データ信号端子、第1リセット信号端子、第2リセット信号端子、前記第1イネーブル信号端子、第2イネーブル信号端子、前記第1ノード、および前記発光素子に電気的に接続される。前記持続時間制御回路は、前記データ信号及び前記第1リセット信号端子で受信される第1リセット信号に応答して、前記第2イネーブル信号端子で受信される第2イネーブル信号に基づいて前記第1ノードと前記発光素子との導通の持続時間を制御するように構成され、あるいは、前記データ信号と前記第2リセット信号端子で受信される第2リセット信号に応答して、前記第1イネーブルメント信号に基づいて前記第1ノードと前記発光素子との導通の持続時間を制御するように構成される。前記電流制御回路及び前記持続時間制御回路は、いずれも、前記データ信号端子を介して前記データ線に電気的に接続される。
【0017】
いくつかの実施例では、前記第1リセット信号のアクティブレベル期間と第2リセット信号のアクティブレベル期間とは、重なり合わない。前記データ信号において、前記第1リセット信号のアクティブレベルに対応するレベル、及び前記第2リセット信号のアクティブレベルに対応するレベルのうちの一方は、アクティブレベルである。
【0018】
いくつかの実施例では、前記駆動信号を生成する段階では、前記データ信号のレベルがアクティブレベルになる期間は、前記走査信号のレベルがアクティブレベルになる期間よりも早い。
【0019】
いくつかの実施例では、前記持続時間制御回路は、第1制御サブ回路、第2制御サブ回路、および第3制御サブ回路を含む。第1制御サブ回路は、少なくとも、前記データ信号端子、前記第1リセット信号端子、前記第2イネーブル信号端子、および第2ノードに電気的に接続される。前記第1制御サブ回路は、前記データ信号および前記第1リセット信号に応答して、前記第2イネーブル信号を前記第2ノードに伝送するように構成される。第2制御サブ回路は、少なくとも、前記データ信号端子、前記第2リセット信号端子、前記第1イネーブル信号端子、および前記第2ノードに電気的に接続される。前記第2制御サブ回路は、前記データ信号および前記第2リセット情報に応答して、前記第1イネーブル信号を前記第2ノードに伝送するように構成される。第3制御サブ回路は、前記第1ノード、前記第2ノード、および前記発光素子に電気的に接続される。前記第3制御サブ回路は、前記第2ノードからの信号の制御下で、前記第1ノードと前記発光装置との導通の持続時間を制御するように構成される。
【0020】
いくつかの実施例では、前記第1制御サブ回路は、第1トランジスタ、第2トランジスタ、および第1コンデンサーを含む。前記第1トランジスタの制御電極は前記第1リセット信号端子に電気的に接続され、前記第1トランジスタの第1電極は前記データ信号端子に電気的に接続され、前記第1トランジスタの第2電極は第3ノードに電気的に接続される。前記第2トランジスタの制御電極は前記第3ノードに電気的に接続され、前記第2トランジスタの第1電極は前記第2イネーブル信号端子に電気的に接続され、前記第2トランジスタの第2電極は前記第2ノードに電気的に接続される。前記第1コンデンサーの第1電極は初期信号端子に電気的に接続され、前記第1コンデンサーの第2電極は前記第3ノードに電気的に接続される。前記第2制御サブ回路は、第3トランジスタ、第4トランジスタ、および第2コンデンサーを含む。前記第3トランジスタの制御電極は前記第2リセット信号端子に電気的に接続され、前記第3トランジスタの第1電極は前記データ信号端子に電気的に接続され、前記第3ダイオードの第2電極は第4ノードに電気的に接続される。前記第4トランジスタの制御電極は前記第4ノードに電気的に接続され、前記第4トランジスタの第1電極は前記第1イネーブル信号端子に電気的に接続され、前記第4トランジスタの第2電極は前記第2ノードに電気的に接続される。前記第2コンデンサーの第1電極は前記初期信号端子に電気的に接続され、前記第2コンデンサーの第2電極は前記第4ノードに電気的に接続される。前記第3制御サブ回路は、第5トランジスタを含む。前記第5トランジスタの制御電極は前記第2ノードに電気的に接続され、前記第5トランジスタの第1電極は前記第1ノードに電気的に接続され、前記第5トランジスタの第2電極は前記発光素子に電気的に接続される。
【0021】
いくつかの実施例では、前記電流制御回路は、データ書込みサブ回路、駆動サブ回路、補償サブ回路、及び発光制御サブ回路を含む。データ書込サブ回路は、前記走査信号端子、前記データ信号端子、および第5ノードに電気的に接続される。前記データ書込サブ回路は、前記走査信号の制御下で、前記データ信号を前記第5ノードに伝送するように構成される。前記駆動サブ回路は、少なくとも、前記第1ノード、前記第5ノード、および第6ノードに電気的に接続される。前記駆動サブ回路は、前記第6ノードの電圧の制御下で、前記第5ノードからの信号を前記第1ノードに伝送するように構成される。補償サブ回路は、前記走査信号端子、前記第1ノード、前記第6ノードに電気的に接続される。前記補償サブ回路は、前記駆動サブ回路に対して閾値電圧を補償するために、前記走査信号の制御下で、前記第1ノードからの信号を前記第6ノードに送信するように構成される。発光制御サブ回路は、前記第1イネーブル信号端子、前記第1電圧信号端子及び前記第5ノードに電気的に接続される。前記発光制御サブ回路は、前記第1イネーブル信号の制御下で、前記第1電圧信号を前記第5ノードに伝送するように構成される。
【0022】
いくつかの実施例では、前記データ書込みサブ回路は、第6トランジスタを含む。前記第6トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第6トランジスタの第1電極は前記第データ信号端子に電気的に接続され、前記第6トランジスタの第2電極は前記第5ノードに電気的に接続される。前記駆動サブ回路は、第7トランジスタと第3コンデンサーとを含む。前記第7トランジスタの制御電極は前記第6ノードに電気的に接続され、前記第7トランジスタの第1電極は前記第5ノードに電気的に接続され、前記第7トランジスタの第2電極は前記第1ノードに電気的に接続される。前記第3コンデンサーの第1電極は前記第6ノードに電気的に接続され、前記第3コンデンサーの第2電極は前記第1電圧信号端子に電気的に接続される。前記補償サブ回路は、第8トランジスタを含む。前記第8トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第8トランジスタの第1電極は前記第1ノードに電気的に接続され、前記第8トランジスタの第2電極は前記第6ノードに電気的に接続される。前記発光制御サブ回路は、第9トランジスタを含む。前記第9トランジスタの制御電極は前記第1イネーブル信号端子に電気的に接続され、前記第9トランジスタの第1電極は前記第1電圧信号端子に電気的に接続され、前記第9トランジスタの第2電極は前記第5ノードに電気的に接続される。
【0023】
いくつかの実施例では、前記電流制御回路は、リセットサブ回路をさらに含む。前記リセットサブ回路は、前記第1リセット信号端子、初期信号端子、前記第6ノード、及び前記発光素子に電気的に接続される。前記リセットサブ回路は、前記第1リセット信号に応答して、前記初期信号端子で受信される初期信号を前記第6ノード及び前記発光素子に伝送するように構成される。
【0024】
いくつかの実施例では、前記リセットサブ回路は、第10トランジスタと第11トランジスタを含む。前記第10トランジスタの制御電極は前記第1リセット信号端子に電気的に接続され、前記第10トランジスタの第1電極は前記初期信号端子に電気的に接続され、前記第10トランジスタの第2電極は前記第6ノードに電気的に接続される。前記第11トランジスタの制御電極は前記第1リセット信号端子に電気的に接続され、前記第11トランジスタの第1電極は前記初期信号端子に電気的に接続され、前記第11トランジスタの第2電極は前記発光素子に電気的に接続される。
【0025】
別の態様では、表示基板の駆動方法が提供される。前記駆動方法は、上記実施例のいずれかの表示基板を駆動するために用いられる。前記駆動方法は、データ信号を前記表示基板の複数のデータ線に伝送し、同一のサブ画素の電流制御回路と持続時間制御回路によってデータ信号を同時に受信することを備える。
【0026】
いくつかの実施例では、前記電流制御回路は、データ書込みサブ回路、駆動サブ回路、補償サブ回路、及び発光制御サブ回路を含む。前記持続時間制御回路は、第1制御サブ回路、第2制御サブ回路、および第3制御サブ回路を含む。1つのフレームの表示段階では、前記駆動方法は、第1段階、第2段階、第3段階、および第4段階をさらに備える。前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル以上である場合には、前記第1段階で、第1リセット信号端子で受信される第1リセット信号及び前記データ信号に応答して、前記第1制御サブ回路を遮断し、前記第2段階で、第2リセット信号端子で受信される第2リセット信号及び前記データ信号に応答して、前記第2制御サブ回路を導通し、第1イネーブル信号端子で受信される第1イネーブル信号を第2ノードに伝送する。前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル未満である場合には、前記第1段階で、前記第1リセット信号と前記データ信号に応答して、前記第1制御サブ回路を導通し、第2イネーブル信号端子で受信される第2イネーブル信号を前記第2ノードに伝送し、前記第2段階で、前記第2リセット信号及び前記データ信号に応答して、前記第2制御サブ回路を遮断する。前記第3段階で、走査信号端子で受信される走査信号に応じて、前記データ書込サブ回路と前記補償サブ回路を導通し、第5ノード、前記駆動サブ回路、第1ノード及び前記補償サブ回路を順次に介して前記データ信号を第6ノードに伝送し、前記駆動サブ回路に対して閾値電圧を補償する。前記第4段階で、前記第1イネーブル信号に応答して、前記発光制御サブ回路を導通し、前記第5ノードと前記駆動サブ回路を順次に介して第1電圧信号端子で受信される第1電圧信号を前記第1ノードに伝送する。
【0027】
いくつかの実施例では、データ線は前記データ信号を記憶するように構成される。前記走査信号端子は、前記第3段階で、前記データ線が前記データ信号を記憶した後、前記データ書込みサブ回路と補前記償サブ回路の導通を制御するために、前記走査信号を伝送するように構成される。
【0028】
別の態様では、表示装置が提供される。前記表示装置は、上記実施例のいずれかに記載の表示基板を少なくとも1つ備える。
【0029】
いくつかの実施例では、前記表示基板は、ベースと、前記ベースの縁に設けられる複数の接続配線とを備える。前記複数の接続配線の一方端は前記ベースの一方側に位置し、前記複数の接続配線の他方端は前記ベースの他方側に延在する。前記表示装置は、前記ベースの他方側に設ける駆動チップをさらに備える。前記駆動チップは、前記複数の接続配線の他方端に電気的に接続される。
【図面の簡単な説明】
【0030】
本開示における発明をより明確に説明するために、以下に、本開示のいくつかの実施例で使用される図面を簡単に説明する。明らかに、以下に説明する図面は本開示のいくつかの実施例の図面にすぎず、当業者はこれらの図面に基づいて他の図面を得ることができる。さらに、以下の説明における図面は概略図と見なすことができるが、本開示の実施例に係る製品の実際の寸法、方法の実際のプロセス及び信号の実際のタイミングに限定されない。
【
図2】一実施例に係る、
図1に示す表示基板に対応するタイミングチャートである。
【
図3】一実施例に係る、
図1に示す表示基板に対応する別のタイミングチャートである。
【
図4】一実施例に係る、
図1に示す表示基板に対応するまた別のタイミングチャートである。
【
図5】本開示のいくつかの実施例に係る表示基板の構成図である。
【
図6】本開示のいくつかの実施例に係るサブ画素の構造図である。
【
図7】本開示のいくつかの実施例に係るサブ画素の回路図である。
【
図8】本開示のいくつかの実施例に係るパッドおよび画素駆動回路の分布図である。
【
図9】本開示のいくつかの実施例に係るパッドおよび画素駆動回路の別の分布図である。
【
図10】本開示のいくつかの実施例に係る、
図7に示すサブ画素に対応するタイミングチャートである。
【
図11】本開示のいくつかの実施例に係る、
図7に示すサブ画素に対応するまた別のタイミングチャートである。
【
図12】本開示のいくつかの実施例に係るまた別の表示基板の構成図である。
【
図13】本開示のいくつかの実施例に係る、また別の表示基板の構成図である。
【
図14】本開示のいくつかの実施例に係る、
図13に示す表示基板に対応するタイミングチャートである。
【
図15】本開示のいくつかの実施例に係る、
図13に示す表示基板に対応するまた別のタイミングチャートである。
【
図16】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【
図17】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【
図18】本開示のいくつかの実施例に係る、
図17に示す表示基板に対応するタイミングチャートである。
【
図19】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【
図20】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【
図21】本開示のいくつかの実施例に係る表示装置の構成図である。
【
図22】本開示のいくつかの実施例に係る別の表示装置の構成図である。
【発明を実施するための形態】
【0031】
以下、図面を参照して、本開示の幾つかの実施例を明確かつ完全に説明する。無論、ここに記載された実施例はあくまで本開示の実施例の一部のみであり、全ての実施例ではない。本開示における実施例に基づいて、当業者にとっては想到可能な他のすべての実施例は、本開示の保護範囲に含まれるものとする。
【0032】
文脈において別途指摘されない限り、本明細書及び特許請求の範囲において、用語「含む(comprise)」及びその他の形態、例えば、第三人称の単数形である「含む(comprises)」及び現在分詞の形式である「含む(comprising)」は、開放、包括的な意味、即ち「含むが、これらに限定されない」と解釈されるべきである。明細書の説明において、用語「一実施例(one embodiment)」、「幾つかの実施例(some embodiments)」、「例示的な実施例(exemplary embodiments)」、「例(example)」、「特定例(specifiCexample)」、又は「幾つかの例(some examples)」などは、この実施例又はその例に関連する特定の特徴、構造、材料、又は特性が、本開示の少なくとも1つの実施例又は例に含まれることを示すことが意図される。上記の用語の概略的な表現は、必ずしも同じ実施例又は例を指すとは限らない。さらに、記載された特定の特徴、構造、材料、又は特性は、任意の適切な態様で、任意の1つ又は複数の実施例又は例に含まれ得る。
【0033】
以下において、「第1」、「第2」という用語は、単に目的を説明するためのものであり、相対的な重要性を指示又は暗示するものとして、若しくは指示された技術的特徴の数量を暗示するものと理解されるべきでない。従って、「第1」、「第2」と定義された特徴は、1つ又は複数の当該特徴を明示的又は暗示的に含み得る。本開示の実施例の説明では、特に明記しない限り、「複数」は2つ以上を意味する。
【0034】
幾つかの実施例を説明する際に、「接続」及びそれに由来する表現を使用する場合がある。例えば、幾つかの実施例を説明する際に、2つ又は2つ以上の構成要素が互いに直接的な物理的又は電気的接触を有することを示すように、「接続」という用語を使用する場合がある。
【0035】
「A、B及びCのうちの少なくとも1つ」は、「A、B又はCのうちの少なくとも1つ」と同じ意味を有し、いずれも以下のA、B及びCの組み合わせ:Aのみ、Bのみ、Cのみ、A及びBの組合せ、A及びCの組合せ、B及びCの組合せ、並びにA、B及びCの組合せを含む。
【0036】
「A及び/又はB」は、Aのみ、Bのみ、及びAとBの組合せの3つの組合せを含む。
【0037】
本明細書で使用されるように、文脈に応じて、用語「場合」は、「……時」又は「……際」又は「決定に応答する」又は「検出に応答する」を意味すると任意選択的に解釈される。同様に、文脈に応じて、「……が決定された場合」又は「[記載された条件又はイベント]が検出された場合」という文節は、「……が決定される時」、又は「……の決定に応答する」、又は「[記載された条件又はイベント]が検出された時」を意味すると任意選択的に解釈される。
【0038】
本明細書において、「…に適用する」又は「…ように構成される」は、追加のタスク又はステップを実行するように適用又は構成される装置を排除しない開放的且つ包括的な言語を意味する。
【0039】
また、「に基づいて」の使用は、1つ又は複数の前記条件又は値に「基づいて」行われる処理、ステップ、計算、又は他の動作が、実際的には、追加の条件又は前記値を超えることに基づき得るため、開放的且つ包括的であることを意味する。
【0040】
本明細書で使用される場合、「近似」、又は「おおよそ」は、記載された値、及び特定値の許容可能な偏差範囲内の平均値を含み、ここで、前記許容可能な偏差範囲は、当業者によって検討されている測定及び特定量の測定に関連する誤差(即ち、測定システムの制限性)を考慮して決定される。
【0041】
本明細書では理想化された例示的な図面である断面図及び/又は平面図を参照して例示的な実施例を説明している。図面において、層及び領域の厚さは、明確的に表示するために拡大されている。本開示の例示的な実施例は、本明細書に例示した領域の形状に限定されるものではなく、製造などによる形状の偏差を含むものと解釈されるべきである。例えば、矩形として示されるエッチング領域は、通常、湾曲した特徴を有する。従って、図面に示される領域は、本質的に例示的なものであり、それらの形状は、設備の領域の実際の形状を示すことを意図するものではなく、例示的な実施例の範囲を限定することを意図するものではない。
【0042】
本開示の実施例で提供される回路に使用されるトランジスタは、薄膜トランジスタ、電界効果トランジスタ、または同じ特性を有する他のスイッチングデバイスであってもよい。本開示の実施例では、いずれも薄膜トランジスタを例に説明する。
【0043】
いくつかの実施例では、各回路に使用される各トランジスタは、制御電極がトランジスタのゲートであり、第1電極がトランジスタのソース及びドレインの一方であり、第2電極がトランジスタのドレイン及びソースの他方である。トランジスタのソースとドレインは構造的に対称であってもよいので、そのソースとドレインは構造的に区別できない可能性がある。すなわち、本開示の実施例におけるトランジスタの第1電極と第2電極とは、構造的に区別できないものであってもよい。例えば、トランジスタがP型トランジスタの場合、トランジスタの第1電極はソースであり、トランジスタの第2電極はドレインである。例えば、トランジスタがN型トランジスタの場合、トランジスタの第1電極はドレインであり、トランジスタの第2電極はソースである。
【0044】
本開示の実施例で提供される回路において、「ノード」は実際のコンポーネントを表すのではなく、回路図中の関連する電気的接続の接合点を表す。つまり、これらのノードは、回路図における相関電気接続のノードと等価なノードである。
【0045】
本開示の実施例で提供される回路に含まれるトランジスタは、すべてN型トランジスタまたはP型トランジスタであってもよい。あるいは、各回路に含まれるトランジスタの一部はN型トランジスタであってもよく、トランジスタの他の一部はP型トランジスタであってもよい。
【0046】
本開示において、「アクティブレベル」とは、トランジスタが導通可能なレベルを意味する。
【0047】
以下、本開示の実施例で提供される各回路内のトランジスタはすべてP型トランジスタ(この場合、アクティブレベルはローレベル)であることを例に説明する。なお、以下に述べる各回路内のトランジスタを同じ導通タイプとすることにより、プロセスフローを簡略化し、プロセスの難易度を低減し、製品(例えば、表示基板100及び表示装置1000)の生産性を向上させることができる。
【0048】
本開示のいくつかの実施例では、表示基板100、表示基板の駆動方法及び表示装置1000が提供される。以下、表示基板100、表示基板の駆動方法及び表示装置1000についてそれぞれ説明する。
【0049】
図21及び
図22に示すように、本開示のいくつかの実施例では、表示装置1000が提供される。当該表示装置1000は、動画(例えばビデオ)を表示しても静止画(例えば静止画像)を表示してもよく、テキストを表示してもグラフィックを表示してもよい、任意の装置であってもよい。より具体的には、記載された実施例は、様々な電子装置に実行されてもよく、または様々な電子装置に関連付けられてもよいことが予想される。前記様々な電子装置は、例えば、携帯電話、無線装置、パーソナルデジタルアシスタント(PDA)、ハンドヘルド(hand-held)またはポータブル(portable)コンピュータ、GPS受信機/ナビゲーション装置(navigators)、カメラ、MP4ビデオプレーヤ、ビデオカメラ、ゲーム機、腕時計、時計、電卓(calculators)、テレビモニタ、フラットパネルディスプレイ(flaTpanel displays)、コンピュータモニタ(computer monitors)、自動車ディスプレイ(automobile displays)(例えばオドメータディスプレイ(odometer displays))、ナビゲータ、コックピットコントローラ(cockpiTcontrollers)および/またはディスプレイ、カメラビュー(camera views)のディスプレイ(例えば、車両内のバックモニタ用カメラ(rear-view cameras)のディスプレイ)、電子写真、電子看板または指示板、プロジェクタ、建築構造、および包装および美的構造(例えば、ジュエリーの画像を表示するためのディスプレイ)である(が、これらに限定されるものではない)。
【0050】
いくつかの実施例では、
図21に示すように、上記表示装置1000は、少なくとも1つの表示基板100を含み得る。すなわち、表示装置1000は、単一の表示基板100、または複数の表示基板100を含み得る。
【0051】
図21に示すように、表示装置1000が複数の表示基板100を含む場合、複数の表示基板100は互いにスプライシングで配置されることにより、表示装置1000が大きな画面サイズを有するようにしてもよい。この場合、上記表示基板100はスプライシング表示基板と呼んでもよく、表示装置1000はスプライシング表示装置と呼んでもよい。
【0052】
無論、
図22に示すように、上記表示装置1000は、例えば、駆動チップ200及び他の電子部品をさらに含み得る。
【0053】
例示的に、駆動チップ200は、データ信号を供給するためのソース駆動回路、又は第1電圧信号を供給するための電源回路などを含み得るが、これらに限定されない。
【0054】
いくつかの実施例では、
図5に示すように、上記表示基板100は、ベース1と、複数のサブ画素2と、複数のデータ線DLと、複数のゲート線GLとを含む。
【0055】
上記ベース1の種類は異なり、必要に応じて設定してもよい。
【0056】
例えば、ベース1は剛性ベースであってもよい。剛性ベースの材料としては、例えば、ガラス、石英、プラスチックが挙げられる。
【0057】
例えば、ベース1はフレキシブルベースであってもよい。フレキシブルベースの材料としては、例えば、ポリエチレンテレフタレート(Polyethylene terephthalate,PET)、ポリエチレンナフタレート(PolyethyleneNaphthalate two formiCacid glycol ester,PEN)、またはポリイミド(Polyimide,PI)が挙げられる。
【0058】
いくつかの例では、上記複数のサブ画素2、複数のデータ線DL、および複数のゲート線GLは、いずれもベース1の一方側に配置される。当該複数のデータ線DLは第1方向Yに延びてもよく、当該複数のゲート線GLは第2方向Xに延びてもよい。各々のサブ画素2は、1つのデータ線DLと1つのゲート線GLとに電気的に接続される。
【0059】
いくつかの例では、
図5に示すように、上記複数のサブ画素2は、第2方向Xに沿って複数列に配列され、第1方向Xに沿って複数列に配列される。任意の隣接する2列のサブ画素に含まれるサブ画素2の数は、同じまたは異なってもよい。また、任意の隣接する2行のサブ画素に含まれるサブ画素2の数は、同じまたは異なってもよい。
【0060】
ここで、第1方向Yと第2方向Xは互いに交差している。第1方向Yと第2方向Xとの角度は、実際の必要に応じて設定してもよい。例示的に、第1方向Yと第2方向Xとの角度は、85°、88°、90°、92°または95°であってもよい。
【0061】
例示的に、上記複数のサブ画素2は、複数色のサブ画素を含み得る。例えば、当該複数のサブ画素2は、赤色サブ画素、緑色サブ画素、青色サブ画素を含み得る。無論、当該複数のサブ画素2は、例えば白色サブ画素を含むこともできる。当該複数のサブ画素2が赤色サブ画素、緑色サブ画素、青色サブ画素を含む場合、これら3つのサブ画素は、水平、垂直に配列されていてもよく、または「品」字状で配列されてもよい。サブ画素2が赤色サブ画素、緑色サブ画素、青色サブ画素、白色サブ画素を含む場合、これら4つのサブ画素は、水平、垂直、アレイなどに配置されていてもよい。本開示はこれに限定されるものではない。
【0062】
いくつかの例では、
図5および
図6に示すように、上記複数のサブ画素2において、各々のサブ画素2は、画素駆動回路21と、当該画素駆動回路に電気的に接続された発光素子22とを含み得る。画素駆動回路21は、発光素子22の発光を駆動するために、駆動信号を発光素子22に供給してもよい。
【0063】
ここで、発光素子22は、サブ画素の色に応じて、それぞれ異なる色の光を発光してもよい。
【0064】
例えば、赤色サブ画素中の発光素子22は赤色光を発光してもよく、緑色サブ画素中の発光素子22は緑色光を発光してもよく、青色サブ画素中の発光素子22は青色光を発光してもよく、白色サブ画素中の発光素子22は白色光を発光してもよい。
【0065】
また、例えば、赤色サブ画素、緑色サブ画素、青色サブ画素、及び白色サブ画素中の発光素子22は、いずれも青色光を発光してもよい。この場合、赤色サブ画素、緑色サブ画素、白色サブ画素は、対応する色変換材料(量子ドット材料や蛍光体材料など)に合わせて青色光を赤色光、緑色光、白色光にそれぞれ変換してもよい。このようにして、赤色光、緑色光、青色光、白色光など対応する色の光を発光することができる。
【0066】
すなわち、上記サブ画素2の配列方式とは、発光素子22の配列方式を指すことができる。
【0067】
例えば、上記発光素子22は電流駆動型素子である。当該発光装置22は、種々のタイプであってもよく、必要に応じて設置してもよい。
【0068】
例えば、上記発光素子22は、マイクロ発光ダイオード(Micro Light Emitting Diodes,micro LED)、ミニ発光ダイオード(Mini Light Emitting Diodes,Mini LED)、発光ダイオード(Light Emitting Diodes,LED)などであってもよい。
【0069】
なお、上記発光素子22が発光する場合、発光素子22の輝度は、受信される駆動信号(すなわち、電流信号)の電流振幅と受信される駆動信号の持続時間とに関係する。
【0070】
例えば、発光素子22により受信される駆動信号の持続時間が一定値である場合、駆動信号の電流振幅が大きいほど発光素子22の輝度は大きくなり、駆動信号の電流振幅が小さいほど発光素子22の輝度は小さくなる。発光素子22により受信される駆動信号の電流振幅が一定値である場合、発光素子22により受信される駆動情報の持続時間が長いほど発光素子の輝度が大きくなり、発光素子22により受信される駆動信号の持続時間が短くなり、発光素子22の輝度は小さくなる。
【0071】
しかしながら、低電流密度を有する駆動信号(すなわち、駆動信号の電流振幅が小さい)の駆動下で、発光素子22は色座標オフセットと低い外部量子効率とが発生しやすく、表示基板100の輝度均一性が劣る現象を引き起こす。つまり、駆動信号の電流振幅を制御するだけでは低階調を正確に表示することは困難である。したがって、駆動信号の電流振幅を制御する上で、発光素子22に供給される駆動信号の持続時間を制御して、低階調を正確に表示することができる。
【0072】
いくつかの例では、
図5及び
図6に示すように、上記画素駆動回路21は、電流制御回路211と、電流制御回路211及び発光素子22に電気的に接続される持続時間制御回路212とを含む。電流制御回路211は、発光素子22の発光を駆動するために、駆動信号を生成するように構成される。持続時間制御回路212は、電流制御回路211と発光素子22との導通の持続時間を制御するために、持続時間制御信号を生成するように構成される。
【0073】
例示的に、上記電流制御回路211は駆動信号を生成することができ、発光素子22はこの駆動信号によって発光することができる。この駆動信号の電流振幅は可変であり、それに応じて、発光素子22により発光される光の輝度も可変である。電流制御回路211による駆動信号の電流振幅を調整することにより、発光素子22に異なる階調レベルを表示させてもよい。
【0074】
例示的に、持続時間制御回路212は、電流制御回路211と発光素子22との間に設けられる。持続時間制御回路212は、電流制御回路211と発光素子22との導通の有無を制御することができる。すなわち、持続時間制御回路212が持続時間制御信号を発生していない場合、電流制御回路211と発光素子22はオフされ、すなわち導通されない。電流制御回路211が駆動信号を発生しても、この駆動信号が発光素子22に加えることは困難である。
【0075】
また、持続時間制御回路212により生成される持続時間制御信号は、電流制御回路211と発光素子22との導通の持続時間を制御することができる。すなわち、持続時間制御信号のレベルがアクティブレベルである場合には、電流制御回路211と発光素子22とを電気的に接続して経路を形成することができる。持続時間制御信号のレベルが非アクティブレベルである場合には、電流制御回路211と発光素子22はオフされる。ここで、持続時間制御信号のデューティ比は可変である。すなわち、持続時間制御信号のレベルがアクティブレベルである持続時間は可変である。持続時間制御信号のデューティ比を調整することにより、電流制御回路211と発光素子22との導通の持続時間を調整し、さらに、発光素子22に異なる階調レベルを表示させるように発光素子22の輝度持続時間を調整することができる。
【0076】
すなわち、本開示では、電流制御回路211により生成された高電流振幅を有する駆動信号に基づいて、持続時間制御回路212により生成された持続時間制御信号は、この駆動信号が発光素子22に伝送される持続時間を制御して、共に、発光素子22の輝度を制御することで、表示基板100の輝度均一性を向上させ、表示基板の表示効果を高めることができる。
【0077】
ここで、上記駆動信号の高電流振幅の範囲は、発光素子22が安定した高発光効率、良好な色座標均一性及び安定した発光の主波長で動作する範囲であってもよい。したがって、発光装置22が表示する階調が高階調であっても低階調であっても、駆動信号の電流振幅の範囲は同じであってもよい。
【0078】
一実施形態では、
図1に示すように、サブ画素には、2種類の画素駆動回路に電気的に接続されるデータ信号端子、すなわち、電流制御回路に電気的に接続される電流データ信号端子と、持続時間制御回路に電気的に接続される持続時間データ信号端子とがある。電流制御回路は、電流データ信号端子から伝送される電流データ信号に基づいて、駆動信号の電流振幅を制御することができ、持続時間制御回路は、持続時間データ信号端子から送信される持続時間データ信号に基づいて、持続時間制御信号のデューティ比を選択することができる。従って、表示基板に含まれるデータ線は、電流データ信号端子に電気的に接続される電流データ線DIと、持続時間データ信号端子に電気的に接続される持続時間データ線DTとを含み得る。i番目の電流データ線DI
iとi番目の持続時間データ線DT
iは、i列目のサブ画素の対向両側に位置し、i列目のサブ画素とi+1列目のサブ画素との間には、2本のデータ線が設けられる。この2つのデータ線は、例えば、i番目の持続時間データ線DT
iおよび(i+1)番目の電流データ線DI
i+1、または、i番目の電流データ線DI
iおよび(i+1)番目の持続時間データ線DT
i+1であってもよい。nおよびiが正の整数である。
【0079】
例えば、i列目のサブ画素と(i+1)列目のサブ画素との間には、i番目の持続時間データ線DTiと(i+1)番目の電流データ線DIi+1が配置される。本発明者らは、(i+1)列目のサブ画素のうちのあるサブ画素に必要な電流データ信号が(i+1)番目の電流データ線DIi+1に書き込まれた後、(i+1)番目の電流データ線DIi+1がフローティング状態にあることを見出した。この過程では、i番目の持続時間データ線DTiに書き込まれる持続時間データ信号のレベルが変更する可能性がある。この場合、(i+1)番目の電流データ線DIi+1の電流データ信号は、この持続時間データ信号のレベルの変化により変化し、これにより、(i+1)列目のサブ画素のうちのあるサブ画素の電流制御回路による駆動信号の変化が生じる。その結果、上記(i+1)列目のサブ画素のうちのあるサブ画素によって表示される輝度が変化し、列方向に輝度差の不具合が発生する。
【0080】
例えば、i番目の持続時間データ線DTiに書き込まれる持続時間データ信号のレベルは、ハイレベルからローレベルに変更される。したがって、(i+1)番目の電流データ線DIi+1における電流データ信号のレベルがプルダウンされ、(i+1)列目のサブ画素のうちのあるサブ画素の電流制御回路により生成される駆動信号の電流振幅が増加する。その結果、上記(i+1)列目のサブ画素のうちのあるサブ画素によって表示される輝度が増加し、列方向に輝度差の不具合が発生する。
【0081】
これに基づいて、いくつかの例では、
図5に示すように、本開示で提供されるサブ画素2において、電流制御回路211と持続時間制御回路212は、同一のデータ線DLに電気的に接続される。同一のデータ線DLに電気的に接続された電流制御回路211と持続時間制御回路212は、同一のサブ画素2の画素駆動回路21に属する。
【0082】
すなわち、本開示では、同一のサブ画素2は同一のデータ線DLに電気的に接続され、この同一のデータ線DLにより伝送されたデータ信号は、電流制御回路211と持続時間制御回路212とに同時に伝送してもよい。
【0083】
例示的に、同一のサブ画素2の電流制御回路211と持続時間制御回路212は同じデータ信号を受信するので、本開示では、データ信号のアクティブレベルはタイムシェアリングで電流制御回路211と持続時間制御回路212に書き込まれる。
【0084】
例えば、電流制御回路211に書き込まれたデータ信号のアクティブレベルを第1アクティブレベルと呼び、持続時間制御回路212に書き込まれたデータ信号のアクティブレベルを第2アクティブレベルと呼んでもよい。1つのフレームの表示段階では、まず、第2アクティブレベルを有するデータ信号を持続時間制御回路212に書き込み、これにより、持続時間制御回路212に持続時間制御信号(この持続時間制御信号のデューティ比は、サブ画素2が表示する必要がある階調に依存する)を生成させてもよく、次に、第1アクティブレベルを有するデータ信号を電流制御回路211に書き込み、これにより、電流制御回路211に駆動信号(この駆動信号の電流振幅は、サブ画素2が表示する必要がある階調レベルに依存する)を生成させてもよい。
【0085】
本開示では、同一のサブ画素2は同一のデータ線DLに電気的に接続され、データ信号のアクティブレベルはタイムシェアリングで電流制御回路211と持続時間制御回路212に書き込まれる。このようにして、電流制御回路211に対応する書き込み及び補償段階と、持続時間制御回路212に対応する持続時間制御信号を生成する段階とは分離され、すなわち、これら2つの段階は重なり合わなく、データ信号のレベルは各段階において実質的に変化しない。隣接する2つのデータ線DL間の信号クロストークを効果的に回避することができ、持続時間制御回路212に書き込まれたデータ信号のレベルの変化により電流制御回路211に書き込まれたデータ信号のレベルが変化することを回避することができる。その結果、列方向における輝度差の不具合の改善に有利である。
【0086】
これにより、本開示のいくつかの実施例により提供される表示基板100では、同一のサブ画素2の画素駆動回路21に含まれる電流制御回路211と持続時間制御回路212とが同一のデータ線DLに電気的に接続され、データ信号のアクティブレベルをタイムシェアリングで電流制御回路211と持続時間制御回路212に書き込むことができる。このように、電流制御回路211が生成する駆動信号の段階と、持続時間制御回路212が生成する持続時間制御信号の段階とは、重なり合わない。各段階におけるデータ信号の安定性の確保に有利し、隣接する2つのデータ線DL間の信号クロストークを回避し、さらに、持続時間制御回路212に書き込まれたデータ信号レベルの変化により電流制御回路211に書き込まれたデータ信号レベルが変化することを回避することができる。その結果、列方向における輝度差の不具合を改善し、表示基板100の表示効果を改善するのに有利である。
【0087】
また、同一のサブ画素2が同一のデータ線DLに電気的に接続されるので、データ線DLの数を効果的に減らすことができる。データ線DLによって占有される空間を減らすことができ、表示基板100の配線空間を増やすことができる。
【0088】
なお、上記サブ画素2には、電流制御回路211及び持続時間制御回路212の様々な構成が存在する。本開示では、
図6及び
図7に示す構成が例示的である。無論、電流制御回路211及び持続時間制御回路212の構成は、本開示の例の構成に限定されない。
【0089】
いくつかの実施例では、
図6及び
図7に示すように、電流制御回路211は、少なくとも走査信号端子Gate、データ信号端子data、第1イネーブル信号端子EM、第1電圧信号端子VDD及び第1ノードN1に電気的に接続される。電流制御回路211は、走査信号端子Gateで受信される走査信号、データ信号端子dataで受信されるデータ信号、第1イネーブル信号端子EMで受信される第1イネーブル信号、第1電圧信号端子VDDで受信される第1電圧信号に応答して、駆動信号を生成するように構成される。持続時間制御回路212は、少なくとも、データ信号端子Data、第1リセット信号端子Res_A、第2リセット信号端子Res_B、第1イネーブル信号端子EM、第2イネーブル信号端子Hf、第1ノードN1、及び発光装置22に電気的に接続される。持続時間制御回路212は、データ信号と第1リセット信号端子Res_Aで受信される第1リセット信号に応答して、第2イネーブル信号端子EMで受信される第2イネーブル信号に基づいて第1ノードN1と発光素子22との導通の持続時間を制御するように構成され、あるいは、データ信号と第2リセット信号端子Res_Bで受信される第2リセット信号に応答して、第1イネーブルメント信号に基づいて第1ノードN1と発光素子22との導通の持続時間を制御する。すなわち、持続時間制御信号は、第1イネーブル信号または第2イネーブル信号である。
【0090】
いくつかの例では、
図6及び
図7に示すように、発光素子22の陽極は第1ノードN1に電気的に接続され、発光素子の陰極は第2電圧信号端子VSSに電気的に接続される。
【0091】
いくつかの例では、第1電圧信号端子VDDは、直流ハイレベル信号を伝送するように構成される。ここで、当該直流ハイレベル信号を第1電圧信号と呼ぶ。第2電圧信号端子VSSは、直流低レベル信号を伝送するように構成される。ここで、当該直流ローレベル信号を第2電圧信号と呼ぶ。ここでの「ハイレベル」及び「ローレベル」は相対用語であるため、その電圧値の大きさは制限されない。
【0092】
いくつかの例では、第2イネーブルメント信号端子Hfにより伝送される第2イネーブルメント信号は、高周波パルス信号である。例示的に、一つのフレームの表示段階では、第2イネーブルメント信号は、複数のパルスを含む。例えば、第2イネーブルメント信号の周波数は、第1イネーブルメント信号の周波数よりも大きい。例えば、単位時間当たりに、第2イネーブル信号におけるアクティブレベルの持続時間が発生する回数は、第1イネーブル信号におけるアクティブレベルの持続時間が発生する回数よりも多い。
【0093】
例示的に、第2イネーブルメント信号の伝送中に、第2イネーブルメント信号を表示基板100に含まれる複数のサブ画素2に同時に伝送してもよい。例えば、表示基板100に含まれるサブ画素の行数に基づいて、第2イネーブルメント信号の周波数を分割してもよい。例えば、表示基板100のフレームレートは60Hzである。すなわち、表示基板100は、1秒間に60フレームの画像を表示し、各フレームの画像の表示期間は同じであってもよい。例えば、一つのフレームの表示段階では、第2イネーブルメント信号のアクティブレベルは、4行または5行のサブ画素のリフレッシュ期間ごとに1回現れる。
【0094】
ここで、持続時間制御信号の周波数を制御することにより、電流制御回路211と発光素子22との導通の周波数を制御してもよく、また、持続時間制御信号のデューティ比を制御することにより、電流制御回路211と発光素子22との導通の持続時間を制御してもよい。一つのフレームの表示段階の発光段階では、電流制御回路211と発光装置22との導通の周波数及び各導通の持続時間を制御することにより、発光装置22の総発光持続時間(すなわち、複数の導通の持続時間の総和)が決定される。
【0095】
発光素子22が表示する階調レベルが閾値階調レベル以上の場合、持続時間制御回路212は、第1イネーブルメント信号を持続時間制御信号として使用してもよい。その結果、発光段階では、電流制御回路211と発光素子22とは常に導通状態にあり、すなわち、画素駆動回路21と発光素子22との間に導電通路が常に形成されている。この場合、電流制御回路211で生成された駆動信号を発光素子22に連続的に伝送することで、高階調表示を実現することができる。
【0096】
発光素子22が表示する階調レベルが閾値階調レベル未満の場合、持続時間制御回路212は、持続時間制御信号として第2イネーブル信号を使用してもよい。その結果、発光段階では、電流制御回路211と発光素子22は、第2イネーブル信号の高周波パルス信号の制御下で交互に導通状態と遮断状態とにある。この場合、電流制御回路211により生成される駆動信号は、発光素子22が周期的に駆動信号を受信するように、発光素子22に間欠的に伝送されてもよい。例えば、発光素子22は、駆動信号を一定期間に受信してから駆動信号の受信を一定期間に停止し、再び駆動信号を一定期間に受信してから駆動信号の受信を一定期間に停止する。このようにして、画素駆動回路21と発光素子22との間に導電通路を形成する持続時間が短縮され、発光素子22への駆動信号の送信持続時間が短縮され、発光素子22の総発光持続時間が短縮され、低階調レベルの表示が実現される。
【0097】
本開示のいくつかの例では、同一のサブ画素2における電流制御回路211および持続時間制御回路212は、データ信号端子dataを介して同一のデータ線DLに電気的に接続される。すなわち、電流制御回路211と持続時間制御回路212は、いずれも、同一のデータ信号端子dataに電気的に接続され、このデータ信号端子dataを介して同一のデータ線DLに電気的に接続される。このデータ線DLにより伝送されたデータ信号は、このデータ信号端子dataを介して電流制御回路211と持続時間制御回路212に同時に伝送されてもよい。
【0098】
上記の一実施形態では、
図1に示すように、多出力選択回路4’が設けられている。多出力選択回路4’は、複数の電流データ線DI、複数の持続時間データ線DT、第1電流選択信号線DI_MUX
1、第2電流選択信号線DI_MUX
2、第1持続時間選択信号線DT_MUX
1、および第2持続時間選択信号線DT_MUX
2に電気的に接続される。多出力選択回路4’は、第1電流選択信号と第2電流選択信号の制御下で、電流データ信号をタイムシェアリングで電流データ線DIに伝送し、第1持続時間選択信号と第2持続時間選択信号の制御下で持続時間データ信号を持続時間データ線DTに伝送する。
【0099】
図2において、DI_MUX
2は第2電流選択信号を表し、DT_MUX
1は第1持続時間選択信号を表し、Gateはn行目のサブ画素により受信された走査信号を表し、DT
i(閾値階調未満)は、表示する階調が閾値階調未満の場合にn行目およびi列目のサブ画素により受信される持続時間データ信号を表し、DT
i(閾値階調よりも大きい)は、表示する階調が閾値階調よりも大きい場合にn行目およびi列目のサブ画素により受信される持続時間データ信号を表し、DI
i+1はn行目および(i+1)列目のサブ画素により受信される電流データ信号を表す。
【0100】
上記の一実施形態では、電流制御回路と持続時間制御回路の両方が走査信号端子に電気的に接続される。
図2から分かるように、同一行のサブ画素のうち隣接する2つのサブ画素について、一方のサブ画素の電流制御回路に対応するの書き込み及び補償段階と、他方のサブ画素の持続時間制御回路に対応する持続時間制御信号を生成する段階とは、重なり合う。走査信号がアクティブレベル(すなわち、ローレベル)である段階では、電流データ信号が第2電流選択信号とともに(i+1)番目の電流データ線DI
i+1に書き込まれた後、第2電流選択信号のレベルは非アクティブレベルとなり、(i+1)番目の電流データ線DI
i+1がフローティング状態になる。持続時間制御信号を生成する段階では、第1持続時間選択信号のレベルがアクティブレベルになった後、持続時間データ信号が第1持続時間選択信号とともにi番目の持続時間データ線DT
iに書き込まれる。n行目およびi列目のサブ画素が表示する階調レベルが閾値階調レベルよりも大きい場合、持続時間データ信号のレベルはハイレベルからローレベルに変化する。そのため、(i+1)番目の電流データ線DI
i+1の電流データ信号のレベルがプルダウンされる。その結果、上記のn行目及び(i+1)列目のサブ画素の輝度が増加し、列方向の輝度差の不具合が発生した。
【0101】
一方、本開示では、電流制御回路211のみは走査信号端子Gateに電気的に接続され、持続時間制御回路212は他の信号端子に電気的に接続され、電流制御回路221と持続時間制御回路212は同一のデータ線DLに電気的に接続される。データ信号のアクティブレベルはタイムシェアリングで書き込まれる同時に、あるサブ画素2の電流制御回路211に対応する書き込み及び補償段階と、別のサブ画素2(この別のサブ画素2とあるサブ画素2で同一行に位置し、互いに隣接している)の持続時間制御回路212とが持続時間制御信号を生成する段階とは、重なり合わないことを確保することができる。このようにして、隣接する2つのデータ線DL間の信号クロストークを回避することができ、あるサブ画素2に書き込まれる持続時間制御回路212のデータ信号のレベルの変化により、他のサブ画素2電流制御回路211に書き込まれるデータ信号のレベルが変化することを回避することができる。その結果、列方向における輝度差の不具合の改善に有利である。
【0102】
いくつかの実施例では、
図10及び
図11に示すように、上記第1リセット信号のアクティブレベル期間と第2リセット信号のアクティブレベル期間とは重なり合わない。上記データ信号において、第1リセット信号のアクティブレベルに対応するレベルと、第2リセット信号のアクティブレベルに対応するレベルの一方がアクティブレベルである。
【0103】
すなわち、第1リセット信号のレベルがアクティブレベルである段階では、データ信号のレベルはアクティブレベルであっても非アクティブレベルであってもよい。第2リセット信号のレベルがアクティブレベルである段階では、データ信号のレベルはアクティブレベルであっても非アクティブレベルであってもよい。しかし、第1リセット信号のレベルがアクティブレベルである段階と第2リセット信号のレベルがアクティブレベルである段階では、データ信号のレベルとは逆である。
【0104】
したがって、データ信号のアクティブレベルと第1リセット信号のアクティブレベルと第2リセット信号のアクティブレベルとの間には2つの関係がある。1つの関係は、第1リセット信号のレベルがアクティブレベルである段階で、データ信号のレベルがアクティブレベルであり、第2リセット信号のレベルでデータ信号はアクティブレベルであるものである。もう1つの関係は、第1リセット信号のレベルがアクティブレベルである段階で、データ信号のレベルは非アクティブレベルであり、第2リセット信号のレベルがアクティブレベルである段階で、データ信号のレベルがアクティブレベルであるものである。
【0105】
なお、本開示では、第1リセット信号のレベルがアクティブレベルである段階と、第2リセット信号のレベルがアクティブレベルである段階との順序は、限定されなく、必要に応じて設定されることができる。
【0106】
同一のサブ画素2に対して、上記のようにして第1リセット信号、第2リセット信号、およびデータ信号が設定される。持続時間制御信号を生成する段階では、持続時間制御回路212は、データ信号と第1リセット信号との共通制御下でのみ、持続時間制御として第2イネーブル信号を使用してもよく、あるいは、データ信号と第2リセット信号との共通制御下でのみ、持続時間制御信号として第1イネーブルメント信号を使用してもよい。これにより、持続時間制御回路212の動作性能を保証し、持続時間制御回路212が持続時間制御信号として第1イネーブル信号と第2イネーブル信号の一方のみを選択できることを保証し、信号選択の安定性を高めることができる。さらに、発光素子22に表示される階調の制御性を高めることができる。
【0107】
いくつかの実施例では、
図6に示すように、持続時間制御回路212は、第1制御サブ回路2121、第2制御サブ回路212、および第3制御サブ回路2113を含む。
【0108】
いくつかの例では、
図6に示すように、第1制御サブ回路2121は、少なくとも、データ信号端子Data、第1リセット信号端子Res_A、第2イネーブル信号端子Hf、および第2ノードN2に電気的に接続される。第1制御サブ回路2121は、データ信号及び第1リセット信号に応答して第2イネーブル信号を第2ノードN2に送信するように構成される。
【0109】
例示的に、データ信号のレベルがアクティブレベルであり、且つ第1リセット信号のレベルがアクティブレベルである場合、第1制御サブ回路2121は、データ信号と第1リセット信号の制御下で第2イネーブルメント信号を持続時間制御信号として第2ノードN2に伝送してもよい。
【0110】
いくつかの例では、
図6に示すように、第2制御サブ回路2122は、少なくとも、データ信号端子Data、第2リセット信号端子Res_B、第1イネーブル信号端子EM、および第2ノードN2に電気的に接続される。第2制御サブ回路2122は、データ信号及び第2リセット信号に応答して第1イネーブルメント信号を第2ノードN2に伝送するように構成される。
【0111】
例示的に、データ信号のレベルがアクティブレベルであり、且つ第2リセット信号のレベルがアクティブレベルである場合、第2制御サブ回路2122は、データ信号と第2リセット信号の制御下で、第1イネーブルメント信号を持続時間制御信号として第2ノードN2に伝送してもよい。
【0112】
いくつかの例では、
図6に示すように、第3制御サブ回路2123は、第1ノードN1、第2ノードN2、および発光素子22に電気的に接続される。第3制御サブ回路2123は、第2ノードN2からの信号の制御下で、第1ノードN1と発光素子22との導通の持続時間を制御するように構成される。
【0113】
例示的に、第1制御サブ回路2121が第2イネーブル信号を第2ノードN2に伝送する場合、第3制御サブ回路2123は、第2イネーブル信号の制御下で第1ノードN1と発光素子22とを導通してもよい。第2イネーブル信号は高周波パルス信号であるため、第1ノードN1と発光素子22は交互に導通状態と遮断状態とにある。第1ノードN1と発光素子22との導通の持続時間は、複数の導通持続時間の総和である。
【0114】
第2制御サブ回路2122が第2ノードN2に第1イネーブル信号を伝送する場合、第3制御サブ回路2123は、第1イネーブル信号の制御下で第1ノードN1と発光素子22とを導通してもよい。発光段階では、第1ノードN1と発光素子22とを常に導通状態にあってもよい。
【0115】
ここでは、第1リセット信号、第2リセット信号及びデータ信号のアクティブレベルの設定方式に基づいて、持続時間制御信号を生成する段階では、第1制御サブ回路2121及び第2制御サブ回路212の一方のみが動作可能である。これにより、持続時間制御信号の選択を実現することができ、第1制御サブ回路2121と第2制御サブ回路212の同時動作による発光素子22の異常階調表示を回避することができる。
【0116】
いくつかの実施例では、
図6に示すように、電流制御回路211は、データ書込みサブ回路2111、駆動サブ回路2112、補償サブ回路2113、及び発光制御サブ回路2114を含む。
【0117】
いくつかの例では、
図6に示すように、データ書込みサブ回路2111は、走査信号端子Gate、データ信号端子data、および第5ノードN5に電気的に接続される。データ書込みサブ回路2111は、走査信号の制御下でデータ信号を第5ノードN5に伝送するように構成される。
【0118】
例示的に、走査信号のレベルがアクティブレベルである場合、データ書込みサブ回路2111は、走査信号の制御下で導通され、データ信号を受信し、データ信号を第5ノードN5に伝送してもよい。
【0119】
いくつかの例では、
図6に示すように、駆動サブ回路2112は、少なくとも、第1ノードN1、第5ノードN5、および第6ノードN6に電気的に接続される。駆動サブ回路2112は、第6ノードN6の電圧の制御下で第5ノードN5からの信号を第1ノードN1に伝送するように構成される。
【0120】
例示的に、第5ノードN5からの信号は、データ書込みサブ回路2111により伝送されるデータ信号であってもよい。第6ノードN6からの電圧がアクティブレベルである場合、駆動サブ回路2112は、第6ノードN6の電圧の制御下で導通され、第5ノードN5からの信号を第1ノードN1に伝送してもよい。
【0121】
いくつかの例では、
図6に示すように、補償サブ回路2113は走査信号端子Gate、第1ノードN1、および第6ノードN6に電気的に接続される。補償サブ回路2113は、走査信号の制御下で、駆動サブ回路2112に対して閾値電圧を補償するために、第1ノードN1からの信号を第6ノードN6に伝送するように構成される。
【0122】
例示的に、第1ノードN1からの信号は、データ書込みサブ回路2111により送信されるデータ信号であってもよい。走査信号のレベルがアクティブレベルである場合、補償サブ回路2113は、走査信号の制御下で導通され、駆動サブ回路2112に対して閾値電圧を補償するために、第1ノードN1からの信号を第6ノードN6に伝送してもよい。
【0123】
データ書込サブ回路2111および補償サブ回路2113は、いずれも、走査信号端子Gateに電気的に接続されるので、データ書込サブ回路2111および補償サブ回路2113は、走査信号の制御下で同時に導通されてもよい。データ信号端子Dataから伝送されるデータ信号は、駆動サブ回路211がオフになり、駆動サブ回路に対する閾値電圧の補償が完了するまで、データ書込サブ回路2111、駆動サブ回路2112、補償サブ回路2113を介して第6ノードN6に順次に伝送してもよい。
【0124】
いくつかの例では、
図6に示すように、発光制御サブ回路2114は、第1イネーブル信号端子EM、第1電圧信号端子VDD、および第5ノードN5に電気的に接続される。発光制御サブ回路2114は、第1イネーブル信号の制御下で第1電圧信号を第5ノードN5に伝送するように構成される。
【0125】
例示的に、第1イネーブル信号のレベルがアクティブレベルである場合、発光制御サブ回路2114は、第1イネーブル信号の制御下で導通され、第1電圧信号を受信し、第1電圧信号を第5ノードN5に送信してもよい。
【0126】
ここで、期間制御信号が第1ノードN1と発光素子22との導通を制御する場合、駆動サブ回路2112は、第5ノードN5からの第1電圧信号と第6ノードN6に書き込まれたデータ信号とに基づいて駆動信号を生成し、また、発光素子22の発光を駆動するために、この駆動信号を発光素子22に伝送する。
【0127】
データ信号は電流制御サブ回路211と持続時間制御サブ回路212にタイムシェアリングで書き込まれ、且つデータ書込サブ回路211は走査信号端子Gateに電気的に接続され、第1制御サブ回路212は第1リセット信号端子Res_Aに電気的に接続され、第2制御サブ回路2122は第2リセット信号端子Res_Bに電気的に接続される。したがって、走査信号のアクティブレベル期間は、第1リセット信号のアクティブレベル期間と第2リセット信号のアクティブレベル期間と重なり合わない。このように、補償駆動サブ回路2112に対して閾値電圧を補償する段階は、第1制御サブ回路2121が持続時間制御信号を選択する段階と、第2制御サブ回路212が持続時間制御信号を選択する段階と重なり合わない。隣接する2つのデータ線DL間の信号クロストークを回避し、持続時間制御回路212に書き込まれるデータ信号レベルの変化により、駆動サブ回路2112に書き込まれるデータ信号のレベルが変化することを回避することに有利である。さらに、列方向における輝度差の不具合の改善に有利である。
【0128】
いくつかの実施例では、
図6に示すように、電流制御回路211は、リセットサブ回路2115をさらに含む。
【0129】
いくつかの例では、
図6に示すように、リセットサブ回路2115は、第1リセット信号端子Res_A、初期信号端子Vinit、第6ノードN6、及び発光素子22に電気的に接続される。リセットサブ回路2115は、第1リセット信号に応答して、初期信号端子Vinitで受信される初期信号を第6ノードN6及び発光素子22に伝送するように構成される。
【0130】
例示的に、リセットサブ回路2115は、発光素子22の陽極に電気的に接続される。初期信号端子Vinitにより伝送される初期信号は、直流ローレベル信号であってもよい。
【0131】
例示的に、第1リセット信号のレベルがアクティブレベルである場合、リセットサブ回路2115は、第1リセット信号の制御下で導通され、初期信号を受信し、第6ノードN8と発光装置22の陽極をリセットするために第6ノードN6と発光装置22の陽極に初期信号を伝送してもよい。
【0132】
リセットサブ回路2115を設けることにより、第6ノードN6及び発光素子22の陽極に基準電圧を供給し、前フレームの表示中の残留電荷を除去し、画素駆動回路21の制御性を高めることができる。
【0133】
以下、
図7を参照して、電流制御回路211に含まれる各サブ回路及び持続時間制御回路212に含まれる各サブ回路の構成について概略的に説明する。無論、電流制御回路211に含まれる各サブ回路及び持続時間制御回路212に含まれる各サブ回路の構成はこれに限定されない。
【0134】
いくつかの例では、
図7に示すように、上記第1制御サブ回路2121は、第1トランジスタT1、第2トランジスタT2、および第1コンデンサーC1を含む。
【0135】
例示的に、
図7に示すように、第1トランジスタT1の制御電極は第1リセット信号端子Res_Aに電気的に接続され、第1トランジスタT1の第1電極はデータ信号端子Dataに電気的に接続され、第1トランジスタT1の第2電極は第3ノードN3に電気的に接続される。
【0136】
例えば、第1リセット信号のレベルがアクティブレベル(すなわち、ローレベル)である場合、第1トランジスタT1は、第1リセット信号の制御下で導通され、データ信号を受信し、第3ノードN3にデータ信号を伝送してもよい。
【0137】
例示的に、
図7に示すように、第2トランジスタT2の制御電極は第3ノードN3に電気的に接続され、第2トランジスタT2の第1電極は第2イネーブル信号端子Hfに電気的に接続され、第2トランジスタT2の第2電極は第2ノードN2に電気的に接続される。
【0138】
例えば、第3ノードN3の電圧は、データ信号のレベルによって決定される。第3ノードN3に伝送されるデータ信号のレベルがローレベルである場合、第3ノードN1の電圧はローレベルになる。第2トランジスタT2は、第3ノードN3のレベルの制御下で導通され、第2イネーブル信号を持続時間制御信号として受信し、第2イネーブル信号を第2ノードN2に伝送してもよい。
【0139】
例示的に、
図7に示すように、第1コンデンサーC1の第1電極は初期信号端子Vinitに電気的に接続され、第1コンデンサーC2の第2電極は第3ノードN3に電気的に接続される。
【0140】
第1コンデンサーC1は記憶機能を有し、第3ノードN3に伝送されるデータ信号を記憶することができる。
【0141】
例えば、上記データ信号のレベルが非アクティブレベル(すなわち、ハイレベル)の場合、第3ノードN3の電圧はハイレベルであり、第2トランジスタT2は第3ノードN1の電圧の制御下で遮断されてもよい。第1トランジスタT1が遮断された後、第1コンデンサーC1は放電可能である。その結果、第3ノードN3の電圧はハイレベルに維持され、第2トランジスタT2は遮断状態に維持される。
【0142】
また、例えば、上記データ信号のレベルがローレベルである場合、第3ノードN3の電圧はローレベルであり、第2トランジスタT2はこの第3ノードN1の電圧の制御下で導通されてもよい。第1トランジスタT1が遮断された後、第1コンデンサーC1は放電可能である。その結果、第3ノードN3の電圧はローレベルに維持され、第2トランジスタT2は導通状態に維持され、第2イネーブル信号は連続的に第2ノードN2に伝送される。
【0143】
いくつかの例では、
図7に示すように、第2制御サブ回路2122は、第3トランジスタT3、第4トランジスタT4、および第2コンデンサーC2を含む。
【0144】
例示的に、
図7に示すように、第3トランジスタT3の制御電極は第2リセット信号端子Res_Bに電気的に接続され、第3トランジスタT3の第1電極はデータ信号端子Dataに電気的に接続され、第3電気トランジスタT3の第2電極は第4ノードN4に電気的に接続される。
【0145】
例えば、第2リセット信号のレベルがローレベルである場合、第3トランジスタT3は、第2リセット信号の制御下で導通され、データ信号を受信し、データ信号を第4ノードN4に伝送してもよい。
【0146】
例えば、
図7に示すように、第4トランジスタT4の制御電極は第4ノードN4に電気的に接続され、第4トランジスタT4の第1電極は第1イネーブル信号端子EMに電気的に接続され、第4トランジスタT4の第2電極は第2ノードN2に電気的に接続される。
【0147】
例えば、第4ノードN4の電圧は、データ信号のレベルによって決定される。第4ノードN4に伝送されるデータ信号のレベルがローレベルである場合、第4ノードN3の電圧はローレベルになる。第4トランジスタT4は、第4ノードN4のレベルの制御下で導通され、第1イネーブル信号を持続時間制御信号として受信し、第1イネーブル信号を第2ノードN2に伝送してもよい。
【0148】
例示的に、
図7に示すように、第2コンデンサーC2の第1電極は初期信号端子Vinitに電気的に接続され、第2容量C2の第2電極は第4ノードN4に電気的に接続される。
【0149】
第2コンデンサーC2は記憶機能を有し、第4ノードN4に伝送されるデータ信号を記憶してもよい。
【0150】
例えば、上記データ信号のレベルがハイレベルである場合、第4ノードN4の電圧はハイレベルであり、第4トランジスタT4は第4ノードN3の電圧の制御下で遮断されてもよい。第3トランジスタT3が遮断された後、第2コンデンサーC2は放電可能である。その結果、第4ノードN4の電圧はハイレベルに維持され、第4トランジスタT4は遮断状態に維持される。
【0151】
また、例えば、データ信号のレベルがローレベルである場合、第4ノードN4の電圧はローレベルであり、第4トランジスタT4は第4ノードN3の電圧の制御下で導通されてもよい。第3トランジスタT3が遮断された後、第2コンデンサーC2は放電可能である。その結果、第4ノードN4の電圧はローレベルに維持され、第4トランジスタT4は導通状態に維持され、第1イネーブル信号は連続的に第2ノードN2に伝送される。
【0152】
ここで、第1リセット信号、第2リセット信号及びデータ信号のアクティブレベルの設定方式に基づいて、持続時間制御信号を生成する段階では、第2トランジスタT2のみが導通され、第2イネーブル信号が持続時間制御として第2ノードN2に伝送され、あるいは、第4トランジスタT4のみが導通され、第1イネーブルメント信号が持続時間制御信号として第2ノードN2に伝送される。これにより、持続時間制御信号の選択が可能となり、第2トランジスタT2と第4トランジスタT4が同時に導通されることにより発光素子22が異常階調を表示することを回避することができる。
【0153】
いくつかの例では、
図7に示すように、第3制御サブ回路2123は、第5トランジスタT5を含む。
【0154】
例示的に、
図7に示すように、第5トランジスタT5の制御電極は第2ノードN2に電気的に接続され、第5トランジスタT5の第1電極は第1ノードN1に電気的に接続され、第5トランジスタT5の第2電極は発光素子22に電気的に接続される。
【0155】
例えば、第2トランジスタT2が第2イネーブル信号を第2ノードN2に伝送する場合、第2イネーブル信号は高周波パルス信号であるため、第5トランジスタT5は第2イネーブル信号の制御下で交互に導通と遮断されてもよい。その結果、第1ノードN1と発光素子22とは交互に導通状態及び遮断状態となる。
【0156】
また、例えば、第4トランジスタT4が第1イネーブル信号を第2ノードN2に伝送する場合、第5トランジスタT5は、第1ノードN1と発光素子22とを常に導通されるように、第1イネーブル信号の制御下で導通状態を維持する。
【0157】
いくつかの例では、
図7に示すように、データ書込みサブ回路2111は、第6トランジスタT6を含む。
【0158】
例示的に、
図7に示すように、第6トランジスタT6の制御電極は走査信号端子Gateに電気的に接続され、第6トランジスタT6の第1電極はデータ信号端子Dateに電気的に接続され、第6トランジスタT6の第2電極は第5ノードN5に電気的に接続される。
【0159】
例えば、走査信号のレベルがローレベルである場合、第6トランジスタT6は、走査信号の制御下で導通され、データ信号を受信し、データ信号を第5ノードN5に伝送してもよい。
【0160】
いくつかの例では、
図7に示すように、駆動サブ回路2112は、第7トランジスタT7と第3コンデンサーC3とを含む。
【0161】
例示的に、
図7に示すように、第7トランジスタT7の制御電極は第6ノードN6に電気的に接続され、第7トランジスタT7の第1電極は第5ノードN5に電気的に接続され、第7トランジスタT8の第2電極は第1ノードN1に電気的に接続される。
【0162】
例えば、第6ノードN6のレベルがローレベルである場合、第7トランジスタT7は、第6ノードN6の電圧の制御下で導通され、第5ノードN5からのデータ信号を第1ノードN1に伝送してもよい。
【0163】
例示的に、
図7に示すように、第3コンデンサーC3の第1電極は第6ノードN6に電気的に接続され、第3コンデンサーC3の第2電極は第1電圧信号端子VDDに電気的に接続される。
【0164】
例えば、第3コンデンサーC3は記憶機能を有し、第6ノードN6に伝送される信号を記憶し、第6ノードN6のレベルを維持するために放電することもできる。
【0165】
いくつかの例では、
図7に示すように、補償サブ回路2113は、第8トランジスタT8を含む。
【0166】
例示的に、
図7に示すように、第8トランジスタT8の制御電極は走査信号端子Gateに電気的に接続され、第8トランジスタT8の第1電極は第1ノードN1に電気的に接続され、第8トランジスタT8の第2電極は第6ノードN6に電気的に接続される。
【0167】
例えば、走査信号のレベルがローレベルである場合、第8トランジスタT8は、走査信号の制御下で導通され、第7トランジスタT7が遮断され、第7トランジスタT7に対する閾値電圧の補償が完了するまで、第1ノードN1からのデータ信号を第6ノードN6に伝送してもよい。
【0168】
ここで、第8トランジスタT8が遮断された後、第3コンデンサーC3は、第6ノードN6の電圧を維持するために放電してもよい。
【0169】
いくつかの例では、
図7に示すように、発光制御サブ回路2114は、第9トランジスタT9を含む。
【0170】
例示的に、
図7に示すように、第9トランジスタT9の制御電極は第1イネーブル信号端子EMに電気的に接続され、第9トランジスタT9の第1電極は第1電圧信号端子VDDに電気的に接続され、第9トランジスタT8の第2電極は第5ノードN5に電気的に接続される。
【0171】
例えば、第1イネーブル信号のレベルがローレベルである場合、第9トランジスタT9は、第1イネーブル信号の制御下で導通され、第1電圧信号を受信し、第1電圧信号を第5ノードN5に伝送してもよい。
【0172】
いくつかの例では、
図7に示すように、リセットサブ回路2115は、第10トランジスタT10と第11トランジスタT11とを含む。
【0173】
例示的に、
図7に示すように、第10トランジスタT10の制御電極は第1リセット信号端子Res_Aに電気的に接続され、第13トランジスタT10の第1電極は初期信号端子Vinitに電気的に接続され、第10トランジスタT10の第2電極は第6ノードN6に電気的に接続される。第11トランジスタT11の制御電極は第1リセット信号端子Res_Aに電気的に接続され、第11トランジスタT1の第1電極は初期信号端子Vinitに電気的に接続され、第11トランジスタT11の第2電極は発光素子22に電気的に接続される。
【0174】
例えば、第1リセット信号のレベルがローレベルである場合、第10トランジスタT10と第11トランジスタT11は、第1リセット信号の制御下で同時に導通されてもよい。第10トランジスタT10は、初期信号を受信し、第6ノードN6に初期信号を伝送することにより、第6ノードN8をリセットしてもよい。第11トランジスタT11は、初期信号を受信して発光素子22に伝送して発光素子22をリセットしてもよい。
【0175】
いくつかの実施例では、
図8及び
図9に示すように、上記表示基板100は、画素駆動回路21のベース1から離れた側に設けられた複数のパッドPをさらに含み得る。複数のパッドPは、複数の陽極パッドP1と複数の陰極パッドP2とを含み、1つの陽極パッドP1と1つの陰極パッドP2とがパッド対を構成してもよい。1つの画素駆動回路21は、少なくとも1つのパッド対に対応してもよい。
【0176】
いくつかの例では、表示基板100は複数の第2電圧信号線をさらに含む。各々のパッド対において、陽極パッドP1は、画素駆動回路21中のリセットサブ回路2115の一端と第3制御サブ回路2123の一端とに電気的に接続されて、リセットサブ回路211により伝送される初期信号と第3制御サブ回路2123により伝送される駆動信号とを受信してもよく、また、陰極パッドP2は、1つの第2電圧信号線に電気的に接続し、第2電圧信号線により伝送される第2電圧情報を受信してもよい。陰極パッドP2は、例えば、第2電圧信号端子VSSとして用いられてもよい。
【0177】
例えば、
図8及び
図9に示すように、画素駆動回路21は、1つのパッド対に対応し、且つ表示基板100に含まれる複数のサブ画素2は、赤色サブ画素、緑色サブ画素及び青色サブ画素を含む。ここで、赤色サブ画素、緑色サブ画素、青色サブ画素は、(
図8及び
図9に破線枠で示されるように)画素ユニットを構成してもよい。
【0178】
いくつかの例では、画素駆動回路21に電気的に接続された発光素子22は、陽極電極ピンと陰極電極ピンとを含み得る。陽極電極ピンは、このパッド対内の陽極パッドP1にボンディングされ、リセットサブ回路2115及び第3制御サブ回路2123に電気的に接続してもよい。陰極電極ピンは、このパッド対内の陰極パッドP2にボンディングされ、第2電圧信号端子VSSに電気的に接続してもよい。
【0179】
例示的に、
図8及び
図9に示すように、複数のパッドPのベース1上の正投影と、各画素駆動回路21における第7トランジスタT7のベース1上の正投影とは、重ならない。これにより、発光素子22を対応するパッドにボンディングして圧力を加える過程で、第7トランジスタT7への悪影響を回避することができ、第7トランジスタT8の良好な駆動性能を確保することができる。
【0180】
例示的に、発光素子22は様々な構造であってもよく、実際の必要に応じて選択することができる。例えば、発光素子22の構造は、上向き構造、垂直構造、または下向き構造であってもよい。
【0181】
ここで、各パッド対は、各画素ユニット(マクロレベルの可視画素ユニットが画素ユニット中の発光素子からなる)間のギャップ要件(ここでのギャップ要件、例えばマクロレベルの可視画素ユニット間のギャップ)を満たすことができる限り、種々の配置が存在し、発光素子22とパッド対とのボンディング能力を備えている。
【0182】
例示的に、各パッド対の配列方式は、各サブ画素における発光素子22の配列方式と同じである。
【0183】
例えば、各画素セルにおいて、発光素子22は「品」字状に配列されている。したがって、
図8に示すように、各画素セルに対応するパッド対を「品」字状に配列されてもよい。この場合、同一の画素セルにおいて、各パッド対の中心は三角形(例えば、鋭角三角形)を形成することができる。このようにして、隣接する2つのパッド対の間に大きなギャップが存在し、隣接する2つの発光素子22の間に大きなギャップが存在することを確保することが有利である。画素セル間のギャップの要件を満たすことができるだけでなく、発光素子22をボンディングする困難さを低減することができる。
【0184】
別の例では、各画素ユニットにおいて、発光素子22が水平に配列されている。したがって、
図9に示すように、各画素セルに対応するパッド対が水平に配列されてもよい。
【0185】
本開示の例では、
図8および
図9に示すように、任意の隣接する3つのサブ画素行は、それぞれ、(2N-1)行目のサブ画素、2N行目のサブ画素、および(2N+1)行目のサブ画素であることを理解すべきである。(2N-1)行目のサブ画素と2N行目のサブ画素との間の領域は、第1ギャップ領域GA1である。2N行目のサブ画素と(2N+1)行目のサブ画素との間の領域は、第2ギャップ領域GA2である。(2N-1)行目のサブ画素及び2N行目のサブ画素では、画素駆動回路21は第1ギャップ領域GA1により近い。2N行目のサブ画素及び(2N+1)行目のサブ画素では、画素駆動回路21は第2ギャップ領域GA2からさらに離れる。Nは正の整数である。
【0186】
例えば、(2N-1)行目のサブ画素と2N行目のサブ画素については、各画素駆動回路21は、第1ギャップ領域GA1に対して対称に配置され、且つ各画素駆動回路21は第1ギャップ領域GA1により近く、各パッド対は第1ギャップ領域GA1からさらに離れる。2N行目のサブ画素と(2N+1)行目のサブ画素については、各画素駆動回路21は第1ギャップ領域GA2に対して対称に配置され、且つ各画素駆動回路は第2ギャップ領域GA2からさらに離れ、各パッド対は第2ギャップ領域GA2により近い。
【0187】
例示的に、第1方向Yに沿って、第2ギャップ領域GA2のサイズは、第1ギャップ領域GA1のサイズよりも大きい。
【0188】
このように、各画素ユニット間のギャップ要件を満たすことを前提として、各画素ユニットの分布均一性を高めることができ、画素駆動回路21のコンパクトな配置を実現することができ、配線空間を有効に利用することができる。
【0189】
例えば、同一行の画素ユニットでは、任意の隣接する2つの画素ユニット間のギャップは同じである。同一列の画素ユニットでは、隣接する2つの画素ユニット間のギャップは同じである。
【0190】
なお、この例では、各サブ画素における画素駆動回路21とパッド対の位置のみを制限し、画素駆動回路21の具体的な構成が対称であるか否かを制限しない。画素駆動回路21は複数の膜層を含むため、複数の膜層を形成するプロセスでは、プロセス誤差などの不可避的な要因により、異なる画素駆動回路に含まれる膜層のサイズに差がある可能性がある。このように、(2N-1)行目のサブ画素における画素駆動回路21及び2N行目のサブ画素における画素駆動回路21は、第1ギャップ領域GA1に対して厳密に対称に配置されることができなく、また、2N行目のサブ画素における画素駆動回路21及び(2N+1)行目のサブ画素の画素駆動回路21は、第2ギャップ領域GA2に対して厳密に対称に配置されることができない。
【0191】
いくつかの実施例では、
図12、13、16、および17に示すように、同一のデータ線DLは、少なくとも、1列のサブ画素に電気的に接続される。
【0192】
いくつかの例では、
図12および
図13に示すように、1つのデータ線DLは、1列のサブ画素電気的に接続し、すなわち、両者には1対1の対応が存在する。データ線DLの数は、サブ画素の列数に等しい。この場合、各データ線DLにより伝送されるデータ信号は、対応する列のサブ画素のみに書き込まれる。
【0193】
他のいくつかの例では、
図16および
図17に示すように、1つのデータ線DLは、複数列のサブ画素列に電気的に接続されてもよい。データ線DLの数は、サブ画素の列数よりも少ない。この場合、各データ線DLにより伝送されるデータ信号は、タイムシェアリングで対応する複数列のサブ画素に書き込まれてもよい。
【0194】
ここで、同一のデータ線DLは、少なくとも1列のサブ画素に電気的に接続され、これは、データ線DLの数を減らし、データ線DLが占める空間を減らし、表示基板100の配線空間を増やすのに有利である。
【0195】
いくつかの実施例では、
図12、13、16、および17に示すように、隣接する2つのデータ線DLの間には、少なくとも1列のサブ画素列が設けられる。
【0196】
いくつかの例では、
図12および
図13に示すように、隣接する2つのデータ線DL間には、1列のサブ画素が設けられる。したがって、各データ線DLは、1列のサブ画素に電気的に接続してもよい。
【0197】
他の例では、
図16および
図17に示すように、任意の隣接する2つデータ線DL間には、複数列のサブ画素列が設けられる。したがって、各データ線DLは、複数列のサブ画素に電気的に接続してもよい。
【0198】
なお、隣接する2つのデータ線DL間にサブ画素が設けられない場合には、隣接する2つのデータ線DL間に寄生容量が形成されないように、隣接する2つのデータ線DL間に大きなギャップを持たせる必要がある。しかし、表示基板100におけるデータ線DLが占める空間を増やしやすく、配線の複雑さを高めることができる。
【0199】
本開示では、任意の隣接する2つのデータ線DL間に少なくとも1列のサブ画素が設けられることにより、任意の隣接する2つのデータ線DLが少なくとも1列のサブ画素によって分離できる。これにより、表示基板100におけるデータ線DLの占有スペースを低減し、配線の複雑さを低減することができるだけでなく、隣接する2つのデータ線DL間の信号クロストークを防止し、各データ線DLが伝送するデータ信号の正確性を確保することができる。
【0200】
いくつかの実施例では、
図19及び
図20に示すように、表示基板100は、ベース1の縁に設けられた複数の接続配線3をさらに含む。表示基板100に含まれる複数のサブ画素2は、ベース1の一方側に設けられてもよく、表示装置1000に含まれる駆動チップ200は、ベース1の他方側に設けられてもよい。
【0201】
いくつかの例では、各接続配線3はU字形をしてもよい。接続配線3の一端はベース1の一方側に位置し、少なくとも1つのデータ線DLに電気的に接続されてもよく(例えば、データ線DLに直接電気的に接続されてもよく、データ線DLに間接的に電気的に接続されてもよい)、接続配線の他端はベース1の他方側に延びてもよい。
図22に示すように、接続配線3の他端は、駆動チップ200に電気的に接続されてもよい。例えば、駆動チップ200は、接続配線3にデータ信号を供給し、接続配線3は、このデータ信号を対応するデータ線DLに伝送してもよい。
【0202】
例示的に、上記の配置方式をサイド配線方式と呼んでもよい。
【0203】
サブ画素2は、サイド配線方式で駆動チップ200に電気的に接続されており、これにより、表示基板100の額縁のサイズを小さくし、狭額縁、ひいては額縁のない設計を容易にすることができる。
【0204】
また、表示装置1000が複数の表示基板100によってスプライシングされたものである場合には、表示基板100をサイド配線方式でスプライシングすることにより、シームのサイズを効果的に小さくし、シームレスでスプライシングされてもよい。その結果、狭額縁またはさらには無額縁の設計を実現することに有利である。
【0205】
本開示により提供される表示基板100は、少量のデータ線DLを有する。このようにすれば、それに応じて接続配線3の数を減らすことができ、さらに、サイド配線のプロセス歩留まりを向上させ、表示基板100と表示装置1000の歩留まりを向上させることができる。
【0206】
また、1つのデータ線DLが複数列のサブ画素に電気的に接続される場合、接続配線3の数をさらに減らすことができ、これはサイド配線のプロセス歩留まりをさらに向上させ、表示基板100と表示装置1000の歩留まりをさらに向上させることに有利である。
【0207】
なお、サイド配線方式を使用する場合には、接続配線3の数を効果的に減らすための様々な設定方法があり、これらの設定方法は実際の必要に応じて選択されることができる。また、様々な設定方法には、本開示に例示される方法が含まれるが、これらに限定されるものではない。
【0208】
例示的な実施例では、
図12および
図13に示すように、表示基板100は、多出力選択回路4、複数のデータ伝送線DTL、および複数の選択信号線Muxをさらに含む。
【0209】
いくつかの例では、多出力選択回路4はサブ画素2とベース1の同じ側に位置してもよい。多出力選択回路4は、表示基板100に含まれる複数のデータ線DLに電気的に接続してもよい。
【0210】
いくつかの例では、複数のデータ伝送線DTLは、サブ画素2とベース1の同じ側に位置してもよい。複数のデータ伝送線DTLは、第1方向Yに延びてもよく、多出力選択回路4に電気的に接続される。無論、各々のデータ伝送線DTLの一部は第1方向Yに延在し、データ伝送線の他の一部DTLは第2方向Xに延びてもよい。
【0211】
いくつかの例では、複数の選択信号線Muxは、サブ画素2とベース1の同じ側に位置してもよい。複数の選択信号線Muxは、第2方向Xに延在し、多出力選択回路4に電気的に接続されてもよい。無論、各々の選択信号線Muxの一部は第1方向Yに延在し、選択信号線Muxの他の一部は第2方向Xに延びてもよい。
【0212】
いくつかの例では、多出力選択回路4は、複数の選択信号線Muxにより伝送される選択信号の制御下で、複数のデータ伝送線DTLにより伝送されるデータ信号をタイムシェアリングで複数のデータ線DLに伝送するように構成される。
【0213】
なお、データ伝送線DTLの数はデータ線DLの数よりも小さく、1つのデータ伝送線DTCLは複数のデータ線DLに対応する。多出力選択回路4は選択機能を有する。選択制御信号により、多出力選択回路4は、各々のデータ伝送線DTLにより伝送されたデータ信号を特定の期間だけ、対応する複数のデータ線DLのうちのデータ線DLに伝送し、次の期間には、対応する複数のデータ線DLのうちの他のデータ線DLにデータ信号を伝送してもよい。
【0214】
この場合、複数のデータ線DLは、複数のデータ伝送線DTLを介してデータ信号を生成するソース駆動回路(例えば、駆動チップ200)に電気的に接続してもよい。データ伝送線DTLの数はデータ線DLの数よりも少ないため、駆動チップ200に電気的に接続するために使用されるピンの数を減らすことができ、これは駆動チップ200とピンとの電気的接続の良率を高め、表示装置1000の良率を高めるのに有利である。
【0215】
また、表示基板100が接続配線3を含む場合には、各接続配線3のベース1側の一端を1つのデータ伝送線DTLに電気的に接続してもよく、これにより、接続配線3は、データ伝送線DTLと多出力選択回路4とを順次に介して対応する複数のデータ線DLに電気的に接続される。
【0216】
データ伝送線DTLの数がデータ線DLの数よりも少ないため、接続配線3の数を減らすことができ、サイド配線の歩留まりを効果的に高めることができる。
【0217】
いくつかの実施例では、
図12および
図13に示すように、複数のデータ線DLは、少なくとも、複数の第1データ線DL
1、複数の第2データ線DL
2、および複数の第3データ線DL
3を含む。複数のデータ伝送線DTLは、少なくとも、複数の第1データ伝送線DTL
1と、複数の第2データ伝送線DTL
2と、複数の第3データ伝送線DTL
3とを含む。多出力選択回路4は、複数の選択トランジスタ群41を含み得る。選択トランジスタ群41は、選択信号線Mux及び第1データ線DL
1、第2データ線DL
2及び第3データ線DL
3に電気的に接続してもよい。
【0218】
例示的に、各々の選択トランジスタ群41は、1つの選択信号線Mux及び1つの第1データ線DL1、1つの第2データ線DL2及び1つの第3データ線DL3に電気的に接続してもよい。
【0219】
いくつかの例では、
図13に示すように、第1データ伝送線DTL
1は、少なくとも2つの選択トランジスタ群41に電気的に接続され、少なくとも2つの選択トランジスタ群41を介して対応する第1データ線DL
1に電気的に接続される。
【0220】
各々の選択トランジスタ群41が、1つの選択信号線Muxと1つの第1データ線DL1とに電気的に接続されるので、各々の第1データ伝送線DTL1は、少なくとも2つの選択信号線Muxと少なくとも2つの第1データ線DL1とに対応してもよい。第1データ伝送線DTL1により伝送されるデータ信号は、一方の選択信号線Muxにより伝送される選択信号の制御下で対応する1つの第1データ線DL1に伝送され、他方の選択信号線Muxにより伝送される選択信号の制御下で対応する他の第1データ線DL1により伝送され、第1データ伝送線DTL1により伝送されるデータ信号がタイムシェアリングで書き込まれる。
【0221】
例示的に、第1データ伝送線DTL1は、2つ、3つ、4つ、または6つの選択トランジスタ群41に電気的に接続されてもよい。したがって、第1データ伝送線DTL1は、2つ、3つ、4つ、または6つの第1データ線DL1に電気的に接続されてもよい。
【0222】
いくつかの例では、
図13に示すように、第2データ転送線DTL
2は、少なくとも2つの選択トランジスタ群41に電気的に接続され、少なくとも2つのゲートトランジスタ群41を介して対応する第2データ線DL
2に電気的に接続される。
【0223】
各々の選択トランジスタ群41が、1つの選択信号線Muxと1つの第2データ線DL2に電気的に接続されるので、各々の第2データ伝送線DTL2は、少なくとも2つの選択信号線Muxと少なくとも2つの第2データ線DL2に対応してもよい。第2データ伝送線DTL2により伝送されるデータ信号は、一方の選択信号線Muxにより伝送される選択信号の制御下で対応する1つの第2データ線DL2に伝送され、他方の選択信号線Muxにより伝送される選択信号の制御下で対応する他の第2データ伝送線DTL2により伝送され、第2データ伝送線DTL2により伝送されるデータ信号がタイムシェアリングで書き込まれる。
【0224】
例示的に、第2データ伝送線DTL2は、2つ、3つ、4つ、または6つの選択トランジスタ群41に電気的に接続されてもよい。したがって、第2データ伝送線DTL2は、2つ、3つ、4つ、または6つの第2データ線DL2に電気的に接続されてもよい。
【0225】
いくつかの例では、
図13に示すように、第3データ転送線DTL
3は、少なくとも2つの選択トランジスタ群41に電気的に接続され、少なくとも2つの選択トランジスタ群41を介して対応する第3データ線DL
3に電気的に接続される。
【0226】
各々の選択トランジスタ群41は、1つの選択信号線Muxと1つの第3データ線DL3とに電気的に接続されるので、各々の第3データ伝送線DTL3は、少なくとも2つの選択信号線Muxと少なくとも2つの第3データ線DL3とに対応してもよい。第3データ伝送線DTL3により伝送されるデータ信号は、一方の選択信号線Muxにより伝送される選択信号による制御下で対応する1つの第3データ線DL3に伝送され、他方の選択信号線Muxにより伝送される選択信号の制御下で対応する他の第3データ伝送線DTL3により伝送され、第3データ伝送線DTL3により伝送されるデータ信号がタイムシェアリングで書き込まれる。
【0227】
例示的に、第3データ伝送線DTL3は、2つ、3つ、4つ、または6つの選択トランジスタ群41に電気的に接続されてもよい。したがって、第3データ伝送線DTL3は、2つ、3つ、4つ、または6つの第1データ線DL3に電気的に接続されてもよい。
【0228】
選択的に、
図13に示すように、複数の選択信号線Muxの数は6つであってもよく、したがって、複数の選択トランジスタ群41の数は6iであってもよい。この場合、第1選択信号線MUX
1は(6i-5)番目の選択トランジスタ群41に電気的に接続され、第2選択信号線MUX
2は(6i-4)番目の選択トランジスタ群41に電気的に接続され、第3選択信号線MUX
3は(6i-3)番目の選択トランジスタ群41に電気的に接続され、第4選択信号線MUX
4は(6i-2)番目の選択トランジスタ群41に電気的に接続され、第5選択信号線MUX
5は(6i-1)番目の選択トランジスタ群に電気的に接続されてもよい。ここで、iは正の整数である。
【0229】
この場合、
図13を参照して、各選択トランジスタ群41とデータ伝送線DTL及びデータ線DLとの接続関係を模式的に説明する。
【0230】
例示的に、i番目の第1データ伝送線DTL1は、(6i-5)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-5)番目の選択トランジスタ群41を介して(6i-5)番目の第1データ線DL1に電気的に接続されてもよく、i番目の第1データ伝送線DTL1は、(6i-4)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-4)番目の選択トランジスタ群41を介して(6i-4)番目の第1データ線DL1に電気的に接続されてもよく、i番目の第1データ伝送線DTL1は、(6i-3)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-3)番目の選択トランジスタ群41を介して(6i-3)番目の第1データ線DL1に電気的に接続されてもよく、i番目の第1データ伝送線DTL1は、(6i-2)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-2)番目の選択トランジスタ群41を介して(6i-2)番目の第1データ線DL1に電気的に接続されてもよく、i番目の第1データ伝送線DTL1は、(6i-1)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-1)番目の選択トランジスタ群41を介して(6i-1)番目の第1データ線DL1に電気的に接続されてもよく、i番目の第1データ伝送線DTL1は、6i番目の選択トランジスタ群に電気的に接続され、且つ6i番目の選択トランジスタ群を介して6i番目の第1データ線DL1に電気的に接続されてもよい。
【0231】
例示的に、i番目の第2データ伝送線DTL2は、(6i-5)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-5)番目の選択トランジスタ群41を介して(6i-5)番目の第2データ線DL2に電気的に接続されてもよく、i番目の第2データ伝送線DTL2は、(6i-4)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-4)番目の選択トランジスタ群41を介して(6i-4)番目の第2データ線DL2に電気的に接続されてもよく、i番目の第2データ伝送線DTL2は、(6i-3)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-3)番目の選択トランジスタ群41を介して(6i-3)番目の第2データ線DL2に電気的に接続されてもよく、i番目の第2データ伝送線DTL2は、(6i-2)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-2)番目の選択トランジスタ群41を介して(6i-2)番目の第2データ線DL2に電気的に接続されてもよく、i番目の第2データ伝送線DTL2は、(6i-1)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-1)番目の選択トランジスタ群41を介して(6i-1)番目の第2データ線DL2に電気的に接続されてもよく、i番目の第2データ伝送線DTL2は、6i番目の選択トランジスタ群に電気的に接続され、且つ6i番目の選択トランジスタ群を介して6i番目の第2データ線DL2に電気的に接続されてもよい。
【0232】
例示的に、i番目の第3データ伝送線DTL3は、(6i-5)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-5)番目の選択トランジスタ群41を介して(6i-5)番目の第3データ伝送線DL3に電気的に接続されてもよく、i番目の第3データ伝送線DTL3は、(6i-4)番目の選択トランジスタ群41にさらに電気的に接続され、且つ(6i-4)番目の選択トランジスタ群41を介して(6i-4)番目の第3データ線DL3に電気的に接続されてもよく、i番目の第3データ伝送線DTL3は、(6i-3)番目の選択トランジスタ群41にさらに電気的に接続され、且つ(6i-3)番目の選択トランジスタ群41を介して(6i-3)番目の第3データ線DL3に電気的に接続されてもよく、i番目の第3データ伝送線DTL3は、(6i-2)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-2)番目の選択トランジスタ群41を介して(6i-2)番目の第3データ線DL3に電気的に接続されてもよく、i番目の第3データ伝送線DTL3は、(6i-1)番目の選択トランジスタ群41に電気的に接続され、且つ(6i-1)番目の選択トランジスタ群41を介して(6i-1)番目の第3データ線DL3に電気的に接続されてもよく、i番目の3データ伝送線DTL3は、6i番目の選択トランジスタ群に電気的に接続され、且つ6i番目の選択トランジスタ群を介して6i番目の第3データ線DL3に電気的に接続されてもよい。
【0233】
いくつかの例では、
図12及び
図13に示すように、第1データ伝送線DTL
1、第2データ伝送線DTL
2及び第3データ伝送線DTL
3が周期的に配置されている。すなわち、第1データ伝送線DTL
1、第2データ伝送線DTL
2及び第3データ伝送線DTL
3は、特定の順序で循環的に配置されてもよい。
【0234】
配置の順序は、複数の種類があり、実際の必要に応じて設定されてもよい。
【0235】
例示的に、
図12及び
図13に示すように、1つの周期の配置順序は、第1データ伝送線DTL
1、第2データ伝送線DTL
2、及び第3データ伝送線DTL
3、或いは、第2データ伝送線DTL
2、第1データ伝送線DTL
1、及び第3データ伝送線DTL
3、或いは、第3データ伝送線DTL
3、第1データ伝送線DTL
1、及び第2データ伝送線DTL
2である。
【0236】
いくつかの例では、
図12および
図13に示すように、第1データ線DL
1、第2データ線DL
2、および第3データ線DL
3が周期的に配置される。すなわち、第1データ線DL
1、第2データ線DL
2、および第3データ線DL
3は、特定の順序で循環的に配列されてもよい。
【0237】
配置の順序は、複数の種類があり、実際の必要に応じて設定されてもよい。
【0238】
例示的に、
図12及び
図13に示すように、1つの周期の配列順序は、第1データ線DL
1、第2データ線DL
2、および第3データ線DL
3、あるいは、第2データ線DL
2、第1データ線DL
1、および第3データ線DL
3、あるいは、第3データ線DL
3、第1データ線DL
1、および第2データ線DL
2である。
【0239】
例えば、
図12及び
図13に示すように、データ伝送線DTLの配列順序は、データ線DLの配列順序と同じであってもよく、これは、配線の規則性を高め、配線の複雑さを低減するのに有利である。
【0240】
選択的に、第1データ線DL1に電気的に接続されるサブ画素2はすべて赤色サブ画素であってもよく、第2データ線DL2に電気的に接続されるサブ画素2はすべて緑色サブ画素であってもよく、第3データ線DL3に電気的に接続されるサブ画素はすべて青色サブ画素であってもよい。
【0241】
選択的に、サブ画素2がさらに白色サブ画素を含む場合、データ線DLは例えば第4数のデータ線DL4を含み、データ伝送線DTLは例えば第1データ伝送線DL4を含み得る。第4データ線DL4、第4データ線DTL4と各選択トランジスタ群41との接続関係については、上記の例の説明を参照して、ここでは繰り返さない。
【0242】
いくつかの実施例では、
図13に示すように、選択トランジスタ群41は、少なくとも、第1選択トランジスタ411、第2選択トランジスタ412、および第3選択トランジスタ413を含む。
【0243】
いくつかの例では、
図13に示すように、第1選択トランジスタ411の制御電極は選択信号線Muxに電気的に接続され、第1選択トランジスタ411の第1電極は第1データ伝送線DTL
1に電気的に接続され、第1選択トランジスタ411の第2電極は第1データ線DL
1に電気的に接続される。
【0244】
例示的に、選択信号線Muxにより伝送される選択信号のレベルがローレベルである場合、第1選択トランジスタ411は、選択信号の制御下で導通され、第1データ伝送線DTL1からのデータ信号を第1データ線DL1に伝送してもよい。
【0245】
いくつかの例では、
図13に示すように、第2選択トランジスタ412の制御電極は選択信号線Muxに電気的に接続され、第2選択トランジスタ412の第1電極は第2データ伝送線DTL
2に電気的に接続され、第2選択トランジスタ412の第2電極は第2データ線DL
2に電気的に接続される。
【0246】
例示的に、選択信号線Muxにより伝送される選択信号のレベルがローレベルである場合、第2選択トランジスタ412は、選択信号の制御下で導通され、第2データ伝送線DTL2からのデータ信号を第2データ線DL2に伝送してもよい。
【0247】
いくつかの例では、
図13に示すように、第3選択トランジスタ413の制御電極は選択信号線Muxに電気的に接続され、第3選択トランジスタ413の第1電極は第3データ伝送線DTL
3に電気的に接続され、第3選択トランジスタ413の第2電極は第3データ線DL
3に電気的に接続される。
【0248】
例示的に、選択信号線Muxにより伝送される選択信号のレベルがローレベルである場合、第3選択トランジスタ413は、選択信号の制御下で導通され、第3データ伝送線DTL3からのデータ信号を第3データ線DL3に伝送してもよい。
【0249】
選択的に、
図13に示すように、例えば、選択信号線Muxの数は6であり、選択トランジスタ群41の数は6iである。
【0250】
i番目の第1データ伝送線DTL1は、(6i-5)番目の選択トランジスタ群41~6i番目の選択トランジスタ群41における第1選択トランジスタ411に電気的に接続されてもよい。i番目の第1データ伝送線DTL1により伝送されるデータ信号は、第1選択信号線MUX1により伝送される選択信号、第2選択信号線MUX2により伝送される選択信号、第3選択信号線MUX3により伝送される選択信号、第4選択信号線MUX4により伝送される選択信号、第5選択信号線MUX5により伝送される選択信号、および第6選択信号線MUX6により伝送される選択信号の制御下で、(6i-5)番目の第1データ線DL1~6i番目の第1データ線DL1にタイムシェアリングで伝送され、データ信号がタイムシェアリングで書き込まれる。
【0251】
i番目の第2データ伝送線DTL2は、(6i-5)番目の選択トランジスタ群41~6i番目の選択トランジスタ群41における第2選択トランジスタ412に電気的に接続されてもよい。i番目の第2データ伝送線DTL2により伝送されるデータ信号は、第1選択信号線MUX1により伝送される選択信号、第2選択信号線MUX2により伝送される選択信号、第3選択信号線MUX3により伝送される選択信号、第4選択信号線MUX4により伝送される選択信号、第5選択信号線MUX5により伝送される選択信号、および第6選択信号線MUX6により伝送される選択信号の制御下で、(6i-5)番目の第2データ線DL2~6i番目の第2データ線DL2にタイムシェアリングで伝送され、データ信号がタイムシェアリングで書き込まれる。
【0252】
i番目の第3データ伝送線DTL3は、(6i-5)番目の選択トランジスタ群41~6i番目の選択トランジスタ群41における第3選択トランジスタ413に電気的に接続されてもよい。i番目の第3データ伝送線DTL3により伝送するデータ信号は、第1選択信号線MUX1により伝送される選択信号、第2選択信号線MUX2により伝送される選択信号、第3選択信号線MUX3により伝送される選択信号、第4選択信号線MUX4により伝送される選択信号、第5選択信号線MUX5により伝送される選択信号、および第6選択信号線MUX6により伝送される選択信号の制御下で、(6i-5)番目の第3データ線DL3~6i番目の第3データ線DL3にタイムシェアリングで伝送され、データ信号がタイムシェアリングで書き込まれる。
【0253】
なお、サブ画素2が白色サブ画素をさらに含む場合、選択トランジスタ群41は、例えば第4選択トランジスタをさらに含み得る。選択トランジスタ群41と第4選択トランジスタとの電気的接続関係については、上記の例の説明を参照して、ここでは繰り返さない。
【0254】
いくつかの例では、
図12および
図13に示すように、同一のデータ線DLを1列のサブ画素に電気的に接続されてもよい。すなわち、データ線DLの数は、サブ画素の列数と等しい。
【0255】
本実施例では、同一行のサブ画素が1つのゲート線GLにのみ電気的に接続されてもよいことが理解される。すなわち、各々のゲート線GLにより伝送される走査信号は、同一行のサブ画素における各データ書込みサブ回路2111と各補償サブ回路2113の動作を同時に制御することができる。
【0256】
別の実施例では、
図16及び
図17に示すように、同一のデータ線DLは少なくとも2列のサブ画素に電気的に接続され、且つ1行のサブ画素は少なくとも2つのゲート線GLに電気的に接続される。少なくとも2つのゲート線GLは、それぞれ対応するサブ画素に走査信号を伝送することにより、当該行のサブ画素がデータ線DLにより伝送されるデータ信号をタイムシェアリングで受信するように制御するように構成される。
【0257】
いくつかの例では、各々のサブ画素2が、少なくとも2つのゲート線GLのうちの1つのデータ線DLと1つのゲート線GLに電気的に接続されるので、各ゲート線GLは、同一行のサブ画素のうちの一部のサブ画素2にのみ電気的に接続される。また、同一行のサブ画素のうち、少なくとも2つのサブ画素2は、1つのデータ線DLに電気的に接続される。
【0258】
例示的に、同一のデータ線DLに電気的に接続された少なくとも2つのサブ画素2は、それぞれ異なるゲート線GLに電気的に接続される。少なくとも2つのサブ画素2により受信される走査信号のアクティブレベル期間は重なり合わない。このように、少なくとも2つのサブ画素2は、異なる期間に動作し(例えば、異なるサブ画素2内のデータ書込サブ回路2111と補償サブ回路2113は、異なる期間に導通されることができる)、データ線DLにより伝送れたデータ信号を順次に受信して、データ信号がタイムシェアリングで書き込まれることができる。
【0259】
なお、データ線DLの数は、同一行のサブ画素2の数よりも少ない。
【0260】
上述した配置方式によりゲート線GL及びデータ線DLを配置することにより、表示基板100に含まれるデータ線DLの数を効果的に減らすことができる。データ線DLによって占有される空間を減らすことができ、表示基板100の配線空間を増やすことができる。
【0261】
表示基板100が接続配線3を含む場合、1つのデータ線DLが1つの接続配線3に電気的に接続されてもよい。すなわち、データ線DLの数は、接続配線3の数と等しくてもよい。データ線DLの数は、同一行のサブ画素中のサブ画素2の数よりも少ないため、接続配線3の数も効果的に減らすことができ、サイド配線の歩留まりを効果的に高めることができる。
【0262】
いくつかの実施例では、
図16および
図17に示すように、同一行のサブ画素のうち、任意の隣接する2つのサブ画素2がそれぞれ異なるゲート線GLに電気的に接続される。
【0263】
このようにして、隣接する2つのサブ画素2(さらに多くの隣接するサブ画素2)を同一のデータ線DLに電気的に接続されることができる。これにより、隣接する2つのサブ画素2の隣にデータ線DLを配置し、データ線DLと対応的に電気的に接続されたサブ画素2とのギャップを小さくし、データ線DLと対応的に電気的に接続されたサブ画素との配線の複雑さを低減することができる。
【0264】
いくつかの実施例では、
図16および
図17に示すように、同一のデータ線DLに電気的に接続されたサブ画素2の列数は、同一行のサブ画素に電気的に接続されたゲート線GLの数と等しい。
【0265】
いくつかの例では、同一のデータ線DLに電気的に接続されたサブ画素2の列数はnであり、一行のサブ画素に電気的に接続されるゲート線GLの数もnである。同一行のサブ画素のうち、同一のデータ線DLに電気的に接続されたn個のサブ画素2は、そのn個のゲート線GLにそれぞれ一対一に対応して電気的に接続されている。
【0266】
これにより、同一の行のサブ画素をグループ化して制御し、配線の複雑さを低減し、同一列のサブ画素を制御する複雑さを低減することができる。
【0267】
ここで、同一のデータ線DLに電気的に接続されたサブ画素2の列数、すなわち、同一行のサブ画素に電気的に接続されたゲート線GLの数は、実際の必要に応じて設定されることができる。
【0268】
例示的に、同一のデータ線DLに電気的に接続されたサブ画素2の列数は、2、3、4、または6であってもよく、したがって、同一行のサブ画素に電気的に接続されるゲート線GLの数は、2、3、4、または6であってもよい。
【0269】
選択的に、
図16および
図17に示すように、同一のデータ線DLに電気的に接続されたサブ画素2の列数は6である。したがって、同一行のサブ画素に電気的に接続されたゲート線GLの数は6本である。この場合、同一行のサブ画素において、第1ゲート線GL
1は(6i-5)番目のサブ画素2に電気的に接続し、第2ゲート線GL
2は(6i-4)番目のサブ画素に電気的に接続し、第3ゲート線GL
3は(6i-3)番目のサブ画素2に電気的に接続し、第4ゲート線GL
4は(6i-2)番目のサブ画素に電気的に接続し、第5ゲート線GL
5は、(6i-1)番目のサブ画素2に電気的に接続し、第6ゲート線GL
6は、6i番目のサブ画素に電気的に接続してもよい。i番目のデータ線DLは、(6i-5)列目のサブ画素から6i列目のサブ画素に電気的に接続してもよい。
【0270】
例えば、
図18に示すように、第1ゲート線GL
1により伝送される走査信号Gate
1のレベル、第2ゲート線GL
2により伝送される走査信号Gate
2のレベル、第3ゲート線GL
3により伝送される走査情報Gate
3のレベル、第4ゲート線GL
4により伝送される走査情報Gate
4のレベル、第5ゲート線GL
5により伝送される走査信号Gate
5のレベル、及び第6ゲート線GL
6により伝送される走査信号Gate
6が順次にアクティブレベルに変化し、且つ6つの走査信号のうち、任意の隣接する2つの走査信号のアクティブレベル期間は重なり合わない。したがって、(6i-5)番目のサブ画素2におけるデータ書込サブ回路2111及び補償サブ回路2113、(6i-4)番目のサブ画素2におけるデータ書込サブ回路2111及び補償サブ回路2113、(6i-3)番目のサブ画素2におけるデータ書込サブ回路2111及び補償サブ回路2113、(6i-2)番目のサブ画素2におけるデータ書込サブ回路2111及び補償サブ回路2113、(6i-1)番目のサブ画素2におけるデータ書込サブ回路2111及び補償サブ回路2113、6i番目のサブ画素2におけるデータ書込サブ回路2111及び補償サブ回路2113は、i番目のデータ線DLにより伝送されるデータ信号を順次に受信し、データ信号がタイムシェアリングで書き込まれる。
【0271】
いくつかの実施例では、
図16および
図17に示すように、同一行のサブ画素に電気的に接続された少なくとも2つのゲート線GLが、当該行のサブ画素の対向する両側にそれぞれ設けられる。すなわち、少なくとも2つのゲート線GLを2つのグループに分割することができる。一方のグループのゲート線GLは当該行のサブ画素行の一方側に配置され、他方のグループのゲート線GLは当該行のサブ画素の他方側に配置されてもよい。例えば、2つのグループのゲート線GLの数は等しくてもよい。
【0272】
例示的に、同一行のサブ画素に電気的に接続されるゲート線GLの数は6つである。この場合、3つのゲート線GLは当該行のサブ画素行の一方側に配置され、他の3つのゲート線GLは当該行のサブ画素の他方側に配置されてもよい。
【0273】
上述したゲート線GLの配置方式により、異なるゲート線GLと対応的に電気的に接続されたサブ画素2とのギャップを小さくし、異なるゲート線GLと対応的に電気的に接続されたサブ画素との配線の複雑さを低減することができる。
【0274】
なお、これらの実施例では、ゲート線GLの数が相対的に多く、その分、表示基板100に配置される必要があるシフトレジスタ(走査信号を生成するため)の数も相対的に多い。この場合、これらの実施例におけるゲート線GL及びデータ線DLに対する配置方式を低解像度の表示基板に適用することができ、表示基板100の解像度に悪影響を与えることを回避することができる。
【0275】
上記した一実施形態では、
図3及び
図4に示すように、任意行のサブ画素について、走査信号のレベルがアクティブレベル(すなわち、ローレベル)になった後、第1電流選択信号、第2電流選択信号、第1持続時間選択信号及び第2持続時間選択信号がタイムシェアリングでローレベルになり、電流データ信号と持続時間データ信号がタイムシェアリングで書き込まれる。一般に、信号間の時間間隔(
図3および
図4の双方向矢印で示す)を増やして、信号の誤書き込みを防止する。
【0276】
ここでは、あるサブ画素の電流制御回路に対応する書込み及び補償の段階を例にとる。走査信号のレベルがローレベルになった後、電流データ信号が対応する電流データ線DIに書き込まれる。前フレームが表示された後、このサブ画素に対応する第1電流選択信号のレベルがハイレベルになると、先に書き込まれた電流データ信号は、電流データ線DI上の寄生容量を介して電流データ線DIに記憶される。この場合、次のフレームが表示されると、電流データ信号が電流制御回路に正常に書き込まれない可能性がある(すなわち、電流制御回路内の駆動トランジスタの制御電極に正常に書き込まれない)。
【0277】
例えば、前フレームの表示では、電流データ信号のレベルはローレベル(電圧値Vdata(n-1))である。次のフレームの表示では、走査信号のレベルがローレベルになった後、第1電流選択信号のレベルが変化するまでの時間間隔で、電流データ線DIに記憶された電流データ信号がまず電流制御回路に書き込まれる。第1電流選択信号のレベルがローレベルになった後、
図3に示すように、次のフレームの表示における電流データ信号のレベル(電圧値Vdata(n))が前のフレームの表示における電流信号のレベルよりも大きい場合、このデータ電流信号は、電流制御回路(
図3に示すVgのように、Vthが電流制御回路の閾値電圧である)に連続的に書き込まれてもよい。
図4に示すように、次のフレームの表示における電流データ信号のレベル(電圧値Vdata(n))が前フレームの表示における電流データ信号のレベルよりも小さい場合、前フレームにおけるデータ信号の書き込みは継続する(
図4に示すVg)。その結果、このフレームに表示されたデータ信号が正常に書き込まれず、電流制御回路における駆動トランジスタが正常にオンしにくくなり、必要な階調を表示しにくくなる。
【0278】
そこで、
図10及び
図11に示すように、本開示のいくつかの実施例では、電流制御回路211が駆動信号を生成する段階では、データ信号のレベルがアクティブレベルになる期間は、走査信号のレベルがアクティブレベルになる期間よりも早い。
【0279】
すなわち、駆動信号を生成する段階では、データ信号は、まず、対応するデータ線DLに伝送され、対応するデータ線DL上の寄生容量に記憶されてもよく、そして、走査信号のレベルがアクティブレベルとなり、これにより、データ信号は、書込サブ回路2111、駆動サブ回路2112、補償サブ回路2113を順次に介して第6ノードN6に書き込まれて、駆動サブ回路211に対する閾値電圧の補償が完了する。
【0280】
電流制御回路211が駆動信号を生成する段階では、データ信号のレベルがアクティブレベルになる期間を、走査信号のレベルがアクティブレベルになる期間よりも早くすることにより、次のフレームが表示される前に、データ線DLに記憶されたデータ信号をリフレッシュして、前のフレームに表示されたデータ信号が残っていることを防止し、このように、走査信号のレベルがアクティブレベルになった後に、リフレッシュされたデータ信号を受信することができ、これにより、前フレーム中の残っているデータ信号によって次フレーム中に表示されるデータ信号が正常に書き込まれないことを防止することができる。その結果、各サブ画素2に表示すべき階調レベルを表示することができ、表示基板100の表示効果を高めることができる。
【0281】
いくつかの例では、表示基板100が多出力選択回路4を含む場合、電流制御回路211が駆動信号を生成する段階では、各選択信号線Muxにより伝送される選択信号のアクティブレベル期間は、走査信号のレベルがアクティブレベルになる期間よりも早い。
【0282】
このようにして、走査信号のレベルがアクティブレベルになる前に、各選択信号のレベルが順次にアクティブレベルに変化し、データ信号が対応するデータ線DLにタイムシェアリングで書き込まれ、データ線DL上の寄生容量を介して対応するデータ信号が記憶されることを完了する。
【0283】
他の例では、同一のデータ線DLが少なくともの2列サブ画素に電気的に接続され、且つ1行のサブ画素が少なくとも2つのゲート線GLに電気的に接続される場合、各サブ画素2について、電流制御回路211が駆動信号を生成する段階では、データ信号のレベルがアクティブレベルになる期間は、走査信号のレベルがアクティブレベルになる期間よりも早い、同一のゲート線GLに電気的に接続され且つ異なるデータ線DLに電気的に接続された異なるサブ画素2に対して、走査信号は、異なるサブ画素2にそれぞれ対応する複数の間隔のアクティブレベルを有してもよい。この場合、異なるデータ信号のレベルは、いずれも、対応する走査信号のアクティブレベルの前にアクティブレベルになる。
【0284】
本開示のいくつかの実施例では、表示基板の駆動方法が提供される。当該駆動方法は、表示基板100の複数のデータ線DLにデータ信号を伝送し、同一のサブ画素2の電流制御回路211と持続時間制御回路212によってこのデータ信号を同時に受信することを含む。
【0285】
例示的に、表示基板100を駆動して表示する過程で、データ信号のアクティブレベルはタイムシェアリングで電流制御回路211と持続時間制御回路212に書き込まれる。
【0286】
このように、電流制御回路211に対応する書き込み及び補償の段階と、持続時間制御回路212に対応する持続時間制御信号を生成する段階から分離され、すなわち重なり合わなく、且つデータ信号のレベルは各段階において実質的に変化しない。2つの隣接するデータ線DL間の信号クロストークを効果的に回避することができ、持続時間制御回路212に書き込まれたデータ信号レベルの変化により電流制御回路211に書き込まれたデータ信号のレベルが変化することを回避することができる。その結果、列方向における輝度差の不具合の改善に有利である。
【0287】
いくつかの実施例では、
図6および
図7に示すように、電流制御回路211は、データ書込みサブ回路2111、駆動サブ回路2112、補償サブ回路2113、および発光制御サブ回路2114を含む。持続時間制御回路212は、第1制御サブ回路2121、第2制御サブ回路2112、および第3制御サブ回路2123を含む。
【0288】
以下、
図7に示すサブ画素2の構成を参照して、1つのフレームの表示段階における表示基板100の駆動方法を模式的に説明する。
【0289】
いくつかの例では、1つのフレームの表示段階にでは、上述の駆動方法は、第1段階S1、第2段階S2、第3段階S3、および第4段階S4をさらに含む。表示基板100のサブ画素2が表示する階調レベルが異なる場合には、第1段階S1と第2段階S2とはわずかに異なる。以下、表示基板100のサブ画素2が表示する階調に基づいて駆動方法に含まれる第1段階S1、第2段階S2、第3段階S3、第4段階S4について説明する。
【0290】
例示的に、
図10に示すように、表示基板100のサブ画素2が表示する階調レベルは閾値階調レベル以上である。この場合、画素駆動回路21と発光素子22との間に導電通路が常に形成されてもよく、それに応じて、持続時間制御信号を第1イネーブルメント信号としてもよい。
【0291】
第1段階S1aでは、
図10に示すように、第1リセット信号のレベルはローレベルであり、第2リセット信号のレベルはハイレベルであり、データ信号のレベルはハイレベルである。
【0292】
第1リセット信号端子Res_Aで受信された第1リセット信号及びデータ信号に応答して、第1制御サブ回路2121は、遮断される。
【0293】
第1制御サブ回路2121における第1トランジスタT1は、第1リセット信号の制御下で導通され、第3ノードN3にデータ信号を伝送してもよい。データ信号のレベルはハイレベルであるため、第1制御サブ回路2121における第2トランジスタT2は、第3ノードN3からのデータ信号の制御下で遮断されてもよい。この場合、第2イネーブルメント信号は第2ノードN2に送信されることができない。この際、第1制御サブ回路2121における第1コンデンサーC1は、ハイレベルのデータ信号を記憶してもよい。
【0294】
第2制御サブ回路2122の第3トランジスタT3は、第2リセット信号の制御下で遮断されてもよい。
【0295】
また、電流制御回路211がリセットサブ回路2115をさらに含む場合、リセットサブ回路211における第10トランジスタT10と第11トランジスタT11は、第1リセット信号の制御下で同時に導通されてもよい。第10トランジスタT10は、第6ノードN8をリセットするために、初期信号を第6ノードN6に伝送してもよい。第11トランジスタT11は、発光素子22をリセットするために、初期信号を発光素子22に伝送してもよい。
【0296】
第2段階S2aでは、
図10に示すように、第1リセット信号のレベルはハイレベルであり、第2リセット信号のレベルはローレベルであり、データ信号のレベルはローレベルである。
【0297】
第2リセット信号端子Res_Bで受信された第2リセット信号及びデータ信号に応答して、第2制御サブ回路2122が導通され、第1イネーブル信号端子EMで受信された第1イネーブル信号が第2ノードN2に送信される。
【0298】
第2制御サブ回路2122における第3トランジスタT3は、第2リセット信号の制御下で導通され、第4ノードN4にデータ信号を伝送してもよい。データ信号のレベルはローレベルであるため、第2制御サブ回路2122における第4トランジスタT4は、第4ノードN4からのデータ信号の制御下で導通され、第1イネーブル信号を第2ノードN2に伝送してもよい。この際、第2制御サブ回路2122における第2コンデンサーC2は、ローレベルのデータ信号を記憶してもよい。
【0299】
また、第1制御サブ回路2121における第1トランジスタT1は、第1リセット信号の制御下で遮断されてもよい。この際、第1コンデンサーC1は、第3ノードN3の電圧がハイレベルに維持されるように放電される。
【0300】
第3段階S3aでは、
図10に示すように、走査信号のレベルはローレベルであり、データ信号のレベルはローレベルであり、第1リセット信号のレベルはハイレベルであり、第2リセット信号のレベルはハイレベルである。
【0301】
走査信号端子Gateで受信された走査信号に応答して、データ書込みサブ回路2111及び補償サブ回路2113が導通され、データ信号は第5ノードN5、駆動サブ回路2112、第1ノードN1及び補償サブ回路2113を順次に介して第6ノードN6に送信され、駆動サブ回路2112に対して閾値電圧を補償する。
【0302】
駆動サブ回路2112における第7トランジスタT7は、第6ノードN6からの初期信号の制御下で導通されてもよい。
【0303】
データ書込みサブ回路2111における第6トランジスタT6及び補償サブ回路2113における第8トランジスタT8は、走査信号の制御下で同時に導通されてもよい。第6トランジスタT6は、データ信号を受信し、第5ノードN5、第7トランジスタT7、第1ノードN1、第8トランジスタT8を順次に介して第6ノードN6にデータ信号を伝送してもよい。この段階では、第7トランジスタT7が遮断されるまで、データ信号が第6ノードN6に連続的に伝送されてもよい。これにより、第7トランジスタT8に対する閾値電圧の補償が完了する。
【0304】
また、第1制御サブ回路2121における第1トランジスタT1は、第1リセット信号の制御下で遮断されてもよい。この際、第1コンデンサーC1は、第3ノードN3の電圧がハイレベルに維持されるように放電される。第2制御サブ回路2122における第3トランジスタT3は、第2リセット信号の制御下で遮断されてもよい。この際、第2コンデンサーC2は、第4ノードN4の電圧がローレベルに維持されるように放電を開始し、これにより、第4トランジスタT4は、第1イネーブル信号を第2ノードN2に連続的に伝送する。
【0305】
第4段階S4aでは、
図10に示すように、第1イネーブルメント信号のレベルはローレベルであり、走査信号のレベルはハイレベルであり、第1リセット信号のレベルはハイレベルであり、第2リセット信号のレベルはハイレベルである。
【0306】
発光制御サブ回路2114は、第1イネーブル信号に応答して導通され、第1電圧信号端子VDDで受信された第1電圧信号を第5ノードN5及び駆動サブ回路2112を順次に介して第1ノードN1に伝送する。
【0307】
発光制御サブ回路2114における第9トランジスタT9は、第1イネーブル信号の制御下で導通され、第5ノードN5と第1電圧信号端子VDDとの間に導電路が形成される。
【0308】
第3制御サブ回路2123における第5トランジスタT5は、第2ノードN2からの第1イネーブル信号の制御下で導通され、第1ノードN1と発光素子22との間に導電路が形成される。
【0309】
駆動サブ回路2112の第7トランジスタT7は導通され、第1電圧信号を第1ノードN1に伝送する。第7トランジスタT7は、第6ノードN6に書き込まれたデータ信号の電圧値と第1電圧信号の電圧値とに基づいて駆動信号を生成してもよい。
【0310】
この段階では、第1イネーブルメント信号により、第1ノードN1と発光素子22とが連続的に導通される。このようにして、駆動信号を発光素子22に連続的に伝送することができ、発光素子22が発光を継続することができ、さらに高階調表示を実現できる。
【0311】
例示的に、
図11に示すように、表示基板100のサブ画素2が表示する階調レベルは、閾値階調レベルよりも小さい。この際、画素駆動回路21と発光素子22とは交互に導通状態と遮断状態にあり、従って、持続時間制御信号は第2イネーブルメント信号であってもよい。
【0312】
第1段階S1bでは、
図11に示すように、第1リセット信号のレベルはローレベルであり、第2リセット信号のレベルはハイレベルであり、データ信号のレベルはローレベルである。
【0313】
第1リセット信号及びデータ信号に応答して、第1制御サブ回路2121は導通され、第2イネーブル信号端子EMで受信された第2イネーブル信号を第2ノードN2に伝送する。
【0314】
第1制御サブ回路2121における第1トランジスタT1は、第1リセット信号の制御下で導通され、データ信号を第3ノードN3に伝送してもよい。データ信号のレベルがローレベルであるため、第1制御サブ回路2121における第2トランジスタT2は、第3ノードN3からのデータ信号の制御下で導通され、第2イネーブル信号を第2ノードN2に伝送してもよい。この際、第1制御サブ回路2121における第1コンデンサーC1は、ローレベルのデータ信号を記憶してもよい。
【0315】
第2制御サブ回路2122における第3トランジスタT3は、第2リセット信号の制御下で遮断されてもよい。
【0316】
また、電流制御回路211がリセットサブ回路2115をさらに含む場合、リセットサブ回路211における第10トランジスタT10と第11トランジスタT11は、第1リセット信号の制御下で同時に導通されてもよい。第10トランジスタT10は、第6ノードN6をリセットするために、初期信号を第6ノードN6に伝送してもよい。第11トランジスタT11は、発光素子22をリセットするために、初期信号を発光素子22に伝送してもよい。
【0317】
第2段階S2bでは、
図11に示すように、第1リセット信号のレベルはハイレベルであり、第2リセット信号のレベルはローレベルであり、データ信号のレベルはハイレベルである。
【0318】
第2リセット信号及びデータ信号に応答して、第2制御サブ回路2122が遮断される。
【0319】
第2制御サブ回路2122における第3トランジスタT3は、第2リセット信号の制御下で導通され、第4ノードN4にデータ信号を伝送してもよい。データ信号のレベルはハイレベルであるため、第2制御サブ回路2122における第4トランジスタT4は、第4ノードN4からのデータ信号の制御下で遮断されてもよい。この際、第1イネーブルメント信号が第2ノードN2に送信されることができない。この際、第2制御サブ回路2122における第2コンデンサーC2は、ハイレベルのデータ信号を記憶してもよい。
【0320】
また、この段階では、第1制御サブ回路2121における第1トランジスタT1は、第1リセット信号の制御下で遮断されてもよい。この際、第1コンデンサーC1は第3ノードN3の電圧がローレベルに維持されるために放電されてもよい。
【0321】
第3段階S3bでは、
図11に示すように、走査信号のレベルはローレベルであり、データ信号のレベルはローレベルであり、第1リセット信号のレベルはハイレベルであり、第2リセット信号のレベルはハイレベルであり。
【0322】
走査信号端子Gateで受信された走査信号に応答して、データ書込みサブ回路2111及び補償サブ回路2113が導通され、データ信号は第5ノードN5、駆動サブ回路2112、第1ノードN1及び補償サブ回路2113を順次に介して第6ノードN6に送信され、駆動サブ回路2112に対して閾値電圧を補償する。
【0323】
駆動サブ回路2112における第7トランジスタT7は、第6ノードN6からの初期信号の制御下で導通されてもよい。
【0324】
データ書込みサブ回路2111における第6トランジスタT6及び補償サブ回路2113における第8トランジスタT8は、走査信号の制御下で同時に導通されてもよい。第6トランジスタT6は、データ信号を受信し、第5ノードN5、第7トランジスタT7、第1ノードN1、第8トランジスタT8を順次に介してデータ信号を第6ノードN6に伝送してもよい。この段階では、データ信号は、第7トランジスタT7が遮断されるまで、第6ノードN6に連続的に伝送されてもよい。この場合、第7トランジスタT8に対する閾値電圧の補償が完了する。
【0325】
また、第2制御サブ回路2122における第3トランジスタT3は、第2リセット信号の制御下で遮断されてもよい。この際、第2コンデンサーC2は、第4ノードN4の電圧がハイレベルに維持されるように放電される。第1制御サブ回路2121における第1トランジスタT1は、第1リセット信号の制御下で遮断されてもよい。この際、第1コンデンサーC1は、第3ノードN3の電圧がローレベルに維持されるように放電を開始し、第2トランジスタT2は、第2イネーブル信号を第2ノードN2に連続的に伝送する。
【0326】
第4段階S4bでは、
図11に示すように、第1イネーブル信号のレベルはローレベルであり、第2イネーブル信号は高周波パルス信号であり、走査信号のレベルはハイレベルであり、第1リセット信号のレベルはハイレベルであり、第2リセット信号のレベルはハイレベルである。
【0327】
発光サブ回路2114は、第1イネーブル信号に応答して導通され、第1電圧信号端子VDDで受信された第1電圧信号を第5ノードN5及び駆動サブ回路2112を順次に介して第1ノードN1に伝送する。
【0328】
発光制御サブ回路2114における第9トランジスタT9は、第1イネーブル信号の制御下で導通され、第5ノードN5と第1電圧信号端子VDDとの間に導電路が形成される。
【0329】
第3制御サブ回路2123における第5トランジスタT5は、第2ノードN2からの第2イネーブル信号の制御下で、交互に導通状態と遮断状態にあり、これにより、第1ノードN1と発光素子22が交互に導通状態と遮断状態にある。
【0330】
駆動サブ回路2112における第7トランジスタT7は導通され、第1電圧信号を第1ノードN1に伝送する。第1ノードN1と発光素子22とを導通する期間では、第7トランジスタT7は、第6ノードN6に書き込まれたデータ信号の電圧値と第1電圧信号の電圧値とに基づいて駆動信号を生成し、発光素子22が発光するように駆動信号を発光素子22に伝送してもよい。
【0331】
この段階では、第1ノードN1と発光素子22とが交互に導通状態と遮断状態にあるので、上記駆動信号を発光素子22に間欠的に伝送することができる。その結果、発光素子22は周期的に駆動信号を受信し、発光素子22は定期的に発光する。このようにして、発光装置22の総発光持続時間を短縮し、低階調レベルの表示を実現することができる。
【0332】
なお、表示基板100におけるデータ線DLは、データ信号を記憶するように構成される。走査信号端Gateは、上記第3段階S3(すなわち、第3段階S3aまたは第3段階S3b)でデータ信号をデータ線DLに格納した後、走査信号を伝送して、データ書込みサブ回路2111および補償サブ回路2113の導通を制御する。
【0333】
例示的に、データ線DL自体は寄生容量を有する。データ信号がデータ線DLに伝送された後、データ信号はデータ線DLの寄生容量に記憶されてもよい。
【0334】
例示的に、走査信号端子Gateは走査信号を伝送してもよく、この走査信号は対応するゲート線GLから供給されてもよい。上記第3段階S3で、データ信号のレベルはローレベル(即ちアクティブレベル)であり、走査信号のレベルはローレベル(即ちアクティブレベル)であり、上記データ線DLは、データ信号を受信してデータ信号を復元して自身をリフレッシュした後、このデータ信号を再記憶し、そして、走査信号端子Gateは、走査信号を伝送して、データ書込みサブ回路2111と補償サブ回路2113が導通になり、データ線DLで再記憶されたデータ信号を受信して伝送してもよい。
【0335】
このようにして、まずデータ線DLに記憶されたデータ信号をリフレッシュして、前のフレームに表示されたデータ信号が残っていることを防止することができる。そして、次のフレームの表示において、走査信号のレベルがアクティブレベルになった後に、リフレッシュされたデータ信号を受信することができ、これにより、前のフレーム中の残っているデータ信号によって次のフレームに表示されるデータ信号が正常に書き込まれないことを防止することができる。その結果、各サブ画素2に表示すべき階調レベルを表示することができ、表示基板100の表示効果を高めることができる。
【0336】
いくつかの実施例では、
図13に示すように、表示基板100は、多出力選択回路4をさらに含む。以下、多出力選択回路4を備えた表示基板の駆動方法について、
図14及び
図15のタイミングチャートを用いて概略的に説明する。
【0337】
上記第1段階S1(すなわち、第1段階S1aまたは第1段階S1b)では、複数の選択信号線Muxにより伝送された選択信号(MUX1~MUX6)が多出力選択回路4にそれぞれ伝送される。多出力選択回路4における各選択トランジスタ群41は、対応する選択信号の制御下でそれぞれ導通され、データ伝送線DTLからのデータ信号を対応するデータ線DLにタイムシェアリングで伝送され、対応するデータ線上の寄生容量に記憶される。
【0338】
任意の隣接する2つの選択信号線Muxにより伝送される選択信号のアクティブレベル(すなわち、ローレベル)間に時間間隔が存在するため、任意の隣接する2つのトランジスタ群41の導通時間間に時間間隔が存在する。このようにして、データ伝送線DTLからのデータ信号が対応するデータ線DLにタイムシェアリングで伝送されてもよい。
【0339】
この段階では、実際の必要に応じて、第1リセット信号のローレベルの持続時間が設定されてもよい。
【0340】
例えば、
図14に示すように、多出力選択回路4がデータ信号を対応するデータ線DLにタイムシェアリングで送信した後、第1リセット信号のレベルはローレベルになる。第1リセット信号のレベルは、データ信号の書き込みの完了及び後第2段階S2の前にハイレベルに変更される。
【0341】
別の例では、
図15に示すように、多出力選択回路4は、データ信号を対応するデータ線DLに送信する同時に、第1リセット信号のレベルがローレベルになる。第1リセット信号のレベルは、データ信号の書き込みの完了及び第2段階S2の前にハイレベルに変更する。このようにして、第1リセット信号のローレベルの持続時間を増加させることができ、これはデータ信号を書き込む持続時間を増加させることに有利である。
【0342】
上記第2段階S2(即ち、第2段階S2a又は第2段階S2b)で、データ信号の伝送過程は第1段階S1におけるデータ情報の伝送過程と同じであり、第2リセット信号のローレベル持続時間の設定方式は第1リセット信号のハイレベル持続時間の設定方式と同じであり、ここでは繰り返さない。
【0343】
なお、第1リセット信号と第2リセット信号の持続時間が長くなると、第1リセット信号、第2リセット信号とデータ信号の周波数が一致しなくなる。この場合、駆動チップ200は互換性があるように調整してもよい。
【0344】
上記第3段階S3(すなわち、第3段階S3aまたは第3段階S3b)で、走査信号のレベルがローレベルに変更する前に、多出力選択回路4は、データ信号のタイムシェアリングでの書き込みおよび記憶を完了する。
【0345】
1つのフレームの表示持続時間が一定値である場合、第1段階S1、第2段階S2及び第3段階S3の持続時間はそれぞれ一定値であってもよいことが理解される。この場合、多出力選択回路4がデータ信号をタイムシェアリングで各データ線DLに伝送できるようにすることを前提として、本開示では、各選択信号のローレベル(すなわち、アクティブレベル)の持続時間を低減することができる。このようにして、第1リセット信号、第2リセット信号、走査信号のローレベルの持続時間を増加させ、さらに、データ信号の書き込み、及び第7トランジスタT7の補償に十分な時間を提供するのに有利である。
【0346】
他のいくつかの実施例では、
図17に示すように、同一のデータ線DLは少なくとも2列のサブ画素に電気的に接続され、1行のサブ画素は少なくとも2本のゲート線GLに電気的に接続される。
図18に示すタイミングチャートを参照すると、同一のデータ線DLを6列のサブ画素に電気的に接続し、且つ1行のサブ画素を6つのゲート線(GL
1~GL
6)に電気的に接続する例で、表示基板の駆動方法については模式的に説明する。
【0347】
図17に示すように、本例では、同一行のサブ画素の第1リセット信号端子Res_Aに電気的に接続された第1リセット信号線RL1の数も6つ(RL1
1~RL1
6)であり、また、同一行のサブ画素の第2リセット信号端子Res_Bに電気的に接続される第2リセット信号線RL2の数も6つ(RL2
1~RL2
6)である。第1リセット信号線RL1または第2リセット信号線RL2と同一行のサブ画素との接続関係は、ゲート線GLと同一列のサブ画素との接続関係と同じでもよい。
【0348】
上記第1段階S1(すなわち、第1段階S1aまたは第1段階S1b)で、6つの第1リセット信号線(RL11~RL16)は、それぞれ、第1リセット信号(Res_A1~Res_A6)を対応するサブ画素2の第1リセット信号端子Res_Aに伝送する。各第1リセット信号のアクティブレベル期間は重なり合わないので、同一のデータ線DLのデータ信号をタイムシェアリングで異なるサブ画素2に書き込むのに有利である。
【0349】
任意の隣接する2つの第1リセット信号線RL1により伝送される第1リセット信号のアクティブレベル(すなわち、ローレベル)間には時間間隔が存在する。このように、各第1リセット信号のレベルがアクティブレベルになる前に、時間間隔を用いて各データ線DLのデータ信号のリフレッシュ及び記憶を行うことができる。
【0350】
上記第2段階S2(すなわち、第2段階S2aまたは第2段階S2b)で、6つの第2リセット信号線(RL21~RL26)は、それぞれ、第2リセット情報(Res_B1~Res_B6)を対応するサブ画素2の第2リセット信号端子Res_Bに伝送する。各第2リセット信号のアクティブレベル期間は重なり合わないので、同一のデータ線DLのデータ信号をタイムシェアリングで異なるサブ画素2に書き込むのに有利である。
【0351】
任意の隣接する2つの第2リセット信号線RL2により伝送される第2リセット信号のアクティブレベル(すなわち、ローレベル)間には時間間隔が存在する。このように、各第2リセット信号のレベルがアクティブレベルになる前に、時間間隔を用いて各データ線DLのデータ信号のリフレッシュ及び記憶を完了することができる。
【0352】
上記第3段階S3(すなわち、第3段階S3aまたは第3段階S3b)で、6つのゲート線GLではそれぞれ走査信号(Gate1~Gate6)は、それぞれ、対応するサブ画素の走査信号端子Gateに伝送される。各走査信号のアクティブレベル期間は重なり合わないので、同一のデータ線DLのデータ信号をタイムシェアリングで異なるサブ画素2に書き込むのに有利である。
【0353】
任意の隣接する2つの第1ゲート線GLにより伝送される走査信号のアクティブレベル間には時間間隔が存在する。このように、各走査信号のレベルがアクティブレベルになる前に、時間間隔を用いて各データ線DLのデータ信号のリフレッシュ及び記憶を完了することができる。
【0354】
いくつかの実施例では、第2イネーブルメント信号のアクティブレベル(すなわち、ローレベル)期間はすべて第4段階S4にある。すなわち、第2イネーブル信号のレベルがハイレベルからローレベルに変化する期間はすべて第4段階S4にある。第1段階S1、第2段階S2、および第3段階S3において、第2イネーブルメント信号のレベルは、例えば非アクティブレベル(すなわち、ハイレベル)に維持され得る。
【0355】
このように、第3段階S3では、第7トランジスタT7の閾値電圧の補償過程で、第2イネーブル信号の高周波がプルダウンされることによる第7トランジスタT7の制御電極に書き込まれるデータ信号の結合干渉を回避することができ、第7トランジスタT7の制御電極の電圧変化を回避することで、サブ画素2が階調レベルを正常に表示できるようにするのに有利である。また、第2イネーブルメント信号のアクティブレベル期間を第4段階S4に設定することにより、第5トランジスタT5と第1ノードN1との間に干渉防止トランジスタを配置することも回避でき、これによりサブ画素2の構造を簡略化し、サブ画素2と表示基板100の製品化率を向上させることができる。
【0356】
上記の説明は、本開示の具体的な実施形態にすぎないが、本開示の保護範囲はこれに限定されない。本開示の技術的範囲内で当業者が想到可能な変更または置換は、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は請求の範囲に準じなければならない。
【国際調査報告】