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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-19
(54)【発明の名称】表示基板及びその駆動方法、表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20241112BHJP
G09G 3/20 20060101ALI20241112BHJP
G09G 3/30 20060101ALI20241112BHJP
【ＦＩ】
G09G3/3233
G09G3/20 624B
G09G3/20 624D
G09G3/30 K
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023579655
(86)(22)【出願日】2021-11-24
(85)【翻訳文提出日】2024-01-25
(86)【国際出願番号】 CN2021132874
(87)【国際公開番号】W WO2023092346
(87)【国際公開日】2023-06-01
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】シャオ リー
(72)【発明者】
【氏名】ハン シェンウー
(72)【発明者】
【氏名】リュウ ドンニ
(72)【発明者】
【氏名】ジェン ハオリャン
(72)【発明者】
【氏名】シュアン ミンファ
(72)【発明者】
【氏名】ザオ ジァオ
(72)【発明者】
【氏名】チェン リャン
(72)【発明者】
【氏名】ツイ シァオロン
【テーマコード（参考）】
5C080
5C380
【Ｆターム（参考）】
5C080AA06
5C080AA07
5C080BB05
5C080CC03
5C080DD05
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK02
5C080KK07
5C080KK43
5C080KK47
5C080KK49
5C380AA01
5C380AA03
5C380AB06
5C380AB34
5C380AB36
5C380AC02
5C380AC07
5C380AC08
5C380AC11
5C380AC12
5C380BA24
5C380BA36
5C380BB02
5C380BB15
5C380CC03
5C380CC26
5C380CC33
5C380CC39
5C380CD019
5C380DA02
5C380DA06
5C380DA07
(57)【要約】
表示基板（１００）は、第１方向（Ｙ）に延在する複数のデータ線（ＤＬ）と、複数のサブ画素（２）と、を備える。サブ画素（２）は、画素駆動回路（２１）と発光素子（２２）とを含む。画素駆動回路（２１）は、電流制御回路（２１１）、及び電流制御回路（２１１）と発光素子（２２）とに電気的に接続された持続時間制御回路（２１２）を含む。電流制御回路（２１１）は、発光素子（２２）の発光を駆動するために、駆動信号を生成するように構成される。持続時間制御回路（２１２）は、電流制御回路（２１１）と発光素子（２２）との導通の持続時間を制御するために、持続時間制御信号を生成するように構成される。電流制御回路（２１１）と持続時間制御回路（２１２）は、同一のデータ線に電気的に接続される。
【選択図】図５
【選択図】図５
【特許請求の範囲】
【請求項1】
第１方向に延在する複数のデータ線と、画素駆動回路と発光素子とを含む複数のサブ画素と、を備え、
前記画素駆動回路は、電流制御回路、及び前記電流制御回路と前記発光素子とに電気的に接続された持続時間制御回路を含み、前記電流制御回路は、前記発光素子の発光を駆動するために、駆動信号を生成するように構成され、前記持続時間制御回路は、前記電流制御回路と前記発光素子との導通の持続時間を制御するために、持続時間制御信号を生成するように構成され、
前記電流制御回路と前記持続時間制御回路は、同一のデータ線に電気的に接続される、
表示基板。
【請求項2】
前記複数のサブ画素は、第２方向に沿って複数列に配列され、同一のデータ線は、少なくとも１列のサブ画素に電気的に接続される、請求項１に記載の表示基板。
【請求項3】
任意の隣接する２つのデータ線の間には、少なくとも１列のサブ画素が配置される、請求項２に記載の表示基板。
【請求項4】
前記複数のデータ線に電気的に接続される多出力選択回路と、前記多出力選択回路に電気的に接続される複数のデータ伝送線と、
前記多出力選択回路に電気的に接続される複数の選択信号線と、をさらに備え、
前記多出力選択回路は、前記複数の選択信号線により伝送される選択信号の制御下で、前記複数のデータ伝送線により伝送されるデータ信号をタイムシェアリングで前記複数のデータ線に伝送するように構成される、
請求項２又は３に記載の表示基板。
【請求項5】
前記複数のデータ線は、少なくとも、複数の第１データ線、複数の第２データ線、および複数の第３データ線を含み、前記複数のデータ伝送線は、少なくとも、複数の第１データ伝送線、複数の第２データ伝送線、および複数の第３データ伝送線を含み、
前記多出力選択回路は、選択信号線、第１データ線、第２データ線、および第３データ線に電気的に接続される複数の選択トランジスタ群を含み、
第１データ伝送線は、少なくとも２つの選択トランジスタ群に電気的に接続され、前記少なくとも２つの選択トランジスタ群を介して対応する第１データ線に電気的に接続され、
第２データ伝送線は、前記少なくとも２つの選択トランジスタ群に電気的に接続され、前記少なくとも２つの選択トランジスタ群を介して対応する第２データ線に電気的に接続され、
第３データ伝送線は、前記少なくとも２つの選択トランジスタ群に電気的に接続され、前記少なくとも２つの選択トランジスタ群を介して対応する第３データ線に電気的に接続される、
請求項４に記載の表示基板。
【請求項6】
前記第１データ伝送線、前記第２データ伝送線、および前記第３データ伝送線は周期的に配置され、および／または、
前記第１データ線、前記第２データ線、および前記第３データ線は周期的に配置される、
請求項５に記載の表示基板。
【請求項7】
前記選択トランジスタ群は、少なくとも、第１選択トランジスタ、第２選択トランジスタ、および第３選択トランジスタを含み、前記第１選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第１選択トランジスタの第１電極は前記第１データ伝送線に電気的に接続され、前記第１選択トランジスタの第２電極は前記第１データ線に電気的に接続され、
前記第２選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第２選択トランジスタの第１電極は前記第２データ伝送線に電気的に接続され、前記第２選択トランジスタの第２電極は前記第２データ線に電気的に接続され、
前記第３選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第３選択トランジスタの第１電極は前記第３データ伝送線に電気的に接続され、前記第３選択トランジスタの第２電極は前記第３データ線に電気的に接続される、
請求項５又は６に記載の表示基板。
【請求項8】
同一のデータ線は１列のサブ画素に電気的に接続される、請求項４～７のいずれかに記載の表示基板。
【請求項9】
同一のデータ線は、少なくとも２列のサブ画素に電気的に接続され、前記表示基板は、第２方向に延在する複数のゲート線をさらに備え、１つのサブ画素は１つのゲート線に電気的に接続され、
前記複数のサブ画素は、前記第１方向に沿って複数行に配列され、１行のサブ画素は、少なくとも２つのゲート線に電気的に接続され、
前記少なくとも２つのゲート線は、前記１行のサブ画素行がタイムシェアリングで前記データ線により伝送されたデータ信号を受信することを制御するために、対応するサブ画素に走査信号をそれぞれ伝送するように構成される、
請求項２又は３に記載の表示基板。
【請求項10】
同一のデータ線に電気的に接続されるサブ画素の列数は、同一行のサブ画素に電気的に接続されるゲート線の数と等しい、請求項９に記載の表示基板。
【請求項11】
前記少なくとも２つのゲート線は、前記１行のサブ画素の対向する両側にそれぞれ配置される、請求項９又は１０に記載の表示基板。
【請求項12】
同一行のサブ画素において、任意の隣接する２つのサブ画素はそれぞれ異なるゲート線に電気的に接続される、請求項９～１１のいずれかに記載の表示基板。
【請求項13】
一方側に前記複数のデータ線と前記複数のサブ画素が配置されるベースと、前記ベースの縁に設けられる複数の接続配線であって、接続配線の一方端は少なくとも１つの前記データ線に電気的に接続され、前記接続配線の他方端は前記ベースの他方側に延在する複数の接続配線と、をさらに備え、
前記表示基板が多出力選択回路と複数のデータ伝送線をさらに備える場合には、前記接続配線の一端はデータ伝送線に電気的に接続され、多出力選択線を介して複数のデータ線に電気的に接続される、
請求項２～１２のいずれかに記載の表示基板。
【請求項14】
前記電流制御回路は、少なくとも、走査信号端子、データ信号端子、第１イネーブル信号端子、第１電圧信号端子、および第１ノードに電気的に接続され、前記電流制御回路は、前記走査信号端子で受信される走査信号、前記データ信号端子で受信されるデータ信号、前記第１イネーブル信号端子で受信される第１イネーブル信号、および前記第１電圧信号端子で受信される第１電圧信号に応答して、駆動信号を生成するように構成され、前記持続時間制御回路は、少なくとも、前記データ信号端子、第１リセット信号端子、第２リセット信号端子、前記第１イネーブル信号端子、第２イネーブル信号端子、前記第１ノード、および前記発光素子に電気的に接続され、前記持続時間制御回路は、前記データ信号及び前記第１リセット信号端子で受信される第１リセット信号に応答して、前記第２イネーブル信号端子で受信される第２イネーブル信号に基づいて前記第１ノードと前記発光素子との導通の持続時間を制御するように構成され、あるいは、前記データ信号と前記第２リセット信号端子で受信される第２リセット信号に応答して、前記第１イネーブル信号に基づいて前記第１ノードと前記発光素子との導通の持続時間を制御するように構成され、
前記電流制御回路及び前記持続時間制御回路は、いずれも、前記データ信号端子を介して前記データ線に電気的に接続される、
請求項１～１３のいずれかに記載の表示基板。
【請求項15】
前記第１リセット信号のアクティブレベル期間と第２リセット信号のアクティブレベル期間とは、重なり合わなく、前記データ信号において、前記第１リセット信号のアクティブレベルに対応するレベル、及び前記第２リセット信号のアクティブレベルに対応するレベルのうちの一方は、アクティブレベルである、
請求項１４に記載の表示基板。
【請求項16】
前記駆動信号を生成する段階では、前記データ信号のレベルがアクティブレベルになる期間は、前記走査信号のレベルがアクティブレベルになる期間よりも早い、請求項１４又は１５に記載の表示基板。
【請求項17】
前記持続時間制御回路は、少なくとも、前記データ信号端子、前記第１リセット信号端子、前記第２イネーブル信号端子、および第２ノードに電気的に接続される第１制御サブ回路であって、前記データ信号および前記第１リセット信号に応答して、前記第２イネーブル信号を前記第２ノードに伝送するように構成される第１制御サブ回路と、
少なくとも、前記データ信号端子、前記第２リセット信号端子、前記第１イネーブル信号端子、および前記第２ノードに電気的に接続される第２制御サブ回路であって、前記データ信号および第２リセット情報に応答して、前記第１イネーブル信号を前記第２ノードに伝送するように構成される第２制御サブ回路と、
前記第１ノード、前記第２ノード、および前記発光素子に電気的に接続される第３制御サブ回路であって、前記第２ノードからの信号の制御下で、前記第１ノードと発光装置との導通の持続時間を制御するように構成される第３制御サブ回路と、を含む、
請求項１４～１６のいずれかに記載の表示基板。
【請求項18】
前記第１制御サブ回路は、第１トランジスタ、第２トランジスタ、および第１コンデンサーを含み、前記第１トランジスタの制御電極は前記第１リセット信号端子に電気的に接続され、前記第１トランジスタの第１電極は前記データ信号端子に電気的に接続され、前記第１トランジスタの第２電極は第３ノードに電気的に接続され、
前記第２トランジスタの制御電極は前記第３ノードに電気的に接続され、前記第２トランジスタの第１電極は前記第２イネーブル信号端子に電気的に接続され、前記第２トランジスタの第２電極は前記第２ノードに電気的に接続され、
前記第１コンデンサーの第１電極は初期信号端子に電気的に接続され、前記第１コンデンサーの第２電極は前記第３ノードに電気的に接続され、
前記第２制御サブ回路は、第３トランジスタ、第４トランジスタ、および第２コンデンサーを含み、
前記第３トランジスタの制御電極は前記第２リセット信号端子に電気的に接続され、前記第３トランジスタの第１電極は前記データ信号端子に電気的に接続され、第３ダイオードの第２電極は第４ノードに電気的に接続され、
前記第４トランジスタの制御電極は前記第４ノードに電気的に接続され、前記第４トランジスタの第１電極は前記第１イネーブル信号端子に電気的に接続され、前記第４トランジスタの第２電極は前記第２ノードに電気的に接続され、
前記第２コンデンサーの第１電極は前記初期信号端子に電気的に接続され、前記第２コンデンサーの第２電極は前記第４ノードに電気的に接続され、
前記第３制御サブ回路は、第５トランジスタを含み、
前記第５トランジスタの制御電極は前記第２ノードに電気的に接続され、前記第５トランジスタの第１電極は前記第１ノードに電気的に接続され、前記第５トランジスタの第２電極は前記発光素子に電気的に接続される、
請求項１７に記載の表示基板。
【請求項19】
前記電流制御回路は、前記走査信号端子、前記データ信号端子、および第５ノードに電気的に接続されるデータ書込みサブ回路であって、前記走査信号の制御下で、前記データ信号を前記第５ノードに伝送するように構成されるデータ書込サブ回路と、
少なくとも、前記第１ノード、前記第５ノード、および第６ノードに電気的に接続される駆動サブ回路であって、前記第６ノードの電圧の制御下で、前記第５ノードからの信号を前記第１ノードに伝送するように構成される駆動サブ回路と、
前記走査信号端子、前記第１ノード、前記第６ノードに電気的に接続される補償サブ回路であって、前記駆動サブ回路に対して閾値電圧を補償するために、前記走査信号の制御下で、前記第１ノードからの信号を前記第６ノードに送信するように構成される補償サブ回路と、
前記第１イネーブル信号端子、前記第１電圧信号端子及び前記第５ノードに電気的に接続される発光制御サブ回路であって、前記第１イネーブル信号の制御下で、前記第１電圧信号を前記第５ノードに伝送するように構成される発光制御サブ回路と、を含む、
請求項１４～１８のいずれかに記載の表示基板。
【請求項20】
前記データ書込みサブ回路は、第６トランジスタを含み、前記第６トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第６トランジスタの第１電極は前記データ信号端子に電気的に接続され、前記第６トランジスタの第２電極は前記第５ノードに電気的に接続され、
前記駆動サブ回路は、第７トランジスタと第３コンデンサーとを含み、
前記第７トランジスタの制御電極は前記第６ノードに電気的に接続され、前記第７トランジスタの第１電極は前記第５ノードに電気的に接続され、前記第７トランジスタの第２電極は前記第１ノードに電気的に接続され、
前記第３コンデンサーの第１電極は前記第６ノードに電気的に接続され、前記第３コンデンサーの第２電極は前記第１電圧信号端子に電気的に接続され、
前記補償サブ回路は、第８トランジスタを含み、
前記第８トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第８トランジスタの第１電極は前記第１ノードに電気的に接続され、前記第８トランジスタの第２電極は前記第６ノードに電気的に接続され、
前記発光制御サブ回路は、第９トランジスタを含み、
前記第９トランジスタの制御電極は前記第１イネーブル信号端子に電気的に接続され、前記第９トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第９トランジスタの第２電極は前記第５ノードに電気的に接続される、
請求項１９に記載の表示基板。
【請求項21】
前記電流制御回路は、リセットサブ回路をさらに含み、前記リセットサブ回路は、前記第１リセット信号端子、初期信号端子、前記第６ノード、及び前記発光素子に電気的に接続され、前記リセットサブ回路は、前記第１リセット信号に応答して、前記初期信号端子で受信される初期信号を前記第６ノード及び前記発光素子に伝送するように構成される、
請求項１９又は２０に記載の表示基板。
【請求項22】
前記リセットサブ回路は、第１０トランジスタと第１１トランジスタを含み、前記第１０トランジスタの制御電極は前記第１リセット信号端子に電気的に接続され、前記第１０トランジスタの第１電極は前記初期信号端子に電気的に接続され、前記第１０トランジスタの第２電極は前記第６ノードに電気的に接続され、
前記第１１トランジスタの制御電極は前記第１リセット信号端子に電気的に接続され、前記第１１トランジスタの第１電極は前記初期信号端子に電気的に接続され、前記第１１トランジスタの第２電極は前記発光素子に電気的に接続される、
請求項２１に記載の表示基板。
【請求項23】
請求項１～２２のいずれかに記載の表示基板を駆動するために用いられる駆動方法であって、データ信号を前記表示基板の複数のデータ線に伝送し、同一のサブ画素の電流制御回路と持続時間制御回路によってデータ信号を同時に受信することを備える、
表示基板の駆動方法。
【請求項24】
前記電流制御回路は、データ書込みサブ回路、駆動サブ回路、補償サブ回路、及び発光制御サブ回路を含み、前記持続時間制御回路は、第１制御サブ回路、第２制御サブ回路、および第３制御サブ回路を含み、１つのフレームの表示段階では、前記駆動方法は、第１段階、第２段階、第３段階、および第４段階をさらに備え、
前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル以上である場合には、
前記第１段階で、第１リセット信号端子で受信される第１リセット信号及び前記データ信号に応答して、前記第１制御サブ回路を遮断し、
前記第２段階で、第２リセット信号端子で受信される第２リセット信号及び前記データ信号に応答して、前記第２制御サブ回路を導通し、第１イネーブル信号端子で受信される第１イネーブル信号を第２ノードに伝送し、
前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル未満である場合には、
前記第１段階で、前記第１リセット信号と前記データ信号に応答して、前記第１制御サブ回路を導通し、第２イネーブル信号端子で受信される第２イネーブル信号を前記第２ノードに伝送し、
前記第２段階で、前記第２リセット信号及び前記データ信号に応答して、前記第２制御サブ回路を遮断し、
前記第３段階では、走査信号端子で受信される走査信号に応じて、前記データ書込みサブ回路と前記補償サブ回路を導通し、第５ノード、前記駆動サブ回路、第１ノード及び前記補償サブ回路を順次に介して前記データ信号を第６ノードに伝送し、前記駆動サブ回路に対して閾値電圧を補償し、
前記第４段階で、前記第１イネーブル信号に応答して、前記発光制御サブ回路を導通し、前記第５ノードと前記駆動サブ回路を順次に介して第１電圧信号端子で受信される第１電圧信号を前記第１ノードに伝送する、
請求項２３に記載の駆動方法。
【請求項25】
データ線は前記データ信号を記憶するように構成され、前記走査信号端子は、前記第３段階で、前記データ線が前記データ信号を記憶した後、前記データ書込みサブ回路と前記補償サブ回路の導通を制御するために、前記走査信号を伝送するように構成される、
請求項２４に記載の駆動方法。
【請求項26】
請求項１～２２のいずれかに記載の表示基板を少なくとも１つ備える、表示装置。
【請求項27】
前記表示基板は、ベースと、前記ベースの縁に設けられる複数の接続配線とを備え、前記複数の接続配線の一方端は前記ベースの一方側に位置し、前記複数の接続配線の他方端は前記ベースの他方側に延在し、前記表示装置は、前記ベースの他方側に設ける駆動チップをさらに備え、
前記駆動チップは、前記複数の接続配線の他方端に電気的に接続される、
請求項２６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は表示技術の分野に関し、特に、表示基板及びその駆動方法、表示装置に関する。
【背景技術】
【0002】
ディスプレイ市場が現在で勢いよく発展しており、ノートパソコン、スマートフォン、テレビ、タブレット、スマートウォッチ、フィットネスリストバンドなど多くのディスプレイ製品に対する消費者の要求が高まるにつれ、将来的にはより多くの新しいディスプレイ製品が登場するだろう。
【発明の概要】
【課題を解決するための手段】
【0003】
一態様では、表示基板が提供される。前記表示基板は、第１方向に延在する複数のデータ線と、複数のサブ画素と、を備える。サブ画素は、画素駆動回路と発光素子とを含む。前記画素駆動回路は、電流制御回路、及び前記電流制御回路と前記発光素子とに電気的に接続された持続時間制御回路を含む。前記電流制御回路は、前記発光素子の発光を駆動するために、駆動信号を生成するように構成される。前記持続時間制御回路は、前記電流制御回路と前記発光素子との導通の持続時間を制御するために、持続時間制御信号を生成するように構成される。前記電流制御回路と前記持続時間制御回路は、同一のデータ線に電気的に接続される。
【0004】
いくつかの実施例では、前記複数のサブ画素は、第２方向に沿って複数列に配列される。同一のデータ線は、少なくとも１列のサブ画素に電気的に接続される。
【0005】
いくつかの実施例では、任意の隣接する２つのデータ線の間には、少なくとも１列のサブ画素が配置される。
【0006】
いくつかの実施例では、前記表示基板は、前記複数のデータ線に電気的に接続される多出力選択回路と、前記多出力選択回路に電気的に接続される複数のデータ伝送線と、前記多出力選択回路に電気的に接続される複数の選択信号線と、をさらに備える。前記多出力選択回路は、前記複数の選択信号線により伝送される選択信号の制御下で、前記複数のデータ伝送線により伝送されるデータ信号をタイムシェアリングで前記複数のデータ線に伝送するように構成される。
【0007】
いくつかの実施例では、前記複数のデータ線は、少なくとも、複数の第１データ線、複数の第２データ線、および複数の第３データ線を含む。前記複数のデータ伝送線は、少なくとも、複数の第１データ伝送線、複数の第２データ伝送線、および複数の第３データ伝送線を含む。前記多出力選択回路は、選択信号線、第１データ線、第２データ線、および第３データ線に電気的に接続される複数の選択トランジスタ群を含む。第１データ伝送線は、少なくとも２つの選択トランジスタ群に電気的に接続され、前記少なくとも２つの選択トランジスタ群を介して対応する第１データ線に電気的に接続される。第２データ伝送線は、前記少なくとも２つの選択トランジスタ群に電気的に接続され、前記少なくとも２つの選択トランジスタ群を介して対応する第２データ線に電気的に接続される。第３データ伝送線は、前記少なくとも２つの選択トランジスタ群に電気的に接続され、前記少なくとも２つの選択トランジスタ群を介して対応する第３データ線に電気的に接続される。
【0008】
いくつかの実施例では、前記第１データ伝送線、前記第２データ伝送線、および前記第３データ伝送線は周期的に配置され、および／または、前記第１データ線、前記第２データ線、および前記第３データ線は周期的に配置される。
【0009】
いくつかの実施例では、前記選択トランジスタ群は、少なくとも、第１選択トランジスタ、第２選択トランジスタ、および第３選択トランジスタを含む。前記第１選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第１選択トランジスタの第１電極は前記第１データ伝送線に電気的に接続され、前記第１選択トランジスタの第２電極は前記第１データ線に電気的に接続される。前記第２選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第２選択トランジスタの第１電極は前記第２データ伝送線に電気的に接続され、前記第２選択トランジスタの第２電極は前記第２データ線に電気的に接続される。前記第３選択トランジスタの制御電極は前記選択信号線に電気的に接続され、前記第３選択トランジスタの第１電極は前記第３データ伝送線に電気的に接続され、前記第３選択トランジスタの第２電極は前記第３データ線に電気的に接続される。
【0010】
いくつかの実施例では、同一のデータ線は１列のサブ画素に電気的に接続される。
【0011】
いくつかの実施例では、同一のデータ線は、少なくとも２列のサブ画素に電気的に接続される。前記表示基板は、第１方向に延在する複数のゲート線をさらに備える。１つのサブ画素は１つのゲート線に電気的に接続される。前記複数のサブ画素は、前記第２方向に沿って複数行に配列される。１行のサブ画素は、少なくとも２つのゲート線に電気的に接続される。前記少なくとも２つのゲート線は、前記１行のサブ画素行がタイムシェアリングで前記データ線により伝送されたデータ信号を受信することを制御するために、対応するサブ画素に走査信号をそれぞれ伝送するように構成される。
【0012】
いくつかの実施例では、同一のデータ線に電気的に接続されるサブ画素の列数は、同一行のサブ画素に電気的に接続されるゲート線の数と等しい。
【0013】
いくつかの実施例では、前記少なくとも２つのゲート線は、前記１行のサブ画素の対向する両側にそれぞれ配置される。
【0014】
いくつかの実施例では、同一行のサブ画素において、任意の隣接する２つのサブ画素はそれぞれ異なるゲート線に電気的に接続される。
【0015】
いくつかの実施例では、前記表示基板は、一方側に前記複数のデータ線と前記複数のサブ画素が配置されるベースと、前記ベースの縁に設けられる複数の接続配線とをさらに備える。接続配線の一方端は少なくとも１つの前記データ線に電気的に接続され、前記接続配線の他方端は前記ベースの他方側に延在する。前記表示基板が多出力選択回路と複数のデータ伝送線をさらに備える場合には、前記接続配線の一端はデータ伝送線に電気的に接続され、前記多出力選択線を介して複数のデータ線に電気的に接続される。
【0016】
いくつかの実施例では、前記電流制御回路は、少なくとも、走査信号端子、データ信号端子、第１イネーブル信号端子、第１電圧信号端子、および第１ノードに電気的に接続される。前記電流制御回路は、前記走査信号端子で受信される走査信号、前記データ信号端子で受信されるデータ信号、前記第１イネーブル信号端子で受信される第１イネーブル信号、および前記第１電圧信号端子で受信される第１電圧信号に応答して、駆動信号を生成するように構成される。前記持続時間制御回路は、少なくとも、前記データ信号端子、第１リセット信号端子、第２リセット信号端子、前記第１イネーブル信号端子、第２イネーブル信号端子、前記第１ノード、および前記発光素子に電気的に接続される。前記持続時間制御回路は、前記データ信号及び前記第１リセット信号端子で受信される第１リセット信号に応答して、前記第２イネーブル信号端子で受信される第２イネーブル信号に基づいて前記第１ノードと前記発光素子との導通の持続時間を制御するように構成され、あるいは、前記データ信号と前記第２リセット信号端子で受信される第２リセット信号に応答して、前記第１イネーブルメント信号に基づいて前記第１ノードと前記発光素子との導通の持続時間を制御するように構成される。前記電流制御回路及び前記持続時間制御回路は、いずれも、前記データ信号端子を介して前記データ線に電気的に接続される。
【0017】
いくつかの実施例では、前記第１リセット信号のアクティブレベル期間と第２リセット信号のアクティブレベル期間とは、重なり合わない。前記データ信号において、前記第１リセット信号のアクティブレベルに対応するレベル、及び前記第２リセット信号のアクティブレベルに対応するレベルのうちの一方は、アクティブレベルである。
【0018】
いくつかの実施例では、前記駆動信号を生成する段階では、前記データ信号のレベルがアクティブレベルになる期間は、前記走査信号のレベルがアクティブレベルになる期間よりも早い。
【0019】
いくつかの実施例では、前記持続時間制御回路は、第１制御サブ回路、第２制御サブ回路、および第３制御サブ回路を含む。第１制御サブ回路は、少なくとも、前記データ信号端子、前記第１リセット信号端子、前記第２イネーブル信号端子、および第２ノードに電気的に接続される。前記第１制御サブ回路は、前記データ信号および前記第１リセット信号に応答して、前記第２イネーブル信号を前記第２ノードに伝送するように構成される。第２制御サブ回路は、少なくとも、前記データ信号端子、前記第２リセット信号端子、前記第１イネーブル信号端子、および前記第２ノードに電気的に接続される。前記第２制御サブ回路は、前記データ信号および前記第２リセット情報に応答して、前記第１イネーブル信号を前記第２ノードに伝送するように構成される。第３制御サブ回路は、前記第１ノード、前記第２ノード、および前記発光素子に電気的に接続される。前記第３制御サブ回路は、前記第２ノードからの信号の制御下で、前記第１ノードと前記発光装置との導通の持続時間を制御するように構成される。
【0020】
いくつかの実施例では、前記第１制御サブ回路は、第１トランジスタ、第２トランジスタ、および第１コンデンサーを含む。前記第１トランジスタの制御電極は前記第１リセット信号端子に電気的に接続され、前記第１トランジスタの第１電極は前記データ信号端子に電気的に接続され、前記第１トランジスタの第２電極は第３ノードに電気的に接続される。前記第２トランジスタの制御電極は前記第３ノードに電気的に接続され、前記第２トランジスタの第１電極は前記第２イネーブル信号端子に電気的に接続され、前記第２トランジスタの第２電極は前記第２ノードに電気的に接続される。前記第１コンデンサーの第１電極は初期信号端子に電気的に接続され、前記第１コンデンサーの第２電極は前記第３ノードに電気的に接続される。前記第２制御サブ回路は、第３トランジスタ、第４トランジスタ、および第２コンデンサーを含む。前記第３トランジスタの制御電極は前記第２リセット信号端子に電気的に接続され、前記第３トランジスタの第１電極は前記データ信号端子に電気的に接続され、前記第３ダイオードの第２電極は第４ノードに電気的に接続される。前記第４トランジスタの制御電極は前記第４ノードに電気的に接続され、前記第４トランジスタの第１電極は前記第１イネーブル信号端子に電気的に接続され、前記第４トランジスタの第２電極は前記第２ノードに電気的に接続される。前記第２コンデンサーの第１電極は前記初期信号端子に電気的に接続され、前記第２コンデンサーの第２電極は前記第４ノードに電気的に接続される。前記第３制御サブ回路は、第５トランジスタを含む。前記第５トランジスタの制御電極は前記第２ノードに電気的に接続され、前記第５トランジスタの第１電極は前記第１ノードに電気的に接続され、前記第５トランジスタの第２電極は前記発光素子に電気的に接続される。
【0021】
いくつかの実施例では、前記電流制御回路は、データ書込みサブ回路、駆動サブ回路、補償サブ回路、及び発光制御サブ回路を含む。データ書込サブ回路は、前記走査信号端子、前記データ信号端子、および第５ノードに電気的に接続される。前記データ書込サブ回路は、前記走査信号の制御下で、前記データ信号を前記第５ノードに伝送するように構成される。前記駆動サブ回路は、少なくとも、前記第１ノード、前記第５ノード、および第６ノードに電気的に接続される。前記駆動サブ回路は、前記第６ノードの電圧の制御下で、前記第５ノードからの信号を前記第１ノードに伝送するように構成される。補償サブ回路は、前記走査信号端子、前記第１ノード、前記第６ノードに電気的に接続される。前記補償サブ回路は、前記駆動サブ回路に対して閾値電圧を補償するために、前記走査信号の制御下で、前記第１ノードからの信号を前記第６ノードに送信するように構成される。発光制御サブ回路は、前記第１イネーブル信号端子、前記第１電圧信号端子及び前記第５ノードに電気的に接続される。前記発光制御サブ回路は、前記第１イネーブル信号の制御下で、前記第１電圧信号を前記第５ノードに伝送するように構成される。
【0022】
いくつかの実施例では、前記データ書込みサブ回路は、第６トランジスタを含む。前記第６トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第６トランジスタの第１電極は前記第データ信号端子に電気的に接続され、前記第６トランジスタの第２電極は前記第５ノードに電気的に接続される。前記駆動サブ回路は、第７トランジスタと第３コンデンサーとを含む。前記第７トランジスタの制御電極は前記第６ノードに電気的に接続され、前記第７トランジスタの第１電極は前記第５ノードに電気的に接続され、前記第７トランジスタの第２電極は前記第１ノードに電気的に接続される。前記第３コンデンサーの第１電極は前記第６ノードに電気的に接続され、前記第３コンデンサーの第２電極は前記第１電圧信号端子に電気的に接続される。前記補償サブ回路は、第８トランジスタを含む。前記第８トランジスタの制御電極は前記走査信号端子に電気的に接続され、前記第８トランジスタの第１電極は前記第１ノードに電気的に接続され、前記第８トランジスタの第２電極は前記第６ノードに電気的に接続される。前記発光制御サブ回路は、第９トランジスタを含む。前記第９トランジスタの制御電極は前記第１イネーブル信号端子に電気的に接続され、前記第９トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第９トランジスタの第２電極は前記第５ノードに電気的に接続される。
【0023】
いくつかの実施例では、前記電流制御回路は、リセットサブ回路をさらに含む。前記リセットサブ回路は、前記第１リセット信号端子、初期信号端子、前記第６ノード、及び前記発光素子に電気的に接続される。前記リセットサブ回路は、前記第１リセット信号に応答して、前記初期信号端子で受信される初期信号を前記第６ノード及び前記発光素子に伝送するように構成される。
【0024】
いくつかの実施例では、前記リセットサブ回路は、第１０トランジスタと第１１トランジスタを含む。前記第１０トランジスタの制御電極は前記第１リセット信号端子に電気的に接続され、前記第１０トランジスタの第１電極は前記初期信号端子に電気的に接続され、前記第１０トランジスタの第２電極は前記第６ノードに電気的に接続される。前記第１１トランジスタの制御電極は前記第１リセット信号端子に電気的に接続され、前記第１１トランジスタの第１電極は前記初期信号端子に電気的に接続され、前記第１１トランジスタの第２電極は前記発光素子に電気的に接続される。
【0025】
別の態様では、表示基板の駆動方法が提供される。前記駆動方法は、上記実施例のいずれかの表示基板を駆動するために用いられる。前記駆動方法は、データ信号を前記表示基板の複数のデータ線に伝送し、同一のサブ画素の電流制御回路と持続時間制御回路によってデータ信号を同時に受信することを備える。
【0026】
いくつかの実施例では、前記電流制御回路は、データ書込みサブ回路、駆動サブ回路、補償サブ回路、及び発光制御サブ回路を含む。前記持続時間制御回路は、第１制御サブ回路、第２制御サブ回路、および第３制御サブ回路を含む。１つのフレームの表示段階では、前記駆動方法は、第１段階、第２段階、第３段階、および第４段階をさらに備える。前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル以上である場合には、前記第１段階で、第１リセット信号端子で受信される第１リセット信号及び前記データ信号に応答して、前記第１制御サブ回路を遮断し、前記第２段階で、第２リセット信号端子で受信される第２リセット信号及び前記データ信号に応答して、前記第２制御サブ回路を導通し、第１イネーブル信号端子で受信される第１イネーブル信号を第２ノードに伝送する。前記表示基板のサブ画素が表示する階調レベルが閾値階調レベル未満である場合には、前記第１段階で、前記第１リセット信号と前記データ信号に応答して、前記第１制御サブ回路を導通し、第２イネーブル信号端子で受信される第２イネーブル信号を前記第２ノードに伝送し、前記第２段階で、前記第２リセット信号及び前記データ信号に応答して、前記第２制御サブ回路を遮断する。前記第３段階で、走査信号端子で受信される走査信号に応じて、前記データ書込サブ回路と前記補償サブ回路を導通し、第５ノード、前記駆動サブ回路、第１ノード及び前記補償サブ回路を順次に介して前記データ信号を第６ノードに伝送し、前記駆動サブ回路に対して閾値電圧を補償する。前記第４段階で、前記第１イネーブル信号に応答して、前記発光制御サブ回路を導通し、前記第５ノードと前記駆動サブ回路を順次に介して第１電圧信号端子で受信される第１電圧信号を前記第１ノードに伝送する。
【0027】
いくつかの実施例では、データ線は前記データ信号を記憶するように構成される。前記走査信号端子は、前記第３段階で、前記データ線が前記データ信号を記憶した後、前記データ書込みサブ回路と補前記償サブ回路の導通を制御するために、前記走査信号を伝送するように構成される。
【0028】
別の態様では、表示装置が提供される。前記表示装置は、上記実施例のいずれかに記載の表示基板を少なくとも１つ備える。
【0029】
いくつかの実施例では、前記表示基板は、ベースと、前記ベースの縁に設けられる複数の接続配線とを備える。前記複数の接続配線の一方端は前記ベースの一方側に位置し、前記複数の接続配線の他方端は前記ベースの他方側に延在する。前記表示装置は、前記ベースの他方側に設ける駆動チップをさらに備える。前記駆動チップは、前記複数の接続配線の他方端に電気的に接続される。
【図面の簡単な説明】
【0030】
本開示における発明をより明確に説明するために、以下に、本開示のいくつかの実施例で使用される図面を簡単に説明する。明らかに、以下に説明する図面は本開示のいくつかの実施例の図面にすぎず、当業者はこれらの図面に基づいて他の図面を得ることができる。さらに、以下の説明における図面は概略図と見なすことができるが、本開示の実施例に係る製品の実際の寸法、方法の実際のプロセス及び信号の実際のタイミングに限定されない。
【図1】一実施例に係る表示基板の構成図である。
【図5】本開示のいくつかの実施例に係る表示基板の構成図である。
【図6】本開示のいくつかの実施例に係るサブ画素の構造図である。
【図7】本開示のいくつかの実施例に係るサブ画素の回路図である。
【図8】本開示のいくつかの実施例に係るパッドおよび画素駆動回路の分布図である。
【図9】本開示のいくつかの実施例に係るパッドおよび画素駆動回路の別の分布図である。
【図12】本開示のいくつかの実施例に係るまた別の表示基板の構成図である。
【図13】本開示のいくつかの実施例に係る、また別の表示基板の構成図である。
【図16】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【図17】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【図19】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【図20】本開示のいくつかの実施例に係る、さらに別の表示基板の構造図である。
【図21】本開示のいくつかの実施例に係る表示装置の構成図である。
【図22】本開示のいくつかの実施例に係る別の表示装置の構成図である。
【発明を実施するための形態】
【0031】
以下、図面を参照して、本開示の幾つかの実施例を明確かつ完全に説明する。無論、ここに記載された実施例はあくまで本開示の実施例の一部のみであり、全ての実施例ではない。本開示における実施例に基づいて、当業者にとっては想到可能な他のすべての実施例は、本開示の保護範囲に含まれるものとする。
【0032】
文脈において別途指摘されない限り、本明細書及び特許請求の範囲において、用語「含む（ｃｏｍｐｒｉｓｅ）」及びその他の形態、例えば、第三人称の単数形である「含む（ｃｏｍｐｒｉｓｅｓ）」及び現在分詞の形式である「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、開放、包括的な意味、即ち「含むが、これらに限定されない」と解釈されるべきである。明細書の説明において、用語「一実施例（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「幾つかの実施例（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例示的な実施例（ｅｘｅｍｐｌａｒｙ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例（ｅｘａｍｐｌｅ）」、「特定例（ｓｐｅｃｉｆｉＣｅｘａｍｐｌｅ）」、又は「幾つかの例（ｓｏｍｅ ｅｘａｍｐｌｅｓ）」などは、この実施例又はその例に関連する特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施例又は例に含まれることを示すことが意図される。上記の用語の概略的な表現は、必ずしも同じ実施例又は例を指すとは限らない。さらに、記載された特定の特徴、構造、材料、又は特性は、任意の適切な態様で、任意の１つ又は複数の実施例又は例に含まれ得る。
【0033】
以下において、「第１」、「第２」という用語は、単に目的を説明するためのものであり、相対的な重要性を指示又は暗示するものとして、若しくは指示された技術的特徴の数量を暗示するものと理解されるべきでない。従って、「第１」、「第２」と定義された特徴は、１つ又は複数の当該特徴を明示的又は暗示的に含み得る。本開示の実施例の説明では、特に明記しない限り、「複数」は２つ以上を意味する。
【0034】
幾つかの実施例を説明する際に、「接続」及びそれに由来する表現を使用する場合がある。例えば、幾つかの実施例を説明する際に、２つ又は２つ以上の構成要素が互いに直接的な物理的又は電気的接触を有することを示すように、「接続」という用語を使用する場合がある。
【0035】
「Ａ、Ｂ及びＣのうちの少なくとも１つ」は、「Ａ、Ｂ又はＣのうちの少なくとも１つ」と同じ意味を有し、いずれも以下のＡ、Ｂ及びＣの組み合わせ：Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢの組合せ、Ａ及びＣの組合せ、Ｂ及びＣの組合せ、並びにＡ、Ｂ及びＣの組合せを含む。
【0036】
「Ａ及び／又はＢ」は、Ａのみ、Ｂのみ、及びＡとＢの組合せの３つの組合せを含む。
【0037】
本明細書で使用されるように、文脈に応じて、用語「場合」は、「……時」又は「……際」又は「決定に応答する」又は「検出に応答する」を意味すると任意選択的に解釈される。同様に、文脈に応じて、「……が決定された場合」又は「［記載された条件又はイベント］が検出された場合」という文節は、「……が決定される時」、又は「……の決定に応答する」、又は「［記載された条件又はイベント］が検出された時」を意味すると任意選択的に解釈される。
【0038】
本明細書において、「…に適用する」又は「…ように構成される」は、追加のタスク又はステップを実行するように適用又は構成される装置を排除しない開放的且つ包括的な言語を意味する。
【0039】
また、「に基づいて」の使用は、１つ又は複数の前記条件又は値に「基づいて」行われる処理、ステップ、計算、又は他の動作が、実際的には、追加の条件又は前記値を超えることに基づき得るため、開放的且つ包括的であることを意味する。
【0040】
本明細書で使用される場合、「近似」、又は「おおよそ」は、記載された値、及び特定値の許容可能な偏差範囲内の平均値を含み、ここで、前記許容可能な偏差範囲は、当業者によって検討されている測定及び特定量の測定に関連する誤差（即ち、測定システムの制限性）を考慮して決定される。
【0041】
本明細書では理想化された例示的な図面である断面図及び／又は平面図を参照して例示的な実施例を説明している。図面において、層及び領域の厚さは、明確的に表示するために拡大されている。本開示の例示的な実施例は、本明細書に例示した領域の形状に限定されるものではなく、製造などによる形状の偏差を含むものと解釈されるべきである。例えば、矩形として示されるエッチング領域は、通常、湾曲した特徴を有する。従って、図面に示される領域は、本質的に例示的なものであり、それらの形状は、設備の領域の実際の形状を示すことを意図するものではなく、例示的な実施例の範囲を限定することを意図するものではない。
【0042】
本開示の実施例で提供される回路に使用されるトランジスタは、薄膜トランジスタ、電界効果トランジスタ、または同じ特性を有する他のスイッチングデバイスであってもよい。本開示の実施例では、いずれも薄膜トランジスタを例に説明する。
【0043】
いくつかの実施例では、各回路に使用される各トランジスタは、制御電極がトランジスタのゲートであり、第１電極がトランジスタのソース及びドレインの一方であり、第２電極がトランジスタのドレイン及びソースの他方である。トランジスタのソースとドレインは構造的に対称であってもよいので、そのソースとドレインは構造的に区別できない可能性がある。すなわち、本開示の実施例におけるトランジスタの第１電極と第２電極とは、構造的に区別できないものであってもよい。例えば、トランジスタがＰ型トランジスタの場合、トランジスタの第１電極はソースであり、トランジスタの第２電極はドレインである。例えば、トランジスタがＮ型トランジスタの場合、トランジスタの第１電極はドレインであり、トランジスタの第２電極はソースである。
【0044】
本開示の実施例で提供される回路において、「ノード」は実際のコンポーネントを表すのではなく、回路図中の関連する電気的接続の接合点を表す。つまり、これらのノードは、回路図における相関電気接続のノードと等価なノードである。
【0045】
本開示の実施例で提供される回路に含まれるトランジスタは、すべてＮ型トランジスタまたはＰ型トランジスタであってもよい。あるいは、各回路に含まれるトランジスタの一部はＮ型トランジスタであってもよく、トランジスタの他の一部はＰ型トランジスタであってもよい。
【0046】
本開示において、「アクティブレベル」とは、トランジスタが導通可能なレベルを意味する。
【0047】
以下、本開示の実施例で提供される各回路内のトランジスタはすべてＰ型トランジスタ（この場合、アクティブレベルはローレベル）であることを例に説明する。なお、以下に述べる各回路内のトランジスタを同じ導通タイプとすることにより、プロセスフローを簡略化し、プロセスの難易度を低減し、製品（例えば、表示基板１００及び表示装置１０００）の生産性を向上させることができる。
【0048】
本開示のいくつかの実施例では、表示基板１００、表示基板の駆動方法及び表示装置１０００が提供される。以下、表示基板１００、表示基板の駆動方法及び表示装置１０００についてそれぞれ説明する。
【0049】
図２１及び図２２に示すように、本開示のいくつかの実施例では、表示装置１０００が提供される。当該表示装置１０００は、動画（例えばビデオ）を表示しても静止画（例えば静止画像）を表示してもよく、テキストを表示してもグラフィックを表示してもよい、任意の装置であってもよい。より具体的には、記載された実施例は、様々な電子装置に実行されてもよく、または様々な電子装置に関連付けられてもよいことが予想される。前記様々な電子装置は、例えば、携帯電話、無線装置、パーソナルデジタルアシスタント（ＰＤＡ）、ハンドヘルド（ｈａｎｄ－ｈｅｌｄ）またはポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ＧＰＳ受信機／ナビゲーション装置（ｎａｖｉｇａｔｏｒｓ）、カメラ、ＭＰ４ビデオプレーヤ、ビデオカメラ、ゲーム機、腕時計、時計、電卓（ｃａｌｃｕｌａｔｏｒｓ）、テレビモニタ、フラットパネルディスプレイ（ｆｌａＴｐａｎｅｌ ｄｉｓｐｌａｙｓ）、コンピュータモニタ（ｃｏｍｐｕｔｅｒ ｍｏｎｉｔｏｒｓ）、自動車ディスプレイ（ａｕｔｏｍｏｂｉｌｅ ｄｉｓｐｌａｙｓ）（例えばオドメータディスプレイ（ｏｄｏｍｅｔｅｒ ｄｉｓｐｌａｙｓ））、ナビゲータ、コックピットコントローラ（ｃｏｃｋｐｉＴｃｏｎｔｒｏｌｌｅｒｓ）および／またはディスプレイ、カメラビュー（ｃａｍｅｒａ ｖｉｅｗｓ）のディスプレイ（例えば、車両内のバックモニタ用カメラ（ｒｅａｒ－ｖｉｅｗ ｃａｍｅｒａｓ）のディスプレイ）、電子写真、電子看板または指示板、プロジェクタ、建築構造、および包装および美的構造（例えば、ジュエリーの画像を表示するためのディスプレイ）である（が、これらに限定されるものではない）。
【0050】
いくつかの実施例では、図２１に示すように、上記表示装置１０００は、少なくとも１つの表示基板１００を含み得る。すなわち、表示装置１０００は、単一の表示基板１００、または複数の表示基板１００を含み得る。
【0051】
図２１に示すように、表示装置１０００が複数の表示基板１００を含む場合、複数の表示基板１００は互いにスプライシングで配置されることにより、表示装置１０００が大きな画面サイズを有するようにしてもよい。この場合、上記表示基板１００はスプライシング表示基板と呼んでもよく、表示装置１０００はスプライシング表示装置と呼んでもよい。
【0052】
無論、図２２に示すように、上記表示装置１０００は、例えば、駆動チップ２００及び他の電子部品をさらに含み得る。
【0053】
例示的に、駆動チップ２００は、データ信号を供給するためのソース駆動回路、又は第１電圧信号を供給するための電源回路などを含み得るが、これらに限定されない。
【0054】
いくつかの実施例では、図５に示すように、上記表示基板１００は、ベース１と、複数のサブ画素２と、複数のデータ線ＤＬと、複数のゲート線ＧＬとを含む。
【0055】
上記ベース１の種類は異なり、必要に応じて設定してもよい。
【0056】
例えば、ベース１は剛性ベースであってもよい。剛性ベースの材料としては、例えば、ガラス、石英、プラスチックが挙げられる。
【0057】
例えば、ベース１はフレキシブルベースであってもよい。フレキシブルベースの材料としては、例えば、ポリエチレンテレフタレート（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ，ＰＥＴ）、ポリエチレンナフタレート（ＰｏｌｙｅｔｈｙｌｅｎｅＮａｐｈｔｈａｌａｔｅ ｔｗｏ ｆｏｒｍｉＣａｃｉｄ ｇｌｙｃｏｌ ｅｓｔｅｒ，ＰＥＮ）、またはポリイミド（Ｐｏｌｙｉｍｉｄｅ，ＰＩ）が挙げられる。
【0058】
いくつかの例では、上記複数のサブ画素２、複数のデータ線ＤＬ、および複数のゲート線ＧＬは、いずれもベース１の一方側に配置される。当該複数のデータ線ＤＬは第１方向Ｙに延びてもよく、当該複数のゲート線ＧＬは第２方向Ｘに延びてもよい。各々のサブ画素２は、１つのデータ線ＤＬと１つのゲート線ＧＬとに電気的に接続される。
【0059】
いくつかの例では、図５に示すように、上記複数のサブ画素２は、第２方向Ｘに沿って複数列に配列され、第１方向Ｘに沿って複数列に配列される。任意の隣接する２列のサブ画素に含まれるサブ画素２の数は、同じまたは異なってもよい。また、任意の隣接する２行のサブ画素に含まれるサブ画素２の数は、同じまたは異なってもよい。
【0060】
ここで、第１方向Ｙと第２方向Ｘは互いに交差している。第１方向Ｙと第２方向Ｘとの角度は、実際の必要に応じて設定してもよい。例示的に、第１方向Ｙと第２方向Ｘとの角度は、８５°、８８°、９０°、９２°または９５°であってもよい。
【0061】
例示的に、上記複数のサブ画素２は、複数色のサブ画素を含み得る。例えば、当該複数のサブ画素２は、赤色サブ画素、緑色サブ画素、青色サブ画素を含み得る。無論、当該複数のサブ画素２は、例えば白色サブ画素を含むこともできる。当該複数のサブ画素２が赤色サブ画素、緑色サブ画素、青色サブ画素を含む場合、これら３つのサブ画素は、水平、垂直に配列されていてもよく、または「品」字状で配列されてもよい。サブ画素２が赤色サブ画素、緑色サブ画素、青色サブ画素、白色サブ画素を含む場合、これら４つのサブ画素は、水平、垂直、アレイなどに配置されていてもよい。本開示はこれに限定されるものではない。
【0062】
いくつかの例では、図５および図６に示すように、上記複数のサブ画素２において、各々のサブ画素２は、画素駆動回路２１と、当該画素駆動回路に電気的に接続された発光素子２２とを含み得る。画素駆動回路２１は、発光素子２２の発光を駆動するために、駆動信号を発光素子２２に供給してもよい。
【0063】
ここで、発光素子２２は、サブ画素の色に応じて、それぞれ異なる色の光を発光してもよい。
【0064】
例えば、赤色サブ画素中の発光素子２２は赤色光を発光してもよく、緑色サブ画素中の発光素子２２は緑色光を発光してもよく、青色サブ画素中の発光素子２２は青色光を発光してもよく、白色サブ画素中の発光素子２２は白色光を発光してもよい。
【0065】
また、例えば、赤色サブ画素、緑色サブ画素、青色サブ画素、及び白色サブ画素中の発光素子２２は、いずれも青色光を発光してもよい。この場合、赤色サブ画素、緑色サブ画素、白色サブ画素は、対応する色変換材料（量子ドット材料や蛍光体材料など）に合わせて青色光を赤色光、緑色光、白色光にそれぞれ変換してもよい。このようにして、赤色光、緑色光、青色光、白色光など対応する色の光を発光することができる。
【0066】
すなわち、上記サブ画素２の配列方式とは、発光素子２２の配列方式を指すことができる。
【0067】
例えば、上記発光素子２２は電流駆動型素子である。当該発光装置２２は、種々のタイプであってもよく、必要に応じて設置してもよい。
【0068】
例えば、上記発光素子２２は、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ，ｍｉｃｒｏ ＬＥＤ）、ミニ発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ，Ｍｉｎｉ ＬＥＤ）、発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ，ＬＥＤ）などであってもよい。
【0069】
なお、上記発光素子２２が発光する場合、発光素子２２の輝度は、受信される駆動信号（すなわち、電流信号）の電流振幅と受信される駆動信号の持続時間とに関係する。
【0070】
例えば、発光素子２２により受信される駆動信号の持続時間が一定値である場合、駆動信号の電流振幅が大きいほど発光素子２２の輝度は大きくなり、駆動信号の電流振幅が小さいほど発光素子２２の輝度は小さくなる。発光素子２２により受信される駆動信号の電流振幅が一定値である場合、発光素子２２により受信される駆動情報の持続時間が長いほど発光素子の輝度が大きくなり、発光素子２２により受信される駆動信号の持続時間が短くなり、発光素子２２の輝度は小さくなる。
【0071】
しかしながら、低電流密度を有する駆動信号（すなわち、駆動信号の電流振幅が小さい）の駆動下で、発光素子２２は色座標オフセットと低い外部量子効率とが発生しやすく、表示基板１００の輝度均一性が劣る現象を引き起こす。つまり、駆動信号の電流振幅を制御するだけでは低階調を正確に表示することは困難である。したがって、駆動信号の電流振幅を制御する上で、発光素子２２に供給される駆動信号の持続時間を制御して、低階調を正確に表示することができる。
【0072】
いくつかの例では、図５及び図６に示すように、上記画素駆動回路２１は、電流制御回路２１１と、電流制御回路２１１及び発光素子２２に電気的に接続される持続時間制御回路２１２とを含む。電流制御回路２１１は、発光素子２２の発光を駆動するために、駆動信号を生成するように構成される。持続時間制御回路２１２は、電流制御回路２１１と発光素子２２との導通の持続時間を制御するために、持続時間制御信号を生成するように構成される。
【0073】
例示的に、上記電流制御回路２１１は駆動信号を生成することができ、発光素子２２はこの駆動信号によって発光することができる。この駆動信号の電流振幅は可変であり、それに応じて、発光素子２２により発光される光の輝度も可変である。電流制御回路２１１による駆動信号の電流振幅を調整することにより、発光素子２２に異なる階調レベルを表示させてもよい。
【0074】
例示的に、持続時間制御回路２１２は、電流制御回路２１１と発光素子２２との間に設けられる。持続時間制御回路２１２は、電流制御回路２１１と発光素子２２との導通の有無を制御することができる。すなわち、持続時間制御回路２１２が持続時間制御信号を発生していない場合、電流制御回路２１１と発光素子２２はオフされ、すなわち導通されない。電流制御回路２１１が駆動信号を発生しても、この駆動信号が発光素子２２に加えることは困難である。
【0075】
また、持続時間制御回路２１２により生成される持続時間制御信号は、電流制御回路２１１と発光素子２２との導通の持続時間を制御することができる。すなわち、持続時間制御信号のレベルがアクティブレベルである場合には、電流制御回路２１１と発光素子２２とを電気的に接続して経路を形成することができる。持続時間制御信号のレベルが非アクティブレベルである場合には、電流制御回路２１１と発光素子２２はオフされる。ここで、持続時間制御信号のデューティ比は可変である。すなわち、持続時間制御信号のレベルがアクティブレベルである持続時間は可変である。持続時間制御信号のデューティ比を調整することにより、電流制御回路２１１と発光素子２２との導通の持続時間を調整し、さらに、発光素子２２に異なる階調レベルを表示させるように発光素子２２の輝度持続時間を調整することができる。
【0076】
すなわち、本開示では、電流制御回路２１１により生成された高電流振幅を有する駆動信号に基づいて、持続時間制御回路２１２により生成された持続時間制御信号は、この駆動信号が発光素子２２に伝送される持続時間を制御して、共に、発光素子２２の輝度を制御することで、表示基板１００の輝度均一性を向上させ、表示基板の表示効果を高めることができる。
【0077】
ここで、上記駆動信号の高電流振幅の範囲は、発光素子２２が安定した高発光効率、良好な色座標均一性及び安定した発光の主波長で動作する範囲であってもよい。したがって、発光装置２２が表示する階調が高階調であっても低階調であっても、駆動信号の電流振幅の範囲は同じであってもよい。
【0078】
一実施形態では、図１に示すように、サブ画素には、２種類の画素駆動回路に電気的に接続されるデータ信号端子、すなわち、電流制御回路に電気的に接続される電流データ信号端子と、持続時間制御回路に電気的に接続される持続時間データ信号端子とがある。電流制御回路は、電流データ信号端子から伝送される電流データ信号に基づいて、駆動信号の電流振幅を制御することができ、持続時間制御回路は、持続時間データ信号端子から送信される持続時間データ信号に基づいて、持続時間制御信号のデューティ比を選択することができる。従って、表示基板に含まれるデータ線は、電流データ信号端子に電気的に接続される電流データ線ＤＩと、持続時間データ信号端子に電気的に接続される持続時間データ線ＤＴとを含み得る。ｉ番目の電流データ線ＤＩｉとｉ番目の持続時間データ線ＤＴｉは、ｉ列目のサブ画素の対向両側に位置し、ｉ列目のサブ画素とi+1列目のサブ画素との間には、２本のデータ線が設けられる。この２つのデータ線は、例えば、ｉ番目の持続時間データ線ＤＴｉおよび（ｉ＋１）番目の電流データ線ＤＩｉ＋１、または、ｉ番目の電流データ線ＤＩｉおよび（ｉ＋１）番目の持続時間データ線ＤＴｉ＋１であってもよい。ｎおよびｉが正の整数である。
【0079】
例えば、ｉ列目のサブ画素と（ｉ＋１）列目のサブ画素との間には、ｉ番目の持続時間データ線ＤＴｉと（ｉ＋１）番目の電流データ線ＤＩｉ＋１が配置される。本発明者らは、（ｉ＋１）列目のサブ画素のうちのあるサブ画素に必要な電流データ信号が（ｉ＋１）番目の電流データ線ＤＩｉ＋１に書き込まれた後、（ｉ＋１）番目の電流データ線ＤＩｉ＋１がフローティング状態にあることを見出した。この過程では、ｉ番目の持続時間データ線ＤＴｉに書き込まれる持続時間データ信号のレベルが変更する可能性がある。この場合、（ｉ＋１）番目の電流データ線ＤＩｉ＋１の電流データ信号は、この持続時間データ信号のレベルの変化により変化し、これにより、（ｉ＋１）列目のサブ画素のうちのあるサブ画素の電流制御回路による駆動信号の変化が生じる。その結果、上記（ｉ＋１）列目のサブ画素のうちのあるサブ画素によって表示される輝度が変化し、列方向に輝度差の不具合が発生する。
【0080】
例えば、ｉ番目の持続時間データ線ＤＴｉに書き込まれる持続時間データ信号のレベルは、ハイレベルからローレベルに変更される。したがって、（ｉ＋１）番目の電流データ線ＤＩｉ＋１における電流データ信号のレベルがプルダウンされ、（ｉ＋１）列目のサブ画素のうちのあるサブ画素の電流制御回路により生成される駆動信号の電流振幅が増加する。その結果、上記（ｉ＋１）列目のサブ画素のうちのあるサブ画素によって表示される輝度が増加し、列方向に輝度差の不具合が発生する。
【0081】
これに基づいて、いくつかの例では、図５に示すように、本開示で提供されるサブ画素２において、電流制御回路２１１と持続時間制御回路２１２は、同一のデータ線ＤＬに電気的に接続される。同一のデータ線ＤＬに電気的に接続された電流制御回路２１１と持続時間制御回路２１２は、同一のサブ画素２の画素駆動回路２１に属する。
【0082】
すなわち、本開示では、同一のサブ画素２は同一のデータ線ＤＬに電気的に接続され、この同一のデータ線ＤＬにより伝送されたデータ信号は、電流制御回路２１１と持続時間制御回路２１２とに同時に伝送してもよい。
【0083】
例示的に、同一のサブ画素２の電流制御回路２１１と持続時間制御回路２１２は同じデータ信号を受信するので、本開示では、データ信号のアクティブレベルはタイムシェアリングで電流制御回路２１１と持続時間制御回路２１２に書き込まれる。
【0084】
例えば、電流制御回路２１１に書き込まれたデータ信号のアクティブレベルを第１アクティブレベルと呼び、持続時間制御回路２１２に書き込まれたデータ信号のアクティブレベルを第２アクティブレベルと呼んでもよい。１つのフレームの表示段階では、まず、第２アクティブレベルを有するデータ信号を持続時間制御回路２１２に書き込み、これにより、持続時間制御回路２１２に持続時間制御信号（この持続時間制御信号のデューティ比は、サブ画素２が表示する必要がある階調に依存する）を生成させてもよく、次に、第１アクティブレベルを有するデータ信号を電流制御回路２１１に書き込み、これにより、電流制御回路２１１に駆動信号（この駆動信号の電流振幅は、サブ画素２が表示する必要がある階調レベルに依存する）を生成させてもよい。
【0085】
本開示では、同一のサブ画素２は同一のデータ線ＤＬに電気的に接続され、データ信号のアクティブレベルはタイムシェアリングで電流制御回路２１１と持続時間制御回路２１２に書き込まれる。このようにして、電流制御回路２１１に対応する書き込み及び補償段階と、持続時間制御回路２１２に対応する持続時間制御信号を生成する段階とは分離され、すなわち、これら２つの段階は重なり合わなく、データ信号のレベルは各段階において実質的に変化しない。隣接する２つのデータ線ＤＬ間の信号クロストークを効果的に回避することができ、持続時間制御回路２１２に書き込まれたデータ信号のレベルの変化により電流制御回路２１１に書き込まれたデータ信号のレベルが変化することを回避することができる。その結果、列方向における輝度差の不具合の改善に有利である。
【0086】
これにより、本開示のいくつかの実施例により提供される表示基板１００では、同一のサブ画素２の画素駆動回路２１に含まれる電流制御回路２１１と持続時間制御回路２１２とが同一のデータ線ＤＬに電気的に接続され、データ信号のアクティブレベルをタイムシェアリングで電流制御回路２１１と持続時間制御回路２１２に書き込むことができる。このように、電流制御回路２１１が生成する駆動信号の段階と、持続時間制御回路２１２が生成する持続時間制御信号の段階とは、重なり合わない。各段階におけるデータ信号の安定性の確保に有利し、隣接する２つのデータ線ＤＬ間の信号クロストークを回避し、さらに、持続時間制御回路２１２に書き込まれたデータ信号レベルの変化により電流制御回路２１１に書き込まれたデータ信号レベルが変化することを回避することができる。その結果、列方向における輝度差の不具合を改善し、表示基板１００の表示効果を改善するのに有利である。
【0087】
また、同一のサブ画素２が同一のデータ線ＤＬに電気的に接続されるので、データ線ＤＬの数を効果的に減らすことができる。データ線ＤＬによって占有される空間を減らすことができ、表示基板１００の配線空間を増やすことができる。
【0088】
なお、上記サブ画素２には、電流制御回路２１１及び持続時間制御回路２１２の様々な構成が存在する。本開示では、図６及び図７に示す構成が例示的である。無論、電流制御回路２１１及び持続時間制御回路２１２の構成は、本開示の例の構成に限定されない。
【0089】
いくつかの実施例では、図６及び図７に示すように、電流制御回路２１１は、少なくとも走査信号端子Ｇａｔｅ、データ信号端子ｄａｔａ、第１イネーブル信号端子ＥＭ、第１電圧信号端子ＶＤＤ及び第１ノードＮ１に電気的に接続される。電流制御回路２１１は、走査信号端子Ｇａｔｅで受信される走査信号、データ信号端子ｄａｔａで受信されるデータ信号、第１イネーブル信号端子ＥＭで受信される第１イネーブル信号、第１電圧信号端子ＶＤＤで受信される第１電圧信号に応答して、駆動信号を生成するように構成される。持続時間制御回路２１２は、少なくとも、データ信号端子Ｄａｔａ、第１リセット信号端子Ｒｅｓ＿Ａ、第２リセット信号端子Ｒｅｓ＿Ｂ、第１イネーブル信号端子ＥＭ、第２イネーブル信号端子Ｈｆ、第１ノードＮ１、及び発光装置２２に電気的に接続される。持続時間制御回路２１２は、データ信号と第１リセット信号端子Ｒｅｓ＿Ａで受信される第１リセット信号に応答して、第２イネーブル信号端子ＥＭで受信される第２イネーブル信号に基づいて第１ノードＮ１と発光素子２２との導通の持続時間を制御するように構成され、あるいは、データ信号と第２リセット信号端子Ｒｅｓ＿Ｂで受信される第２リセット信号に応答して、第１イネーブルメント信号に基づいて第１ノードＮ１と発光素子２２との導通の持続時間を制御する。すなわち、持続時間制御信号は、第１イネーブル信号または第２イネーブル信号である。
【0090】
【0091】
いくつかの例では、第１電圧信号端子ＶＤＤは、直流ハイレベル信号を伝送するように構成される。ここで、当該直流ハイレベル信号を第１電圧信号と呼ぶ。第２電圧信号端子ＶＳＳは、直流低レベル信号を伝送するように構成される。ここで、当該直流ローレベル信号を第２電圧信号と呼ぶ。ここでの「ハイレベル」及び「ローレベル」は相対用語であるため、その電圧値の大きさは制限されない。
【0092】
いくつかの例では、第２イネーブルメント信号端子Ｈｆにより伝送される第２イネーブルメント信号は、高周波パルス信号である。例示的に、一つのフレームの表示段階では、第２イネーブルメント信号は、複数のパルスを含む。例えば、第２イネーブルメント信号の周波数は、第１イネーブルメント信号の周波数よりも大きい。例えば、単位時間当たりに、第２イネーブル信号におけるアクティブレベルの持続時間が発生する回数は、第１イネーブル信号におけるアクティブレベルの持続時間が発生する回数よりも多い。
【0093】
例示的に、第２イネーブルメント信号の伝送中に、第２イネーブルメント信号を表示基板１００に含まれる複数のサブ画素２に同時に伝送してもよい。例えば、表示基板１００に含まれるサブ画素の行数に基づいて、第２イネーブルメント信号の周波数を分割してもよい。例えば、表示基板１００のフレームレートは６０Ｈｚである。すなわち、表示基板１００は、１秒間に６０フレームの画像を表示し、各フレームの画像の表示期間は同じであってもよい。例えば、一つのフレームの表示段階では、第２イネーブルメント信号のアクティブレベルは、４行または５行のサブ画素のリフレッシュ期間ごとに１回現れる。
【0094】
ここで、持続時間制御信号の周波数を制御することにより、電流制御回路２１１と発光素子２２との導通の周波数を制御してもよく、また、持続時間制御信号のデューティ比を制御することにより、電流制御回路２１１と発光素子２２との導通の持続時間を制御してもよい。一つのフレームの表示段階の発光段階では、電流制御回路２１１と発光装置２２との導通の周波数及び各導通の持続時間を制御することにより、発光装置２２の総発光持続時間（すなわち、複数の導通の持続時間の総和）が決定される。
【0095】
発光素子２２が表示する階調レベルが閾値階調レベル以上の場合、持続時間制御回路２１２は、第１イネーブルメント信号を持続時間制御信号として使用してもよい。その結果、発光段階では、電流制御回路２１１と発光素子２２とは常に導通状態にあり、すなわち、画素駆動回路２１と発光素子２２との間に導電通路が常に形成されている。この場合、電流制御回路２１１で生成された駆動信号を発光素子２２に連続的に伝送することで、高階調表示を実現することができる。
【0096】
発光素子２２が表示する階調レベルが閾値階調レベル未満の場合、持続時間制御回路２１２は、持続時間制御信号として第２イネーブル信号を使用してもよい。その結果、発光段階では、電流制御回路２１１と発光素子２２は、第２イネーブル信号の高周波パルス信号の制御下で交互に導通状態と遮断状態とにある。この場合、電流制御回路２１１により生成される駆動信号は、発光素子２２が周期的に駆動信号を受信するように、発光素子２２に間欠的に伝送されてもよい。例えば、発光素子２２は、駆動信号を一定期間に受信してから駆動信号の受信を一定期間に停止し、再び駆動信号を一定期間に受信してから駆動信号の受信を一定期間に停止する。このようにして、画素駆動回路２１と発光素子２２との間に導電通路を形成する持続時間が短縮され、発光素子２２への駆動信号の送信持続時間が短縮され、発光素子２２の総発光持続時間が短縮され、低階調レベルの表示が実現される。
【0097】
本開示のいくつかの例では、同一のサブ画素２における電流制御回路２１１および持続時間制御回路２１２は、データ信号端子ｄａｔａを介して同一のデータ線ＤＬに電気的に接続される。すなわち、電流制御回路２１１と持続時間制御回路２１２は、いずれも、同一のデータ信号端子ｄａｔａに電気的に接続され、このデータ信号端子ｄａｔａを介して同一のデータ線ＤＬに電気的に接続される。このデータ線ＤＬにより伝送されたデータ信号は、このデータ信号端子ｄａｔａを介して電流制御回路２１１と持続時間制御回路２１２に同時に伝送されてもよい。
【0098】
上記の一実施形態では、図１に示すように、多出力選択回路４’が設けられている。多出力選択回路４’は、複数の電流データ線ＤＩ、複数の持続時間データ線ＤＴ、第１電流選択信号線ＤＩ＿ＭＵＸ１、第２電流選択信号線ＤＩ＿ＭＵＸ２、第１持続時間選択信号線ＤＴ＿ＭＵＸ１、および第２持続時間選択信号線ＤＴ＿ＭＵＸ２に電気的に接続される。多出力選択回路４’は、第１電流選択信号と第２電流選択信号の制御下で、電流データ信号をタイムシェアリングで電流データ線ＤＩに伝送し、第１持続時間選択信号と第２持続時間選択信号の制御下で持続時間データ信号を持続時間データ線ＤＴに伝送する。
【0099】
図２において、ＤＩ＿ＭＵＸ２は第２電流選択信号を表し、ＤＴ＿ＭＵＸ１は第１持続時間選択信号を表し、Ｇａｔｅはｎ行目のサブ画素により受信された走査信号を表し、ＤＴｉ（閾値階調未満）は、表示する階調が閾値階調未満の場合にｎ行目およびｉ列目のサブ画素により受信される持続時間データ信号を表し、ＤＴｉ（閾値階調よりも大きい）は、表示する階調が閾値階調よりも大きい場合にｎ行目およびｉ列目のサブ画素により受信される持続時間データ信号を表し、ＤＩｉ＋１はｎ行目および（ｉ＋１）列目のサブ画素により受信される電流データ信号を表す。
【0100】
上記の一実施形態では、電流制御回路と持続時間制御回路の両方が走査信号端子に電気的に接続される。図２から分かるように、同一行のサブ画素のうち隣接する２つのサブ画素について、一方のサブ画素の電流制御回路に対応するの書き込み及び補償段階と、他方のサブ画素の持続時間制御回路に対応する持続時間制御信号を生成する段階とは、重なり合う。走査信号がアクティブレベル（すなわち、ローレベル）である段階では、電流データ信号が第２電流選択信号とともに（ｉ＋１）番目の電流データ線ＤＩｉ＋１に書き込まれた後、第２電流選択信号のレベルは非アクティブレベルとなり、（ｉ＋１）番目の電流データ線ＤＩｉ＋１がフローティング状態になる。持続時間制御信号を生成する段階では、第１持続時間選択信号のレベルがアクティブレベルになった後、持続時間データ信号が第１持続時間選択信号とともにｉ番目の持続時間データ線ＤＴｉに書き込まれる。ｎ行目およびｉ列目のサブ画素が表示する階調レベルが閾値階調レベルよりも大きい場合、持続時間データ信号のレベルはハイレベルからローレベルに変化する。そのため、（ｉ＋１）番目の電流データ線ＤＩｉ＋１の電流データ信号のレベルがプルダウンされる。その結果、上記のｎ行目及び（ｉ＋１）列目のサブ画素の輝度が増加し、列方向の輝度差の不具合が発生した。
【0101】
一方、本開示では、電流制御回路２１１のみは走査信号端子Ｇａｔｅに電気的に接続され、持続時間制御回路２１２は他の信号端子に電気的に接続され、電流制御回路２２１と持続時間制御回路２１２は同一のデータ線ＤＬに電気的に接続される。データ信号のアクティブレベルはタイムシェアリングで書き込まれる同時に、あるサブ画素２の電流制御回路２１１に対応する書き込み及び補償段階と、別のサブ画素２（この別のサブ画素２とあるサブ画素２で同一行に位置し、互いに隣接している）の持続時間制御回路２１２とが持続時間制御信号を生成する段階とは、重なり合わないことを確保することができる。このようにして、隣接する２つのデータ線ＤＬ間の信号クロストークを回避することができ、あるサブ画素２に書き込まれる持続時間制御回路２１２のデータ信号のレベルの変化により、他のサブ画素２電流制御回路２１１に書き込まれるデータ信号のレベルが変化することを回避することができる。その結果、列方向における輝度差の不具合の改善に有利である。
【0102】
いくつかの実施例では、図１０及び図１１に示すように、上記第１リセット信号のアクティブレベル期間と第２リセット信号のアクティブレベル期間とは重なり合わない。上記データ信号において、第１リセット信号のアクティブレベルに対応するレベルと、第２リセット信号のアクティブレベルに対応するレベルの一方がアクティブレベルである。
【0103】
すなわち、第１リセット信号のレベルがアクティブレベルである段階では、データ信号のレベルはアクティブレベルであっても非アクティブレベルであってもよい。第２リセット信号のレベルがアクティブレベルである段階では、データ信号のレベルはアクティブレベルであっても非アクティブレベルであってもよい。しかし、第１リセット信号のレベルがアクティブレベルである段階と第２リセット信号のレベルがアクティブレベルである段階では、データ信号のレベルとは逆である。
【0104】
したがって、データ信号のアクティブレベルと第１リセット信号のアクティブレベルと第２リセット信号のアクティブレベルとの間には２つの関係がある。１つの関係は、第１リセット信号のレベルがアクティブレベルである段階で、データ信号のレベルがアクティブレベルであり、第２リセット信号のレベルでデータ信号はアクティブレベルであるものである。もう１つの関係は、第１リセット信号のレベルがアクティブレベルである段階で、データ信号のレベルは非アクティブレベルであり、第２リセット信号のレベルがアクティブレベルである段階で、データ信号のレベルがアクティブレベルであるものである。
【0105】
なお、本開示では、第１リセット信号のレベルがアクティブレベルである段階と、第２リセット信号のレベルがアクティブレベルである段階との順序は、限定されなく、必要に応じて設定されることができる。
【0106】
同一のサブ画素２に対して、上記のようにして第１リセット信号、第２リセット信号、およびデータ信号が設定される。持続時間制御信号を生成する段階では、持続時間制御回路２１２は、データ信号と第１リセット信号との共通制御下でのみ、持続時間制御として第２イネーブル信号を使用してもよく、あるいは、データ信号と第２リセット信号との共通制御下でのみ、持続時間制御信号として第１イネーブルメント信号を使用してもよい。これにより、持続時間制御回路２１２の動作性能を保証し、持続時間制御回路２１２が持続時間制御信号として第１イネーブル信号と第２イネーブル信号の一方のみを選択できることを保証し、信号選択の安定性を高めることができる。さらに、発光素子２２に表示される階調の制御性を高めることができる。
【0107】
いくつかの実施例では、図６に示すように、持続時間制御回路２１２は、第１制御サブ回路２１２１、第２制御サブ回路２１２、および第３制御サブ回路２１１３を含む。
【0108】
いくつかの例では、図６に示すように、第１制御サブ回路２１２１は、少なくとも、データ信号端子Ｄａｔａ、第１リセット信号端子Ｒｅｓ＿Ａ、第２イネーブル信号端子Ｈｆ、および第２ノードＮ２に電気的に接続される。第１制御サブ回路２１２１は、データ信号及び第１リセット信号に応答して第２イネーブル信号を第２ノードＮ２に送信するように構成される。
【0109】
例示的に、データ信号のレベルがアクティブレベルであり、且つ第１リセット信号のレベルがアクティブレベルである場合、第１制御サブ回路２１２１は、データ信号と第１リセット信号の制御下で第２イネーブルメント信号を持続時間制御信号として第２ノードＮ２に伝送してもよい。
【0110】
いくつかの例では、図６に示すように、第２制御サブ回路２１２２は、少なくとも、データ信号端子Ｄａｔａ、第２リセット信号端子Ｒｅｓ＿Ｂ、第１イネーブル信号端子ＥＭ、および第２ノードＮ２に電気的に接続される。第２制御サブ回路２１２２は、データ信号及び第２リセット信号に応答して第１イネーブルメント信号を第２ノードＮ２に伝送するように構成される。
【0111】
例示的に、データ信号のレベルがアクティブレベルであり、且つ第２リセット信号のレベルがアクティブレベルである場合、第２制御サブ回路２１２２は、データ信号と第２リセット信号の制御下で、第１イネーブルメント信号を持続時間制御信号として第２ノードＮ２に伝送してもよい。
【0112】
いくつかの例では、図６に示すように、第３制御サブ回路２１２３は、第１ノードＮ１、第２ノードＮ２、および発光素子２２に電気的に接続される。第３制御サブ回路２１２３は、第２ノードＮ２からの信号の制御下で、第１ノードＮ１と発光素子２２との導通の持続時間を制御するように構成される。
【0113】
例示的に、第１制御サブ回路２１２１が第２イネーブル信号を第２ノードＮ２に伝送する場合、第３制御サブ回路２１２３は、第２イネーブル信号の制御下で第１ノードＮ１と発光素子２２とを導通してもよい。第２イネーブル信号は高周波パルス信号であるため、第１ノードＮ１と発光素子２２は交互に導通状態と遮断状態とにある。第１ノードＮ１と発光素子２２との導通の持続時間は、複数の導通持続時間の総和である。
【0114】
第２制御サブ回路２１２２が第２ノードＮ２に第１イネーブル信号を伝送する場合、第３制御サブ回路２１２３は、第１イネーブル信号の制御下で第１ノードＮ１と発光素子２２とを導通してもよい。発光段階では、第１ノードＮ１と発光素子２２とを常に導通状態にあってもよい。
【0115】
ここでは、第１リセット信号、第２リセット信号及びデータ信号のアクティブレベルの設定方式に基づいて、持続時間制御信号を生成する段階では、第１制御サブ回路２１２１及び第２制御サブ回路２１２の一方のみが動作可能である。これにより、持続時間制御信号の選択を実現することができ、第１制御サブ回路２１２１と第２制御サブ回路２１２の同時動作による発光素子２２の異常階調表示を回避することができる。
【0116】
いくつかの実施例では、図６に示すように、電流制御回路２１１は、データ書込みサブ回路２１１１、駆動サブ回路２１１２、補償サブ回路２１１３、及び発光制御サブ回路２１１４を含む。
【0117】
いくつかの例では、図６に示すように、データ書込みサブ回路２１１１は、走査信号端子Ｇａｔｅ、データ信号端子ｄａｔａ、および第５ノードＮ５に電気的に接続される。データ書込みサブ回路２１１１は、走査信号の制御下でデータ信号を第５ノードＮ５に伝送するように構成される。
【0118】
例示的に、走査信号のレベルがアクティブレベルである場合、データ書込みサブ回路２１１１は、走査信号の制御下で導通され、データ信号を受信し、データ信号を第５ノードＮ５に伝送してもよい。
【0119】
いくつかの例では、図６に示すように、駆動サブ回路２１１２は、少なくとも、第１ノードＮ１、第５ノードＮ５、および第６ノードＮ６に電気的に接続される。駆動サブ回路２１１２は、第６ノードＮ６の電圧の制御下で第５ノードＮ５からの信号を第１ノードＮ１に伝送するように構成される。
【0120】
例示的に、第５ノードＮ５からの信号は、データ書込みサブ回路２１１１により伝送されるデータ信号であってもよい。第６ノードＮ６からの電圧がアクティブレベルである場合、駆動サブ回路２１１２は、第６ノードＮ６の電圧の制御下で導通され、第５ノードＮ５からの信号を第１ノードＮ１に伝送してもよい。
【0121】
いくつかの例では、図６に示すように、補償サブ回路２１１３は走査信号端子Ｇａｔｅ、第１ノードＮ１、および第６ノードＮ６に電気的に接続される。補償サブ回路２１１３は、走査信号の制御下で、駆動サブ回路２１１２に対して閾値電圧を補償するために、第１ノードＮ１からの信号を第６ノードＮ６に伝送するように構成される。
【0122】
例示的に、第１ノードＮ１からの信号は、データ書込みサブ回路２１１１により送信されるデータ信号であってもよい。走査信号のレベルがアクティブレベルである場合、補償サブ回路２１１３は、走査信号の制御下で導通され、駆動サブ回路２１１２に対して閾値電圧を補償するために、第１ノードＮ１からの信号を第６ノードＮ６に伝送してもよい。
【0123】
データ書込サブ回路２１１１および補償サブ回路２１１３は、いずれも、走査信号端子Ｇａｔｅに電気的に接続されるので、データ書込サブ回路２１１１および補償サブ回路２１１３は、走査信号の制御下で同時に導通されてもよい。データ信号端子Ｄａｔａから伝送されるデータ信号は、駆動サブ回路２１１がオフになり、駆動サブ回路に対する閾値電圧の補償が完了するまで、データ書込サブ回路２１１１、駆動サブ回路２１１２、補償サブ回路２１１３を介して第６ノードＮ６に順次に伝送してもよい。
【0124】
いくつかの例では、図６に示すように、発光制御サブ回路２１１４は、第１イネーブル信号端子ＥＭ、第１電圧信号端子ＶＤＤ、および第５ノードＮ５に電気的に接続される。発光制御サブ回路２１１４は、第１イネーブル信号の制御下で第１電圧信号を第５ノードＮ５に伝送するように構成される。
【0125】
例示的に、第１イネーブル信号のレベルがアクティブレベルである場合、発光制御サブ回路２１１４は、第１イネーブル信号の制御下で導通され、第１電圧信号を受信し、第１電圧信号を第５ノードＮ５に送信してもよい。
【0126】
ここで、期間制御信号が第１ノードＮ１と発光素子２２との導通を制御する場合、駆動サブ回路２１１２は、第５ノードＮ５からの第１電圧信号と第６ノードＮ６に書き込まれたデータ信号とに基づいて駆動信号を生成し、また、発光素子２２の発光を駆動するために、この駆動信号を発光素子２２に伝送する。
【0127】
データ信号は電流制御サブ回路２１１と持続時間制御サブ回路２１２にタイムシェアリングで書き込まれ、且つデータ書込サブ回路２１１は走査信号端子Ｇａｔｅに電気的に接続され、第１制御サブ回路２１２は第１リセット信号端子Ｒｅｓ＿Ａに電気的に接続され、第２制御サブ回路２１２２は第２リセット信号端子Ｒｅｓ＿Ｂに電気的に接続される。したがって、走査信号のアクティブレベル期間は、第１リセット信号のアクティブレベル期間と第２リセット信号のアクティブレベル期間と重なり合わない。このように、補償駆動サブ回路２１１２に対して閾値電圧を補償する段階は、第１制御サブ回路２１２１が持続時間制御信号を選択する段階と、第２制御サブ回路２１２が持続時間制御信号を選択する段階と重なり合わない。隣接する２つのデータ線ＤＬ間の信号クロストークを回避し、持続時間制御回路２１２に書き込まれるデータ信号レベルの変化により、駆動サブ回路２１１２に書き込まれるデータ信号のレベルが変化することを回避することに有利である。さらに、列方向における輝度差の不具合の改善に有利である。
【0128】
いくつかの実施例では、図６に示すように、電流制御回路２１１は、リセットサブ回路２１１５をさらに含む。
【0129】
いくつかの例では、図６に示すように、リセットサブ回路２１１５は、第１リセット信号端子Ｒｅｓ＿Ａ、初期信号端子Ｖｉｎｉｔ、第６ノードＮ６、及び発光素子２２に電気的に接続される。リセットサブ回路２１１５は、第１リセット信号に応答して、初期信号端子Ｖｉｎｉｔで受信される初期信号を第６ノードＮ６及び発光素子２２に伝送するように構成される。
【0130】
例示的に、リセットサブ回路２１１５は、発光素子２２の陽極に電気的に接続される。初期信号端子Ｖｉｎｉｔにより伝送される初期信号は、直流ローレベル信号であってもよい。
【0131】
例示的に、第１リセット信号のレベルがアクティブレベルである場合、リセットサブ回路２１１５は、第１リセット信号の制御下で導通され、初期信号を受信し、第６ノードＮ８と発光装置２２の陽極をリセットするために第６ノードＮ６と発光装置２２の陽極に初期信号を伝送してもよい。
【0132】
リセットサブ回路２１１５を設けることにより、第６ノードＮ６及び発光素子２２の陽極に基準電圧を供給し、前フレームの表示中の残留電荷を除去し、画素駆動回路２１の制御性を高めることができる。
【0133】
以下、図７を参照して、電流制御回路２１１に含まれる各サブ回路及び持続時間制御回路２１２に含まれる各サブ回路の構成について概略的に説明する。無論、電流制御回路２１１に含まれる各サブ回路及び持続時間制御回路２１２に含まれる各サブ回路の構成はこれに限定されない。
【0134】
いくつかの例では、図７に示すように、上記第１制御サブ回路２１２１は、第１トランジスタＴ１、第２トランジスタＴ２、および第１コンデンサーＣ１を含む。
【0135】
例示的に、図７に示すように、第１トランジスタＴ１の制御電極は第１リセット信号端子Ｒｅｓ＿Ａに電気的に接続され、第１トランジスタＴ１の第１電極はデータ信号端子Ｄａｔａに電気的に接続され、第１トランジスタＴ１の第２電極は第３ノードＮ３に電気的に接続される。
【0136】
例えば、第１リセット信号のレベルがアクティブレベル（すなわち、ローレベル）である場合、第１トランジスタＴ１は、第１リセット信号の制御下で導通され、データ信号を受信し、第３ノードＮ３にデータ信号を伝送してもよい。
【0137】
例示的に、図７に示すように、第２トランジスタＴ２の制御電極は第３ノードＮ３に電気的に接続され、第２トランジスタＴ２の第１電極は第２イネーブル信号端子Ｈｆに電気的に接続され、第２トランジスタＴ２の第２電極は第２ノードＮ２に電気的に接続される。
【0138】
例えば、第３ノードＮ３の電圧は、データ信号のレベルによって決定される。第３ノードＮ３に伝送されるデータ信号のレベルがローレベルである場合、第３ノードＮ１の電圧はローレベルになる。第２トランジスタＴ２は、第３ノードＮ３のレベルの制御下で導通され、第２イネーブル信号を持続時間制御信号として受信し、第２イネーブル信号を第２ノードＮ２に伝送してもよい。
【0139】
例示的に、図７に示すように、第１コンデンサーＣ１の第１電極は初期信号端子Ｖｉｎｉｔに電気的に接続され、第１コンデンサーＣ２の第２電極は第３ノードＮ３に電気的に接続される。
【0140】
第１コンデンサーＣ１は記憶機能を有し、第３ノードＮ３に伝送されるデータ信号を記憶することができる。
【0141】
例えば、上記データ信号のレベルが非アクティブレベル（すなわち、ハイレベル）の場合、第３ノードＮ３の電圧はハイレベルであり、第２トランジスタＴ２は第３ノードＮ１の電圧の制御下で遮断されてもよい。第１トランジスタＴ１が遮断された後、第１コンデンサーＣ１は放電可能である。その結果、第３ノードＮ３の電圧はハイレベルに維持され、第２トランジスタＴ２は遮断状態に維持される。
【0142】
また、例えば、上記データ信号のレベルがローレベルである場合、第３ノードＮ３の電圧はローレベルであり、第２トランジスタＴ２はこの第３ノードＮ１の電圧の制御下で導通されてもよい。第１トランジスタＴ１が遮断された後、第１コンデンサーＣ１は放電可能である。その結果、第３ノードＮ３の電圧はローレベルに維持され、第２トランジスタＴ２は導通状態に維持され、第２イネーブル信号は連続的に第２ノードＮ２に伝送される。
【0143】
いくつかの例では、図７に示すように、第２制御サブ回路２１２２は、第３トランジスタＴ３、第４トランジスタＴ４、および第２コンデンサーＣ２を含む。
【0144】
例示的に、図７に示すように、第３トランジスタＴ３の制御電極は第２リセット信号端子Ｒｅｓ＿Ｂに電気的に接続され、第３トランジスタＴ３の第１電極はデータ信号端子Ｄａｔａに電気的に接続され、第３電気トランジスタＴ３の第２電極は第４ノードＮ４に電気的に接続される。
【0145】
例えば、第２リセット信号のレベルがローレベルである場合、第３トランジスタＴ３は、第２リセット信号の制御下で導通され、データ信号を受信し、データ信号を第４ノードＮ４に伝送してもよい。
【0146】
例えば、図７に示すように、第４トランジスタＴ４の制御電極は第４ノードＮ４に電気的に接続され、第４トランジスタＴ４の第１電極は第１イネーブル信号端子ＥＭに電気的に接続され、第４トランジスタＴ４の第２電極は第２ノードＮ２に電気的に接続される。
【0147】
例えば、第４ノードＮ４の電圧は、データ信号のレベルによって決定される。第４ノードＮ４に伝送されるデータ信号のレベルがローレベルである場合、第４ノードＮ３の電圧はローレベルになる。第４トランジスタＴ４は、第４ノードＮ４のレベルの制御下で導通され、第１イネーブル信号を持続時間制御信号として受信し、第１イネーブル信号を第２ノードＮ２に伝送してもよい。
【0148】
例示的に、図７に示すように、第２コンデンサーＣ２の第１電極は初期信号端子Ｖｉｎｉｔに電気的に接続され、第２容量Ｃ２の第２電極は第４ノードＮ４に電気的に接続される。
【0149】
第２コンデンサーＣ２は記憶機能を有し、第４ノードＮ４に伝送されるデータ信号を記憶してもよい。
【0150】
例えば、上記データ信号のレベルがハイレベルである場合、第４ノードＮ４の電圧はハイレベルであり、第４トランジスタＴ４は第４ノードＮ３の電圧の制御下で遮断されてもよい。第３トランジスタＴ３が遮断された後、第２コンデンサーＣ２は放電可能である。その結果、第４ノードＮ４の電圧はハイレベルに維持され、第４トランジスタＴ４は遮断状態に維持される。
【0151】
また、例えば、データ信号のレベルがローレベルである場合、第４ノードＮ４の電圧はローレベルであり、第４トランジスタＴ４は第４ノードＮ３の電圧の制御下で導通されてもよい。第３トランジスタＴ３が遮断された後、第２コンデンサーＣ２は放電可能である。その結果、第４ノードＮ４の電圧はローレベルに維持され、第４トランジスタＴ４は導通状態に維持され、第１イネーブル信号は連続的に第２ノードＮ２に伝送される。
【0152】
ここで、第１リセット信号、第２リセット信号及びデータ信号のアクティブレベルの設定方式に基づいて、持続時間制御信号を生成する段階では、第２トランジスタＴ２のみが導通され、第２イネーブル信号が持続時間制御として第２ノードＮ２に伝送され、あるいは、第４トランジスタＴ４のみが導通され、第１イネーブルメント信号が持続時間制御信号として第２ノードＮ２に伝送される。これにより、持続時間制御信号の選択が可能となり、第２トランジスタＴ２と第４トランジスタＴ４が同時に導通されることにより発光素子２２が異常階調を表示することを回避することができる。
【0153】
いくつかの例では、図７に示すように、第３制御サブ回路２１２３は、第５トランジスタＴ５を含む。
【0154】
例示的に、図７に示すように、第５トランジスタＴ５の制御電極は第２ノードＮ２に電気的に接続され、第５トランジスタＴ５の第１電極は第１ノードＮ１に電気的に接続され、第５トランジスタＴ５の第２電極は発光素子２２に電気的に接続される。
【0155】
例えば、第２トランジスタＴ２が第２イネーブル信号を第２ノードＮ２に伝送する場合、第２イネーブル信号は高周波パルス信号であるため、第５トランジスタＴ５は第２イネーブル信号の制御下で交互に導通と遮断されてもよい。その結果、第１ノードＮ１と発光素子２２とは交互に導通状態及び遮断状態となる。
【0156】
また、例えば、第４トランジスタＴ４が第１イネーブル信号を第２ノードＮ２に伝送する場合、第５トランジスタＴ５は、第１ノードＮ１と発光素子２２とを常に導通されるように、第１イネーブル信号の制御下で導通状態を維持する。
【0157】
いくつかの例では、図７に示すように、データ書込みサブ回路２１１１は、第６トランジスタＴ６を含む。
【0158】
例示的に、図７に示すように、第６トランジスタＴ６の制御電極は走査信号端子Ｇａｔｅに電気的に接続され、第６トランジスタＴ６の第１電極はデータ信号端子Ｄａｔｅに電気的に接続され、第６トランジスタＴ６の第２電極は第５ノードＮ５に電気的に接続される。
【0159】
例えば、走査信号のレベルがローレベルである場合、第６トランジスタＴ６は、走査信号の制御下で導通され、データ信号を受信し、データ信号を第５ノードＮ５に伝送してもよい。
【0160】
いくつかの例では、図７に示すように、駆動サブ回路２１１２は、第７トランジスタＴ７と第３コンデンサーＣ３とを含む。
【0161】
例示的に、図７に示すように、第７トランジスタＴ７の制御電極は第６ノードＮ６に電気的に接続され、第７トランジスタＴ７の第１電極は第５ノードＮ５に電気的に接続され、第７トランジスタＴ８の第２電極は第１ノードＮ１に電気的に接続される。
【0162】
例えば、第６ノードＮ６のレベルがローレベルである場合、第７トランジスタＴ７は、第６ノードＮ６の電圧の制御下で導通され、第５ノードＮ５からのデータ信号を第１ノードＮ１に伝送してもよい。
【0163】
例示的に、図７に示すように、第３コンデンサーＣ３の第１電極は第６ノードＮ６に電気的に接続され、第３コンデンサーＣ３の第２電極は第１電圧信号端子ＶＤＤに電気的に接続される。
【0164】
例えば、第３コンデンサーＣ３は記憶機能を有し、第６ノードＮ６に伝送される信号を記憶し、第６ノードＮ６のレベルを維持するために放電することもできる。
【0165】
いくつかの例では、図７に示すように、補償サブ回路２１１３は、第８トランジスタＴ８を含む。
【0166】
例示的に、図７に示すように、第８トランジスタＴ８の制御電極は走査信号端子Ｇａｔｅに電気的に接続され、第８トランジスタＴ８の第１電極は第１ノードＮ１に電気的に接続され、第８トランジスタＴ８の第２電極は第６ノードＮ６に電気的に接続される。
【0167】
例えば、走査信号のレベルがローレベルである場合、第８トランジスタＴ８は、走査信号の制御下で導通され、第７トランジスタＴ７が遮断され、第７トランジスタＴ７に対する閾値電圧の補償が完了するまで、第１ノードＮ１からのデータ信号を第６ノードＮ６に伝送してもよい。
【0168】
ここで、第８トランジスタＴ８が遮断された後、第３コンデンサーＣ３は、第６ノードＮ６の電圧を維持するために放電してもよい。
【0169】
いくつかの例では、図７に示すように、発光制御サブ回路２１１４は、第９トランジスタＴ９を含む。
【0170】
例示的に、図７に示すように、第９トランジスタＴ９の制御電極は第１イネーブル信号端子ＥＭに電気的に接続され、第９トランジスタＴ９の第１電極は第１電圧信号端子ＶＤＤに電気的に接続され、第９トランジスタＴ８の第２電極は第５ノードＮ５に電気的に接続される。
【0171】
例えば、第１イネーブル信号のレベルがローレベルである場合、第９トランジスタＴ９は、第１イネーブル信号の制御下で導通され、第１電圧信号を受信し、第１電圧信号を第５ノードＮ５に伝送してもよい。
【0172】
いくつかの例では、図７に示すように、リセットサブ回路２１１５は、第１０トランジスタＴ１０と第１１トランジスタＴ１１とを含む。
【0173】
例示的に、図７に示すように、第１０トランジスタＴ１０の制御電極は第１リセット信号端子Ｒｅｓ＿Ａに電気的に接続され、第１３トランジスタＴ１０の第１電極は初期信号端子Ｖｉｎｉｔに電気的に接続され、第１０トランジスタＴ１０の第２電極は第６ノードＮ６に電気的に接続される。第１１トランジスタＴ１１の制御電極は第１リセット信号端子Ｒｅｓ＿Ａに電気的に接続され、第１１トランジスタＴ１の第１電極は初期信号端子Ｖｉｎｉｔに電気的に接続され、第１１トランジスタＴ１１の第２電極は発光素子２２に電気的に接続される。
【0174】
例えば、第１リセット信号のレベルがローレベルである場合、第１０トランジスタＴ１０と第１１トランジスタＴ１１は、第１リセット信号の制御下で同時に導通されてもよい。第１０トランジスタＴ１０は、初期信号を受信し、第６ノードＮ６に初期信号を伝送することにより、第６ノードＮ８をリセットしてもよい。第１１トランジスタＴ１１は、初期信号を受信して発光素子２２に伝送して発光素子２２をリセットしてもよい。
【0175】
いくつかの実施例では、図８及び図９に示すように、上記表示基板１００は、画素駆動回路２１のベース１から離れた側に設けられた複数のパッドＰをさらに含み得る。複数のパッドＰは、複数の陽極パッドＰ１と複数の陰極パッドＰ２とを含み、１つの陽極パッドＰ１と１つの陰極パッドＰ２とがパッド対を構成してもよい。１つの画素駆動回路２１は、少なくとも１つのパッド対に対応してもよい。
【0176】
いくつかの例では、表示基板１００は複数の第２電圧信号線をさらに含む。各々のパッド対において、陽極パッドＰ１は、画素駆動回路２１中のリセットサブ回路２１１５の一端と第３制御サブ回路２１２３の一端とに電気的に接続されて、リセットサブ回路２１１により伝送される初期信号と第３制御サブ回路２１２３により伝送される駆動信号とを受信してもよく、また、陰極パッドＰ２は、１つの第２電圧信号線に電気的に接続し、第２電圧信号線により伝送される第２電圧情報を受信してもよい。陰極パッドＰ２は、例えば、第２電圧信号端子ＶＳＳとして用いられてもよい。
【0177】
例えば、図８及び図９に示すように、画素駆動回路２１は、１つのパッド対に対応し、且つ表示基板１００に含まれる複数のサブ画素２は、赤色サブ画素、緑色サブ画素及び青色サブ画素を含む。ここで、赤色サブ画素、緑色サブ画素、青色サブ画素は、（図８及び図９に破線枠で示されるように）画素ユニットを構成してもよい。
【0178】
いくつかの例では、画素駆動回路２１に電気的に接続された発光素子２２は、陽極電極ピンと陰極電極ピンとを含み得る。陽極電極ピンは、このパッド対内の陽極パッドＰ１にボンディングされ、リセットサブ回路２１１５及び第３制御サブ回路２１２３に電気的に接続してもよい。陰極電極ピンは、このパッド対内の陰極パッドＰ２にボンディングされ、第２電圧信号端子ＶＳＳに電気的に接続してもよい。
【0179】
例示的に、図８及び図９に示すように、複数のパッドＰのベース１上の正投影と、各画素駆動回路２１における第７トランジスタＴ７のベース１上の正投影とは、重ならない。これにより、発光素子２２を対応するパッドにボンディングして圧力を加える過程で、第７トランジスタＴ７への悪影響を回避することができ、第７トランジスタＴ８の良好な駆動性能を確保することができる。
【0180】
例示的に、発光素子２２は様々な構造であってもよく、実際の必要に応じて選択することができる。例えば、発光素子２２の構造は、上向き構造、垂直構造、または下向き構造であってもよい。
【0181】
ここで、各パッド対は、各画素ユニット（マクロレベルの可視画素ユニットが画素ユニット中の発光素子からなる）間のギャップ要件（ここでのギャップ要件、例えばマクロレベルの可視画素ユニット間のギャップ）を満たすことができる限り、種々の配置が存在し、発光素子２２とパッド対とのボンディング能力を備えている。
【0182】
例示的に、各パッド対の配列方式は、各サブ画素における発光素子２２の配列方式と同じである。
【0183】
例えば、各画素セルにおいて、発光素子２２は「品」字状に配列されている。したがって、図８に示すように、各画素セルに対応するパッド対を「品」字状に配列されてもよい。この場合、同一の画素セルにおいて、各パッド対の中心は三角形（例えば、鋭角三角形）を形成することができる。このようにして、隣接する２つのパッド対の間に大きなギャップが存在し、隣接する２つの発光素子２２の間に大きなギャップが存在することを確保することが有利である。画素セル間のギャップの要件を満たすことができるだけでなく、発光素子２２をボンディングする困難さを低減することができる。
【0184】
別の例では、各画素ユニットにおいて、発光素子２２が水平に配列されている。したがって、図９に示すように、各画素セルに対応するパッド対が水平に配列されてもよい。
【0185】
本開示の例では、図８および図９に示すように、任意の隣接する３つのサブ画素行は、それぞれ、（２Ｎ－１）行目のサブ画素、２Ｎ行目のサブ画素、および（２Ｎ＋１）行目のサブ画素であることを理解すべきである。（２Ｎ－１）行目のサブ画素と２Ｎ行目のサブ画素との間の領域は、第１ギャップ領域ＧＡ１である。２Ｎ行目のサブ画素と（２Ｎ＋１）行目のサブ画素との間の領域は、第２ギャップ領域ＧＡ２である。（２Ｎ－１）行目のサブ画素及び２Ｎ行目のサブ画素では、画素駆動回路２１は第１ギャップ領域ＧＡ１により近い。２Ｎ行目のサブ画素及び（２Ｎ＋１）行目のサブ画素では、画素駆動回路２１は第２ギャップ領域ＧＡ２からさらに離れる。Ｎは正の整数である。
【0186】
例えば、（２Ｎ－１）行目のサブ画素と２Ｎ行目のサブ画素については、各画素駆動回路２１は、第１ギャップ領域ＧＡ１に対して対称に配置され、且つ各画素駆動回路２１は第１ギャップ領域ＧＡ１により近く、各パッド対は第１ギャップ領域ＧＡ１からさらに離れる。２Ｎ行目のサブ画素と（２Ｎ＋１）行目のサブ画素については、各画素駆動回路２１は第１ギャップ領域ＧＡ２に対して対称に配置され、且つ各画素駆動回路は第２ギャップ領域ＧＡ２からさらに離れ、各パッド対は第２ギャップ領域ＧＡ２により近い。
【0187】
例示的に、第１方向Ｙに沿って、第２ギャップ領域ＧＡ２のサイズは、第１ギャップ領域ＧＡ１のサイズよりも大きい。
【0188】
このように、各画素ユニット間のギャップ要件を満たすことを前提として、各画素ユニットの分布均一性を高めることができ、画素駆動回路２１のコンパクトな配置を実現することができ、配線空間を有効に利用することができる。
【0189】
例えば、同一行の画素ユニットでは、任意の隣接する２つの画素ユニット間のギャップは同じである。同一列の画素ユニットでは、隣接する２つの画素ユニット間のギャップは同じである。
【0190】
なお、この例では、各サブ画素における画素駆動回路２１とパッド対の位置のみを制限し、画素駆動回路２１の具体的な構成が対称であるか否かを制限しない。画素駆動回路２１は複数の膜層を含むため、複数の膜層を形成するプロセスでは、プロセス誤差などの不可避的な要因により、異なる画素駆動回路に含まれる膜層のサイズに差がある可能性がある。このように、（２Ｎ－１）行目のサブ画素における画素駆動回路２１及び２Ｎ行目のサブ画素における画素駆動回路２１は、第１ギャップ領域ＧＡ１に対して厳密に対称に配置されることができなく、また、２Ｎ行目のサブ画素における画素駆動回路２１及び（２Ｎ＋１）行目のサブ画素の画素駆動回路２１は、第２ギャップ領域ＧＡ２に対して厳密に対称に配置されることができない。
【0191】
いくつかの実施例では、図１２、１３、１６、および１７に示すように、同一のデータ線ＤＬは、少なくとも、１列のサブ画素に電気的に接続される。
【0192】
いくつかの例では、図１２および図１３に示すように、１つのデータ線ＤＬは、１列のサブ画素電気的に接続し、すなわち、両者には１対１の対応が存在する。データ線ＤＬの数は、サブ画素の列数に等しい。この場合、各データ線ＤＬにより伝送されるデータ信号は、対応する列のサブ画素のみに書き込まれる。
【0193】
他のいくつかの例では、図１６および図１７に示すように、１つのデータ線ＤＬは、複数列のサブ画素列に電気的に接続されてもよい。データ線ＤＬの数は、サブ画素の列数よりも少ない。この場合、各データ線ＤＬにより伝送されるデータ信号は、タイムシェアリングで対応する複数列のサブ画素に書き込まれてもよい。
【0194】
ここで、同一のデータ線ＤＬは、少なくとも１列のサブ画素に電気的に接続され、これは、データ線ＤＬの数を減らし、データ線ＤＬが占める空間を減らし、表示基板１００の配線空間を増やすのに有利である。
【0195】
いくつかの実施例では、図１２、１３、１６、および１７に示すように、隣接する２つのデータ線ＤＬの間には、少なくとも１列のサブ画素列が設けられる。
【0196】
【0197】
【0198】
なお、隣接する２つのデータ線ＤＬ間にサブ画素が設けられない場合には、隣接する２つのデータ線ＤＬ間に寄生容量が形成されないように、隣接する２つのデータ線ＤＬ間に大きなギャップを持たせる必要がある。しかし、表示基板１００におけるデータ線ＤＬが占める空間を増やしやすく、配線の複雑さを高めることができる。
【0199】
本開示では、任意の隣接する２つのデータ線ＤＬ間に少なくとも１列のサブ画素が設けられることにより、任意の隣接する２つのデータ線ＤＬが少なくとも１列のサブ画素によって分離できる。これにより、表示基板１００におけるデータ線ＤＬの占有スペースを低減し、配線の複雑さを低減することができるだけでなく、隣接する２つのデータ線ＤＬ間の信号クロストークを防止し、各データ線ＤＬが伝送するデータ信号の正確性を確保することができる。
【0200】
いくつかの実施例では、図１９及び図２０に示すように、表示基板１００は、ベース１の縁に設けられた複数の接続配線３をさらに含む。表示基板１００に含まれる複数のサブ画素２は、ベース１の一方側に設けられてもよく、表示装置１０００に含まれる駆動チップ２００は、ベース１の他方側に設けられてもよい。
【0201】
いくつかの例では、各接続配線３はＵ字形をしてもよい。接続配線３の一端はベース１の一方側に位置し、少なくとも１つのデータ線ＤＬに電気的に接続されてもよく（例えば、データ線ＤＬに直接電気的に接続されてもよく、データ線ＤＬに間接的に電気的に接続されてもよい）、接続配線の他端はベース１の他方側に延びてもよい。図２２に示すように、接続配線３の他端は、駆動チップ２００に電気的に接続されてもよい。例えば、駆動チップ２００は、接続配線３にデータ信号を供給し、接続配線３は、このデータ信号を対応するデータ線ＤＬに伝送してもよい。
【0202】
例示的に、上記の配置方式をサイド配線方式と呼んでもよい。
【0203】
サブ画素２は、サイド配線方式で駆動チップ２００に電気的に接続されており、これにより、表示基板１００の額縁のサイズを小さくし、狭額縁、ひいては額縁のない設計を容易にすることができる。
【0204】
また、表示装置１０００が複数の表示基板１００によってスプライシングされたものである場合には、表示基板１００をサイド配線方式でスプライシングすることにより、シームのサイズを効果的に小さくし、シームレスでスプライシングされてもよい。その結果、狭額縁またはさらには無額縁の設計を実現することに有利である。
【0205】
本開示により提供される表示基板１００は、少量のデータ線ＤＬを有する。このようにすれば、それに応じて接続配線３の数を減らすことができ、さらに、サイド配線のプロセス歩留まりを向上させ、表示基板１００と表示装置１０００の歩留まりを向上させることができる。
【0206】
また、１つのデータ線ＤＬが複数列のサブ画素に電気的に接続される場合、接続配線３の数をさらに減らすことができ、これはサイド配線のプロセス歩留まりをさらに向上させ、表示基板１００と表示装置１０００の歩留まりをさらに向上させることに有利である。
【0207】
なお、サイド配線方式を使用する場合には、接続配線３の数を効果的に減らすための様々な設定方法があり、これらの設定方法は実際の必要に応じて選択されることができる。また、様々な設定方法には、本開示に例示される方法が含まれるが、これらに限定されるものではない。
【0208】
【0209】
いくつかの例では、多出力選択回路４はサブ画素２とベース１の同じ側に位置してもよい。多出力選択回路４は、表示基板１００に含まれる複数のデータ線ＤＬに電気的に接続してもよい。
【0210】
いくつかの例では、複数のデータ伝送線ＤＴＬは、サブ画素２とベース１の同じ側に位置してもよい。複数のデータ伝送線ＤＴＬは、第１方向Ｙに延びてもよく、多出力選択回路４に電気的に接続される。無論、各々のデータ伝送線ＤＴＬの一部は第１方向Ｙに延在し、データ伝送線の他の一部ＤＴＬは第２方向Ｘに延びてもよい。
【0211】
いくつかの例では、複数の選択信号線Ｍｕｘは、サブ画素２とベース１の同じ側に位置してもよい。複数の選択信号線Ｍｕｘは、第２方向Ｘに延在し、多出力選択回路４に電気的に接続されてもよい。無論、各々の選択信号線Ｍｕｘの一部は第１方向Ｙに延在し、選択信号線Ｍｕｘの他の一部は第２方向Ｘに延びてもよい。
【0212】
いくつかの例では、多出力選択回路４は、複数の選択信号線Ｍｕｘにより伝送される選択信号の制御下で、複数のデータ伝送線ＤＴＬにより伝送されるデータ信号をタイムシェアリングで複数のデータ線ＤＬに伝送するように構成される。
【0213】
なお、データ伝送線ＤＴＬの数はデータ線ＤＬの数よりも小さく、１つのデータ伝送線ＤＴＣＬは複数のデータ線ＤＬに対応する。多出力選択回路４は選択機能を有する。選択制御信号により、多出力選択回路４は、各々のデータ伝送線ＤＴＬにより伝送されたデータ信号を特定の期間だけ、対応する複数のデータ線ＤＬのうちのデータ線ＤＬに伝送し、次の期間には、対応する複数のデータ線ＤＬのうちの他のデータ線ＤＬにデータ信号を伝送してもよい。
【0214】
この場合、複数のデータ線ＤＬは、複数のデータ伝送線ＤＴＬを介してデータ信号を生成するソース駆動回路（例えば、駆動チップ２００）に電気的に接続してもよい。データ伝送線ＤＴＬの数はデータ線ＤＬの数よりも少ないため、駆動チップ２００に電気的に接続するために使用されるピンの数を減らすことができ、これは駆動チップ２００とピンとの電気的接続の良率を高め、表示装置１０００の良率を高めるのに有利である。
【0215】
また、表示基板１００が接続配線３を含む場合には、各接続配線３のベース１側の一端を１つのデータ伝送線ＤＴＬに電気的に接続してもよく、これにより、接続配線３は、データ伝送線ＤＴＬと多出力選択回路４とを順次に介して対応する複数のデータ線ＤＬに電気的に接続される。
【0216】
データ伝送線ＤＴＬの数がデータ線ＤＬの数よりも少ないため、接続配線３の数を減らすことができ、サイド配線の歩留まりを効果的に高めることができる。
【0217】
いくつかの実施例では、図１２および図１３に示すように、複数のデータ線ＤＬは、少なくとも、複数の第１データ線ＤＬ１、複数の第２データ線ＤＬ２、および複数の第３データ線ＤＬ３を含む。複数のデータ伝送線ＤＴＬは、少なくとも、複数の第１データ伝送線ＤＴＬ１と、複数の第２データ伝送線ＤＴＬ２と、複数の第３データ伝送線ＤＴＬ３とを含む。多出力選択回路４は、複数の選択トランジスタ群４１を含み得る。選択トランジスタ群４１は、選択信号線Ｍｕｘ及び第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３に電気的に接続してもよい。
【0218】
例示的に、各々の選択トランジスタ群４１は、１つの選択信号線Ｍｕｘ及び１つの第１データ線ＤＬ１、１つの第２データ線ＤＬ２及び１つの第３データ線ＤＬ３に電気的に接続してもよい。
【0219】
いくつかの例では、図１３に示すように、第１データ伝送線ＤＴＬ１は、少なくとも２つの選択トランジスタ群４１に電気的に接続され、少なくとも２つの選択トランジスタ群４１を介して対応する第１データ線ＤＬ１に電気的に接続される。
【0220】
各々の選択トランジスタ群４１が、１つの選択信号線Ｍｕｘと１つの第１データ線ＤＬ１とに電気的に接続されるので、各々の第１データ伝送線ＤＴＬ１は、少なくとも２つの選択信号線Ｍｕｘと少なくとも２つの第１データ線ＤＬ１とに対応してもよい。第１データ伝送線ＤＴＬ１により伝送されるデータ信号は、一方の選択信号線Ｍｕｘにより伝送される選択信号の制御下で対応する１つの第１データ線ＤＬ１に伝送され、他方の選択信号線Ｍｕｘにより伝送される選択信号の制御下で対応する他の第１データ線ＤＬ１により伝送され、第１データ伝送線ＤＴＬ１により伝送されるデータ信号がタイムシェアリングで書き込まれる。
【0221】
例示的に、第１データ伝送線ＤＴＬ１は、２つ、３つ、４つ、または６つの選択トランジスタ群４１に電気的に接続されてもよい。したがって、第１データ伝送線ＤＴＬ１は、２つ、３つ、４つ、または６つの第１データ線ＤＬ１に電気的に接続されてもよい。
【0222】
いくつかの例では、図１３に示すように、第２データ転送線ＤＴＬ２は、少なくとも２つの選択トランジスタ群４１に電気的に接続され、少なくとも２つのゲートトランジスタ群４１を介して対応する第２データ線ＤＬ２に電気的に接続される。
【0223】
各々の選択トランジスタ群４１が、１つの選択信号線Ｍｕｘと１つの第２データ線ＤＬ２に電気的に接続されるので、各々の第２データ伝送線ＤＴＬ２は、少なくとも２つの選択信号線Ｍｕｘと少なくとも２つの第２データ線ＤＬ２に対応してもよい。第２データ伝送線ＤＴＬ２により伝送されるデータ信号は、一方の選択信号線Ｍｕｘにより伝送される選択信号の制御下で対応する１つの第２データ線ＤＬ２に伝送され、他方の選択信号線Ｍｕｘにより伝送される選択信号の制御下で対応する他の第２データ伝送線ＤＴＬ２により伝送され、第２データ伝送線ＤＴＬ２により伝送されるデータ信号がタイムシェアリングで書き込まれる。
【0224】
例示的に、第２データ伝送線ＤＴＬ２は、２つ、３つ、４つ、または６つの選択トランジスタ群４１に電気的に接続されてもよい。したがって、第２データ伝送線ＤＴＬ２は、２つ、３つ、４つ、または６つの第２データ線ＤＬ２に電気的に接続されてもよい。
【0225】
いくつかの例では、図１３に示すように、第３データ転送線ＤＴＬ３は、少なくとも２つの選択トランジスタ群４１に電気的に接続され、少なくとも２つの選択トランジスタ群４１を介して対応する第３データ線ＤＬ３に電気的に接続される。
【0226】
各々の選択トランジスタ群４１は、１つの選択信号線Ｍｕｘと１つの第３データ線ＤＬ３とに電気的に接続されるので、各々の第３データ伝送線ＤＴＬ３は、少なくとも２つの選択信号線Ｍｕｘと少なくとも２つの第３データ線ＤＬ３とに対応してもよい。第３データ伝送線ＤＴＬ３により伝送されるデータ信号は、一方の選択信号線Ｍｕｘにより伝送される選択信号による制御下で対応する１つの第３データ線ＤＬ３に伝送され、他方の選択信号線Ｍｕｘにより伝送される選択信号の制御下で対応する他の第３データ伝送線ＤＴＬ３により伝送され、第３データ伝送線ＤＴＬ３により伝送されるデータ信号がタイムシェアリングで書き込まれる。
【0227】
例示的に、第３データ伝送線ＤＴＬ３は、２つ、３つ、４つ、または６つの選択トランジスタ群４１に電気的に接続されてもよい。したがって、第３データ伝送線ＤＴＬ３は、２つ、３つ、４つ、または６つの第１データ線ＤＬ３に電気的に接続されてもよい。
【0228】
選択的に、図１３に示すように、複数の選択信号線Ｍｕｘの数は６つであってもよく、したがって、複数の選択トランジスタ群４１の数は６ｉであってもよい。この場合、第１選択信号線ＭＵＸ１は（６ｉ－５）番目の選択トランジスタ群４１に電気的に接続され、第２選択信号線ＭＵＸ２は（６ｉ－４）番目の選択トランジスタ群４１に電気的に接続され、第３選択信号線ＭＵＸ３は（６ｉ－３）番目の選択トランジスタ群４１に電気的に接続され、第４選択信号線ＭＵＸ４は（６ｉ－２）番目の選択トランジスタ群４１に電気的に接続され、第５選択信号線ＭＵＸ５は（６ｉ－１）番目の選択トランジスタ群に電気的に接続されてもよい。ここで、ｉは正の整数である。
【0229】
この場合、図１３を参照して、各選択トランジスタ群４１とデータ伝送線ＤＴＬ及びデータ線ＤＬとの接続関係を模式的に説明する。
【0230】
例示的に、ｉ番目の第１データ伝送線ＤＴＬ１は、（６ｉ－５）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－５）番目の選択トランジスタ群４１を介して（６ｉ－５）番目の第１データ線ＤＬ１に電気的に接続されてもよく、ｉ番目の第１データ伝送線ＤＴＬ１は、（６ｉ－４）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－４）番目の選択トランジスタ群４１を介して（６ｉ－４）番目の第１データ線ＤＬ１に電気的に接続されてもよく、ｉ番目の第１データ伝送線ＤＴＬ１は、（６ｉ－３）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－３）番目の選択トランジスタ群４１を介して（６ｉ－３）番目の第１データ線ＤＬ１に電気的に接続されてもよく、ｉ番目の第１データ伝送線ＤＴＬ１は、（６ｉ－２）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－２）番目の選択トランジスタ群４１を介して（６ｉ－２）番目の第１データ線ＤＬ１に電気的に接続されてもよく、ｉ番目の第１データ伝送線ＤＴＬ１は、（６ｉ－１）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－１）番目の選択トランジスタ群４１を介して（６ｉ－１）番目の第１データ線ＤＬ１に電気的に接続されてもよく、ｉ番目の第１データ伝送線ＤＴＬ１は、６ｉ番目の選択トランジスタ群に電気的に接続され、且つ６ｉ番目の選択トランジスタ群を介して６ｉ番目の第１データ線ＤＬ１に電気的に接続されてもよい。
【0231】
例示的に、ｉ番目の第２データ伝送線ＤＴＬ２は、（６ｉ－５）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－５）番目の選択トランジスタ群４１を介して（６ｉ－５）番目の第２データ線ＤＬ２に電気的に接続されてもよく、ｉ番目の第２データ伝送線ＤＴＬ２は、（６ｉ－４）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－４）番目の選択トランジスタ群４１を介して（６ｉ－４）番目の第２データ線ＤＬ２に電気的に接続されてもよく、ｉ番目の第２データ伝送線ＤＴＬ２は、（６ｉ－３）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－３）番目の選択トランジスタ群４１を介して（６ｉ－３）番目の第２データ線ＤＬ２に電気的に接続されてもよく、ｉ番目の第２データ伝送線ＤＴＬ２は、（６ｉ－２）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－２）番目の選択トランジスタ群４１を介して（６ｉ－２）番目の第２データ線ＤＬ２に電気的に接続されてもよく、ｉ番目の第２データ伝送線ＤＴＬ２は、（６ｉ－１）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－１）番目の選択トランジスタ群４１を介して（６ｉ－１）番目の第２データ線ＤＬ２に電気的に接続されてもよく、ｉ番目の第２データ伝送線ＤＴＬ２は、６ｉ番目の選択トランジスタ群に電気的に接続され、且つ６ｉ番目の選択トランジスタ群を介して６ｉ番目の第２データ線ＤＬ２に電気的に接続されてもよい。
【0232】
例示的に、ｉ番目の第３データ伝送線ＤＴＬ３は、（６ｉ－５）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－５）番目の選択トランジスタ群４１を介して（６ｉ－５）番目の第３データ伝送線ＤＬ３に電気的に接続されてもよく、ｉ番目の第３データ伝送線ＤＴＬ３は、（６ｉ－４）番目の選択トランジスタ群４１にさらに電気的に接続され、且つ（６ｉ－４）番目の選択トランジスタ群４１を介して（６ｉ－４）番目の第３データ線ＤＬ３に電気的に接続されてもよく、ｉ番目の第３データ伝送線ＤＴＬ３は、（６ｉ－３）番目の選択トランジスタ群４１にさらに電気的に接続され、且つ（６ｉ－３）番目の選択トランジスタ群４１を介して（６ｉ－３）番目の第３データ線ＤＬ３に電気的に接続されてもよく、ｉ番目の第３データ伝送線ＤＴＬ３は、（６ｉ－２）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－２）番目の選択トランジスタ群４１を介して（６ｉ－２）番目の第３データ線ＤＬ３に電気的に接続されてもよく、ｉ番目の第３データ伝送線ＤＴＬ３は、（６ｉ－１）番目の選択トランジスタ群４１に電気的に接続され、且つ（６ｉ－１）番目の選択トランジスタ群４１を介して（６ｉ－１）番目の第３データ線ＤＬ３に電気的に接続されてもよく、ｉ番目の３データ伝送線ＤＴＬ３は、６ｉ番目の選択トランジスタ群に電気的に接続され、且つ６ｉ番目の選択トランジスタ群を介して６ｉ番目の第３データ線ＤＬ３に電気的に接続されてもよい。
【0233】
いくつかの例では、図１２及び図１３に示すように、第１データ伝送線ＤＴＬ１、第２データ伝送線ＤＴＬ２及び第３データ伝送線ＤＴＬ３が周期的に配置されている。すなわち、第１データ伝送線ＤＴＬ１、第２データ伝送線ＤＴＬ２及び第３データ伝送線ＤＴＬ３は、特定の順序で循環的に配置されてもよい。
【0234】
配置の順序は、複数の種類があり、実際の必要に応じて設定されてもよい。
【0235】
例示的に、図１２及び図１３に示すように、１つの周期の配置順序は、第１データ伝送線ＤＴＬ１、第２データ伝送線ＤＴＬ２、及び第３データ伝送線ＤＴＬ３、或いは、第２データ伝送線ＤＴＬ２、第１データ伝送線ＤＴＬ１、及び第３データ伝送線ＤＴＬ３、或いは、第３データ伝送線ＤＴＬ３、第１データ伝送線ＤＴＬ１、及び第２データ伝送線ＤＴＬ２である。
【0236】
いくつかの例では、図１２および図１３に示すように、第１データ線ＤＬ１、第２データ線ＤＬ２、および第３データ線ＤＬ３が周期的に配置される。すなわち、第１データ線ＤＬ１、第２データ線ＤＬ２、および第３データ線ＤＬ３は、特定の順序で循環的に配列されてもよい。
【0237】
配置の順序は、複数の種類があり、実際の必要に応じて設定されてもよい。
【0238】
例示的に、図１２及び図１３に示すように、１つの周期の配列順序は、第１データ線ＤＬ１、第２データ線ＤＬ２、および第３データ線ＤＬ３、あるいは、第２データ線ＤＬ２、第１データ線ＤＬ１、および第３データ線ＤＬ３、あるいは、第３データ線ＤＬ３、第１データ線ＤＬ１、および第２データ線ＤＬ２である。
【0239】
【0240】
選択的に、第１データ線ＤＬ１に電気的に接続されるサブ画素２はすべて赤色サブ画素であってもよく、第２データ線ＤＬ２に電気的に接続されるサブ画素２はすべて緑色サブ画素であってもよく、第３データ線ＤＬ３に電気的に接続されるサブ画素はすべて青色サブ画素であってもよい。
【0241】
選択的に、サブ画素２がさらに白色サブ画素を含む場合、データ線ＤＬは例えば第４数のデータ線ＤＬ４を含み、データ伝送線ＤＴＬは例えば第１データ伝送線ＤＬ４を含み得る。第４データ線ＤＬ４、第４データ線ＤＴＬ４と各選択トランジスタ群４１との接続関係については、上記の例の説明を参照して、ここでは繰り返さない。
【0242】
いくつかの実施例では、図１３に示すように、選択トランジスタ群４１は、少なくとも、第１選択トランジスタ４１１、第２選択トランジスタ４１２、および第３選択トランジスタ４１３を含む。
【0243】
いくつかの例では、図１３に示すように、第１選択トランジスタ４１１の制御電極は選択信号線Ｍｕｘに電気的に接続され、第１選択トランジスタ４１１の第１電極は第１データ伝送線ＤＴＬ１に電気的に接続され、第１選択トランジスタ４１１の第２電極は第１データ線ＤＬ１に電気的に接続される。
【0244】
例示的に、選択信号線Ｍｕｘにより伝送される選択信号のレベルがローレベルである場合、第１選択トランジスタ４１１は、選択信号の制御下で導通され、第１データ伝送線ＤＴＬ１からのデータ信号を第１データ線ＤＬ１に伝送してもよい。
【0245】
いくつかの例では、図１３に示すように、第２選択トランジスタ４１２の制御電極は選択信号線Ｍｕｘに電気的に接続され、第２選択トランジスタ４１２の第１電極は第２データ伝送線ＤＴＬ２に電気的に接続され、第２選択トランジスタ４１２の第２電極は第２データ線ＤＬ２に電気的に接続される。
【0246】
例示的に、選択信号線Ｍｕｘにより伝送される選択信号のレベルがローレベルである場合、第２選択トランジスタ４１２は、選択信号の制御下で導通され、第２データ伝送線ＤＴＬ２からのデータ信号を第２データ線ＤＬ２に伝送してもよい。
【0247】
いくつかの例では、図１３に示すように、第３選択トランジスタ４１３の制御電極は選択信号線Ｍｕｘに電気的に接続され、第３選択トランジスタ４１３の第１電極は第３データ伝送線ＤＴＬ３に電気的に接続され、第３選択トランジスタ４１３の第２電極は第３データ線ＤＬ３に電気的に接続される。
【0248】
例示的に、選択信号線Ｍｕｘにより伝送される選択信号のレベルがローレベルである場合、第３選択トランジスタ４１３は、選択信号の制御下で導通され、第３データ伝送線ＤＴＬ３からのデータ信号を第３データ線ＤＬ３に伝送してもよい。
【0249】
選択的に、図１３に示すように、例えば、選択信号線Ｍｕｘの数は６であり、選択トランジスタ群４１の数は６ｉである。
【0250】
ｉ番目の第１データ伝送線ＤＴＬ１は、（６ｉ－５）番目の選択トランジスタ群４１～６ｉ番目の選択トランジスタ群４１における第１選択トランジスタ４１１に電気的に接続されてもよい。ｉ番目の第１データ伝送線ＤＴＬ１により伝送されるデータ信号は、第１選択信号線ＭＵＸ１により伝送される選択信号、第２選択信号線ＭＵＸ２により伝送される選択信号、第３選択信号線ＭＵＸ３により伝送される選択信号、第４選択信号線ＭＵＸ４により伝送される選択信号、第５選択信号線ＭＵＸ５により伝送される選択信号、および第６選択信号線ＭＵＸ６により伝送される選択信号の制御下で、（６ｉ－５）番目の第１データ線ＤＬ１～６ｉ番目の第１データ線ＤＬ１にタイムシェアリングで伝送され、データ信号がタイムシェアリングで書き込まれる。
【0251】
ｉ番目の第２データ伝送線ＤＴＬ２は、（６ｉ－５）番目の選択トランジスタ群４１～６ｉ番目の選択トランジスタ群４１における第２選択トランジスタ４１２に電気的に接続されてもよい。ｉ番目の第２データ伝送線ＤＴＬ２により伝送されるデータ信号は、第１選択信号線ＭＵＸ１により伝送される選択信号、第２選択信号線ＭＵＸ２により伝送される選択信号、第３選択信号線ＭＵＸ３により伝送される選択信号、第４選択信号線ＭＵＸ４により伝送される選択信号、第５選択信号線ＭＵＸ５により伝送される選択信号、および第６選択信号線ＭＵＸ６により伝送される選択信号の制御下で、（６ｉ－５）番目の第２データ線ＤＬ２～６ｉ番目の第２データ線ＤＬ２にタイムシェアリングで伝送され、データ信号がタイムシェアリングで書き込まれる。
【0252】
ｉ番目の第３データ伝送線ＤＴＬ３は、（６ｉ－５）番目の選択トランジスタ群４１～６ｉ番目の選択トランジスタ群４１における第３選択トランジスタ４１３に電気的に接続されてもよい。ｉ番目の第３データ伝送線ＤＴＬ３により伝送するデータ信号は、第１選択信号線ＭＵＸ１により伝送される選択信号、第２選択信号線ＭＵＸ２により伝送される選択信号、第３選択信号線ＭＵＸ３により伝送される選択信号、第４選択信号線ＭＵＸ４により伝送される選択信号、第５選択信号線ＭＵＸ５により伝送される選択信号、および第６選択信号線ＭＵＸ６により伝送される選択信号の制御下で、（６ｉ－５）番目の第３データ線ＤＬ３～６ｉ番目の第３データ線ＤＬ３にタイムシェアリングで伝送され、データ信号がタイムシェアリングで書き込まれる。
【0253】
なお、サブ画素２が白色サブ画素をさらに含む場合、選択トランジスタ群４１は、例えば第４選択トランジスタをさらに含み得る。選択トランジスタ群４１と第４選択トランジスタとの電気的接続関係については、上記の例の説明を参照して、ここでは繰り返さない。
【0254】
【0255】
本実施例では、同一行のサブ画素が１つのゲート線ＧＬにのみ電気的に接続されてもよいことが理解される。すなわち、各々のゲート線ＧＬにより伝送される走査信号は、同一行のサブ画素における各データ書込みサブ回路２１１１と各補償サブ回路２１１３の動作を同時に制御することができる。
【0256】
別の実施例では、図１６及び図１７に示すように、同一のデータ線ＤＬは少なくとも２列のサブ画素に電気的に接続され、且つ１行のサブ画素は少なくとも２つのゲート線ＧＬに電気的に接続される。少なくとも２つのゲート線ＧＬは、それぞれ対応するサブ画素に走査信号を伝送することにより、当該行のサブ画素がデータ線ＤＬにより伝送されるデータ信号をタイムシェアリングで受信するように制御するように構成される。
【0257】
いくつかの例では、各々のサブ画素２が、少なくとも２つのゲート線ＧＬのうちの１つのデータ線ＤＬと１つのゲート線ＧＬに電気的に接続されるので、各ゲート線ＧＬは、同一行のサブ画素のうちの一部のサブ画素２にのみ電気的に接続される。また、同一行のサブ画素のうち、少なくとも２つのサブ画素２は、１つのデータ線ＤＬに電気的に接続される。
【0258】
例示的に、同一のデータ線ＤＬに電気的に接続された少なくとも２つのサブ画素２は、それぞれ異なるゲート線ＧＬに電気的に接続される。少なくとも２つのサブ画素２により受信される走査信号のアクティブレベル期間は重なり合わない。このように、少なくとも２つのサブ画素２は、異なる期間に動作し（例えば、異なるサブ画素２内のデータ書込サブ回路２１１１と補償サブ回路２１１３は、異なる期間に導通されることができる）、データ線ＤＬにより伝送れたデータ信号を順次に受信して、データ信号がタイムシェアリングで書き込まれることができる。
【0259】
なお、データ線ＤＬの数は、同一行のサブ画素２の数よりも少ない。
【0260】
上述した配置方式によりゲート線ＧＬ及びデータ線ＤＬを配置することにより、表示基板１００に含まれるデータ線ＤＬの数を効果的に減らすことができる。データ線ＤＬによって占有される空間を減らすことができ、表示基板１００の配線空間を増やすことができる。
【0261】
表示基板１００が接続配線３を含む場合、１つのデータ線ＤＬが１つの接続配線３に電気的に接続されてもよい。すなわち、データ線ＤＬの数は、接続配線３の数と等しくてもよい。データ線ＤＬの数は、同一行のサブ画素中のサブ画素２の数よりも少ないため、接続配線３の数も効果的に減らすことができ、サイド配線の歩留まりを効果的に高めることができる。
【0262】
【0263】
このようにして、隣接する２つのサブ画素２（さらに多くの隣接するサブ画素２）を同一のデータ線ＤＬに電気的に接続されることができる。これにより、隣接する２つのサブ画素２の隣にデータ線ＤＬを配置し、データ線ＤＬと対応的に電気的に接続されたサブ画素２とのギャップを小さくし、データ線ＤＬと対応的に電気的に接続されたサブ画素との配線の複雑さを低減することができる。
【0264】
【0265】
いくつかの例では、同一のデータ線ＤＬに電気的に接続されたサブ画素２の列数はｎであり、一行のサブ画素に電気的に接続されるゲート線ＧＬの数もｎである。同一行のサブ画素のうち、同一のデータ線ＤＬに電気的に接続されたｎ個のサブ画素２は、そのｎ個のゲート線ＧＬにそれぞれ一対一に対応して電気的に接続されている。
【0266】
これにより、同一の行のサブ画素をグループ化して制御し、配線の複雑さを低減し、同一列のサブ画素を制御する複雑さを低減することができる。
【0267】
ここで、同一のデータ線ＤＬに電気的に接続されたサブ画素２の列数、すなわち、同一行のサブ画素に電気的に接続されたゲート線ＧＬの数は、実際の必要に応じて設定されることができる。
【0268】
例示的に、同一のデータ線ＤＬに電気的に接続されたサブ画素２の列数は、２、３、４、または６であってもよく、したがって、同一行のサブ画素に電気的に接続されるゲート線ＧＬの数は、２、３、４、または６であってもよい。
【0269】
選択的に、図１６および図１７に示すように、同一のデータ線ＤＬに電気的に接続されたサブ画素２の列数は６である。したがって、同一行のサブ画素に電気的に接続されたゲート線ＧＬの数は６本である。この場合、同一行のサブ画素において、第１ゲート線ＧＬ１は（６ｉ－５）番目のサブ画素２に電気的に接続し、第２ゲート線ＧＬ２は（６ｉ－４）番目のサブ画素に電気的に接続し、第３ゲート線ＧＬ３は（６ｉ－３）番目のサブ画素２に電気的に接続し、第４ゲート線ＧＬ４は（６ｉ－２）番目のサブ画素に電気的に接続し、第５ゲート線ＧＬ５は、（６ｉ－１）番目のサブ画素２に電気的に接続し、第６ゲート線ＧＬ６は、６ｉ番目のサブ画素に電気的に接続してもよい。ｉ番目のデータ線ＤＬは、（６ｉ－５）列目のサブ画素から６ｉ列目のサブ画素に電気的に接続してもよい。
【0270】
例えば、図１８に示すように、第１ゲート線ＧＬ１により伝送される走査信号Ｇａｔｅ１のレベル、第２ゲート線ＧＬ２により伝送される走査信号Ｇａｔｅ２のレベル、第３ゲート線ＧＬ３により伝送される走査情報Ｇａｔｅ３のレベル、第４ゲート線ＧＬ４により伝送される走査情報Ｇａｔｅ４のレベル、第５ゲート線ＧＬ５により伝送される走査信号Ｇａｔｅ５のレベル、及び第６ゲート線ＧＬ６により伝送される走査信号Ｇａｔｅ６が順次にアクティブレベルに変化し、且つ６つの走査信号のうち、任意の隣接する２つの走査信号のアクティブレベル期間は重なり合わない。したがって、（６ｉ－５）番目のサブ画素２におけるデータ書込サブ回路２１１１及び補償サブ回路２１１３、（６ｉ－４）番目のサブ画素２におけるデータ書込サブ回路２１１１及び補償サブ回路２１１３、（６ｉ－３）番目のサブ画素２におけるデータ書込サブ回路２１１１及び補償サブ回路２１１３、（６ｉ－２）番目のサブ画素２におけるデータ書込サブ回路２１１１及び補償サブ回路２１１３、（６ｉ－１）番目のサブ画素２におけるデータ書込サブ回路２１１１及び補償サブ回路２１１３、６ｉ番目のサブ画素２におけるデータ書込サブ回路２１１１及び補償サブ回路２１１３は、ｉ番目のデータ線ＤＬにより伝送されるデータ信号を順次に受信し、データ信号がタイムシェアリングで書き込まれる。
【0271】
いくつかの実施例では、図１６および図１７に示すように、同一行のサブ画素に電気的に接続された少なくとも２つのゲート線ＧＬが、当該行のサブ画素の対向する両側にそれぞれ設けられる。すなわち、少なくとも２つのゲート線ＧＬを２つのグループに分割することができる。一方のグループのゲート線ＧＬは当該行のサブ画素行の一方側に配置され、他方のグループのゲート線ＧＬは当該行のサブ画素の他方側に配置されてもよい。例えば、２つのグループのゲート線ＧＬの数は等しくてもよい。
【0272】
例示的に、同一行のサブ画素に電気的に接続されるゲート線ＧＬの数は６つである。この場合、３つのゲート線ＧＬは当該行のサブ画素行の一方側に配置され、他の３つのゲート線ＧＬは当該行のサブ画素の他方側に配置されてもよい。
【0273】
上述したゲート線ＧＬの配置方式により、異なるゲート線ＧＬと対応的に電気的に接続されたサブ画素２とのギャップを小さくし、異なるゲート線ＧＬと対応的に電気的に接続されたサブ画素との配線の複雑さを低減することができる。
【0274】
なお、これらの実施例では、ゲート線ＧＬの数が相対的に多く、その分、表示基板１００に配置される必要があるシフトレジスタ（走査信号を生成するため）の数も相対的に多い。この場合、これらの実施例におけるゲート線ＧＬ及びデータ線ＤＬに対する配置方式を低解像度の表示基板に適用することができ、表示基板１００の解像度に悪影響を与えることを回避することができる。
【0275】
上記した一実施形態では、図３及び図４に示すように、任意行のサブ画素について、走査信号のレベルがアクティブレベル（すなわち、ローレベル）になった後、第１電流選択信号、第２電流選択信号、第１持続時間選択信号及び第２持続時間選択信号がタイムシェアリングでローレベルになり、電流データ信号と持続時間データ信号がタイムシェアリングで書き込まれる。一般に、信号間の時間間隔（図３および図４の双方向矢印で示す）を増やして、信号の誤書き込みを防止する。
【0276】
ここでは、あるサブ画素の電流制御回路に対応する書込み及び補償の段階を例にとる。走査信号のレベルがローレベルになった後、電流データ信号が対応する電流データ線ＤＩに書き込まれる。前フレームが表示された後、このサブ画素に対応する第１電流選択信号のレベルがハイレベルになると、先に書き込まれた電流データ信号は、電流データ線ＤＩ上の寄生容量を介して電流データ線ＤＩに記憶される。この場合、次のフレームが表示されると、電流データ信号が電流制御回路に正常に書き込まれない可能性がある（すなわち、電流制御回路内の駆動トランジスタの制御電極に正常に書き込まれない）。
【0277】
例えば、前フレームの表示では、電流データ信号のレベルはローレベル（電圧値Ｖｄａｔａ（ｎ－１））である。次のフレームの表示では、走査信号のレベルがローレベルになった後、第１電流選択信号のレベルが変化するまでの時間間隔で、電流データ線ＤＩに記憶された電流データ信号がまず電流制御回路に書き込まれる。第１電流選択信号のレベルがローレベルになった後、図３に示すように、次のフレームの表示における電流データ信号のレベル（電圧値Ｖｄａｔａ（ｎ））が前のフレームの表示における電流信号のレベルよりも大きい場合、このデータ電流信号は、電流制御回路（図３に示すＶｇのように、Ｖｔｈが電流制御回路の閾値電圧である）に連続的に書き込まれてもよい。図４に示すように、次のフレームの表示における電流データ信号のレベル（電圧値Ｖｄａｔａ（ｎ））が前フレームの表示における電流データ信号のレベルよりも小さい場合、前フレームにおけるデータ信号の書き込みは継続する（図４に示すＶｇ）。その結果、このフレームに表示されたデータ信号が正常に書き込まれず、電流制御回路における駆動トランジスタが正常にオンしにくくなり、必要な階調を表示しにくくなる。
【0278】
そこで、図１０及び図１１に示すように、本開示のいくつかの実施例では、電流制御回路２１１が駆動信号を生成する段階では、データ信号のレベルがアクティブレベルになる期間は、走査信号のレベルがアクティブレベルになる期間よりも早い。
【0279】
すなわち、駆動信号を生成する段階では、データ信号は、まず、対応するデータ線ＤＬに伝送され、対応するデータ線ＤＬ上の寄生容量に記憶されてもよく、そして、走査信号のレベルがアクティブレベルとなり、これにより、データ信号は、書込サブ回路２１１１、駆動サブ回路２１１２、補償サブ回路２１１３を順次に介して第６ノードＮ６に書き込まれて、駆動サブ回路２１１に対する閾値電圧の補償が完了する。
【0280】
電流制御回路２１１が駆動信号を生成する段階では、データ信号のレベルがアクティブレベルになる期間を、走査信号のレベルがアクティブレベルになる期間よりも早くすることにより、次のフレームが表示される前に、データ線ＤＬに記憶されたデータ信号をリフレッシュして、前のフレームに表示されたデータ信号が残っていることを防止し、このように、走査信号のレベルがアクティブレベルになった後に、リフレッシュされたデータ信号を受信することができ、これにより、前フレーム中の残っているデータ信号によって次フレーム中に表示されるデータ信号が正常に書き込まれないことを防止することができる。その結果、各サブ画素２に表示すべき階調レベルを表示することができ、表示基板１００の表示効果を高めることができる。
【0281】
いくつかの例では、表示基板１００が多出力選択回路４を含む場合、電流制御回路２１１が駆動信号を生成する段階では、各選択信号線Ｍｕｘにより伝送される選択信号のアクティブレベル期間は、走査信号のレベルがアクティブレベルになる期間よりも早い。
【0282】
このようにして、走査信号のレベルがアクティブレベルになる前に、各選択信号のレベルが順次にアクティブレベルに変化し、データ信号が対応するデータ線ＤＬにタイムシェアリングで書き込まれ、データ線ＤＬ上の寄生容量を介して対応するデータ信号が記憶されることを完了する。
【0283】
他の例では、同一のデータ線ＤＬが少なくともの２列サブ画素に電気的に接続され、且つ１行のサブ画素が少なくとも２つのゲート線ＧＬに電気的に接続される場合、各サブ画素２について、電流制御回路２１１が駆動信号を生成する段階では、データ信号のレベルがアクティブレベルになる期間は、走査信号のレベルがアクティブレベルになる期間よりも早い、同一のゲート線ＧＬに電気的に接続され且つ異なるデータ線ＤＬに電気的に接続された異なるサブ画素２に対して、走査信号は、異なるサブ画素２にそれぞれ対応する複数の間隔のアクティブレベルを有してもよい。この場合、異なるデータ信号のレベルは、いずれも、対応する走査信号のアクティブレベルの前にアクティブレベルになる。
【0284】
本開示のいくつかの実施例では、表示基板の駆動方法が提供される。当該駆動方法は、表示基板１００の複数のデータ線ＤＬにデータ信号を伝送し、同一のサブ画素２の電流制御回路２１１と持続時間制御回路２１２によってこのデータ信号を同時に受信することを含む。
【0285】
例示的に、表示基板１００を駆動して表示する過程で、データ信号のアクティブレベルはタイムシェアリングで電流制御回路２１１と持続時間制御回路２１２に書き込まれる。
【0286】
このように、電流制御回路２１１に対応する書き込み及び補償の段階と、持続時間制御回路２１２に対応する持続時間制御信号を生成する段階から分離され、すなわち重なり合わなく、且つデータ信号のレベルは各段階において実質的に変化しない。２つの隣接するデータ線ＤＬ間の信号クロストークを効果的に回避することができ、持続時間制御回路２１２に書き込まれたデータ信号レベルの変化により電流制御回路２１１に書き込まれたデータ信号のレベルが変化することを回避することができる。その結果、列方向における輝度差の不具合の改善に有利である。
【0287】
いくつかの実施例では、図６および図７に示すように、電流制御回路２１１は、データ書込みサブ回路２１１１、駆動サブ回路２１１２、補償サブ回路２１１３、および発光制御サブ回路２１１４を含む。持続時間制御回路２１２は、第１制御サブ回路２１２１、第２制御サブ回路２１１２、および第３制御サブ回路２１２３を含む。
【0288】
以下、図７に示すサブ画素２の構成を参照して、１つのフレームの表示段階における表示基板１００の駆動方法を模式的に説明する。
【0289】
いくつかの例では、１つのフレームの表示段階にでは、上述の駆動方法は、第１段階Ｓ１、第２段階Ｓ２、第３段階Ｓ３、および第４段階Ｓ４をさらに含む。表示基板１００のサブ画素２が表示する階調レベルが異なる場合には、第１段階Ｓ１と第２段階Ｓ２とはわずかに異なる。以下、表示基板１００のサブ画素２が表示する階調に基づいて駆動方法に含まれる第１段階Ｓ１、第２段階Ｓ２、第３段階Ｓ３、第４段階Ｓ４について説明する。
【0290】
例示的に、図１０に示すように、表示基板１００のサブ画素２が表示する階調レベルは閾値階調レベル以上である。この場合、画素駆動回路２１と発光素子２２との間に導電通路が常に形成されてもよく、それに応じて、持続時間制御信号を第１イネーブルメント信号としてもよい。
【0291】
第１段階Ｓ１ａでは、図１０に示すように、第１リセット信号のレベルはローレベルであり、第２リセット信号のレベルはハイレベルであり、データ信号のレベルはハイレベルである。
【0292】
第１リセット信号端子Ｒｅｓ＿Ａで受信された第１リセット信号及びデータ信号に応答して、第１制御サブ回路２１２１は、遮断される。
【0293】
第１制御サブ回路２１２１における第１トランジスタＴ１は、第１リセット信号の制御下で導通され、第３ノードＮ３にデータ信号を伝送してもよい。データ信号のレベルはハイレベルであるため、第１制御サブ回路２１２１における第２トランジスタＴ２は、第３ノードＮ３からのデータ信号の制御下で遮断されてもよい。この場合、第２イネーブルメント信号は第２ノードＮ２に送信されることができない。この際、第１制御サブ回路２１２１における第１コンデンサーＣ１は、ハイレベルのデータ信号を記憶してもよい。
【0294】
第２制御サブ回路２１２２の第３トランジスタＴ３は、第２リセット信号の制御下で遮断されてもよい。
【0295】
また、電流制御回路２１１がリセットサブ回路２１１５をさらに含む場合、リセットサブ回路２１１における第１０トランジスタＴ１０と第１１トランジスタＴ１１は、第１リセット信号の制御下で同時に導通されてもよい。第１０トランジスタＴ１０は、第６ノードＮ８をリセットするために、初期信号を第６ノードＮ６に伝送してもよい。第１１トランジスタＴ１１は、発光素子２２をリセットするために、初期信号を発光素子２２に伝送してもよい。
【0296】
第２段階Ｓ２ａでは、図１０に示すように、第１リセット信号のレベルはハイレベルであり、第２リセット信号のレベルはローレベルであり、データ信号のレベルはローレベルである。
【0297】
第２リセット信号端子Ｒｅｓ＿Ｂで受信された第２リセット信号及びデータ信号に応答して、第２制御サブ回路２１２２が導通され、第１イネーブル信号端子ＥＭで受信された第１イネーブル信号が第２ノードＮ２に送信される。
【0298】
第２制御サブ回路２１２２における第３トランジスタＴ３は、第２リセット信号の制御下で導通され、第４ノードＮ４にデータ信号を伝送してもよい。データ信号のレベルはローレベルであるため、第２制御サブ回路２１２２における第４トランジスタＴ４は、第４ノードＮ４からのデータ信号の制御下で導通され、第１イネーブル信号を第２ノードＮ２に伝送してもよい。この際、第２制御サブ回路２１２２における第２コンデンサーＣ２は、ローレベルのデータ信号を記憶してもよい。
【0299】
また、第１制御サブ回路２１２１における第１トランジスタＴ１は、第１リセット信号の制御下で遮断されてもよい。この際、第１コンデンサーＣ１は、第３ノードＮ３の電圧がハイレベルに維持されるように放電される。
【0300】
第３段階Ｓ３ａでは、図１０に示すように、走査信号のレベルはローレベルであり、データ信号のレベルはローレベルであり、第１リセット信号のレベルはハイレベルであり、第２リセット信号のレベルはハイレベルである。
【0301】
走査信号端子Ｇａｔｅで受信された走査信号に応答して、データ書込みサブ回路２１１１及び補償サブ回路２１１３が導通され、データ信号は第５ノードＮ５、駆動サブ回路２１１２、第１ノードＮ１及び補償サブ回路２１１３を順次に介して第６ノードＮ６に送信され、駆動サブ回路２１１２に対して閾値電圧を補償する。
【0302】
駆動サブ回路２１１２における第７トランジスタＴ７は、第６ノードＮ６からの初期信号の制御下で導通されてもよい。
【0303】
データ書込みサブ回路２１１１における第６トランジスタＴ６及び補償サブ回路２１１３における第８トランジスタＴ８は、走査信号の制御下で同時に導通されてもよい。第６トランジスタＴ６は、データ信号を受信し、第５ノードＮ５、第７トランジスタＴ７、第１ノードＮ１、第８トランジスタＴ８を順次に介して第６ノードＮ６にデータ信号を伝送してもよい。この段階では、第７トランジスタＴ７が遮断されるまで、データ信号が第６ノードＮ６に連続的に伝送されてもよい。これにより、第７トランジスタＴ８に対する閾値電圧の補償が完了する。
【0304】
また、第１制御サブ回路２１２１における第１トランジスタＴ１は、第１リセット信号の制御下で遮断されてもよい。この際、第１コンデンサーＣ１は、第３ノードＮ３の電圧がハイレベルに維持されるように放電される。第２制御サブ回路２１２２における第３トランジスタＴ３は、第２リセット信号の制御下で遮断されてもよい。この際、第２コンデンサーＣ２は、第４ノードＮ４の電圧がローレベルに維持されるように放電を開始し、これにより、第４トランジスタＴ４は、第１イネーブル信号を第２ノードＮ２に連続的に伝送する。
【0305】
第４段階Ｓ４ａでは、図１０に示すように、第１イネーブルメント信号のレベルはローレベルであり、走査信号のレベルはハイレベルであり、第１リセット信号のレベルはハイレベルであり、第２リセット信号のレベルはハイレベルである。
【0306】
発光制御サブ回路２１１４は、第１イネーブル信号に応答して導通され、第１電圧信号端子ＶＤＤで受信された第１電圧信号を第５ノードＮ５及び駆動サブ回路２１１２を順次に介して第１ノードＮ１に伝送する。
【0307】
発光制御サブ回路２１１４における第９トランジスタＴ９は、第１イネーブル信号の制御下で導通され、第５ノードＮ５と第１電圧信号端子ＶＤＤとの間に導電路が形成される。
【0308】
第３制御サブ回路２１２３における第５トランジスタＴ５は、第２ノードＮ２からの第１イネーブル信号の制御下で導通され、第１ノードＮ１と発光素子２２との間に導電路が形成される。
【0309】
駆動サブ回路２１１２の第７トランジスタＴ７は導通され、第１電圧信号を第１ノードＮ１に伝送する。第７トランジスタＴ７は、第６ノードＮ６に書き込まれたデータ信号の電圧値と第１電圧信号の電圧値とに基づいて駆動信号を生成してもよい。
【0310】
この段階では、第１イネーブルメント信号により、第１ノードＮ１と発光素子２２とが連続的に導通される。このようにして、駆動信号を発光素子２２に連続的に伝送することができ、発光素子２２が発光を継続することができ、さらに高階調表示を実現できる。
【0311】
例示的に、図１１に示すように、表示基板１００のサブ画素２が表示する階調レベルは、閾値階調レベルよりも小さい。この際、画素駆動回路２１と発光素子２２とは交互に導通状態と遮断状態にあり、従って、持続時間制御信号は第２イネーブルメント信号であってもよい。
【0312】
第１段階Ｓ１ｂでは、図１１に示すように、第１リセット信号のレベルはローレベルであり、第２リセット信号のレベルはハイレベルであり、データ信号のレベルはローレベルである。
【0313】
第１リセット信号及びデータ信号に応答して、第１制御サブ回路２１２１は導通され、第２イネーブル信号端子ＥＭで受信された第２イネーブル信号を第２ノードＮ２に伝送する。
【0314】
第１制御サブ回路２１２１における第１トランジスタＴ１は、第１リセット信号の制御下で導通され、データ信号を第３ノードＮ３に伝送してもよい。データ信号のレベルがローレベルであるため、第１制御サブ回路２１２１における第２トランジスタＴ２は、第３ノードＮ３からのデータ信号の制御下で導通され、第２イネーブル信号を第２ノードＮ２に伝送してもよい。この際、第１制御サブ回路２１２１における第１コンデンサーＣ１は、ローレベルのデータ信号を記憶してもよい。
【0315】
第２制御サブ回路２１２２における第３トランジスタＴ３は、第２リセット信号の制御下で遮断されてもよい。
【0316】
また、電流制御回路２１１がリセットサブ回路２１１５をさらに含む場合、リセットサブ回路２１１における第１０トランジスタＴ１０と第１１トランジスタＴ１１は、第１リセット信号の制御下で同時に導通されてもよい。第１０トランジスタＴ１０は、第６ノードＮ６をリセットするために、初期信号を第６ノードＮ６に伝送してもよい。第１１トランジスタＴ１１は、発光素子２２をリセットするために、初期信号を発光素子２２に伝送してもよい。
【0317】
第２段階Ｓ２ｂでは、図１１に示すように、第１リセット信号のレベルはハイレベルであり、第２リセット信号のレベルはローレベルであり、データ信号のレベルはハイレベルである。
【0318】
第２リセット信号及びデータ信号に応答して、第２制御サブ回路２１２２が遮断される。
【0319】
第２制御サブ回路２１２２における第３トランジスタＴ３は、第２リセット信号の制御下で導通され、第４ノードＮ４にデータ信号を伝送してもよい。データ信号のレベルはハイレベルであるため、第２制御サブ回路２１２２における第４トランジスタＴ４は、第４ノードＮ４からのデータ信号の制御下で遮断されてもよい。この際、第１イネーブルメント信号が第２ノードＮ２に送信されることができない。この際、第２制御サブ回路２１２２における第２コンデンサーＣ２は、ハイレベルのデータ信号を記憶してもよい。
【0320】
また、この段階では、第１制御サブ回路２１２１における第１トランジスタＴ１は、第１リセット信号の制御下で遮断されてもよい。この際、第１コンデンサーＣ１は第３ノードＮ３の電圧がローレベルに維持されるために放電されてもよい。
【0321】
第３段階Ｓ３ｂでは、図１１に示すように、走査信号のレベルはローレベルであり、データ信号のレベルはローレベルであり、第１リセット信号のレベルはハイレベルであり、第２リセット信号のレベルはハイレベルであり。
【0322】
走査信号端子Ｇａｔｅで受信された走査信号に応答して、データ書込みサブ回路２１１１及び補償サブ回路２１１３が導通され、データ信号は第５ノードＮ５、駆動サブ回路２１１２、第１ノードＮ１及び補償サブ回路２１１３を順次に介して第６ノードＮ６に送信され、駆動サブ回路２１１２に対して閾値電圧を補償する。
【0323】
駆動サブ回路２１１２における第７トランジスタＴ７は、第６ノードＮ６からの初期信号の制御下で導通されてもよい。
【0324】
データ書込みサブ回路２１１１における第６トランジスタＴ６及び補償サブ回路２１１３における第８トランジスタＴ８は、走査信号の制御下で同時に導通されてもよい。第６トランジスタＴ６は、データ信号を受信し、第５ノードＮ５、第７トランジスタＴ７、第１ノードＮ１、第８トランジスタＴ８を順次に介してデータ信号を第６ノードＮ６に伝送してもよい。この段階では、データ信号は、第７トランジスタＴ７が遮断されるまで、第６ノードＮ６に連続的に伝送されてもよい。この場合、第７トランジスタＴ８に対する閾値電圧の補償が完了する。
【0325】
また、第２制御サブ回路２１２２における第３トランジスタＴ３は、第２リセット信号の制御下で遮断されてもよい。この際、第２コンデンサーＣ２は、第４ノードＮ４の電圧がハイレベルに維持されるように放電される。第１制御サブ回路２１２１における第１トランジスタＴ１は、第１リセット信号の制御下で遮断されてもよい。この際、第１コンデンサーＣ１は、第３ノードＮ３の電圧がローレベルに維持されるように放電を開始し、第２トランジスタＴ２は、第２イネーブル信号を第２ノードＮ２に連続的に伝送する。
【0326】
第４段階Ｓ４ｂでは、図１１に示すように、第１イネーブル信号のレベルはローレベルであり、第２イネーブル信号は高周波パルス信号であり、走査信号のレベルはハイレベルであり、第１リセット信号のレベルはハイレベルであり、第２リセット信号のレベルはハイレベルである。
【0327】
発光サブ回路２１１４は、第１イネーブル信号に応答して導通され、第１電圧信号端子ＶＤＤで受信された第１電圧信号を第５ノードＮ５及び駆動サブ回路２１１２を順次に介して第１ノードＮ１に伝送する。
【0328】
発光制御サブ回路２１１４における第９トランジスタＴ９は、第１イネーブル信号の制御下で導通され、第５ノードＮ５と第１電圧信号端子ＶＤＤとの間に導電路が形成される。
【0329】
第３制御サブ回路２１２３における第５トランジスタＴ５は、第２ノードＮ２からの第２イネーブル信号の制御下で、交互に導通状態と遮断状態にあり、これにより、第１ノードＮ１と発光素子２２が交互に導通状態と遮断状態にある。
【0330】
駆動サブ回路２１１２における第７トランジスタＴ７は導通され、第１電圧信号を第１ノードＮ１に伝送する。第１ノードＮ１と発光素子２２とを導通する期間では、第７トランジスタＴ７は、第６ノードＮ６に書き込まれたデータ信号の電圧値と第１電圧信号の電圧値とに基づいて駆動信号を生成し、発光素子２２が発光するように駆動信号を発光素子２２に伝送してもよい。
【0331】
この段階では、第１ノードＮ１と発光素子２２とが交互に導通状態と遮断状態にあるので、上記駆動信号を発光素子２２に間欠的に伝送することができる。その結果、発光素子２２は周期的に駆動信号を受信し、発光素子２２は定期的に発光する。このようにして、発光装置２２の総発光持続時間を短縮し、低階調レベルの表示を実現することができる。
【0332】
なお、表示基板１００におけるデータ線ＤＬは、データ信号を記憶するように構成される。走査信号端Ｇａｔｅは、上記第３段階Ｓ３（すなわち、第３段階Ｓ３ａまたは第３段階Ｓ３ｂ）でデータ信号をデータ線ＤＬに格納した後、走査信号を伝送して、データ書込みサブ回路２１１１および補償サブ回路２１１３の導通を制御する。
【0333】
例示的に、データ線ＤＬ自体は寄生容量を有する。データ信号がデータ線ＤＬに伝送された後、データ信号はデータ線ＤＬの寄生容量に記憶されてもよい。
【0334】
例示的に、走査信号端子Ｇａｔｅは走査信号を伝送してもよく、この走査信号は対応するゲート線ＧＬから供給されてもよい。上記第３段階Ｓ３で、データ信号のレベルはローレベル（即ちアクティブレベル）であり、走査信号のレベルはローレベル（即ちアクティブレベル）であり、上記データ線ＤＬは、データ信号を受信してデータ信号を復元して自身をリフレッシュした後、このデータ信号を再記憶し、そして、走査信号端子Ｇａｔｅは、走査信号を伝送して、データ書込みサブ回路２１１１と補償サブ回路２１１３が導通になり、データ線ＤＬで再記憶されたデータ信号を受信して伝送してもよい。
【0335】
このようにして、まずデータ線ＤＬに記憶されたデータ信号をリフレッシュして、前のフレームに表示されたデータ信号が残っていることを防止することができる。そして、次のフレームの表示において、走査信号のレベルがアクティブレベルになった後に、リフレッシュされたデータ信号を受信することができ、これにより、前のフレーム中の残っているデータ信号によって次のフレームに表示されるデータ信号が正常に書き込まれないことを防止することができる。その結果、各サブ画素２に表示すべき階調レベルを表示することができ、表示基板１００の表示効果を高めることができる。
【0336】
いくつかの実施例では、図１３に示すように、表示基板１００は、多出力選択回路４をさらに含む。以下、多出力選択回路４を備えた表示基板の駆動方法について、図１４及び図１５のタイミングチャートを用いて概略的に説明する。
【0337】
上記第１段階Ｓ１（すなわち、第１段階Ｓ１ａまたは第１段階Ｓ１ｂ）では、複数の選択信号線Ｍｕｘにより伝送された選択信号（ＭＵＸ１～ＭＵＸ６）が多出力選択回路４にそれぞれ伝送される。多出力選択回路４における各選択トランジスタ群４１は、対応する選択信号の制御下でそれぞれ導通され、データ伝送線ＤＴＬからのデータ信号を対応するデータ線ＤＬにタイムシェアリングで伝送され、対応するデータ線上の寄生容量に記憶される。
【0338】
任意の隣接する２つの選択信号線Ｍｕｘにより伝送される選択信号のアクティブレベル（すなわち、ローレベル）間に時間間隔が存在するため、任意の隣接する２つのトランジスタ群４１の導通時間間に時間間隔が存在する。このようにして、データ伝送線ＤＴＬからのデータ信号が対応するデータ線ＤＬにタイムシェアリングで伝送されてもよい。
【0339】
この段階では、実際の必要に応じて、第１リセット信号のローレベルの持続時間が設定されてもよい。
【0340】
例えば、図１４に示すように、多出力選択回路４がデータ信号を対応するデータ線ＤＬにタイムシェアリングで送信した後、第１リセット信号のレベルはローレベルになる。第１リセット信号のレベルは、データ信号の書き込みの完了及び後第２段階Ｓ２の前にハイレベルに変更される。
【0341】
別の例では、図１５に示すように、多出力選択回路４は、データ信号を対応するデータ線ＤＬに送信する同時に、第１リセット信号のレベルがローレベルになる。第１リセット信号のレベルは、データ信号の書き込みの完了及び第２段階Ｓ２の前にハイレベルに変更する。このようにして、第１リセット信号のローレベルの持続時間を増加させることができ、これはデータ信号を書き込む持続時間を増加させることに有利である。
【0342】
上記第２段階Ｓ２（即ち、第２段階Ｓ２ａ又は第２段階Ｓ２ｂ）で、データ信号の伝送過程は第１段階Ｓ１におけるデータ情報の伝送過程と同じであり、第２リセット信号のローレベル持続時間の設定方式は第１リセット信号のハイレベル持続時間の設定方式と同じであり、ここでは繰り返さない。
【0343】
なお、第１リセット信号と第２リセット信号の持続時間が長くなると、第１リセット信号、第２リセット信号とデータ信号の周波数が一致しなくなる。この場合、駆動チップ２００は互換性があるように調整してもよい。
【0344】
上記第３段階Ｓ３（すなわち、第３段階Ｓ３ａまたは第３段階Ｓ３ｂ）で、走査信号のレベルがローレベルに変更する前に、多出力選択回路４は、データ信号のタイムシェアリングでの書き込みおよび記憶を完了する。
【0345】
１つのフレームの表示持続時間が一定値である場合、第１段階Ｓ１、第２段階Ｓ２及び第３段階Ｓ３の持続時間はそれぞれ一定値であってもよいことが理解される。この場合、多出力選択回路４がデータ信号をタイムシェアリングで各データ線ＤＬに伝送できるようにすることを前提として、本開示では、各選択信号のローレベル（すなわち、アクティブレベル）の持続時間を低減することができる。このようにして、第１リセット信号、第２リセット信号、走査信号のローレベルの持続時間を増加させ、さらに、データ信号の書き込み、及び第７トランジスタＴ７の補償に十分な時間を提供するのに有利である。
【0346】
他のいくつかの実施例では、図１７に示すように、同一のデータ線ＤＬは少なくとも２列のサブ画素に電気的に接続され、１行のサブ画素は少なくとも２本のゲート線ＧＬに電気的に接続される。図１８に示すタイミングチャートを参照すると、同一のデータ線ＤＬを６列のサブ画素に電気的に接続し、且つ１行のサブ画素を６つのゲート線（ＧＬ１～ＧＬ６）に電気的に接続する例で、表示基板の駆動方法については模式的に説明する。
【0347】
図１７に示すように、本例では、同一行のサブ画素の第１リセット信号端子Ｒｅｓ＿Ａに電気的に接続された第１リセット信号線ＲＬ１の数も６つ（ＲＬ１１～ＲＬ１６）であり、また、同一行のサブ画素の第２リセット信号端子Ｒｅｓ＿Ｂに電気的に接続される第２リセット信号線ＲＬ２の数も６つ（ＲＬ２１～ＲＬ２６）である。第１リセット信号線ＲＬ１または第２リセット信号線ＲＬ２と同一行のサブ画素との接続関係は、ゲート線ＧＬと同一列のサブ画素との接続関係と同じでもよい。
【0348】
上記第１段階Ｓ１（すなわち、第１段階Ｓ１ａまたは第１段階Ｓ１ｂ）で、６つの第１リセット信号線（ＲＬ１１～ＲＬ１６）は、それぞれ、第１リセット信号（Ｒｅｓ＿Ａ１～Ｒｅｓ＿Ａ６）を対応するサブ画素２の第１リセット信号端子Ｒｅｓ＿Ａに伝送する。各第１リセット信号のアクティブレベル期間は重なり合わないので、同一のデータ線ＤＬのデータ信号をタイムシェアリングで異なるサブ画素２に書き込むのに有利である。
【0349】
任意の隣接する２つの第１リセット信号線ＲＬ１により伝送される第１リセット信号のアクティブレベル（すなわち、ローレベル）間には時間間隔が存在する。このように、各第１リセット信号のレベルがアクティブレベルになる前に、時間間隔を用いて各データ線ＤＬのデータ信号のリフレッシュ及び記憶を行うことができる。
【0350】
上記第２段階Ｓ２（すなわち、第２段階Ｓ２ａまたは第２段階Ｓ２ｂ）で、６つの第２リセット信号線（ＲＬ２１～ＲＬ２６）は、それぞれ、第２リセット情報（Ｒｅｓ＿Ｂ１～Ｒｅｓ＿Ｂ６）を対応するサブ画素２の第２リセット信号端子Ｒｅｓ＿Ｂに伝送する。各第２リセット信号のアクティブレベル期間は重なり合わないので、同一のデータ線ＤＬのデータ信号をタイムシェアリングで異なるサブ画素２に書き込むのに有利である。
【0351】
任意の隣接する２つの第２リセット信号線ＲＬ２により伝送される第２リセット信号のアクティブレベル（すなわち、ローレベル）間には時間間隔が存在する。このように、各第２リセット信号のレベルがアクティブレベルになる前に、時間間隔を用いて各データ線ＤＬのデータ信号のリフレッシュ及び記憶を完了することができる。
【0352】
上記第３段階Ｓ３（すなわち、第３段階Ｓ３ａまたは第３段階Ｓ３ｂ）で、６つのゲート線ＧＬではそれぞれ走査信号（Ｇａｔｅ１～Ｇａｔｅ６）は、それぞれ、対応するサブ画素の走査信号端子Ｇａｔｅに伝送される。各走査信号のアクティブレベル期間は重なり合わないので、同一のデータ線ＤＬのデータ信号をタイムシェアリングで異なるサブ画素２に書き込むのに有利である。
【0353】
任意の隣接する２つの第１ゲート線ＧＬにより伝送される走査信号のアクティブレベル間には時間間隔が存在する。このように、各走査信号のレベルがアクティブレベルになる前に、時間間隔を用いて各データ線ＤＬのデータ信号のリフレッシュ及び記憶を完了することができる。
【0354】
いくつかの実施例では、第２イネーブルメント信号のアクティブレベル（すなわち、ローレベル）期間はすべて第４段階Ｓ４にある。すなわち、第２イネーブル信号のレベルがハイレベルからローレベルに変化する期間はすべて第４段階Ｓ４にある。第１段階Ｓ１、第２段階Ｓ２、および第３段階Ｓ３において、第２イネーブルメント信号のレベルは、例えば非アクティブレベル（すなわち、ハイレベル）に維持され得る。
【0355】
このように、第３段階Ｓ３では、第７トランジスタＴ７の閾値電圧の補償過程で、第２イネーブル信号の高周波がプルダウンされることによる第７トランジスタＴ７の制御電極に書き込まれるデータ信号の結合干渉を回避することができ、第７トランジスタＴ７の制御電極の電圧変化を回避することで、サブ画素２が階調レベルを正常に表示できるようにするのに有利である。また、第２イネーブルメント信号のアクティブレベル期間を第４段階Ｓ４に設定することにより、第５トランジスタＴ５と第１ノードＮ１との間に干渉防止トランジスタを配置することも回避でき、これによりサブ画素２の構造を簡略化し、サブ画素２と表示基板１００の製品化率を向上させることができる。
【0356】
上記の説明は、本開示の具体的な実施形態にすぎないが、本開示の保護範囲はこれに限定されない。本開示の技術的範囲内で当業者が想到可能な変更または置換は、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は請求の範囲に準じなければならない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【国際調査報告】