特表2024-542933擬似チャネルベースのメモリシステムにおけるレイテンシの低減
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-19
(54)【発明の名称】擬似チャネルベースのメモリシステムにおけるレイテンシの低減
(51)【国際特許分類】
G06F 13/16 20060101AFI20241112BHJP
G06F 12/00 20060101ALI20241112BHJP
【ＦＩ】
G06F13/16 510D
G06F12/00 597R
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024520748
(86)(22)【出願日】2022-10-03
(85)【翻訳文提出日】2024-04-04
(86)【国際出願番号】 US2022045561
(87)【国際公開番号】W WO2023075993
(87)【国際公開日】2023-05-04
(31)【優先権主張番号】17/452,606
(32)【優先日】2021-10-28
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＢＬＵＥＴＯＯＴＨ
２．ＺＩＧＢＥＥ
３．ＦＩＲＥＷＩＲＥ
４．ＴＨＵＮＤＥＲＢＯＬＴ
５．ＪＡＶＡ
６．ＪＡＶＡＳＣＲＩＰＴ
７．ＶＩＳＵＡＬ ＢＡＳＩＣ
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】シャムクマール・ソジーア
(72)【発明者】
【氏名】パンカジ・デシュムク
(72)【発明者】
【氏名】ジュンウォン・ス
(72)【発明者】
【氏名】スッバラオ・パラチャルラ
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160MB00
(57)【要約】
様々な実施形態は、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法及びデバイスを含む。実施形態は、複数の擬似チャネルのうちの１つを第１の入力／出力（ＩＯ）に選択的に通信可能に接続するように構成された第１の擬似チャネル選択デバイスと、複数の擬似チャネルのうちの１つを第２のＩＯに選択的に通信可能に接続するように構成された第２の擬似チャネル選択デバイスとを含んでもよく、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは、複数の擬似チャネルのうちの第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続するように動作可能であってもよい。実施形態は、第１の擬似チャネルをターゲットとするメモリアクセスコマンドを受信し、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用するように構成された擬似チャネルベースのメモリシステムを含んでもよい。
【特許請求の範囲】
【請求項1】
擬似チャネルベースのメモリシステムであって、複数の擬似チャネルのうちの１つを第１の入力／出力（ＩＯ）に選択的に通信可能に接続するように構成された第１の擬似チャネル選択デバイスと、
前記複数の擬似チャネルのうちの１つを第２のＩＯに選択的に通信可能に接続するように構成された第２の擬似チャネル選択デバイスと、を備え、
前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスは、第１の動作モードにおいて、前記複数の擬似チャネルのうちの第１の擬似チャネルを前記第１のＩＯ及び前記第２のＩＯに同時に通信可能に接続するように動作可能である、擬似チャネルベースのメモリシステム。
【請求項2】
前記第１のＩＯは、第１の擬似チャネルデータバスを含み、前記第２のＩＯは、第２の擬似チャネルデータバスを含み、前記擬似チャネルベースのメモリシステムは、前記第１の擬似チャネルデータバスよりも大きいビット幅を有し、前記第１の擬似チャネルに通信可能に接続された、第１の内部データバスと、
前記第１の擬似チャネルデータバスと同じビット幅を有し、前記第１の内部データバスの第１の部分と前記第１の擬似チャネル選択デバイスとの間に通信可能に接続された第２の内部データバスと、
前記第２の擬似チャネルデータバスと同じビット幅を有し、前記第１の内部データバスの第２の部分と前記第２の擬似チャネル選択デバイスとの間に通信可能に接続された第３の内部データバスと、を更に備える、請求項１に記載の擬似チャネルベースのメモリシステム。
【請求項3】
前記第１の内部データバスは、前記第１の擬似チャネルデータバスの整数倍に等しいビット幅を有する、請求項２に記載の擬似チャネルベースのメモリシステム。
【請求項4】
前記第１の擬似チャネルデータバスよりも大きいビット幅を有し、前記複数の擬似チャネルのうちの第２の擬似チャネルに通信可能に接続された第４の内部データバスと、前記第１の擬似チャネルデータバスと同じビット幅を有し、前記第４の内部データバスの第１の部分と前記第１の擬似チャネル選択デバイスとの間に通信可能に接続された第５の内部データバスと、
前記第２の擬似チャネルデータバスと同じビット幅を有し、前記第４の内部データバスの第２の部分と前記第２の擬似チャネル選択デバイスとの間に通信可能に接続された第６の内部データバスと、を更に備える、請求項２に記載の擬似チャネルベースのメモリシステム。
【請求項5】
前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスは、前記擬似チャネルベースのメモリシステムが前記第１の擬似チャネルをターゲットとする低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、前記第１の擬似チャネルを前記第１のＩＯ及び前記第２のＩＯに同時に通信可能に接続するように動作可能である、請求項１に記載の擬似チャネルベースのメモリシステム。
【請求項6】
メモリ制御デバイスを更に備え、前記メモリ制御デバイスは、前記第１の擬似チャネルをターゲットとする前記低レイテンシタイプメモリアクセスコマンドを受信し、
前記低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに、前記第１の擬似チャネルを前記第１のＩＯ及び前記第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに送信するように構成されている、請求項５に記載の擬似チャネルベースのメモリシステム。
【請求項7】
前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスは、前記擬似チャネルベースのメモリシステムが、前記擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信したことに応じて、かつ前記擬似チャネルベースのメモリシステムが前記第１の擬似チャネルをターゲットとする連続メモリアクセスコマンドを受信したことに応じて、前記第１の擬似チャネルを前記第１のＩＯ及び前記第２のＩＯに同時に通信可能に接続するように動作可能である、請求項１に記載の擬似チャネルベースのメモリシステム。
【請求項8】
メモリ制御デバイスを更に備え、前記メモリ制御デバイスは、前記モードレジスタ書き込みコマンドを受信し、
前記モードレジスタ書き込みコマンドを受信したことに応じて、前記メモリ制御デバイスに、前記連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたレジスタ値を設定し、
前記第１の擬似チャネルをターゲットとする前記連続メモリアクセスコマンドを受信し、
前記連続メモリアクセスコマンドを受信したことに応じて、前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに、前記第１の擬似チャネルを前記第１のＩＯ及び前記第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに送信するように構成されている、請求項７に記載の擬似チャネルベースのメモリシステム。
【請求項9】
前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスは各々、少なくとも１つのマルチプレクサを含む、請求項１に記載の擬似チャネルベースのメモリシステム。
【請求項10】
第２の動作モードにおいて、前記第１の擬似チャネル選択デバイスは、前記第１の擬似チャネルを前記第１のＩＯに通信可能に接続するように動作可能であり、前記第２の擬似チャネル選択デバイスは、前記複数の擬似チャネルのうちの第２の擬似チャネルを前記第２のＩＯに通信可能に接続するように動作可能である、請求項１に記載の擬似チャネルベースのメモリシステム。
【請求項11】
擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法であって、複数の擬似チャネルのうちの１つを複数の入力／出力（ＩＯ）のうちの第１のＩＯに選択的に通信可能に接続するように構成された第１の擬似チャネル選択デバイスによって、前記複数の擬似チャネルのうちの第１の擬似チャネルを前記第１のＩＯに通信可能に接続することと、
第１の動作モードにおいて、前記第１の擬似チャネル選択デバイスによって前記第１の擬似チャネルを前記第１のＩＯに通信可能に接続するのと同時に、第２の擬似チャネル選択デバイスによって前記第１の擬似チャネルを前記複数のＩＯのうちの第２のＩＯに通信可能に接続することと、を含み、前記第２の擬似チャネル選択デバイスは、前記複数の擬似チャネルのうちの１つを前記第２のＩＯに選択的に通信可能に接続するように構成されている、方法。
【請求項12】
前記第１のＩＯは、第１の擬似チャネルデータバスを含み、前記第２のＩＯは、第２の擬似チャネルデータバスを含み、前記方法は、前記第１の擬似チャネルデータバスよりも大きいビット幅を有し、前記第１の擬似チャネルに通信可能に接続された第１の内部データバスと、前記第１の擬似チャネルデータバスと同じビット幅を有し、前記第１の内部データバスの第１の部分と前記第１の擬似チャネル選択デバイスとの間に通信可能に接続された第２の内部データバスとを介して、前記第１の擬似チャネルデータバスと前記第１の擬似チャネルとの間でデータを送信することと、
前記第１の内部データバスと、前記第２の擬似チャネルデータバスと同じビット幅を有し、前記第１の内部データバスの第２の部分と前記第２の擬似チャネル選択デバイスとの間に通信可能に接続された第３の内部データバスとを介して、前記第２の擬似チャネルデータバスと前記第１の擬似チャネルとの間でデータを送信することと、を更に含む、請求項１１に記載の方法。
【請求項13】
前記第１の内部データバスは、前記第１の擬似チャネルデータバスの整数倍に等しいビット幅を有する、請求項１２に記載の方法。
【請求項14】
前記第１の擬似チャネルデータバスよりも大きいビット幅を有し、前記第２の擬似チャネルに通信可能に接続された第４の内部データバスと、前記第１の擬似チャネルデータバスと同じビット幅を有し、前記第４の内部データバスの第１の部分と前記第１の擬似チャネル選択デバイスとの間に通信可能に接続された第５の内部データバスとを介して、前記第１の擬似チャネルデータバスと前記複数の擬似チャネルのうちの第２の擬似チャネルとの間でデータを送信することと、前記第４の内部データバスと、前記第２の擬似チャネルデータバスと同じビット幅を有し、前記第４の内部データバスの第２の部分と前記第２の擬似チャネル選択デバイスとの間に通信可能に接続された第６の内部データバスとを介して、前記第２の擬似チャネルデータバスと前記第２の擬似チャネルとの間でデータを送信することと、を更に含む、請求項１２に記載の方法。
【請求項15】
前記第１の擬似チャネルをターゲットとする低レイテンシタイプメモリアクセスコマンドを受信することを更に含み、前記第１の擬似チャネル選択デバイスによって前記第１の擬似チャネルを前記第１のＩＯに通信可能に接続することと同時に、前記第２の擬似チャネル選択デバイスによって前記第１の擬似チャネルを前記第２のＩＯに通信可能に接続することは、前記低レイテンシタイプメモリアクセスコマンドを受信したことに応じて行われる、請求項１１に記載の方法。
【請求項16】
前記低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに、前記第１の擬似チャネルを前記第１のＩＯ及び前記第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに送信することを更に含む、請求項１５に記載の方法。
【請求項17】
前記擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信することと、前記第１の擬似チャネルをターゲットとする連続メモリアクセスコマンドを受信することと、を更に含み、
前記第１の擬似チャネル選択デバイスによって前記第１の擬似チャネルを前記第１のＩＯに通信可能に接続することと同時に、前記第２の擬似チャネル選択デバイスによって前記第１の擬似チャネルを前記第２のＩＯに通信可能に接続することは、前記モードレジスタ書き込みコマンドを受信したことに応じて、かつ前記連続メモリアクセスコマンドを受信することに応じて行われる、請求項１１に記載の方法。
【請求項18】
前記モードレジスタ書き込みコマンドを受信したことに応じて、前記擬似チャネルベースのメモリシステムに前記連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたレジスタ値を設定することと、前記連続メモリアクセスコマンドを受信したことに応じて、前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに、前記第１の擬似チャネルを前記第１のＩＯ及び前記第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスに送信することと、を更に含む、請求項１７に記載の方法。
【請求項19】
前記第１の擬似チャネル選択デバイス及び前記第２の擬似チャネル選択デバイスは各々、少なくとも１つのマルチプレクサを含む、請求項１１に記載の方法。
【請求項20】
第２の動作モードにおいて、前記第２の擬似チャネル選択デバイスによって、前記複数の擬似チャネルのうちの第２の擬似チャネルを前記複数のＩＯのうちの前記第２のＩＯに通信可能に接続することを更に含む、請求項１１に記載の方法。
【請求項21】
第１の擬似チャネルを含む複数の擬似チャネルを備える擬似チャネルベースのメモリシステムであって、前記擬似チャネルベースのメモリシステムは、
前記第１の擬似チャネルをターゲットとするメモリアクセスコマンドを受信し、
前記メモリアクセスコマンドを実行するために、第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用するように構成されている、擬似チャネルベースのメモリシステム。
【請求項22】
前記メモリアクセスコマンドは、読み取りメモリアクセスコマンドであり、前記擬似チャネルベースのメモリシステムは、前記メモリアクセスコマンドを実行するために前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを使用することが、前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを同時に介して、前記読み取りメモリアクセスコマンドに応じて前記第１の擬似チャネルからデータを出力することを含むように構成されている、請求項２１に記載の擬似チャネルベースのメモリシステム。
【請求項23】
前記メモリアクセスコマンドは、書き込みメモリアクセスコマンドであり、前記擬似チャネルベースのメモリシステムは、前記メモリアクセスコマンドを実行するために前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを使用することが、前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを同時に介して前記第１の擬似チャネルについての前記書き込みメモリアクセスコマンドのデータを受信することを含むように構成されている、請求項２１に記載の擬似チャネルベースのメモリシステム。
【請求項24】
前記メモリアクセスコマンドは、前記メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであることを前記擬似チャネルベースのメモリシステムに指示するように構成されている、請求項２１に記載の擬似チャネルベースのメモリシステム。
【請求項25】
前記擬似チャネルベースのメモリシステムは、前記擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信するように更に構成され、前記第１の擬似チャネルをターゲットとする前記メモリアクセスコマンドは、前記モードレジスタ書き込みコマンドに対する連続メモリアクセスコマンドである、請求項２１に記載の擬似チャネルベースのメモリシステム。
【請求項26】
第１の擬似チャネルを含む複数の擬似チャネルを有する擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法であって、前記第１の擬似チャネルをターゲットとするメモリアクセスコマンドを受信することと、
前記メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することと、を含む、方法。
【請求項27】
前記メモリアクセスコマンドは、読み取りメモリアクセスコマンドであり、前記メモリアクセスコマンドを実行するために前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを使用することは、前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを同時に介して、前記読み取りメモリアクセスコマンドに応じて前記第１の擬似チャネルからデータを出力することを含む、請求項２６に記載の方法。
【請求項28】
前記メモリアクセスコマンドは、書き込みメモリアクセスコマンドであり、前記メモリアクセスコマンドを実行するために前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを使用することは、前記第１の擬似チャネルデータバス及び前記第２の擬似チャネルデータバスを同時に介して前記第１の擬似チャネルについての前記書き込みメモリアクセスコマンドのデータを受信することを含む、請求項２６に記載の方法。
【請求項29】
前記メモリアクセスコマンドは、前記メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであることを前記擬似チャネルベースのメモリシステムに指示するように構成されている、請求項２６に記載の方法。
【請求項30】
前記擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信することを更に含み、前記第１の擬似チャネルをターゲットとする前記メモリアクセスコマンドは、前記モードレジスタ書き込みコマンドに対する連続メモリアクセスコマンドである、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本出願は、２０２１年１０月２８日に出願された米国非仮特許出願第１７／４５２，６０６号からの優先権の利益を主張する。なお、当該出願の内容全体は、参照により本明細書に組み込まれる。
本出願は、２０２１年１０月２８日に出願された米国非仮特許出願第１７／４５２，６０６号からの優先権の利益を主張する。なお、当該出願の内容全体は、参照により本明細書に組み込まれる。
【背景技術】
【0002】
次世代のダブルデータレートランダムアクセスメモリ（本明細書では「ＤＤＲ」と呼ばれる）は、高性能、低電力、競争力のあるメモリコスト、様々なパッケージタイプ、並びにモバイル用途及び非モバイル用途に魅力的なマルチソーシング可用性をバランス良く提供することができるので、モバイルデバイスに広く使用されると思われる。しかしながら、提案されたＤＤＲシステム又は既存のＤＤＲシステムは、より大きいレイテンシを示すデータ通信プロトコルを使用する高性能、低レイテンシ、及び低電力方式に基づいており、それによって、これらのシステムの使用及び効率は、車両安全関連システムなどの多くの用途に許容可能な使用及び効率を下回るレベルに制限される。例えば、提案された低電力ＤＤＲ（「ＬＰＤＤＲ」）システムは、前の世代と比較したときに、いくつかの動作点について劣化したレイテンシをもたらす手法を利用し得る。
【発明の概要】
【課題を解決するための手段】
【0003】
開示される様々な態様は、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させるデバイス及び方法を含む。様々な態様は、複数の擬似チャネルのうちの１つを第１の入力／出力（ＩＯ）に選択的に通信可能に接続するように構成された第１の擬似チャネル選択デバイスと、複数の擬似チャネルのうちの１つを第２のＩＯに選択的に通信可能に接続するように構成された第２の擬似チャネル選択デバイスとを含む擬似チャネルベースのメモリシステムを含んでもよく、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは、第１の動作モードにおいて複数の擬似チャネルのうちの第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続するように動作可能である。
【0004】
いくつかの態様では、第１のＩＯは、第１の擬似チャネルデータバスを含んでもよく、第２のＩＯは、第２の擬似チャネルデータバスを含んでもよく、擬似チャネルベースのメモリシステムは、第１の擬似チャネルデータバスよりも大きいビット幅を有し、第１の擬似チャネルに通信可能に接続された第１の内部データバスと、第１の擬似チャネルデータバスと同じビット幅を有し、第１の内部データバスの第１の部分と第１の擬似チャネル選択デバイスとの間に通信可能に接続された第２の内部データバスと、第２の擬似チャネルデータバスと同じビット幅を有し、第１の内部データバスの第２の部分と第２の擬似チャネル選択デバイスとの間に通信可能に接続された第３の内部データバスとを更に含んでもよい。
【0005】
いくつかの態様では、第１の内部データバスは、第１の擬似チャネルデータバスの整数倍に等しいビット幅を有してもよい。
【0006】
いくつかの態様は、第１の擬似チャネルデータバスよりも大きいビット幅を有し、複数の擬似チャネルのうちの第２の擬似チャネルに通信可能に接続された第４の内部データバスと、第１の擬似チャネルデータバスと同じビット幅を有し、第４の内部データバスの第１の部分と第１の擬似チャネル選択デバイスとの間に通信可能に接続された第５の内部データバスと、第２の擬似チャネルデータバスと同じビット幅を有し、第４の内部データバスの第２の部分と第２の擬似チャネル選択デバイスとの間に通信可能に接続された第６の内部データバスとを更に含んでもよい。
【0007】
いくつかの態様では、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは、擬似チャネルベースのメモリシステムが第１の擬似チャネルをターゲットとする低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続するように動作可能であってもよい。
【0008】
いくつかの態様は、第１の擬似チャネルをターゲットとする低レイテンシタイプメモリアクセスコマンドを受信し、低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに送信するように構成されたメモリ制御デバイスを更に含んでもよい。
【0009】
いくつかの態様では、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは、擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを、擬似チャネルベースのメモリシステムが受信したことに応じて、かつ擬似チャネルベースのメモリシステムが第１の擬似チャネルをターゲットとする連続メモリアクセスコマンドを受信したことに応じて、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続するように動作可能であってもよい。
【0010】
いくつかの態様は、モードレジスタ書き込みコマンドを受信し、モードレジスタ書き込みコマンドを受信したことに応じて、メモリ制御デバイスに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたレジスタ値を設定し、第１の擬似チャネルをターゲットとする連続メモリアクセスコマンドを受信し、連続メモリアクセスコマンドを受信したことに応じて、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに送信するように構成されたメモリ制御デバイスを更に含んでもよい。
【0011】
いくつかの態様では、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは各々、少なくとも１つのマルチプレクサを含んでもよい。
【0012】
いくつかの態様では、第２の動作モードにおいて、第１の擬似チャネル選択デバイスは、第１の擬似チャネルを第１のＩＯに通信可能に接続するように動作可能であり、第２の擬似チャネル選択デバイスは、複数の擬似チャネルのうちの第２の擬似チャネルを第２のＩＯに通信可能に接続するように動作可能である。
【0013】
様々な態様は、第１の擬似チャネルを含む複数の擬似チャネルを含む擬似チャネルベースのメモリシステムを含んでもよく、擬似チャネルベースのメモリシステムは、第１の擬似チャネルをターゲットとするメモリアクセスコマンドを受信し、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用するように構成されている。
【0014】
いくつかの態様では、メモリアクセスコマンドは、読み取りメモリアクセスコマンドであってもよく、擬似チャネルベースのメモリシステムは、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することが、第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを同時に介して、読み取りメモリアクセスコマンドに応じて第１の擬似チャネルからデータを出力することを含むように構成されてもよい。
【0015】
いくつかの態様では、メモリアクセスコマンドは書き込みメモリアクセスコマンドであってもよく、擬似チャネルベースのメモリシステムは、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することが、第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを同時に介して第１の擬似チャネルについての書き込みメモリアクセスコマンドのデータを受信することを含むように構成されてもよい。
【0016】
いくつかの態様では、メモリアクセスコマンドは、メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであることを擬似チャネルベースのメモリシステムに示すように構成されてもよい。
【0017】
いくつかの態様では、擬似チャネルベースのメモリシステムは、擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信するように更に構成されてもよく、第１の擬似チャネルをターゲットとするメモリアクセスコマンドは、モードレジスタ書き込みコマンドに対する連続メモリアクセスコマンドであってもよい。
【0018】
更なる態様は、上記で要約されたシステムの動作を実行する方法を含む。
【0019】
本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、様々な実施形態のうちの例示的な実施形態を示し、上記の一般的な説明及び下記の発明を実施するための形態とともに、特許請求の範囲の特徴を説明するのに役立つ。
【図面の簡単な説明】
【0020】
【図1】様々な実施形態を実装するのに適した例示的なコンピューティングデバイスを示す構成要素ブロック図である。
【図2】様々な実施形態を実装するのに好適な例示的な擬似チャネルベースのメモリシステムを示す構成要素ブロック図である。
【図3A】様々な実施形態を実装するのに適した例示的な擬似チャネルベースのメモリシステムを示す構成要素ブロック図である。
【図3B】様々な実施形態を実装するのに適した例示的な擬似チャネルベースのメモリシステムを示す構成要素ブロック図である。
【図4A】様々な実施形態を実装するのに適した例示的な擬似チャネルベースのメモリシステムを示す構成要素ブロック図及び機能図である。
【図4B】様々な実施形態を実装するのに適した例示的な擬似チャネルベースのメモリシステムを示す構成要素ブロック図及び機能図である。
【図4C】様々な実施形態を実装するのに適した例示的な擬似チャネルベースのメモリシステムを示す構成要素ブロック図及び機能図である。
【図5】一実施形態による、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法を示すプロセスフロー図である。
【図6】一実施形態による、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法を示すプロセスフロー図である。
【図7】一実施形態による、読み取りメモリコマンドのために擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法を示すプロセスフロー図である。
【図8】一実施形態による、書き込みメモリコマンドのために擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法を示すプロセスフロー図である。
【図9】一実施形態による、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法を示すプロセスフロー図である。
【図10A】一実施形態による、擬似チャネルベースのメモリシステムにおいてレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドの例を示すタイミング図である。
【図10B】一実施形態による、擬似チャネルベースのメモリシステムにおいてレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドの例を示すタイミング図である。
【図11A】一実施形態による、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドの例を示すタイミング図である。
【図11B】一実施形態による、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドの例を示すタイミング図である。
【図12】一実施形態に係る、低レイテンシタイプメモリアクセスコマンドを使用して擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる一例を示すタイミング図である。
【図13A】一実施形態による、モードレジスタ書き込みを使用して低レイテンシタイプメモリアクセスコマンドを有効にする擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる例を示すタイミング図である。
【図13B】一実施形態による、モードレジスタ書き込みを使用して低レイテンシタイプメモリアクセスコマンドを有効にする擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる例を示すタイミング図である。
【図14A】一実施形態による、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドの例を示すタイミング図である。
【図14B】一実施形態による、擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドの例を示すタイミング図である。
【図15】様々な実施形態を実装するのに適した例示的なモバイルコンピューティングデバイスを示す構成要素ブロック図である。
【図16】様々な実施形態を実装するのに適した例示的なモバイルコンピューティングデバイスを示す構成要素ブロック図である。
【図17】様々な実施形態を実装するのに適した例示的なサーバを示す構成要素ブロック図である。
【発明を実施するための形態】
【0021】
添付の図面を参照しながら、様々な実施形態について詳細に説明する。可能な場合はどこでも、同じか又は同様の部分を指すために、図面全体にわたって同じ参照番号が使用される。特定の例及び実装形態に対してなされる参照は、例示を目的としており、特許請求の範囲を限定するものではない。
【0022】
様々な実施形態は、擬似チャネルベースのメモリシステムにおいてレイテンシを低減させる方法、及びそのような方法を実施するコンピューティングデバイスを含む。擬似チャネル選択デバイスは、擬似チャネルベースのメモリシステムにおいて使用されてもよい。複数の擬似チャネルは、擬似チャネルの専用入力／出力（ＩＯ）データバスよりも広い内部データバスを介して擬似チャネル選択デバイスに通信可能に接続されてもよい。擬似チャネル選択デバイスは、擬似チャネルベースのメモリシステムが、複数の擬似チャネルの複数のＩＯを並列に使用して、擬似チャネルからデータを読み取ること、及び／又は擬似チャネルにデータを書き込むことを可能にするように構成されてもよい。
【0023】
「コンピューティングデバイス」という用語は、パーソナルコンピュータ、デスクトップコンピュータ、オールインワンコンピュータ、ワークステーション、スーパーコンピュータ、メインフレームコンピュータ、埋め込み型コンピュータ（車両及び他のより大きいシステムなど）、コンピュータ化された車両（例えば、乗用車、商用車、レクリエーショナルビークル、軍用車両、ドローンなど、部分的又は完全に自律型の地上、航空、及び／又は水中車両）、サーバ、マルチメディアコンピュータ、及びゲームコンソールを含む固定コンピューティングデバイスを指すことがある。「コンピューティングデバイス」及び「モバイルコンピューティングデバイス」という用語は、セルラー電話、スマートフォン、パーソナル又はモバイルマルチメディアプレーヤ、携帯情報端末（ＰＤＡ）、ラップトップコンピュータ、タブレットコンピュータ、コンバーチブルラップトップ／タブレット（２－ｉｎ－１コンピュータ）、スマートブック、ウルトラブック、ネットブロック、パームトップコンピュータ、ワイヤレス電子メール受信機、マルチメディアインターネット対応セルラー電話、モバイルゲームコンソール、ワイヤレスゲームコントローラ、並びに、メモリ及びプログラマブルプロセッサを含む同様のパーソナル電子デバイスのうちのいずれか１つ又はすべてを指すために本明細書において互換的に使用される。
【0024】
説明を容易かつ明瞭にするために、様々な実施形態をコード、例えばプロセッサ実行可能命令に関して説明するが、任意のデータ、例えばコード、プログラムデータ、又はメモリに記憶された他の情報に同様に適用可能である場合がある。「コード」、「データ」、及び「情報」という用語は、本明細書では互換的に使用され、様々な実施形態を説明する際に例として使用されるコード、データ、情報のタイプに請求項及び説明の範囲を制限するように意図されない。
【0025】
次世代のダブルデータレートランダムアクセスメモリ（本明細書では「ＤＤＲ」と呼ぶ）は、高性能、低電力、競争力のあるメモリコスト、様々なパッケージタイプ、及び／又はモバイル用途並びに非モバイル用途にとって魅力的なマルチソーシング可用性をバランス良く提供することができる。既存のＤＤＲシステムは、複数の擬似チャネルがＤＤＲシステムのチャネルごとに実現される擬似チャネルモードをサポートする。しかしながら、提案されたＤＤＲシステム又は既存のＤＤＲシステムは、高レイテンシを示すことがあるデータ通信プロトコルを使用する高性能、低レイテンシ、及び／又は低電力方式に基づく。このようなレイテンシは、これらのシステムの使用及び効率を、多くの用途に許容可能な使用及び効率を下回るレベルに制限する。
【0026】
提案されたＤＤＲシステム又は既存のＤＤＲシステムは、ＤＤＲシステムのチャネルごとに複数の擬似チャネルが実現される擬似チャネルモードをサポートする。各擬似チャネルは、専用バンク及び専用データバスを有し、少なくとも１つの他の擬似チャネルとコマンド及びアドレスバスを共有するか、又は専用コマンド及びアドレスバスを有し得る。擬似チャネルのＩＯは、ＩＯ方式、具体的には、パルス振幅変調（ＰＡＭ）コーディングを介して書き込み／読み取りごとに複数バイトのデータ（例えば、２バイト）を送るＰＡＭ（例えば、ＰＡＭ４）と、書き込み／読み取りサイクルごとに１バイトのデータを送る非０復帰（ＮＲＺ）コーディングとの組合せによって管理され得る。ＰＡＭコーディングは、１６００ＭＨｚより大きいクロック周波数に使用され得、一方、ＮＲＺ符号化は、１６００ＭＨｚ以下のクロック周波数に使用され得る。ＰＡＭコーディングに基づくＩＯシグナリングは、ＰＡＭ送信機がＰＡＭマルチレベル信号を駆動するときにＤＣ電流を消費するので、その動作周波数が低下するにつれてＩＯ電力効率を悪化させる。しかしながら、ＮＲＺ送信機は、それほど多くのＤＣ電流を消費せず、ＮＲＺ信号インターフェースは、携帯電話などの電力効率に依存するシステムにおける低周波数により適している。その結果、２つの異なるＩＯ方式は、同じデータ伝送を達成するために、書き込み／読み取り動作中に動的バースト長を必要とする。書き込み／読み取りバースト長のこれらの差は、異なるＩＯ方式間のレイテンシの差をもたらす。正味の結果として、ＮＲＺコーディングが使用されるとき、あるクロック周波数（例えば、１６００ＭＨｚ）未満では、メモリバンクへのデータの転送又はメモリバンクからのデータの転送により時間がかかるようになり、レイテンシが増大する。このことは、いくつかの用途では許容できない場合がある。
【0027】
本明細書で説明する実施形態は、ＤＤＲシステムの複数の擬似チャネルのうちの少なくとも１つの選択された擬似チャネルを、複数の擬似チャネルのうちの少なくとも２つによって共有されるＩＯデータバスに選択的に通信可能に接続するように構成された１つ又は複数の擬似チャネル選択デバイスを使用することによって、ＤＤＲシステムにおける読み取り動作及び／又は書き込み動作についてのレイテンシを低減させて、ＤＤＲシステムの前述の問題に対処する。本明細書で説明する実施形態は、ＤＤＲ、ＬＰＤＤＲ、ＧＤＤＲ、ＷｉｄｅＩＯなどの任意のＤＤＲシステムに適用され得る。例えば、１つ又は複数の擬似チャネル選択デバイスの実装形態は、２つ（又はそれより大）のデータバス（例えば、１６ビットデータバス）を同時に使用してデータ（例えば、３２ビット、６４ビットなど）を転送することによってＮＲＺコーディングＩＯ方式が実施されるときに、ＤＤＲを低周波数（例えば、≦１６００ＭＨｚ）で動作させるとレイテンシを低減させ得る。別の例として、１つ又は複数の擬似チャネル選択デバイスの実装形態は、ＤＤＲを高周波数（例えば、＞１６００ＭＨｚ）で動作させ、ＰＡＭコーディングＩＯ方式が、２つ（又はそれより大）のデータバス（例えば、１６ビットデータバス）を同時に使用してデータ（例えば、３２ビット、６４ビットなど）を転送することによって実施されるときに、レイテンシを低減させ得る。
【0028】
様々な実施形態は、提案されたＤＤＲシステム又は既存のＤＤＲシステムと比較して、メモリアクセストランザクションのレイテンシを低減させる、ＤＤＲシステムにおける擬似チャネルについての適応ＩＯ方式を含む。ＤＤＲシステムは、ＤＤＲチップ上に集積された、多重化能力及び逆多重化能力を伴って構成されたマルチプレクサなど、１つ又は複数の擬似チャネル選択デバイスを含んでもよい。各擬似チャネル選択デバイスは、２つ（又はそれより大）の擬似チャネルがＤＤＲシステムの専用データバスを共有することを可能にし得る。いくつかの例では、より大きい擬似チャネル選択デバイスは、複数のより小さい擬似チャネル選択デバイスを含んでもよい。
【0029】
図３Ａ及び図４Ａ～図４Ｃを参照して以下で詳細に説明する１つの実施形態では、２つ以上の擬似チャネル選択デバイスの各々は、ＤＤＲシステムのそれぞれの専用データバス（例えば、１６ビットバス）に接続されてもよく、２つ（又はそれより大）の擬似チャネルが専用データバスを共有することを可能にしてもよい。２つ（又はそれより大）の擬似チャネル選択デバイスを提供し、擬似チャネル選択デバイスを２つ（又はそれより大）の擬似チャネルに接続することによって、２つ（又はそれより大）の擬似チャネルは、結合されたデータバス（例えば、３２ビットバス）にアクセスし得る。結合データバスは、２つ以上の擬似チャネル選択デバイスに接続された専用データバスを含んでもよく、したがって、個々の専用データバスよりも大きい幅（例えば、２倍）を有してもよい。言い換えれば、結合データバスの幅は、ビット単位では、各メモリバンクに接続された専用データバスの幅の「１」よりも大きい倍数であってもよい。各擬似チャネルは、内部データバスによって２つ（又はそれより大）の擬似チャネル選択デバイスに通信可能に接続されてもよい。擬似チャネルにおける内部データバスのビット幅は、結合データバスと同じ幅であってもよく、各擬似チャネル選択デバイスにおける内部データバスのビット幅は、内部データバスのビット幅の半分以下など、内部データバスのビット幅の何分の一であってもよい。例えば、各内部データバスは、擬似チャネルにおいて３２ビットの内部データバスであってもよく、２つ又は（それより大）の擬似チャネル選択デバイスの各々において１６ビット以下の内部データバスであってもよい。２つ（又はそれより大）の擬似チャネル選択デバイスは、それぞれの内部データバスを介して、選択された擬似チャネルを結合データバスに選択的に接続してもよい。２つ（又はそれより大）の擬似チャネル選択デバイスは、ｍｎ：ｍマルチプレクサであってもよい。ここで、「ｍ」及び「ｎ」は、専用データバスの幅に等しい整数「ｍ」、及びそれぞれの擬似チャネル選択デバイスに通信可能に接続された擬似チャネルの数に等しい整数「ｎ」など、「１」よりも大きい整数である。例えば、擬似チャネル選択デバイスは１６ｎ：１６マルチプレクサであってもよい。別の例として、２つの擬似チャネルに対して、擬似チャネル選択デバイスは３２：１６マルチプレクサであってもよい。
【0030】
図３Ｂ及び図４Ａ～図４Ｃを参照しながら以下で詳細に説明する別の実装形態では、擬似チャネル選択デバイスは、ＤＤＲシステムの２つ（又はそれより大）の専用データバス（例えば、１６ビットバス）に接続され得、２つ（又はそれより大）の擬似チャネルが専用データバスを共有することを可能にし得る。擬似チャネル選択デバイスを提供し、擬似チャネル選択デバイスを２つ（又はそれより大）の擬似チャネルに接続することによって、２つ（又はそれより大）の擬似チャネルは、結合データバス（例えば、３２ビットバス）へのアクセスを有し得る。結合データバスは、擬似チャネル選択デバイスに接続された専用データバスを含んでもよく、したがって、個々の専用データバスよりも大きい幅（例えば、２倍）を有してもよい。言い換えれば、結合データバスの幅は、ビット単位では、各メモリバンクに接続された専用データバスの幅の「１」よりも大きい倍数であってもよい。各擬似チャネルは、内部データバスによって擬似チャネル選択デバイスに通信可能に接続されてもよい。内部データバスのビット幅は、結合データバスと同じ幅であってもよい。例えば、各内部データバスは３２ビットの内部データバスであってもよい。擬似チャネル選択デバイスは、それぞれの内部データバスを介して、選択された擬似チャネルを結合データバスに選択的に接続してもよい。擬似チャネル選択デバイスは、ｐｎ：ｐマルチプレクサであってもよい。ここで、「ｐ」及び「ｎ」は、結合データバスの幅に等しい整数「ｐ」、及び擬似チャネル選択デバイスに通信可能に接続された擬似チャネルの数に等しい整数「ｎ」など、「１」より大きい整数である。例えば、擬似チャネル選択デバイスは３２ｎ：３２マルチプレクサであってもよい。別の例として、２つの擬似チャネルに対して、擬似チャネル選択デバイスは６４：３２マルチプレクサであってもよい。擬似チャネル選択デバイスは、上述の２つ（又はそれより大）の擬似チャネル選択デバイスと同様に構成された複数のより小さい擬似チャネル選択デバイスを更に含んでもよい。
【0031】
ＤＤＲシステムは、少なくとも２つの擬似チャネルなど、ＤＤＲチップごとに任意の数の擬似チャネルで構成されてもよい。例えば、ＤＤＲチップは、２つの擬似チャネル、３つの擬似チャネル、４つの擬似チャネル、６つの擬似チャネル、８つの擬似チャネルなどを含んでもよい。１つ又は複数の擬似チャネル選択デバイスは、ＤＤＲチップの擬似チャネルのうちの少なくとも１つを選択するように構成されてもよい。ＤＤＲチップは、結合データバスに並列に通信可能に接続された複数の擬似チャネル選択デバイスを含んでもよい。複数の擬似チャネル選択デバイスは、上述したように、より大きい擬似チャネル選択デバイスとして一緒に機能するように構成されてもよく、その結果、結合データバスに選択的に通信可能に接続する擬似チャネルの選択は、複数の擬似チャネル選択デバイスを介して制御されてもよい。
【0032】
メモリアクセストランザクションのために擬似チャネルのうちの少なくとも１つを選択する１つ又は複数の擬似チャネル選択デバイスを使用するＤＤＲシステムは、接続された擬似チャネルごとに結合データバスの幅を使用することを可能にすることによって、特に既存のＤＤＲシステムのＮＲＺコーディングＩＯ方式と比較して、レイテンシを低減させる。より広い幅の結合データバスを介してデータを送信するためのバースト長は、１回の書き込み又は読み取り動作においてＮＲＺを使用して送信されるビット数を２倍（又はそれより大）にすることによって、より狭い幅の専用データバスと比較して短縮される。より広い幅の結合データバス及び短縮されたバースト長の結果として、データ伝送のレイテンシは、従来のＤＤＲシステムと比較して低減される。
【0033】
図１は、様々な実施形態とともに使用するのに適したコンピューティングデバイス１００を含むシステムを示す。コンピューティングデバイス１００は、中央処理ユニット１０４と、メモリ１０６と、通信インターフェース１０８と、メモリインターフェース１１０と、周辺デバイスインターフェース１２０と、処理デバイス１２４とを有するシステムオンチップ（ＳｏＣ）１０２を含んでもよい。コンピューティングデバイス１００は、ワイヤード又はワイヤレスモデムなどの通信構成要素１１２、メモリ１１４、ワイヤレス通信リンクを確立するためのアンテナ１１６、及び／又は周辺デバイス１２２を更に含んでもよい。プロセッサ１２４は、様々な処理デバイスのいずれか、例えば、いくつかのプロセッサコアを含んでもよい。
【0034】
「システムオンチップ」又は「ＳｏＣ」という用語は、通常、限定はしないが、処理デバイス、メモリ、及び通信インターフェースを含む相互接続された電子回路のセットを指すために本明細書において使用される。処理デバイスは、中央処理ユニット（ＣＰＵ）１０４、並びに／又は汎用プロセッサ、中央処理ユニット（ＣＰＵ）１０４、デジタル信号プロセッサ（ＤＳＰ）、グラフィックス処理ユニット（ＧＰＵ）、加速処理ユニット（ＡＰＵ）、セキュア処理ユニット（ＳＰＵ）、知的財産ユニット（ＩＰＵ）、カメラサブシステム用の画像プロセッサ若しくはディスプレイ用のディスプレイプロセッサなどのコンピューティングデバイスの特定の構成要素のサブシステムプロセッサ、補助プロセッサ、周辺デバイスプロセッサ、シングルコアプロセッサ、マルチコアプロセッサ、コントローラ、及び／若しくはマイクロコントローラを含むプロセッサ１２４などの、様々な異なるタイプのプロセッサ並びに／又はプロセッサコアを含んでもよい。処理デバイスは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、他のプログラマブル論理デバイス、個別ゲート論理、トランジスタ論理、性能監視ハードウェア、ウォッチドッグハードウェア、及び／又は時間基準などの、他のハードウェア及びハードウェアの組合せを更に組み入れてもよい。集積回路は、集積回路の構成要素がシリコンなどの単体の半導体材料上に存在するように構成されてもよい。
【0035】
ＳｏＣ１０２は、１つ又は複数のＣＰＵ１０４及びプロセッサ１２４を含んでもよい。コンピューティングデバイス１００は、２つ以上のＳｏＣ１０２を含み、それによって、ＣＰＵ１０４、プロセッサ１２４、及びプロセッサコアの数を増やしてもよい。コンピューティングデバイス１００はまた、ＳｏＣ１０２に関連付けられていないＣＰＵ１０４及びプロセッサ１２４を含んでもよい。個々のＣＰＵ１０４及びプロセッサ１２４は、マルチコアプロセッサであってもよい。ＣＰＵ１０４及びプロセッサ１２４は各々、コンピューティングデバイス１００の他のＣＰＵ１０４及びプロセッサ１２４と同じであることも異なっていることもある、特定の目的のために構成されてもよい。同じ構成又は異なる構成のＣＰＵ１０４、プロセッサ１２４、及びプロセッサコアのうちの１つ又は複数は、一緒にグループ化されてもよい。ＣＰＵ１０４、プロセッサ１２４、又はプロセッサコアのグループは、マルチプロセッサクラスタと呼ばれることがある。
【0036】
ＳｏＣ１０２のメモリ１０６は、ＳｏＣ１０２のＣＰＵ１０４、プロセッサ１２４、又は他の構成要素によるアクセスのためにデータ及びプロセッサ実行可能コードを記憶するように構成された、揮発性又は不揮発性のメモリであってもよい。コンピューティングデバイス１００及び／又はＳｏＣ１０２は、様々な目的のために構成された１つ又は複数のメモリ１０６を含んでもよい。１つ又は複数のメモリ１０６は、メインメモリ又はキャッシュメモリとして実装される、ＤＤＲを含む、ランダムアクセスメモリ（ＲＡＭ）などの揮発性メモリを含んでもよい。これらのメモリ１０６は、データセンサ若しくはサブシステムから受信されたデータ、不揮発性メモリから要求され、様々なファクタに基づいて将来のアクセスを予想して不揮発性メモリからメモリ１０６にロードされるデータ及び／若しくはプロセッサ実行可能コード命令、並びに／又はＣＰＵ１０４及び／若しくはプロセッサ１２４によって生成され、不揮発性メモリには記憶されずに将来迅速にアクセスできるように一時的に記憶される中間処理データ及び／若しくはプロセッサ実行可能コード命令の限られた量を、一時的に保持するように構成されてもよい。メモリ１０６は、ＳｏＣ１０２のＣＰＵ１０４、プロセッサ１２４、又は他の構成要素のうちの１つ又は複数によるアクセスのために、別のメモリ１０６又はメモリ１１４などの、別のメモリデバイスからメモリ１０６にロードされるデータ及びプロセッサ実行可能コードを、少なくとも一時的に記憶するように構成されてもよい。いくつかの実施形態では、任意の数及び組合せのメモリ１０６が、ワンタイムプログラマブル又は読み取り専用メモリを含んでもよい。
【0037】
メモリインターフェース１１０及びメモリ１１４は、コンピューティングデバイス１００がデータ及びプロセッサ実行可能コードを揮発性及び／又は不揮発性記憶媒体に記憶し、データ及びプロセッサ実行可能コードを揮発性及び／又は不揮発性記憶媒体から検索することを可能にするために同時に作動してもよい。メモリ１１４は、メモリ１１４がＳｏＣ１０２のＣＰＵ１０４、プロセッサ１２４、又は他の構成要素のうちの１つ又は複数によるアクセスのためにデータ又はプロセッサ実行可能コードを記憶してもよい、メインメモリなどのメモリ１０６の実施形態とほとんど同じように構成されてもよい。いくつかの実施形態では、不揮発性であるメモリ１１４は、コンピューティングデバイス１００の電源が切断された後に情報を保持してもよい。電源が再び投入され、コンピューティングデバイス１００が再起動すると、メモリ１１４上に記憶された情報は、コンピューティングデバイス１００に利用可能であってもよい。いくつかの実施形態では、揮発性であるメモリ１１４は、コンピューティングデバイス１００の電源が切断された後に情報を保持しなくてもよい。メモリインターフェース１１０は、メモリ１１４へのアクセスを制御し、ＳｏＣ１０２のＣＰＵ１０４、プロセッサ１２４、又は他の構成要素がメモリ１１４からデータを読み取り、メモリ１１４にデータを書き込むことを可能にしてもよい。
【0038】
コンピューティングデバイス１００及び／又はＳｏＣ１０２の構成要素の一部又は全部は、依然として様々な実施形態の機能を果たしながら、異なるように配置され、かつ／又は組み合わされてもよい。コンピューティングデバイス１００は、構成要素の各々のうちの１つに限定されなくてもよく、各構成要素の複数のインスタンスが、コンピューティングデバイス１００の様々な構成の中に含まれてもよい。
【0039】
図２は、様々な実施形態を実装するのに適した例示的な擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４）を示す。図１及び図２を参照すると、例示的な擬似チャネルベースのメモリシステムは、任意の数のＤＤＲチップ２００を含んでもよい。各ＤＤＲチップ２００は、任意の数のバンク２２４ａ、２２４ｂを含んでもよい。例えば、ＤＤＲチップ２００は、３２個のバンクを含んでもよい。バンク２２４ａ、２２４ｂは、任意の数及び組み合わせで配置されて、任意の数のバンクグループ２２２ａ、２２２ｂを形成し得る。例えば、ＤＤＲチップ２００は、１６個のバンクグループ２２２ａ、２２２ｂを含んでもよく、各バンクグループ２２２ａ、２２２ｂは、２個のバンク２２４ａ、２２４ｂを含んでもよい。バンクグループ２２２ａは、２つのバンク２２４ａを含み、バンクグループ２２２ｂは、２つのバンク２２４ｂを含む。バンク２２４ａ、２２４ｂ及びバンクグループ２２２ａ、２２２ｂは、少なくとも２つの擬似チャネル２２０ａ、２２０ｂを形成するために、任意の数及び組み合わせで配置されてもよい。言い換えれば、各擬似チャネル２２０ａ、２２０ｂは、１つ又は複数のバンクグループ２２２ａ、２２２ｂを含んでもよく、各バンクグループ２２２ａ、２２２ｂは、１つ又は複数のバンク２２４ａ、２２４ｂを含んでもよい。擬似チャネル２２０ａ、２２０ｂの異なるバンクグループ２２２ａ、２２２ｂは、同じ数のバンク２２４ａ、２２４ｂを含んでもよく、又は異なる数のバンク２２４ａ、２２４ｂを含んでもよい。異なる擬似チャネル２２０ａ、２２０ｂは、同じ数のバンクグループ２２２ａ、２２２ｂを含んでもよく、又は異なる数のバンクグループ２２２ａ、２２２ｂを含んでもよい。例えば、ＤＤＲチップ２００は、２つの擬似チャネル２２０ａ、２２０ｂを含んでもよく、各擬似チャネル２２０ａ、２２０ｂは、８つのバンクグループ２２２ａ、２２２ｂを含んでもよく、各バンクグループ２２２ａ、２２２ｂは、２つのバンク２２４ａ、２２４ｂを含んでもよい。より具体的には、擬似チャネル２２０ａは８つのバンクグループ２２２ａを含んでもよく、各バンクグループ２２２ａは２つのバンク２２４ａを含んでもよく、擬似チャネル２２０ｂは８つのバンクグループ２２２ｂを含んでもよく、各バンクグループ２２２ｂは２つのバンク２２４ｂを含んでもよい。
【0040】
バンク２２４ａ、２２４ｂを含む擬似チャネル２２０ａ、２２０ｂは、内部バス２３０を介して擬似チャネルＩＯ２０２ａ、２０２ｂ及び共有ＩＯ２１０に通信可能に接続することができる。例えば、各擬似チャネル２２０ａ、２２０ｂは、擬似チャネルＩＯ２０２ａ、２０２ｂのうちの専用チャネルに通信可能に接続されてもよく、少なくとも２つの擬似チャネル２２０ａ、２２０ｂは、共有ＩＯ２１０に通信可能に接続されてもよい。したがって、ＤＤＲチップ２００は、同じ数の擬似チャネル２２０ａ、２２０ｂ及び擬似チャネルＩＯ２０２ａ、２０２ｂを含んでもよい。
【0041】
各擬似チャネルＩＯ２０２ａ、２０２ｂは、それぞれデータバス２０４ａ、２０４ｂを含んでもよい。各擬似チャネルＩＯ２０２ａ、２０２ｂは、ＤＤＲチップ２００がホスト（例えば、図１のＣＰＵ１０４、プロセッサ１２４）からデータを受信し、通信可能に接続されたデータバス２０４ａ、２０４ｂを介して擬似チャネル２２０ａ、２２０ｂにデータを送信することを可能にするように構成されてもよい。更に、各擬似チャネルＩＯ２０２ａ、２０２ｂは、ＤＤＲチップ２００が擬似チャネル２２０ａ、２２０ｂからデータを受信し、通信可能に接続されたデータバス２０４ａ、２０４ｂを介してホストにデータを送信することを可能にするように構成されてもよい。データバス２０４ａ、２０４ｂは、通信可能に接続された擬似チャネルＩＯ２０２ａ、２０２ｂ専用のデータバス２０４ａ、２０４ｂよりも大きいデータバスの一部であってもよい。各擬似チャネルＩＯ２０２ａ、２０２ｂは、擬似チャネルＩＯ２０２ａ、２０２ｂに通信可能に接続された擬似チャネル２２０ａ、２２０ｂの動作のための信号を提供するように構成された書き込みクロック２０６ａ、２０６ｂ及び読み取りストローブ２０８ａ、２０８ｂを更に含んでもよい。
【0042】
各共有ＩＯ２１０は、コマンドアドレス（ＣＡ）バス２１４を含んでもよい。ＣＡバス２１４は、ＤＤＲチップ２００が、共有ＩＯ２１０に通信可能に接続された擬似チャネル２２０ａ、２２０ｂ内の指定されたアドレスにおいて、読み取り及び／又は書き込みなどのメモリアクセスコマンドを実行することを可能にするように構成されてもよい。各共有ＩＯ２１０は、共有ＩＯ２１０に通信可能に接続された擬似チャネル２２０ａ、２２０ｂの動作のための信号を提供するように構成されたクロック２１２、チップ選択２１６、及びリセット２１８を更に含んでもよい。
【0043】
従来、各擬似チャネル２２０ａ、２２０ｂは、擬似チャネルＩＯ２０２ａ、２０２ｂのそれぞれの専用チャネルのみに通信可能に接続されてもよく、他の擬似チャネルＩＯ２０２ａ、２０２ｂには通信可能に接続されなくてもよい。例えば、擬似チャネル２２０ａは、擬似チャネルＩＯ２０２ａのみに通信可能に接続されてもよく、擬似チャネル２２０ｂは、擬似チャネルＩＯ２０２ｂのみに通信可能に接続されてもよい。特に、擬似チャネル２２０ａは、擬似チャネルＩＯ２０２ａのデータバス２０４ａのみに通信可能に接続されてもよく、擬似チャネル２２０ｂは、擬似チャネルＩＯ２０２ｂのデータバス２０４ｂのみに通信可能に接続されてもよい。本明細書で提供される実施形態では、各擬似チャネル２２０ａ、２２０ｂは、複数の擬似チャネルＩＯ２０２ａ、２０２ｂに通信可能に接続されてもよい。例えば、擬似チャネル２２０ａは、擬似チャネルＩＯ２０２ａ、２０２ｂに通信可能に接続されてもよく、擬似チャネル２２０ｂは、擬似チャネルＩＯ２０２ａ、２０２ｂに通信可能に接続されてもよい。特に、擬似チャネル２２０ａは、擬似チャネルＩＯ２０２ａのデータバス２０４ａ及び擬似チャネルＩＯ２０２ｂのデータバス２０４ｂに通信可能に接続されてもよく、擬似チャネル２２０ｂは、擬似チャネルＩＯ２０２ａのデータバス２０４ａ及び擬似チャネルＩＯ２０２ｂのデータバス２０４ｂに接続されてもよい。このように擬似チャネル２２０ａ、２２０ｂを複数のデータバス２０４ａ、２０４ｂに通信可能に接続すると、擬似チャネル２２０ａ、２２０ｂには、従来のように擬似チャネル２２０ａ、２２０ｂをデータバス２０４ａ、２０４ｂのうちの専用データバスのみに接続する場合よりも大きいデータバスのより大きい部分へのアクセスが提供され得る。例えば、擬似チャネル２２０ａ、２２０ｂを複数のデータバス２０４ａ、２０４ｂに接続すると、擬似チャネル２２０ａ、２２０ｂには、組み合わされたデータバス２０４ａ、２０４ｂのサイズのより大きいデータバスの一部へのアクセスが提供され得る。従来のように擬似チャネル２２０ａ、２２０ｂをデータバス２０４ａ、２０４ｂのうちの専用データバスのみに接続すると、擬似チャネル２２０ａ、２２０ｂには、個々のデータバス２０４ａ、２０４ｂのサイズのより大きいデータバスの一部へのアクセスが提供される。
【0044】
図３Ａ及び図３Ｂは、様々な実施形態を実装するのに適した例示的な擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４）を示す。図１～図３Ｂを参照すると、例示的な擬似チャネルベースのメモリシステムは、任意の数のＤＤＲチップ３００ａ、３００ｂ（例えば、図２のＤＤＲチップ２００）を含んでもよい。ＤＤＲチップ３００ａ、３００ｂは、任意の数及び組み合わせのバンク２２４ａ、２２４ｂ、バンクグループ２２２ａ、２２２ｂ、及び擬似チャネル２２０ａ、２２０ｂを含んでもよい。説明を容易にし、明確にするために、本明細書で提示される例は、２つの擬似チャネルに基づく。しかしながら、そのような例は、特許請求の範囲又は説明の範囲を限定することを意味せず、本明細書で提示される例は、２つの擬似チャネル、３つの擬似チャネル、４つの擬似チャネル、６つの擬似チャネル、８つの擬似チャネル、「ｘ」が「０」よりも大きい整数である２ｘ個の擬似チャネルなどを含むＤＤＲチップに同様に適用されてもよい。
【0045】
ＤＤＲチップ３００ａ、３００ｂは、各擬似チャネル２２０ａ、２２０ｂに関連付けられたプリフェッチメモリ３０２ａ、３０２ｂを更に含んでもよい。プリフェッチメモリ３０２ａ、３０２ｂは、関連付けられた擬似チャネル２２０ａ、２２０ｂのバンク２２４ａ、２２４ｂから検索されたデータを保持するように構成されてもよい。プリフェッチメモリ３０２ａ、３０２ｂは、一般に、バンク２２４ａ、２２４ｂに比べて容量がより小さくてもよい。いくつかの例では、プリフェッチメモリ３０２ａ、３０２ｂは、本明細書で更に説明する内部データバス３０６ａ、３０６ｂのビット幅に等しい容量を有してもよい。例えば、プリフェッチメモリ３０２ａ、３０２ｂは、２５６ビットの結合容量を有するレジスタのアレイであってもよい。
【0046】
図３Ａに示す例では、ＤＤＲチップ３００ａは、擬似チャネル選択デバイス３０４ａ、３０４ｂを更に含んでもよい。例えば、擬似チャネル選択デバイス３０４ａ、３０４ｂは、任意の数及び組み合わせのマルチプレクサであってもよい。各擬似チャネル選択デバイス３０４ａ、３０４ｂは、擬似チャネルデータバス３１２ａ、３１２ｂ（例えば、図２のデータバス２０４ａ、２０４ｂ）に通信可能に接続されてもよい。各擬似チャネル選択デバイス３０４ａ、３０４ｂは、少なくとも２つの擬似チャネル２２０ａ、２２０ｂに通信可能に接続されてもよい。擬似チャネル選択デバイス３０４ａ、３０４ｂは、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを介して擬似チャネル２２０ａ、２２０ｂに通信可能に接続されてもよい。例えば、内部データバス３０６ａ及び３０８ａは、擬似チャネル選択デバイス３０４ａと擬似チャネル２２０ａとを通信可能に接続してもよく、内部データバス３０６ａ及び３０８ｂは、擬似チャネル選択デバイス３０４ｂと擬似チャネル２２０ａとを通信可能に接続してもよい。更に、内部データバス３０６ｂ及び３０８ｃは、擬似チャネル選択デバイス３０４ａと擬似チャネル２２０ｂとを通信可能に接続してもよく、内部データバス３０６ｂ及び３０８ｄは、擬似チャネル選択デバイス３０４ｂと擬似チャネル２２０ｂとを通信可能に接続してもよい。擬似チャネル選択デバイス３０４ａ、３０４ｂは、本明細書で更に説明するように、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを介して複数の擬似チャネルデータバス３１２ａ、３１２ｂに擬似チャネル２２０ａ、２２０ｂを通信可能に接続するように構成されてもよい。内部データバス３０６ａ、３０６ｂは、内部データバス３０６ａ、３０６ｂが通信可能に接続され得る少なくとも２つの擬似チャネルデータバス３１２ａ、３１２ｂと同じビット幅を有するようにサイズを決定されてもよい。例えば、内部データバス３０６ａ、３０６ｂはそれぞれ３２ビット幅を有してもよく、擬似チャネルデータバス３１２ａ、３１２ｂはそれぞれ１６ビット幅を有してもよい。内部データバス３０８ａ、３０８ｂ、３０８ｃ、３０８ｄは、内部データバス３０８ａ、３０８ｂ、３０８ｃ、３０８ｄが通信可能に接続され得る擬似チャネルデータバス３１２ａ、３１２ｂと同じビット幅を有するようにサイズを決定されてもよい。例えば、内部データバス３０８ａ、３０８ｂ、３０８ｃ、３０８ｄはそれぞれ１６ビット幅を有してもよく、擬似チャネルデータバス３１２ａ、３１２ｂは各々、１６ビット幅を有してもよい。
【0047】
別の例として、専用内部データバス（図示せず）は、擬似チャネル２２０ａ、２２０ｂをそれぞれの擬似チャネル選択デバイス３０４ａ、３０４ｂと通信可能に接続してもよい。専用内部データバスは、専用内部データバスが通信可能に接続され得る擬似チャネルデータバス３１２ａ、３１２ｂと同じビット幅を有するようにサイズを決定されてもよい。例えば、専用内部データバスはそれぞれ１６ビット幅を有してもよく、擬似チャネルデータバス３１２ａ、３１２ｂは各々、１６ビット幅を有してもよい。プリフェッチメモリ３０２ａ、３０２ｂは、それぞれの専用内部データバスの組み合わせビット幅に等しい容量を有してもよく、又は専用内部データバスごとに別々のプリフェッチメモリが設けられてもよい。
【0048】
ＤＤＲチップ３００ａは、擬似チャネル選択信号線３１８ａ、３１８ｂを介して、ＣＡバス３１４（例えば、図２のＣＡバス２１４）及び擬似チャネル選択デバイス３０４ａ、３０４ｂに通信可能に接続され得る擬似チャネルコントローラ３１６を含んでもよい。擬似チャネルコントローラ３１６は、ＣＡバス３１４を介してメモリアクセスコマンドを受信するように構成されてもよい。擬似チャネルコントローラ３１６は、メモリアクセスコマンドを解釈して、擬似チャネル選択信号線３１８ａ、３１８ｂを介して擬似チャネル選択デバイス３０４ａ、３０４ｂに擬似チャネル選択信号を提供するかどうかを判定する（擬似チャネル選択信号をアサート又はデアサートすることによって判定することを含む）ように構成されてもよい。擬似チャネルコントローラ３１６は、メモリアクセスが低レイテンシタイプメモリアクセスであることを示すように構成されたメモリアクセスコマンドを受信してもよい。例えば、メモリアクセスコマンドは、低レイテンシタイプメモリアクセスの、フィールド内の値などの指示を含んでもよい。別の例として、モードレジスタ書き込みが、メモリアクセスコマンドに先行してもよく、モードレジスタ書き込みは、任意の後続のメモリアクセスコマンドが低レイテンシタイプメモリアクセスとして実施されるべきであることを擬似チャネルコントローラ３１６に指示するためにレジスタ値を設定するように構成されてもよい。擬似チャネルコントローラ３１６はまた、低レイテンシタイプメモリアクセスのターゲットとなる擬似チャネル２２０ａ、２２０ｂを決定し、擬似チャネル選択デバイス３０４ａ、３０４ｂに擬似チャネル選択信号を発行してもよい。擬似チャネル選択信号は、メモリアクセスのターゲットとなる擬似チャネル２２０ａ、２２０ｂを内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを介して擬似チャネルデータバス３１２ａ、３１２ｂに通信可能に接続するように構成するように、擬似チャネル選択デバイス３０４ａ、３０４ｂに促し得る。いくつかの例では、擬似チャネル選択デバイス３０４ａ、３０４ｂへの擬似チャネル選択信号は、同じ擬似チャネル選択信号であってもよい。いくつかの例では、擬似チャネル選択デバイス３０４ａ、３０４ｂへの擬似チャネル選択信号は、それぞれに異なる擬似チャネル選択信号であってもよい。前述の例のいずれかにおいて、ＤＤＲチップ３００ａ、並びに／又は擬似チャネル選択デバイス３０４ａ、３０４ｂ及び擬似チャネルコントローラ３１６を含むＤＤＲチップ３００ａの構成要素は、メモリアクセスコマンドが、メモリアクセスが低レイテンシタイプメモリアクセスであることを示すように構成されているか、又はメモリアクセスコマンドがモードレジスタ書き込みの後に続くかにかかわらず、低レイテンシタイプメモリアクセスを実施する第１の動作モードで動作し得る。
【0049】
同様に、擬似チャネルコントローラ３１６は、メモリアクセスが標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスであることを示すように構成されたメモリアクセスコマンドを受信してもよい。例えば、メモリアクセスコマンドは、標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスの、フィールド内の値などの指示を含んでもよい。別の例として、メモリアクセスコマンドは、任意の後続のメモリアクセスコマンドが低レイテンシタイプメモリアクセスとして実施されるべきであることを擬似チャネルコントローラ３１６に指示するためにレジスタ値を設定するように構成されたモードレジスタ書き込みの後に続かなくてもよい。更に、メモリアクセスコマンドは、任意の後続のメモリアクセスコマンドが標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスとして実施されるべきであることを擬似チャネルコントローラ３１６に指示するためにレジスタ値を設定するように構成されたモードレジスタ書き込みの後に続いてもよい。
【0050】
擬似チャネルコントローラ３１６はまた、標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスがターゲットとされる擬似チャネル２２０ａ、２２０ｂを決定し、擬似チャネル選択信号を擬似チャネル選択デバイス３０４ａ、３０４ｂに発行してもよい。擬似チャネル選択信号は、メモリアクセスのターゲットとなる擬似チャネル２２０ａ、２２０ｂを内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを介してそれぞれの擬似チャネルデータバス３１２ａ、３１２ｂに通信可能に接続するように構成するように、擬似チャネル選択デバイス３０４ａ、３０４ｂに促し得る。いくつかの実施形態では、擬似チャネル選択デバイス３０４ａ、３０４ｂへの擬似チャネル選択信号は、同じ擬似チャネル選択信号であってもよい。いくつかの実施形態において、擬似チャネル選択デバイス３０４ａ、３０４ｂへの擬似チャネル選択信号は、それぞれに異なる擬似チャネル選択信号であってもよい。これらの実施形態のいずれかにおいて、ＤＤＲチップ３００ａ、並びに／又は擬似チャネル選択デバイス３０４ａ、３０４ｂ及び擬似チャネルコントローラ３１６を含むＤＤＲチップ３００ａの構成要素は、メモリアクセスコマンドが、メモリアクセスが標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスであることを示すように構成されているかどうかにかかわらず、メモリアクセスコマンドが、任意の後続のメモリアクセスを低レイテンシタイプメモリアクセスとして実施させるモードレジスタ書き込みの後に続かない場合、又はメモリアクセスコマンドが、任意の後続のメモリアクセスを標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスとして実施させるモードレジスタ書き込みの後に続く場合、標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスを実施する第２の動作モードで動作してもよい。
【0051】
図３Ｂに示す例では、ＤＤＲチップ３００ｂは、擬似チャネル選択デバイス３２０を更に含んでもよく、擬似チャネル選択デバイス３２０は、図３Ａを参照しながら本明細書で説明したようないくつかの擬似チャネル選択デバイス３０４ａ、３０４ｂ及びそれらの組合せを含んでもよい。擬似チャネル選択デバイス３２０は、擬似チャネルデータバス３１２ａ、３１２ｂ（例えば、図２のデータバス２０４ａ、２０４ｂ）に通信可能に接続されてもよい。擬似チャネル選択デバイス３２０はまた、少なくとも２つの擬似チャネル２２０ａ、２２０ｂに通信可能に接続されてもよい。擬似チャネル選択デバイス３２０は、内部データバス３０６ａ、３０６ｂを介して擬似チャネル２２０ａ、２２０ｂに通信可能に接続されてもよい。擬似チャネル選択デバイス３２０は、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを通信可能に接続してもよく、擬似チャネル選択デバイス３０４ａ、３０４ｂは、図３Ａを参照して本明細書で説明したように、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを介して擬似チャネル２２０ａ、２２０ｂに通信可能に接続されてもよい。別の例として、擬似チャネル選択デバイス３２０は、図３Ａを参照して本明細書で説明したように、専用内部データバス（図示せず）を介して擬似チャネル２２０ａ、２２０ｂ及び擬似チャネル選択デバイス３０４ａ、３０４ｂに通信可能に接続されてもよい。
【0052】
ＤＤＲチップ３００ｂは、図３Ａを参照して本明細書で説明したようなＣＡバス３１４（例えば、図２のＣＡバス２１４）に通信可能に接続され得、かつ擬似チャネル選択信号線（単数又は複数）３１８ｃを介して擬似チャネル選択デバイス３２０に通信可能に接続され得る擬似チャネルコントローラ３１６を含んでもよい。擬似チャネルコントローラ３１６は、擬似チャネル選択デバイス３２０を介して擬似チャネル選択デバイス３０４ａ、３０４ｂに通信可能に接続されてもよい。擬似チャネルコントローラ３１６は、ＣＡバス３１４を介してメモリアクセスコマンドを受信するように構成されてもよい。擬似チャネルコントローラ３１６は、メモリアクセスコマンドを解釈して、擬似チャネル選択信号線３１８ｃを介して擬似チャネル選択デバイス３２０、３０４ａ、３０４ｂに擬似チャネル選択信号を提供するかどうかを判定する（擬似チャネル選択信号をアサート又はデアサートすることによって決定することを含む）ように構成されてもよい。擬似チャネルコントローラ３１６は、メモリアクセスが低レイテンシタイプメモリアクセスであることを示すように構成されたメモリアクセスコマンドを受信し、図３Ａを参照して本明細書で説明したように、低レイテンシタイプメモリアクセスがターゲットとされる擬似チャネル２２０ａ、２２０ｂを決定してもよい。擬似チャネルコントローラ３１６は、擬似チャネル選択信号を擬似チャネル選択デバイス３２０に発行してもよく、擬似チャネル選択デバイス３２０は、擬似チャネル選択信号を擬似チャネル選択デバイス３０４ａ、３０４ｂに送信してもよい。いくつかの実施形態では、擬似チャネル選択デバイス３２０は、擬似チャネル選択信号を擬似チャネル選択デバイス３０４ａ、３０４ｂのうちの１つ又は複数に転送してもよい。擬似チャネル選択信号は、図３Ａを参照して本明細書で説明したように、メモリアクセスのターゲットとなる擬似チャネル２２０ａ、２２０ｂを内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを介して擬似チャネルデータバス３１２ａ、３１２ｂに通信可能に接続するように構成するように、擬似チャネル選択デバイス３０４ａ、３０４ｂに促し得る。前述の例のいずれかにおいて、メモリアクセスコマンドが、メモリアクセスが低レイテンシタイプメモリアクセスであることを示すように構成されているか、又はメモリアクセスコマンドがモードレジスタ書き込みの後に続くかにかかわらず、ＤＤＲチップ３００ｂ及び／又は擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０及び擬似チャネルコントローラ３１６を含むＤＤＲチップ３００ｂの構成要素は、低レイテンシタイプメモリアクセスを実施する第１の動作モードで動作してもよい。
【0053】
同様に、擬似チャネルコントローラ３１６は、図３Ａを参照して本明細書で説明したように、メモリアクセスが標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスであることを示すように構成されたメモリアクセスコマンドを受信し、標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスがターゲットとされる擬似チャネル２２０ａ、２２０ｂを決定してもよい。擬似チャネルコントローラ３１６は、擬似チャネル選択信号を擬似チャネル選択デバイス３２０に発行してもよく、擬似チャネル選択デバイス３２０は、擬似チャネル選択信号を擬似チャネル選択デバイス３０４ａ、３０４ｂに送信してもよい。いくつかの実施形態では、擬似チャネル選択デバイス３２０は、擬似チャネル選択信号を擬似チャネル選択デバイス３０４ａ、３０４ｂのうちの１つ又は複数に転送してもよい。擬似チャネル選択信号は、図３Ａを参照して本明細書で説明したように、メモリアクセスのターゲットとなる擬似チャネル２２０ａ、２２０ｂを内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄを介してそれぞれの擬似チャネルデータバス３１２ａ、３１２ｂに通信可能に接続するように構成するように、擬似チャネル選択デバイス３０４ａ、３０４ｂに促し得る。ＤＤＲチップ３００ｂ、及び／又は擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０及び擬似チャネルコントローラ３１６を含むＤＤＲチップ３００ｂの構成要素は、メモリアクセスコマンドが、メモリアクセスが標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスであることを示すように構成されているかどうかにかかわらず、メモリアクセスコマンドが、任意の後続のメモリアクセスを低レイテンシタイプメモリアクセスとして実施させるためのモードレジスタ書き込みの後に続かない場合、又はメモリアクセスコマンドが、任意の後続のメモリアクセスを標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスとして実施させるモードレジスタ書き込みの後に続く場合、標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスを実施する第２の動作モードで動作してもよい。
【0054】
本明細書で提供される例では、構成要素の数、サイズ、及び／又は容量などの特定の値は、特許請求の範囲及び説明の範囲を限定することを意味しない。本明細書で提示される例は、本明細書で提供される例示的な数、サイズ、及び／若しくは容量よりも大きい並びに／又は小さい構成要素の数、サイズ、及び／若しくは容量を同様に適用してもよい。例えば、プリフェッチメモリ３０２ａ、３０２ｂは、２５６ビットより大きいか又は小さい２Ｘビットの容量を有してもよい。別の例として、内部データバス３０６ａ、３０６ｂは、３２ビットよりも大きいか又は小さい２Ｘビット幅を有してもよい。別の例として、擬似チャネルデータバス３１２ａ、３１２ｂは、１６ビットよりも大きいか又は小さい２Ｘビット幅を有してもよい。別の例として、内部データバス３０８ａ、３０８ｂ、３０８ｃ、３０８ｄは、１６ビットよりも大きいか又は小さい２Ｘビット幅を有してもよい。前述の例では、「Ｘ」は「０」よりも大きい整数である。本明細書で指摘されるように、ＤＤＲチップ３００ａ、３００ｂは、２つよりも多くの擬似チャネル２２０ａ、２２０ｂを含んでもよい。したがって、ＤＤＲチップ３００ａ、３００ｂは、本明細書で提供される実施形態を実装するために、適切な数の擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ、及び擬似チャネル選択信号線３１８ａ、３１８ｂ、３１８ｃを含んでもよい。例えば、ＤＤＲチップ３００ａ、３００ｂは、図３に示す例のように、擬似チャネル２２０ａ、２２０ｂ、擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ、及び擬似チャネル選択信号線３１８ａ、３１８ｂ、３１８ｃの１つ又は複数の複製を含んでもよい。別の例として、ＤＤＲチップ３００ａ、３００ｂは、図３Ａ及び図３Ｂに示す例を拡張する追加の擬似チャネル、擬似チャネル選択デバイス、内部データバス、及び擬似チャネル選択信号線を含んでもよい。例えば、１つ又は複数の追加の擬似チャネルは、追加の内部データバスを介して、擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０のうちの１つ又は複数及び少なくとも１つの追加の擬似チャネル選択デバイスに通信可能に接続されてもよく、追加の擬似チャネル選択信号線は、任意の追加の擬似チャネル選択デバイスに通信可能に接続されてもよい。
【0055】
図４Ａ～図４Ｃは、様々な実施形態を実装するのに適した擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４）の例示的な機能を示す。図１～図４Ｃを参照すると、例示的な擬似チャネルベースのメモリシステムは、ＤＤＲチップ３００ａ（例えば、図２のＤＤＲチップ２００）を含んでもよく、ＤＤＲチップ３００ａは、擬似チャネル２２０ａ、２２０ｂ、バンク２２４ａ、２２４ｂ、バンクグループ２２２ａ、２２２ｂ、プリフェッチメモリ３０２ａ、３０２ｂ、擬似チャネル選択デバイス３０４ａ、３０４ｂ、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ、擬似チャネルコントローラ３１６、及び擬似チャネル選択信号線３１８ａ、３１８ｂを含む。ＤＤＲチップ３００ａはまた、擬似チャネルデータバス３１２ａ、３１２ｂ、及びＣＡバス３１４を含んでもよい。
【0056】
図４Ａ及び図４Ｂに示す例は、ＤＤＲチップ３００ａ、並びに／又は低レイテンシタイプメモリアクセスを実施する第１の動作モードで動作する擬似チャネル選択デバイス３０４ａ、３０４ｂ及び擬似チャネルコントローラ３１６を含むＤＤＲチップ３００ａの構成要素の例であり得る。図４Ａを参照すると、擬似チャネルコントローラ３１６は、擬似チャネル２２０ａをターゲットとする低レイテンシタイプメモリアクセスを決定してもよい。擬似チャネルコントローラ３１６は、擬似チャネル選択デバイス３０４ａに、擬似チャネル２２０ａを擬似チャネルデータバス３１２ａに通信可能に接続させるように構成された擬似チャネル選択信号を、擬似チャネル選択デバイス３０４ａに送ってもよい。これに応じて、擬似チャネル選択デバイス３０４ａは、内部データバス３０６ａ、３０８ａを介して擬似チャネル２２０ａを擬似チャネルデータバス３１２ａに通信可能に接続してもよい。擬似チャネル２２０ａをターゲットとする同じ低レイテンシタイプメモリアクセスの場合、擬似チャネルコントローラ３１６は、擬似チャネル選択デバイス３０４ｂに、擬似チャネル２２０ａを擬似チャネルデータバス３１２ｂに通信可能に接続させるように構成された擬似チャネル選択信号を、擬似チャネル選択デバイス３０４ｂに送ってもよい。これに応じて、擬似チャネル選択デバイス３０４ｂは、内部データバス３０６ａ、３０８ｂを介して擬似チャネル２２０ａを擬似チャネルデータバス３１２ｂに通信可能に接続してもよい。擬似チャネル２２０ａを擬似チャネルデータバス３１２ａ、３１２ｂに通信可能に接続することは、擬似チャネル選択デバイス３０４ａ、３０４ｂによって擬似チャネル２２０ｂを擬似チャネルデータバス３１２ａ、３１２ｂから通信可能に切断することを含んでもよい（破線の内部データバス３０６ｂ、３０８ｃ、３０８ｄを用いて示されている）。
【0057】
低レイテンシタイプ読み取りメモリアクセスの場合、データは、擬似チャネル２２０ａに関連付けられたプリフェッチメモリ３０２ａから読み出されてもよく、内部データバス３０６ａ、３０８ａ、３０８ｂ及び擬似チャネル選択デバイス３０４ａ、３０４ｂを介して擬似チャネルデータバス３１２ａ、３１２ｂに提供されてもよい。低レイテンシタイプ書き込みメモリアクセスの場合、データは、擬似チャネル２２０ａに関連付けられたバンク２２４ａに書き込まれてもよく、内部データバス３０６ａ、３０８ａ、３０８ｂ及び擬似チャネル選択デバイス３０４ａ、３０４ｂを介して擬似チャネルデータバス３１２ａ、３１２ｂから提供される。
【0058】
上述したように、代替的な実装形態では、擬似チャネル選択デバイス３０４ａは、専用内部データバス（図示せず）を介して擬似チャネル２２０ａを擬似チャネルデータバス３１２ａに通信可能に接続してもよい。同様に、擬似チャネル選択デバイス３０４ｂは、専用内部データバス（図示せず）を介して擬似チャネル２２０ａを擬似チャネルデータバス３１２ｂに通信可能に接続してもよい。
【0059】
図４Ｂを参照すると、擬似チャネルコントローラ３１６は、擬似チャネル２２０ｂをターゲットとする低レイテンシタイプメモリアクセスを決定してもよい。擬似チャネルコントローラ３１６は、擬似チャネル選択デバイス３０４ａに、擬似チャネル２２０ｂを擬似チャネルデータバス３１２ａに通信可能に接続させるように構成された擬似チャネル選択信号を、擬似チャネル選択デバイス３０４ａに送ってもよい。これに応じて、擬似チャネル選択デバイス３０４ａは、内部データバス３０６ｂ、３０８ｃを介して擬似チャネル２２０ｂを擬似チャネルデータバス３１２ａに通信可能に接続してもよい。擬似チャネル２２０ｂを対象とする同じ低レイテンシタイプメモリアクセスの場合、擬似チャネルコントローラ３１６は、擬似チャネル選択デバイス３０４ｂに、擬似チャネル２２０ｂを擬似チャネルデータバス３１２ｂに通信可能に接続させるように構成された擬似チャネル選択信号を、擬似チャネル選択デバイス３０４ｂに送ってもよい。これに応じて、擬似チャネル選択デバイス３０４ｂは、内部データバス３０６ｂ、３０８ｄを介して擬似チャネル２２０ｂを擬似チャネルデータバス３１２ｂに通信可能に接続してもよい。擬似チャネル２２０ｂを擬似チャネルデータバス３１２ａ、３１２ｂに通信可能に接続することは、擬似チャネル選択デバイス３０４ａ、３０４ｂによって擬似チャネル２２０ａを擬似チャネルデータバス３１２ａ、３１２ｂから通信可能に切断すること（破線の内部データバス３０６ａ、３０８ａ、３０８ｂを用いて示されている）を含んでもよい。
【0060】
低レイテンシタイプ読み取りメモリアクセスの場合、データは、擬似チャネル２２０ｂに関連付けられたプリフェッチメモリ３０２ｂから読み出されてもよく、内部データバス３０６ｂ、３０８ｃ、３０８ｄ及び擬似チャネル選択デバイス３０４ａ、３０４ｂを介して擬似チャネルデータバス３１２ａ、３１２ｂに提供されてもよい。低レイテンシタイプ書き込みメモリアクセスの場合、データは、擬似チャネル２２０ｂに関連付けられたバンク２２４ｂに書き込まれてもよく、内部データバス３０６ｂ、３０８ｃ、３０８ｄ及び擬似チャネル選択デバイス３０４ａ、３０４ｂを介して擬似チャネルデータバス３１２ａ、３１２ｂから提供されてもよい。
【0061】
上述したように、代替的な実装形態では、擬似チャネル選択デバイス３０４ａは、専用内部データバス（図示せず）を介して擬似チャネル２２０ｂを擬似チャネルデータバス３１２ａに通信可能に接続してもよい。同様に、擬似チャネル選択デバイス３０４ｂは、専用内部データバス（図示せず）を介して擬似チャネル２２０ｂを擬似チャネルデータバス３１２ｂに通信可能に接続してもよい。
【0062】
図４Ｃに示す例は、ＤＤＲチップ３００ａ、及び／又は擬似チャネル選択デバイス３０４ａ、３０４ｂ及び擬似チャネルコントローラ３１６を含むＤＤＲチップ３００ａの構成要素の例であり、ＤＤＲチップ３００ａ及び／又はその構成要素は、標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスを実施する第２の動作モードで動作する。図４Ｃを参照すると、擬似チャネルコントローラ３１６は、擬似チャネル２２０ａ、２２０ｂのいずれかをターゲットとする標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスを決定してもよい。擬似チャネルコントローラ３１６は、擬似チャネル選択デバイス３０４ａに、擬似チャネル２２０ａを擬似チャネルデータバス３１２ａに通信可能に接続させるように構成された擬似チャネル選択信号を、擬似チャネル選択デバイス３０４ａに送ってもよい。これに応じて、擬似チャネル選択デバイス３０４ａは、内部データバス３０６ａ、３０８ａを介して擬似チャネル２２０ａを擬似チャネルデータバス３１２ａに通信可能に接続してもよい。擬似チャネル２２０ａを擬似チャネルデータバス３１２ａに通信可能に接続することは、擬似チャネル選択デバイス３０４ａによって擬似チャネル２２０ｂを擬似チャネルデータバス３１２ａから通信可能に切断すること（破線の内部データバス３０８ｃを用いて示されている）を含んでもよい。擬似チャネル２２０ａ、２２０ｂのいずれかをターゲットとする同じ標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスの場合、擬似チャネルコントローラ３１６は、擬似チャネル選択デバイス３０４ｂに、擬似チャネル２２０ｂを擬似チャネルデータバス３１２ｂに通信可能に接続させるように構成された擬似チャネル選択信号を、擬似チャネル選択デバイス３０４ｂに送ってもよい。これに応じて、擬似チャネル選択デバイス３０４ｂは、内部データバス３０６ｂ、３０８ｄを介して擬似チャネル２２０ｂを擬似チャネルデータバス３１２ｂに通信可能に接続してもよい。擬似チャネル２２０ｂを擬似チャネルデータバス３１２ｂに通信可能に接続することは、擬似チャネル選択デバイス３０４ｂによって擬似チャネル２２０ａを擬似チャネルデータバス３１２ｂから通信可能に切断すること（破線の内部データバス３０８ｂを用いて示されている）を含んでもよい。
【0063】
標準タイプメモリアクセス又は非低レイテンシタイプの読み取りメモリアクセスの場合、データは、ターゲットとされた擬似チャネル２２０ａ、２２０ｂに関連付けられたプリフェッチメモリ３０２ａ、３０２ｂから読み出されてもよく、ターゲットとされた擬似チャネル２２０ａ、２２０ｂに通信可能に接続された擬似チャネルデータバス３１２ａ、３１２ｂに適切な内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｄ及び適切な擬似チャネル選択デバイス３０４ａ、３０４ｂを介して提供されてもよい。標準タイプ書き込みメモリアクセス又は非低レイテンシタイプ書き込みメモリアクセスの場合、データは、ターゲットとされた擬似チャネル２２０ａ、２２０ｂに関連付けられたバンク２２４ａ、２２４ｂに書き込まれてもよく、ターゲットとされた擬似チャネル２２０ａ、２２０ｂに通信可能に接続された擬似チャネルデータバス３１２ａ、３１２ｂから適切な内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｄ及び適切な擬似チャネル選択デバイス３０４ａ、３０４ｂを介して提供されてもよい。
【0064】
代替実装形態では、擬似チャネル選択デバイス３０４ａは、専用内部データバス（図示せず）を介して擬似チャネル２２０ａを擬似チャネルデータバス３１２ａに通信可能に接続してもよい。同様に、擬似チャネル選択デバイス３０４ｂは、専用内部データバス（図示せず）を介して擬似チャネル２２０ｂを擬似チャネルデータバス３１２ｂに通信可能に接続してもよい。
【0065】
図４Ａ～図４Ｃを参照して説明した前述の例は、ＤＤＲチップ３００ｂ（例えば、図２のＤＤＲチップ２００）（図示せず）を含む、図３Ｂに示す例示的な擬似チャネルベースのメモリシステムに同様に適用可能であり得、ＤＤＲチップ３００ｂは、擬似チャネル２２０ａ、２２０ｂ、バンク２２４ａ、２２４ｂ、バンクグループ２２２ａ、２２２ｂ、プリフェッチメモリ３０２ａ、３０２ｂ、擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０、内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ、擬似チャネルコントローラ３１６、及び擬似チャネル選択信号線（単数又は複数）３１８ｃを含む。ＤＤＲチップ３００ｂはまた、擬似チャネルデータバス３１２ａ、３１２ｂ、及びＣＡバス３１４を含んでもよい。しかしながら、擬似チャネルコントローラ３１６が擬似チャネル選択信号線３１８ａ、３１８を介して擬似チャネル選択信号を擬似チャネル選択デバイス３０４ａ、３０４ｂに送信するのではなく、擬似チャネルコントローラ３１６は、擬似チャネル選択信号線（単数又は複数）３１８ｃを介して擬似チャネル選択信号（単数又は複数）を擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０に送信してもよい。いくつかの実施形態では、擬似チャネルコントローラ３１６は、１つ又は複数の擬似チャネル選択信号を擬似チャネル選択デバイス３２０に送信してもよく、擬似チャネル選択デバイス３２０は、１つ又は複数の擬似チャネル選択信号を擬似チャネル選択デバイス３０４ａ、３０４ｂに送信してもよい。
【0066】
図５は、いくつかの実施形態による、擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、ＤＤＲ３００ｂ）におけるレイテンシを低減させる方法５００を示す。図１～図５を参照すると、方法５００は、コンピューティングデバイス（例えば、図１のコンピューティングデバイス１００）において実施されても、ハードウェアにおいて実施されても、プロセッサにおいて実行されるソフトウェアにおいて実施されても、又はソフトウェア構成プロセッサと、様々なメモリ／キャッシュ（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ、図２～図４Ｃのバンク２２４ａ、２２４ｂ）及び様々なメモリ／キャッシュコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）などの他の個々の構成要素を含む専用ハードウェアとの組合せにおいて実施されてもよい。様々な実施形態において使用可能な代替構成を包含するために、方法５００を実施するハードウェアは、本明細書では「メモリ制御デバイス」と呼ばれる。
【0067】
ブロック５０２において、メモリ制御デバイスは、メモリアクセスコマンドを受信してもよい。メモリアクセスコマンドは、標準タイプメモリアクセスコマンド若しくは非低レイテンシタイプメモリアクセスコマンド、又は低レイテンシタイプメモリアクセスコマンドを含んでもよい。標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンド及び低レイテンシタイプメモリアクセスコマンドは、低レイテンシタイプメモリアクセスコマンドが標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドよりも低いレイテンシを伴ってメモリアクセスを提供するように構成され得るメモリアクセスタイプコマンドであってもよい。いくつかの例では、メモリアクセスコマンドは、メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであるかどうかを示すように構成された態様を含んでもよい。例えば、メモリアクセスコマンドは、メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであるかどうかを示す値を有するように構成されたフィールドを含んでもよい。メモリアクセスコマンドはまた、メモリアクセスコマンドについてのターゲットアドレスに関連付けられてもよく、ターゲットアドレスは、擬似チャネル（例えば、図２～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）内に存在してもよい。
【0068】
メモリアクセスコマンドは、ＣＡバス（例えば、図２のＣＡバス２１４、図３Ａ～図４ＣのＣＡバス３１４）を介してメモリ制御デバイスによって受信されてもよい。いくつかの例では、メモリアクセスコマンドは、書き込みメモリアクセスであってもよく、書き込みメモリアクセスに関連付けられたデータは、１つ又は複数の擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）を介して、メモリ制御デバイスに関連付けられたメモリ又はメモリ制御デバイスに含まれるメモリ（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）において受信されてもよい。例えば、標準タイプ書き込みメモリアクセス又は非低レイテンシタイプ書き込みメモリアクセスの場合、データは、ターゲット擬似チャネル専用の擬似チャネルデータバス上で受信されてもよい。別の例では、低レイテンシタイプ書き込みメモリアクセスの場合、データは、複数の擬似チャネルデータバス上で受信されてもよく、複数の擬似チャネルデータバスのうちの１つは、ターゲット擬似チャネル専用の擬似チャネルデータバスであってもよい。いくつかの例では、ブロック５０２においてメモリアクセスコマンドを受信するメモリ制御デバイスは、擬似チャネルコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）を含んでもよい。
【0069】
ブロック５０４において、メモリ制御デバイスは、メモリアクセスコマンドの擬似チャネルを決定してもよい。メモリ制御デバイスは、受信されたアドレスをメモリアクセスコマンドに使用し、そのアドレスが存在する擬似チャネルを決定することができる。いくつかの例では、メモリ制御デバイスは、擬似チャネルの擬似チャネル識別子（ＩＤ）を擬似チャネルについてのアドレス範囲に関連付ける、テーブル、アレイなどのデータ構造にアクセスしてもよい。メモリ制御デバイスは、メモリアクセスコマンドのアドレスを擬似チャネルのアドレス範囲と比較し、メモリアクセスコマンドのアドレスが存在するアドレス範囲に関連付けられた擬似チャネルＩＤを決定することができる。いくつかの例では、ブロック５０４においてメモリアクセスコマンドの擬似チャネルを決定するメモリ制御デバイスは、擬似チャネルコントローラを含んでもよい。
【0070】
判定ブロック５０６において、メモリ制御デバイスは、受信されたメモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであるかどうかを判定してもよい。メモリ制御デバイスは、メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであるかどうかを示すように構成されたメモリアクセスコマンドの態様を解釈して、受信されたメモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであるかどうかを判定してもよい。例えば、メモリアクセスコマンドのフィールド内の値は、メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであるかどうかを示すように構成されてもよい。いくつかの例では、値は、ビット値であり得、ビット値の「１」が、低レイテンシタイプメモリアクセスコマンドを示してもよく、ビット値の「０」が、標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドを示してもよく、又はその逆であってもよい。いくつかの例では、判定ブロック５０６において、受信されたメモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであるかどうかを判定するメモリ制御デバイスは、擬似チャネルコントローラを含んでもよい。
【0071】
受信されたメモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであると判定したこと（すなわち、判定ブロック５０６＝「Ｙｅｓ」）に応じて、メモリ制御デバイスは、ブロック５０８において、２つ以上の擬似チャネル選択デバイス（例えば、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０）に擬似チャネル選択信号を送信してもよい。擬似チャネル選択信号は、擬似チャネル選択デバイスに、１つ又は複数の擬似チャネルデータバスと複数の内部データバス（例えば、図３Ａ～図４Ｃの内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ）との間の通信接続を構成させるように構成されてもよい。事実上、擬似チャネル選択信号は、擬似チャネル選択デバイスに、１つ又は複数の擬似チャネルデータバスと、擬似チャネルのバンク（例えば、図２～図４Ｃのバンク２２４ａ、２２４ｂ）を含む擬似チャネルとの間の通信接続を構成させるように構成されてもよい。擬似チャネル選択信号は、低レイテンシタイプメモリアクセスコマンドによってターゲットにされた擬似チャネルを複数の擬似チャネルデータバスに通信可能に接続するように擬似チャネル選択デバイスに指示し得る。いくつかの例では、メモリ制御デバイスは、同じ擬似チャネル選択信号を擬似チャネル選択デバイスに送信してもよい。いくつかの例では、メモリ制御デバイスは、それぞれに異なる擬似チャネル選択信号を擬似チャネル選択デバイスに送信してもよい。いくつかの例では、擬似チャネル選択信号を擬似チャネル選択デバイスに送信することは、擬似チャネル選択信号を送信しないことを含んでもよい。例えば、擬似チャネル選択信号を受信しないことに応じて、擬似チャネル選択デバイスは、デフォルトで特定の（予め構成された）擬似チャネルを選択してもよい。メモリ制御デバイスは、低レイテンシタイプメモリアクセスを実現する第１の動作モードで動作してもよい。いくつかの例では、ブロック５０８において擬似チャネル選択信号を擬似チャネル選択デバイスに送信するメモリ制御デバイスは、擬似チャネルコントローラを含んでもよい。
【0072】
ブロック５１０において、メモリ制御デバイスは、擬似チャネルＩＯ（例えば、図２の擬似チャネルＩＯ２０２ａ、２０２ｂ、データバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０、擬似チャネルデータバス３１２ａ、３１２ｂ）を同時に介してターゲット擬似チャネルからデータを読み取り、かつ／又はターゲット擬似チャネルにデータを書き込んでもよい。低レイテンシタイプメモリアクセスコマンドのターゲットとされた擬似チャネルは、擬似チャネル選択デバイスによって構成された通信接続を介して複数の擬似チャネルデータバスを使用してメモリから読み取られ、及び／又はメモリに書き込まれ得る。従来、任意のメモリアクセスコマンドのターゲットとされた擬似チャネルは、擬似チャネルに専用の単一の擬似チャネルデータバスのみを使用して、読み取り及び／又は書き込みされてもよい。したがって、擬似チャネルのＩＯのビット幅は、単一の擬似チャネルデータバスのビット幅によって制限される。複数の擬似チャネルデータバスを同時に使用して低レイテンシタイプメモリアクセスコマンドのターゲットとされた擬似チャネルからの読み取り及び／又はターゲットとされた擬似チャネルへの書き込みを可能にすることによって、擬似チャネルのＩＯのビット幅は、複数の擬似チャネルデータバスの最大全ビット幅を使用することによる単一の擬似チャネルデータバスの使用と比較して増加されてもよい。更に、複数の擬似チャネルデータバスを使用してより多くのデータを同時に読み取りかつ／又は書き込むことができるので、擬似チャネルのＩＯのビット幅の増加は、擬似チャネルからの読み取り及び／又は擬似チャネルへの書き込みのためのバースト長の短縮を可能にすることができる。いくつかの実施形態では、ブロック５１０において、擬似チャネルＩＯを同時に介して擬似チャネルからデータを読み取り、かつ／又は擬似チャネルにデータを書き込むメモリ制御デバイスは、擬似チャネルコントローラ、擬似チャネル選択デバイス、及び／又は擬似チャネルＩＯ（例えば、図２の擬似チャネルＩＯ２０２ａ、２０２ｂ）を含んでもよい。
【0073】
受信されたメモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドではないと判定したこと（すなわち、判定ブロック５０６＝「Ｎｏ」）に応じて、メモリ制御デバイスは、ブロック５１２において、擬似チャネル選択信号を１つ又は複数の擬似チャネル選択デバイスに送信してもよい。擬似チャネル選択信号は、ブロック５０８において説明した擬似チャネル選択信号と同様であってもよい。しかしながら、擬似チャネル選択信号は、擬似チャネル選択デバイスに、標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドによってターゲットにされた擬似チャネルを、擬似チャネル専用の単一の擬似チャネルデータバスに通信可能に接続させ得る。メモリ制御デバイスは、標準タイプメモリアクセス又は非低レイテンシタイプメモリアクセスを実施する第２の動作モードで動作してもよい。いくつかの例では、ブロック５１２において擬似チャネル選択信号を擬似チャネル選択デバイスに送信するメモリ制御デバイスは、擬似チャネルコントローラを含んでもよい。
【0074】
ブロック５１４において、メモリ制御デバイスは、単一の専用擬似チャネルＩＯを介して、ターゲット擬似チャネルからデータを読み取り、かつ／又はターゲット擬似チャネルにデータを書き込んでもよい。標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドのターゲット擬似チャネルは、それぞれの擬似チャネル選択デバイスによって構成された通信接続を介して、単一の専用擬似チャネルデータバスを使用して読み取られ、かつ／又は書き込まれてもよい。いくつかの実施形態では、ブロック５１４において単一の専用擬似チャネルＩＯを介して擬似チャネルからデータを読み取り、かつ／又は擬似チャネルにデータを書き込むメモリ制御デバイスは、擬似チャネルコントローラ、擬似チャネル選択デバイス、及び／又は擬似チャネルＩＯ（例えば、図２の擬似チャネルＩＯ２０２ａ、２０２ｂ）を含んでもよい。
【0075】
図６は、いくつかの実施形態による、擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる方法６００を示す。図１～図６を参照すると、方法６００は、コンピューティングデバイス（例えば、図１のコンピューティングデバイス１００）において実施されても、ハードウェアにおいて実施されても、プロセッサにおいて実行されるソフトウェアにおいて実施されても、又はソフトウェア構成プロセッサと、様々なメモリ／キャッシュ（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ、図２～図４Ｃのバンク２２４ａ、２２４ｂ）及び様々なメモリ／キャッシュコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）などの他の個々の構成要素を含む専用ハードウェアとの組合せにおいて実施されてもよい。様々な実施形態において使用可能な代替構成を包含するために、方法６００を実施するハードウェアは、本明細書では「メモリ制御デバイス」と呼ばれる。ブロック５０２、５０４、５０８、５１０は、図５を参照して本明細書で説明した方法５００の同様に番号付けされたブロックと同様に実施されてもよい。
【0076】
ブロック６０２において、メモリ制御デバイスは、低レイテンシタイプメモリアクセスについてのモードレジスタ書き込みコマンドを受信してもよい。モードレジスタ書き込みコマンドは、任意の後続のメモリアクセスコマンドが低レイテンシタイプメモリアクセスとして実施されるべきであることをメモリ制御デバイスに示すためにレジスタ値を設定するように、メモリ制御デバイスに促すように構成されてもよい。
【0077】
ブロック６０４において、メモリ制御デバイスは、低レイテンシタイプメモリアクセスについてのレジスタ値を設定してもよい。その後、メモリ制御デバイスは、低レイテンシタイプメモリアクセスを実施する第１の動作モードで動作してもよい。ブロック６０２において低レイテンシタイプメモリアクセスについてのモードレジスタ書き込みコマンドを受信し、ブロック６０４において低レイテンシタイプメモリアクセスについてのレジスタ値を設定するメモリ制御デバイスは、擬似チャネルコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）を含んでもよい。
【0078】
ブロック５０２において、メモリ制御デバイスは、メモリアクセスコマンドを受信してもよい。いくつかの例では、ブロック５０２においてメモリアクセスコマンドを受信するメモリ制御デバイスは、擬似チャネルコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）を含んでもよい。
【0079】
ブロック５０４において、メモリ制御デバイスは、メモリアクセスコマンドの擬似チャネル（例えば、図２～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）を決定してもよい。いくつかの例では、ブロック５０４においてメモリアクセスコマンドの擬似チャネルを決定するメモリ制御デバイスは、擬似チャネルコントローラを含んでもよい。
【0080】
ブロック５０８において、メモリ制御デバイスは、擬似チャネル選択信号を擬似チャネル選択デバイス（例えば、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０）に送信してもよい。いくつかの例では、ブロック５０８において擬似チャネル選択信号を擬似チャネル選択デバイスに送信するメモリ制御デバイスは、擬似チャネルコントローラを含んでもよい。
【0081】
ブロック５１０において、メモリ制御デバイスは、擬似チャネルＩＯ（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０、擬似チャネルデータバス３１２ａ、３１２ｂ）を同時に介して擬似チャネルからデータを読み取り、かつ／又は擬似チャネルにデータを書き込んでもよい。いくつかの実施形態では、ブロック５１０において、擬似チャネルＩＯを同時に介して擬似チャネルからデータを読み取り、かつ／又は擬似チャネルにデータを書き込むメモリ制御デバイスは、擬似チャネルコントローラ、擬似チャネル選択デバイス、及び／又は擬似チャネルＩＯ（例えば、図２の擬似チャネルＩＯ２０２ａ、２０２ｂ）を含んでもよい。
【0082】
図７は、一実施形態による、読み取りメモリコマンドについての擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる方法７００を示す。図１～図７を参照すると、方法７００は、コンピューティングデバイス（例えば、図１のコンピューティングデバイス１００）において実施されても、ハードウェアにおいて実施されても、プロセッサにおいて実行されるソフトウェアにおいて実施されても、又はソフトウェア構成プロセッサと、様々なメモリ／キャッシュ（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ、図２～図４Ｃのバンク２２４ａ、２２４ｂ、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０）及び様々なメモリ／キャッシュコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）などの他の個々の構成要素を含む専用ハードウェアとの組合せにおいて実施されてもよい。様々な実施形態において使用可能な代替構成を包含するために、方法７００を実施するハードウェアは、本明細書では「メモリ制御デバイス」と呼ばれる。ブロック７０２、７０４、７０６、７０８は、説明したような方法５００、６００のブロック５１０における動作に関する更なる詳細を含む。
【0083】
ブロック７０２において、メモリ制御デバイスは、擬似チャネル読み取りデータを受信してもよい。擬似チャネル読み取りデータは、低レイテンシタイプ読み取りメモリアクセスのターゲット擬似チャネル（例えば、図３Ａ～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）に関連付けられたプリフェッチメモリ（例えば、図３Ａ～図４Ｃのプリフェッチメモリ３０２ａ、３０２ｂ）又はターゲット擬似チャネルに含まれるプリフェッチメモリから読み取られてもよい。擬似チャネル読み取りデータは、内部データバス（例えば、図３Ａ～図４Ｃの内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ）を介して複数の擬似チャネル選択デバイス（例えば、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０）に送信されてもよい。いくつかの例では、ブロック７０２において擬似チャネル読み取りデータを受信するメモリ制御デバイスは、複数の擬似チャネル選択デバイスを含んでもよい。
【0084】
ブロック７０４において、メモリ制御デバイスは、擬似チャネル選択信号を受信してもよい。擬似チャネル選択信号は、説明したような方法５００、６００のブロック５０８において送信される擬似チャネル選択信号であってもよい。擬似チャネル選択信号は、複数の擬似チャネル選択デバイスにおいて受信されてもよい。いくつかの例では、ブロック７０４において擬似チャネル選択信号を受信するメモリ制御デバイスは、複数の擬似チャネル選択デバイスを含んでもよい。
【0085】
ブロック７０６において、メモリ制御デバイスは、擬似チャネル読み取りデータをターゲット擬似チャネルから複数の擬似チャネルＩＯ（例えば、図２の擬似チャネルＩＯ２０２ａ、２０２ｂ、データバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）に出力するように擬似チャネル選択デバイスを構成してもよい。擬似チャネル選択デバイスは、それぞれの擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）と複数の内部データバスとを通信可能に接続するように構成されてもよい。事実上、擬似チャネル選択デバイスは、複数の擬似チャネルデータバスと、ターゲット擬似チャネルのバンク（例えば、図２～図４Ｃのバンク２２４ａ、２２４ｂ）を含むターゲット擬似チャネルとを通信可能に接続するように構成されてもよい。擬似チャネル選択デバイスは、擬似チャネル選択信号に応じて、低レイテンシタイプ読み取りメモリアクセスのターゲットとなる擬似チャネルを複数の擬似チャネルデータバスに通信可能に接続するように構成されてもよい。いくつかの例では、ブロック７０６においてターゲット擬似チャネルから複数の擬似チャネルＩＯに擬似チャネル読み取りデータを出力するように擬似チャネル選択デバイスを構成するメモリ制御デバイスは、複数の擬似チャネル選択デバイスを含んでもよい。
【0086】
ブロック７０８において、メモリ制御デバイスは、擬似チャネル選択デバイスにおける擬似チャネル読み取りデータを擬似チャネルＩＯに出力してもよい。メモリ制御デバイスは、ブロック７０６において、低レイテンシタイプ読み取りメモリアクセスのターゲット擬似チャネルに通信可能に接続された複数の擬似チャネルＩＯに、ブロック７０２において受信された擬似チャネル読み取りデータを同時に出力してもよい。いくつかの例では、ブロック７０８において擬似チャネル選択デバイスにおける擬似チャネル読み取りデータを擬似チャネルＩＯに出力するメモリ制御デバイスは、複数の擬似チャネル選択デバイス及び／又は擬似チャネルＩＯを含んでもよい。
【0087】
図８は、一実施形態による、書き込みメモリコマンドについての擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる方法８００を示す。図１～図８を参照すると、方法８００は、コンピューティングデバイス（例えば、図１のコンピューティングデバイス１００）において実施されても、ハードウェアにおいて実施されても、プロセッサにおいて実行されるソフトウェアにおいて実施されても、又はソフトウェア構成プロセッサと、様々なメモリ／キャッシュ（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ、図２～図４Ｃのバンク２２４ａ、２２４ｂ、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０）及び様々なメモリ／キャッシュコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）などの他の個々の構成要素を含む専用ハードウェアとの組合せにおいて実施されてもよい。様々な実施形態において使用可能な代替構成を包含するために、方法８００を実施するハードウェアは、本明細書では「メモリ制御デバイス」と呼ばれる。ブロック８０２、８０４、８０６は、図５及び図６を参照して本明細書で説明した方法５００、６００のブロック５１０において実行され得るより詳細な動作を含む。
【0088】
ブロック８０２において、メモリ制御デバイスは、複数の擬似チャネルＩＯ（例えば、図２の擬似チャネルＩＯ２０２ａ、２０２ｂ、データバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）を介して擬似チャネル選択デバイス（例えば、図３Ａ～図４Ｃの擬似チャネル選択デバイス３０４ａ、３０４ｂ、３２０）において擬似チャネル書き込みデータを受信してもよい。擬似チャネル書き込みデータは、低レイテンシタイプ書き込みメモリアクセスのために、複数の擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）を介してホスト（例えば、図１のＣＰＵ１０４、プロセッサ１２４）から同時に受信されてもよい。各擬似チャネルデータバスは、異なる擬似チャネル選択デバイスに通信可能に接続されてもよい。各擬似チャネルデータバスによって送信されたデータは、それぞれの通信可能に接続された擬似チャネル選択デバイスにおいて同時に受信されてもよい。いくつかの例では、ブロック８０２において複数の擬似チャネルＩＯを介して擬似チャネル選択デバイスにおいて擬似チャネル書き込みデータを受信するメモリ制御デバイスは、複数の擬似チャネル選択デバイスを含んでもよい。
【0089】
ブロック７０４において、メモリ制御デバイスは、擬似チャネル選択信号を受信してもよい。擬似チャネル選択信号は、図５及び図６を参照して本明細書で説明した方法５００、６００のブロック５０８において送信される擬似チャネル選択信号であり得る。擬似チャネル選択信号は、複数の擬似チャネル選択デバイスにおいて受信されてもよい。いくつかの例では、ブロック８０４において擬似チャネル選択信号を受信するメモリ制御デバイスは、複数の擬似チャネル選択デバイスを含んでもよい。
【0090】
ブロック８０４において、メモリ制御デバイスは、複数の擬似チャネルＩＯからの擬似チャネル書き込みデータを低レイテンシタイプ書き込みメモリアクセスのターゲット擬似チャネル（例えば、図３Ａ～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）に出力するように擬似チャネル選択デバイスを構成してもよい。擬似チャネル選択デバイスは、それぞれの擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）と複数の内部データバス（例えば、図３Ａ～図４Ｃの内部データバス３０６ａ、３０６ｂ、３０８ａ、３０８ｂ、３０８ｃ、３０８ｄ）とを通信可能に接続するように構成されてもよい。事実上、擬似チャネル選択デバイスは、複数の擬似チャネルデータバスと、ターゲット擬似チャネルのバンク（例えば、図２～図４Ｃのバンク２２４ａ、２２４ｂ）を含むターゲット擬似チャネルとを通信可能に接続するように構成されてもよい。擬似チャネル選択デバイスは、擬似チャネル選択信号に応じて、低レイテンシタイプ書き込みメモリアクセスのターゲットとなる擬似チャネルを複数の擬似チャネルデータバスに通信可能に接続するように構成されてもよい。いくつかの例では、ブロック８０６において、複数の擬似チャネルＩＯからの擬似チャネル書き込みデータを低レイテンシタイプ書き込みメモリアクセスのターゲット擬似チャネルに出力するように擬似チャネル選択デバイスを構成するメモリ制御デバイスは、複数の擬似チャネル選択デバイスを含んでもよい。
【0091】
ブロック８０６において、メモリ制御デバイスは、擬似チャネル選択デバイスにおける擬似チャネル書き込みデータを、低レイテンシタイプ書き込みメモリアクセスのターゲット擬似チャネルに出力してもよい。メモリ制御デバイスは、ブロック８０６において、複数の擬似チャネルＩＯに通信可能に接続された低レイテンシタイプ書き込みメモリアクセスのターゲット擬似チャネルに、ブロック８０２において受信された擬似チャネル書き込みデータを出力してもよい。いくつかの例では、ブロック８０８において、擬似チャネル選択デバイスにおける擬似チャネル書き込みデータを低レイテンシタイプ書き込みメモリアクセスのターゲット擬似チャネルに出力するメモリ制御デバイスは、複数の擬似チャネル選択デバイスを含んでもよい。
【0092】
図９は、一実施形態による、擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる方法９００を示す。図１～図９を参照すると、方法９００は、コンピューティングデバイス（例えば、図１のコンピューティングデバイス１００）において実施されても、ハードウェアにおいて実施されても、プロセッサにおいて実行されるソフトウェアにおいて実施されても、又はソフトウェア構成プロセッサと、様々なメモリ／キャッシュ（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ、図２～図４Ｃのバンク２２４ａ、２２４ｂ）及び様々なメモリ／キャッシュコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）などの他の個々の構成要素を含む専用ハードウェアとの組合せにおいて実施されてもよい。様々な実施形態において可能な代替構成を包含するために、方法９００を実施するハードウェアは、本明細書では「メモリ制御デバイス」と呼ばれる。いくつかの例では、方法９００は、図５及び図６を参照して本明細書で説明した方法５００、６００より前に実施されてもよく、かつ／又は方法５００、６００と同時に実施されてもよい。
【0093】
判定ブロック９０２において、メモリ制御デバイスは、低レイテンシメモリアクセスコマンドを実行すべきかどうかを判定してもよい。いくつかの例では、低レイテンシメモリアクセスコマンドを実行すべきかどうかを判定するための条件が満たされてもよい。例えば、低レイテンシメモリアクセスコマンドを実施することは、擬似チャネルベースのメモリシステムのクロック周波数に依存し得る。例えば、低レイテンシメモリアクセスコマンドは、１６００ＭＨｚなどのしきい値以下の擬似チャネルベースのメモリシステムのクロック周波数について実施されてもよい。別の例として、低レイテンシメモリアクセスコマンドを実施することは、擬似チャネルベースのメモリシステムについて実施されるＩＯ方式に依存し得る。例えば、低レイテンシメモリアクセスコマンドは、擬似チャネルベースのメモリシステムについて実施されるＮＲＺコーディングＩＯ方式に関して実施されてもよい。別の例として、低レイテンシメモリアクセスコマンドを実施することは、擬似チャネルベースのメモリシステムのクロック周波数と、擬似チャネルベースのメモリシステムについて実施されるＩＯ方式との組合せに依存し得る。例えば、低レイテンシメモリアクセスコマンドは、１６００ＭＨｚなどのしきい値以下の擬似チャネルベースのメモリシステムのクロック周波数について実施され、かつ擬似チャネルベースのメモリシステムについて実施されるＮＲＺコーディングＩＯ方式に関して実施されてもよい。いくつかの例では、ブロック９０２において低レイテンシメモリアクセスコマンドを実行すべきかどうかを判定するメモリ制御デバイスは、擬似チャネルコントローラ（例えば、図３Ａ～図４Ｃの擬似チャネルコントローラ３１６）を含んでもよい。
【0094】
低レイテンシメモリアクセスコマンドを実行すると判定したこと（すなわち、判定ブロック９０２＝「はい」）に応じて、メモリ制御デバイスは、例えば、図５を参照して本明細書で説明したブロック５０２、５０４、５０６のいずれかにおける動作から開始する方法５００、又は例えば、図６を参照して本明細書で説明したブロック６０２、６０４のいずれかにおける動作から開始する方法６００を実行してもよい。低レイテンシメモリアクセスコマンドを実行しないと判定したこと（すなわち、判定ブロック９０２＝「いいえ」）に応じて、メモリ制御デバイスは、図５を参照しながら本明細書で説明した方法５００のブロック５１２における動作を実行してもよい。
【0095】
図１０Ａ、図１０Ｂ、図１１Ａ、及び図１１Ｂは、いくつかの実施形態による、擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドのタイミング図の例を示す。図１～図１１Ｂを参照すると、第２の動作モードで動作するＤＤＲ（例えば、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）は、図１０Ａ及び図１１Ａに示すように、標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドを従来通りに実施してもよく、第１の動作モードで動作するＤＤＲは、図１０Ｂ及び図１１Ｂに示すように、低レイテンシタイプメモリアクセスコマンドを実施してもよい。ＤＤＲは、複数の擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）（「データバスＡ」、「データバスＢ」）を含んでもよい。擬似チャネルデータバスは、特定のビット幅を有してもよい。例えば、擬似チャネルデータバスのビット幅は１６ビットであってもよい。
【0096】
標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドの従来の実装形態では、ＤＤＲは、特定のバースト長を必要とする単一の専用擬似チャネルデータバス、例えばデータバスＡ上でデータを送信又は受信してもよい。図１０Ａに示す例では、バースト長は３２バイトである。図１１Ａに示す例では、バースト長は６４バイトである。低レイテンシタイプメモリアクセスコマンドを実施する場合、ＤＤＲは、複数の擬似チャネルデータバス、例えば、データバスＡ及びデータバスＢ上で同時にデータを送信又は受信してもよい。例えば、ＤＤＲは、複数の擬似チャネルデータバス上でデータの奇数バイト及び偶数バイトを代わる代わる送信又は受信してもよい。図１０Ｂ及び図１１Ｂに示す例では、ＤＤＲは、データバスＡ上でデータの奇数バイトを送信又は受信し、データバスＢ上でデータの偶数バイトを送信又は受信してもよい。別の例（図示せず）として、ＤＤＲは、データバスＡ上でデータの偶数バイトを送信又は受信し、データバスＢ上でデータの奇数バイトを送信又は受信してもよい。データバスＡ及びＢ上で送信又は受信される奇数及び偶数バイトの対は、上位バイト及び下位バイトを有するデータのワードであってもよい。上位バイトは、データバスＡ又はＢ上のうちの一方上で送信又は受信されてもよく、下位バイトは、データバスＡ又はＢ上のうちの他方上で送信又は受信されてもよい。例えば、上位バイトは、低レイテンシタイプメモリアクセスコマンドのターゲット擬似チャネル（例えば、図３Ａ～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）専用のデータバスＡ又はＢ上で送信又は受信されてもよく、下位バイトは、他方のデータバスＡ又はＢ上で送信又は受信されてもよい。複数の擬似チャネルデータバス上でデータを送信又は受信すると、標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドの従来の実装形態と比較して、バースト長を短縮することが可能になる。例えば、標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドの従来の実装形態のバースト長は、データを送信又は受信するために使用される擬似チャネルデータバスの数によって除算されてもよい。図１０Ｂに示す例では、バースト長が１６バイトであるのに対し、図１０Ａに示す例では３２バイトである。図１１Ｂに示す例では、バースト長が３２バイトであるのに対して、図１１Ａに示す例では６４バイトである。また、バースト長を短縮すると、標準メモリアクセスコマンド又はレイテンシメモリアクセスコマンドと比較して、低レイテンシメモリアクセスコマンドを完了するためのクロックサイクルの数を減少させ得る。
【0097】
図１２は、いくつかの実施形態による、低レイテンシタイプメモリアクセスコマンドを使用して擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる例示的なタイミング図を示す。図１～図１２を参照すると、第１の動作モードで動作するＤＤＲ（例えば、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）は、低レイテンシタイプ読み取りメモリアクセスを実施してもよい。ＤＤＲは、低レイテンシタイプ読み取りメモリアクセスを実施するための信号、例えば、列アドレスストローブ（「ＣＡＳ」）、及び擬似チャネル（例えば、図３Ａ～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）についての低レイテンシタイプ読み取りメモリアクセスを実施するための信号（「ＲＤ＿ＬＬ＿ＰＣ０」）を受信してもよい。ＤＤＲは、低レイテンシタイプ読み取りメモリアクセスを実施するための信号に応じて、複数の擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）、データバスＡ及びデータバスＢ上のターゲット擬似チャネルからデータを出力してもよい。
【0098】
図１３Ａ及び図１３Ｂは、一実施形態による、低レイテンシタイプメモリアクセスコマンドを有効にするためにモードレジスタ書き込みを使用する擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる例を示すタイミング図である。図１～図１３Ｂを参照すると、第１の動作モードで動作するＤＤＲ（例えば、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）は、モードレジスタ書き込みイネーブル低レイテンシタイプメモリアクセスコマンドに続いて低レイテンシタイプ読み取りメモリアクセスを実施してもよい。ＤＤＲは、ＤＤＲに連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして実施するように促す、モードレジスタ書き込みについての信号（単数又は複数）（図１３Ａの「ＭＲＷ」、図１３Ｂの「ＭＲＷ１」及び「ＭＲＷ２」）を受信してもよい。モードレジスタ書き込みについて信号（単数又は複数）は、ＤＤＲ内のレジスタアドレスと、レジスタに書き込むためのデータとを含んでもよい。例えば、図１３Ｂを参照すると、ＭＲＷ１及びＭＲＷ２は共に、単一モードレジスタ書き込みを形成し得る。ＭＲＷ１は、ＤＤＲ内のレジスタアドレスを含んでもよく、ＭＲＷ２は、レジスタに書き込むためのデータを含んでもよい。ＤＤＲは、読み取りメモリアクセスを実施するための信号、例えば、列アドレスストローブ（「ＣＡＳ」）、及び擬似チャネル（例えば、図３Ａ～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）についての標準読み取りメモリアクセス又は非低レイテンシ読み取りメモリアクセスを実施するための信号（「ＲＤ＿ＰＣ０」）を受信してもよい。ＤＤＲは、モードレジスタ書き込みについての信号及び読み取りメモリアクセスを実施するための信号に応じて、読み取りメモリアクセスを低レイテンシタイプ読み取りメモリアクセスとして実施し、ターゲット擬似チャネルからのデータを複数の擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）、データバスＡ及びデータバスＢ上に出力してもよい。
【0099】
図１４Ａ及び図１４Ｂは、一実施形態による、擬似チャネルベースのメモリシステム（例えば、図１のメモリ１０６、メモリ１１４、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）におけるレイテンシを低減させる場合及びレイテンシを低減させない場合のメモリアクセスコマンドの例を示すタイミング図である。図１～図１４Ｂを参照すると、第２の動作モードで動作するＤＤＲ（例えば、図２のＤＤＲ２００、図３Ａ～図４ＣのＤＤＲ３００ａ、３００ｂ）は、図１４Ａに示されるような標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドを従来通りに実施してもよく、第１の動作モードで動作するＤＤＲは、図１４Ｂに示されるような低レイテンシタイプメモリアクセスコマンドを実施してもよい。ＤＤＲは、複数の擬似チャネル（例えば、図２～図４Ｃの擬似チャネル２２０ａ、２２０ｂ）（「ＰＣ０」、「ＰＣ１」）と、擬似チャネルデータバス（例えば、図２のデータバス２０４ａ、２０４ｂ、図３Ａ～図４Ｃの擬似チャネルデータバス３１２ａ、３１２ｂ）（「ＤＱ０」、「ＤＱ１」）とを含んでもよい。
【0100】
図１４Ａ及び図１４Ｂに示す例では、それぞれのチップ選択（ＣＳ）信号は、それぞれのコマンド及びアドレス（ＣＡ）有効性信号（図１４ＡのＡ、Ｂ、Ｃ、Ｄ及び図１４ＢのＱ、Ｒ、Ｓ、Ｔ）並びにそれぞれのメモリアクセスコマンド（コマンド）信号（図１４ＡのＥ、Ｆ、Ｇ、Ｈ及び図１４ＢのＵ、Ｖ、Ｗ、Ｘ）に対応してもよい。データ信号（図１４ＡのＩ、Ｊ、図１４ＢのＹ１、Ｙ２、Ｚ１、Ｚ２）の送信は、それぞれのコマンド信号に対応してもよい。擬似チャネルベースのメモリシステムは、システムクロック（ＣＫ＿ｃ、ＣＫ＿ｔ）及びそれぞれの擬似チャネルについてのクロック（ＰＣ０、ＰＣ１）など、ＰＣ０についての書き込みクロック（ＷＣＫ０＿ｃ、ＷＣＫ０＿ｔ）及びＰＣ０についての読み取りクロック（ＲＤＱＳ０＿ｔ、ＲＤＱＳ０＿ｃ）、並びにＰＣ１についての書き込みクロック（ＷＣＫ１＿ｃ、ＷＣＫ１＿ｔ）及びＰＣ１についての読み取りクロック（ＲＤＱＳ１＿ｔ、ＲＤＱＳ１＿ｃ）など、様々なクロックの様々なクロックサイクルに従ってメモリアクセスコマンドを実施してもよい。
【0101】
図１４Ａに示される例におけるメモリアクセスコマンドの場合、ＣＡ有効性信号Ａは、第１のＣＡＳ信号Ｅに対応してもよく、ＣＡ有効性信号Ｂは、第１の標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドＦに対応してもよい。ＣＡ有効性信号Ｃは、第２のＣＡＳ信号Ｇに対応し得、ＣＡ有効性信号Ｄは、第２の標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドＨに対応してもよい。擬似チャネルについての標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドの従来の実装形態では、ＤＤＲは、各標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドについてのデータを単一の専用擬似チャネルデータバス上で送信又は受信してもよく、例えば、ＰＣ０（Ｆ）の読み取りメモリアクセスについてのＤＱ０及びＰＣ１（Ｈ）の読み取りメモリアクセスについてのＤＱ１を送信又は受信してもよく、各読み取りメモリアクセスについて特定のバースト長が必要になる。図１４Ａに示す例では、バースト長は３２バイトである。それぞれに異なる擬似チャネルについての連続標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドは、同時に実施され得るが、同時に開始し完了するようには揃い得ず、単一の標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドを完了するために必要とされるよりも多くのクロックサイクルが必要になる。例えば、ＰＣ０（Ｆ）の読み取りメモリアクセスに応じてＤＱ０上で送信されるデータ信号（Ｉ）は、ＰＣ１（Ｈ）の読み取りメモリアクセスに応じてＤＱ１上で送信されるデータ信号（Ｊ）と揃わないことがある。
【0102】
図１４Ｂに示される例におけるメモリアクセスコマンドについて、ＣＡ有効性信号Ｑは、第１のＣＡＳ信号Ｕに対応してもよい。ＣＡ有効性信号Ｒは、第１の低レイテンシタイプメモリアクセスコマンドＶに対応してもよい。ＣＡ有効性信号Ｓは、第２のＣＡＳ信号Ｗに対応してもよく、ＣＡ有効性信号Ｔは、第２の低レイテンシタイプメモリアクセスコマンドＸに対応してもよい。擬似チャネルについての低レイテンシタイプメモリアクセスコマンド（Ｖ，Ｘ）を実施するために、ＤＤＲは、ＰＣ０（Ｖ）又はＰＣ１（Ｘ）の低レイテンシタイプ読み取りメモリアクセスについてのＤＱ０及びＤＱ１などの、複数の擬似チャネルデータバス上で同時にデータを送信又は受信してもよい。例えば、ＤＤＲは、複数の擬似チャネルデータバス上でデータの奇数バイト及び偶数バイトを代わる代わる送信又は受信してもよい。図１４Ｂに示す例では、ＤＤＲは、ＤＱ０上でデータの奇数バイトを送信又は受信し、同時にＤＱ１上でデータの偶数バイトを送信又は受信してもよい。複数の擬似チャネルデータバス上でデータを送信又は受信すると、標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドの従来の実装形態と比較してバースト長を短縮することが可能になる。例えば、標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドの従来の実装形態のバースト長は、データを送信又は受信するために使用される擬似チャネルデータバスの数によって除算されてもよい。図１４Ｂに示す例では、バースト長が１６バイトであるのに対し、図１４Ａに示す例では３２バイトである。コマンドアドレス（ＣＡ）ラインに示されるように、ＰＣ０及びＰＣ１などの、それぞれに異なる擬似チャネルについての連続低レイテンシタイプメモリアクセスコマンドが連続的に実施されてもよく、バースト長を短縮すると、同じ数の標準タイプメモリアクセスコマンド又は非低レイテンシタイプメモリアクセスコマンドを完了するために必要とされるよりも少ないクロックサイクルを使用することが可能になり得る。例えば、データ信号（Ｙ１）は、ＰＣ０（Ｖ）の読み取りメモリアクセスに応じてＤＱ１上で送信されるデータ信号（Ｙ２）と同時にＤＱ０上で送信されてもよく、データ信号（Ｚ１）は、ＰＣ１（Ｘ）の連続読み取りメモリアクセスに応じてＤＱ１上で送信されるデータ信号（Ｚ２）と同時にＤＱ０上で送信されてもよい。
【0103】
（限定はしないが、図１～図１４Ｂを参照して上記で説明した実施形態を含む）様々な実施形態によるシステムは、モバイルコンピューティングデバイスを含む多種多様なコンピューティングシステムにおいて実現されてもよく、様々な実施形態とともに使用するのに適したモバイルコンピューティングデバイスの一例が図１５に示されている。モバイルコンピューティングデバイス１５００は、タッチスクリーンコントローラ１５０４と内部メモリ１５０６とに結合されたプロセッサ１５０２を含んでもよい。プロセッサ１５０２は、汎用処理タスク又は特定の処理タスクに指定された１つ又は複数のマルチコア集積回路であり得る。内部メモリ１５０６は、揮発性又は不揮発性のメモリであってもよく、また、セキュアメモリ及び／若しくは暗号化メモリ、又は非セキュアメモリ及び／若しくは非暗号化メモリ、又はそれらの任意の組合せであってもよい。活用されてもよいメモリタイプの例には、限定はしないが、ＤＤＲ、ＬＰＤＤＲ、ＧＤＤＲ、ＷＩＤＥＩＯ、ＲＡＭ、ＳＲＡＭ、ＤＲＡＭ、Ｐ－ＲＡＭ、Ｒ－ＲＡＭ、Ｍ－ＲＡＭ、ＳＴＴ－ＲＡＭ、及び埋込みＤＲＡＭが含まれる。タッチスクリーンコントローラ１５０４及びプロセッサ１５０２はまた、抵抗感知タッチスクリーン、容量性感知タッチスクリーン、赤外線感知タッチスクリーンなど、タッチスクリーンパネル１５１２に結合されてもよい。追加として、モバイルコンピューティングデバイス１５００のディスプレイは、タッチスクリーン機能を有する必要はない。
【0104】
モバイルコンピューティングデバイス１５００は、互いに結合され、かつ／又はプロセッサ１５０２に結合された、通信を送信及び受信するための１つ又は複数の無線信号トランシーバ１５０８（例えば、Ｐｅａｎｕｔ、Ｂｌｕｅｔｏｏｔｈ、ＺｉｇＢｅｅ、Ｗｉ－Ｆｉ、ＲＦ無線など）及びアンテナ１５１０を有する場合がある。トランシーバ１５０８及びアンテナ１５１０は、様々なワイヤレス送信プロトコルスタック及びインターフェースを実現するために、上述の回路とともに使用されてもよい。モバイルコンピューティングデバイス１５００は、セルラーネットワークを経由した通信を可能にするとともにプロセッサに結合されているセルラーネットワークワイヤレスモデムチップ１５１６を含んでもよい。
【0105】
モバイルコンピューティングデバイス１５００は、プロセッサ１５０２に結合された周辺デバイス接続インターフェース１５１８を含んでもよい。周辺デバイス接続インターフェース１５１８は、１つのタイプの接続を受け入れるように単独で構成されてもよく、又はユニバーサルシリアルバス（ＵＳＢ）、ＦｉｒｅＷｉｒｅ、Ｔｈｕｎｄｅｒｂｏｌｔ、若しくはＰＣＩｅなどの、一般的若しくはプロプライエタリな様々なタイプの物理接続及び通信接続を受け入れるように構成されてもよい。周辺デバイス接続インターフェース１５１８はまた、同様に構成された周辺デバイス接続ポート（図示せず）に結合されてもよい。
【0106】
モバイルコンピューティングデバイス１５００はまた、オーディオ出力を提供するスピーカー１５１４を含んでもよい。モバイルコンピューティングデバイス１５００はまた、本明細書で説明する構成要素の全部又は一部を収容する、プラスチック、金属、又は材料の組合せから構成されたハウジング１５２０を含んでもよい。モバイルコンピューティングデバイス１５００は、使い捨てバッテリー又は充電式バッテリーなどの、プロセッサ１５０２に結合された電源１５２２を含んでもよい。充電式バッテリーはまた、モバイルコンピューティングデバイス１５００の外部のソースから充電電流を受け取るために、周辺デバイス接続ポートに結合されてもよい。モバイルコンピューティングデバイス１５００はまた、ユーザ入力を受け取る物理ボタン１５２４を含んでもよい。モバイルコンピューティングデバイス１５００はまた、モバイルコンピューティングデバイス１５００をオンオフする電源ボタン１５２６を含んでもよい。
【0107】
（限定はしないが、図１～図１４Ｂを参照して上記で説明した実施形態を含む）様々な実施形態によるシステムは、その一例が図１６に示されているラップトップコンピュータ１６００を含む多種多様なコンピューティングシステムにおいて実装されてもよい。多くのラップトップコンピュータは、コンピュータのポインティングデバイスとして働くタッチパッドのタッチ面１６１７を含み、したがって、タッチスクリーンディスプレイを装備した上述のコンピューティングデバイス上で実施されるものと同様のドラッグジェスチャー、スクロールジェスチャー、及びフリックジェスチャーを受信する場合がある。ラップトップコンピュータ１６００は通常、揮発性メモリ１６１２と、フラッシュメモリのディスクドライブ１６１３などの大容量不揮発性メモリとに結合されたプロセッサ１６０２を含む。加えて、コンピュータ１６００は、プロセッサ１６０２に結合されたワイヤレスデータリンク及び／又はセルラー電話送受信機１６１６に接続されてもよい、電磁放射を送受信するための１つ又は複数のアンテナ１６０８を有し得る。コンピュータ１６００はまた、プロセッサ１６０２に結合されたフロッピーディスクドライブ１６１４及びコンパクトディスク（ＣＤ）ドライブ１６１５を含む場合がある。ノートブック構成では、コンピュータハウジングは、すべてがプロセッサ１６０２に結合されたタッチパッド１６１７、キーボード１６１８、及びディスプレイ１６１９を含む。コンピューティングデバイスの他の構成はよく知られているように、（例えば、ＵＳＢ入力を介して）プロセッサに結合されたコンピュータマウス又はトラックボールを含んでよく、それらはまた、様々な実施形態とともに使用されてもよい。
【0108】
（限定はしないが、図１～図１４Ｂを参照して上記で説明した実施形態を含む）様々な実施形態によるシステムが、様々な市販のサーバのうちのいずれかなど、固定コンピューティングシステムにおいて実装されてもよい。例示的なサーバ１７００を図１７に示す。そのようなサーバ１７００は、通常、揮発性メモリ１７０２と、ディスクドライブ１７０４などの大容量不揮発性メモリとに結合された、１つ又は複数のマルチコアプロセッサアセンブリ１７０１を含む。図１７に示すように、マルチコアプロセッサアセンブリ１７０１は、それらをアセンブリのラックに挿入することによって、サーバ１７００に追加されてもよい。サーバ１７００はまた、プロセッサ１７０１に結合されたフロッピーディスクドライブ、コンパクトディスク（ＣＤ）又はデジタル多用途ディスク（ＤＶＤ）ディスクドライブ１７０６を含んでもよい。サーバ１７００はまた、他のブロードキャストシステムコンピュータ及びサーバに結合されたローカルエリアネットワーク、インターネット、公衆交換電話網、並びに／又はセルラーデータネットワーク（例えば、ＣＤＭＡ、ＴＤＭＡ、ＧＳＭ、ＰＣＳ、３Ｇ、４Ｇ、ＬＴＥ、５Ｇ又は任意の他のタイプのセルラーデータネットワーク）など、ネットワーク１７０５とのネットワークインターフェース接続を確立するための、マルチコアプロセッサアセンブリ１７０１に結合されたネットワークアクセスポート１７０３を含んでもよい。
【0109】
実装例について、以下の段落において説明する。以下の実装形態例のいくつかについて、例示的なシステム、デバイス、又は方法に関して説明するが、更なる例示的な実装形態は、例示的なシステム又はデバイスの動作を実行する方法として実装される、以下の段落において論じられる例示的なシステム又はデバイス、例示的なシステム、デバイス、又は方法の動作を実行するための処理デバイス実行可能命令を伴って構成された処理デバイスを備えるコンピューティングデバイスによって実装される、以下の段落において論じられる例示的なシステム、デバイス、又は方法、例示的なシステム、デバイス、又は方法の機能を実行する手段を含むコンピューティングデバイスによって実装される、以下の段落において論じられる例示的なシステム、デバイス、又は方法、及びコンピューティングデバイスのプロセッサに例示的なシステム、デバイス、又は方法の動作を実行させるように構成されたプロセッサ実行可能命令を記憶した非一時的プロセッサ可読記憶媒体として実装される、以下の段落において論じられる例示的なシステム、デバイス、又は方法を含んでもよい。
【0110】
実施例１．擬似チャネルベースのメモリシステムであって、複数の擬似チャネルのうちの１つを第１の入力／出力（ＩＯ）に選択的に通信可能に接続するように構成された第１の擬似チャネル選択デバイスと、複数の擬似チャネルのうちの１つを第２のＩＯに選択的に通信可能に接続するように構成された第２の擬似チャネル選択デバイスとを含み、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは、第１の動作モードにおいて複数の擬似チャネルのうちの第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続するように動作可能である、擬似チャネルベースのメモリシステム。
【0111】
実施例２．第１のＩＯは、第１の擬似チャネルデータバスを含み、第２のＩＯは、第２の擬似チャネルデータバスを含み、擬似チャネルベースのメモリシステムは、第１の擬似チャネルデータバスよりも大きいビット幅を有し、第１の擬似チャネルに通信可能に接続された第１の内部データバスと、第１の擬似チャネルデータバスと同じビット幅を有し、第１の内部データバスの第１の部分と第１の擬似チャネル選択デバイスとの間に通信可能に接続された第２の内部データバスと、第２の擬似チャネルデータバスと同じビット幅を有し、第１の内部データバスの第２の部分と第２の擬似チャネル選択デバイスとの間に通信可能に接続された第３の内部データバスとを更に含む、実施例１に記載の擬似チャネルベースのメモリシステム。
【0112】
実施例３．第１の内部データバスは、第１の擬似チャネルデータバスの整数倍に等しいビット幅を有する、実施例２に記載の擬似チャネルベースのメモリシステム。
【0113】
実施例４．第１の擬似チャネルデータバスよりも大きいビット幅を有し、複数の擬似チャネルのうちの第２の擬似チャネルに通信可能に接続された第４の内部データバスと、第１の擬似チャネルデータバスと同じビット幅を有し、第４の内部データバスの第１の部分と第１の擬似チャネル選択デバイスとの間に通信可能に接続された第５の内部データバスと、第２の擬似チャネルデータバスと同じビット幅を有し、第４の内部データバスの第２の部分と第２の擬似チャネル選択デバイスとの間に通信可能に接続された第６の内部データバスとを更に含む、実施例２又は３に記載の擬似チャネルベースのメモリシステム。
【0114】
実施例５．第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは、擬似チャネルベースのメモリシステムが第１の擬似チャネルをターゲットとする低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続するように動作可能である、実施例１から４のいずれかに記載の擬似チャネルベースのメモリシステム。
【0115】
実施例６．第１の擬似チャネルをターゲットとする低レイテンシタイプメモリアクセスコマンドを受信し、低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに送信するように構成されたメモリ制御デバイスを更に含む、実施例５に記載の擬似チャネルベースのメモリシステム。
【0116】
実施例７．第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは、擬似チャネルベースのメモリシステムが、擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信したことに応答し、かつ擬似チャネルベースのメモリシステムが第１の擬似チャネルをターゲットとする連続メモリアクセスコマンドを受信したことに応じて、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続するように動作可能である、実施例１から４のいずれかに記載の擬似チャネルベースのメモリシステム。
【0117】
実施例８．メモリ制御デバイスを更に含み、メモリ制御デバイスは、モードレジスタ書き込みコマンドを受信し、モードレジスタ書き込みコマンドを受信したことに応じて、メモリ制御デバイスに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたレジスタ値を設定し、第１の擬似チャネルをターゲットとする連続メモリアクセスコマンドを受信し、連続メモリアクセスコマンドを受信したことに応じて、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに送信するように構成されている、実施例７に記載の擬似チャネルベースのメモリシステム。
【0118】
実施例９．第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは各々、少なくとも１つのマルチプレクサを含む、実施例１から８のいずれかに記載の擬似チャネルベースのメモリシステム。
【0119】
実施例１０．第２の動作モードにおいて、第１の擬似チャネル選択デバイスは、第１の擬似チャネルを第１のＩＯに通信可能に接続するように動作可能であり、第２の擬似チャネル選択デバイスは、複数の擬似チャネルのうちの第２の擬似チャネルを第２のＩＯに通信可能に接続するように動作可能である、実施例１から９のいずれかに記載の擬似チャネルベースのメモリシステム。
【0120】
実施例１１．擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法であって、複数の擬似チャネルのうちの１つを複数の入力／出力（ＩＯ）のうちの第１のＩＯに選択的に通信可能に接続するように構成された第１の擬似チャネル選択デバイスによって、複数の擬似チャネルのうちの第１の擬似チャネルを第１のＩＯに通信可能に接続することと、第１の動作モードにおいて、第１の擬似チャネル選択デバイスによって第１の擬似チャネルを第１のＩＯに通信可能に接続するのと同時に、第２の擬似チャネル選択デバイスによって第１の擬似チャネルを複数のＩＯのうちの第２のＩＯに通信可能に接続することと、を含み、第２の擬似チャネル選択デバイスは、複数の擬似チャネルのうちの１つを第２のＩＯに選択的に通信可能に接続するように構成されている、方法。
【0121】
実施例１２．第１のＩＯは、第１の擬似チャネルデータバスを含み、第２のＩＯは、第２の擬似チャネルデータバスを含み、方法は、第１の擬似チャネルデータバスよりも大きいビット幅を有し、第１の擬似チャネルに通信可能に接続された第１の内部データバスと、第１の擬似チャネルデータバスと同じビット幅を有し、第１の内部データバスの第１の部分と第１の擬似チャネル選択デバイスとの間に通信可能に接続された第２の内部データバスとを介して、第１の擬似チャネルデータバスと第１の擬似チャネルとの間でデータを送信することと、第１の内部データバスと、第２の擬似チャネルデータバスと同じビット幅を有し、第１の内部データバスの第２の部分と第２の擬似チャネル選択デバイスとの間に通信可能に接続された第３の内部データバスとを介して、第２の擬似チャネルデータバスと第１の擬似チャネルとの間でデータを送信することと、を更に含む、実施例１１に記載の方法。
【0122】
実施例１３．第１の内部データバスは、第１の擬似チャネルデータバスの整数倍に等しいビット幅を有する、実施例１２に記載の方法。
【0123】
実施例１４．第１の擬似チャネルデータバスよりも大きいビット幅を有し、第２の擬似チャネルに通信可能に接続された第４の内部データバスと、第１の擬似チャネルデータバスと同じビット幅を有し、第４の内部データバスの第１の部分と第１の擬似チャネル選択デバイスとの間に通信可能に接続された第５の内部データバスとを介して、第１の擬似チャネルデータバスと複数の擬似チャネルのうちの第２の擬似チャネルとの間でデータを送信することと、第４の内部データバスと、第２の擬似チャネルデータバスと同じビット幅を有し、第４の内部データバスの第２の部分と第２の擬似チャネル選択デバイスとの間に通信可能に接続された第６の内部データバスとを介して、第２の擬似チャネルデータバスと第２の擬似チャネルとの間でデータを送信することと、を更に含む、実施例１２又は１３に記載の方法。
【0124】
実施例１５．第１の擬似チャネルをターゲットとする低レイテンシタイプメモリアクセスコマンドを受信することを更に含み、第１の擬似チャネル選択デバイスによって第１の擬似チャネルを第１のＩＯに通信可能に接続することと同時に、第２の擬似チャネル選択デバイスによって第１の擬似チャネルを第２のＩＯに通信可能に接続することが、低レイテンシタイプメモリアクセスコマンドを受信したことに応じて行われる、実施例１１から１４のいずれかに記載の方法。
【0125】
実施例１６．低レイテンシタイプメモリアクセスコマンドを受信したことに応じて、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに送信することを更に含む、実施例１５に記載の方法。
【0126】
実施例１７．擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信することと、第１の擬似チャネルをターゲットとする連続メモリアクセスコマンドを受信することと、を更に含み、第１の擬似チャネル選択デバイスによって第１の擬似チャネルを第１のＩＯに通信可能に接続するのと同時に、第２の擬似チャネル選択デバイスによって第１の擬似チャネルを第２のＩＯに通信可能に接続することは、モードレジスタ書き込みコマンドを受信したことに応答し、かつ連続メモリアクセスコマンドを受信したことに応じて行われる、実施例１１から１４のいずれかに記載の方法。
【0127】
実施例１８．モードレジスタ書き込みコマンドを受信したことに応じて、擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたレジスタ値を設定することと、連続メモリアクセスコマンドを受信したことに応じて、第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに、第１の擬似チャネルを第１のＩＯ及び第２のＩＯに同時に通信可能に接続させるために、少なくとも１つの擬似チャネル選択信号を第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスに送信することと、を更に含む、実施例１７に記載の方法。
【0128】
実施例１９．第１の擬似チャネル選択デバイス及び第２の擬似チャネル選択デバイスは各々、少なくとも１つのマルチプレクサを含む、実施例１１から１８のいずれかに記載の方法。
【0129】
実施例２０．第２の動作モードにおいて、第２の擬似チャネル選択デバイスによって、複数の擬似チャネルのうちの第２の擬似チャネルを複数のＩＯのうちの第２のＩＯに通信可能に接続することを更に含む、実施例１１から１９のいずれかに記載の方法。
【0130】
実施例２１．第１の擬似チャネルを含む複数の擬似チャネルを含む擬似チャネルベースのメモリシステムであって、第１の擬似チャネルをターゲットとするメモリアクセスコマンドを受信し、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用するように構成されている、擬似チャネルベースのメモリシステム。
【0131】
実施例２２．メモリアクセスコマンドは、読み取りメモリアクセスコマンドであり、擬似チャネルベースのメモリシステムは、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することが、第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを同時に介して、読み取りメモリアクセスコマンドに応じて第１の擬似チャネルからデータを出力することを含むように構成されている、実施例２１に記載の擬似チャネルベースのメモリシステム。
【0132】
実施例２３．メモリアクセスコマンドは、書き込みメモリアクセスコマンドであり、擬似チャネルベースのメモリシステムは、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することが、第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを同時に介して第１の擬似チャネルについて書き込みメモリアクセスコマンドのデータを受信することを含むように構成されている、実施例２１又は２２に記載の擬似チャネルベースのメモリシステム。
【0133】
実施例２４．メモリアクセスコマンドは、メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであることを擬似チャネルベースのメモリシステムに指示するように構成されている、実施例２１から２３のいずれかに記載の擬似チャネルベースのメモリシステム。
【0134】
実施例２５．擬似チャネルベースのメモリシステムは、擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信するように更に構成されており、第１の擬似チャネルをターゲットとするメモリアクセスコマンドは、モードレジスタ書き込みコマンドに対する連続メモリアクセスコマンドである、実施例２１から２３のいずれかに記載の擬似チャネルベースのメモリシステム。
【0135】
実施例２６．第１の擬似チャネルを含む複数の擬似チャネルを有する擬似チャネルベースのメモリシステムにおけるレイテンシを低減させる方法であって、第１の擬似チャネルをターゲットとするメモリアクセスコマンドを受信することと、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することと、を含む方法。
【0136】
実施例２７．メモリアクセスコマンドは、読み取りメモリアクセスコマンドであり、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することは、第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを同時に介して、読み取りメモリアクセスコマンドに応じて第１の擬似チャネルからデータを出力することを含む、実施例２６に記載の方法。
【0137】
実施例２８．メモリアクセスコマンドは、書き込みメモリアクセスコマンドであり、メモリアクセスコマンドを実行するために第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを使用することは、第１の擬似チャネルデータバス及び第２の擬似チャネルデータバスを同時に介して、第１の擬似チャネルについての書き込みメモリアクセスコマンドのデータを受信することを含む、実施例２６又は２７に記載の方法。
【0138】
実施例２９．メモリアクセスコマンドは、メモリアクセスコマンドが低レイテンシタイプメモリアクセスコマンドであることを擬似チャネルベースのメモリシステムに指示するように構成されている、実施例２６から２８のいずれかに記載の方法。
【0139】
実施例３０．擬似チャネルベースのメモリシステムに、連続メモリアクセスコマンドを低レイテンシタイプメモリアクセスコマンドとして扱わせるように構成されたモードレジスタ書き込みコマンドを受信することを更に含み、第１の擬似チャネルをターゲットとするメモリアクセスコマンドは、モードレジスタ書き込みコマンドに対する連続メモリアクセスコマンドである、実施例２６から２８のいずれかに記載の方法。
【0140】
様々な実施形態の動作を実行するためのプログラマブルプロセッサ上での実行のためのコンピュータプログラムコード又は「プログラムコード」は、Ｃ、Ｃ＋＋、Ｃ＃、Ｓｍａｌｌｔａｌｋ、Ｊａｖａ、ＪａｖａＳｃｒｉｐｔ、Ｖｉｓｕａｌ Ｂａｓｉｃ、Ｓｔｒｕｃｔｕｒｅｄ Ｑｕｅｒｙ Ｌａｎｇｕａｇｅ（例えば、Ｔｒａｎｓａｃｔ－ＳＱＬ）、Ｐｅｒｌなどの高水準プログラミング言語又は様々な他のプログラミング言語で記述される場合がある。本出願で使用するコンピュータ可読記憶媒体上に記憶されたプログラムコード又はプログラムは、そのフォーマットがプロセッサによって理解可能である（オブジェクトコードなどの）機械語コードを指す場合がある。
【0141】
上記の方法の説明及びプロセスフロー図は、単に説明のための例として提供されており、様々な実施形態の動作が提示された順序で実行されなければならないことを要求又は暗示するものではない。当業者によって理解されるように、上述の実施形態における動作の順序は、任意の順序で実施されてもよい。「その後（thereafter）」、「次いで（then）」、「次に（next）」などの語は、動作の順序を限定するものではない。これらの語は、方法の説明を通じて単に読者を導くために使用される。更に、例えば、冠詞「ａ」、「ａｎ」、又は「ｔｈｅ」を使用する、単数形での請求項要素へのいかなる言及も、その要素を単数形に限定するものとして解釈されるべきではない。
【0142】
様々な実施形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズム動作は、電子ハードウェア、コンピュータソフトウェア、又は両方の組合せとして実装されてもよい。ハードウェア及びソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路及び動作について、概してそれらの機能性に関して上記で説明してきた。そのような機能がハードウェアとして実装されるのか又はソフトウェアとして実装されるのかは、特定の適用例及びシステム全体に課される設計上の制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してよいが、そのような実装決定は、特許請求の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【0143】
本明細書で開示する実施形態に関して説明した様々な例示的な論理、論理ブロック、モジュール、及び回路を実装するために使用されるハードウェアは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、個別ゲート論理若しくはトランジスタ論理、個別ハードウェア構成要素、又は本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装又は実行されてもよい。汎用プロセッサはマイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ又は複数のマイクロプロセッサ、又は任意の他のそのような構成として実装されてもよい。代替的に、いくつかの動作又は方法は、所与の機能に固有の回路によって実行されてもよい。
【0144】
１つ又は複数の実施形態では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組合せで実現されてもよい。ソフトウェアにおいて実現される場合、機能は、１つ又は複数の命令又はコードとして、非一時的コンピュータ可読媒体又は非一時的プロセッサ可読媒体上に記憶されてもよい。本明細書で開示する方法又はアルゴリズムの動作は、非一時的コンピュータ可読記憶媒体又はプロセッサ可読記憶媒体上に存在し得るプロセッサ実行可能ソフトウェアモジュールにおいて具現化されてもよい。非一時的コンピュータ可読又はプロセッサ可読記憶媒体は、コンピュータ又はプロセッサによってアクセスされてもよい任意の記憶媒体であってもよい。限定ではなく例として、そのような非一時的コンピュータ可読媒体又は非一時的プロセッサ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＣＤ－ＲＯＭ若しくは他の光ディスクストレージ、磁気ディスクストレージ若しくは他の磁気記憶デバイス、又は命令若しくはデータ構造の形態で所望のプログラムコードを記憶するために使用されてよく、コンピュータによってアクセスされてよい、任意の他の媒体を含んでよい。本明細書で使用するディスク（Disk）及びディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピーディスク（disk）、及びＢｌｕ－ｒａｙ（登録商標）ディスク（disc）を含み、ここで、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、レーザーを用いてデータを光学的に再生する。上記の組合せも、非一時的コンピュータ可読及びプロセッサ可読媒体の範囲内に含まれる。追加として、方法又はアルゴリズムの動作は、コンピュータプログラム製品の中に組み込まれてもよい非一時的プロセッサ可読媒体及び／又は非一時的コンピュータ可読媒体上のコード及び／又は命令のうちの１つ、又はその任意の組合せ若しくはセットとして存在してもよい。
【0145】
開示する実施形態の前述の説明は、任意の当業者が特許請求の範囲を製作又は使用することを可能にするために提供される。これらの実施形態への様々な修正が当業者には容易に明らかになり、本明細書において定義される一般原理は、特許請求の範囲から逸脱することなく他の実施形態及び実装形態に適用されてもよい。したがって、本開示は、本明細書で説明した実施形態及び実装形態に限定されることが意図されるものではなく、以下の特許請求の範囲、並びに本明細書で開示される原理及び新規の特徴と一致する最も広い範囲が与えられるべきである。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【図16】
【図17】
【国際調査報告】