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特表2024-543230共有される再結晶化およびドーパント活性化ステップで３Ｄ回路を製造するための方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-19
(54)【発明の名称】共有される再結晶化およびドーパント活性化ステップで３Ｄ回路を製造するための方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241112BHJP
H01L 21/265 20060101ALI20241112BHJP
H01L 21/02 20060101ALI20241112BHJP
【ＦＩ】
H01L29/78 627G
H01L21/265 Q
H01L21/02 B
H01L27/12 B
H01L29/78 627D
H01L29/78 627F
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024533881
(86)(22)【出願日】2022-12-05
(85)【翻訳文提出日】2024-07-31
(86)【国際出願番号】 FR2022052242
(87)【国際公開番号】W WO2023105148
(87)【国際公開日】2023-06-15
(31)【優先権主張番号】2112982
(32)【優先日】2021-12-06
(33)【優先権主張国・地域又は機関】FR
(81)【指定国・地域】
(71)【出願人】
【識別番号】502124444
【氏名又は名称】コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
(71)【出願人】
【識別番号】507088071
【氏名又は名称】ソイテック
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シャイ・リボー
(72)【発明者】
【氏名】グウェルターズ・ゴーダン
【テーマコード（参考）】
5F110
【Ｆターム（参考）】
5F110AA04
5F110DD13
5F110EE01
5F110EE04
5F110EE09
5F110EE32
5F110FF01
5F110FF02
5F110FF25
5F110GG02
5F110GG13
5F110GG15
5F110GG25
5F110HJ13
5F110HJ22
5F110HJ30
5F110HK02
5F110HK04
5F110HK05
5F110HK42
5F110HM14
5F110PP03
5F110PP10
5F110PP22
5F110PP27
5F110QQ11
5F110QQ16
(57)【要約】
（ａ）第１のレベル（Ｎ１）の構成要素の半導体層（１２）を備える支持体（１００）を備える構造物を生成するステップであって、前記支持体（１００）が、第２のレベル（Ｎ２）の別の半導体層（１２０）を備え、前記別の半導体層（１２０）が、絶縁層と接触する下部サブレイヤ（１２１）および下部サブレイヤ上に配設される上部サブレイヤ（１２２）を含み、前記下部および上部サブレイヤのうちの第１のサブレイヤが、結晶質半導体材料（Ｃ）から作られる一方で、前記下部および上部サブレイヤのうちの第２のサブレイヤが、アモルファス半導体材料（Ａ）から作られる、ステップと、
（ｂ）前記半導体層（１２０）上に少なくとも１つのトランジスタゲートブロック（１３２）を形成するステップと、
（ｃ）ゲートブロック（１３２）の両側で、前記半導体層（１２０）中にドーパントの打込みをすることによって、ゲートブロック（１３２）に面して位置決めされ、前記トランジスタのチャネルを収めるため設けられる半導体領域の両側のドープ領域（１２５）を形成するステップと、
（ｄ）前記ドーパントの活性化を実施する際の結晶化面の開始領域として第１の半導体サブレイヤを使用しながら、第２の半導体サブレイヤの再結晶化を実施するように、少なくとも１つの低温熱処理を実施するステップと
を含む、マイクロエレクトロニクスデバイスの製作。
（ｂ）前記半導体層（１２０）上に少なくとも１つのトランジスタゲートブロック（１３２）を形成するステップと、
（ｃ）ゲートブロック（１３２）の両側で、前記半導体層（１２０）中にドーパントの打込みをすることによって、ゲートブロック（１３２）に面して位置決めされ、前記トランジスタのチャネルを収めるため設けられる半導体領域の両側のドープ領域（１２５）を形成するステップと、
（ｄ）前記ドーパントの活性化を実施する際の結晶化面の開始領域として第１の半導体サブレイヤを使用しながら、第２の半導体サブレイヤの再結晶化を実施するように、少なくとも１つの低温熱処理を実施するステップと
を含む、マイクロエレクトロニクスデバイスの製作。
【特許請求の範囲】
【請求項1】
電子構成要素の複数の重ね合わせたレベル（Ｎ１、Ｎ２）を備えるマイクロエレクトロニクスデバイスを生成するための方法であって、（ａ）第１のレベル（Ｎ１）の構成要素のうちの少なくとも１つの構成要素を備える支持体（１００）を備える構造物を生成するステップであって、前記支持体（１００）が、絶縁層（１１０）によって覆われ、前記絶縁層自体が、第２のレベル（Ｎ２）の半導体層（１２０）によって覆われ、前記半導体層（１２０）が、前記絶縁層と接触する少なくとも１つの下部サブレイヤ（１２１）および前記下部サブレイヤ上に配設される上部サブレイヤ（１２２）を含み、前記下部および上部サブレイヤのうちの第１のサブレイヤが、結晶質半導体材料（Ｃ）から作られる一方で、前記下部および上部サブレイヤのうちの第２のサブレイヤが、アモルファス半導体材料（Ａ）から作られる、ステップと、
（ｂ）前記半導体層（１２０）上に少なくとも１つのトランジスタゲートブロック（１３２）を形成するステップと、
（ｃ）前記ゲートブロック（１３２）の両側で、前記半導体層（１２０）中にドーパントの打込みをすることによって、前記ゲートブロック（１３２）に面して位置決めされ、前記トランジスタのチャネルを収めるため設けられる半導体領域の両側のドープ領域（１２５）を形成するステップと、
（ｄ）前記ドーパントの活性化を実施する際の結晶化面の開始領域として前記第１の結晶質サブレイヤを使用しながら、前記第２のアモルファスサブレイヤの再結晶化を実施するように、少なくとも１つの熱処理を実施するステップと
から構成されるステップをこの順番で含む、方法。
【請求項2】
前記ステップ（ａ）が、アモルファス半導体材料（Ａ）から作られる前記第２のサブレイヤを形成するように、前記第２のレベル（Ｎ２）の前記半導体層（１２０）の厚さの非晶質化打込みを含む、請求項１に記載の方法。
【請求項3】
アモルファス半導体材料（Ａ）から作られる前記第２のサブレイヤが、前記支持体（１００）が前記第２のサブレイヤによって全体的にカバーされるように、全表面を覆って延在する、請求項１に記載の方法。
【請求項4】
前記ステップ（ａ）において、アモルファス材料（Ａ）から作られる前記第１のサブレイヤが、前記上部サブレイヤ（１２２）であり、結晶質材料（Ｃ）から作られる前記第２のサブレイヤが、前記下部サブレイヤ（１２１）である、請求項１から３のいずれか一項に記載の方法。
【請求項5】
前記ステップ（ａ）において、アモルファスである前記第１のサブレイヤが、前記下部サブレイヤであり、結晶質である前記第２のサブレイヤが、前記表面サブレイヤである、請求項１から３のいずれか一項に記載の方法。
【請求項6】
前記ステップ（ａ）における前記構造物の前記形成が、前記第１のレベル（Ｎ１）の構成要素を備える第１の基板（１０）を設けるステップと、
前記第１の基板（１０）上に、前記半導体層（１２０）を備える第２の基板（１）を結合するステップと、
前記第２の基板（１）の一部を除去する一方で、前記第１の基板（１０）に結合される前記半導体層（１２０）を保存するステップと
から構成されるサブステップを含む、請求項４または５に記載の方法。
【請求項7】
前記ステップ（ａ）が、前記結合の前に、前記第２の半導体サブレイヤを形成するように、前記第２のレベル（Ｎ２）の前記半導体層（１２０）の非晶質化のステップをさらに含む、請求項５に従属する請求項６に記載の方法。
【請求項8】
前記結合の前に、脆弱領域（３）を作成するように前記第１の基板（１０）の打込みが実施され、前記半導体層（１２０）の前記非晶質化が、前記脆弱領域の前記作成後に実施される、請求項７に記載の方法。
【請求項9】
エッチング停止層（１７０）が、前記第２の基板上で前記半導体層（１２０）に面して配置され、前記第２の基板（１）の一部の前記除去が、前記半導体層（１２０）に対する前記エッチング停止層の選択的エッチングをさらに含む、請求項６から８のいずれか一項に記載の方法。
【請求項10】
前記ステップ（ｂ）の後に、前記ゲートブロックの両側での絶縁スペーサ（１３７）の形成
を含み、
前記ドープ領域（１２５）を形成する前記ステップ（ｃ）が、前記絶縁スペーサ（１３７）の前記形成の前に、ドーパントの打込みを含む、
または、
前記ゲートブロックの両側での絶縁スペーサ（１３７）の前記形成
を含み、
前記ドープ領域（１２５）を形成する前記ステップ（ｃ）が、前記絶縁スペーサ（１３７）の前記形成の後に実施されるドーパントの打込みを含む、請求項１から９のいずれか一項に記載の方法。
【請求項11】
前記ステップ（ｄ）の後に、前記半導体層（１２０）上の前記ゲートブロック（１３２）の両側での半導体ブロック（１４５）の成長をさらに含む、請求項１から１０のいずれか一項に記載の方法。
【請求項12】
前記ステップ（ａ）において、アモルファスである前記第１のサブレイヤが、前記下部サブレイヤであり、結晶質である前記第２のサブレイヤが、前記表面サブレイヤであり、前記方法が、前記ステップ（ｄ）の後で、かつ、前記半導体ブロックの前記成長の前に、非ドープの表面領域の除去をさらに含む、請求項１１に記載の方法。
【請求項13】
前記再結晶化熱処理が、７００℃未満、好ましくは５５０℃未満、有利には５００℃未満の温度で実施される、請求項１から１２のいずれか一項に記載の方法。
【請求項14】
前記第１のレベル（Ｎ１）の前記構成要素が、半導体材料の層（１２）の中に生成される、請求項１から１３のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、マイクロエレクトロニクスデバイスの分野に関し、詳細には、複数のレベルにわたって分散される構成要素を備えるデバイスの分野に関する。そのようなデバイスは、一般に、３次元回路または「３Ｄ」集積回路と呼ばれる。
【背景技術】
【0002】
一般に、集積回路の分野では、トランジスタの密度を高めることが継続的に求められている。
【0003】
この目的のために、１つの解決策は、重ねて配設される半導体層の複数のレベルにわたってトランジスタを分散することにから構成される。したがって、そのような回路は、一般に、少なくとも２つの重ね合わせた半導体層を含み、これら２つの半導体層の間に絶縁層が挿入される。
【0004】
たとえば、Ｂｒｕｎｅｔらによる、「Ｆｉｒｓｔ ｄｅｍｏｎｓｔｒａｔｉｏｎ ｏｆ ａ ＣＭＯＳ ｏｖｅｒ ＣＭＯＳ ３Ｄ ＶＬＳＩ ＣｏｏｌＣｕｂｅＴＭ ｉｎｔｅｇｒａｔｉｏｎ ｏｎ ３００ ｍｍ ｗａｆｅｒ」、２０１６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓという文書は、たとえば、そのようなタイプのデバイスの使用法を提示する。
【0005】
上位レベルにトランジスタを生成するステップは、特にドーパントの活性化が実施されるときに、１つまたは複数の熱処理ステップを実施することを含む場合がある。
【0006】
しかし、高温熱処理は、１つもしくは複数の低レベルの劣化、特に、低レベルの接点の材料もしくは中間レベル接続要素の材料への損傷、または、低レベル内のドーパントの不要な拡散さえ引き起こす可能性がある。
【0007】
第１のレベルのトランジスタが生成されると、それにしたがって、１つまたは複数の上のレベルの製造のサーマルバジェットを制限すること、特に、６００℃を超える熱処理を実施するのを避けることが一般的に求められる。
【0008】
拡張領域を作成するためのドーパントの活性化またはさらにドーパントの拡散は、３Ｄ回路の上のレベルの中にトランジスタを生成することが望まれるときに、最も重要な問題の１つである。そのようなステップは、一般的に、１０００℃より高い可能性がある高温を必要とする。
【0009】
２Ｄデバイスで使用される、したがって単一レベルのトランジスタを含む図９Ａ～図９Ｂで図示される方法は、その上にスペーサ９３２が配置されるゲートブロック９３２のいずれかの側での半導体領域９２５の打込みによって、アモルファスおよびドーピングを行うことから構成される。
【0010】
再結晶化の期間に、水平ＦＨおよび垂直ＦＶの再結晶化面が作成されやすい。このことによって、面ＦＨとＦＶが合うところに結晶化欠陥の作成が引き起こされる可能性がある。
【0011】
そのような方法は、典型的には、ＳＯＩ基板（ＳＯＩは、「シリコンオンインシュレータ」を意味する）上で実施され、領域９２５、すなわち、アモルファスにされ、ドープされ、次いで再結晶化される領域の下の非ドープ層９２６の厚さｅｎｄを制御することは、問題を提起する。これは、この非ドープ層９２６が、アクセスするための抵抗を増やすこと、およびデバイスの性能に影響をおよぼすことに寄与しやすいためである。
【0012】
さらに、たとえば、ＦＤＳＯＩタイプ（完全に空乏したシリコンオンインシュレータを意味する）の適用が意図される非常に薄い半導体層では、過剰に深い非晶質化打込みが実施される場合、再結晶化のための結晶核の厚さを保存するのは困難な場合がある。このことは、ソースおよびドレイン領域のエピタキシャル成長後に非晶質化が実施される場合、さらに特に困難で重要である。というのは、この場合、半導体厚は、この層の支持体に沿って変化するためである。
【先行技術文献】
【非特許文献】
【0013】
【非特許文献1】Ｂｒｕｎｅｔらによる、「Ｆｉｒｓｔ ｄｅｍｏｎｓｔｒａｔｉｏｎ ｏｆ ａ ＣＭＯＳ ｏｖｅｒ ＣＭＯＳ ３Ｄ ＶＬＳＩ ＣｏｏｌＣｕｂｅＴＭ ｉｎｔｅｇｒａｔｉｏｎ ｏｎ ３００ ｍｍ ｗａｆｅｒ」、２０１６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
【発明の概要】
【発明が解決しようとする課題】
【0014】
問題としては、上で述べた欠点のうちの少なくとも１つに関して改善される３Ｄマイクロエレクトロニクスデバイスを製造するための新規の方法を見出すことが提起される。
【課題を解決するための手段】
【0015】
１つの態様によれば、本発明は、電子構成要素の複数の重ね合わせたレベルを備えるマイクロエレクトロニクスデバイスを生成するための方法に関し、方法は、
（ａ）第１のレベルＮ１の構成要素のうちの少なくとも１つの構成要素を備える支持体を備える構造物を生成するステップであって、前記支持体が絶縁層によって覆われ、絶縁層自体が第２のレベルの半導体層によって覆われ、
前記半導体層が少なくとも１つの下部サブレイヤおよび下部サブレイヤ上に配設される上部サブレイヤを含み、前記下部および上部サブレイヤのうちの第１のサブレイヤが、結晶質半導体材料から作られる一方で、前記下部および上部サブレイヤのうちの第２のサブレイヤが、アモルファス半導体材料から作られる、ステップと、
（ｂ）前記半導体層上に少なくとも１つのトランジスタゲートブロックを形成するステップと、
（ｃ）ゲートブロックの両側で、前記半導体層中にドーパントの打込みをすることによって、ゲートブロックに面して位置決めされ、前記トランジスタのチャネルを収めるため設けられる半導体領域の両側のドープ領域を形成するステップと、
（ｄ）前記ドーパントの活性化を実施する際の結晶化面の開始領域として第１の結晶質サブレイヤを使用しながら、第２のアモルファスサブレイヤの再結晶化を実施するように、少なくとも１つの熱処理を実施するステップと
から構成されるステップをこの順番で含む。
（ａ）第１のレベルＮ１の構成要素のうちの少なくとも１つの構成要素を備える支持体を備える構造物を生成するステップであって、前記支持体が絶縁層によって覆われ、絶縁層自体が第２のレベルの半導体層によって覆われ、
前記半導体層が少なくとも１つの下部サブレイヤおよび下部サブレイヤ上に配設される上部サブレイヤを含み、前記下部および上部サブレイヤのうちの第１のサブレイヤが、結晶質半導体材料から作られる一方で、前記下部および上部サブレイヤのうちの第２のサブレイヤが、アモルファス半導体材料から作られる、ステップと、
（ｂ）前記半導体層上に少なくとも１つのトランジスタゲートブロックを形成するステップと、
（ｃ）ゲートブロックの両側で、前記半導体層中にドーパントの打込みをすることによって、ゲートブロックに面して位置決めされ、前記トランジスタのチャネルを収めるため設けられる半導体領域の両側のドープ領域を形成するステップと、
（ｄ）前記ドーパントの活性化を実施する際の結晶化面の開始領域として第１の結晶質サブレイヤを使用しながら、第２のアモルファスサブレイヤの再結晶化を実施するように、少なくとも１つの熱処理を実施するステップと
から構成されるステップをこの順番で含む。
【0016】
ステップ（ａ）は、アモルファス半導体材料から作られる前記第２のサブレイヤを形成するように、第２のレベルＮ２の前記半導体層の厚さの非晶質化打込みを含むことができる。
【0017】
有利なことに、アモルファス半導体材料から作られる前記第２のサブレイヤは、支持体が第２のサブレイヤによって全体的にカバーされるように、全表面を覆って延在する。
【0018】
第１の実装の可能性によれば、ステップ（ａ）において、アモルファス材料から作られる第１のサブレイヤが、上部サブレイヤであり、結晶質材料から作られる前記第２のサブレイヤが、下部サブレイヤである。
【0019】
変形形態では、第２の実装の可能性によれば、ステップ（ａ）において、アモルファスである第１のサブレイヤが、下部サブレイヤであり、結晶質である前記第２のサブレイヤが、表面サブレイヤである。
【0020】
有利なことに、ステップ（ａ）における構造物の形成は、
－ 第１の基板を設けるステップであって、前記第１のレベルＮ１の構成要素のうちの前記少なくとも１つの構成要素が生成される、ステップと、
－ 第１の基板上に、前記第２のレベルの前記半導体層を備える第２の基板を結合するステップと、
－ 第２の基板の一部を除去する一方で、第１の基板に結合される第２の半導体層を保存するステップと
から構成されるサブステップを含むことができる。
－ 第１の基板を設けるステップであって、前記第１のレベルＮ１の構成要素のうちの前記少なくとも１つの構成要素が生成される、ステップと、
－ 第１の基板上に、前記第２のレベルの前記半導体層を備える第２の基板を結合するステップと、
－ 第２の基板の一部を除去する一方で、第１の基板に結合される第２の半導体層を保存するステップと
から構成されるサブステップを含むことができる。
【0021】
前記部分の除去が、破砕および／またはＳｍａｒｔ ｃｕｔ（商標）タイプの方法によって実施されるとき、熱処理ステップ（ｄ）は、この破砕によって発生されやすい欠陥の修復を実施するのを可能にすることができる。
【0022】
特定の実施形態によれば、ステップ（ａ）は、前記結合の前に、第２の半導体サブレイヤを形成するように第２のレベルの前記半導体層の非晶質化のステップをさらに含むことができる。
【0023】
前記半導体層の非晶質化は、変形形態では、脆弱領域の前記作成後に実施することができる。
【0024】
結合の前にこのステップを実施することによって、第１のサブレイヤの厚さと第２のサブレイヤのそれぞれの厚さを最も良好に制御することが可能になる。
【0025】
有利なことに、前記結合の前に、脆弱領域を作成するように第１の基板の打込みが実施されるとき、前記半導体層の非晶質化は、前記脆弱領域の前記作成後に実施することができる。
【0026】
有利なことに、エッチング停止層が第２の基板上で前記半導体層に面して配置され、第２の基板の一部の除去が、前記半導体層に対するエッチング停止層の選択的エッチングをさらに含む。
【0027】
方法は、ゲートブロックの両側での絶縁スペーサの形成をさらに含むことができる。
【0028】
この場合、ドープ領域を形成するステップ（ｃ）が、ここで、絶縁スペーサの前記形成の前に、ドーパントの打込みを含むことができる。または、
ドープ領域を形成するステップ（ｃ）が、絶縁スペーサの前記形成の後に実施されるドーパントの打込みを含むことができ、有利なことに、ドーパントの前記打込みは、半導体層の主平面に対する法線に対して傾く方式で実施される。
ドープ領域を形成するステップ（ｃ）が、絶縁スペーサの前記形成の後に実施されるドーパントの打込みを含むことができ、有利なことに、ドーパントの前記打込みは、半導体層の主平面に対する法線に対して傾く方式で実施される。
【0029】
有利なことに、方法は、熱処理ステップ（ｄ）の後に、少なくとも１回の、補助的なドーパントの打込みをさらに含むことができる。
【0030】
１つの実装形態の可能性によれば、方法は、ステップ（ｄ）の後に、半導体層上のゲートブロックの両側での半導体ブロックの成長をさらに含むことができる。
【0031】
ステップ（ａ）で、アモルファスである第１のサブレイヤが、下部サブレイヤであり、結晶質である前記第２のサブレイヤが、表面サブレイヤである、方法の１つの実装形態の可能性によれば、方法は、ステップ（ｄ）の後で、かつ、前記半導体ブロックの成長の前に、非ドープの表面領域の除去をさらに含むことができる。
【0032】
有利なことに、再結晶化は固相再結晶化であり、熱処理は、５５０℃未満、有利には５００℃未満、典型的には４５０℃～５００℃の間の温度で実施される。
【0033】
有利なことに、第１の構成要素レベルは、少なくとも部分的に、半導体材料の層の中に生成される。
【0034】
本発明は、純粋に指示によるもので、制限的でなく与えられる例示的な実施形態の記載を読み、添付図面の参照をすることから、最も良好に理解されることになる。
【図面の簡単な説明】
【0035】
【図1A】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第１の例を示す図である。
【図1B】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第１の例を示す図である。
【図1C】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第１の例を示す図である。
【図1D】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第１の例を示す図である。
【図1E】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第１の例を示す図である。
【図1F】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第１の例を示す図である。
【図2】その上に上位レベルのトランジスタを形成することができる、少なくとも１つのレベルの構成要素を備える構造物の例を示す図である。
【図3】本発明による方法の期間に実施することが可能な、傾斜打込みによるドーピングのステップの例を示す図である。
【図4】スペーサを形成する前で、本発明による方法の期間に実施することが可能な、打込みによるドーピングのステップの例を示す図である。
【図5A】スペーサを形成する前で、ゲートを保護する領域を形成した後に、本発明による方法の期間に実施することが可能な、打込みによるドーピングのステップの例を示す図である。
【図5B】スペーサを形成する前で、ゲートを保護する領域を形成した後に、本発明による方法の期間に実施することが可能な、打込みによるドーピングのステップの例を示す図である。
【図6A】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第２の例を示す図である。
【図6B】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第２の例を示す図である。
【図6C】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第２の例を示す図である。
【図6D】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明による方法の第２の例を示す図である。
【図6E】上位レベルがトランジスタを備える３Ｄ集積回路を生成するための、本発明にしたがった方法の第２の例を図示する図である。
【図7A】第１のレベルの構成要素の半導体層と第２のレベルの構成要素の半導体層を組み立てるための方法の、第１のシーケンスのステップを示す図である。
【図7B】第１のレベルの構成要素の半導体層と第２のレベルの構成要素の半導体層を組み立てるための方法の、第１のシーケンスのステップを示す図である。
【図7C】第１のレベルの構成要素の半導体層と第２のレベルの構成要素の半導体層を組み立てるための方法の、第１のシーケンスのステップを示す図である。
【図7D】第１のレベルの構成要素の半導体層と第２のレベルの構成要素の半導体層を組み立てるための方法の、第１のシーケンスのステップを示す図である。
【図7E】第１のレベルの構成要素の半導体層と第２のレベルの構成要素の半導体層を組み立てるための方法の、第１のシーケンスのステップを示す図である。
【図8A】第１のレベルの構成要素の半導体層と第２の組の構成要素の半導体層が組み立てられ、第２のレベルの半導体層の非晶質化がこの組立ての前に実施される、第２のシーケンスのステップを示す図である。
【図8B】第１のレベルの構成要素の半導体層と第２の組の構成要素の半導体層が組み立てられ、第２のレベルの半導体層の非晶質化がこの組立ての前に実施される、第２のシーケンスのステップを示す図である。
【図8C】第１のレベルの構成要素の半導体層と第２の組の構成要素の半導体層が組み立てられ、第２のレベルの半導体層の非晶質化がこの組立ての前に実施される、第２のシーケンスのステップを示す図である。
【図9A】単一レベルのトランジスタを有するデバイス上で実施される、従来技術による方法の例を示す図である。
【図9B】単一レベルのトランジスタを有するデバイス上で実施される、従来技術による方法の例を示す図である。
【発明を実施するための形態】
【0036】
様々な図の同一、同様、または等価な部分は、１つの図から別の図への移行を容易にするように、同じ参照符号を有する。
【0037】
図に示される様々な部分は、図をより判読しやすくするために、必ずしも均一なスケールで示されるわけではない。
【0038】
さらに、以下の説明では、「上」、「表面」、「横」などといった、構造物の向きに依存する用語は、構造物が図に示されるような向きであると考えることによって、適用される。
【0039】
【0040】
この方法を実施するための可能性がある開始構造物が図１Ａに与えられる。この構造物は、たとえばＳｉＯ２から作られる絶縁層１１０でコーティングされる支持体１００を備え、絶縁層１１０自体は表面半導体層１２０でコーティングされて、１つまたは複数のトランジスタが形成されることが意図される。たとえばシリコンから作られる表面半導体層１２０は、たとえば、５ｎｍ～６０ｎｍの間の厚さｅ０を有することができる。
【0041】
ここで、半導体層１２０は、前記絶縁層１１０と接触する下部サブレイヤ１２１と、外面にあって下部サブレイヤ上に位置決めされる上部サブレイヤ１２２との中に画成される。
【0042】
前記サブレイヤ１２１、１２２のうちの一方、ここでは上部サブレイヤ１２２は、アモルファス半導体材料Ａから作られる一方で、前記サブレイヤ１２１、１２２の他方は、結晶質半導体材料Ｃから作られる。この場合、アモルファス材料Ａから作られる上部サブレイヤ１２２は、たとえば、３ｎｍ～５０ｎｍの間の厚さｅ２を備えることができる。その部分について結晶質材料Ｃから作られるサブレイヤ１２１は、たとえば２ｎｍ～３０ｎｍの間、たとえば２ｎｍまたは３ｎｍ程度の厚さｅ１を備えることができる。
【0043】
有利なことに、アモルファス材料Ａから作られる上部サブレイヤ１２２は、全表面、絶縁層１１０、および支持体１００を覆って生成され、したがって、（直交基準座標系［Ｏ；ｘ；ｙ；ｚ］の平面［Ｏ；ｘ；ｙ］に平行に取られる）その全範囲にわたって上部サブレイヤ１２２と対向することが可能となる。アモルファス材料Ａから作られる上部サブレイヤ１２２は、典型的には、１つまたは複数の非晶質化打込みによって形成される。
【0044】
トランジスタの形成（および特にそのゲートの生成）さえする前に、全表面を覆った、半導体層１２０の厚さの非晶質化を実施することによって、次に、この厚さが再結晶化されると、異なる方向の再結晶化面からもたらされる結晶欠陥が現れるのを制限することが可能になる。
【0045】
打込み量およびエネルギーは、非晶質化を達成する一方で、サブレイヤ１２１を結晶質形式に保つように設計される。たとえば、シミュレーションおよびＴＥＭ（透過電子顕微鏡）撮像による実験的検証によって決定されるドーズ量およびエネルギー条件でのＧｅ＋イオンの打込みは、シリコンアモルファスの層の所与の厚さを作るために実施することができる。
【0046】
シミュレーションツールは、モンテカルロ法、特に、ＴＲＩＭタイプ（ＴＲＩＭは、「ＴＲａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ」（物体中のイオンの輸送）を意味する）および／またはＫＭＣ（「Ｋｉｎｅｔｉｃ Ｍｏｎｔｅ Ｃａｒｌｏ」（動的モンテカルロ）を意味する）に基づく。
【0047】
この非晶質化を行うために使用される種は、たとえば、ＳｉまたはＧｅなどといった、中性種であってよい。
【0048】
たとえば、１ｋｅＶのエネルギーでの２＊１０１５イオン＊ｃｍ－２のＧｅ＋イオンの打込みによって、４ｎｍ～５ｎｍの間のアモルファス厚を得ることが可能になってよい一方で、２．５ｋｅＶのエネルギーでの２＊１０１５のＧｅ＋イオンの打込みによって、７ｎｍ～１０ｎｍの間のアモルファス厚を得ることが可能になってよい。３．５ｋｅＶのエネルギーでの２＊１０１５のＧｅ＋イオンの打込みによって、１０ｎｍ～１２ｎｍの間のアモルファス厚を得ることが可能になってよい。
【0049】
この特定の例示的な実施形態では、その上に半導体層１２０が配設される支持体１００は、第１の基板１０および半導体層１２を備える構造物から形成することができ、ここで、１つまたは複数の構成要素、特に電子構成要素は、既に形成されている。第１の基板１０は、固体基板（英語の用語によれば「バルク」）、または、その上に半導体層１２が載る、半導体オン絶縁体タイプ特にＳＯＩの基板であってよい。図２に示される特定の例示的な実施形態では、第１のレベルＮ１の構成要素の１つまたは複数のトランジスタＴ１がこの半導体層１２中に実装され、特に、それらのチャネル領域は、この層上に設けられる。トランジスタＴ１は、ここで、たとえばＳｉＯ２から作られる、１つまたは複数の絶縁層、典型的には絶縁層のスタックの中に形成される金属相互接続部２５の１つまたは複数のステージでカバーされる。
【0050】
半導体層１２０の非晶質化は、任意選択で、図２に示された構造物と、半導体層１２０を備えるスタックまたは別の基板との間の組立ステップの前に実施することができる。組立前に半導体層１２０の非晶質化を実現することによって、特に、結晶質材料Ｃおよびアモルファス材料Ａのそれぞれの厚さをより容易に調整することが可能になる。
【0051】
図１Ａの構造物から、次いで、レベルＮ２の構成要素の１つまたは複数のトランジスタが、少なくとも部分的に半導体層１２０の中に形成される。それは、したがって、一般的に「３Ｄ」と呼ばれ、その各々に構成要素レベルの構成要素の重合わせが形成される複数の半導体層の重合わせを含むタイプのデバイスを生成する場合である。
【0052】
したがって、半導体層１２０の厚さの非晶質化ならびに半導体層１２を備える基板１０上のこの半導体層１２０の任意選択の組立の後のステップで、半導体層１２０上にゲートスタックが形成される。
【0053】
このスタックは、たとえばＳｉＯ２またはＨｆＯ２から作られる少なくとも１つのゲート誘電体層、および、たとえばポリシリコンもしくはＴｉＮもしくはＷに基づいたゲート材料の１つもしくは複数の層、または、少なくとも複数のこれらの材料のスタックを含む。次いで（図１Ｂ）、このスタック中に、ゲートブロック１３２によって覆われるゲート誘電体領域１３１が画定される。
【0054】
好ましくは、ゲートを生成するのに、５００℃未満の温度での方法が好適である。この場合に実装の特定の例によれば、ゲート誘電体領域１３１は、４５０℃程度の温度でのプラズマによるシリコンの酸化によって得られる酸化シリコンの領域であってよい。ゲート材料について言えば、これは、３５０℃で堆積したＴｉＮ、または、４７５℃程度の温度で堆積したドープＳｉであってよく、これは、レーザアニール処理によって後で再結晶化される。
【0055】
次いで（図１Ｃ）、ゲートブロック１３２の両側にスペーサ１３７が形成される。これらのスペーサ１３７は、たとえば、ＳｉＮまたはＳｉＢＣＮまたはＳｉＯＣＮに基づいてよい。好ましくは、また、５００℃未満の温度での実施のための方法が好適である。このために、たとえば４００℃程度の温度でＳｉＣＯを堆積することによって、たとえばスペーサ１３７を形成することが可能である。
【0056】
次のドープ領域１２５は、ゲートブロック１３２に対向して位置決めされトランジスタチャネルを収容するように設計される、半導体層１２０の領域１２０Ｃの両側で、この層１２０の中に形成される。これらのドープ領域１２５は、典型的には、第２の半導体層１２０の中にドーパントを打ち込むことによって生成される。
【0057】
図１Ｄに示される例示的な実施形態では、ドープ領域１２５は、アモルファス上部サブレイヤ１２２の中および結晶質下部サブレイヤ１２１の中に延在する。打込み条件は、上で述べたようなＣＴＲＩＭまたはＫＭＣタイプの打込みシミュレーションツールで、当業者が設計することができる。
【0058】
好ましくは、５００℃未満の温度での打込みのための方法が好適である。打込み方法は、ここで、主に環境温度で実施される。
【0059】
ドーパントの打込みが実施されたら、上部サブレイヤ１２２の再結晶化アニールを実施するように、少なくとも１つの熱処理が実施される（図１Ｅ）。ここで、再結晶化面の開始領域として下部サブレイヤ１２１の使用が行われ、この再結晶化面は、この例では、上昇面である、すなわち絶縁層１１０から遠ざかる。
【0060】
結晶質半導体材料と接触するアモルファス半導体材料の固相エピタキシャル再成長（ＳＰＥＲ）の方法は、特に、典型的には６００℃未満、好ましくは５００℃未満、たとえば４５０℃～５００℃の間であってよい温度で実施される。付随して、実施される熱処理によって、ドーパントの活性化を実施することが可能になる。ＳＰＥＲ再結晶化方法の速度は、温度、材料、ドーパントの濃度、およびドーパントのタイプ（打ち込まれる種）にしたがって変化する。当業者は、アニール時間にしたがって再結晶化した厚さの測定によって、再結晶化条件を確立することができることになる。厚さは、たとえば、偏光解析法によって測定される。ここで、ドープ領域１２５は、結晶質半導体材料Ｃから作られる。このようにして、再結晶化とドーパントの活性化は、限定したサーマルバジェットを使用して相互的にされる。
【0061】
支持体１００の形成が、別の半導体層１２を備える構造物上への半導体１２０の移転および組立によって実施され、特に、破砕ステップを有する、Ｓｍａｒｔ ｃｕｔ（商標）タイプのための方法を実施する場合、上述のＳＰＥＲ技法によって実施される熱アニールによって、任意選択で、この破砕期間に半導体層１２０中で引き起こされやすい結晶欠陥を修復することが可能になってよい。
【0062】
上位レベルＮ２の１つまたは複数のトランジスタを生成するための方法は、次いで、ドープ領域１２５上で、半導体層１２０のゲートブロック１３２の両側に位置決めされる半導体ブロック１４５の成長を実施するステップが続いてよい。そのような成長は、その場ドーピングステップでエピタキシによって実施することができ、その間、半導体材料の成長とこの材料のドーピングは相互的にされる。
【0063】
トランジスタのソースおよびドレイン領域の形成はこうして完了する（図１Ｆ）。
【0064】
次いで、他のステップによって、特に金属と半導体合金の領域を形成するステップ、特に半導体領域１４５のシリサイド化を実施するステップによって、１つまたは複数のトランジスタの形成を完了することが可能である。そのような領域によって、接点を形成することが可能になり、接点は、典型的には、たとえばタングステンまたは銅といった材料を堆積し、次いでアニールすることによって生成される。
【0065】
ちょうど記載した方法の例の変形形態では、スペーサ１３７の下に配置されるいわゆる拡張領域１２６をドーピングするため、ゲート１３２の両側に位置決めされる半導体層１２０の領域１２５のドーピングに加えて、準備することが可能である。
【0066】
この場合、スペーサ１３７が半導体層１２０のドーピングを実施する前に形成される場合には、図３のように、半導体層１２０の主平面に対する法線ｎに対して傾く打込みを実施するために、準備を行うことが可能である。このようにして、これらの拡張領域１２６に到達してドーピングすることが可能である。
【0067】
これらのドープ拡張領域１２６を生成するための別の可能性は、図４に示されるように、今回はスペーサ１３７を形成する前に打込みによるドーピングを実施することから構成される。この場合、特にビームの方位の観点での打込み条件は、ゲート１３２の下のドーピングを避けるように設計される。
【0068】
ゲート１３２の下のいかなるドーピングをも回避するため、誘電体材料から作られる微細保護層１３５でゲートブロック１３２の横側面をコーティングするための準備を最初に行うことも可能である。たとえば、微細保護層１３５は、異方的にエッチングされる、１ｎｍ～１０ｎｍ程度の厚さを有する窒化物の層に基づく層である。次いで、図５Ａのように、ドーピングを実施するために、１つまたは複数の打込みが実施される。次いで（図５Ｂ）、微細保護層１３５に対してより厚い厚さを有するスペーサ１３７が形成される。ここで必要ならば、他の打込みを実施することができる。
【0069】
別の変形形態によれば、１つまたは複数のトランジスタが形成される半導体層１２０の中の、アモルファスと結晶質の厚さに逆の順序を実現することが可能である。
【0070】
こうして、図６Ａ～図６Ｅに与えられる方法の例では、半導体層１２０が今回は、たとえばアモルファスシリコンといった、アモルファス半導体材料Ａから作られる下部サブレイヤ１２１を含む一方で、上部サブレイヤ１２２は、たとえば結晶質シリコンといった、結晶質材料Ｃから作られる。
【0071】
図６Ａに示されるような構造物を得るために、典型的には、特に打込みによる非晶質化の実施は、以前に言及したように、たとえば図２に示されたような、第１のレベルの構成要素を有する半導体層１２を含む構造物と、第２の半導体層１２０を備える別の構造物または別の基板との間の組立てについての方法を実施する前に、免除される。
【0072】
こうして、一度半導体層１２０および絶縁層１１０が組み立てられ互いに接着接合される、１回または複数回の非晶質化打込みを行実施することが望まれるときよりもむしろ、特に絶縁層１１０に近接している、完全なアモルファスサブレイヤ１２１を得ることがより容易になってよい。
【0073】
アモルファス材料Ａから作られる下部サブレイヤ１２１は、たとえば、３ｎｍ～５０ｎｍの間の厚さｅ’１を備えることができる。その部分について結晶質材料Ｃから作られる上部サブレイヤ１２２は、たとえば、２ｎｍ～３０ｎｍの間の厚さｅ’２を備えることができる。
【0074】
次に、図６Ａに示される構造物から、ゲートブロック１３２が形成される。
【0075】
図６Ｂに示される例示的な実施形態では、ゲートブロック１３２の両側の絶縁スペーサ１３７は、ソースおよびドレイン領域のドーピングの前で、任意選択の、拡張領域のドーピングの前に形成される。
【0076】
図６Ｃに示される例示的な実施形態では、ゲートブロック１３２およびスペーサ１３７の両側で、第２の半導体層１２０の中にドーパントを打ち込むことによって、次いで、ドープ領域１２５が形成される。図３に関連して以前に記載されたように、任意選択で、１回または複数回の傾斜打込みによって、このドーピングを実施することも可能である。変形形態および図４または図５Ａ～図５Ｂに関連して以前に記載されたように、スペーサ１３７を生成するためのステップおよび打込みによるドーピングのステップの逆の順序を実現することも可能である。
【0077】
次いで、再結晶化は、下部サブレイヤ１２１を熱処理することによって実施される一方で、ドープ領域１２５のドーパントの活性化を実施する（図６Ｄ）。この熱処理は、好ましくは４５０℃～５００℃の間の温度でＳＰＥＲタイプの再結晶化を得るように、ここでも典型的に実施される。
【0078】
今回は、再結晶化面のための開始領域として上部サブレイヤ１２２の使用が行われる。全面にわたって延在するアモルファスサブレイヤ１２１を有することによって、本質的に垂直で、したがって、結晶質構造物の無欠陥再生成により好都合な再結晶化面を有することが可能になる。
【0079】
任意選択で、次いで、その場ドーピングでＳＰＥＲタイプの再結晶化を実施することが可能であり、ここで、ドーピングおよび再結晶化は、この同じ機器で実施される。
【0080】
有利なことに適用可能な場合には、ここで、任意の非ドープ表面領域の除去を実施することが可能である。
【0081】
ここで、特に、ソースおよびドレイン領域を形成するための半導体ブロック１４５の成長（図６Ｅ）、および次いで接点を形成するためのシリサイド化といった、以前の例に記載されたようなステップを実施することが可能である。
【0082】
以前に示したように、図１Ａに示したような構造物または図６Ａに示したような構造物を得るために、最初に、第１のレベルの構成要素が形成される第１の半導体層１２を備える基板１０と、上位レベルの１つまたは複数のトランジスタが設けられる半導体層１２０を備える別の基板１との間の組立の方法を実施することが可能である。
【0083】
したがって、図７Ａに示される例示的な実施形態では、半導体ハンドル基板１が設けられ、その上にたとえばシリコンから作られる半導体層１２０が配設され、脆弱領域３を形成するため、この基板１の中の打込みが実施される。打込みは、たとえばＨ＋またはヘリウムイオンによって実施される。
【0084】
図２に関連して以前に記載されたような構造物とハンドル基板１の分子結合による組立が次に実施される（図７Ｂ）。分子結合は、たとえば、図２の構造物の表面上のＳｉの層と、ハンドル基板１をカバーするＳｉＯ２の層との間で実施することができる。
【0085】
図７Ｃは、脆弱領域３においてハンドル基板１を破砕することによる後続の切断ステップを示す。残っている厚さを後で除去する追加ステップを次に実施することができる（図７Ｄ）。この除去は典型的には平坦化（ＣＭＰ）によって実施される。
【0086】
半導体層１２０がレベルＮ１の構成要素上に移転されると、ここで、少なくとも１回の非晶質化打込みを実施することが可能である（図７Ｅ）。
【0087】
【0088】
任意選択で、図７Ａに示されるように、ハンドル基板１上に配置される半導体層１２０は、異なる半導体材料から作られ層１２０の材料に対して選択的にエッチングすることが可能なエッチング停止層１７０に面して置くことができる。たとえば、半導体層１２０がシリコンから作られるとき、エッチング停止層１７０はＳｉＧｅから作ることができる。
【0089】
図７Ｂ～図７Ｃに実施されるような半導体層１２０の移転が実施されると、表面半導体層が薄くされ、この表面層は、そこから破砕ステップによって作成された粗さを取り除くために、平滑化される。脆弱領域を生成するための打込みのために結晶に導入されやすい任意の残留欠陥は、取り除かれて減らされる。
【0090】
停止層１７０の存在によって、層１２０の厚さを制御すること、および、その粗さを低温で減らすことがより良好に可能になる。
【0091】
別の実装の可能性によれば、半導体層１２０でコーティングされた基板１とその上にレベルＮ１の構成要素が形成される基板１０とを分子結合することによる組立を実施する前でさえ、半導体層１２０中にアモルファスサブレイヤを作成することが可能である。
【0092】
【0093】
次いで（図８Ｂ）、半導体層１２０のサブレイヤを打ち込むことによる非晶質化が実施される。
【0094】
次に、分子結合による組立、その次に、脆弱領域３においてハンドル基板１を破砕することによる切断が実施される（図８Ｃ）。
【0095】
【0096】
【符号の説明】
【0097】
１ 第２の基板、ハンドル基板
３ 脆弱領域
１０ 第１の基板
１２ 半導体材料の層、半導体層、第１の半導体層
２５ 金属相互接続部
１００ 支持体
１１０ 絶縁層
１２０ 半導体層
１２０Ｃ 領域
１２１ 下部サブレイヤ
１２２ 上部サブレイヤ
１２５ ドープ領域
１２６ 拡張領域
１３１ ゲート誘電体領域
１３２ トランジスタゲートブロック
１３５ 微細保護層
１３７ 絶縁スペーサ
１４５ 半導体ブロック、半導体領域
１７０ エッチング停止層
９２５ 半導体領域
９２６ 非ドープ層
９３２ スペーサ、ゲートブロック
３ 脆弱領域
１０ 第１の基板
１２ 半導体材料の層、半導体層、第１の半導体層
２５ 金属相互接続部
１００ 支持体
１１０ 絶縁層
１２０ 半導体層
１２０Ｃ 領域
１２１ 下部サブレイヤ
１２２ 上部サブレイヤ
１２５ ドープ領域
１２６ 拡張領域
１３１ ゲート誘電体領域
１３２ トランジスタゲートブロック
１３５ 微細保護層
１３７ 絶縁スペーサ
１４５ 半導体ブロック、半導体領域
１７０ エッチング停止層
９２５ 半導体領域
９２６ 非ドープ層
９３２ スペーサ、ゲートブロック
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【国際調査報告】