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特表2024-543564メモリセルのストリングを含むメモリアレイ、及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-21

(54)【発明の名称】メモリセルのストリングを含むメモリアレイ、及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法

(51)【国際特許分類】

H10B 43/50 20230101AFI20241114BHJP

H10B 43/20 20230101ALI20241114BHJP

H10B 43/23 20230101ALI20241114BHJP

H10B 43/27 20230101ALI20241114BHJP

H01L 21/336 20060101ALI20241114BHJP

H01L 21/768 20060101ALI20241114BHJP

【ＦＩ】

H10B43/50

H10B43/20

H10B43/23

H10B43/27

H01L29/78 371

H01L21/90 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024532207

(86)(22)【出願日】2022-09-29

(85)【翻訳文提出日】2024-06-14

(86)【国際出願番号】 US2022045166

(87)【国際公開番号】W WO2023101753

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】17/537,990

(32)【優先日】2021-11-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロンテクノロジー，インク．

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(72)【発明者】

【氏名】ロメリナンシーエム．

(72)【発明者】

【氏名】ヴェニガララジャセカール

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033JJ19

5F033JJ33

5F033KK04

5F033KK28

5F033NN03

5F033RR01

5F033RR03

5F033RR04

5F033RR06

5F033RR09

5F033SS21

5F033UU04

5F033VV01

5F033VV06

5F033VV16

5F083EP17

5F083EP18

5F083EP22

5F083EP32

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083EP76

5F083ER02

5F083ER03

5F083ER22

5F083GA10

5F083GA27

5F083JA03

5F083JA04

5F083JA19

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083JA51

5F083KA01

5F083KA03

5F083KA11

5F083LA16

5F083LA21

5F083MA01

5F083MA15

5F083MA16

5F083PR03

5F083PR21

5F083PR22

5F101BA42

5F101BA44

5F101BA46

5F101BB02

5F101BB08

5F101BC01

5F101BC02

5F101BC11

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

メモリセルのストリングを含むメモリアレイは、導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックを含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリングを含む。チャネル材料ストリングは、導体層の導体材料と直接電気的に結合する。アレイ貫通ビア（ＴＡＶ）領域は、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶを含む。個々のＴＡＶは、下部の真上の、下部と接合された上部を含む。個々のＴＡＶは、上部と下部とが接合する垂直断面内に少なくとも１つの外部ジョグ面を含む。下部は、上部と下部とが接合する垂直断面において上部よりも幅広である。方法を含むその他の実施形態が開示される。

【特許請求の範囲】

【請求項1】

メモリセルのストリングを含むメモリアレイであって、
導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックであって、メモリセルのストリングは、前記絶縁層及び前記導電層を通って延びるチャネル材料ストリングを含み、前記チャネル材料ストリングは、前記導体層の導体材料と直接電気に結合する、メモリブロックと、
前記絶縁層及び前記導電層を通って前記導体層中に個々に延びるＴＡＶを含むアレイ貫通ビア（ＴＡＶ）領域であって、個々の前記ＴＡＶは、下部の直上に前記下部と接合された上部を含み、前記個々のＴＡＶは、前記上部と前記下部とが接合する垂直断面内に少なくとも１つの外部ジョグ面を含み、前記下部は、前記上部と前記下部とが接合する前記垂直断面において前記上部よりも幅広である、ＴＡＶ領域と
を含む、メモリアレイ。

【請求項2】

前記外部ジョグ面は、前記導体層の最上部の上方にある、請求項１に記載のメモリアレイ。

【請求項3】

前記外部ジョグ面は、前記導体層の最上部にある、請求項１に記載のメモリアレイ。

【請求項4】

前記外部ジョグ面は、前記導体層の最上部の下方にあり、前記導体層内にある、請求項１に記載のメモリアレイ。

【請求項5】

前記外部ジョグ面は、前記垂直断面内に水平な部分を含む、請求項１に記載のメモリアレイ。

【請求項6】

前記個々のＴＡＶ内の前記垂直断面内に２つの外部ジョグ面を含む、請求項１に記載のメモリアレイ。

【請求項7】

前記２つの外部ジョグ面は、前記垂直断面内に水平な部分を個々に含む、請求項６に記載のメモリアレイ。

【請求項8】

前記２つの外部ジョグ面は、前記導体層の最上部の上方にある、請求項６に記載のメモリアレイ。

【請求項9】

前記２つの外部ジョグ面は、前記導体層の最上部にある、請求項６に記載のメモリアレイ。

【請求項10】

前記２つの外部ジョグ面は、前記導体層の最上部の下方にあり、前記導体層内にある、請求項６に記載のメモリアレイ。

【請求項11】

前記上部ジョグ面及び下部ジョグ面は、水平な部分を個々に含む、請求項１に記載のメモリアレイ。

【請求項12】

前記部分は正確に水平である、請求項１１に記載のメモリアレイ。

【請求項13】

前記チャネル材料ストリングは、最下位の前記導電層内にあり、複数の前記チャネル材料ストリングの側壁に直接接触する導電性材料によって、前記導体層の導体材料と直接電気的に結合される、請求項１に記載のメモリアレイ。

【請求項14】

ＮＡＮＤを含む、請求項１に記載のメモリアレイ。

【請求項15】

メモリセルのストリングを含むメモリアレイであって、
導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックであって、メモリセルのストリングは、前記絶縁層及び前記導電層を通って延びるチャネル材料ストリングを含み、前記チャネル材料ストリングは、前記導体層の導体材料と直接電気的に結合する、メモリブロックと、
前記絶縁層及び前記導電層を通って前記導体層中に個々に延びるＴＡＶ構築物を含むアレイ貫通ビア（ＴＡＶ）領域であって、個々の前記ＴＡＶ構築物は、下部の真上の、前記下部と接合された上部を含み、前記個々のＴＡＶ構築物は、半径方向に外側の絶縁性ライニングと、前記絶縁性ライニングの半径方向に内側の導電性コアとを含み、前記絶縁性ライニングは、前記下部の導電上面に直接接する、ＴＡＶ領域と
を含む、メモリアレイ。

【請求項16】

前記下部の前記導電上面に直接接する前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にはない、請求項１５に記載のメモリアレイ。

【請求項17】

前記下部の前記導電上面に直接接する前記絶縁性ライニングのどの部分も、前記導体層内に存在しない、請求項１５に記載のメモリアレイ。

【請求項18】

前記下部の前記導電上面に直接接する前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にはなく、
前記下部の前記導電上面に直接接する前記絶縁性ライニングのどの部分も、前記導体層内に存在しない、
請求項１５に記載のメモリアレイ。

【請求項19】

前記下部の前記導電性上面に直接接する前記絶縁性ライニングは、前記導体層中に下方に延びる、請求項１５に記載のメモリアレイ。

【請求項20】

前記下部の前記導電上面に直接接する前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にはない、請求項１９に記載のメモリアレイ。

【請求項21】

前記個々のＴＡＶ構築物の前記下部の導電材料は、前記上部と前記下部とが接合する垂直断面において、前記上部内の前記導電性コアの導電性材料よりも幅広である、請求項１５に記載のメモリアレイ。

【請求項22】

メモリセルのストリングを含むメモリアレイであって、
導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックであって、メモリセルのストリングは、前記絶縁層及び前記導電層を通って延びるチャネル材料ストリングを含み、前記チャネル材料ストリングは、前記導体層の導体材料と直接電気的に結合する、メモリブロックと、
前記絶縁層及び前記導電層を通って前記導体層中に個々に延びるＴＡＶ構築物を含むアレイ貫通ビア（ＴＡＶ）領域であって、個々の前記ＴＡＶ構築物は、下部の真上の、前記下部と接合された上部を含み、前記個々のＴＡＶ構築物は、前記上部内に、半径方向に外側の絶縁性ライニングと、前記絶縁性ライニングの半径方向に内側の導電性コアとを含み、前記上部内にある前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にあるように下方に延びていない、ＴＡＶ領域と
を含む、メモリアレイ。

【請求項23】

メモリセルのストリングを含むメモリアレイであって、
導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックであって、メモリセルのストリングは、前記絶縁層及び前記導電層を通って延びるチャネル材料ストリングを含み、前記チャネル材料ストリングは、前記導体層の導体材料と電気的に直接結合する、メモリブロックと、
前記絶縁層及び前記導電層を通って前記導体層中に個々に延びるＴＡＶ構築物を含むアレイ貫通ビア（ＴＡＶ）領域であって、個々の前記ＴＡＶ構築物は、
下部の真上の、前記下部と接合された上部と、
前記上部内の、半径方向に外側の絶縁性ライニング、及び前記絶縁性ライニングの半径方向に内側の導電性コアと、
前記上部と前記下部とが接合する垂直断面内に少なくとも１つの外部ジョグ面を含むように、前記垂直断面において前記上部内の前記導電性コアの導電性材料よりも幅広である、前記下部の導電材料であって、前記絶縁性ライニングは、前記導電材料の前記外部ジョグ面に直接接する、前記下部の導電材料と
を含む、ＴＡＶ領域と
を含む、メモリアレイ。

【請求項24】

前記外部ジョグ面は、前記導体層の最上部の上方にある、請求項２３に記載のメモリアレイ。

【請求項25】

前記外部ジョグ面は、前記導体層の最上部にある、請求項２３に記載のメモリアレイ。

【請求項26】

前記外部ジョグ面は、前記導体層の最上部の下方にあり、前記導体層内にある、請求項２３に記載のメモリアレイ。

【請求項27】

前記外部ジョグ面は、前記垂直断面内に水平な部分を含む、請求項２３に記載のメモリアレイ。

【請求項28】

前記個々のＴＡＶ内の前記垂直断面内に２つの外部ジョグ面を含む、請求項２３に記載のメモリアレイ。

【請求項29】

前記上部内にある前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にあるように下方に延びていない、請求項２３に記載のメモリアレイ。

【請求項30】

前記上部内にある前記絶縁性ライニングのどの部分も、前記導体層内にあるように下方に延びていない、請求項２３に記載のメモリアレイ。

【請求項31】

前記上部内にある前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にあるように下方に延びておらず、
前記上部内にある前記絶縁性ライニングのどの部分も、前記導体層内にあるように下方に延びていない、
請求項２３に記載のメモリアレイ。

【請求項32】

前記絶縁性ライニングは、前記導体層中に下方に延びる、請求項２３に記載のメモリアレイ。

【請求項33】

前記チャネル材料ストリングは、最下位の前記導電層内にあり、複数の前記チャネル材料ストリングの側壁に直接接触する導電性材料によって、前記導体層の前記導体材料と直接電気的に結合される、請求項２３に記載のメモリアレイ。

【請求項34】

前記上部ジョグ面及び下部ジョグ面は、水平な部分を個々に含む、請求項２３に記載のメモリアレイ。

【請求項35】

前記部分は正確に水平である、請求項３４に記載のメモリアレイ。

【請求項36】

メモリセルのストリングを含むメモリアレイを形成することに使用される方法であって、
基板上に導体材料を含む導体層を形成することと、
前記導体層の真上に垂直方向に交互の第１の層及び第２の層を含むことになるスタックの下部を形成することであって、前記スタックは、横方向に間隔が空けられたメモリブロック領域とアレイ貫通ビア（ＴＡＶ）領域とを含む、形成することと、
前記ＴＡＶ領域内の前記スタックの前記下部内にＴＡＶの下部を形成することと、
前記スタックの前記下部の真上及び前記ＴＡＶの前記下部の真上に前記スタックの上部の前記垂直方向に交互の第１の層及び第２の層を形成し、前記スタックの前記上部内の前記第１の層及び前記第２の層を通って、前記メモリブロック領域内の前記スタックの前記下部まで延びるチャネル材料ストリングを形成することと、
前記スタックの前記上部中に、前記ＴＡＶの個々の前記下部に個々に延びるＴＡＶ開口部を形成することと、
前記個々のＴＡＶの前記下部に直接接して個々の前記ＴＡＶ開口部内に個々の前記ＴＡＶの上部を形成することと
を含む、方法。

【請求項37】

前記個々のＴＡＶの前記下部が、前記個々のＴＡＶの前記上部と前記下部とが接合する垂直断面において前記個々のＴＡＶの前記上部よりも幅広である、前記個々のＴＡＶの前記上部と前記下部とが接合する前記垂直断面内に少なくとも１つの外部ジョグ面を含むように前記個々のＴＡＶを形成し、前記個々のＴＡＶの前記上部と前記下部とが接合する前記垂直断面において前記個々のＴＡＶの前記上部よりも幅広であるように前記個々のＴＡＶの前記下部を形成することを含む、請求項３６に記載の方法。

【請求項38】

前記外部ジョグ面は、前記導体層の最上部の上方にある、請求項３７に記載の方法。

【請求項39】

前記外部ジョグ面は、前記導体層の最上部にある、請求項３７に記載の方法。

【請求項40】

前記外部ジョグ面は、前記導体層の最上部の下方にあり、前記導体層内にある、請求項３７に記載の方法。

【請求項41】

前記外部ジョグ面は、前記垂直断面内に水平な部分を含む、請求項３７に記載の方法。

【請求項42】

前記個々のＴＡＶ内の前記垂直断面内に２つの外部ジョグ面を形成することを含む、請求項３７に記載の方法。

【請求項43】

前記絶縁層及び前記導電層を通って前記導体層中に個々に延びるＴＡＶ構築物を含むように前記ＴＡＶを形成することであって、個々の前記ＴＡＶ構築物は、下部の直上に前記下部と接合された上部を含み、前記個々のＴＡＶ構築物は、前記上部に、半径方向に外側の絶縁性ライニングと、前記絶縁性ライニングの半径方向に内側の導電性コアとを含み、前記絶縁性ライニングは、前記個々のＴＡＶの前記下部の導電上面に直接接する、形成することを含む、請求項３６に記載の方法。

【請求項44】

前記上部内にある前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電性材料の脇にあるように下方に延びていない、請求項４３に記載の方法。

【請求項45】

前記上部内にある前記絶縁性ライニングのどの部分も、前記導体層内にあるように下方に延びていない、請求項４３に記載の方法。

【請求項46】

前記上部内にある前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にあるように下方に延びておらず、
前記上部内にある前記絶縁性ライニングのどの部分も、前記導体層内にあるように下方に延びていない、
請求項４３に記載の方法。

【請求項47】

前記上部内にある前記絶縁性ライニングは、前記導体層中に下方に延びる、請求項４３に記載の方法。

【請求項48】

前記上部内にある前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物の前記下部の導電材料の脇にあるように下方に延びていない、請求項４７に記載の方法。

【請求項49】

前記絶縁層及び前記導電層を通って前記導体層中に個々に延びるＴＡＶ構築物を含むように前記ＴＡＶを形成することであって、個々の前記ＴＡＶ構築物は、下部の直上に前記下部と接合された上部を含み、前記個々のＴＡＶ構築物は、前記上部に、半径方向に外側の絶縁性ライニングと、前記絶縁性ライニングの半径方向に内側の導電性コアとを含み、前記上部内にある前記絶縁性ライニングのどの部分も、前記個々のＴＡＶ構築物内の前記下部の導電材料の脇にあるように下方に延びていない、形成することを含む、請求項３６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書で開示する実施形態は、メモリセルのストリングを含むメモリアレイ、及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法に関する。

【背景技術】

【0002】

メモリは集積回路の一種であり、データを格納するためにコンピュータシステムで使用される。メモリは、個々のメモリセルの１つ以上のアレイで製造され得る。メモリセルは、デジット線（ビット線、データ線、又はセンス線とも称される）及びアクセス線（ワード線とも称される）を使用して書き込まれ得、又は読み出され得る。センス線は、アレイの列に沿ってメモリセルを導電的に互いに接続し得、アクセス線は、アレイの行に沿ってメモリセルを導電的に互いに接続し得る。各メモリセルは、センス線とアクセス線との組み合わせを通じて一意にアドレッシングされ得る。

【0003】

メモリセルは、揮発性、半揮発性、又は不揮発性であり得る。不揮発性メモリセルは、電力の存在しない場合に長期間データを格納し得る。不揮発性メモリは、従来、少なくとも約１０年の保持期間を有するメモリであると規定されている。揮発性メモリは、データを消失するため、データの保存状態を維持するためにリフレッシュ／再書き込みされる。揮発性メモリは、ミリ秒以下の保持期間を有し得る。いずれにしても、メモリセルは、少なくとも２つの異なる選択可能な状態で記憶内容を保持又は格納するように構成される。バイナリシステムでは、状態は“０”又は“１”の何れかとみなされる。他のシステムでは、少なくとも幾つかの個々のメモリセルは、情報の３つ以上のレベル又は状態を格納するように構成され得る。

【0004】

電界効果トランジスタは、メモリセルで使用され得る電子コンポーネントの一種である。これらのトランジスタは、間に半導体チャネル領域を有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートは、チャネル領域に隣接し、薄いゲート絶縁体によってチャネル領域から分離される。ゲートに適切な電圧を印加することにより、電流がソース／ドレイン領域の一方からチャネル領域を通って他方に流れることが可能になる。ゲートから電圧が除去された場合、電流は、チャネル領域を通って流れることを大幅に阻止される。電界効果トランジスタはまた、追加の構造体、例えば、ゲート絶縁体と導電性ゲートとの間のゲート構築物の一部として可逆的にプログラミング可能な電荷蓄積領域を含み得る。

【0005】

フラッシュメモリは、メモリの一種であり、現代のコンピュータ及びデバイスで様々な用途を有する。実例として、現代のパーソナルコンピュータは、フラッシュメモリチップ上に格納されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスでは、従来のハードドライブの代わりにソリッドステートドライブにフラッシュメモリを利用することが益々一般的になりつつある。更に別の例として、フラッシュメモリによってメーカーは、新たな通信プロトコルを標準化されるときにそれを利用可能にし、機能を強化するためにデバイスをリモートでアップグレードする能力を提供することができるため、フラッシュメモリは、無線電子デバイスでは好まれる。

【0006】

メモリアレイは、例えば、米国特許出願公開２０１５／０２２８６５１、２０１６／０２６７９８４、及び２０１７／０１４０８３３の何れかに示され説明されているように、メモリページ、メモリブロック及び部分ブロック（例えば、サブブロック）、並びにメモリプレーン内に配置され得る。メモリブロックは、垂直方向に積み重ねられたメモリセルの個々のワード線層内の個々のワード線の長手方向の輪郭を少なくとも部分的に画定し得る。これらのワード線への接続は、垂直方向に積み重ねられたメモリセルのアレイの端部又は縁部にある、いわゆる“階段ステップ構造体”で発生し得る。階段ステップ構造体は、高さ方向に延びる導電性ビアがワード線への電気的アクセスを提供するように接触する個々のワード線の接触領域を画定する個々の“階段”（“ステップ”又は“階段ステップ”とも称される）を含む。

【図面の簡単な説明】

【0007】

【図1】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図2】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図3】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図4】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図5】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図6】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図7】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図8】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図9】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図10】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図11】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図12】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【図13】発明の実施形態に従ったメモリセルのストリングを含むメモリアレイの図である。

【発明を実施するための形態】

【0008】

発明の実施形態は、メモリアレイ、例えば、アレイの下に周辺制御回路を有するＮＡＮＤ又はその他のメモリセルのアレイ（例えば、ＣＭＯＳアンダーアレイ）を形成することに使用される方法を包含する。発明の実施形態は、いわゆる“ゲートラスト”又は“置換ゲート”処理、いわゆる“ゲートファースト”処理、及びトランジスタゲートがいつ形成されるかに関係なく、既存か又は将来開発されるかに関わらないその他の処理を包含する。発明の実施形態は、製造方法に関わらないメモリアレイ（例えば、ＮＡＮＤアーキテクチャ）も包含する。

【0009】

図１～図８及び図１３を参照して第１の例示的な実施形態が説明される。図１は、メモリアレイ１２を含むダイ又はダイ領域１００を含む例示的な実施形態の構築物１０を概略的に示す。ダイ又はダイ領域１００は、より大きな基板（例えば、半導体ウェハ、示さず）の一部であり得る。或いは、単なる例として、ダイ又はダイ領域１００は、集積回路チップの一部、又は集積回路チップを含むパッケージの一部であり得る。例示的なダイ１００は、少なくとも１つのメモリプレーン領域１０５（４つが示されている）、個々のメモリプレーン領域１０５内の横方向に間隔が空けられたメモリブロック５８、アレイ貫通ビア（ＴＡＶ）領域１９、階段ステップ領域６０（メモリプレーンの隣り合う対の長手方向の対向端に２つが示されている）、及び周辺回路領域ＰＣ（２つが示されている）を含む。本書では、“ブロック”は“サブブロック”を含む総称である。例えば、すぐ隣接するメモリプレーン間に階段ステップ領域を有する等、別の向きが使用され得る（示さず）。図２～図８及び図１３は、ダイ又はダイ領域１００の一部のより拡大された様々な縮尺の概略図である。

【0010】

メモリアレイ１２は、導電性／導体／導電的、半導性／半導体／半導的、又は絶縁性／絶縁体／絶縁的（すなわち、ここでは電気的）材料の内の１つ以上を含むベース基板１１の上方にあるものとして単に例として示されているメモリセル５６の高さ方向に延びるストリング４９を含む。様々な材料が、ベース基板１１の高さ方向に上方に形成されている。材料は、図２～図８、図１３に描写した材料の脇、高さ方向に内側、又は高さ方向に外側にあり得る。例えば、集積回路のその他の部分的又は全体的に製造されたコンポーネントは、ベース基板１１の上方、周囲、又は内のどこかに設けられてもよい。メモリセルの高さ方向に延びるストリングのアレイ１２内のコンポーネントを動作させるための制御及び／又はその他の周辺回路も製造され得、全体的又は部分的にアレイ又はサブアレイ内にあってもなくてもよい。更に、複数のサブアレイもまた、独立して、タンデムに、さもなければ互いに相対的に製造され得、動作させられ得る。本文書では、“サブアレイ”もアレイとみなされ得る。

【0011】

“ＴＡＶ領域”（例えば、領域１９）は、動作可能ＴＡＶが存在するか、又は形成されることになる領域である。“動作可能ＴＡＶ”は、スタック１８＊（以下に説明する。＊は、他の接尾辞を有しても有さなくてもよい、同じ数字で指定されたそうした全てのコンポーネントを含む接尾辞として使用される）を通って延び、製造された又は製造中の集積回路の完成構築物内の異なる高さにある電子コンポーネント間にある回路動作可能導電性相互接続部である。ＴＡＶ領域はまた、１つ以上のダミーＴＡＶ（すなわち、製造された又は製造中の集積回路の完成構築物内のスタック１８＊を通って延びる回路動作不能な構造体）を含み得る。例示的なＴＡＶ領域１９は、個々のメモリプレーン１０５内（すなわち、面内、例えば図１）にあってもよく、又は面外（すなわち、メモリプレーン領域［示さず］の外側、例えば、プレーンの端又は階段ステップ領域内）にあってもよい。単なる例として、図１では面内ＴＡＶ領域１９の例をそのように指定している。論考は単一のＴＡＶ領域１９に関して進むが、本発明が適用可能な複数のＴＡＶ領域が存在することになるし、これらの複数のＴＡＶ領域が面内、面外、及び／又は面内と面外との組み合わせであるか否かを問わない可能性が高い。ＴＡＶ領域はメモリブロック領域（示さず）内にあってもよい。

【0012】

導体材料１７を含む例示的な（例えば、最上部８７を有する）導体層１６は、基板１１の上方にある。示したような導体材料１７は、上部導体材料４３とは異なる組成の下部導体材料４４の真上に、下部導体材料４４に直接電気的に結合された（例えば、直接接する）上部導体材料４３を含む。一実施形態では、上部導体材料４３は、導電的にドープされた半導電性材料（例えば、ｎ型ドープ又はｐ型ドープされたポリシリコン）を含む。一実施形態では、下部導体材料４４は金属材料（例えば、ＷＳｉ_ｘ等の金属シリサイド）を含む。導体層１６は、アレイ１２内のメモリセル５６への読み出しアクセス及び書き込みアクセスを制御するために使用される制御回路（例えば、周辺アンダーアレイ回路及び／又は共通ソース線若しくはプレート）の一部を含み得る。

【0013】

例示的な垂直スタック１８＊は、横方向に間隔が空けられた個々のメモリブロック５８内の導体層１６の真上にあり、基板１１及び導体層１６の上方に下部１８Ｌ及び上部１８Ｕを含み得る。スタック１８＊は、垂直方向に交互の導電層２２＊（第１の層とも称される）及び絶縁層２０＊（第２の層とも称される）を含み、層２２＊の材料は層２０＊の材料とは異なる組成のものである。層２０＊及び２２＊の各々の例示的な厚さは、２２～６０ナノメートルである。少数の層２０＊及び２２＊のみが示されているが、スタック１８＊は数十、１００以上等の層２０＊及び２２＊を含む可能性が高い。周辺回路及び／又は制御回路の一部であってもなくてもよいその他の回路が、導体層１６とスタック１８＊との間にあり得る。例えば、こうした回路の導電性材料と絶縁性材料との複数の垂直方向に交互の層は、最下位の導電層２２＊の下方及び／又は最上位の導電層２２＊の上方にあり得る。例えば、１つ以上の選択ゲート層（示さず）が、導体層１６と最下位の導電層２２＊との間にあり得、１つ以上の選択ゲート層が、最上位の導電層２２＊の上方にあり得る。代替的又は追加的に、描写した最上位及び最下位の導電層２２の内の少なくとも１つは選択ゲート層であり得る。例示的な絶縁層２０＊は、絶縁性材料２４（例えば、二酸化ケイ素及び／又は窒化ケイ素）を含む。例示的な導電層２２＊は、例えば、個々の導電線２９（例えば、ワード線）を形成する導電材料４８を含む。薄い絶縁ライナー（例えば、Ａｌ_２Ｏ_３、示さず）が、導電材料４８を取り囲み得る。メモリセル５６を含む例示的なメモリセルストリング４９は、チャネル開口部２５内にあり、導体層１６まで延びる。チャネル開口部２５（及びその中の材料、示さず）は、スタック１８中に深く移動するにつれて半径方向に内側に先細りし得る。メモリセルストリング４９は、示したように導体層１６の導体材料１７中に部分的に入り込み得る。

【0014】

メモリブロック５８は、長手方向に細長くてもよく、例えば、方向５５に沿って配向され得る。そうしたものは、水平に細長いトレンチ４０内にある介在材料５７によって分離され又は間隔が空けられるように示されている。トレンチ４０は、スタック１８＊中に深く移動するにつれて横方向に内側に向かって、又は横方向に外側に向かって先細りし得る（示さず）。介在材料５７は、すぐ横方向に隣接するメモリブロック５８間に横方向の電気的分離（絶縁）を提供し得る。介在材料５７は、絶縁性材料、半導電材料、及び導電材料の内の１つ以上を含み得、いずれにせよ、横方向に隣接する導電層２２＊が互いに短絡するのを容易にし得る。例示的な絶縁性材料は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、及びドープされていないポリシリコンの内の１つ以上である。更なる例として、介在材料５７は、横方向に最も外側の絶縁性材料（例えば、二酸化ケイ素、示さず）と、横方向に最も外側の絶縁性材料とは異なる組成の横方向に内側の材料（例えば、ドープされていないポリシリコン、示さず）とを含み得る。追加的に及び／又は代替的に、介在材料５７は、１つ以上のＴＡＶ（示さず）を含み得る。１つ以上のトレンチ４０は、例えば、少なくとも部分的にその内部（示さず）を含むＴＡＶ領域１９（示さず）に直接接して形成され得る。或いは、ＴＡＶ領域１９に最も近いトレンチ４０は、（示したように）そこから横方向に間隔が空けられ得る。

【0015】

幾つかの実施形態では、ＴＡＶ領域１９内の下部１８Ｌは、（例えば、ＴＡＶ領域１９内の）導体材料１７の真上に（例えば、直接接して）第２の層２０＊の最下位の層２０ｚを含む。例示的な最下位の第２の層２０ｚは絶縁性である（例えば、材料６２、例えば、二酸化ケイ素及び／又は窒化ケイ素を含む）。第１の層２２＊の最下位の層２２ｚは、ＴＡＶ領域１９内の最下位の第２の層２０ｚの真上にある（例えば、アレイ領域１２内の導電的にドープされたポリシリコン４２と、ＴＡＶ領域１９内のドープされた又はドープされていなポリシリコン７７とを含む）。第２の層２０＊の次に下位の第２の層２０ｘは、最下位の第２の層２０ｚ及び最下位の第１の層２２ｚの真上にある（例えば、ＴＡＶ領域１９内にあり、例えば、材料６３、例えば二酸化ケイ素及び／又は窒化ケイ素を含む）。導電材料４７（例えば、導電的にドープされたポリシリコン）を含む導電材料層２１は、（例えば、ＴＡＶ領域１９内の）次に下位の第２の層２０ｘの真上にある。追加の層が存在してもよい。例示的な第２の層２０ｘ及び２０ｚは、製造中にアレイ領域１２内で犠牲であり得、したがって、そこには示されていない。例えば、アレイ領域１２内の最下位の導電層２２ｚ内の材料は、犠牲的であり得、層２０ｘ及び／又は２０ｚから夫々材料６２及び／又は６３を除去する前に除去され得、続いてアレイ領域１２内に導電性材料４２が形成される。したがって、いずれにせよ、示したような一実施形態では、互いに直接接する層２１及び層２２ｚは、纏めて、アレイ領域１２内の最下位の導電層とみなされ得る。例示的な上部１８Ｕは、下部１８Ｌの上方で第１の層２２から開始するように示されているが、こうしたものは、第２の層２０から開始できる（示さず）。更に、一例として、下部１８Ｌは、その最上部として１つ以上の第１及び／又は第２の層を有するように形成され得る。

【0016】

トランジスタチャネル材料は、絶縁層及び導電層に高さ方向に沿って個々のチャネル開口部内にあり、導体層内の導電性材料と直接電気的に結合される個々の動作可能メモリセルピラーの少なくとも一部を含む。メモリアレイの個々のメモリセルは、ゲート領域（例えば、制御ゲート領域）と、ゲート領域とチャネル材料との横方向に間のメモリ構造体とを含み得る。こうした一実施形態では、メモリ構造体は、電荷ブロック領域、蓄積材料（例えば、電荷蓄積材料）、及び絶縁性電荷通過材料を含むように形成される。個々のメモリセルの蓄積材料（例えば、ドープされた又はドープされていないシリコン等のフローティングゲート材料、又は窒化ケイ素、金属ドット等の電荷捕獲材料）は、個々の電荷ブロック領域に高さ方向に沿っている。絶縁性電荷通過材料（例えば、２つの絶縁体酸化物［例えば、二酸化ケイ素］の間に挟まれた窒素含有材料［例えば、窒化ケイ素］を有するバンドギャップ設計された構造体）は、チャネル材料と蓄積材料との横方向に間にある。

【0017】

チャネル材料ストリング５３としてのチャネル材料３６は、絶縁層２０及び導電層２２に高さ方向に沿ってチャネル開口部２５内にあり、チャネル材料ストリング５３は導体層１６の導体材料１７と直接電気的に結合する。材料３０、３２、３４、及び３６は、縮尺に起因して幾つかの図では纏めて材料３７として示され、材料３７として指定のみされている。例示的なチャネル材料３６は、１つ以上のシリコン、ゲルマニウム、及びいわゆるＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ、及びＧａＮ）等の、適切にドープされた結晶半導体材料を含む。材料３０、３２、３４、及び３６の各々の例示的な厚さは、２５～１００オングストロームである。チャネル材料３６が導体層１６の導体材料１７に直接接するように、チャネル開口部２５（示さず）の基部から材料３０、３２、及び３４を除去して導体層１６を露出させるために、パンチエッチングが行われ得る。こうしたパンチエッチングは、（示したように）材料３０、３２、及び３４の各々に関して別々に発生し得、又は一部のみに関して発生し得る（示さず）。或いは、単なる例として、パンチエッチングは行われなくてもよく、チャネル材料３６は、別個の導電性相互接続部（例えば、材料４２）によってのみ導体層１６の導体材料１７に直接電気的に接続されてもよい。いずれにせよ、上部１８Ｕを形成する前にチャネル開口部２５が存在することになる水平位置の下部１８Ｌ内に犠牲エッチング停止プラグ（示さず）が形成され得る。次に、犠牲プラグの材料上又は材料内で停止するようにスタック１８＊の材料をエッチングすることによってチャネル開口部２５が形成され得、続いてチャネル開口部２５内に材料を形成する前にそうしたプラグの残りの材料を掘り出す。半径方向に中央の固体誘電体材料３８（例えば、スピンオン誘電体、二酸化ケイ素、及び／又は窒化ケイ素）がチャネル開口部２５内に示されている。或いは、単なる例として、チャネル開口部２５内の半径方向に中央部分は、空隙（示さず）を含んでもよく、及び／又は固体材料を欠いていてもよい（示さず）。一実施形態では、示されているように、チャネル材料ストリングは、最下位の導電層（例えば、２１／２２ｚ）内にあり、複数のチャネル材料ストリングの側壁（例えば、４１）に直接接する導電性材料（例えば、４２）によって導体層の導体材料と直接電気的に結合される。

【0018】

例として、簡潔にするためだけに、チャネル開口部２５（及びその中の材料）は、行当たり３つ及び４つのチャネル開口部２５の千鳥状の行のグループ又は列内に配置されるものとして示されている。トレンチ４０は、通常、チャネル開口部２５よりも幅広（例えば、３～１０倍の幅広）であろう。任意の代替の既存の又は将来開発される配置及び構造が使用され得る。

【0019】

トランジスタ及び／又はメモリセル５６の凡その位置は括弧又は破線の輪郭で指し示され、描写した例ではトランジスタ及び／又はメモリセル５６は本質的にリング状又は環状である。或いは、トランジスタ及び／又はメモリセル５６は、各チャネル開口部２５が２つ以上の高さ方向に延びるストリング４９（例えば、個々の導電層内でチャネル開口部毎におそらく複数のワード線を備える、個々の導電層内の個々のチャネル開口部の周囲の複数のトランジスタ及び／又はメモリセル、示さず）を有し得るように、個々のチャネル開口部２５に対して完全に取り囲んでいなくてもよい。導電材料４８は、個々のトランジスタ及び／又はメモリセル５６の制御ゲート領域５２に対応する終端５０を有するものとみなされ得る。描写した実施形態における制御ゲート領域５２は、個々の導電線２９の個々の部分を含む。材料３０、３２、及び３４は、制御ゲート領域５２とチャネル材料３６との横方向に間にあるメモリ構造体６５とみなされ得る。

【0020】

電荷ブロック領域（例えば、電荷ブロック材料３０）は、蓄積材料３２と個々の制御ゲート領域５２との間にある。電荷ブロックは、メモリセル内で以下の機能を有し得、プログラムモードでは、電荷ブロックは、電荷キャリアが蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料等）から制御ゲートに向かって流出することを防ぎ得、消去モードでは、電荷ブロックは、電荷キャリアが制御ゲートから蓄積材料中に流入することを防ぎ得る。したがって、電荷ブロックは、制御ゲート領域と個々のメモリセルの蓄積材料との間の電荷の移動を阻止するように機能し得る。示したような例示的な電荷ブロック領域は絶縁体材料３０を含む。更なる例として、電荷ブロック領域は、蓄積材料（例えば、材料３２）の横方向（例えば、半径方向）に外側の部分を含み得、こうした蓄積材料は、（例えば、絶縁性蓄積材料３２と導電材料４８との間に何れの異なる組成の材料も存在しない場合に）絶縁性である。いずれにせよ、追加の例として、何れの別個の組成物の絶縁体材料３０も存在しない場合には、蓄積材料と制御ゲートの導電性材料との界面は、電荷ブロック領域として機能するのに十分であり得る。更に、絶縁体材料３０と組み合わせて材料３０との導電材料４８の界面（存在する場合）は、一緒に電荷ブロック領域として機能し得、代替的に又は追加的に、絶縁性蓄積材料（例えば、窒化ケイ素材料３２）の横方向に外側の領域として機能し得る。例示的な材料３０は、シリコンハフニウム酸化物及び二酸化ケイ素の内の１つ以上である。

【0021】

ＴＡＶ領域１９は、絶縁層２０＊及び導電層２２＊を通って導体層１６中に個々に延びるＴＡＶ構築物９５を含む。個々のＴＡＶ構築物９５は、下部７５Ｌの直上に下部７５Ｌと接合された上部７５Ｕを含む。ＴＡＶ構築物９５は、半径方向に外側の絶縁性ライニング７６と、絶縁性ライニング７６の半径方向に内側の導電性コア７８（例えば、導電性材料７３、例えば、半径方向に内側にＷを有するＴｉＮライニング）とを含む。上部７５Ｕが下部７５Ｌと接合する垂直断面内に少なくとも１つの外部ジョグ面（例えば、２つの外部ジョグ面８２、８３が示されている）を含むように、上部７５Ｕ内の導電性コア７８の導電性材料７３よりも、垂直断面（例えば、図３、図７、及び図８の垂直断面）において幅広である導電材料７９（例えば、半径方向に内側にＷを有するＴｉＮライニング）を含む。本文書では、“ジョグ面”は、ジョグ面の真上及び直下にある面と比較して、［少なくとも１５°］方向が急激に変化することによって特徴付け又は定義される。一実施形態では、絶縁性ライニング７６は、導電材料７９の外部ジョグ面（例えば、ジョグ面８２、８３の内の一方又は両方）に直接接する。一実施形態では、外部ジョグ面（例えば、ジョグ面８２、８３の内の一方又は両方）は、導体層１６の最上部８７の上方にある。一実施形態では、絶縁性ライニング７６のどの部分も、個々のＴＡＶ構築物９５内の下部７５Ｌの導電材料７９の脇にはなく、一実施形態では、絶縁性ライニング７６のどの部分も、導体層１６内にない。一実施形態では、外部ジョグ面は水平な部分を含み、そうした一実施形態では、その部分は正確に水平である（例えば、例示的な実施形態では、その部分はジョグ面の全てであり、正確に水平である）。

【0022】

他の実施形態に関して本明細書に示し及び／又は説明するような任意のその他の属性又は態様が使用され得る。

【0023】

図２～図８及び図１３に示す例示的な実施形態は、導体層１６の最上部８７の上方の最上部と、導体層１６内の底部（例えば、そのような底部は、導体材料４４の最上部にある導体材料１７内にある）とを有する。しかしながら、そうした最上部及び／又は底部は、図２～図８及び図１３に示したものよりも上又は下にあり得る。例えば、図９及び図１０は、ＴＡＶ（例えば、材料７３及び７９）を含むＴＡＶ構築物９５ａを含む構築物１０ａを示す。上に説明した実施形態と同様の数字が必要に応じて使用されており、幾つかの構築物の違いは、接尾辞“ａ”又は異なる数字で指し示されている。ＴＡＶ構築物１０ａ内の外部ジョグ面（例えば、ジョグ面８２、８３の内の一方又は両方）は、導体層１６の最上部８７にある。他の実施形態に関して本明細書に示し及び／又は説明するような任意のその他の属性又は態様が使用され得る。

【0024】

図１１及び図１２は、ＴＡＶ（例えば、材料７３及び７９）を含むＴＡＶ構築物９５ｂを含む別の例示的な構築物１０ｂを示す。上に説明した実施形態と同様の数字が必要に応じて使用されており、幾つかの構築物の違いは、接尾辞“ｂ”又は異なる数字で指し示されている。ＴＡＶ構築物１０ｂ内の外部ジョグ面（例えば、ジョグ面８２、８３の内の一方又は両方）は、導体層１６の下方にあり、導体層１６内にある。一実施形態では、絶縁性ライニング７６は、導体層１６中に下方に延びている。他の実施形態に関して本明細書に示し及び／又は説明するような任意のその他の属性又は態様が使用され得る。

【0025】

一実施形態では、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）は、導体層（例えば、１６）の真上に交互の絶縁層（例えば、２０＊）及び導電層（例えば、２２＊）を含む垂直スタック（例えば、１８＊）を個々に含む、横方向に間隔が空けられたメモリブロック（例えば、５８）を含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリング（例えば、５３）を含む。チャネル材料ストリングは、導体層の導体材料（例えば、１７）と直接電気的に結合する。ＴＡＶ領域（例えば、１９）が含まれており、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶ（例えば、材料７３及び７９）を含む。個々のＴＡＶは、下部（例えば、７５Ｌ）の真上に下部（例えば、７５Ｌ）と結合された上部（例えば、７５Ｕ）を含む。個々のＴＡＶは、上部と下部とが接合する垂直断面内に少なくとも１つの外部ジョグ面（例えば、絶縁性ライニング７６の存在に関係なく、８２及び／又は８３）を含む。下部は、上部と下部とが接合する垂直断面において上部よりも幅広である。他の実施形態に関して本明細書に示し及び／又は説明するような任意のその他の属性又は態様が使用され得る。

【0026】

一実施形態では、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）は、導体層（例えば、１６）の真上に交互の絶縁層（例えば、２０＊）及び導電層（例えば、２２＊）を含む垂直スタック（例えば、１８＊）を個々に含む、横方向に間隔が空けられたメモリブロック（例えば、５８）を含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリング（例えば、５３）を含む。チャネル材料ストリングは、導体層の導体材料（例えば、１７）と直接電気的に結合する。ＴＡＶ領域（例えば、１９）が含まれており、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶ構築物（例えば、９５＊）を含む。個々のＴＡＶ構築物は、下部（例えば、７５Ｌ）の真上に下部（例えば、７５Ｌ）と接合された上部（例えば、７５Ｕ）を含む。個々のＴＡＶ構築物は、半径方向に外側の絶縁性ライニング（例えば７６）と、絶縁性ライニングの半径方向に内側の導電性コア（例えば７８）とを含む。絶縁性ライニングは、下部の導電上面（例えば、ジョグ面を構成するか否かに関係なく、８２及び／又は８３）に直接接する。他の実施形態に関して本明細書に示し及び／又は説明するような任意のその他の属性又は態様が使用され得る。

【0027】

一実施形態では、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）は、導体層（例えば、１６）の真上に交互の絶縁層（例えば、２０＊）及び導電層（例えば、２２＊）を含む垂直スタック（例えば、１８＊）を個々に含む、横方向に間隔が空けられたメモリブロック（例えば、５８）を含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリング（例えば、５３）を含む。チャネル材料ストリングは、導体層の導体材料（例えば、１７）と直接電気的に結合する。ＴＡＶ領域（例えば、１９）が含まれており、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶ構築物（例えば、９５＊）を含む。個々のＴＡＶ構築物は、下部（例えば、７５Ｌ）の真上に下部（例えば、７５Ｌ）と接合された上部（例えば、７５Ｕ）を含む。個々のＴＡＶ構築物は、半径方向に外側の絶縁性ライニング（例えば７６）と、絶縁性ライニングの半径方向に内側の導電性コア（例えば７８）とを含む。絶縁性ライニングのどの部分も、個々のＴＡＶ構築物内の下部の導電材料（例えば、７９）の脇にはない。他の実施形態に関して本明細書に示し及び／又は説明するような任意のその他の属性又は態様が使用され得る。

【0028】

発明の実施形態は、メモリアレイを形成することに使用される方法を包含する。そうした実施形態は、いわゆる“ゲートファースト”処理、及びトランジスタのゲートがいつ形成されるかに関係なく、既存か将来開発されるかに関わらないその他の処理を包含する。方法の実施形態に従って形成されるメモリアレイは、デバイスの実施形態に関して説明する属性の何れかを組み込み得、形成し得、及び／又は有し得る。

【0029】

一実施形態では、メモリセル（例えば、５６）のストリング（例えば、４９）を含むメモリアレイ（例えば、１２）を形成することに使用される方法は、基板（例えば、１１）上に導体材料（例えば、１７）を含む導体層（例えば、１６）を形成することを含む。スタック（例えば、１８＊）の下部（例えば、１８Ｌ）が形成され、導体層の真上に、垂直方向に交互の第１の層（例えば、２２＊）及び第２の層（例えば、２０＊）を含むことになる。スタックは、横方向に間隔が空けられたメモリブロック領域（例えば、５８）とＴＡＶ領域（例えば、１９）とを含む。ＴＡＶ（例えば、材料７３及び７９）の下部（例えば、７５Ｌ）は、ＴＡＶ領域内のスタックの下部に形成される。スタックの上部（例えば、１８Ｕ）の垂直方向に交互の第１の層（例えば、２２＊）及び第２の層（例えば、２０＊）は、スタックの下部の真上及びＴＡＶの下部の真上に形成される。チャネル材料ストリング（例えば、５３）が形成され、スタックの上部内の第１の層及び第２の層を通ってメモリブロック領域内のスタックの下部まで延びる。ＴＡＶ開口部（例えば、８４）がスタックの上部中に形成され、ＴＡＶの個々の下部に個々に延びる。個々のＴＡＶの上部（例えば、７５Ｕ）は、個々のＴＡＶの下部に直接接して個々のＴＡＶ開口部内に形成される。他の実施形態に関して本明細書に示し及び／又は説明するような任意のその他の属性又は態様が使用され得る。

【0030】

上記の処理又は構築物は、下にあるベース基板の上方又はその一部として、そうしたコンポーネントの単一のスタック若しくは単一のデッキとして、又は単一のスタック若しくは単一のデッキ内に（それでも、単一のスタック／デッキは複数の層を有し得る）形成されたコンポーネントのアレイに関連しているとみなされ得る。アレイ内のそうしたコンポーネントを動作させる又はそうしたコンポーネントにアクセスするための制御及び／又はその他の周辺回路も、完成した構造物の一部としてどこにでも形成され得、幾つかの実施形態では、アレイの下（例えば、ＣＭＯＳアンダーアレイ）にあってもよい。いずれにせよ、１つ以上の追加のそうしたスタック／デッキは、図に示され、又は上に説明したものの上方及び／又は下方に設けられ得、又は製造され得る。更に、コンポーネントのアレイは、異なるスタック／デッキ内で互いに同じであっても異なってもよく、異なるスタック／デッキは互いに同じ厚さのものであっても異なる厚さのものであってもよい。垂直方向にすぐ隣接するスタック／デッキの間に介在構造体（例えば、追加の回路及び／又は誘電体層）が設けられ得る。また、異なるスタック／デッキは互いに電気的に結合され得る。複数のスタック／デッキは、別々にかつ連続的に（例えば、次々と重ねて）製造されてもよく、又は２つ以上のスタック／デッキは本質的に同時に製造されてもよい。

【0031】

上で論じたアセンブリ及び構造体は、集積回路／回路で使用され得、電子システムに組み込まれ得る。こうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及び特定用途向けモジュールで使用され得、多層マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れであってもよい。

【0032】

本文書では、特に断りのない限り、“高さ方向”、“より高い”、“上部”、“下部”、“最上部”、“頂部”、“底部”、“上方”、“下方”、“下に”、“下にある”、“上”、及び“下”は、通常、垂直方向を基準にする。“水平”とは、主基板表面に沿った一般的な方向（すなわち、１０度以内）を指し、製造中に基板が処理される方向を基準にし得、垂直とは、それにほぼ直交する方向である。“正確に水平”とは、主基板表面に沿った方向（すなわち、そこから角度なし）であり、製造中に基板が処理される方向を基準にし得る。更に、本明細書で使用するとき、“垂直”及び“水平”は、互いにほぼ垂直な方向であり、三次元空間における基板の向きとは無関係である。また、“高さ方向に延びる（ｅｌｅｖａｔｉｏｎａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”及び“高さ方向に延びる（ｅｘｔｅｎｄ（ｉｎｇ）ｅｌｅｖａｔｉｏｎａｌｌｙ）”とは、正確な水平から少なくとも４５度傾いた方向を指す。更に、電界効果トランジスタに関する“高さ方向に延びる”、“高さ方向に延びる”、“水平方向に延びる（ｅｘｔｅｎｄ（ｉｎｇ）ｈｏｒｉｚｏｎｔａｌｌｙ）”、及び“水平方向に延びる（ｈｏｒｉｚｏｎｔａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”等は、動作中にソース／ドレイン領域間に電流が流れるトランジスタのチャネル長の向きを指す。バイポーラ接合トランジスタの場合、“高さ方向に延びる”、“高さ方向に延びる”、“水平方向に延びる”、及び“水平方向に延びる”等は、動作中にエミッタとコレクタとの間に電流が流れるベース長の向きを指す。幾つかの実施形態では、高さ方向に延びる任意のコンポーネント、機構、及び／又は領域は、垂直方向に、又は垂直から１０°以内に延びる。

【0033】

更に、“真上”、“真下（ｄｉｒｅｃｔｌｙｂｅｌｏｗ）”、及び“直下（ｄｉｒｅｃｔｌｙｕｎｄｅｒ）”は、２つの記載した領域／材料／コンポーネントの互いの少なくとも幾らかの横方向（すなわち、水平方向）の重なりを必要とする。また、“直接”が先行しない“上方”の使用は、他方の上方にある記載した領域／材料／コンポーネントの一部が他方の高さ方向に外側にあることのみを必要とする（すなわち、２つの記載した領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。同様に、“直接”が先行しない“下方”及び“下”の使用は、他方の下方／下にある記載した領域／材料／コンポーネントの一部が他方の高さ方向に内側にあることのみを必要とする（すなわち、２つの記載した領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。

【0034】

本明細書に説明する材料、領域、及び構造体の何れも、均質であっても非均質であってもよく、それに関わらず、そうしたものが上にある任意の材料に渡って連続的であっても不連続であってもよい。任意の材料に対して１つ以上の例示的な組成物が提供される場合、その材料は、そうした１つ以上の組成物を含み得、本質的にそれらからなり得、又はそれらからなり得る。更に、特に明記しない限り、各材料は、任意の適切な既存の又は将来開発される技術を使用して形成され得、原子層堆積、化学気相成長、物理気相成長、エピタキシャル成長、拡散ドーピング、及びイオン注入が例である。

【0035】

また、“厚さ”それ自体（先行する方向の形容詞なし）は、異なる組成のすぐ隣接する材料の、又はすぐ隣接する領域の最も近い表面から垂直に所与の材料又は領域を通る平均直線距離として定義される。また、本明細書に説明する様々な材料又は領域は、実質的に一定の厚さのものであってもよく、又は可変の厚さのものであってもよい。可変の厚さのものである場合、別段の指示がない限り、厚さは平均厚さを指し、そうした材料又は領域は、厚さが可変であることに起因して、何らかの最小の厚さと、何らかの最大の厚さとを有することになる。本明細書で使用するとき、“異なる組成”とは、例えば、そうした材料又は領域が均質でない場合に、互いに直接接し得る２つの記載した材料又は領域の部分が化学的及び／又は物理的に異なることのみを必要とする。記載した２つの材料又は領域が互いに直接接しない場合、“異なる組成”とは、そうした材料又は領域が均質ではない場合に、記載した２つの材料又は領域の互いに最も近い部分が化学的及び／又は物理的に異なることのみを必要とする。本文書では、記載した材料、領域、又は構造体の互いの少なくとも何らかの物理的接触がある場合、材料、領域、又は構造体は互いに“直接接する”。対照的に、“直接”が先行しない“上方に”、“上に”、“隣接する”、“沿って”、及び“接する”は、“直接接する”だけでなく、介在する材料、領域、又は構造体が、記載した材料、領域、又は構造体の互いの物理的接触を何らもたらさない構造を包含する。

【0036】

本明細書では、通常の動作において電流が一方から他方へ継続的に流れることができ、亜原子の正電荷及び／又は負電荷が十分に生成されるとき主にその移動によってそうされる場合、領域－材料－コンポーネントは互いに“電気的に結合”される。別の電子コンポーネントが、領域－材料－コンポーネントの間にあってもよく、それらに電気的に結合されてもよい。対照的に、領域－材料－コンポーネントが“直接電気的に結合される”と称される場合、直接電気的に結合された領域－材料－コンポーネントの間には介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗器、トランスデューサ、スイッチ、ヒューズ等）は存在しない。

【0037】

本文書での“行”及び“列”の使用は、ある一連の又は方向の機構を別の一連の又は方向の機構と区別し、どれに沿ってコンポーネントが形成されているか、又は形成され得るかを区別する便宜のためのものである。“行”及び“列”は、機能とは無関係に任意の一連の領域、コンポーネント、及び／又は機構に関して同義的に使用される。いずれにせよ、行は、直線及び／若しくは曲線であり得、並びに／又は互いに平行及び／若しくは非平行であり得、列も同様であり得る。更に、行及び列は、９０°又は１つ以上の他の角度（すなわち、直角以外）で互いに交差し得る。

【0038】

本明細書の導電性／導体／導電材料の何れかの組成は、金属材料及び／又は導電的にドープされた半導性／半導体／半導電材料であり得る。“金属材料”は、元素金属、２つ以上の元素金属の混合物又は合金、及び任意の１つ以上の導電性金属化合物の内の何れか１つ又はそれらの組み合わせである。

【0039】

本明細書において、エッチング（ｅｔｃｈ、ｅｔｃｈｉｎｇ）、除去（ｒｅｍｏｖｉｎｇ、ｒｅｍｏｖａｌ）、堆積、形成（ｆｏｒｍｉｎｇ）、及び／又は形成（ｆｏｒｍａｔｉｏｎ）に関する“選択的”の任意の使用は、体積比で少なくとも２：１の割合で作用するような、ある記載した材料の別の記載した材料に対する作用である。更に、選択的堆積、選択的成長、又は選択的形成の任意の使用は、堆積、成長、又は形成の少なくとも最初の７５オングストロームの間、体積比で少なくとも２：１の割合で、ある材料を別の記載した１つ以上の材料に対して堆積、成長、又は形成することである。

【0040】

特に明記しない限り、本明細書での“又は”の使用は、何れか及び両方を包含する。

【0041】

結論
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックを含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリングを含む。チャネル材料ストリングは、導体層の導体材料と直接電気的に結合する。アレイ貫通ビア（ＴＡＶ）領域は、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶを含む。個々のＴＡＶは、下部の真上の、下部と接合された上部を含む。個々のＴＡＶは、上部と下部とが接合する垂直断面内に少なくとも１つの外部ジョグ面を含む。下部は、上部と下部とが接合する垂直断面において上部よりも幅広である。

【0042】

幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックを含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリングを含む。チャネル材料ストリングは、導体層の導体材料と直接電気的に結合する。アレイ貫通ビア（ＴＡＶ）領域は、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶ構築物を含む。個々のＴＡＶ構築物は、下部の真上の、下部と接合された上部を含む。個々のＴＡＶ構築物は、半径方向に外側の絶縁性ライニングと、絶縁性ライニングの半径方向に内側の導電性コアとを含む。絶縁性ライニングは、下部の導電上面に直接接する。

【0043】

幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックを含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリングを含む。チャネル材料ストリングは、導体層の導体材料と直接電気的に結合する。アレイ貫通ビア（ＴＡＶ）領域は、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶ構築物を含む。個々のＴＡＶ構築物は、下部の真上の、下部に接合された上部を含む。個々のＴＡＶ構築物は、半径方向に外側の絶縁性ライニングと、絶縁性ライニングの半径方向に内側の導電性コアとを含む。絶縁性ライニングのどの部分も、個々のＴＡＶ構築物内の下部の導電材料の脇にはない。

【0044】

幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、導体層の真上に交互の絶縁層及び導電層を含む垂直スタックを個々に含む横方向に間隔が空けられたメモリブロックを含む。メモリセルのストリングは、絶縁層及び導電層を通って延びるチャネル材料ストリングを含む。チャネル材料ストリングは、導体層の導体材料と直接電気的に結合する。アレイ貫通ビア（ＴＡＶ）領域は、絶縁層及び導電層を通って導体層中に個々に延びるＴＡＶ構築物を含む。個々のＴＡＶ構築物は、下部の真上の、下部と接合された上部を含む。半径方向に外側の絶縁性ライニングと導電性コアとは、上部内の絶縁性ライニングの半径方向に内側にある。下部の導電材料は、上部と下部とが接合する垂直断面内に少なくとも１つの外部ジョグ面を含むように、垂直断面において上部内の導電性コアの導電性材料よりも幅広である。絶縁性ライニングは、導電材料の外部ジョグ面に直接接する。

【0045】

幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、基板上に導体材料を含む導体層を形成することを含む。導体層の真上に垂直方向に交互の第１の層及び第２の層を含むことになるスタックの下部が形成される。スタックは、横方向に間隔が空けられたメモリブロック領域とアレイ貫通ビア（ＴＡＶ）領域とを含む。ＴＡＶの下部は、ＴＡＶ領域内のスタックの下部内に形成される。スタックの上部の垂直方向に交互の第１の層及び第２の層は、スタックの下部の真上及びＴＡＶの下部の真上に形成される。スタックの上部内の第１の層及び第２の層を通ってメモリブロック領域内のスタックの下部まで延びるチャネル材料ストリングが形成される。ＴＡＶの個々の下部に個々に延びるＴＡＶ開口部が、スタックの上部中に形成される。個々のＴＡＶ開口部内の個々のＴＡＶの上部は、個々のＴＡＶの下部に直接接して形成される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【手続補正書】

【提出日】2024-07-30

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】