特表 2024-543699 ＧａＮトランジスタ用の、トラップ現象から保護しトラップ現象を監視するための実時間監視および保護回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-21

(54)【発明の名称】ＧａＮトランジスタ用の、トラップ現象から保護しトラップ現象を監視するための実時間監視および保護回路

(51)【国際特許分類】

   H02M 7/48 20070101AFI20241114BHJP

【ＦＩ】

H02M7/48 M

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024536002

(86)(22)【出願日】2021-12-17

(85)【翻訳文提出日】2024-08-05

(86)【国際出願番号】 FR2021052385

(87)【国際公開番号】W WO2023111404

(87)【国際公開日】2023-06-22

(81)【指定国・地域】

(71)【出願人】

【識別番号】502124444

【氏名又は名称】コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ヴァン－サン・グエン

(72)【発明者】

【氏名】ステファーヌ・カテラニ

(72)【発明者】

【氏名】アントニー・ビエ

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA28

5H770DA01

5H770DA46

5H770GA16

5H770GA17

5H770HA03X

5H770JA10X

5H770QA04

(57)【要約】

GaNを含有するトランジスタ(11、12)を具備するとともに、前記トランジスタ(11、12)のうちの少なくとも1つの第1のトランジスタ(11)のオン状態におけるドレインソース間抵抗(R_{DS_ON1})を評価するように構成された制御回路を備える、電子デバイスが提供される。

【特許請求の範囲】

【請求項1】

GaNトランジスタ(11、12)を具備する電子デバイスであって、前記トランジスタ(11、12)のうちの少なくとも1つの第1のトランジスタ(11)のオン状態におけるドレインソース間抵抗(R_{DS_ON1})を評価するように構成された制御回路を備え、前記第1のトランジスタ(11)のオンまたはオフ状態が、そのゲートに印加される第1の制御信号(S_G1)によって制御され、
前記制御回路が、
- 前記第1のトランジスタ(11)のオン状態におけるドレインソース間電圧を測定するための第1の回路(21)であって、オン状態にされた前記第1のトランジスタ(11)のドレイン電極の電位(D1)とオン状態にされた前記第1のトランジスタ(11)のソース電極の電位(S1)との間の電位差に比例する第1の出力電圧(V_DS1__ON)を出力部において生成するように構成された、第1の演算増幅器(41)を備える、第1の回路(21)と、
- 前記第1のトランジスタ(11)の前記ソース電極および前記ドレイン電極のうちの所与の電極と前記第1の増幅器(41)の第1の入力部との間に配置された第1のスイッチ素子(31)であって、前記第1のトランジスタ(11)がオン状態にされたことに続いて、前記所与の電極を前記第1の増幅器(41)の前記第1の入力部に結合するように構成されている、第1のスイッチ素子(11)と、
- オン状態にある前記第1のトランジスタ(11)に流れる電流のイメージである負荷電流(I_LOAD)が流れることができる回路分岐(24)と、
- 前記負荷電流(I_LOAD)および前記出力電圧に基づいて、前記出力電圧(V_DS1__ON)と前記負荷電流との比を表す第1の評価信号(S_eval1、R_{DS_ON1})を生成するように構成された、評価ステージ(50、62)と
を具備する、電子デバイス。

【請求項2】

前記制御回路の前記評価ステージ(50、62)が、マイクロコントローラに統合された、もしくはプログラマブルセルの回路網を有する集積回路(FPGA)に集積された、デジタル計算モジュールを具備し、および/またはアナログ除算器もしくはアナログ乗算器(62)を含む、請求項1に記載のデバイス。

【請求項3】

前記制御回路が保護回路(60)をさらに具備し、前記保護回路が、前記第1の評価信号(S_eval1)を所与のしきい値(V_REF1)と比較するための第1の比較器(64A)を具備し、前記保護回路(60)が、前記第1の評価信号が前記所与のしきい値を超えたときに、前記第1のトランジスタをオフに維持するために非アクティブ化信号(Sdisable1)を出すように構成されている、請求項1または2に記載のデバイス。

【請求項4】

前記第1の制御信号(S_G1)を生成する第1のゲートパイロット回路(71)をさらに備え、前記非アクティブ化信号(Sdisable1)が、前記第1のゲートパイロット回路(71)の入力部に出される、請求項3に記載のデバイス。

【請求項5】

前記トランジスタ(11、12)のうち、前記第1のトランジスタ(11)に結合された少なくとも1つの第2のトランジスタ(12)があり、前記第2のトランジスタのゲート(G2)が第2の制御信号(S_G2)によって制御され、前記第2の制御信号(S_G2)が不感時間(Tm、T'm)を除き前記第1の制御信号(S_G1)とは逆位相であり、前記負荷電流(I_LOAD)が、前記第2のトランジスタがオン状態にあるときに前記第2のトランジスタ(12)に流れる電流のイメージとなるように、前記回路分岐(24)が前記第1のトランジスタ(11)と前記第2のトランジスタ(12)との間に配置され、
前記制御回路が、
- 前記第2のトランジスタのオン状態におけるドレインソース間電圧を測定するための第2の回路(22)であって、オン状態にされた前記第2のトランジスタのドレイン電極の電位(D2)とオン状態にされた前記第2のトランジスタのソース電極の電位(S2)との間の電位差に比例する出力電圧(V_{DS2_ON})を出力部において生成するための、第2の増幅器と呼ばれる、特に差動モードで実装された演算増幅器(42)を備える、第2の回路(22)と、
- 前記第2のトランジスタ(12)の前記ソース電極または前記ドレイン電極と前記第2の増幅器(42)の入力部との間に配置された第2のスイッチ素子(32)であって、前記第2のトランジスタ(12)がオン状態にされたことに続いて、前記第2のトランジスタ(12)の前記ソース電極または前記ドレイン電極と前記第2の増幅器(42)の前記入力部を結合するように構成された、第2のスイッチ素子(32)と
をさらに具備し、
前記制御回路の前記評価ステージ(50)が、前記負荷電流および前記出力電圧に基づいて、前記第2のトランジスタの前記出力電圧(V_{DS2_ON})と前記負荷電流(I_LOAD)との比を表す第2の評価信号(S_eval2、R_{DS_ON2})を生成するようにさらに構成されている、
請求項1から4のいずれか一項に記載のデバイス。

【請求項6】

前記制御回路が保護回路(60)を具備し、前記第2のトランジスタ(12)の前記ゲートが、第2のゲートパイロット回路(72)によって制御され、前記保護回路(60)が、前記第2の評価信号(S_eval2)を別の所与のしきい値(V_REF2)と比較するための比較器(64B)を具備し、前記保護回路が、前記第2の評価信号が前記別の所与のしきい値(V_REF2)を超えたときに、前記第2のトランジスタをオフに維持するために前記第2のゲートパイロット回路(72)の入力部に第2の非アクティブ化信号を出すようにさらに構成されている、請求項5に記載のデバイス。

【請求項7】

前記第1のスイッチ素子(M1)が測定トリガ信号(S_M1)によって制御され、前記制御回路が、前記第1のトランジスタをオンにする前記第1の制御信号(S_G1)の状態変化に続いて、この変化から第1の決まった遅延後に、前記第1のスイッチ素子(M1)をオンにするために、前記測定トリガ信号(S_M1)の状態修正をトリガするとともに、前記第1のスイッチ素子をオフにする前記測定トリガ信号(S_M1)の新たな状態修正に続いて、前記第1のトランジスタをオフにする前記制御信号(S_G1)の新たな状態変化をトリガするように、前記第1の制御信号(S_G1)および前記測定トリガ信号(S_M1)の信号を制御するためのステージをさらに備える、請求項1から6のいずれか一項に記載のデバイス。

【請求項8】

前記第1の差動増幅器が、外部バッテリ(111)によって、第1の正の電源電位(V+)と第2の負の電源電位(V-)との間で給電される、請求項1から7のいずれか一項に記載のデバイス。

【請求項9】

請求項1から8のいずれか一項に記載のトランジスタを有するデバイスを具備する、パワーインバータまたはコンバータなどのパワー電子デバイスであって、前記第1のトランジスタが前記パワーインバータの1つのアームまたは前記コンバータの1つのスイッチングセルに属する、パワー電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、GaNを含有するトランジスタを具備するとともに、これらのトランジスタにおける電流コラプス現象を防ぐための手段を具備する回路の分野に関する。

【0002】

本出願は、特に、HEMT(「高電子移動度トランジスタ（High Electron Mobility Transistor）」)トランジスタを具備する回路に関し、パワーインバータ、またはDC/DCコンバータおよびDC/ACコンバータなどの電力回路に特に適用される。

【背景技術】

【0003】

HEMTタイプの、GaNを含有するトランジスタには、特に、高電流密度ならびにオフ状態における高電圧に対応しているという利点がある。これらのトランジスタは、電気エネルギーコンバータやパワーインバータなどの電力回路の分野において使用される。

【0004】

しかし、これらのトランジスタ、より一般には、GaNの層を備えたチャネル構造を有するトランジスタは、それらの半導体構造内の電子トラップによって生じる電流コラプス現象を被る。そのような現象については、例えば、T. Hasanによる文献、「Mechanism and Suppression of Current Collapse in AlGaN/GaN High Electron Mobility Transistors」、博士論文、福井大学、日本、2013に述べられている。

【0005】

そのようなトラップの発生源は、例えば結晶の欠陥、転位、または不純物の存在など、いくつかの要因の結果であることがある。そのようなトラップは、さまざまな半導体材料とパッシベーション層との間の界面にも位置することがある。GaNを含有するトランジスタでは、トラップは主として、GaN内、またはこの層と、例えばAlGaNを含有する別の広バンドギャップ材料との間の界面内に位置する。

【0006】

電流コラプス現象が回路、特にコンバータやパワーインバータなどの電力回路に及ぼす影響は大きく、高温および低動作電圧での動作が必要とされるときにはさらに大きい。これにより、コンポーネントの熱破損(thermal breakage)が生じるおそれさえある。

【先行技術文献】

【非特許文献】

【0007】

【非特許文献1】T. Hasanによる文献、「Mechanism and Suppression of Current Collapse in AlGaN/GaN High Electron Mobility Transistors」、博士論文、福井大学、日本、2013

【発明の概要】

【0008】

したがって、そのようなコンポーネントを具備する回路におけるこの現象を監視し、防ぐことが求められている。

【課題を解決するための手段】

【0009】

したがって、本発明の一実施形態は、GaNを含有するトランジスタを具備する電子デバイスであって、前記トランジスタのうちの少なくとも1つの第1のトランジスタのオン状態におけるドレインソース間抵抗を評価するように構成された制御回路を備える、電子デバイスに関する。

【0010】

制御回路は、
- 第1のトランジスタのオン状態におけるドレインソース間電圧を測定するための第1の回路であって、オン状態にされた第1のトランジスタのドレイン電極の電位とオン状態にされた第1のトランジスタのソース電極の電位との間の電位差に比例する第1の出力電圧を出力部において生成するように構成された、特に差動モードで実装された第1の演算増幅器を備える、第1の回路と、
- 第1のトランジスタの前記ソース電極および前記ドレイン電極のうちの所与の電極と第1の増幅器の第1の入力部との間に配置された第1のスイッチ素子であって、第1のトランジスタがオン状態にされたことに続いて、所与の電極を第1の増幅器の第1の入力部に結合するように構成されている、第1のスイッチ素子と、
- オン状態にある第1のトランジスタに流れる電流のイメージ(image)である負荷電流が流れることができる回路分岐と、
- 前記負荷電流および前記出力電圧に基づいて、前記出力電圧と前記負荷電流との比を表す第1の評価信号を生成するように構成された、評価ステージと
を具備することができる。

【0011】

有利には、制御回路の評価ステージは、マイクロコントローラに統合された、もしくはプログラマブルセルの回路網を有する集積回路に集積された、デジタル計算モジュールを具備し、および/またはアナログ除算器もしくはアナログ乗算器を含む。

【0012】

有利な一実施形態によれば、制御回路は保護回路をさらに具備することができ、保護回路は、第1の評価信号を所与のしきい値と比較するための第1の比較器を備え、保護回路は、第1の評価信号が所与のしきい値を超えたときに、前記第1のトランジスタをオフに維持するために非アクティブ化信号を出すように構成されている。

【0013】

したがって、動的なドレインソース間抵抗の変化を単に監視することに加えて、GaNを含有するトランジスタの保護も実施することができる。

【0014】

制御回路は、前記第1の制御信号を生成する第1のゲートパイロット回路を具備することができ、非アクティブ化信号は、前記第1のゲートパイロット回路の入力部に出される。

【0015】

可能な一実施形態によれば、前記トランジスタのうち少なくとも1つの第2のトランジスタが第1のトランジスタに結合され、第2のトランジスタのゲートが第2の制御信号によって制御され、第2の制御信号が不感時間を除き第1の制御信号とは逆位相であり、負荷電流が第2のトランジスタがオン状態にあるときに第2のトランジスタに流れる電流のイメージとなるように、前記回路分岐が第1のトランジスタと第2のトランジスタとの間に配置され、前記制御回路が、
- 第2のトランジスタのオン状態におけるドレインソース間電圧を測定するための第2の回路であって、オン状態にされた第2のトランジスタのドレイン電極の電位とオン状態にされた第2のトランジスタのソース電極の電位との間の電位差に比例する出力電圧を出力部において生成するための、第2の増幅器と呼ばれる、特に差動モードで実装された演算増幅器を備える、第2の回路と、
- 第2のトランジスタのソース電極と第2の増幅器の入力部との間に配置された第2のスイッチ素子であって、第2のトランジスタがオン状態にされたことに続いて、第2のトランジスタのソース電極と第2の増幅器の入力部を結合するように構成されている、第2のスイッチ素子と
をさらに具備することができ、
制御回路の前記評価ステージが、前記負荷電流および前記出力電圧に基づいて、第2のトランジスタの出力電圧と前記負荷電流との比を表す第2の評価信号を生成するようにさらに構成されている。

【0016】

有利には、制御回路は保護回路を具備し、第2のトランジスタのゲートが、第2のゲートパイロット回路によって制御される。有利には、保護回路は、前記第2の評価信号を別の所与のしきい値と比較するための第2の比較器を具備し、保護回路は、第2の評価信号が前記他の所与のしきい値を超えたときに、前記第2のトランジスタをオフに維持するために第2のゲートパイロット回路の入力部に第2の非アクティブ化信号を出すようにさらに構成されている。

【0017】

可能な一実施形態によれば、第1のスイッチ素子は測定トリガ信号によって制御され、制御回路は、第1のトランジスタをオンにする第1の制御信号の状態変化に続いて、この変化から第1の決まった遅延後に、第1のスイッチ素子をオンにするために、測定トリガ信号の状態修正をトリガするとともに、第1のスイッチ素子をオンにする測定トリガ信号の新たな状態修正に続いて、第1のトランジスタをオフにする制御信号の新たな状態変化をトリガするように、第1の制御信号および測定トリガ信号の信号を制御するためのステージをさらに備える。

【0018】

したがって、有利には、GaNトランジスタがオンになっているときにのみ、このトランジスタに対してドレインソース間抵抗の測定が行われる。

【0019】

有利な一実施形態によれば、第1の増幅器は、外部バッテリによって給電される。

【0020】

別の態様によれば、本発明は、上で定義されたトランジスタを有するデバイスを具備する、パワーインバータまたはコンバータなどのパワー電子デバイスであって、第1のトランジスタがパワーインバータの1つのアームもしくはコンバータの1つのスイッチングセルに属し、または必要なら、第1のトランジスタおよび第2のトランジスタがパワーインバータの同一アームもしくはコンバータの同一スイッチングセルに属する、パワー電子デバイスに関する。

【0021】

本発明は、以下の説明および添付の図面に基づいて、よりよく理解されよう。

【図面の簡単な説明】

【0022】

【図1】広バンドギャップトランジスタを具備し、広バンドギャップトランジスタの動的なドレインソース間抵抗を制御するための回路が関連付けられたデバイスについての説明に使用する図である。

【図2】トランジスタをアクティブ化するための信号および関連付けられた制御回路のスイッチ素子を制御するための信号を用いて、図1のデバイスの動作時間経過図の例を示す図である。

【図3】広バンドギャップトランジスタの動的なドレインソース間抵抗を評価するとともに、広バンドギャップトランジスタをアクティブ化するための信号をこのアクティブ化に従って制御するように構成された、制御回路の制御ステージの例についての説明に使用する図である。

【図4】広バンドギャップトランジスタの動的なドレインソース間抵抗が所与のしきい値を超えたときにそれらのトランジスタを非アクティブ化するための保護回路の例についての説明に使用する図である。

【図5】GaNを含有するHEMTトランジスタの構造についての説明に使用する図であり、本発明に従って実装されたその制御回路が動的なドレインソース間抵抗の評価を可能にする。

【発明を実施するための形態】

【0023】

さまざまな図面の、同一の、類似の、または同等の部分には、図面間の移行を容易にするために同じ参照番号が付されている。

【0024】

図面に示されているさまざまな部分は、図面をより読みやすくするために、必ずしも縮尺が一定であるとは限らない。

【0025】

ここで、GaNを含有するトランジスタ11、12、すなわちヘテロ接合を形成するようにGaNの少なくとも1つの層を具備する半導体構造から作製されたトランジスタ11、12の動的なドレインソース間抵抗を制御するための回路の測定ステージ20についての説明に使用する図1を参照する。

【0026】

トランジスタ11、12は、この例では、パワー電子デバイスに属する、特に、DC電圧を用いた電気エネルギー源からの電圧および交流電流の生成を可能にするパワーインバータ5に属する、HEMTトランジスタである。

【0027】

ステージ20により、GaNを含有するトランジスタ11、12がオン状態にされているときのそれらのトランジスタにおけるドレインソース間電圧の降下に基づいて、パワーインバータアームの測定および監視を行うことが可能になる。

【0028】

オン状態にあるそのそれぞれの動的なドレインソース間抵抗R_{DS_ON1}、R_{DS_ON2}が監視されるトランジスタ11、12は、ここでは同じパワーインバータアーム5に属する。トランジスタ11、12は、コンバータのアーム内のこれらのトランジスタ11、12の同時導通を回避するためのものである少なくとも1つの不感時間が通常は設けられた相補スイッチとして動作する。

【0029】

したがって、不感時間(図2の時間経過図における間隔Tm=t2-t1、間隔T'm=t6-t5)の外側で、第1のトランジスタ11および第2のトランジスタ12を制御するための信号S_G1、S_G2は、相補的または逆位相である。第1のトランジスタ11および第2のトランジスタ12をそれぞれ、交互にアクティブ化し(すなわちオンにし)、次いで非アクティブ化する(すなわちオフにする)ことを可能にするこれらの制御信号S_G1、S_G2はそれぞれ、第1のトランジスタ11のゲートG₁、および第2のトランジスタ12のゲートG₂に印加される。

【0030】

制御回路の測定ステージ20により、オン状態にあるトランジスタ11、12における電圧降下、ならびにオン状態にあるトランジスタ11、12に流れる電流の値を得ることが可能になる。

【0031】

制御回路はまた、オン状態にあるトランジスタのドレインソース間電圧V_{DS1_ON}、V_{DS2_ON}の測定値、およびオン状態にあるトランジスタに流れる電流に従って、トランジスタ11、12のオン状態における動的な抵抗を評価するために提供され得る。

【0032】

制御回路はまた、トランジスタ11、12のオン状態における動的な抵抗の値に従って、それらのそれぞれの制御信号S_G1、S_G2を制御するように設計され得る。

【0033】

制御回路の測定ステージ20は、第1のトランジスタ11のオン状態におけるドレインソース間電圧V_{DS1_ON}を決定するために第1のトランジスタ11に結合された第1の測定回路21を具備する。この第1の測定回路21は、ここでは、差動モードでおよび出力部がループしてその反転入力部上に至る線形実装(linear mounting)に従って実装された演算増幅器Op-Amp1を具備する。

【0034】

演算増幅器Op-Amp1 41は、オン状態にされた第1のトランジスタ11のドレイン電極D1の電位とオン状態にされた第1のトランジスタ11のソース電極S1の電位との間の電位差に比例する出力電圧V_{DS1_ON}を出力部において生成するために、特に差動モードで実装される。

【0035】

演算増幅器Op-Amp1は、第1のトランジスタ11のドレイン電極D1に結合された入力部、および第1のトランジスタ11のソース電極S1に結合された別の入力部を具備する。図示の例では、したがって、ソースS1は演算増幅器Op-Amp1の非反転入力部E+に接続されており、一方、ドレインD1は増幅器Op-Amp1の反転入力部E-に結合されている。

【0036】

スイッチ素子31が、第1のトランジスタ11のドレイン電極D1と増幅器Op-Amp1の入力部E-との間に配置される。このスイッチ素子31は、この例では、ここではN型の結合トランジスタ(coupling transistor)M₁によって形成され、そのゲートが測定制御信号S_M1によって測定段階中に結合トランジスタM₁をアクティブ化するように制御される。

【0037】

第1のトランジスタ11のドレインから増幅器Op-Amp1に向かって電流が流れるのを回避するために、ダイオード33などの電流阻止用素子が、ここでは結合トランジスタM₁と並列に設けられている。

【0038】

スイッチ素子31は、第1のトランジスタ11が導通状態にされたこと(この例では、時間t₂における、トランジスタ11の信号S_G1の高電位への状態変化)に続いて、第1のトランジスタ11のドレイン電極D1を増幅器に結合するように制御される(この例では、時間t₃における、結合トランジスタM₁のゲートに印加される測定制御信号S_M1の高電位への状態変化)。したがって、ドレインソース間電圧の測定は、第1のトランジスタ11が導通状態にされている間に行われる。測定段階が終了すると、測定制御信号S_M1が、第1のトランジスタ11のドレイン電極D1を増幅器Op-Amp1から結合解除するように修正される(時間t₄における、結合トランジスタM1のゲートに印加される信号S_M1の状態変化および低電位への設定)。次いで、測定段階の終了後に、制御信号S_G1が、第1のトランジスタ11を非アクティブ化するように状態を変化させる(時間t₅)。したがって、測定段階および第1のトランジスタ11の測定ステージ20への結合は、第1のトランジスタ11がアクティブ化されている(すなわちオン状態にされている)ときにのみ行われる。

【0039】

測定制御信号S_M1は、第1のトランジスタ11のゲートの制御を可能にする信号S_G1に基づいて、特に、第1のトランジスタ11をオンにするために信号S_G1が修正される(ここでは高い状態に向かう)ときにこの信号S_G1に調整可能な所定の遅延T_delay1bを適用することによって、生成することができる。測定段階が終わると、所定の遅延T_delay2a=t5-t4後に、第1のトランジスタ11をオフ状態に戻すことがトリガされる。

【0040】

これらの遅延T_delay1b、T_delay2aは、第1のトランジスタ11の電圧降下が測定されるときにそのスイッチング挙動を妨げないために設けられる。これらの遅延T_delay1b、T_delay2aはそれぞれ、およそ10ナノ秒および数10ナノ秒とすることができる。したがって、測定ステージのトランジスタM₁は、トランジスタ11のアクティブ化の約10ns後にアクティブ化され、トランジスタ11をオフにすることがトリガされる数10ns前にオフにされる。制御信号S_M1および遅延T_delay1b、T_delay2aはそれぞれ、マイクロコントローラタイプのデジタル回路またはFPGAによって、有利にはトランジスタ11、12を制御するための信号を生成するのと同じデジタル回路によって、生成および変調することができる。

【0041】

第1のトランジスタ11が導通状態にされているときにそれに流れる電流は、ここでは、負荷R_LOADに結合された回路分岐24を介して測定される。前記分岐において、負荷電流I_LOADは、オン状態にある第1のトランジスタ11に流れる電流のイメージである。この分岐24は、第1のトランジスタ11のソースS1と第2のトランジスタ12のドレインD2との間の中点に接続されている。

【0042】

第1のトランジスタ11が導通状態にされているときに、第2のトランジスタ12が非導通状態にされている、換言すればオフにされている限り、負荷電流I_LOADは、VDS_ON1の測定段階中にオン状態にある第1のトランジスタに流れる電流に実質的に等しいかまたは比例する。

【0043】

例えばACS712-30Aタイプの電流センサ25により、中点S1-D2より後の負荷に流れる電流を測定することが可能になる。

【0044】

電流センサ25により、電流I_LOAD、したがって、オン状態にある第1のトランジスタ11に流れる電流を評価することが可能になる。

【0045】

この例では、制御回路は、この場合は第2のトランジスタ12のオン状態におけるドレインソース間電圧V_{DS2_ON}を決定するために第2のトランジスタ12に結合された第2の測定回路22を具備する。

【0046】

第2の測定回路22は、有利には、第2のトランジスタ12の1つの電極に結合された入力部、および第2のトランジスタ12の別の電極に結合された別の入力部を含む、差動モードで実装された演算増幅器Op-Amp2を備えた、第1の測定回路21の構成と類似の構成を具備する。

【0047】

差動モードで実装された2つの演算増幅器Op-Amp1、Op-Amp2は、有利には、高いスルーレート、すなわち典型的には少なくとも100V/μsのスルーレートを具備する。

【0048】

2つの演算増幅器Op-Amp1およびOp-Amp2は、V+とV-との間で、有利には外部バッテリ111によって給電することができる。これにより、測定の外乱を最小限に抑えることが可能になる。

【0049】

第2の回路22は、そのスイッチ素子32も具備する。第2のトランジスタ12のアクティブ化(図2の時間t₆)に続いて、第2のスイッチ素子32は、第2のトランジスタ12と、関連付けられた増幅器Op-Amp2を結合するように制御され(図2の時間t₇における測定制御信号S_M2のレベル変化)、電圧V_DS__ON2の測定段階が開始する。この測定段階が終了すると(図2における、測定制御信号S_M2がレベルを変化させたときの時間t₈)、第2のスイッチ素子32は、第2のトランジスタ12を増幅器Op-Amp2から結合解除するように制御される。次いで、第2のトランジスタ12が非アクティブ化される(図2における、第2のトランジスタを制御するための信号S_G2がレベルを変化させたときの時間t₉)。

【0050】

第2のトランジスタ12が導通状態にされている間にそれに流れる電流は、分岐24を介して、負荷電流I_LOADを電流センサ25を使用して評価することによって測定される。第2のトランジスタ12が導通状態にされているときに、第1のトランジスタ11が非導通状態にされている、換言すればオフにされている限り、負荷電流I_LOADは、VDS_ON2の測定段階中に、オン状態にある第2のトランジスタに流れる電流に実質的に等しいかまたは比例する。

【0051】

したがって、測定段階および第2のトランジスタ12の測定ステージ20への結合は、第2のトランジスタ12がアクティブ化されている(すなわちオン状態にされている)ときにのみ行われる。

【0052】

この例示的実施形態では、第1のトランジスタがオンにされているときのみの第1のトランジスタのドレインソース間抵抗の測定と、それに次ぐ、第2のトランジスタがオンにされているときのみの第2のトランジスタのドレインソース間抵抗の測定は、交互に行われ、第1のトランジスタおよび第2のトランジスタは、同時にオンにされるのではなく交互にオンにされる。

【0053】

有利には、測定段階中にGaNトランジスタ11、12と測定増幅器Op-Amp1、Op-Amp2との間の接続の確立を可能にする結合トランジスタM₁、M₂は、それらのスイッチングが速いことから選択されるMOSFETタイプのトランジスタである。

【0054】

図3には、制御回路20のステージ50が概略的に示されている。このステージ50は、例えば、マイクロコントローラ、またはプログラマブルセルの回路網を有するタイプの集積回路(フィールドプログラマブルゲートアレイ(FPGA))を具備することができる。ステージ50は、第1の増幅器41の出力電圧V_{DS1_ON}を受け取って、前記出力電圧V_{DS1_ON}と、第1のトランジスタ11が導通状態にされているときの前記負荷電流I_LOADとの比を計算するように構成された計算モジュールを具備する。したがって、この比は、第1のトランジスタ11の動的なドレインソース間抵抗R_{DS_ON1}の値をもたらす。マイクロコントローラまたはFPGAの計算モジュールの代わりにまたはそれと組み合わせて、そのような比を決定するためにアナログ除算器を使用することも可能である。前述の計算モジュールを使用して、ステージ50は、差動モードで実装された第2の演算増幅器42の出力電圧V_{DS2_ON}、および第2のトランジスタ12が導通状態にされているときの負荷電流I_LOADに基づいて、比V_{DS2_ON}/I_LOADを決定し、したがって、第2のトランジスタ12がオン状態にされているときのそのドレインソース間抵抗R_{DS_ON2}の値を決定するようにも構成されている。

【0055】

有利には、オン状態におけるドレインソース間抵抗の値を監視することに加えて、それらの値が大きすぎるレベルに達したときにトランジスタ11、12を保護することも可能である。

【0056】

したがって、ステージ50はまた、トランジスタ11、12を制御するための信号S_G1、S_G2を、決定されたドレインソース間抵抗の値に従って修正するように提供され得る。

【0057】

特に、マイクロコントローラ、またはプログラマブルセルの回路網を有するタイプの集積回路(「フィールドプログラマブルゲートアレイ」(FPGA))を含むとき、ステージ50はまた、測定制御信号S_M1、S_M2を生成するように提供され得る。

【0058】

図4に示す特定の例示的実施形態では、制御回路は保護回路60をさらに具備する。この保護回路60は、第1のトランジスタ11のオン状態におけるドレインソース間抵抗が所与のしきい値を超えたときに、第1のトランジスタ11の非アクティブ化をトリガできるように構成されている。この保護回路60はまた、第2のトランジスタ12のオン状態におけるドレインソース間抵抗が所与のしきい値を超えたときに、第2のトランジスタ12の非アクティブ化をトリガできるように構成されている。

【0059】

図示の特定の例示的実施形態では、オン状態におけるドレインソース間抵抗の評価は、負荷電流I_LOAD、第1の増幅器Op-Amp1の出力電圧V_{DS1_ON}、第2の増幅器Op-Amp2の出力電圧V_{DS2_ON}を入力部において受け取るアナログ乗算器62を使用して行われる。乗算器62は、第1の増幅器Op-Amp1の前記出力電圧V_DS1__ONと前記負荷電流I_LOADとの比を表す第1の評価信号S_eval1、ならびに第2の増幅器Op-Amp2の前記出力電圧V_DS2__ONと前記負荷電流I_LOADとの比を表す第2の評価信号S_eval2を、出力部において生成することが可能である。

【0060】

評価信号S_eval1、S_eval2はここでは、それぞれ、第1の比較器64Aおよび第2の比較器64Bの入力部に、特に、反転入力部に出される。比較器64A、64Bの非反転入力部に関しては、それらはそれぞれ、所与のしきい値がそれに応じて決まる固定電位Vref_1、Vref_2に設定される。

【0061】

第1の固定電位Vref_1(または第2の固定電位Vref_2)との比較の結果に従って、第1の比較器64A(または第2の比較器64B)は、そのオン状態におけるドレインソース間抵抗が大きすぎる第1のトランジスタ11(または第2のトランジスタ12)を非アクティブ化するために、第1のゲートパイロット回路71(または第2のパイロット回路72)用の第1の非アクティブ化信号Sdisable1(または第2の非アクティブ化信号Sdisable2)を生成するように構成されている。

【0062】

ゲートパイロット71、72は、通常は電力増幅器を具備し、上述したデジタル回路から到来するパルス幅変調信号PWM1、PWM2(PWMはパルス幅変調の略語)を入力部において受け取る。

【0063】

この例では、それぞれ第1のトランジスタ11の動的なドレインソース間抵抗R_{DS_ON1}および第2のトランジスタ12の動的なドレインソース間抵抗R_{DS_ON2}を表す、評価信号S_eval1、S_eval2は、アナログ-デジタル変換器ステージと少なくとも1つのメモリとを具備する監視および保存回路80によって、デジタル化され、記憶することができる。この回路80は、例えば、マイクロコントローラによって、またはFPGAによって、形成することができる。

【0064】

したがって、各GaNトランジスタのオン状態における動的な抵抗の監視が実施され、後の解析のためのデータの保存を行うことができる。危機的な動的な抵抗値に達した場合には、コンポーネントおよび/またはシステムの破壊を回避するために、トランジスタ11および12の保護も行われる。

【0065】

図1に関して上述した例では、GaNを含有するトランジスタ11、12は、1つのパワーインバータアームに属している。これは、例えば、400Wソーラーマイクロパワーインバータ、またはより一般にはDC/ACパワーインバータのアームに対応することができる。上述したドレインソース間抵抗の測定を、GaNトランジスタを有する他のタイプの回路に、例えば、DC/DCコンバータなど、GaNコンポーネントを含有する他のタイプのコンバータに適用することも可能である。

【0066】

次に、図5は、第1および第2のトランジスタ11、12の可能な1つの構造の概略断面図を示す。

【0067】

トランジスタは、例えばシリコンを含有する半導体基板502から作製され、その上に、ヘテロ接合を備える半導体ブロックが配設される。ヘテロ接合は、第1の禁制帯を有するIII-N半導体材料からなる第1の層504と、前記第1の禁制帯よりも大きな第2の禁制帯を有するIII-N半導体材料からなる第2の層506とを備える積層体から作製される。トランジスタがGaNを含有するとき、第1の層504は、典型的にはGaNを含有し、一方、第2の層506は、例えば、AlGaNから作製することができる。

【0068】

トランジスタは、ソース電気接点507およびドレイン電気接点508をさらに備え、それらは層506の領域上に、それらの領域に接触して配設される。電気接点507および508はそれぞれ、金属層、または金属層の積層体とすることができる。2次元電子ガスである2-DEGが、第1の層504内の、典型的には第2の層506と第1の層504との間の界面の下に位置するチャネル領域内に形成され得る。

【0069】

トランジスタは、2次元電子ガスを制御するために、ここでは第2の層506の一部分上に接触して配設されたゲート電極510をさらに備える。ゲート電極510は上部領域511によって形成され、この上部領域511は、金属を含有し、例えばp-GaNを含有する下部半導体領域512に接触している。

【符号の説明】

【0070】

5 パワーインバータ、パワーインバータアーム
11 第1のトランジスタ、GaNトランジスタ
12 第2のトランジスタ、GaNトランジスタ
20 測定ステージ、制御回路
21 第1の測定回路、第1の回路
22 第2の測定回路、第2の回路
24 回路分岐
25 電流センサ
31 第1のスイッチ素子
32 第2のスイッチ素子
33 ダイオード
41 演算増幅器、第1の増幅器、差動モードで実装された第1の演算増幅器
42 第2の増幅器、差動モードで実装された演算増幅器
50 評価ステージ
60 保護回路
62 アナログ乗算器、評価ステージ
64A 第1の比較器
64B 第2の比較器
71 第1のゲートパイロット回路、ゲートパイロット
72 第2のパイロット回路、ゲートパイロット、第2のゲートパイロット回路
80 監視および保存回路
111 外部バッテリ
502 半導体基板
504 第1の層
506 第2の層
507 ソース電気接点
508 ドレイン電気接点
510 ゲート電極
511 上部領域
512 下部半導体領域
D1 ドレイン電極、ドレイン
D2 ドレイン電極、ドレイン
E- 反転入力部
E+ 非反転入力部
G₁ ゲート
G₂ ゲート
I_LOAD 負荷電流
M₁ 結合トランジスタ、第1のトランジスタ、第1のスイッチ素子
M₂ 結合トランジスタ
OP-Amp1 演算増幅器、測定増幅器、第1の増幅器
OP-Amp2 演算増幅器、測定増幅器、第2の増幅器
PWM1 パルス幅変調信号
PWM2 パルス幅変調信号
R_{DS_ON1} ドレインソース間抵抗
R_{DS_ON2} ドレインソース間抵抗
R_LOAD 負荷
Sdisable1 第1の非アクティブ化信号
Sdisable2 第2の非アクティブ化信号
S_eval1 第1の評価信号
S_eval2 第2の評価信号
S_G1 第1の制御信号
S_G2 第2の制御信号
S_M1 測定制御信号、測定トリガ信号
S_M2 測定制御信号
S1 ソース電極、ソース
S2 ソース電極
T_delay1b 遅延
T_delay2a 遅延
Tm 間隔、不感時間
T'm 間隔、不感時間
V_{DS1_ON} ドレインソース間電圧、第1の出力電圧
V_{DS2_ON} ドレインソース間電圧、出力電圧
Vref_1 第1の固定電位
Vref_2 第2の固定電位
V_REF1 しきい値
V_REF2 しきい値
V+ 第1の正の電源電位
V- 第2の負の電源電位

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】