特表 2024-544150 ＪＴＡＧ構成モード、拡張された等化範囲、及び複数の電源ドメインを有する送信ドライバアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-28

(54)【発明の名称】ＪＴＡＧ構成モード、拡張された等化範囲、及び複数の電源ドメインを有する送信ドライバアーキテクチャ

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20241121BHJP

   H03K 19/00 20060101ALI20241121BHJP

   G01R 31/28 20060101ALI20241121BHJP

   H04L 25/02 20060101ALI20241121BHJP

   H03K 19/17788 20200101ALN20241121BHJP

【ＦＩ】

H03K19/0175 220

H03K19/00 220

G01R31/28 V

H04L25/02 S

H04L25/02 V

H03K19/17788

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024529227

(86)(22)【出願日】2022-07-21

(85)【翻訳文提出日】2024-05-15

(86)【国際出願番号】 US2022037872

(87)【国際公開番号】W WO2023091199

(87)【国際公開日】2023-05-25

(31)【優先権主張番号】17/455,195

(32)【優先日】2021-11-16

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ナラン，ナクル

(72)【発明者】

【氏名】リム，シオック・ウェイ

(72)【発明者】

【氏名】チェン，ルフイ

(72)【発明者】

【氏名】ワン，イーペン

(72)【発明者】

【氏名】タン，キー・ヒアン

【テーマコード（参考）】

2G132

5J042

5J056

5K029

【Ｆターム（参考）】

2G132AA12

2G132AK15

2G132AK22

5J042BA11

5J042CA09

5J042CA11

5J042DA05

5J056AA04

5J056BB60

5J056CC01

5J056CC26

5J056DD13

5J056DD28

5J056DD54

5J056FF01

5J056FF09

5K029DD24

5K029GG07

(57)【要約】

テストモード（例えば、ＪＴＡＧ構成モード）、拡張等化範囲、及び／又は複数の電源ドメインを有する送信ドライバアーキテクチャ。送信ドライバ回路の一例は、概して、入力データ信号を受信するように構成された差動入力ノード対を有し、出力データ信号を出力するように構成された差動出力ノード対を有する１つ以上のドライバユニットセルと、差動出力ノード対と１つ以上の電源レールとの間に結合された複数の電力スイッチと、差動テストデータ経路の第１のテストノードと差動出力ノード対の第１の出力ノードとの間に結合された第１のセットの１つ以上のドライバと、差動テストデータ経路の第２のテストノードと差動出力ノード対の第２の出力ノードとの間に結合された第２のセットの１つ以上のドライバと、を含む。

【特許請求の範囲】

【請求項1】

送信ドライバ回路であって、
入力データ信号を受信するように構成された差動入力ノード対を有し、出力データ信号を出力するように構成された差動出力ノード対を有する１つ以上のドライバユニットセルと、
前記差動出力ノード対と１つ以上の電源レールとの間に結合された複数の電力スイッチと、
差動テストデータ経路の第１のテストノードと前記差動出力ノード対の第１の出力ノードとの間に結合された第１のセットの１つ以上のドライバと、
前記差動テストデータ経路の第２のテストノードと前記差動出力ノード対の第２の出力ノードとの間に結合された第２のセットの１つ以上のドライバと、
を備える、送信ドライバ回路。

【請求項2】

前記差動テストデータ経路は、ジョイントテストアクショングループ（ＪＴＡＧ）データ経路を備える、請求項１に記載の送信ドライバ回路。

【請求項3】

前記送信ドライバ回路がテストモード中に電圧モードドライバとして機能するように構成されるように、前記１つ以上のドライバユニットセル及び前記複数の電力スイッチは、前記送信ドライバ回路のための前記テストモード中に電源オフされるように構成される、請求項１に記載の送信ドライバ回路。

【請求項4】

前記第１のセットの１つ以上のドライバの出力と前記差動出力ノード対の前記第１の出力ノードとの間に結合された第１のセットの１つ以上の抵抗要素と、
前記第２のセットの１つ以上のドライバの出力と前記差動出力ノード対の前記第２の出力ノードとの間に結合された第２のセットの１つ以上の抵抗要素と、を更に備える、請求項１に記載の送信ドライバ回路。

【請求項5】

前記第１のセットの１つ以上の抵抗要素又は前記第２のセットの１つ以上の抵抗要素のうちの少なくとも１つは、抵抗要素のスイッチドアレイを備える、請求項４に記載の送信ドライバ回路。

【請求項6】

前記複数の電力スイッチは、
前記１つ以上の電源レールのうちの第１の電源レールと前記差動出力ノード対の前記第１の出力ノードとの間に結合された第１のスイッチと、
前記１つ以上の電源レールのうちの第２の電源レールと前記差動出力ノード対の前記第１の出力ノードとの間に結合された第２のスイッチであって、前記第１の電源レールは、前記第２の電源レールの第２の電圧とは異なる第１の電圧を有する、第２のスイッチと、
前記第１の電源レールと前記差動出力ノード対の前記第２の出力ノードとの間に結合された第３のスイッチと、
前記第２の電源レールと前記差動出力ノード対の前記第２の出力ノードとの間に結合された第４のスイッチと、を備える、請求項１に記載の送信ドライバ回路。

【請求項7】

前記第１のセットの１つ以上のドライバ及び前記第２のセットの１つ以上のドライバは各々、直列に結合された複数のインバータを備える、請求項１に記載の送信ドライバ回路。

【請求項8】

等化のために、２つのメインカーソル、１つのポストカーソル、及び３つのプリカーソルに基づいて、前記入力データ信号を生成するように構成された制御モジュールを更に備える、請求項１に記載の送信ドライバ回路。

【請求項9】

前記制御モジュールは、前記メインカーソルのうちの１つに対する公称カーソル重み付けよりも低いカーソル重み付けを有する前記メインカーソルのうちの前記１つとして機能するように、前記ポストカーソルをプログラムするように構成される、請求項８に記載の送信ドライバ回路。

【請求項10】

前記制御モジュールは、前記プリカーソルのうちの１つに対する公称カーソル重み付けよりも高いカーソル重み付けを有する前記プリカーソルのうちの前記１つとして機能するように、前記メインカーソルのうちの第１のメインカーソルをプログラムするように構成される、請求項８に記載の送信ドライバ回路。

【請求項11】

前記制御モジュールは、前記ポストカーソルに対する公称カーソル重み付けよりも高いカーソル重み付けを有する前記ポストカーソルとして機能するように、前記メインカーソルのうちの第２のメインカーソルをプログラムするように構成される、請求項１０に記載の送信ドライバ回路。

【請求項12】

シリアル／デシリアライザを備えるプログラマブル集積回路（ＩＣ）であって、前記シリアル／デシリアライザは、請求項１に記載の送信ドライバ回路を備える、プログラマブル集積回路（ＩＣ）。

【請求項13】

データを駆動する方法であって、
送信ドライバ回路のドライバユニットセルの差動入力ノード対において、入力データ信号を受信することと、
前記ドライバユニットセルを使用して、出力データ信号を生成することと、
前記送信ドライバ回路の差動出力ノード対において前記出力データ信号を出力することと、を含み、前記送信ドライバ回路は、
前記差動出力ノード対と１つ以上の電源レールとの間に結合された複数の電力スイッチと、
差動テストデータ経路の第１のテストノードと前記差動出力ノード対の第１の出力ノードとの間に結合された第１のセットの１つ以上のドライバと、
前記差動テストデータ経路の第２のテストノードと前記差動出力ノード対の第２の出力ノードとの間に結合された第２のセットの１つ以上のドライバと、を備える、方法。

【請求項14】

前記ドライバユニットセル及び前記複数の電力スイッチを電源オフすることと、
前記差動テストデータ経路において入力テスト信号を受信することと、
前記第１のセットの１つ以上のドライバ及び前記第２のセットの１つ以上のドライバを用いて、前記入力テスト信号を駆動することと、
前記ドライバユニットセル及び前記複数の電力スイッチが電源オフされている間に、前記差動出力ノード対において出力テスト信号を出力することと、を更に含む、請求項１３に記載の方法。

【請求項15】

前記複数の電力スイッチは、
前記１つ以上の電源レールのうちの第１の電源レールと前記差動出力ノード対の前記第１の出力ノードとの間に結合された第１のスイッチと、
前記１つ以上の電源レールのうちの第２の電源レールと前記差動出力ノード対の前記第１の出力ノードとの間に結合された第２のスイッチであって、前記第１の電源レールは、前記第２の電源レールの第２の電圧とは異なる第１の電圧を有する、第２のスイッチと、
前記第１の電源レールと前記差動出力ノード対の前記第２の出力ノードとの間に結合された第３のスイッチと、
前記第２の電源レールと前記差動出力ノード対の前記第２の出力ノードとの間に結合された第４のスイッチと、を備える、請求項１３に記載の方法。

【請求項16】

等化のために、２つのメインカーソル、１つのポストカーソル、及び３つのプリカーソルに基づいて、前記入力データ信号を生成することを更に含み、前記入力データ信号を生成することは、
前記メインカーソルのうちの第１のメインカーソルを、前記プリカーソルのうちの１つに対する公称カーソル重み付けよりも高いカーソル重み付けを有する前記プリカーソルのうちの前記１つとして機能するようにプログラムすること、
前記ポストカーソルに対する公称カーソル重み付けよりも高いカーソル重み付けを有する前記ポストカーソルとして機能するように、前記メインカーソルのうちの第２のメインカーソルをプログラムすること、
前記メインカーソルのうちの前記第１のメインカーソルに対する公称カーソル重み付けよりも低いカーソル重み付けを有する前記メインカーソルのうちの前記第１のメインカーソルとして機能するように、前記プリカーソルのうちの前記１つをプログラムすること、又は
前記メインカーソルのうちの前記第２のメインカーソルに対する公称カーソル重み付けよりも低いカーソル重み付けを有する前記メインカーソルのうちの前記第２のメインカーソルとして機能するように、前記ポストカーソルをプログラムすること、のうちの少なくとも１つを含む、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の例は、一般に、電子回路に関し、特に、送信ドライバ回路に関する。

【背景技術】

【0002】

電子システムにおける高速シリアル通信リンクの使用は成長し続けている。場合によっては、シリアルリンクは、電気デバイス内（例えば、メモリと処理システムとの間のシリアルバス）及び／又は電気デバイス間（例えば、コンピュータとウェアラブルデバイスとの間のシリアルバス）の集積回路（ＩＣ）間通信のために使用されてもよい。他の場合には、シリアルリンクは、システムオンチップ（ＳｏＣ）内の回路間通信のために使用され得る。高速シリアル通信リンクは、ユニバーサルシリアルバス（ＵＳＢ）、高解像度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）、及びペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インタフェースなどの様々な規格に従って動作することができる。シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）は、シリアル通信リンクを介してデータを送信及び受信するために使用され得る。ＳｅｒＤｅｓ送信機は、マルチビットワードを対応するビットのシリアルデータストリームにシリアル化する。ＳｅｒＤｅｓ受信機は、受信されたシリアルデータストリームを元のマルチビットワードにデシリアライズする。いくつかのＳｅｒＤｅｓシステムでは、クロック信号がシリアルデータストリームとともに送信されるが、他のＳｅｒＤｅｓシステムでは、クロック信号は、代わりにシリアルデータストリームに埋め込まれる。

【発明の概要】

【0003】

本開示のいくつかの態様は、概して、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）送信機などのための送信（ＴＸ）ドライバアーキテクチャに関する。

【0004】

本開示のいくつかの態様は、送信ドライバ回路を提供する。送信ドライバ回路は、概して、入力データ信号を受信するように構成された差動入力ノード対を有し、出力データ信号を出力するように構成された差動出力ノード対を有する１つ以上のドライバユニットセルと、差動出力ノード対と１つ以上の電源レールとの間に結合された複数の電力スイッチと、差動テストデータ経路の第１のテストノードと差動出力ノード対の第１の出力ノードとの間に結合された第１のセットの１つ以上のドライバと、差動テストデータ経路の第２のテストノードと差動出力ノード対の第２の出力ノードとの間に結合された第２のセットの１つ以上のドライバと、を含む。

【0005】

本開示のいくつかの態様は、データを駆動する方法を提供する。方法は、概して、送信ドライバ回路のドライバユニットセルの差動入力ノード対において、入力データ信号を受信することと、ドライバユニットセルを使用して、出力データ信号を生成することと、送信ドライバ回路の差動出力ノード対において出力データ信号を出力することと、を含む。送信ドライバ回路は、概して、差動出力ノード対と１つ以上の電源レールとの間に結合された複数の電力スイッチと、差動テストデータ経路の第１のテストノードと差動出力ノード対の第１の出力ノードとの間に結合された第１のセットの１つ以上のドライバと、差動テストデータ経路の第２のテストノードと差動出力ノード対の第２の出力ノードとの間に結合された第２のセットの１つ以上のドライバと、を含む。

【0006】

これら及び他の態様は、以下の「発明を実施するための形態」を参照して理解され得る。

【0007】

上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に例解される。しかしながら、添付の図面は、典型的な例示の実装形態のみを例解しており、したがって、特許請求の範囲を限定するものとみなされるべきではないことに留意されたい。

【図面の簡単な説明】

【0008】

【図1】本開示の態様が実施され得る、ＳｅｒＤｅｓ送信機及びＳｅｒＤｅｓ受信機を有する例示的なシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路のブロック図である。

【図2】本開示のいくつかの態様による、電流モードドライバを有する例示的なＳｅｒＤｅｓ送信機のブロック図である。

【図3A】本開示のいくつかの態様による、ＪＴＡＧ入力を有する送信ドライバ回路の例示的な実装形態を示す回路図である。

【図3B】本開示のいくつかの態様による、ＪＴＡＧモード中の図３Ａの送信ドライバ回路の例示的な動作を示す図である。

【図3C】本開示のいくつかの態様による、複数の電源ドメインと電力スイッチとを有する送信ドライバ回路の例示的な実装形態を示す回路図である。

【図3D】本開示のいくつかの態様による、図３Ｃの電力スイッチと、送信ドライバ回路のためのパワーダウンモード中の信頼性のための追加のスイッチとを示す回路図である。

【図4】本開示のいくつかの態様による、拡張された等化範囲のためのプログラマブル構成可能性を有する送信ドライバアーキテクチャを示すブロック図及び表である。

【図5】本開示のいくつかの態様による、データを駆動するための例示的な動作の流れ図である。

【図6】本開示の態様が実施され得る、プログラマブルデバイスのための例示的なアーキテクチャを示すブロック図である。

【発明を実施するための形態】

【0009】

理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、特定の列挙なしに他の例に有益に組み込まれ得ることが企図される。

【0010】

本開示のいくつかの態様は、概して、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）送信機などのための送信（ＴＸ）ドライバアーキテクチャに関する。ＴＸドライバアーキテクチャは、ミッションモードにおいて電流モードドライバとして機能し得るが、高データレート（例えば、１２８Ｇｂｐｓ）において電圧モードドライバとしてＪＴＡＧ構成をサポートし得る。加えて、ＴＸドライバアーキテクチャは、プリカーソル及びポストカーソルの両方について、拡張された等化範囲を有し得る。いくつかの例では、ＴＸドライバアーキテクチャは、複数の電源ドメインと、パワーダウンモード中などに信頼性を高めるための追加の回路とを有し得る。

【0011】

様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるか、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。図面は、網羅的な説明として、又は特許請求の範囲に対する限定として意図されていない。加えて、例解された例は、示された全ての態様又は利点を有する必要はない。特定の実施例に関連して説明される態様又は利点は、必ずしもその実施例に限定されず、そのように例解されていない場合、又はそのように明示的に説明されていない場合であっても、任意の他の実施例において実施することができる。

【0012】

例示的なＳｅｒＤｅｓ回路
図１は、本開示の態様が実施され得る、例示的なＳｅｒＤｅｓ回路１００のブロック図である。示されるように、ＳｅｒＤｅｓ回路１００は、シリアライザ１０２と、ＳｅｒＤｅｓ送信機１０４（「ＴＸ」とラベル付けされる）と、送信クロックを提供するための位相ロックループ（ＰＬＬ）１０６と、シリアルチャネル１０８Ａ、１０８Ｂの差動対と、ＳｅｒＤｅｓ受信機１１０（「ＲＸ」とラベル付けされる）と、クロックデータリカバリ（ＣＤＲ）回路１１２と、受信側のＰＬＬ１１４と、デシリアライザ１１６とを含み得る。

【0013】

シリアライザ１０２は、パラレルインタフェース上で受信されたデータをシリアルインタフェースに変換し、シリアルデータの信号（例えば、ビットストリーム）をＳｅｒＤｅｓ送信機１０４に提供する。ＳｅｒＤｅｓ送信機１０４は、シリアルデータ信号を増幅し、シリアルチャネル１０８Ａ、１０８Ｂ上に差動信号を出力し得るドライバを含み得る。ドライバは、電圧モードドライバとして、又は電流モード論理（ＣＭＬ）ドライバとして実装され得る。いくつかの態様では、ＳｅｒＤｅｓ送信機１０４は、チャネル１０８Ａ、１０８Ｂにおける損失を補償する（又は少なくとも調整する）ことなどによって、ＳｅｒＤｅｓ回路１００の信号完全性を改善するために、等化を実行することもできる。ＳｅｒＤｅｓ送信機１０４によって出力される差動信号は、例えば、低電圧差動信号（ＬＶＤＳ）であってもよい。いくつかの態様では、シリアルチャネル１０８Ａは、差動対の非反転信号を搬送し得、シリアルチャネル１０８Ｂは、差動対の反転信号（すなわち、相補信号）を搬送し得る。いくつかの態様では、ＳｅｒＤｅｓ送信機１０４によって出力された差動信号は、ＰＬＬ１０６によって出力された送信クロックに従ってサンプリング及び生成され得る。ＰＬＬ１０６は、例えば、シリアルデータ伝送に用いられる高速なマスタクロックを生成するクロックシンセサイザ回路として用いることができる。

【0014】

ＳｅｒＤｅｓ受信機１１０は、シリアルチャネル１０８Ａ、１０８Ｂ上のシリアルデータの差動信号を受信し、受信した差動信号を増幅することができる。いくつかの態様では、ＳｅｒＤｅｓ受信機１１０は、ＳｅｒＤｅｓ送信機１０４によって実行される等化に加えて、受信された差動信号の等化を実行することができる。ＣＤＲ回路１１２は、ＳｅｒＤｅｓ受信機１１０の出力に結合され、タイミングリカバリを実行して、信号をサンプリングするために使用されるマスタクロックを回復し、ＳｅｒＤｅｓ受信機１１０において受信クロックを生成する。いくつかの態様では、ＣＤＲ回路１１２は、ＰＬＬ１１４を介して基準クロック信号を受信し得る。デシリアライザ１１６は、ＳｅｒＤｅｓ受信機１１０によって出力されたシリアル信号をパラレル形式に変換する。

【0015】

伝送線における信号完全性は、長年にわたって設計上の関心事であり、そのような伝送線を横断するデータに対してデータレートが増加し続けるので、依然として存在する。信号が相互接続間を移動するとき、信号が異なる構成要素を通過するときに信号の電気的劣化が生じる可能性がある。これらの波形歪みは、スタブ及びビアのようなインピーダンス不整合、周波数依存減衰、及び信号トレース間の電磁結合（例えば、クロストーク）によって引き起こされ得る。データレートを増加させるために追加のチャネルが追加されて設計がより洗練されるにつれて、全体的な信号完全性は更により重要になる可能性がある。例示的な現代のシリアルリンクは、リンクの各端部でＳｅｒＤｅｓを使用することができ、各エンドポイントはそれ自体の送信機及び受信機を有する。

【0016】

異なる構成要素に存在する単一のＳｅｒＤｅｓ回路のための送信機及び受信機では、送信機及び受信機は、異なるタイプ及び量の等化を有し得る。したがって、ＳｅｒＤｅｓ送信機１０４及び／又は受信機１１０は、チャネル異常を補償又は少なくとも調整するために、フィードフォワード等化器（ＦＦＥ）、連続時間線形等化器（ＣＴＬＥ）、又は決定帰還等化器（ＤＦＥ）などの等化器を組み込むことができる。等化方法は、線形又は非線形であり得る。超小型電子回路実装形態では、等化器は、連続時間（非サンプリング）又は離散時間（サンプリング）のいずれかであり得る。信号振幅は、離散的（デジタル）又は連続的（アナログ）であり得る。等化器はまた、適応型又は固定型のいずれかであってもよく、適応アルゴリズムは、例えば、ゼロフォーシング（ＺＦ）、最小平均二乗（ＬＭＳ）（又は最小平均二乗誤差（ＭＭＳＥ））、又は何らかの非線形アプローチであってもよい。更に、等化器の目標応答は、完全応答又は部分応答のいずれかであってもよい。等化器フィルタは、有限インパルス応答（ＦＩＲ）フィルタ又は無限インパルス応答（ＩＩＲ）フィルタのいずれかを用いて設計され得る。各等化方式は、特定の用途に関してその長所と短所を有する。

【0017】

送信等化（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）において使用されてもよく、「プリエンファシス」と称されてもよい））は、チャネルを通した損失の予期される量を補償する、又は少なくとも調整するために、信号の高周波数コンテンツを増幅することによって、送信信号を事前に歪める。等化のためにＴＸドライバ設計に適用される最も一般的な技法の１つは、プリカーソル及びポストカーソルを主信号に追加することである。一般に、より良好な信号完全性は、より高い範囲の等化によって達成することができる。プリカーソル及びポストカーソルの典型的な範囲は０．２８であるが、データレートが（例えば、１１２Ｇｂｐｓに）増加するにつれて、より高いプリカーソル／ポストカーソル等化が関係付けられ得る。本開示のいくつかの例は、より高いデータレート（例えば、１１２Ｇｂｐｓ）において強化された信号完全性を提供する、より広い範囲の等化（最大０．４０）を提供する。

【0018】

例示的なＴＸドライバアーキテクチャ
図２は、本開示のいくつかの態様による、電流モードドライバを用いて実装される例示的なＳｅｒＤｅｓ送信機２００のブロック図である。ＳｅｒＤｅｓ送信機２００は、ＳｅｒＤｅｓ回路（例えば、ＳｅｒＤｅｓ回路１００）内のＳｅｒＤｅｓ送信機（例えば、ＳｅｒＤｅｓ送信機１０４）として使用されてもよい。図２に示すように、ＳｅｒＤｅｓ送信機２００は、１つ以上のデータ経路セル２０２と、１つ以上のドライバユニットセル２０４と、抵抗要素Ｒ１、Ｒ２からなる負荷とを含む。

【0019】

いくつかの態様では、データ経路セル２０２は、送信のための入力データを受信し、受信された入力データに対して信号処理を実行し得る。例えば、この信号処理は、変調（例えば、４レベル位相振幅変調（ＰＡＭ４）への）、等化（例えば、１つ以上のマルチタップＦＩＲフィルタを使用する）、及び／又はデジタル－アナログ変換（例えば、１つ以上の電流ステアリングデジタル－アナログ変換器（ＤＡＣ）を使用する）を含んでもよい。データ経路セル２０２は、（「Ｖｉｎｐ」及び「Ｖｉｎｎ」とラベル付けされた）差動ノード対上の差動電圧信号をドライバユニットセル２０４に出力し得る。いくつかの態様では、処理されたデータは、ドライバユニットセル２０４に出力される前に、１つ以上のバッファ（プリドライバとも呼ばれる）によってバッファリングされ得る。

【0020】

ドライバユニットセル２０４は、示されるように、電流モード論理（ＣＭＬ）ドライバとして実装され得る。ＣＭＬドライバは、差動入力ノード対Ｖｉｎｐ／Ｖｉｎｎ上で差動電圧信号を受信し、（「ｔｘｐ」及び「ｔｘｎ」とラベル付けされた）差動出力ノード対上で差動出力電流を生成するように構成された差動トランスコンダクタンス段を含む。図２に示されるように、トランスコンダクタンス段は、ｎ型トランジスタＭｃｗ＿ｐ及びＭｃｗ＿ｎによって実装され得る。ドライバユニットセル２０４はまた、トランジスタＭｃｗ＿ｐ及びＭｃｗ＿ｎのソースとドライバユニットセル２０４の基準電位ノード（例えば、電気接地）との間に結合され得る電流シンク「Ｉ_ｂｉａｓ」とラベル付けされる）を含み得る。トランジスタＭｃｗ＿ｐ及びＭｃｗ＿ｎのゲートは、差動入力ノード対Ｖｉｎｐ／Ｖｉｎｎにそれぞれ接続され、トランジスタＭｃｗ＿ｐ及びＭｃｗ＿ｎのドレインは、負荷抵抗要素Ｒ１、Ｒ２に接続され得る。抵抗要素Ｒ１、Ｒ２はまた、（「ａｖｃｃ」とラベル付けされた）電源レール２１１に結合され得る。いくつかの例では、電源レール２１１は０．８８Ｖの電圧を有し得る。いくつかの態様では、抵抗要素Ｒ１、Ｒ２は調整可能である。この場合、抵抗要素Ｒ１、Ｒ２のいずれか又は両方は、抵抗要素のスイッチドアレイによって実装され得る。

【0021】

図２には示されていないが、ドライバユニットセル２０４はまた、抵抗要素Ｒ１、Ｒ２と差動出力ノード対との間に誘導要素を含むことができる。いくつかの態様では、誘導要素は、ドライバユニットセル２０４を静電放電（ＥＳＤ）から保護するためのＥＳＤ保護回路に結合され得る。

【0022】

ジョイントテストアクショングループ（ＪＴＡＧ）規格は、エンジニア及び他の者が少数の専用テストピンを使用してシステム上で大規模なデバッグ及び診断を実行することを可能にするための最も効率的かつ一般的な方法の１つであった。ＪＴＡＧでは、時には様々な条件下で、デバイスの入力を制御し、デバイスの出力をテストするために、信号がデバイスの入力／出力（Ｉ／Ｏ）セルの内外に連続してスキャンされる。送信機側でＪＴＡＧを実施する典型的な方法の１つは、データを実際のデータとテスト信号データとの間で構成可能にする送信機データ経路内に追加のデータ経路を追加することによるものである。しかしながら、データレートが増加し、設計がより複雑になるにつれて、データ経路チェーン内のＪＴＡＧのためのそのような追加のデータ経路を適用することは、データ経路における追加の負荷に起因して、過剰な電力を消費する可能性がある。本開示のいくつかの例は、テスト／デバッグモード（例えば、ＪＴＡＧモード）におけるＴＸドライバ回路のための電圧モードトポロジと、ミッションモードにおけるＴＸドライバ回路のための電流モードトポロジとを実装し、それによってミッションモード中のデータ経路又はドライバの任意の性能の劣化を回避することによって、この問題を解決し得る。

【0023】

更に、ＴＸドライバアーキテクチャがより複雑になるにつれて、設計が大量生産中に低い歩留まりを有さないか、又は指定された寿命内に故障しないことを確実にするために、信頼性がますます重要な関心事になり得る。電流モードドライバトポロジは大きな電圧スイングを経験し得るので、ドライバユニットセルは、異なるスイング条件下で信頼性の問題を有し得る。本開示のいくつかの例は、任意の大きなゲートソース間電圧（Ｖｇｓ）又はドレインソース間電圧（Ｖｄｓ）問題を回避するために、ＴＸドライバ回路に２つの異なる電源ドメインを提供することによって、この問題を回避する。いくつかの例では、ＴＸドライバ回路はまた、様々な電力シーケンスシナリオにおいて（例えば、パワーダウンモードにおいて）、信頼性が維持されることを保証するために、いくつかのスイッチを含み得る。

【0024】

ＪＴＡＧ構成サポートを有する例示的なＴＸドライバ
上記で説明したように、本開示のいくつかの例は、テスト／デバッグモード（例えば、ＪＴＡＧモード）において電圧モードトポロジで動作し、ミッションモードにおいて電流モードトポロジで動作することが可能な送信（ＴＸ）ドライバ回路を提供し、それによって、ミッションモード中にデータ経路又はドライバの任意の性能を劣化させることを回避し、例えば、１２８ＧｂｐｓデータレートにおいてＪＴＡＧ構成をサポートする。

【0025】

図３Ａは、本開示のいくつかの態様による、ＪＴＡＧ入力回路３０２_０及び３０２_１（本明細書ではまとめて「ＪＴＡＧ入力回路３０２」と呼ばれる）を有する送信ドライバ回路３００の例示的な実装形態を示す回路図である。ＪＴＡＧ入力回路３０２に加えて、送信ドライバ回路３００は、複数のドライバユニットセル２０４、誘導要素Ｌ１、Ｌ２、Ｌ３、及びＬ４、ＥＳＤ保護回路３０３_１及び３０３_２、抵抗要素Ｒ１及びＲ２、並びに電力スイッチ３０６を含む。

【0026】

ＪＴＡＧ入力回路３０２_０は、１つ以上のドライバのセット（例えば、バッファ又はインバータ３０４_０、３０４_１）を含み、ＪＴＡＧ入力回路３０２_１は、１つ以上のドライバのセット（例えば、バッファ又はインバータ３０４_２、３０４_３）を含む。インバータ３０４_０、３０４_１、３０４_２、及び３０４_３は、本明細書では集合的に「インバータ３０４」と呼ばれる。インバータ３０４は、（「ａｖｃｃａｕｘ」とラベル付けされた）電源レール３１１に結合された電力入力を有する。インバータ３０４_０の入力は、差動ＪＴＡＧ入力ノード対のテストデータ経路ノード（「ｄｓｌｏｗ」とラベル付けされた第１のテストノード）に結合され、インバータ３０４_３の入力は、差動ＪＴＡＧ入力ノード対の相補的テストデータ経路ノード（「ｄｓｌｏｗ＿ｂ」とラベル付けされた第２のテストノード）に結合される。インバータ３０４_０の出力は、インバータ３０４_１の入力に結合され、インバータ３０４_１の出力は、（例えば、抵抗要素Ｒ１及び誘導素子Ｌ１、Ｌ２を介して）ｔｘｐノードに結合され得るノード３１２に結合される。インバータ３０４_２の出力は、インバータ３０４_３の入力に結合され、インバータ３０４_３の出力は、（例えば、抵抗要素Ｒ２及び誘導素子Ｌ３、Ｌ４を介して）ｔｘｎノードに結合され得るノード３１３に結合される。

【0027】

図３Ａにおいて、抵抗要素Ｒ１は、抵抗要素３０５のスイッチドアレイ（「スイッチド抵抗アレイ」又は「スイッチド抵抗ネットワーク」とも呼ばれる）として実装される。抵抗要素３０５のスイッチドアレイは、ｎ＋１個の分岐を含み、ここでｎは正の整数であり、１つの分岐は抵抗要素Ｒ１ｎを含み、他の分岐は、それぞれのｐ型トランジスタ（「ＭＲ_０」～「ＭＲ_ｎ－１」とラベル付けされている）と直列に結合された抵抗要素（「Ｒ１_０」～「Ｒ１_ｎ－１」とラベル付けされている）を含む。特定のトランジスタを選択的にオン及びオフにすることによって、抵抗要素Ｒ１に対して異なる抵抗を選択することができ、それによって調整可能な抵抗要素を実装することができる。図３Ａには示されていないが、抵抗要素Ｒ２は、追加又は代替として、同じ数ｎ又は異なる数の分岐を有する抵抗要素のスイッチドアレイとして実装されてもよい。

【0028】

電力スイッチ３０６は、電源レール３１１とＪＴＡＧ入力回路３０２の出力ノード３１２、３１３との間に結合され得る。電力スイッチ３０６は、図３Ａに示されるように、ｐ型トランジスタＭ７、Ｍ８によって実装され得る。この場合、トランジスタＭ７、Ｍ８のソースは電源レール３１１に結合され得、トランジスタＭ７、Ｍ８のゲートは、トランジスタＭ７、Ｍ８の動作を制御するための制御信号のための電力スイッチ制御ノードに結合され得る。トランジスタＭ７のドレインは、出力ノード３１２に結合され得、トランジスタＭ８のドレインは、出力ノード３１３に結合され得る。

【0029】

上記で説明したように、送信ドライバ回路３００はＰＡＭ４をサポートし得る。したがって、送信ドライバ回路３００は、３つのドライバユニットセル２０４、すなわち、ＬＳＢ＜０＞のためのドライバユニットセル２０４_０、ＭＳＢ＜１＞のためのドライバユニットセル２０４_１、及びＭＳＢ＜０＞のためのドライバユニットセル２０４_２を含む。３つのドライバユニットセル２０４は、互いの複製バージョンであってもよい。各ドライバユニットセルは、プリドライバ３２０と、ｎ型トランジスタＭｃｗ＿ｐ及びＭｃｗ＿ｎ（図２に関して上記で説明したように）と、プルアップｐ型トランジスタＭｐｕｌｌ＿ｐ及びＭｐｕｌｌ＿ｎと、Ｖｂ，ｍｎとラベル付けされた制御信号でバイアスされた電流シンクｎ型トランジスタＭｃｓｐ及びＭｃｓｎとを含み得る。読者は、送信ドライバ回路が３つより多い又は少ないドライバユニットセル２０４を含み得ることを理解するであろう。

【0030】

図３Ａの送信ドライバ回路３００に示されるように構成されたＪＴＡＧ入力回路３０２及び電力スイッチ３０６を用いて、ＪＴＡＧ入力回路３０２は、使用されていないとき（例えば、ミッションモード中）に無効にされるか又は電源切断され得、送信ドライバ回路３００は、電流モードドライバとして機能し、電源レール３１１から電力を受信して、差動出力ノード対ｔｘｐ／ｔｘｎにおいて差動出力電流を生成し得る。負荷キャパシタンスは、差動出力ノード対ｔｘｐ／ｔｘｎにおいて高くてもよく、したがって、ＪＴＡＧ入力回路３０２の追加の負荷は、ミッションモードにおけるドライバ性能に著しい影響を及ぼさなくてもよい。

【0031】

図３Ｂは、本開示のいくつかの態様による、ＪＴＡＧモード中の図３Ａの送信ドライバ回路３００の例示的な動作を示す図である。ＪＴＡＧモードの間、電力スイッチ３０６、ドライバユニットセル２０４、及びデータ経路セル２０２は、図３Ｂに示されるように、オフにされるか、又は別様に効果的に無効にされ得る。このようにして、ＪＴＡＧモードにおけるテスト経路データは、データ経路セル２０２を通してではなく、テストデータ経路ノードｄｓｌｏｗ／ｄｓｌｏｗ＿ｂを有するＪＴＡＧ入力回路３０２を介して入力され、送信ドライバ回路３００は、インバータ３０４、抵抗要素Ｒ１、Ｒ２、及び誘導素子Ｌ１～Ｌ４を通して差動出力ノード対ｔｘｐ／ｔｘｎへの電圧モードドライバとして機能する。この電圧モードＪＴＡＧ構成は、テスト経路が最大の効率性で動作することを可能にし得る。

【0032】

複数の電源ドメイン及び信頼性のためのスイッチを有する例示的なＴＸドライバ
上記で説明したように、電流モードドライバアーキテクチャは比較的大きい電圧スイングをサポートするので、ドライバユニットセルによって見られる大きいドレインソース間電圧（Ｖｄｓ）に起因して、ドライバユニットセル２０４に関する信頼性の懸念があり得る。本開示のいくつかの例は、大きなゲートソース間電圧（Ｖｇｓ）又はＶｄｓの問題を回避するために、２つの異なる電源ドメインを有する送信（ＴＸ）ドライバ回路を提供する。

【0033】

図３Ｃは、本開示のいくつかの態様による、各分岐内に複数の電源ドメイン及び複数の電力スイッチを有する送信ドライバ回路３５０の例示的な実装形態を示す回路図である。送信ドライバ回路３５０は、図３Ａの送信ドライバ回路３００と同様であるが、ＪＴＡＧ入力回路３０２は、図３Ｃの送信ドライバ回路３５０においてオプションである。送信ドライバ回路３５０は、（「ａｖｃｃａｕｘ」とラベル付けされた）電源レール３１１とノード３１２、３１３との間にそれぞれ結合されたｐ型トランジスタＭ７及びＭ８を含む。送信ドライバ回路３５０はまた、（「ａｖｔｔ」とラベル付けされた）追加の電源レール３５１と、電源レール３５１と）ノード３１２、３１３との間にそれぞれ結合されたｐ型トランジスタＭ９及びＭ１０とを含む。

【0034】

電源レール３１１は、電源レール３５１よりも大きい電圧を有し得る。例えば、電源レール３１１は１．５Ｖの（ａｖｃｃａｕｘ）電圧を有し得、電源レール３５１は１．２Ｖの（ａｖｔｔ）電圧を有し得る。送信ドライバ回路３５０の動作中、ノード３１２、３１３は、比較的大きいスイングシナリオ（例えば、ドライバユニットセル２０４のＶｄｓが＞０．８Ｖである）において、トランジスタＭ７及びＭ８を介して電源レール３１１に結合され得る。しかしながら、より小さいスイングシナリオ（例えば、Ｖｄｓ＜０．８Ｖ）では、ノード３１２、３１３は、トランジスタＭ９及びＭ１０を介して電源レール３５１に結合され得る。そのような動作は、低スイング条件下で電力を節約するだけでなく、（大スイングシナリオ及び小スイングシナリオにおいて）信頼性を改善し、ドライバユニットセル２０４が経時的に故障することを防止する。

【0035】

送信ドライバ回路がパワーダウンされている間も同様に、送信ドライバ回路がパワーダウンモード中に信頼性問題を有しないことを確実にすることが望ましい場合がある。したがって、電力スイッチ（例えば、トランジスタＭ７、Ｍ８、Ｍ９、及びＭ１０）は、厚い酸化膜トランジスタを使用して設計され得る。更に、図３Ｄに示されるように、パワーダウンモードにおける信頼性を維持するために、いくつかのスイッチが送信ドライバ回路３５０に追加され得る。例えば、図３Ｄの送信ドライバ回路の１つの分岐（ノード３１２を含む）は、ｐ型トランジスタＭ１１、Ｍ１２、及びＭ１３と、インバータ３５６及び３５８とを含む。図３Ｄの送信ドライバ回路のこの同じ分岐はまた、ｎ型トランジスタＭ１４及びインバータ３６０を含む。これらの構成要素は、送信ドライバ回路の他の分岐（ノード３１３を含む）のために複製され得ることを理解されたい。

【0036】

図３Ｄに示すように、ｐ型トランジスタＭ７は、（「ａｖｃｃａｕｘ」とラベル付けされた）電源レール３１１に結合されたソース及びボディと、ノード３１２に結合されたドレインと、インバータ３５６の（「ｅｎｂ＿ａｕｘ」とラベル付けされた）出力に結合されたゲートとを有する。インバータ３５６のデータ入力は、「ｅｎ＿ａｕｘ」とラベル付けされた入力を受信し、インバータ３５６の電力入力は、電源レール３１１に結合される。このようにして、トランジスタＭ７は、ｅｎ＿ａｕｘがアサートされるときにオンにされ得る。トランジスタＭ１１は、（「ａｖｔｔ」とラベル付けされた）電源レール３５１に結合されたソースと、プルアップ抵抗Ｒ１１を介して電源レール３１１に結合されたボディと、電源レール３１１に結合されたゲートと、インバータ３５６の出力に結合されたドレインとを有する。したがって、トランジスタＭ１１は、パワーダウンモードにおいてトランジスタＭ７に関連付けられた電力スイッチ回路を通る送信ドライバ回路内の任意の著しい漏れ電流を防止するために使用され得る。

【0037】

更に、トランジスタＭ１１は、電源レール３１１及び３５１上の電圧ａｖｃｃａｕｘ及びａｖｔｔがそれぞれ引き上げられる順序がランダムであり得る電力引き上げシナリオ中に、著しい漏れを防止するために使用され得る。例えば、ａｖｔｔがオン（例えば、１．２Ｖ）であるが、ａｖｃｃａｕｘが依然としてオフ（例えば、０Ｖ）であるシナリオの場合、トランジスタＭ１１は、トランジスタＭ７のゲートをａｖｔｔまでプルアップし、このシナリオにおいてトランジスタＭ１１がなければ発生し得るトランジスタＭ７を通る著しい漏れを防止するために使用され得る。

【0038】

Ｐ型トランジスタＭ９は、電源レール３５１に結合されたソースと、プルアップ抵抗Ｒ９を介して電源レール３１１に結合されたボディと、ノード３１２に結合されたドレインと、（「ｅｎｂ＿ａｖｔｔ＿ｓｗ」とラベル付けされた）ノード３７１に結合されたゲートとを有する。トランジスタＭ１２は、電源レール３５１に結合されたソースと、プルアップ抵抗Ｒ１２を介して電源レール３１１に結合されたボディと、相補型パワーオンレジスト制御ノード（「ｐｏｒｂ＿ａｖｔｔ」とラベル付けされている）に結合されたゲートと、ノード３７１に結合されたドレインとを有する。トランジスタＭ１３は、ノード３７１に結合されたドレインと、（「ｐｏｒ＿ａｖｔｔ」とラベル付けされた）パワーオンレジスト制御ノードに結合されたゲートと、（「ｅｎｂ＿ａｖｔｔ」とラベル付けされた）インバータ３５８の出力に結合されたソース及びボディとを有する。インバータ３５８のデータ入力は、「ｅｎ＿ａｖｔｔ」とラベル付けされた入力を受信し、インバータ３５８の電力入力は、電源レール３１１に結合される。

【0039】

トランジスタＭ１４は、ノード３１２に結合されたドレインと、送信ドライバ回路のための基準電位ノード（例えば、電気接地）に結合されたソース及びボディと、インバータ３６０の出力に結合されたゲートとを有する。インバータ３６０は、（「ａｖｃｃ」とラベル付けされた）電源レール２１１に結合されたデータ入力と、ａｖｃｃａｕｘ電圧の約半分の電圧（例えば、０．７５Ｖ）に結合された電力入力とを有する。このようにして、トランジスタＭ１４は、差動出力ノード対ｔｘｐ／ｔｘｎにおける出力電圧がパワーダウンモードにおいてａｖｃｃａｕｘ／２であることを保証して、送信ドライバ回路をパワーダウンしている間のドライバユニットセル２０４についての大きいＶｄｓに起因する任意の信頼性問題を回避するために使用される。抵抗要素のスイッチドアレイ中のトランジスタのゲート電圧は、送信ドライバ回路のパワーダウン中の大きなＶｇｓ問題を回避するために、ａｖｃｃａｕｘ電圧ドメイン中にあり得る。

【0040】

拡張されたプリカーソル及びポストカーソル範囲を有する例示的なＴＸドライバ
上記で提示したように、本開示のいくつかの例は、より高いデータレート（例えば、１１２又は２２４Ｇｂｐｓ）において強化された信号完全性を提供する、より大きい範囲の等化（最大０．４０）を有する送信ドライバアーキテクチャを提供する。図４のブロック図４００及び表４２０に示されるように、送信ドライバアーキテクチャ（より具体的には、例えば、図２のデータ経路セル２０２）は、（例えば、有限インパルス応答（ＦＩＲ）フィルタを使用して）送信ドライバスイング及び等化を制御するための制御モジュール４０２を含み得る。このアーキテクチャは、２つのメインカーソルスライス４０８、４０６（それぞれ「Ｍａｉｎ０」及び「Ｍａｉｎ１」とラベル付けされる）、１つのポストカーソルスライス４０４（「Ｐｏｓｔ１」とラベル付けされる）、及び３つのプリカーソルスライス４１０、４１２、４１４（それぞれ「Ｐｒｅ１」、「Ｐｒｅ２」、及び「Ｐｒｅ３」とラベル付けされる）を使用し、これらは制御モジュール４０２によって制御される。制御モジュール４０２並びに（プリ－／ポスト－）カーソルスライス４０４、４０６、４０８、４１０、４１２、及び４１４は、例えば、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、特定用途向け集積回路（ＡＳＩＣ）、又は汎用プロセッサにおいて実装され得る。

【0041】

任意のスワッピングの前の元のカーソル（表４２０において「ＯＲＩカーソル」とラベル付けされている）として、メインカーソルスライス４０８、４０６は、プリカーソルスライス４１０、４１２、４１４及びポストカーソルスライス４０４の２倍の電流を使用する（及び２倍のカーソル重み付けを有する）ことができる。例えば、メインカーソル重み付けは５０％であってもよく、プリカーソル及びポストカーソル重み付けは２５％（すなわち半分）であってもよい。表４２０はまた、「重み」とラベル付けされた行において、上述のようなＰＡＭ４実装形態の場合、最上位ビット（ＭＳＢ）が最下位ビット（ＬＳＢ）の２倍だけ重み付けされることを示す。各カーソルスライスに対するテーブル４２０の「重み」行において、左列はＭＳＢに対する相対重みを表し、右列はＬＳＢに対する相対重みを表す。

【0042】

０．４０までの等化範囲を達成するために、図４の表４２０に示されるように、プログラム可能な設計技法が実装され得る。このプログラム可能な設計では、プリカーソルスライス（例えば、Ｐｒｅ１）及び／又はポストカーソルスライス（例えば、Ｐｏｓｔ１）は、メインカーソルスライスのうちの１つとして構成され得、メインカーソルスライスのうちの１つは、代わりに、プリカーソルスライス又はポストカーソルスライスとして構成され得る。したがって、プリカーソルスライス４１０（Ｐｒｅ１）は、（メインカーソルスライスの公称５０％カーソル重み付けではなく）２５％カーソル重み付けを有するメインカーソルスライスとして機能することができ、及び／又はポストカーソルスライス４０４（Ｐｏｓｔ１）は、２５％カーソル重み付けを有するメインカーソルスライスとして機能することができる。更に、メインカーソルスライス４０８は、（プリカーソルスライスの公称２５％カーソル重み付けではなく）５０％カーソル重み付けを有するプリカーソルスライスとして機能することができ、及び／又はメインカーソルスライス４０８は、（ポストカーソルスライスの公称２５％カーソル重み付けではなく）５０％カーソル重み付けを有するポストカーソルスライスとして機能することができる。メインカーソルスライス４０６、４０８は、より高い量の電流をサポートするので、このプログラム可能性特徴は、送信ドライバアーキテクチャが、追加のカーソルスライスを使用することなく０．４０レベルの等化を達成することを可能にし、それによって、電力及び面積を節約する一方で、依然として、設計が容易な構成可能性を維持することを可能にする。カーソルスライスのこのプログラム可能な構成可能性は、制御モジュール４０２によって制御され得、送信ドライバ回路が存在するシステムの特性に依存し得る。

【0043】

例示的なＴＸドライバ動作
図５は、本開示のいくつかの態様による、データを駆動するための例示的な動作５００の流れ図である。動作５００は、送信ドライバ回路（例えば、送信ドライバ回路３００又は３５０）によって実行され得る。

【0044】

動作５００は、ブロック５０２において、送信ドライバ回路のドライバユニットセル（例えば、ドライバユニットセル２０４）の差動入力ノード対（例えば、差動入力ノード対Ｖｉｎｐ／Ｖｉｎｎ）において入力データ信号を受信することによって開始し得る。ブロック５０４において、送信ドライバ回路は、ドライバユニットセルを使用して出力データ信号を生成し、ブロック５０６において、送信ドライバ回路の差動出力ノード対（例えば、差動出力ノード対ｔｘｐ／ｔｘｎ）において出力データ信号を出力し得る。送信ドライバ回路は、差動出力ノード対と１つ以上の電源レール（例えば、電源レール３１１、３５１）との間に結合された複数の電力スイッチ（例えば、電力スイッチ３０６）と、差動テストデータ経路の第１のテストノード（例えば、ノードｄｓｌｏｗ）と差動出力ノード対の第１の出力ノード（例えば、ノードｔｘｐ）との間に結合された第１のセット（例えば、ＪＴＡＧ入力回路３０２_０）の１つ以上のドライバ（例えば、インバータ３０４）と、差動テストデータ経路の第２のテストノード（例えば、ノードｄｓｌｏｗ＿ｂ）と差動出力ノード対の第２の出力ノード（例えば、ノードｔｘｎ）との間に結合された第２のセット（例えば、ＪＴＡＧ入力回路３０２_１）の１つ以上のドライバ（例えば、インバータ３０４）と、を含む。

【0045】

いくつかの態様によれば、動作５００は、ブロック５０８において、ドライバユニットセル及び複数の電力スイッチを電源オフすることを更に伴い得る。いくつかの態様では、送信ドライバ回路は、ブロック５１０において、差動テストデータ経路において入力テスト信号を受信し、ブロック５１２において、第１のセットの１つ以上のドライバ及び第２のセットの１つ以上のドライバを用いて、入力テスト信号を駆動し、ブロック５１４において、差動出力ノード対において出力テスト信号を出力することができ、その間、ドライバユニットセル及び複数の電力スイッチは、（例えば、図３Ｂのように）電源オフされる。この場合、入力テスト信号は、ジョイントテストアクショングループ（ＪＴＡＧ）信号を含んでもよい。

【0046】

いくつかの態様によれば、複数の電力スイッチは、１つ以上の電源レールのうちの第１の電源レール（例えば、電源レール３１１）と差動出力ノード対の第１の出力ノードとの間に結合された第１のスイッチ（例えば、トランジスタＭ７）と、１つ以上の電源レールのうちの第２の電源レール（例えば、電源レール３５１）と差動出力ノード対の第１の出力ノードとの間に結合された第２のスイッチ（例えば、トランジスタＭ９）であって、第１の電源レールは、第２の電源レールの第２の電圧（例えば、ａｖｔｔ＝１．２Ｖ）とは異なる第１の電圧（例えば、ａｖｃｃａｕｘ＝１．５Ｖ）を有する、第２のスイッチと、第１の電源レールと差動出力ノード対の第２の出力ノードとの間に結合された第３のスイッチ（例えば、トランジスタＭ８）と、第２の電源レールと差動出力ノード対の第２の出力ノードとの間に結合された第４のスイッチ（例えば、トランジスタＭ１０）と、を含む。この場合、出力データ信号を生成することは、第１及び第３のスイッチが閉じられ、第２及び第４のスイッチが開かれた状態で送信ドライバ回路に電力供給することを伴い得る。送信ドライバ回路のスイング条件（例えば、低スイングシナリオ）に基づいて、送信ドライバ回路は、第２及び第４のスイッチが閉じられ、第１及び第３のスイッチが開かれた状態で電力供給されるように変化し得る。

【0047】

いくつかの態様によれば、動作５００は、等化のために、２つのメインカーソル（例えば、メインカーソルスライス４０６、４０８）、１つのポストカーソル（例えば、ポストカーソルスライス４０４）、及び３つのプリカーソル（例えば、プリカーソルスライス４１０、４１２、４１４）に基づいて入力データ信号を生成することを更に含む。この場合、入力データ信号を生成することは、メインカーソルのうちの第１のメインカーソル（例えば、Ｍａｉｎ０）を、プリカーソルのうちの１つ（例えば、Ｐｒｅ１）の公称カーソル重み付け（例えば、２５％）よりも高いカーソル重み付け（例えば、５０％）を有するプリカーソルのうちの１つとして機能するようにプログラムすること、ポストカーソルに対する公称カーソル重み付け（例えば、２５％）よりも高いカーソル重み付け（例えば、５０％）を有するポストカーソル（例えば、Ｐｏｓｔ１）として機能するように、メインカーソルのうちの第２のメインカーソル（例えば、Ｍａｉｎ１）をプログラムすること、メインカーソルのうちの第１のメインカーソルの公称カーソル重み付け（例えば、５０％）よりも低いカーソル重み付け（例えば、２５％）でメインカーソルのうちの第１のメインカーソルとして機能するように、プリカーソルのうちの１つ（例えば、Ｐｒｅ１）をプログラムすること、又は、（例えば、メインカーソルのうちの第２のメインカーソルに対する公称カーソル重み付けよりも低いカーソル重み付けを有する）メインカーソルのうちの第２のメインカーソルとして機能するように、ポストカーソルをプログラムすること、のうちの少なくとも１つを含み得る。

【0048】

例示的なプログラマブル集積回路
本明細書で説明される送信ドライバアーキテクチャは、例えば、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）システムの送信ドライバにおいて実装され得る。ＳｅｒＤｅｓ送信機（例えば、ＳｅｒＤｅｓ送信機１０４）は、集積回路（ＩＣ）又はモジュールなど、様々な好適なデバイス又はシステムのいずれかに含まれ得る。

【0049】

１つ以上のＳｅｒＤｅｓ送信ドライバ（例えば、ＳｅｒＤｅｓ送信機１０４）を利用し得る１つのタイプのＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルＩＣである。ＦＰＧＡは、典型的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば、入力／出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、倍率器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、及び遅延ロックループ（ＤＬＬ）などを含み得る。別のタイプのプログラマブルＩＣは、複合プログラマブル論理デバイス、すなわちＣＰＬＤである。ＣＰＬＤは、相互接続スイッチマトリックスによって互いに接続され、入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（ＰＬＡ）及びプログラマブルアレイ論理（ＰＡＬ）デバイスで使用されるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。他のプログラマブルＩＣは、デバイス上の様々な要素をプログラム可能に相互接続する金属層などの処理層を適用することによってプログラムされる。これらのプログラマブルＩＣは、マスクプログラマブルデバイスとして知られている。「プログラマブルＩＣ」という語句は、特定用途向け集積回路（ＡＳＩＣ）など、部分的にのみプログラム可能なデバイスも包含することができる。

【0050】

図６は、プログラマブルデバイスのための例示的なアーキテクチャ６００を示すブロック図である。アーキテクチャ６００は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）内に実装され得る。示されるように、アーキテクチャ６００は、いくつかの異なるタイプのプログラマブル回路（例えば、論理ブロック）を含む。例えば、アーキテクチャ６００は、マルチギガビットトランシーバ（multi-gigabit transceiver、「ＭＧＴ」）６０１、構成可能論理ブロック（configurable logic block、「ＣＬＢ」）６０２、ランダムアクセスメモリブロック（blocks of random access memory、「ＢＲＡＭ」）６０３、入力／出力ブロック（input/output block、「ＩＯＢ」）６０４、構成及びクロッキング論理（configuration and clocking logic、「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）６０５、デジタル信号処理（ＤＳＰ）ブロック６０６、専用入力／出力ブロック（「Ｉ／Ｏ」）６０７（例えば、構成ポート及びクロックポート）、及びデジタルクロックマネージャ、アナログ－デジタル変換器（ＡＤＣ）、システム監視論理などの他のプログラマブル論理６０８を含む多数の異なるプログラマブルタイルを含み得る。

【0051】

いくつかのＦＰＧＡでは、各プログラマブルタイルは、それぞれの隣り合うタイルにおいて、対応する相互接続要素６１１間に標準化接続を有するプログラマブル相互接続要素（interconnect element、ＩＮＴ）６１１を含む。したがって、まとめられたＩＮＴ６１１は、図示のＦＰＧＡのプログラマブル相互接続構造を実装する。各ＩＮＴ６１１はまた、図６の右端に含まれる例によって示されるように、同じタイル内のプログラマブル論理要素への接続及びプログラマブル論理要素からの接続を含む。

【0052】

例えば、ＣＬＢ６０２は、ユーザ論理回路を実装するようにプログラムされ得る構成可能論理要素（configurable logic element、ＣＬＥ）６１２に加え、単一のＩＮＴ６１１を含むことができる。ＢＲＡＭ６０３は、１つ以上のＩＮＴ６１１に加えて、ＢＲＡＭ論理要素（ＢＲＬ）６１３を含むことができる。典型的に、タイルに含まれるＩＮＴ６１１の数は、タイルの幅によって異なる。描写の実施例では、ＢＲＡＭタイルの幅は、５個のＣＬＢと同じであるが、他の個数（例えば、４個）も使用できる。ＤＳＰブロック６０６は、適切な数のＩＮＴ６１１に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）６１４を含み得る。ＩＯＢ６０４は、例えば、ＩＮＴ６１１の１つのインスタンスに加えて、Ｉ／Ｏ論理要素（ＩＯＬ）６１５の２つのインスタンスを含むことができる。当業者には明らかなように、例えば、Ｉ／Ｏ６１５に接続された実際のＩ／Ｏパッドは、典型的には、Ｉ／Ｏ６１５の領域に限定されない。

【0053】

図１に描写された例示的なアーキテクチャ６００において、ダイの中心付近の水平領域（図６に斜線で示される）は、構成、クロック、及び他の制御論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ１０５）のために使用される。この中央領域から延びる他の垂直領域６０９を使用して、ＦＰＧＡの幅全体にクロック及び構成信号を分配することができる。

【0054】

図６に示したアーキテクチャ６００を活用したいくつかのＦＰＧＡは、ＦＰＧＡの大部分を作り上げる規則的な行構造を中断させる更なる論理ブロックを含む。更なる論理ブロックは、プログラマブルブロック及び／又は専用倫理回路であってもよい。例えば、ＰＲＯＣ６１０として示されるプロセッサブロックは、ＣＬＢ６０２及びＢＲＡＭ６０３のいくつかの行にまたがる。

【0055】

ＰＲＯＣ６１０は、ＦＰＧＡのプログラマブル回路を実装するダイの一部として製造されるハードワイヤードプロセッサとして実装され得る。ＰＲＯＣ６１０は、個々のプロセッサ（例えば、プログラムコードを実行することができる単一コア）から、１つ以上のコア、モジュール、コプロセッサ、インタフェースなどを有する処理システム全体までの複雑さに及ぶ、様々な異なるプロセッサタイプ及び／又はシステムのいずれかを表すことができる。

【0056】

より複雑な構成では、例えば、ＰＲＯＣ６１０は、１つ以上のコア（例えば、中央処理装置）、キャッシュメモリ、メモリコントローラ、ＩＣのＩ／Ｏピン（例えば、Ｉ／Ｏパッド）に直接結合するように、及び／又はＦＰＧＡのプログラマブル回路に結合するように構成可能な単方向及び／又は双方向インタフェースを含むことができる。「プログラマブル回路」という語句は、ＩＣ内のプログラマブル回路要素（例えば、本明細書で説明する様々なプログラマブル又は構成可能回路ブロック又はタイル）、並びにＦＰＧＡにロードされる構成データに従って様々な回路ブロック、タイル、及び／又は要素を選択的に結合する相互接続回路を指すことができる。例えば、ＰＲＯＣ６１０の外部にある図６に示された部分は、ＦＰＧＡのプログラマブル回路の一部とみなされてもよい。

【0057】

図６は、プログラマブル回路（例えば、プログラマブルファブリック）と処理システムとを含むＦＰＧＡを実装するために使用され得る例示的なアーキテクチャ６００を示すことが意図されている。例えば、図６の右側に含まれる、行における論理ブロックの個数、行の相対幅、行の個数と順番、行に含まれる論理ブロックのタイプ、その論理ブロックの相対サイズ、また相互接続／論理実装形態は、例示的なものである。実際のＦＰＧＡでは、例えば、ユーザ回路設計の効率的な実装形態を容易にするために、ＣＬＢ６０２の２つ以上の隣接する行が、通常、ＣＬＢが現れる場所に含まれる。しかしながら、隣接するＣＬＢ行の数は、ＦＰＧＡの全体的なサイズとともに変化し得る。更に、ＦＰＧＡ内のＰＲＯＣ６１０のサイズ及び／又は位置決めは、例示のみを目的としており、本開示の１つ以上の例の限定として意図されていない。

【0058】

本明細書で開示される方法は、説明された方法を達成するための１つ以上のステップ又はアクションを備える。方法ステップ及び／又はアクションは、特許請求の範囲から逸脱することなく、互いに交換され得る。言い換えれば、ステップ又はアクションの特定の順序が指定されない限り、特定のステップ及び／又はアクションの順序及び／又は使用は、特許請求の範囲から逸脱することなく修正され得る。

【0059】

上記で説明した方法の様々なプロセスは、対応するプロセス機能を実行することが可能な任意の好適な手段によって実行され得る。そのような手段は、限定はしないが、回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくは他のプログラマブル論理、特定用途向け集積回路（ＡＳＩＣ）、又はプロセッサを含む、様々なハードウェア及び／又はソフトウェア構成要素及び／又はモジュールを含み得る。概して、図に示された動作がある場合、それらの動作は、同様の番号付けを有する対応するミーンズプラスファンクション構成要素を有し得る。

【0060】

上記では、本開示において提示される態様が参照される。しかしながら、本開示の範囲は、特定の説明された態様に限定されない。代わりに、説明される特徴及び要素の任意の組み合わせは、異なる態様に関連するか否かにかかわらず、企図される態様を実装及び実践するために企図される。更に、本明細書に開示される態様は、他の可能な解決策又は従来技術に勝る利点を達成し得るが、特定の利点が所与の態様によって達成されるか否かは、本開示の範囲を限定するものではない。したがって、前述の態様、特徴、及び利点は、単に例示的なものであり、特許請求の範囲に明示的に列挙されている場合を除き、添付の特許請求の範囲の要素又は限定とはみなされない。換言すれば、他の例及び更なる例が、本開示の基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図4】

【図5】

【図6】

【国際調査報告】