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▶ ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-28
(54)【発明の名称】パワー半導体モジュールの処理方法
(51)【国際特許分類】
H02M 1/08 20060101AFI20241121BHJP
H03K 19/003 20060101ALI20241121BHJP
【ＦＩ】
H02M1/08 A
H03K19/003
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024556827
(86)(22)【出願日】2022-07-22
(85)【翻訳文提出日】2024-06-11
(86)【国際出願番号】 JP2022029217
(87)【国際公開番号】W WO2023181442
(87)【国際公開日】2023-09-28
(31)【優先権主張番号】22305351.3
(32)【優先日】2022-03-23
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】503163527
【氏名又は名称】ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ
【氏名又は名称原語表記】ＭＩＴＳＵＢＩＳＨＩ ＥＬＥＣＴＲＩＣ Ｒ＆Ｄ ＣＥＮＴＲＥ ＥＵＲＯＰＥ Ｂ．Ｖ．
【住所又は居所原語表記】Ｃａｐｒｏｎｉｌａａｎ ４６， １１１９ ＮＳ Ｓｃｈｉｐｈｏｌ Ｒｉｊｋ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
(74)【代理人】
【識別番号】100110423
【弁理士】
【氏名又は名称】曾我 道治
(74)【代理人】
【識別番号】100111648
【弁理士】
【氏名又は名称】梶並 順
(74)【代理人】
【識別番号】100122437
【弁理士】
【氏名又は名称】大宅 一宏
(74)【代理人】
【識別番号】100147566
【弁理士】
【氏名又は名称】上田 俊一
(74)【代理人】
【識別番号】100188514
【弁理士】
【氏名又は名称】松岡 隆裕
(72)【発明者】
【氏名】ブランデレロ、ジュリオ
【テーマコード（参考）】
5H740
5J032
【Ｆターム（参考）】
5H740BA11
5H740BA12
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740MM01
5J032AC11
(57)【要約】
金属酸化物半導体素子及び／又は金属絶縁物半導体素子を含む少なくとも１つの半導体素子を備えるパワー半導体モジュールの処理方法が、ａ．モジュールのゲート酸化物の初期の健全状態に対応する第１の値Ｖｓｏｈ，０を取得することと、ｂ．モジュールのゲート酸化物の現在の健全状態に対応する第２の値Ｖｓｏｈ，Ｘを取得することと、ｃ．オン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥと、ターンオンの遅延時間ｔＯＮ又はターンオフの遅延時間ｔＯＦＦとを、取得された第１の値Ｖｓｏｈ，０及び第２の値Ｖｓｏｈ，Ｘの関数として推定することと、ｄ．推定された遅延時間ｔＯＮ又はｔＯＦＦの間に、推定されたゲート電圧ＶＣＣ又はＶＥＥをモジュールに印加するように構成される少なくとも１つの制御信号を生成することとを含む。
【特許請求の範囲】
【請求項1】
金属酸化物半導体素子及び／又は金属絶縁物半導体素子を含む少なくとも１つの半導体素子を備えるパワー半導体モジュールの処理方法であって、ａ．前記パワー半導体モジュールのゲート酸化物の初期の健全状態に対応する第１の値Ｖｓｏｈ，０を取得することと、
ｂ．前記パワー半導体モジュールのゲート酸化物の現在の健全状態に対応する第２の値Ｖｓｏｈ，Ｘを取得することと、
ｃ．オン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥと、
取得された前記第１の値Ｖｓｏｈ，０及び前記第２の値Ｖｓｏｈ，Ｘの関数としてターンオンｔＯＮの遅延時間又はターンオフｔＯＦＦの遅延時間と、
を推定することと、
ｄ．推定された前記遅延時間ｔＯＮ又はｔＯＦＦの間に推定された前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを前記パワー半導体モジュールに印加するように構成される少なくとも１つの制御信号を生成することと、
を含む、方法。
【請求項2】
以下の予備動作、すなわち、前記少なくとも１つの半導体素子を、
ゼロ若しくは負のゲート電圧ＶＥＥと前記ターンオフの遅延時間ｔＯＦＦとを伴う制御論理信号に従って、オン状態からオフ状態にスイッチングすること、又は、
正のオン状態ゲート電圧ＶＣＣと前記ターンオンの遅延時間ｔＯＮとを伴う制御論理信号に従って、オフ状態からオン状態にスイッチングすること、
を更に含む、請求項１に記載の方法。
【請求項3】
印加されるオン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥの正負符号は、前記少なくとも１つの半導体素子のオン／オフ状態に依存する、請求項１又は２に記載の方法。
【請求項4】
ターンオンの前記遅延時間ｔＯＮ又はターンオフの前記遅延時間ｔＯＦＦを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、ターンオフの前記遅延時間ｔＯＦＦは、ターンオフの前記遅延時間ｔＯＦＦの以前の値に対して増加されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも小さい場合には、ターンオフの前記遅延時間ｔＯＦＦは、ターンオフの前記遅延時間ｔＯＦＦの以前の値に対して減少されることと、
を含む、請求項１～３のいずれか１項に記載の方法。
【請求項5】
前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、前記オン状態ゲート電圧ＶＣＣは前記オン状態ゲート電圧ＶＣＣの以前の値に対して増加され、増加は、取得された前記第１の値Ｖｓｏｈ，０と取得された前記第２の値Ｖｓｏｈ，Ｘとの間の差に比例するか又は等しいこと、
を含む、請求項１～４のいずれか１項に記載の方法。
【請求項6】
前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも小さい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０と等しい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値と等しく維持されることと、
を含む、請求項１～５のいずれか１項に記載の方法。
【請求項7】
前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも小さい場合には、前記オン状態ゲート電圧ＶＣＣは、前記オン状態ゲート電圧ＶＣＣの以前の値に対して増加されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０に等しい場合には、前記オン状態ゲート電圧ＶＣＣ及び前記オフ状態ゲート電圧ＶＥＥは、それぞれのデフォルト値に再初期化されることと、
を含む、請求項１～６のいずれか１項に記載の方法。
【請求項8】
以下の動作、すなわち、前記半導体素子の逆方向導通が検出されたときに、推定された前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを前記パワー半導体モジュールに印加するように構成される少なくとも１つの制御信号を生成すること、
を更に含む、請求項１～７のいずれか１項に記載の方法。
【請求項9】
前記方法の一部は、第２の値Ｖｓｏｈ，Ｘ＋１の２回目の取得から開始して一連の動作ｂ～ｄが少なくとも１回反復される反復ループを形成する、請求項１～８のいずれか１項に記載の方法。
【請求項10】
少なくとも２つの第２の値Ｖｓｏｈ，Ｘ及びＶｓｏｈ，Ｘ＋１が、前記パワー半導体モジュールの動作中に取得され、前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０と取得された前記第２の値Ｖｓｏｈ，Ｘ及びＶｓｏｈ，Ｘ＋１との関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが正である場合には、前記オン状態ゲート電圧ＶＣＣは前記オン状態ゲート電圧ＶＣＣの以前の値に対して減少され、及び／又は、前記オフ状態ゲート電圧ＶＥＥは前記オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された前記第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが負である場合には、前記オン状態ゲート電圧ＶＣＣは前記オン状態ゲート電圧ＶＣＣの以前の値に対して増加され、及び／又は、前記オフ状態ゲート電圧ＶＥＥは前記オフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
を含む、請求項９に記載の方法。
【請求項11】
ターンオンの前記遅延時間ｔＯＮ又はターンオフの前記遅延時間ｔＯＦＦを推定する基準は、前記オン状態ゲート電圧ＶＣＣ及び／又は前記オフ状態ゲート電圧ＶＥＥに更に依存する、請求項１～１０のいずれか１項に記載の方法。
【請求項12】
単一の金属酸化物半導体素子、一組の金属酸化物半導体素子、単一の金属絶縁物半導体素子、又は一組の金属絶縁半導体素子を備えるパワー半導体モジュールであって、請求項１～１１のいずれか１項に記載の方法を実施するように構成される、パワー半導体モジュール。
【請求項13】
コンピュータソフトウェアであって、前記コンピュータソフトウェアがプロセッサによって実行されると、請求項１～１１のいずれか一項に記載の方法を実施する命令を含む、コンピュータソフトウェア。
【請求項14】
ソフトウェアが保存されたコンピュータ可読非一時的記録媒体であって、前記ソフトウェアがプロセッサによって実行されると、請求項１～１１のいずれか一項に記載の方法を実施する、コンピュータ可読非一時的記録媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、動作中のパワー半導体の本質的な劣化について、モニタリング、制限、進行の抑制及び／又は低減を行う分野に関する。
【背景技術】
【0002】
動作中のパワー半導体モジュールのゲート酸化物の品質は、そのようなデバイスの信頼性に関係する重要なパラメータとして知られている。
【0003】
特にＳｉＣ ＭＯＳＦＥＴの場合、ＳｉＣ ＭＯＳＦＥＴデバイスが、Ｓｉ ＭＯＳＦＥＴよりも最大で４桁大きな故障確率を有することから、ゲート酸化物（ＧＯＸ）薄膜が信頼性の重要なポイントであると思われる。
【0004】
正のゲート－ソース電圧を下げると、デバイスの信頼性が向上する可能性がある。直列接続されたデバイスのスイッチオン中のデバイスのセルフターンオンを回避する対策として、負のバイアスが一般に使用される。しかしながら、パワー半導体にはアイドル時間があるため、負のバイアスを数時間印加すると、閾値電圧が減少する。この変化は、コンバータがスイッチングを再度開始する際の最初の数秒において重要である。さらに、ゲート過電圧がゲートのスイッチング時間中に発生し、これも閾値電圧のシフトに寄与する。
【0005】
基板欠陥密度を改善し、理論的に信頼性を改善する解決策としては、ブロックモード及びオン状態におけるゲート酸化物電界の制限、電圧スパイクの回避及びＳｉＣ／ＳｉＯ２界面不活性化等が知られている。しかしながら、ゲート酸化物品質を維持する既知の解決策は、パワー半導体モジュールのいくつかの動作状態に様々な悪影響を及ぼす。
【発明の概要】
【0006】
本開示はこの状況を改善する。
【0007】
金属酸化物半導体素子及び／又は金属絶縁物半導体素子を含む少なくとも１つの半導体素子を備えるパワー半導体モジュールの処理方法であって、
ａ．モジュールのゲート酸化物の初期の健全状態に対応する第１の値Ｖｓｏｈ，０を取得することと、
ｂ．モジュールのゲート酸化物の現在の健全状態に対応する第２の値Ｖｓｏｈ，Ｘを取得することと、
ｃ．オン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥと、取得された第１の値Ｖｓｏｈ，０及び第２の値Ｖｓｏｈ，Ｘの関数としてターンオンｔＯＮの遅延時間又はターンオフｔＯＦＦの遅延時間とを推定することと、
ｄ．推定された遅延時間ｔＯＮ又はｔＯＦＦの間に、推定されたゲート電圧ＶＣＣ又はＶＥＥをモジュールに印加するように構成される少なくとも１つの制御信号を生成することとを含む、
方法が提案される。
ａ．モジュールのゲート酸化物の初期の健全状態に対応する第１の値Ｖｓｏｈ，０を取得することと、
ｂ．モジュールのゲート酸化物の現在の健全状態に対応する第２の値Ｖｓｏｈ，Ｘを取得することと、
ｃ．オン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥと、取得された第１の値Ｖｓｏｈ，０及び第２の値Ｖｓｏｈ，Ｘの関数としてターンオンｔＯＮの遅延時間又はターンオフｔＯＦＦの遅延時間とを推定することと、
ｄ．推定された遅延時間ｔＯＮ又はｔＯＦＦの間に、推定されたゲート電圧ＶＣＣ又はＶＥＥをモジュールに印加するように構成される少なくとも１つの制御信号を生成することとを含む、
方法が提案される。
【0008】
別の態様では、単一の金属酸化物半導体素子、一組の金属酸化物半導体素子、単一の金属絶縁物半導体素子、又は一組の金属絶縁物半導体素子を備えるパワー半導体モジュールであって、上記の方法を実施するように構成される、モジュールが提案される。
【0009】
別の態様では、ソフトウェアがプロセッサによって実行されるときに、本明細書で規定されるような方法を実施する命令を含むコンピュータソフトウェアが提案される。別の態様では、ソフトウェアがプロセッサによって実行されるときに、本明細書で規定されるような方法を実施するためのソフトウェアが保存されるコンピュータ可読非一時的記録媒体が提案される。
【0010】
以下の特徴は、任意選択で、別々に又は互いに組み合わせて実施することができる。すなわち、本方法は、以下の予備動作をさらに含むことができる：
少なくとも１つの半導体素子を、
ゼロ若しくは負のゲート電圧ＶＥＥとターンオフの遅延時間ｔＯＦＦとを伴う制御論理信号に従って、オン状態からオフ状態にスイッチングすること、又は、
正のゲート電圧ＶＣＣとターンオンの遅延時間ｔＯＮとを伴う制御論理信号に従って、オフ状態からオン状態にスイッチングすること、である。
少なくとも１つの半導体素子を、
ゼロ若しくは負のゲート電圧ＶＥＥとターンオフの遅延時間ｔＯＦＦとを伴う制御論理信号に従って、オン状態からオフ状態にスイッチングすること、又は、
正のゲート電圧ＶＣＣとターンオンの遅延時間ｔＯＮとを伴う制御論理信号に従って、オフ状態からオン状態にスイッチングすること、である。
【0011】
印加されるゲート電圧ＶＣＣ又はＶＥＥの正負符号は、少なくとも１つの半導体素子のオン／オフ状態に依存する。
【0012】
取得された第１の値Ｖｓｏｈ，０及び取得された第２の値Ｖｓｏｈ，Ｘの関数としてターンオンの遅延時間ｔＯＮ又はターンオフの遅延時間ｔＯＦＦを推定する基準は、以下のもの、すなわち、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、ターンオフの遅延時間ｔＯＦＦは、ターンオフの遅延時間ｔＯＦＦの以前の値に対して増加することと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも小さい場合には、ターンオフの遅延時間ｔＯＦＦは、ターンオフの遅延時間ｔＯＦＦの以前の値に対して減少することと、
を含む。
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、ターンオフの遅延時間ｔＯＦＦは、ターンオフの遅延時間ｔＯＦＦの以前の値に対して増加することと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも小さい場合には、ターンオフの遅延時間ｔＯＦＦは、ターンオフの遅延時間ｔＯＦＦの以前の値に対して減少することと、
を含む。
【0013】
取得された第１の値Ｖｓｏｈ，０及び取得された第２の値Ｖｓｏｈ，Ｘの関数としてオン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥを推定する基準は、以下のもの、すなわち、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、オン状態ゲート電圧ＶＣＣはオン状態ゲート電圧ＶＣＣの以前の値に対して増加され、増加は、取得された第１の値Ｖｓｏｈ，０と取得された第２の値Ｖｓｏｈ，Ｘとの差に比例するか又は等しいこと、
を含む。
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、オン状態ゲート電圧ＶＣＣはオン状態ゲート電圧ＶＣＣの以前の値に対して増加され、増加は、取得された第１の値Ｖｓｏｈ，０と取得された第２の値Ｖｓｏｈ，Ｘとの差に比例するか又は等しいこと、
を含む。
【0014】
取得された第１の値Ｖｓｏｈ，０及び取得された第２の値Ｖｓｏｈ，Ｘの関数としてオン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥを推定する基準は、以下のもの、すなわち、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも小さい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０と等しい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値と等しく維持されることと、
を含む。
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも小さい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０と等しい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値と等しく維持されることと、
を含む。
【0015】
取得された第１の値Ｖｓｏｈ，０及び取得された第２の値Ｖｓｏｈ，Ｘの関数としてオン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥを推定する基準は、以下のもの、すなわち、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも小さい場合には、オン状態ゲート電圧ＶＣＣは、オン状態ゲート電圧ＶＣＣの以前の値に対して増加されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０に等しい場合には、オン状態ゲート電圧ＶＣＣ及びオフ状態ゲート電圧ＶＥＥは、それぞれのデフォルト値に再初期化されることと、
を含む。
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも大きい場合には、オフ状態ゲート電圧ＶＥＥは、オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０よりも小さい場合には、オン状態ゲート電圧ＶＣＣは、オン状態ゲート電圧ＶＣＣの以前の値に対して増加されることと、
取得された第２の値Ｖｓｏｈ，Ｘが取得された第１の値Ｖｓｏｈ，０に等しい場合には、オン状態ゲート電圧ＶＣＣ及びオフ状態ゲート電圧ＶＥＥは、それぞれのデフォルト値に再初期化されることと、
を含む。
【0016】
本方法は、以下の動作、すなわち、
半導体素子の逆方向導通が検出されたときに、推定されたゲート電圧ＶＣＣ又はＶＥＥをモジュールに印加するように構成される少なくとも１つの制御信号を生成すること、
を更に含む。
半導体素子の逆方向導通が検出されたときに、推定されたゲート電圧ＶＣＣ又はＶＥＥをモジュールに印加するように構成される少なくとも１つの制御信号を生成すること、
を更に含む。
【0017】
少なくとも２つの第２の値Ｖｓｏｈ，Ｘ及びＶｓｏｈ，Ｘ＋１が、モジュールの動作中に取得され、オン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥを、取得された第１の値Ｖｓｏｈ，０と取得された第２の値Ｖｓｏｈ，Ｘ及びＶｓｏｈ，Ｘ＋１との関数として推定する基準は、以下のもの、すなわち、
取得された第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが正である場合には、オン状態ゲート電圧ＶＣＣはオン状態ゲート電圧ＶＣＣの以前の値に対して減少され、及び／又は、オフ状態ゲート電圧ＶＥＥはオフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが負である場合には、オン状態ゲート電圧ＶＣＣはオン状態ゲート電圧ＶＣＣの以前の値に対して増加され、及び／又は、オフ状態ゲート電圧ＶＥＥはオフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
を含む。
取得された第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが正である場合には、オン状態ゲート電圧ＶＣＣはオン状態ゲート電圧ＶＣＣの以前の値に対して減少され、及び／又は、オフ状態ゲート電圧ＶＥＥはオフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが負である場合には、オン状態ゲート電圧ＶＣＣはオン状態ゲート電圧ＶＣＣの以前の値に対して増加され、及び／又は、オフ状態ゲート電圧ＶＥＥはオフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
を含む。
【0018】
ターンオンの遅延時間ｔＯＮ又はターンオフの遅延時間ｔＯＦＦを推定する基準は、オン状態ゲート電圧ＶＣＣ及び／又はオフ状態ゲート電圧ＶＥＥに更に依存する。
【0019】
他の特徴、詳細及び利点について、以下の詳細な説明及び図に示す。
【図面の簡単な説明】
【0020】
【図1A】物理現象の概略図である。
【図1B】物理現象の概略図である。
【図2】パワー半導体素子の動作中の或るインデックスの変遷の概略図である。
【図3】半導体素子を有する回路の一例を示す図である。
【図4】様々な状況のゲートドライバスイッチング波形を重ね合わせた図である。
【図5】一実施形態による回路部を示す図である。
【図6】一実施形態の期間中のいくつかの値のグラフである。
【発明を実施するための形態】
【0021】
｛解決すべき主な問題｝
バイアス温度不安定性（ＢＴＩ）は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）及び高電子移動度トランジスタ（ＨＥＭＴ）等の絶縁ゲートパワーモジュールに関する信頼性の問題である。ＳｉＣパワー半導体素子では、ゲート酸化物とパワー半導体との間のバンドオフセットが減少し、炭素原子が原子的に平滑なＳｉ／ＳｉＯ２界面を劣化させるため、この現象は、Ｓｉパワー半導体素子よりもデバイス動作中にはるかに問題となる（約１０倍）。電荷トラッピングは、ゲートスタック構造の複雑さのため、ＧａＮ ＨＥＭＴデバイスの信頼性にも関係する。
バイアス温度不安定性（ＢＴＩ）は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）及び高電子移動度トランジスタ（ＨＥＭＴ）等の絶縁ゲートパワーモジュールに関する信頼性の問題である。ＳｉＣパワー半導体素子では、ゲート酸化物とパワー半導体との間のバンドオフセットが減少し、炭素原子が原子的に平滑なＳｉ／ＳｉＯ２界面を劣化させるため、この現象は、Ｓｉパワー半導体素子よりもデバイス動作中にはるかに問題となる（約１０倍）。電荷トラッピングは、ゲートスタック構造の複雑さのため、ＧａＮ ＨＥＭＴデバイスの信頼性にも関係する。
【0022】
電荷トラッピングは、永続的又は過渡的な現象であり、この信頼性の問題の主な結果は、以下の通りである。
ｉ／「オン状態抵抗ＲＤＳ（ｏｎ）の増加」パワー半導体素子動作中に、デバイス／モジュール上の過剰な損失散逸及びの過熱につながり、材料の完全性に致命的な影響を与える可能性がある。
ｉｉ／「ボディダイオード閾値電圧」パワー半導体動作中に、素子の過剰な損失散逸及び過熱につながる可能性がある。
ｉｉｉ／「オフ状態ブロッキング漏れ電流ＩＤＳＳ（ｏｆｆ）」素子に余分な損失を発生させ、致命的な故障につながる可能性もある。
ｉｖ／「シュートスルー電流」オン時間遅延及びオフ時間遅延が変化する。パワー半導体の初期デッドタイムは、直列デバイスを安全にスイッチングするのに十分ではなく、致命的な短絡故障を引き起こす可能性がある。
ｉ／「オン状態抵抗ＲＤＳ（ｏｎ）の増加」パワー半導体素子動作中に、デバイス／モジュール上の過剰な損失散逸及びの過熱につながり、材料の完全性に致命的な影響を与える可能性がある。
ｉｉ／「ボディダイオード閾値電圧」パワー半導体動作中に、素子の過剰な損失散逸及び過熱につながる可能性がある。
ｉｉｉ／「オフ状態ブロッキング漏れ電流ＩＤＳＳ（ｏｆｆ）」素子に余分な損失を発生させ、致命的な故障につながる可能性もある。
ｉｖ／「シュートスルー電流」オン時間遅延及びオフ時間遅延が変化する。パワー半導体の初期デッドタイムは、直列デバイスを安全にスイッチングするのに十分ではなく、致命的な短絡故障を引き起こす可能性がある。
【0023】
前述の各問題において、劣化によって生じる余分な損失は、パワー半導体の温度を上昇させ、劣化を加速させる。
【0024】
パワー半導体のオンライン動作の下でゲート酸化物の劣化を特定することは、試験及び安全性評価の観点（標準を含む）並びに電力変換装置の送達／保守から、そのようなデバイスの信頼性を評価する重要なパラメータである。
【0025】
｛理論｝
フラットバンド電圧Ｖｆｂは、半導体素子に印加されたときに、半導体にフラットなエネルギーバンドを発生させる電圧であり、以下の式（１）によって決定される。
フラットバンド電圧Ｖｆｂは、半導体素子に印加されたときに、半導体にフラットなエネルギーバンドを発生させる電圧であり、以下の式（１）によって決定される。
【数1】
【0026】
ΦＭＳは、ゲート金属材料と半導体材料との間の仕事関数の差である。Ｃｏｘは、酸化物の膜の容量である。Ｑｏｘは、酸化物中の全有効電荷である。式（１）の最後の項は、酸化物中の電荷密度に起因する。
【0027】
フラットバンド電圧は、酸化物－半導体界面中の電荷の存在によって影響を受けることに留意されたい。この界面に存在する電荷は、チャネル上に形成される電界に敏感である。正のゲート電圧は、正の電界を発生させ、酸化物中に負の電荷を蓄積させるので、フラットバンド電圧は、式（１）により増加する。反対に、負のゲート電圧は、負の電界を発生させ、酸化物中に正の電荷を蓄積させるので、フラットバンド電圧は、式（１）により減少する。この現象は、バイアス温度不安定性、すなわちＢＴＩと呼ばれる。正の電界の場合には、正の温度バイアス不安定性（ＰＢＴＩ）と呼ばれる。また、負の電界の場合には、負の温度バイアス不安定性（ＮＢＴＩ）と呼ばれる。
【0028】
図１Ａ及び図１Ｂは、X. Zhong et al., “Bias Temperature Instability of Silicon Carbide Power MOSFET Under AC Gate Stresses” IEEE Transactions on Power Electronics, vol. 37, no. 2, pp. 1998-2008, Feb. 2022, doi: 10.1109/TPEL.2021.3105272の論文に発表された図に基づいている。図１Ａ及び図１Ｂは、上述の現象を示しており、図１Ａは、ゲート－ソース電圧ＶＧＳが０Ｖよりも大きい状況に対応し、図１Ｂは、ゲート－ソース電圧ＶＧＳが０Ｖよりも小さい状況に対応している。
【0029】
設計時に酸化物中への電荷の取り込みを回避する努力をしたにもかかわらず、パワー半導体素子の動作中、正又は負の電界によりゲート酸化物中に電荷がトラップされる。この現象は、より多くの界面準位及び固定酸化物電荷が高電界印加後に現れるＳｉＣ又はＧａＮ半導体材料の場合、ほとんど回避されない。トラップされた電荷は、高いスイッチング周波数及び／又は高いデバイス温度によって著しく増加する。
【0030】
ゲート酸化物劣化の主な結果の１つは、閾値電圧Ｖｔｈの変動であり、以下の式（２）及び式（３）のように記述される。
【数2】
【0031】
Ｎａは、基板中のアクセプタ濃度である。εｓは、半導体の誘電率である。ｋは、ボルツマン定数である。Ｔは、温度である。ｎｉは、真性キャリア濃度である。Ｃｏｘは、酸化物の容量である。
【0032】
ゲート層及び基板のドーピング並びに酸化物の厚さは、バイアス電圧によって影響されないので、閾値電圧Ｖｔｈの顕著な変化は、酸化物電荷の変化に関連し、そのため、以下の式（４）のようにフラットバンド電圧Ｖｆｂの測定のみによってモニタリングすることができる。
【数3】
【0033】
ゲート酸化物の変化は、一時的なものと、永続的なものとがある。一時的な変化は、数十ｋＨｚ～数百ｋＨｚの範囲にあるスイッチング周波数等の高周波数に関係するものである。永続的な変化は、数時間／数日で測定される期間に関係するものである。悪化要因としては、モジュールのアイドル時間等の長いオフ状態期間、又はソリッドステートパワーコントローラアプリケーション（ソリッドステートリレー）等の長いオン状態期間である。いずれのモードも以下のような影響を及ぼす。
－ゲート電圧Ｖｇから主電圧ＶＣＥ、ＶＤＳ、及び主電流ＩＣ、ＩＤへの伝達特性が変更されるため、導通損失に影響を及ぼす。これは、パワー半導体素子の導通損失に影響を与える；
－閾値電圧が変化しているため、スイッチング時間に影響を及ぼす。
－ゲート電圧Ｖｇから主電圧ＶＣＥ、ＶＤＳ、及び主電流ＩＣ、ＩＤへの伝達特性が変更されるため、導通損失に影響を及ぼす。これは、パワー半導体素子の導通損失に影響を与える；
－閾値電圧が変化しているため、スイッチング時間に影響を及ぼす。
【0034】
ゲート酸化物の劣化の結果として、図２、図３及び図４では、スイッチング時間が閾値電圧Ｖｔｈのレベルの関数として変化していることが見られる。図３は、ゲート電圧ＶｇがゲートブランチＧにおいて電圧源３２（Ｖｄｒｉｖ）及びゲート抵抗器３３（Ｒｇ）を用いて制御される半導体素子３１（トランジスタ）を含む従来型の回路を表している。図４のグラフは、同じ半導体素子３１の状況に応じたスイッチング波形の比較を示している：
－インデックス「Ｎｅｗ」は、半導体素子３１の新しい状況（公称状況）に対応する；
－インデックス「ＰｅｒｍＰｏｓ」は、ゲート酸化物劣化が永続的で正である場合に対応する；
－インデックス「ＰｅｒｍＮｅｇ」は、ゲート酸化物劣化が永続的で負である場合に対応する；
－インデックス「Ｔｒａｎｓ」は、一時的なゲート酸化物劣化の場合に対応する。
－インデックス「Ｎｅｗ」は、半導体素子３１の新しい状況（公称状況）に対応する；
－インデックス「ＰｅｒｍＰｏｓ」は、ゲート酸化物劣化が永続的で正である場合に対応する；
－インデックス「ＰｅｒｍＮｅｇ」は、ゲート酸化物劣化が永続的で負である場合に対応する；
－インデックス「Ｔｒａｎｓ」は、一時的なゲート酸化物劣化の場合に対応する。
【0035】
図２は、ゲートが標準パターンを用いて駆動されるときの動作中（数日内）のいくつかのインデックスの変遷を表している。インデックス２１は永続的変化に対応し、インデックス２２は一時的変化に対応する：
－正のゲートバイアスΔＶｓｏｈＰ；
－負のゲートバイアスΔＶｓｏｈＮ；
－一時的健全状態変化ΔＶｓｏｈ＝ΔＶｓｏｈＰ－ΔＶｓｏｈＮ。
実線は、図４のインデックス「ＰｅｒｍＰｏｓ」に対応する一方、点線及び「プライム符号」（’）を有するインデックスは、図４の「ＰｅｒｍＮｅｇ」に対応する。
－正のゲートバイアスΔＶｓｏｈＰ；
－負のゲートバイアスΔＶｓｏｈＮ；
－一時的健全状態変化ΔＶｓｏｈ＝ΔＶｓｏｈＰ－ΔＶｓｏｈＮ。
実線は、図４のインデックス「ＰｅｒｍＰｏｓ」に対応する一方、点線及び「プライム符号」（’）を有するインデックスは、図４の「ＰｅｒｍＮｅｇ」に対応する。
【0036】
ターンオン状態において発生するデフォルトは、以下の通りである。
－閾値電圧Ｖｔｈの低下によって、ターンオンは、所望の時間よりも前に行われる。直列パワー半導体素子が相補状態において動作するハーフブリッジ構成では、シュートスルー電流が発生する可能性がある；
－閾値電圧Ｖｔｈの増加によって、ターンオンは、所望の時間よりも後に行われる。ボディダイオードの導通が発生し、全システム損失が増加する。
－閾値電圧Ｖｔｈの低下によって、ターンオンは、所望の時間よりも前に行われる。直列パワー半導体素子が相補状態において動作するハーフブリッジ構成では、シュートスルー電流が発生する可能性がある；
－閾値電圧Ｖｔｈの増加によって、ターンオンは、所望の時間よりも後に行われる。ボディダイオードの導通が発生し、全システム損失が増加する。
【0037】
ターンオフ状態において発生するデフォルトは、以下の通りである。
－閾値電圧Ｖｔｈの増加によって、ターンオフは、所望の時間よりも前に行われる。ボディダイオードの導通が発生し、全システム損失が増加する；
－閾値電圧Ｖｔｈの減少によって、ターンオフは、所望の時間よりも後に行われる。直列パワー半導体素子が相補状態において動作するハーフブリッジ構成では、シュートスルー電流が発生する可能性がある。
－閾値電圧Ｖｔｈの増加によって、ターンオフは、所望の時間よりも前に行われる。ボディダイオードの導通が発生し、全システム損失が増加する；
－閾値電圧Ｖｔｈの減少によって、ターンオフは、所望の時間よりも後に行われる。直列パワー半導体素子が相補状態において動作するハーフブリッジ構成では、シュートスルー電流が発生する可能性がある。
【0038】
システムの安全性の観点から、大きなシュートスルー電流が発生した場合には、ターンオンの予想及びターンオフの遅延によって、デバイスに深刻な損傷が引き起こされる可能性がある。
【0039】
ここでの目的は、パワー半導体素子を制御するゲート電圧を与える制御ゲートドライバ電圧に作用することによって、ゲート酸化物劣化の影響を除去、又は少なくとも低減することである。さらに、専用のゲート電圧が、ゲート酸化物劣化の低減及び／又は除去も行うように制御される。
【0040】
｛実施形態の説明｝
図５及び図６を参照する。以下では、パワー半導体モジュール１は、少なくとも１つの金属酸化物半導体（ＭＯＳ）素子又は金属絶縁体半導体（ＭＩＳ）を備えるアセンブリである。モジュール１が複数のＭＯＳ素子を含む場合であっても、共通のゲートＧ、共通のソースＳ、及び共通のドレインＤが存在するので、以下では単一のものとして考える。このため、以下では、単一又は複数のＭＯＳ素子を有する実施形態を区別せずに、単一のゲート、単一のソース、及び単一のドレインと呼ぶ。「電力」という用語は、エネルギー変換（パワーエレクトロニクス）の技術分野の一般的な意味で使用される。
図５及び図６を参照する。以下では、パワー半導体モジュール１は、少なくとも１つの金属酸化物半導体（ＭＯＳ）素子又は金属絶縁体半導体（ＭＩＳ）を備えるアセンブリである。モジュール１が複数のＭＯＳ素子を含む場合であっても、共通のゲートＧ、共通のソースＳ、及び共通のドレインＤが存在するので、以下では単一のものとして考える。このため、以下では、単一又は複数のＭＯＳ素子を有する実施形態を区別せずに、単一のゲート、単一のソース、及び単一のドレインと呼ぶ。「電力」という用語は、エネルギー変換（パワーエレクトロニクス）の技術分野の一般的な意味で使用される。
【0041】
以下の方法の目的は、出力特性ＶＤＳ及びＩＤを可能な限り維持しながら、電荷トラップ効果を低減又は中和するようにゲート制御電圧及びスイッチングタイミングを適合させることである。提案される方法は、通常、テストベンチにおける動作状態だけでなく、モジュールがその動作環境及び産業環境で統合され相互接続されているときの動作状態においても使用することができる。
【0042】
モジュール１は、少なくとも１つの半導体素子１１（ここではトランジスタ）と、制御回路部１２とを備える。制御回路部１２は、以下のものを含む：
－ゲート酸化物の健全状態を検出する手段、ここでは、例えば検出モジュール２；
－ゲート酸化物の現在の健全状態を初期の健全状態と比較する手段、ここでは、例えば計算モジュール３；
－ターンオンｔＯＮの遅延時間、ターンオフｔＯＦＦの遅延時間、オン状態電圧ＶＣＣ、及びオフ状態電圧ＶＥＥを決定する手段、ここでは、例えば計算モジュール３；
－制御信号ＣＴＲＬを必要とされるゲート信号に変換する手段、ここでは、例えば作動モジュール４；
－ゲートを駆動する手段、ここでは、例えばゲートドライバ制御電圧源５。
－ゲート酸化物の健全状態を検出する手段、ここでは、例えば検出モジュール２；
－ゲート酸化物の現在の健全状態を初期の健全状態と比較する手段、ここでは、例えば計算モジュール３；
－ターンオンｔＯＮの遅延時間、ターンオフｔＯＦＦの遅延時間、オン状態電圧ＶＣＣ、及びオフ状態電圧ＶＥＥを決定する手段、ここでは、例えば計算モジュール３；
－制御信号ＣＴＲＬを必要とされるゲート信号に変換する手段、ここでは、例えば作動モジュール４；
－ゲートを駆動する手段、ここでは、例えばゲートドライバ制御電圧源５。
【0043】
単なる例として、計算モジュール３は、デジタルコントローラ又はアナログコントローラを備えることができる。作動モジュール４は、例えば同業者信用照会先「ＡＤ９５００」のようなプログラマブル遅延発生器を備えることもできるし、遅延は、ＦＰＧＡによって生成することもできる。ゲートドライバ制御電圧源５は、例えば線形利得制御増幅器のような可変電圧源とすることができる。ゲートドライバ電圧源は、プッシュプル電圧源、トーテムポール電圧源又はクラスＢ増幅器とすることができる。
【0044】
本方法は、以下の動作を含む。
ａ．モジュール１のゲート酸化物の初期の健全状態に対応する第１の値Ｖｓｏｈ，０を取得すること；
ｂ．モジュール１のゲート酸化物の現在の健全状態に対応する第２の値Ｖｓｏｈ，Ｘを取得すること；
ｃ．取得された第１の値Ｖｓｏｈ，０及び第２の値Ｖｓｏｈ，Ｘの関数としてゲート電圧ＶＣＣ又はＶＥＥと遅延時間ｔＯＮ又はｔＯＦＦとを推定すること；
ｄ．遅延時間ｔＯＮ又はｔＯＦＦの間にゲート電圧ＶＣＣ又はＶＥＥをモジュール１に印加するように構成される少なくとも１つの制御信号ＣＴＲＬを生成すること。
ａ．モジュール１のゲート酸化物の初期の健全状態に対応する第１の値Ｖｓｏｈ，０を取得すること；
ｂ．モジュール１のゲート酸化物の現在の健全状態に対応する第２の値Ｖｓｏｈ，Ｘを取得すること；
ｃ．取得された第１の値Ｖｓｏｈ，０及び第２の値Ｖｓｏｈ，Ｘの関数としてゲート電圧ＶＣＣ又はＶＥＥと遅延時間ｔＯＮ又はｔＯＦＦとを推定すること；
ｄ．遅延時間ｔＯＮ又はｔＯＦＦの間にゲート電圧ＶＣＣ又はＶＥＥをモジュール１に印加するように構成される少なくとも１つの制御信号ＣＴＲＬを生成すること。
【0045】
健全状態（初期の健全状態Ｖｓｏｈ，０及び／又は現在の健全状態Ｖｓｏｈ，Ｘ）は、検出モジュール２によって取得することができる。例えば、高速測定－ストレス－測定（ＭＳＭ：Measure-Stress-Measure）技法を実行して、ゲート酸化物の現在の健全状態を判断することができる。測定は、ストレスの直後に行われる。例えば、以下のことが提案される：
１．閾値電圧Ｖｔｈの測定；
半導体素子１１のターンオン／オフスイッチング時間中に電流の時間微分ｄｉ／ｄｔによって生成されるケルビンソース電圧を使用して、Ｖｓｏｈとして取得されるゲート－ソース電圧ＶＧＳの測定がトリガーされる；
２．ターンオン／オフ遅延の測定：
半導体素子１１のターンオン／オフスイッチング時間中に電流の時間微分ｄｉ／ｄｔによって生成されるケルビンソース電圧を使用して、Ｖｓｏｈに変換されるタイマーがトリガーされる。
１．閾値電圧Ｖｔｈの測定；
半導体素子１１のターンオン／オフスイッチング時間中に電流の時間微分ｄｉ／ｄｔによって生成されるケルビンソース電圧を使用して、Ｖｓｏｈとして取得されるゲート－ソース電圧ＶＧＳの測定がトリガーされる；
２．ターンオン／オフ遅延の測定：
半導体素子１１のターンオン／オフスイッチング時間中に電流の時間微分ｄｉ／ｄｔによって生成されるケルビンソース電圧を使用して、Ｖｓｏｈに変換されるタイマーがトリガーされる。
【0046】
そのようなＭＳＭ技法は、ゲート接続しか必要としないので有利である。しかし、様々な実施形態では、健全状態を取得する他の技法を使用することができる。
【0047】
標準的なオン状態中の電圧ＶＣＣは約１５Ｖ（一般的には１０Ｖと２０Ｖとの間）であり、標準的なオフ状態中の電圧ＶＥＥは約－５Ｖ（一般的には－２０Ｖと０Ｖとの間）である。
【0048】
図５に示す実施形態では、計算モジュール３は、現在の健全状態Ｖｓｏｈ，Ｘを検出モジュール２から受信するように構成される。計算モジュール３は、受信された現在の健全状態Ｖｓｏｈ，Ｘを初期の健全状態Ｖｓｏｈ，０と比較するように更に構成される。ゲートドライバ電圧源５は、作動モジュール４によって変更される外部制御信号ＣＴＲＬに従って、半導体素子１１のゲートをオン状態とオフ状態との間で制御するように構成される。スイッチング期間内において交互に繰り返されるオフ状態とオン状態との間の遷移の瞬間は外部制御信号ＣＴＲＬによって決定され、計算モジュール３によって課せられる遅延ｔＯＮ及びｔＯＦＦと振幅ＶＣＣ及びＶＥＥとを伴う。その結果、印加されるゲートドライバ電圧は、時間及び振幅が変更される。一例として、振幅変化は０Ｖと５Ｖとの間にあり、時間は０ｎｓと５００ｎｓとの間にある（図６参照）。
【0049】
いくつかの実施形態では、本方法は、以下の予備動作を更に含む。
－少なくとも１つの金属酸化物半導体素子（１１）を、
＊ゼロ若しくは負のゲート電圧ＶＥＥとターンオフの遅延時間ｔＯＦＦとを伴うＣＴＲＬ論理信号に従ってオン状態からオフ状態にスイッチングすること；又は
＊正のゲート電圧ＶＣＣとターンオンの遅延時ｔＯＮとを伴うＣＴＲＬ論理信号に従ってオフ状態からオン状態にスイッチングすること。
－少なくとも１つの金属酸化物半導体素子（１１）を、
＊ゼロ若しくは負のゲート電圧ＶＥＥとターンオフの遅延時間ｔＯＦＦとを伴うＣＴＲＬ論理信号に従ってオン状態からオフ状態にスイッチングすること；又は
＊正のゲート電圧ＶＣＣとターンオンの遅延時ｔＯＮとを伴うＣＴＲＬ論理信号に従ってオフ状態からオン状態にスイッチングすること。
【0050】
いくつかの実施形態では、本方法の一部は、前回のループの制御信号ＣＴＲＬ生成後に、本方法が、第２の値Ｖｓｏｈ，Ｘ＋１の２回目の取得から開始して一連の動作ｂ～ｄが少なくとも１回反復される現在のループとして反復ループを形成する。これらの例では、第１の値Ｖｓｏｈ，０の２回目の再取得はされず、各ループで再利用される。以下では、インデックス「Ｘ」及び「Ｘ＋１」は、それぞれ現在の反復及び後続の反復を指定するのに使用される。
【0051】
以下では、取得された第１の値Ｖｓｏｈ，０及び第２の値Ｖｓｏｈ，Ｘの関数として（動作ｃ）、及び／又は連続する値Ｖｓｏｈ，Ｘ及びＶｓｏｈ，Ｘ＋１の関数として、ゲート電圧ＶＣＣ又はＶＥＥと、遅延時間ｔＯＮ又はｔＯＦＦとを推定する方法についてのいくつかの様々な例を提示する。一実施形態は、そのような例から得られる特徴の組み合わせを含むことができる。
【0052】
｛例Ａ｝
ゲート酸化物の健全状態Ｖｓｏｈの取得を含む一連の動作は、スイッチング期間（オン状態＋オフ状態の連続）において１回だけ行うことができる。様々な実施形態では、一連の動作は、オン状態に対して第１の一連の動作、オフ状態に対して第２の一連の動作の２回スイッチング期間において行うことができる。
ゲート酸化物の健全状態Ｖｓｏｈの取得を含む一連の動作は、スイッチング期間（オン状態＋オフ状態の連続）において１回だけ行うことができる。様々な実施形態では、一連の動作は、オン状態に対して第１の一連の動作、オフ状態に対して第２の一連の動作の２回スイッチング期間において行うことができる。
【0053】
有利には、オンスイッチング時間及びオフスイッチング時間は、ゲート酸化物の永続的な健全状態に従って適合させることができる。この場合に、オン健全状態ＶｓｏｈＰ及びオフ健全状態ＶｓｏｈＮが、オン状態及びオフ状態についてそれぞれ定義される。有利には、オンスイッチング時間及びオフスイッチング時間は、ゲート酸化物の永続的な健全状態及び一時的な健全状態に従って適合される。
【0054】
いくつかの実施形態では、ゲート酸化物の健全状態Ｖｓｏｈは、半導体素子１１のターンオフ後の固定時間遅延において取得される。オン健全状態ＶｓｏｈＰは、ターンオフの直前又は直後、例えばターンオフの前／後の１０μｓ内に取得することができる。
【0055】
いくつかの実施形態では、オフ健全状態ＶｓｏｈＮは、ターンオンの直前、例えばターンオンの前の１０μｓ内に取得される。或いは、オフ健全状態ＶｓｏｈＮは、オフ時間中に絶えず（推定間隔１０μｓ内に）取得することができる。ターンオン前に取得された最後の値が保持される。加えて、外部信号が、オフ健全状態ＶｓｏｈＮを取得すべき時点を制御することができる。
【0056】
半導体素子１１の初期の健全状態Ｖｓｏｈ，０は、モジュール１の最初の動作時間、例えば２時間の間に取得することができる。様々な実施形態では、初期健全状態は、各半導体素子の試運転中に取得することができる。或いは、初期健全状態は、公称値のような、代表的なパワー半導体素子のバッチにおける測定値に基づいて事前にプログラミングすることができる。
【0057】
｛例Ｂ｝
いくつかの実施形態では、ゲート酸化物の劣化に対応して半導体素子１１のスイッチング時点を最適化することが可能である。このために、ボディダイオード導通に起因するシュートスルー電流及び過度な損失を回避するためにモジュール１の動作中に（寿命に沿って）ゲート酸化物の健全状態電圧Ｖｓｏｈがシフトする場合に、スイッチングシーケンスの遅延時間を調整することができる。有利なことに、スイッチング時間は、ゲート酸化物の劣化に適応している。これによって、設計マージンを削減し、モジュール効率を向上させることができる。
いくつかの実施形態では、ゲート酸化物の劣化に対応して半導体素子１１のスイッチング時点を最適化することが可能である。このために、ボディダイオード導通に起因するシュートスルー電流及び過度な損失を回避するためにモジュール１の動作中に（寿命に沿って）ゲート酸化物の健全状態電圧Ｖｓｏｈがシフトする場合に、スイッチングシーケンスの遅延時間を調整することができる。有利なことに、スイッチング時間は、ゲート酸化物の劣化に適応している。これによって、設計マージンを削減し、モジュール効率を向上させることができる。
【0058】
それを行うために、半導体素子１１を制御する信号の立ち上がりエッジ及び立ち下がりエッジの時間を変更することが可能である。例えば：
－Ｖｓｏｈ，Ｘ＞Ｖｓｏｈ，０である場合には、遅延ｔＯＮは減少され、遅延ｔＯＦＦは増加される；
－Ｖｓｏｈ，Ｘ＜Ｖｓｏｈ，０である場合には、遅延ｔＯＮは増加され、遅延ｔＯＦＦは減少される。
－Ｖｓｏｈ，Ｘ＞Ｖｓｏｈ，０である場合には、遅延ｔＯＮは減少され、遅延ｔＯＦＦは増加される；
－Ｖｓｏｈ，Ｘ＜Ｖｓｏｈ，０である場合には、遅延ｔＯＮは増加され、遅延ｔＯＦＦは減少される。
【0059】
初期状態において、ｔＯＮ及びｔＯＦＦは、それぞれ初期値ｔＯＮ，０及びｔＯＦＦ，０、例えば３００ｎｓ及び２００ｎｓに設定することができる。
【0060】
ゲート酸化物の健全状態が閾値電圧Ｖｔｈに対応する場合には、適用されるｔＯＮ遅延及びｔＯＦＦ遅延は、（５）及び（６）、又は（５）及び（７）に従って計算することができる。
【数4】
【0061】
Ｒｇは、外部及び内部の全ゲート抵抗であり、Ｃｉｓｓは、酸化物容量によって近似することができる入力ゲート容量である。それが、健全状態がスイッチング期間において２回取得される例と組み合わされるとき、ＶｓｏｈＰ，Ｘは、ターンオン遅延ｔＯＮを求めるのに使用され、ＶｓｏｈＮ，Ｘは、ターンオフ遅延ｔＯＦＦを求めるのに使用される。
【0062】
健全状態がフラットバンド電圧Ｖｆｂに対応する場合には、式（２）及び（３）は、上記式におけるＶｓｏｈ変数の代わりに使用される。
【0063】
本システムにおいて、遅延ｔＯＮ及び／又はｔＯＦＦは、負の値となることができない。したがって、ｔＯＮ，０及びｔＯＦＦ，０は、動作中の半導体素子のゲート酸化物の健全状態の最大劣化することを考慮して、半導体素子の最大遅延時間変化を考慮する。この場合、初期遅延ｔＯＦＦ，０は、ゲート酸化物の健全状態の最小値の関数として計算され、初期遅延ｔＯＮ，０は、ｔＯＦＦの最大値に非劣化デバイスのターンオン及びターンオフの従来型の遅延を統合したセキュリティマージン「デッドタイム（dead time）」を加えたものとして式（８）のように計算される。
【数5】
【0064】
｛例Ｃ｝
いくつかの実施形態では、ゲート酸化物の劣化に対応して半導体素子の導通損失を一定に維持することが可能である。このために、正のゲート電圧ＶＣＣは、ゲート酸化物の健全状態が半導体素子動作中にシフトする場合には、時間が調整され、半導体素子の過熱が回避される。有利なことに、初期の正のゲート電圧ＶＣＣ，０を、ゲート酸化物の急速な劣化を回避するために公称値よりも低く設計することができる。換言すれば、正のゲート電圧ＶＣＣの増加は漸進的／反復的に行われ、過電圧及びそれに対応する無用な加熱が回避される。
いくつかの実施形態では、ゲート酸化物の劣化に対応して半導体素子の導通損失を一定に維持することが可能である。このために、正のゲート電圧ＶＣＣは、ゲート酸化物の健全状態が半導体素子動作中にシフトする場合には、時間が調整され、半導体素子の過熱が回避される。有利なことに、初期の正のゲート電圧ＶＣＣ，０を、ゲート酸化物の急速な劣化を回避するために公称値よりも低く設計することができる。換言すれば、正のゲート電圧ＶＣＣの増加は漸進的／反復的に行われ、過電圧及びそれに対応する無用な加熱が回避される。
【0065】
例えば：
－Ｖｓｏｈ，Ｘ＋１＞Ｖｓｏｈ，Ｘである場合には、正のゲート電圧ＶＣＣ，Ｘ＋１をその以前の値ＶＣＣ，Ｘに対して増加させる。
－Ｖｓｏｈ，Ｘ＋１＞Ｖｓｏｈ，Ｘである場合には、正のゲート電圧ＶＣＣ，Ｘ＋１をその以前の値ＶＣＣ，Ｘに対して増加させる。
【0066】
より大きな正の電圧を印加することによって、より多くの損傷をゲート酸化物に生じさせないように、この条件／ルールは、半導体素子が初期最大負荷設計の所定の割合（例えば６０％）よりも高い負荷を受けているときにのみ有効とすることができる。この文脈における「負荷」とは、例えば、主要なコレクタ／ドレイン電流又は接合部温度とすることができる。
【0067】
例えば、増加する値は、初期の健全状態と現在の健全状態との間の差の変化に等しい。すなわち、
【数6】
【0068】
｛例Ｄ｝
いくつかの実施形態では、パワー半導体モジュールの動作下において逆のゲート電圧バイアスを印加することによって、ゲート酸化物の劣化を低減する（必ずしも阻止又は修復するとは限らない）ことが可能である。有利なことに、通常の動作を妨げることなく、従来型の動作と異なるゲート電圧を印加することによって、トラップされるゲート電荷を削減することができる。したがって、壊滅的になる可能性があるあらゆる不可逆的な故障の前に、パワー半導体動作モードの劣化をもたらすあらゆる電荷蓄積が減速される。
いくつかの実施形態では、パワー半導体モジュールの動作下において逆のゲート電圧バイアスを印加することによって、ゲート酸化物の劣化を低減する（必ずしも阻止又は修復するとは限らない）ことが可能である。有利なことに、通常の動作を妨げることなく、従来型の動作と異なるゲート電圧を印加することによって、トラップされるゲート電荷を削減することができる。したがって、壊滅的になる可能性があるあらゆる不可逆的な故障の前に、パワー半導体動作モードの劣化をもたらすあらゆる電荷蓄積が減速される。
【0069】
例えば：
－Ｖｓｏｈ，Ｘ＞Ｖｓｏｈ，０である場合には、オフ状態中により低い電圧（ＶＥＥ，Ｘ＜ＶＥＥ，０）を印加する；
－Ｖｓｏｈ，Ｘ＜Ｖｓｏｈ，０である場合には、オフ状態中により高い電圧（ＶＥＥ，Ｘ＞ＶＥＥ，０）を印加する；
－Ｖｓｏｈ，Ｘ＝Ｖｓｏｈ，０である場合には、オフ状態中に同じ電圧（ＶＥＥ，Ｘ＝ＶＥＥ，０）を印加する。
－Ｖｓｏｈ，Ｘ＞Ｖｓｏｈ，０である場合には、オフ状態中により低い電圧（ＶＥＥ，Ｘ＜ＶＥＥ，０）を印加する；
－Ｖｓｏｈ，Ｘ＜Ｖｓｏｈ，０である場合には、オフ状態中により高い電圧（ＶＥＥ，Ｘ＞ＶＥＥ，０）を印加する；
－Ｖｓｏｈ，Ｘ＝Ｖｓｏｈ，０である場合には、オフ状態中に同じ電圧（ＶＥＥ，Ｘ＝ＶＥＥ，０）を印加する。
【0070】
半導体素子に対する負のゲートバイアス（ＶＥＥ）を減少させることによって、ゲート酸化物において捕捉される正孔が多くなり、正のバイアス不安定性は、負のバイアス不安定性が劣化の速度を下げることによって補償される。逆に、半導体素子に対する負のゲートバイアスを増加させることによって、ゲート酸化物において捕捉される正孔は少なくなり、負のバイアス不安定性は低減される。
【0071】
第１の例では、ＶＥＥ，Ｘ＝ＶＥＥ，０＋Ｖｓｏｈ，０－Ｖｓｏｈ，Ｘである。
ＶＥＥ＝－５Ｖ；Ｖｓｏｈ，０＝３Ｖ；Ｖｓｏｈ，Ｘ＝４Ｖである場合には、ＶＥＥ，Ｘ＝－６Ｖである。
ＶＥＥ＝－５Ｖ；Ｖｓｏｈ，０＝３Ｖ；Ｖｓｏｈ，Ｘ＝２Ｖである場合には、ＶＥＥ，Ｘ＝－４Ｖである。
ＶＥＥ＝－５Ｖ；Ｖｓｏｈ，０＝３Ｖ；Ｖｓｏｈ，Ｘ＝４Ｖである場合には、ＶＥＥ，Ｘ＝－６Ｖである。
ＶＥＥ＝－５Ｖ；Ｖｓｏｈ，０＝３Ｖ；Ｖｓｏｈ，Ｘ＝２Ｖである場合には、ＶＥＥ，Ｘ＝－４Ｖである。
【0072】
第２の例では、ＶＥＥ，Ｘ＝ＶＥＥ，０＋ｋ（Ｖｓｏｈ，０－Ｖｓｏｈ，Ｘ）であり、ここで、ｋは所定の係数、例えば０．０５である。
【0073】
｛例Ｅ｝
いくつかの実施形態では、半導体モジュールの動作下において負及び／又は正のゲート電圧バイアスを変化させることによって、半導体素子のゲート酸化物の更なる劣化を阻止する（低減するだけではないが、必ずしも修復するとは限らない）ことが可能である。有利なことに、従来型の動作と異なるゲート電圧を印加することによってゲート電荷のトラップを減速させることができる。したがって、壊滅的になる可能性があるあらゆる不可逆的な故障の前に、パワー半導体動作モードの劣化をもたらすあらゆる電荷蓄積が阻止される。
いくつかの実施形態では、半導体モジュールの動作下において負及び／又は正のゲート電圧バイアスを変化させることによって、半導体素子のゲート酸化物の更なる劣化を阻止する（低減するだけではないが、必ずしも修復するとは限らない）ことが可能である。有利なことに、従来型の動作と異なるゲート電圧を印加することによってゲート電荷のトラップを減速させることができる。したがって、壊滅的になる可能性があるあらゆる不可逆的な故障の前に、パワー半導体動作モードの劣化をもたらすあらゆる電荷蓄積が阻止される。
【0074】
例えば：
－ｄＶｓｏｈ，Ｘ／ｄｔ＞０である場合には、オフ状態中により低い電圧ＶＥＥ，Ｘを印加し及び／又はオン状態中により低い電圧ＶＣＣ，Ｘを印加する；
－ｄＶｓｏｈ，Ｘ／ｄｔ＜０である場合には、オフ状態中により高い電圧ＶＥＥ，Ｘを印加し及び／又はオン状態中により高い電圧ＶＣＣ，Ｘを印加する。
－ｄＶｓｏｈ，Ｘ／ｄｔ＞０である場合には、オフ状態中により低い電圧ＶＥＥ，Ｘを印加し及び／又はオン状態中により低い電圧ＶＣＣ，Ｘを印加する；
－ｄＶｓｏｈ，Ｘ／ｄｔ＜０である場合には、オフ状態中により高い電圧ＶＥＥ，Ｘを印加し及び／又はオン状態中により高い電圧ＶＣＣ，Ｘを印加する。
【0075】
半導体素子に対する負のゲートバイアスを低減することによって、ゲート酸化物において捕捉される正孔が多くなり、正のバイアス不安定性は、負のバイアス不安定性が劣化の速度を下げることによって補償される。逆に、半導体素子に対する負のゲートバイアスを増加させることによって、ゲート酸化物において捕捉される正孔は少なくなり、負のバイアス不安定性は低減される。
【0076】
電圧ＶＥＥ，Ｘを、Ｖｓｏｈ，Ｘの導関数、所定の利得Ｋ、及び以前の値ＶＥＥ，０の関数として計算することができ、ＶＣＣ，Ｘを、Ｖｓｏｈ，Ｘの導関数、所定の利得Ｋ、及び以前の値ＶＣＣ，０の関数として計算することができる。例えば：ＶＥＥ，Ｘ＝ＶＥＥ，０＋ＫＥＥ・ｄＶｓｏｈ，Ｘ／ｄｔであり、ＶＣＣ，Ｘ＝ＶＣＣ，０＋ＫＣＣ・ｄＶｓｏｈ，Ｘ／ｄｔである。そして、例えば：ＫＥＥ＝ＫＣＣ＝１ｍｉｎ／Ｖである。
【0077】
様々な例において、導関数の正負符号に従って異なる利得Ｋを使用することができる：
－ｄＶｓｏｈ，Ｘ／ｄｔ＞０である場合には、ＫＣＣ＜ＫＥＥであり、
－ｄＶｓｏｈ，Ｘ／ｄｔ＜０である場合には、ＫＣＣ＞ＫＥＥである。
－ｄＶｓｏｈ，Ｘ／ｄｔ＞０である場合には、ＫＣＣ＜ＫＥＥであり、
－ｄＶｓｏｈ，Ｘ／ｄｔ＜０である場合には、ＫＣＣ＞ＫＥＥである。
【0078】
そのような条件／ルールは、正の温度バイアス不安定性が存在する（ｄＶｓｏｈ，Ｘ／ｄｔ＞０）ときの導通損失の更なる増加を制限する。そして、それは、負のゲートバイアスが存在する（ｄＶｓｏｈ，Ｘ／ｄｔ＜０）ときの（ＶＥＥの増加による）セルフターンオンに対する影響を制限する。
【0079】
｛例Ｆ｝
いくつかの実施形態では、回復シーケンスをパワー半導体モジュールに適用して、正又は負のバイアス温度不安定性を取り除くことが可能である。有利なことに、従来型の動作と異なるゲート電圧を限られた時間の間だけ印加することによって、トラップされたゲート電荷をゲート酸化物から除去することができる。したがって、壊滅的になる可能性があるあらゆる不可逆的な故障の前に、パワー半導体動作モードの劣化をもたらすあらゆる電荷蓄積が阻止される。さらに、劣化の伝播を回避する短い時間ステップにおいて復旧を行うことができる。
いくつかの実施形態では、回復シーケンスをパワー半導体モジュールに適用して、正又は負のバイアス温度不安定性を取り除くことが可能である。有利なことに、従来型の動作と異なるゲート電圧を限られた時間の間だけ印加することによって、トラップされたゲート電荷をゲート酸化物から除去することができる。したがって、壊滅的になる可能性があるあらゆる不可逆的な故障の前に、パワー半導体動作モードの劣化をもたらすあらゆる電荷蓄積が阻止される。さらに、劣化の伝播を回避する短い時間ステップにおいて復旧を行うことができる。
【0080】
例えば：
－Ｖｓｏｈ，Ｘ＞Ｖｓｏｈ，０である場合には、オフ状態中により大きな負の電圧（ＶＥＥ，Ｘ＜ＶＥＥ，０）を印加する；
－Ｖｓｏｈ，Ｘ＜Ｖｓｏｈ，０である場合には、オフ状態中により大きな（正）電圧（ＶＣＣ，Ｘ＞ＶＣＣ，０）を印加する；
－Ｖｓｏｈ，Ｘ＝Ｖｓｏｈ，０である場合には、オフ状態中及びオン状態中のそれぞれにおいて同じ電圧（ＶＥＥ，Ｘ＝ＶＥＥ，０；ＶＣＣ，Ｘ＝ＶＣＣ，０）を印加する。
－Ｖｓｏｈ，Ｘ＞Ｖｓｏｈ，０である場合には、オフ状態中により大きな負の電圧（ＶＥＥ，Ｘ＜ＶＥＥ，０）を印加する；
－Ｖｓｏｈ，Ｘ＜Ｖｓｏｈ，０である場合には、オフ状態中により大きな（正）電圧（ＶＣＣ，Ｘ＞ＶＣＣ，０）を印加する；
－Ｖｓｏｈ，Ｘ＝Ｖｓｏｈ，０である場合には、オフ状態中及びオン状態中のそれぞれにおいて同じ電圧（ＶＥＥ，Ｘ＝ＶＥＥ，０；ＶＣＣ，Ｘ＝ＶＣＣ，０）を印加する。
【0081】
このモードは、ＶＥＥ及びＶＣＣが数時間維持されるとき、パワー半導体モジュールのアイドル状態中に適用することができる。回復を促進するために、パワー半導体モジュールを加熱することができる。
【0082】
｛例Ｇ｝
いくつかの実施形態では、健全状態のシフト（例えば、フラットバンド電圧Ｖｆｂ）に応じて、半導体素子の逆方向導通中にオフ状態ゲート電圧又はオン状態ゲート電圧ＶＥＥ及び／又はＶＣＣを印加することが可能である。有利なことに、これは、デバイスが順方向導通モード及び逆方向導通モードの双方において動作しているインバータ等の用途においてオンラインで実施することができる。
いくつかの実施形態では、健全状態のシフト（例えば、フラットバンド電圧Ｖｆｂ）に応じて、半導体素子の逆方向導通中にオフ状態ゲート電圧又はオン状態ゲート電圧ＶＥＥ及び／又はＶＣＣを印加することが可能である。有利なことに、これは、デバイスが順方向導通モード及び逆方向導通モードの双方において動作しているインバータ等の用途においてオンラインで実施することができる。
【0083】
｛例Ｈ｝
いくつかの実施形態では、劣化と、新たな印加電圧ＶＣＣ及びＶＥＥとに従ってタイミングを変更することが可能である。換言すれば、タイミングの値は印加電圧に依存する。有利なことに、半導体素子の全ての出力特性は一定に維持される。
いくつかの実施形態では、劣化と、新たな印加電圧ＶＣＣ及びＶＥＥとに従ってタイミングを変更することが可能である。換言すれば、タイミングの値は印加電圧に依存する。有利なことに、半導体素子の全ての出力特性は一定に維持される。
【0084】
遅延時間は、初期のゲート酸化物の健全状態及び劣化したゲート酸化物の健全状態と、初期の正及び負のゲート電圧ＶＣＣ、ＶＥＥと、求められた正及び負のゲート電圧ＶＣＣ，Ｘ、ＶＥＥ，Ｘとに基づいて計算される。
【0085】
タイミングは、（９）及び（１０）、又は（９）及び（１１）に従って計算される。
【数7】
【0086】
特に有利な実施形態として、例Ｈの特徴は、例Ｃ及び例Ｄの特徴と組み合わせることができる。例えば：
－Ｒｇ＝１２Ωの場合；Ｃｉｓｓ＝１０－９及び次の初期条件、すなわち、ＶＣＣ，０＝１５Ｖ；ＶＥＥ，０＝－５Ｖ；ＶｓｏｈＰ＝ＶｓｏｈＮ＝３Ｖ、ｔＯＮ，０＝５００ｎｓ；ｔＯＦＦ，０＝２５０ｎｓ；ｔＯＮ，０＝２９８．６ｎｓ；
－劣化後の健全状態ＶｓｏｈＰ，Ｘ＝ＶｓｏｈＮ，Ｘ＝４の場合；例Ｃの特徴はＶＣＣ，Ｘ＝１６Ｖを課す；ＶＥＥ＝－６Ｖ；
－タイミングｔＯＦＦ，Ｘ＝３０２ｎｓ及びｔＯＮ，Ｘ＝２８７．２ｎｓ、
である。
－Ｒｇ＝１２Ωの場合；Ｃｉｓｓ＝１０－９及び次の初期条件、すなわち、ＶＣＣ，０＝１５Ｖ；ＶＥＥ，０＝－５Ｖ；ＶｓｏｈＰ＝ＶｓｏｈＮ＝３Ｖ、ｔＯＮ，０＝５００ｎｓ；ｔＯＦＦ，０＝２５０ｎｓ；ｔＯＮ，０＝２９８．６ｎｓ；
－劣化後の健全状態ＶｓｏｈＰ，Ｘ＝ＶｓｏｈＮ，Ｘ＝４の場合；例Ｃの特徴はＶＣＣ，Ｘ＝１６Ｖを課す；ＶＥＥ＝－６Ｖ；
－タイミングｔＯＦＦ，Ｘ＝３０２ｎｓ及びｔＯＮ，Ｘ＝２８７．２ｎｓ、
である。
【0087】
｛例の要約｝
上記例は、以下の表に要約される。
上記例は、以下の表に要約される。
【表1】
【0088】
本開示は、本明細書で説明される方法、モジュール、回路、及びコンピュータソフトウェアに限定されず、これらは単なる例である。本発明は、当業者が本明細書を読むときに想定される全ての代替形態を包含する。
【符号の説明】
【0089】
１：モジュール
２：検出モジュール
３：計算モジュール
４：作動モジュール
５：ゲートドライバ電圧源
１１：半導体素子
１２：制御回路部
２１：インデックス
２２：インデックス
３１：半導体素子
３２：電圧源
３３：ゲート抵抗器
ＣＴＲＬ：制御信号
２：検出モジュール
３：計算モジュール
４：作動モジュール
５：ゲートドライバ電圧源
１１：半導体素子
１２：制御回路部
２１：インデックス
２２：インデックス
３１：半導体素子
３２：電圧源
３３：ゲート抵抗器
ＣＴＲＬ：制御信号
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2024-06-11
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
金属酸化物半導体素子及び／又は金属絶縁物半導体素子を含む少なくとも１つの半導体素子を備えるパワー半導体モジュールの処理方法であって、ａ．前記パワー半導体モジュールのゲート酸化物の初期の健全状態に対応する第１の値Ｖｓｏｈ，０を取得することと、
ｂ．前記パワー半導体モジュールのゲート酸化物の現在の健全状態に対応する第２の値Ｖｓｏｈ，Ｘを取得することと、
ｃ．オン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥと、
取得された前記第１の値Ｖｓｏｈ，０及び前記第２の値Ｖｓｏｈ，Ｘの関数としてターンオンｔＯＮの遅延時間又はターンオフｔＯＦＦの遅延時間と、
を推定することと、
ｄ．推定された前記遅延時間ｔＯＮ又はｔＯＦＦの間に推定された前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを前記パワー半導体モジュールに印加するように構成される少なくとも１つの制御信号を生成することと、
を含む、方法。
【請求項2】
以下の予備動作、すなわち、前記少なくとも１つの半導体素子を、
ゼロ若しくは負のゲート電圧ＶＥＥと前記ターンオフの遅延時間ｔＯＦＦとを伴う制御論理信号に従って、オン状態からオフ状態にスイッチングすること、又は、
正のオン状態ゲート電圧ＶＣＣと前記ターンオンの遅延時間ｔＯＮとを伴う制御論理信号に従って、オフ状態からオン状態にスイッチングすること、
を更に含む、請求項１に記載の方法。
【請求項3】
印加されるオン状態ゲート電圧ＶＣＣ又はオフ状態ゲート電圧ＶＥＥの正負符号は、前記少なくとも１つの半導体素子のオン／オフ状態に依存する、請求項１又は２に記載の方法。
【請求項4】
ターンオンの前記遅延時間ｔＯＮ又はターンオフの前記遅延時間ｔＯＦＦを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、ターンオフの前記遅延時間ｔＯＦＦは、ターンオフの前記遅延時間ｔＯＦＦの以前の値に対して増加されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも小さい場合には、ターンオフの前記遅延時間ｔＯＦＦは、ターンオフの前記遅延時間ｔＯＦＦの以前の値に対して減少されることと、
を含む、請求項１又は２に記載の方法。
【請求項5】
前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、前記オン状態ゲート電圧ＶＣＣは前記オン状態ゲート電圧ＶＣＣの以前の値に対して増加され、増加は、取得された前記第１の値Ｖｓｏｈ，０と取得された前記第２の値Ｖｓｏｈ，Ｘとの間の差に比例するか又は等しいこと、
を含む、請求項１又は２に記載の方法。
【請求項6】
前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも小さい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０と等しい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値と等しく維持されることと、
を含む、請求項１又は２に記載の方法。
【請求項7】
前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０及び取得された前記第２の値Ｖｓｏｈ，Ｘの関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも大きい場合には、前記オフ状態ゲート電圧ＶＥＥは、前記オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０よりも小さい場合には、前記オン状態ゲート電圧ＶＣＣは、前記オン状態ゲート電圧ＶＣＣの以前の値に対して増加されることと、
取得された前記第２の値Ｖｓｏｈ，Ｘが取得された前記第１の値Ｖｓｏｈ，０に等しい場合には、前記オン状態ゲート電圧ＶＣＣ及び前記オフ状態ゲート電圧ＶＥＥは、それぞれのデフォルト値に再初期化されることと、
を含む、請求項１又は２に記載の方法。
【請求項8】
以下の動作、すなわち、前記半導体素子の逆方向導通が検出されたときに、推定された前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを前記パワー半導体モジュールに印加するように構成される少なくとも１つの制御信号を生成すること、
を更に含む、請求項１又は２に記載の方法。
【請求項9】
前記方法の一部は、第２の値Ｖｓｏｈ，Ｘ＋１の２回目の取得から開始して一連の動作ｂ～ｄが少なくとも１回反復される反復ループを形成する、請求項１又は２に記載の方法。
【請求項10】
少なくとも２つの第２の値Ｖｓｏｈ，Ｘ及びＶｓｏｈ，Ｘ＋１が、前記パワー半導体モジュールの動作中に取得され、前記オン状態ゲート電圧ＶＣＣ又は前記オフ状態ゲート電圧ＶＥＥを、取得された前記第１の値Ｖｓｏｈ，０と取得された前記第２の値Ｖｓｏｈ，Ｘ及びＶｓｏｈ，Ｘ＋１との関数として推定する基準は、以下のもの、すなわち、取得された前記第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが正である場合には、前記オン状態ゲート電圧ＶＣＣは前記オン状態ゲート電圧ＶＣＣの以前の値に対して減少され、及び／又は、前記オフ状態ゲート電圧ＶＥＥは前記オフ状態ゲート電圧ＶＥＥの以前の値に対して減少されることと、
取得された前記第２の値の時間微分ｄＶｓｏｈ，Ｘ／ｄｔが負である場合には、前記オン状態ゲート電圧ＶＣＣは前記オン状態ゲート電圧ＶＣＣの以前の値に対して増加され、及び／又は、前記オフ状態ゲート電圧ＶＥＥは前記オフ状態ゲート電圧ＶＥＥの以前の値に対して増加されることと、
を含む、請求項９に記載の方法。
【請求項11】
ターンオンの前記遅延時間ｔＯＮ又はターンオフの前記遅延時間ｔＯＦＦを推定する基準は、前記オン状態ゲート電圧ＶＣＣ及び／又は前記オフ状態ゲート電圧ＶＥＥに更に依存する、請求項１又は２に記載の方法。
【請求項12】
単一の金属酸化物半導体素子、一組の金属酸化物半導体素子、単一の金属絶縁物半導体素子、又は一組の金属絶縁半導体素子を備えるパワー半導体モジュールであって、請求項１又は２に記載の方法を実施するように構成される、パワー半導体モジュール。
【請求項13】
コンピュータソフトウェアであって、前記コンピュータソフトウェアがプロセッサによって実行されると、請求項１又は２に記載の方法を実施する命令を含む、コンピュータソフトウェア。
【請求項14】
ソフトウェアが保存されたコンピュータ可読非一時的記録媒体であって、前記ソフトウェアがプロセッサによって実行されると、請求項１又は２に記載の方法を実施する、コンピュータ可読非一時的記録媒体。
【国際調査報告】