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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-12-03
(54)【発明の名称】表示装置およびその製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20241126BHJP
G09F 9/30 20060101ALI20241126BHJP
G09F 9/00 20060101ALI20241126BHJP
H10K 59/123 20230101ALI20241126BHJP
H10K 59/131 20230101ALI20241126BHJP
H10K 59/126 20230101ALI20241126BHJP
H10K 59/121 20230101ALI20241126BHJP
H10K 71/00 20230101ALI20241126BHJP
【ＦＩ】
H01L29/78 626Z
G09F9/30 349Z
G09F9/30 348A
G09F9/30 349C
G09F9/30 365
G09F9/30 338
G09F9/00 338
H10K59/123
H10K59/131
H10K59/126
H10K59/121 213
H10K59/121 216
H10K71/00
H01L29/78 612B
H01L29/78 618B
H01L29/78 618F
H01L29/78 616S
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024527837
(86)(22)【出願日】2022-11-11
(85)【翻訳文提出日】2024-05-13
(86)【国際出願番号】 KR2022017761
(87)【国際公開番号】W WO2023090766
(87)【国際公開日】2023-05-25
(31)【優先権主張番号】10-2021-0159471
(32)【優先日】2021-11-18
(33)【優先権主張国・地域又は機関】KR
(81)【指定国・地域】
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100121382
【弁理士】
【氏名又は名称】山下 託嗣
(72)【発明者】
【氏名】パク，サン ジン
(72)【発明者】
【氏名】キム，ヨン デ
(72)【発明者】
【氏名】ベク，ヨン ソク
(72)【発明者】
【氏名】ヤン，ドン ヒョン
【テーマコード（参考）】
3K107
5C094
5F110
5G435
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC41
3K107DD90
3K107EE04
3K107FF14
3K107FF15
3K107GG12
3K107HH05
5C094AA25
5C094BA03
5C094BA27
5C094CA19
5C094DA06
5C094DA13
5C094DA15
5C094DB01
5C094EC10
5C094ED15
5C094FA01
5C094FA02
5C094FB02
5C094FB14
5C094GB10
5C094HA01
5C094HA03
5C094HA05
5C094HA06
5C094HA07
5C094HA08
5F110AA05
5F110BB02
5F110CC02
5F110DD06
5F110DD13
5F110DD14
5F110DD15
5F110EE02
5F110EE03
5F110EE04
5F110EE32
5F110FF01
5F110FF02
5F110FF03
5F110FF04
5F110FF09
5F110GG01
5F110GG02
5F110GG12
5F110GG15
5F110HJ13
5F110HL02
5F110HL03
5F110HL04
5F110HL11
5F110NN03
5F110NN22
5F110NN23
5F110NN24
5F110NN27
5F110NN44
5F110NN72
5F110NN78
5F110PP02
5F110PP03
5F110QQ08
5F110QQ11
5F110QQ19
5G435AA16
5G435BB05
5G435CC09
5G435FF13
5G435HH20
5G435KK05
5G435LL04
5G435LL07
5G435LL08
5G435LL10
5G435LL14
5G435LL17
5G435LL19
(57)【要約】
表示装置およびその製造方法が提供される。表示装置は、基板上に配置された第１半導体層、第１半導体層上に配置された第１ゲート絶縁層、第１ゲート絶縁層上に配置され、第１半導体層と重なる第１ゲート電極、第１ゲート電極上に配置された第１層間絶縁層、第１層間絶縁層上で第１半導体層と重ならないように配置された第１酸化物半導体層、第１酸化物半導体層上に配置された第２ゲート絶縁層、第２ゲート絶縁層上に配置され、第１酸化物半導体層と重なる第２ゲート電極、第２ゲート電極の側面上に配置されたスペーサ、および、スペーサ上に配置された第２層間絶縁層を含み、スペーサは、第２ゲート電極の側面と接する（突き当てられる）ように配置された第１スペーサ、および、第１スペーサ上に配置された第２スペーサを含み、第１スペーサに含まれた水素の濃度は、第２スペーサに含まれた水素の濃度より低い。
【特許請求の範囲】
【請求項1】
基板；前記基板上に配置された第１半導体層；
前記第１半導体層上に配置された第１ゲート絶縁層；
前記第１ゲート絶縁層上に配置され、前記第１半導体層と重なる第１ゲート電極；
前記第１ゲート電極上に配置された第１層間絶縁層；
前記第１層間絶縁層上にて前記第１半導体層と重ならないように配置された第１酸化物半導体層；
前記第１酸化物半導体層上に配置された第２ゲート絶縁層；
前記第２ゲート絶縁層上に配置され、前記第１酸化物半導体層と重なる第２ゲート電極；
前記第２ゲート電極の側面上に配置されたスペーサ；および
前記スペーサ上に配置された第２層間絶縁層を含み、
前記スペーサは前記第２ゲート電極の側面と接するように配置された第１スペーサ、および前記第１スペーサ上に配置された第２スペーサを含み、
前記第１スペーサに含まれた水素の濃度は前記第２スペーサに含まれた水素の濃度より低い、表示装置。
【請求項2】
前記第２スペーサは、下面および内側側面が前記第１スペーサと接触し、外側側面は湾曲した形状を有する、請求項１に記載の表示装置。
【請求項3】
前記第２ゲート電極の上面は前記第２層間絶縁層と直接接触する、請求項１に記載の表示装置。
【請求項4】
前記第２層間絶縁層に含まれた水素の濃度は、前記第１スペーサおよび前記第２スペーサそれぞれに含まれた水素の濃度より大きい、請求項１に記載の表示装置。
【請求項5】
前記第１半導体層は前記第１ゲート電極と重なる第１チャネル領域を含み、前記第１酸化物半導体層は、前記第２ゲート電極および前記スペーサと重なる第２チャネル領域を含む、請求項１に記載の表示装置。
【請求項6】
前記第２チャネル領域の長さは前記第２ゲート電極の幅より大きい、請求項５に記載の表示装置。
【請求項7】
前記第１チャネル領域の長さは前記第１ゲート電極の幅と同じである、請求項５に記載の表示装置。
【請求項8】
前記第１半導体層は、前記第１チャネル領域を挟んで互いに離隔した第１ソース／ドレイン領域、および第２ソース／ドレイン領域を含み、前記第１酸化物半導体層は、前記第２チャネル領域を挟んで互いに離隔した第３ソース／ドレイン領域、および第４ソース／ドレイン領域を含む、請求項５に記載の表示装置。
【請求項9】
前記第２チャネル領域は、前記第２ゲート電極と重なる第１領域、前記第１領域より水素の濃度が大きい第２領域、および前記第２領域より水素の濃度が大きい第３領域を含む、請求項８に記載の表示装置。
【請求項10】
前記第１ゲート電極と前記第２ゲート絶縁層との間に配置された第３ゲート絶縁層、および前記第２ゲート絶縁層と前記第３ゲート絶縁層との間に配置された下部遮光パターンおよびキャパシタの一電極をさらに含み、
前記第１ゲート電極は前記キャパシタの一電極と厚さ方向に重なり、
前記第１酸化物半導体層は、前記第３ゲート絶縁層上に直接配置され、前記下部遮光パターンと厚さ方向に重なる、請求項１に記載の表示装置。
【請求項11】
前記第１ゲート絶縁層、前記第２ゲート絶縁層、前記第３ゲート絶縁層、前記第１層間絶縁層、および前記第２層間絶縁層を貫通する第１コンタクトホールと第２コンタクトホール、および前記第２ゲート絶縁層および前記第２層間絶縁層を貫通する第３コンタクトホールと第４コンタクトホールをさらに含む、請求項１０に記載の表示装置。
【請求項12】
前記第２層間絶縁層上に配置され、前記第１コンタクトホールを通じて露出された前記第１半導体層と連結された第１ソース／ドレイン電極、前記第２層間絶縁層上に配置され、前記第２コンタクトホールを通じて露出された前記第１半導体層と連結された第２ソース／ドレイン電極、
前記第２層間絶縁層上に配置され、前記第３コンタクトホールを通じて露出された前記第１酸化物半導体層と連結された第３ソース／ドレイン電極、および
前記第２層間絶縁層上に配置され、前記第４コンタクトホールを通じて露出された前記第１酸化物半導体層と連結された第４ソース／ドレイン電極をさらに含む、請求項１１に記載の表示装置。
【請求項13】
スキャン線、および前記スキャン線と交差するデータ線に接続される画素を含み、前記画素は、発光素子、および前記データ線から印加されたデータ電圧に応じて前記発光素子に供給される駆動電流を制御する第１トランジスタ、および
前記スキャン線に印加されるスキャン信号に応じて前記第１トランジスタに電圧を印加するための第２トランジスタを含み、
前記第１トランジスタは、第１半導体層、および前記第１半導体層上に配置された第１ゲート電極を含み、
前記第２トランジスタは、第１酸化物半導体層および前記第１酸化物半導体層上に配置された第２ゲート電極を含み、
前記第１酸化物半導体層と前記第２ゲート電極との間に配置された第１ゲート絶縁層の上方および前記第２ゲート電極の側面に配置された第１スペーサ、および前記第１スペーサ上に配置された第２スペーサを含み、
前記第１スペーサに含まれた水素の濃度は、前記第２スペーサに含まれた水素の濃度より低い、表示装置。
【請求項14】
前記第１スペーサは、下面が前記第１ゲート絶縁層の上面に接しており、側面が前記第１ゲート電極の側面と接しており、前記第２スペーサは、下面および内側側面が前記第１スペーサと接触し、外側側面は湾曲した形状を有する、請求項１３に記載の表示装置。
【請求項15】
前記第１酸化物半導体層は、前記第２ゲート電極、および前記スペーサと重なるチャネル領域を含み、前記チャネル領域は、前記第２ゲート電極と重なる第１領域、前記第１領域より水素の濃度が大きい第２領域、および、前記第２領域より水素の濃度が大きい第３領域を含む、請求項１３に記載の表示装置。
【請求項16】
前記第２ゲート電極および前記第１ゲート絶縁層上に配置された第１層間絶縁層をさらに含み、前記第１層間絶縁層に含まれた水素の濃度は、前記第１スペーサおよび前記第２スペーサそれぞれに含まれた水素の濃度より大きい、請求項１３に記載の表示装置。
【請求項17】
前記第１半導体層と前記第１ゲート電極との間に配置された第２ゲート絶縁層をさらに含み、前記第１酸化物半導体層は前記第２ゲート絶縁層の上部に配置された、請求項１６に記載の表示装置。
【請求項18】
第１半導体層が配置された基板と、前記第１半導体層上に配置された第１ゲート絶縁層と、前記第１ゲート絶縁層上にて前記第１半導体層上に配置された第１ゲート電極と、前記第１ゲート電極上に配置された第１層間絶縁層を準備し、前記第１層間絶縁層上に前記第１半導体層と重ならない第１酸化物半導体層を形成する段階；前記第１酸化物半導体層上に配置される第２ゲート絶縁層、および前記第２ゲート絶縁層上にて前記第１酸化物半導体層と重なる第２ゲート電極を形成する段階；
前記第２ゲート電極および前記第２ゲート絶縁層の上に、第１スペーサ層、および前記第１スペーサ層上に配置された第２スペーサ層を形成し、前記第１スペーサ層と前記第２スペーサ層をエッチングして、前記第２ゲート電極の側面上に配置された第１スペーサおよび前記第２スペーサ上に配置された第２スペーサを形成する段階；および
前記第１酸化物半導体層にイオンを注入し、前記第２ゲート電極および前記第２スペーサの上に第２層間絶縁層を形成する段階を含み、
前記第１スペーサは、下面が前記第２ゲート絶縁層の上面に接しており、側面が前記第２ゲート電極の側面と接しており、
前記第２スペーサは、下面および内側側面が前記第１スペーサと接触し、外側側面は湾曲した形状を有し、
前記第１スペーサに含まれた水素の濃度は、前記第２スペーサに含まれた水素の濃度より低い、表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置およびその製造方法に関する。
【背景技術】
【0002】
情報化社会の発展に伴い、映像を表示するための表示装置に対する要求はますます多様化している。表示装置は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）、発光表示パネル（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ）などといった平板表示装置であり得る。発光表示装置は、発光素子として有機発光ダイオードを含む有機発光表示装置、発光素子として無機発光ダイオードを含む無機発光表示装置を含み得る。
【0003】
中でも有機発光表示装置は、電子と正孔の再結合によって光を発生する有機発光ダイオードを用いて映像を表示する。有機発光表示装置は、有機発光ダイオードに駆動電流を提供する複数のトランジスタを含む。前記複数のトランジスタのそれぞれはアクティブ層を含み得るのであり、前記複数のトランジスタのアクティブ層は互いに異なる物質からなることもありうる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、酸化物半導体層を含むスイッチングトランジスタの素子特性が改善された表示装置を提供することにある。
【0005】
本発明の課題は、以上で言及した課題に制限されないのであり、言及されていない他の技術的課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【0006】
前記課題を解決するための一実施形態による表示装置は、基板、前記基板上に配置された第１半導体層、前記第１半導体層上に配置された第１ゲート絶縁層、前記第１ゲート絶縁層上に配置され、前記第１半導体層と重なる第１ゲート電極、前記第１ゲート電極上に配置された第１層間絶縁層、前記第１層間絶縁層上にて前記第１半導体層と重ならないように配置された第１酸化物半導体層、前記第１酸化物半導体層上に配置された第２ゲート絶縁層、前記第２ゲート絶縁層上に配置され、前記第１酸化物半導体層と重なる第２ゲート電極、前記第２ゲート電極の側面上に配置されたスペーサ、および、前記スペーサ上に配置された第２層間絶縁層を含み、前記スペーサは、前記第２ゲート電極の側面と接する（突き当てられる）ように配置された第１スペーサ、および、前記第１スペーサ上に配置された第２スペーサを含み、前記第１スペーサに含まれた水素の濃度は、前記第２スペーサに含まれた水素の濃度より低い。
【0007】
前記第２スペーサは、下面および内側側面が前記第１スペーサと接触し、外側側面は湾曲した形状を有し得る。
【0008】
前記第２ゲート電極の上面は、前記第２層間絶縁層と直接接触し得る。
【0009】
前記第２層間絶縁層に含まれた水素の濃度は、前記第１スペーサおよび前記第２スペーサのそれぞれに含まれた水素の濃度より大きくてもよい。
【0010】
前記第１半導体層は前記第１ゲート電極と重なる第１チャネル領域を含み、前記第１酸化物半導体層は、前記第２ゲート電極および前記スペーサと重なる第２チャネル領域を含み得る。
【0011】
前記第２チャネル領域の長さは前記第２ゲート電極の幅より大きくてもよい。
【0012】
前記第１チャネル領域の長さは前記第１ゲート電極の幅と同一であり得る。
【0013】
前記第１半導体層は、前記第１チャネル領域を挟んで互いに離隔した第１ソース／ドレイン領域、および第２ソース／ドレイン領域を含み、前記第１酸化物半導体層は、前記第２チャネル領域を挟んで互いに離隔した第３ソース／ドレイン領域、および第４ソース／ドレイン領域を含み得る。
【0014】
前記第２チャネル領域は、前記第２ゲート電極と重なる第１領域、前記第１領域より水素の濃度が大きい第２領域、および前記第２領域より水素の濃度が大きい第３領域を含み得る。
【0015】
前記第１ゲート電極と前記第２ゲート絶縁層との間に配置された第３ゲート絶縁層、および、前記第２ゲート絶縁層と前記第３ゲート絶縁層との間に配置された下部遮光パターンおよびキャパシタの一電極をさらに含み、前記第１ゲート電極は前記キャパシタの一電極と厚さ方向に重なり、前記第１酸化物半導体層は、前記第３ゲート絶縁層上に直接配置され、前記下部遮光パターンと厚さ方向に重なってもよい。
【0016】
前記第１ゲート絶縁層、前記第２ゲート絶縁層、前記第３ゲート絶縁層、前記第１層間絶縁層、および前記第２層間絶縁層を貫通する第１コンタクトホールと第２コンタクトホール、および前記第２ゲート絶縁層および前記第２層間絶縁層を貫通する第３コンタクトホールと第４コンタクトホールをさらに含み得る。
【0017】
前記第２層間絶縁層上に配置され、前記第１コンタクトホールを通じて露出された前記第１半導体層と連結された第１ソース／ドレイン電極、前記第２層間絶縁層上に配置され、前記第２コンタクトホールを通じて露出された前記第１半導体層と連結された第２ソース／ドレイン電極、前記第２層間絶縁層上に配置され、前記第３コンタクトホールを通じて露出された前記第１酸化物半導体層と連結された第３ソース／ドレイン電極、および前記第２層間絶縁層上に配置され、前記第４コンタクトホールを通じて露出された前記第１酸化物半導体層と連結された第４ソース／ドレイン電極をさらに含み得る。
【0018】
前記課題を解決するための一実施形態による表示装置は、スキャン線、および前記スキャン線と交差するデータ線に接続される画素を含み、前記画素は、発光素子、および前記データ線から印加されたデータ電圧に応じて前記発光素子に供給される駆動電流を制御する第１トランジスタ、および前記スキャン線に印加されるスキャン信号に応じて前記第１トランジスタに電圧を印加するための第２トランジスタを含み、前記第１トランジスタは第１半導体層、および前記第１半導体層上に配置された第１ゲート電極を含み、前記第２トランジスタは第１酸化物半導体層および前記第１酸化物半導体層上に配置された第２ゲート電極を含み、前記第１酸化物半導体層と前記第２ゲート電極の間に配置された第１ゲート絶縁層の上方および前記第２ゲート電極の側面に配置された第１スペーサ、および前記第１スペーサ上に配置された第２スペーサを含み、前記第１スペーサに含まれた水素の濃度は、前記第２スペーサに含まれた水素の濃度より低い。
【0019】
前記第１スペーサは、下面が前記第１ゲート絶縁層の上面に接しており、側面が前記第１ゲート電極の側面と接しており、前記第２スペーサは、下面および内側側面が前記第１スペーサと接触し、外側側面は湾曲した形状を有し得る。
【0020】
前記第１酸化物半導体層は、前記第２ゲート電極および前記スペーサと重なるチャネル領域を含み、前記チャネル領域は、前記第２ゲート電極と重なる第１領域、前記第１領域より水素の濃度が大きい第２領域、および、前記第２領域より水素の濃度が大きい第３領域を含み得る。
【0021】
前記第２ゲート電極および前記第１ゲート絶縁層上に配置された第１層間絶縁層をさらに含み、前記第１層間絶縁層に含まれた水素の濃度は、前記第１スペーサおよび前記第２スペーサそれぞれに含まれた水素の濃度より大きくてもよい。
【0022】
前記第１半導体層と前記第１ゲート電極との間に配置された第２ゲート絶縁層をさらに含み、前記第１酸化物半導体層は前記第２ゲート絶縁層の上部に配置され得る。
【0023】
前記課題を解決するための一実施形態による表示装置の製造方法は、第１半導体層が配置された基板、前記第１半導体層上に配置された第１ゲート絶縁層、前記第１ゲート絶縁層上にて前記第１半導体層上に配置された第１ゲート電極、前記第１ゲート電極上に配置された第１層間絶縁層を準備し、前記第１層間絶縁層上に前記第１半導体層と重ならない第１酸化物半導体層を形成する段階、前記第１酸化物半導体層上に配置される第２ゲート絶縁層、および前記第２ゲート絶縁層上で前記第１酸化物半導体層と重なる第２ゲート電極を形成する段階、前記第２ゲート電極および前記第２ゲート絶縁層の上に、第１スペーサ層、および前記第１スペーサ層上に配置された第２スペーサ層を形成し、前記第１スペーサ層と前記第２スペーサ層をエッチングして、前記第２ゲート電極の側面上に配置された第１スペーサおよび前記第２スペーサの上に配置された第２スペーサを形成する段階、および前記第１酸化物半導体層にイオンを注入し、前記第２ゲート電極および前記第２スペーサ上に第２層間絶縁層を形成する段階を含み、前記第１スペーサは下面が前記第２ゲート絶縁層の上面に接しており、側面が前記第２ゲート電極の側面と接しており、前記第２スペーサは下面および内側側面が前記第１スペーサと接触し、外側側面は湾曲した形状を有し、前記第１スペーサに含まれた水素の濃度は、前記第２スペーサに含まれた水素の濃度より低い。
【0024】
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
【発明の効果】
【0025】
一実施形態による表示装置は、酸化物半導体を含むスイッチングトランジスタのゲート電極の側面に配置されたスペーサを含み、スイッチングトランジスタはスペーサによってチャネル領域に水素濃度勾配が形成されることができる。表示装置は、スイッチングトランジスタが短いチャネル領域の長さを有しても優れた素子特性を有することができ、高解像度表示装置の具現が有利な利点がある。
【0026】
実施形態による効果は、以上で例示した内容によって制限されず、より多様な効果が本明細書内に含まれている。
【図面の簡単な説明】
【0027】
【図1】一実施形態による表示装置の平面図である。
【図3】一実施形態による表示装置の一画素の等価回路図である。
【図4】一実施形態による表示装置の一画素を示す断面図である。
【図5】一実施形態による表示装置の第２トランジスタを示す平面図である。
【図7】一実施形態による表示装置の第１トランジスタを示す平面図である。
【図9】酸化物半導体を含むトランジスタのチャネル領域の長さに応じたしきい電圧を示すグラフである。
【図10】一実施形態による表示装置の製造工程を示すフローチャートである。
【図11】一実施形態による表示装置の製造工程における第１トランジスタの形成工程の一部を順に示す断面図である。
【図12】一実施形態による表示装置の製造工程における第１トランジスタの形成工程の一部を順に示す断面図である。
【図13】一実施形態による表示装置の製造工程における第１トランジスタの形成工程の一部を順に示す断面図である。
【図14】一実施形態による表示装置の製造工程における第２トランジスタの形成工程の一部を順に示す断面図である。
【図15】一実施形態による表示装置の製造工程における第２トランジスタの形成工程の一部を順に示す断面図である。
【図16】一実施形態による表示装置の製造工程における第２トランジスタの形成工程の一部を順に示す断面図である。
【図17】一実施形態による表示装置の製造工程における第２トランジスタの形成工程の一部を順に示す断面図である。
【図18】一実施形態による表示装置の製造工程における第２トランジスタの形成工程の一部を順に示す断面図である。
【図19】一実施形態による表示装置の製造工程における第２トランジスタの形成工程の一部を順に示す断面図である。
【図20】一実施形態による表示装置の製造工程における第２トランジスタの形成工程の一部を順に示す断面図である。
【図21】一実施形態による表示装置の製造工程の一部を順に示す断面図である。
【図22】一実施形態による表示装置の製造工程の一部を順に示す断面図である。
【図23】他の実施形態による表示装置の一画素を示す断面図である。
【図24】他の実施形態による表示装置の一画素を示す断面図である。
【発明を実施するための形態】
【0028】
本発明の利点および特徴、並びにこれらを達成する方法は、添付する図面と共に詳細に後述する実施形態を参照すると明確になる。しかし、本発明は、以下に開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されることができ、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は請求項の範疇によってのみ定義される。
【0029】
素子（Ｅｌｅｍｅｎｔｓ）または層が他の素子または層の「上（Ｏｎ）」と称される場合は他の素子のすぐ上または中間に他の層または他の素子が介在する場合をすべて含む。これと同様に、「下（Ｂｅｌｏｗ）」、「左（Ｌｅｆｔ）」および「右（Ｒｉｇｈｔ）」と称される場合は、他の素子とすぐ隣に介在する場合または中間に他の層または他の素材を介在する場合をすべて含む。明細書全体にわたって同一参照符号は同一構成要素を指すものとする。
【0030】
第１、第２などが多様な構成要素を叙述するために使われるが、これらの構成要素はこれらの用語によって制限されないのはもちろんである。これらの用語は単に一つの構成要素を他の構成要素と区別するために使用する。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であり得るのはもちろんである。
【0031】
以下、添付された図面を参照して実施形態について説明する。
【0032】
【0033】
図１および図２を参照すると、表示装置１は動画や静止映像を表示する。表示装置１は、表示画面を提供するすべての電子装置を指す。例えば、表示画面を提供するテレビ、ノートパソコン、モニター、広告板、モノのインターネット、モバイルフォン、スマートフォン、タブレットＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、電子時計、スマートウォッチ、ウォッチフォン、ヘッドマウントディスプレイ、移動通信端末機、電子手帳、電子ブック、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ナビゲーション、ゲーム機、デジタルカメラ、カムコーダなどが表示装置１に含まれ得る。
【0034】
一実施形態による表示装置１は、平面視で実質的な長方形形状からなる。表示装置１は平面視で角が垂直な長方形であり得る。ただし、これに制限されるものではなく、表示装置１は平面視で角が丸い長方形形状であり得る。
【0035】
表示装置１は表示画面を提供する表示パネル１０を含む。表示パネル１０の例としては、無機発光ダイオード表示パネル、有機発光表示パネル、量子ドット発光表示パネル、プラズマ表示パネル、電界放出表示パネルなどが挙げられる。以下では表示パネル１０の一例として、有機発光素子を含む表示装置１を例示するが、それに制限されるものではなく、同じ技術的思想を適用できれば、他の表示パネルにも適用することができる。表示パネル１０はポリイミドなどといった可撓性高分子物質を含むフレキシブル基板であり得る。そのため、表示パネル１０は、反り曲げられたり、折り曲げられたり、折り畳まれたり、丸められうる。
【0036】
図面において、第１方向ＤＲ１は平面図上における表示装置１の横方向を示し、第２方向ＤＲ２は平面図上における表示装置１の縦方向を示す。また、第３方向ＤＲ３は、表示装置１の厚さ方向を示す。第１方向ＤＲ１と第２方向ＤＲ２は互いに垂直に交差し、第３方向ＤＲ３は、第１方向ＤＲ１および第２方向ＤＲ２が置かれる平面に交差する方向であり、第１方向ＤＲ１および第２方向ＤＲ２の両方に垂直に交差する。ただし、実施形態で言及する方向は相対的な方向を言及したものとして理解されるべきであり、実施形態は言及した方向に限られない。
【0037】
他の定義がない限り、本明細書における第３方向ＤＲ３を基準として表現した「上部」、「上面」、「上側」は表示パネル１０を基準として表示面側を意味し、「下部」、「下面」、「下側」は表示パネル１０を基準として表示面の反対側を意味する。
【0038】
表示パネル１０は、画面を表示する表示領域ＤＡおよび表示されない非表示領域ＮＤＡを含み得る。表示パネル１０は、平面図上の表示領域ＤＡと非表示領域ＮＤＡに区分することができる。非表示領域ＮＤＡは、表示領域ＤＡを囲むように配置され得る。非表示領域ＮＤＡは、ベゼルを構成することができる。
【0039】
表示領域ＤＡは、平面視で隅角が直角である(垂直な)長方形、または隅角が丸められた長方形の形状であり得る。表示領域ＤＡは短辺と長辺を有し得る。表示領域ＤＡの短辺は、第１方向ＤＲ１に延びる辺であり得る。表示領域ＤＡの長辺は、第２方向ＤＲ２に延びる辺であり得る。ただし、表示領域ＤＡの平面形状は、長方形に制限されるのではなく、円形、楕円形またはその他の多様な形状を有することができる。
【0040】
表示領域ＤＡは複数の画素を含み得る。各画素は、発光層と発光層の発光量を制御する回路層を含み得る。回路層は、配線、電極および少なくとも一つのトランジスタを含み得る。発光層は有機発光物質を含むことができる。発光層は封止膜により密封され得る。画素の具体的な構成については後述する。
【0041】
非表示領域ＮＤＡは、表示領域ＤＡの両短辺および両長辺に隣接して配置され得る。この場合、表示領域ＤＡのすべての辺を囲むのであって、表示領域ＤＡの周縁を構成することができる。ただし、これに制限されず、非表示領域ＮＤＡは、表示領域ＤＡの両短辺または両長辺にのみ隣接して配置されることもありうる。
【0042】
表示パネル１０は、メイン領域ＭＡとメイン領域ＭＡの第２方向ＤＲ２の一側に連結されたベンディング領域ＢＡを含み得る。表示パネル１０は、第２方向ＤＲ２の一側でベンディング領域ＢＡと連結され、メイン領域ＭＡと厚さ方向に重なるサブ領域ＳＡをさらに含み得る。
【0043】
メイン領域ＭＡには表示領域ＤＡが位置し得る。メイン領域ＭＡの表示領域ＤＡの周辺エッジ部分には、非表示領域ＮＤＡが位置し得る。
【0044】
メイン領域ＭＡは、表示装置１の平面視での外形と類似する形状を有し得る。メイン領域ＭＡは、一平面に位置した平坦領域であり得る。しかし、これに制限されるものではなく、メイン領域ＭＡにおけるベンディング領域ＢＡと連結されたエッジ（辺）を除く残りのエッジのうちの少なくとも一つのエッジ(エッジ部)が、反り曲げられて曲面をなすか、垂直方向へと折り曲げられることもありうる。
【0045】
メイン領域ＭＡにおける、ベンディング領域ＢＡと連結されたエッジ（辺）を除く残りのエッジのうちの少なくとも一つのエッジが、曲面をなすか、折り曲げられている場合、当該エッジにも表示領域ＤＡが配置されるということもありうる。しかし、これに制限されず、曲面または折り曲げられたエッジ(エッジ部)には、画面を表示しない非表示領域ＮＤＡが配置されるか、表示領域ＤＡと非表示領域ＮＤＡが共に配置されることもありうる。
【0046】
メイン領域ＭＡの非表示領域ＮＤＡは、表示領域ＤＡの外側境界から表示パネル１０のエッジまでの領域に置かれ得る。メイン領域ＭＡの非表示領域ＮＤＡには、表示領域ＤＡに信号を印加するための信号配線や駆動回路が配置され得る。
【0047】
ベンディング領域ＢＡは、メイン領域ＭＡの一短辺を介して連結され得る。ベンディング領域ＢＡの幅（第１方向ＤＲ１の幅）は、メイン領域ＭＡの幅（短辺の幅）より狭くてもよい。メイン領域ＭＡとベンディング領域ＢＡの連結部は、ベゼルの幅を減らすためにＬ字形状にカットされた形状を有し得る。
【0048】
ベンディング領域ＢＡでは表示パネル１０は、表示面の逆方向に曲率を有してベンディングされ得る。表示パネル１０がベンディング領域ＢＡでベンディングされると、メイン領域ＭＡは、一方向へと、例えば上方へと向きうるのであって、サブ領域ＳＡは、一方向と対向する他方向へと、例えば下方へと向きうるのであり、前記一方向と前記他方向との間の方向へと向くのでありうる。
【0049】
サブ領域ＳＡはベンディング領域ＢＡから延びる。サブ領域ＳＡは、ベンディングが完了した後から始めてメイン領域ＭＡと平行な方向に延び得る。サブ領域ＳＡは、表示パネル１０の厚さ方向にて、メイン領域ＭＡと重なってもよい。サブ領域ＳＡは、メイン領域ＭＡのエッジ(エッジ部)の非表示領域ＮＤＡと重なり、さらにはメイン領域ＭＡの表示領域ＤＡと重なるのであってもよい。サブ領域ＳＡの幅は、ベンディング領域ＢＡの幅と同一であり得るが、これに制限されるものではない。
【0050】
表示パネル１０のサブ領域ＳＡ上にはパッド部が配置され得る。パッド部には外部装置が実装（または付着・取付）され得る。外部装置の例としては、駆動チップ２０、フレキシブルプリント回路基板や、リジッドプリント回路基板からなる駆動基板３０などを挙げることができ、その他に、配線連結フィルム、コネクタなども、外部装置としてパッド部に実装することができる。
【0051】
サブ領域ＳＡに実装する外部装置は、一つであり得るが、複数であってもよい。例えば、図１および図２に例示したように、表示パネル１０のサブ領域ＳＡに駆動チップ２０が配置され、サブ領域ＳＡの端部に駆動基板３０が取り付けられるのでありうる。この場合、表示パネル１０は、駆動チップ２０と連結されるパッド部、および、駆動基板３０と連結されるパッド部の両方を含むことができる。他の実施形態では、駆動チップがフィルム上に実装され、前記フィルムが、表示パネル１０のサブ領域ＳＡに取り付けられるのでありうる。
【0052】
駆動チップ２０は、表示面と同じ面である表示パネル１０の一面上に実装され得る。上述したように、表示パネル１０は、ベンディング領域ＢＡがベンディングされて反転し得るのであり、駆動チップ２０の上面は、表示パネル１０の面に実装されて下方へと向くのでありうる。
【0053】
駆動チップ２０は、異方性導電フィルムにより表示パネル１０上に取り付けられるか、超音波接合ボンディングにより表示パネル１０上に取り付けられ得る。駆動チップ２０の横方向の幅は、表示パネル１０の横方向の幅より小さくてもよい。駆動チップ２０はサブ領域ＳＡの横方向（第１方向ＤＲ１）の中央部に配置され、駆動チップ２０の左側エッジ及び右側エッジは、それぞれ、サブ領域ＳＡの左側エッジ及び右側エッジから離隔し得る。
【0054】
駆動チップ２０は、表示パネル１０を駆動する集積回路を含み得る。一実施形態で、前記集積回路は、データ信号を生成して提供するデータ駆動集積回路であり得るが、これに制限されるものではない。駆動チップ２０は、表示パネル１０のパッド部に備えられた配線パッドに連結されて、配線パッド側にデータ信号を提供する。配線パッドに連結された配線は、画素側へと延びて、各画素にデータ信号などを印加する。
【0055】
図３は、一実施形態による表示装置の一画素の等価回路図である。
【0056】
図３を参照すると、表示装置１の画素回路は、有機発光素子ＯＬＥＤ、複数のトランジスタＴ１～Ｔ７およびキャパシタＣｓｔを含む。一画素の回路には、データ信号ＤＡＴＡ、第１走査信号Ｇｗ－ｐ、第２走査信号Ｇｗ－ｎ、第３走査信号ＧＩ、発光制御信号ＥＭ、第１電源電圧ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳおよび初期化電圧ＶＩＮＴが印加される。
【0057】
有機発光素子ＯＬＥＤは、アノード電極およびカソード電極を含む。キャパシタＣｓｔは第１電極および第２電極を含む。
【0058】
複数のトランジスタは、第１ないし第７トランジスタＴ１～Ｔ７を含み得る。各トランジスタＴ１～Ｔ７は、ゲート電極、第１ソース／ドレイン電極および第２ソース／ドレイン電極を含む。各トランジスタＴ１～Ｔ７における第１ソース／ドレイン電極と第２ソース／ドレイン電極とのうちのいずれか一つはソース電極となり、他の一つはドレイン電極となる。
【0059】
各トランジスタＴ１～Ｔ７は薄膜トランジスタであり得る。各トランジスタＴ１～Ｔ７は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのうちのいずれか一つであり得る。一実施形態で、駆動トランジスタである第１トランジスタＴ１、データ伝達トランジスタである第３トランジスタＴ３、第１発光制御トランジスタである第５トランジスタＴ５、および、第２発光制御トランジスタである第６トランジスタＴ６はＰＭＯＳトランジスタであり得る。反面、補償トランジスタである第２トランジスタＴ２、第１初期化トランジスタである第４トランジスタＴ４および第２初期化トランジスタである第７トランジスタＴ７は、ＮＭＯＳトランジスタであり得る。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとはその特性が異なるが、第２トランジスタＴ２、第４トランジスタＴ４および第７トランジスタＴ７は、ターンオフ特性が相対的に優れたＮＭＯＳトランジスタとして形成されるのであって、表示装置１では、有機発光素子ＯＬＥＤの発光期間中における駆動電流の漏洩が減少しうる。
【0060】
第１トランジスタＴ１は、ゲート電極がキャパシタＣｓｔの第１電極と連結され得る。第１トランジスタＴ１の第１ソース／ドレイン電極は、第５トランジスタＴ５を経由して第１電源電圧ＥＬＶＤＤ端子と連結されるのであって、第１トランジスタＴ１の第２ソース／ドレイン電極は、第６トランジスタＴ６を経由して有機発光素子ＯＬＥＤのアノード電極と連結され得る。第１トランジスタＴ１は、第３トランジスタＴ３のスイッチング動作に応じてデータ信号ＤＡＴＡの伝達を受けて有機発光素子ＯＬＥＤに駆動電流を供給する。
【0061】
第３トランジスタＴ３は、ゲート電極が第１走査信号Ｇｗ－ｐ端子と連結され得る。第３トランジスタＴ３の第１ソース／ドレイン電極はデータ信号ＤＡＴＡ端子と連結され、第３トランジスタＴ３の第２ソース／ドレイン電極は第１トランジスタＴ１の第１ソース／ドレイン電極と連結され、第５トランジスタＴ５を経由して第１電源電圧ＥＬＶＤＤ端子と連結されるのであり得る。第３トランジスタＴ３は、第１走査信号Ｇｗ－ｐに応じてターンオンされてデータ信号ＤＡＴＡを第１トランジスタＴ１の第１ソース／ドレイン電極に伝達し得る。
【0062】
第２トランジスタＴ２は、ゲート電極が第２走査信号Ｇｗ－ｎ端子に連結される。第２トランジスタＴ２の第１ソース／ドレイン電極は、第１トランジスタＴ１の第２ソース／ドレイン電極と連結され、第６トランジスタＴ６を経由して有機発光素子ＯＬＥＤのアノード電極と連結され得る。第２トランジスタＴ２の第２ソース／ドレイン電極は、キャパシタＣｓｔの第１電極、第４トランジスタＴ４の第１ソース／ドレイン電極および第１トランジスタＴ１のゲート電極と連結され得る。第２トランジスタＴ２は、第２走査信号Ｇｗ－ｎに応じてターンオンされて、第１トランジスタＴ１のゲート電極と第２ソース／ドレイン電極とを互いに連結して、第１トランジスタＴ１をダイオード連結させる。そのため、第１トランジスタＴ１の第１電極とゲート電極の間に、第１トランジスタＴ１のしきい電圧だけ電位差が発生するのであって、第１トランジスタＴ１のゲート電極に、しきい電圧が補償されたデータ信号ＤＡＴＡを供給することによって、第１トランジスタＴ１のしきい電圧偏差を補償することができる。
【0063】
第４トランジスタＴ４は、ゲート電極が第３走査信号ＧＩ端子と連結され得る。第４トランジスタＴ４の第２ソース／ドレイン電極は初期化電圧ＶＩＮＴ端子と連結され、第４トランジスタＴ４の第１ソース／ドレイン電極は、キャパシタＣｓｔの第１電極、第２トランジスタＴ２の第２ソース／ドレイン電極および第１トランジスタＴ１のゲート電極と連結され得る。第４トランジスタＴ４は、第３走査信号ＧＩに応じてターンオンされて、初期化電圧ＶＩＮＴを第１トランジスタＴ１のゲート電極に伝達して、第１トランジスタＴ１のゲート電極の電圧を初期化することができる。
【0064】
第５トランジスタＴ５は、ゲート電極が発光制御信号ＥＭ端子と連結され得る。第５トランジスタＴ５の第１ソース／ドレイン電極は、第１電源電圧ＥＬＶＤＤ端子と連結され、第５トランジスタＴ５の第２ソース／ドレイン電極は、第１トランジスタＴ１の第１ソース／ドレイン電極および第２トランジスタＴ２の第２ソース／ドレイン電極と連結されるのであり得る。
【0065】
第６トランジスタＴ６は、ゲート電極が発光制御信号ＥＭ端子と連結され得る。第６トランジスタＴ６の第１ソース／ドレイン電極は、第１トランジスタＴ１の第２ソース／ドレイン電極および第２トランジスタＴ２の第１ソース／ドレイン電極と連結され、第６トランジスタＴ６の第２ソース／ドレイン電極は、有機発光素子ＯＬＥＤのアノード電極と連結され得る。
【0066】
第５トランジスタＴ５と第６トランジスタＴ６は、発光制御信号ＥＭに応じて同時にターンオンされ、それに伴い有機発光素子ＯＬＥＤに駆動電流が流れうる。
【0067】
第７トランジスタＴ７は、ゲート電極が発光制御信号ＥＭ端子と連結され得る。第７トランジスタＴ７の第１ソース／ドレイン電極は、有機発光素子ＯＬＥＤのアノード電極と連結され、第７トランジスタＴ７の第２ソース／ドレイン電極は、初期化電圧ＶＩＮＴ端子と連結されるのであり得る。第７トランジスタＴ７は、発光制御信号ＥＭに応じてターンオンされて、有機発光素子ＯＬＥＤのアノード電極を初期化させることができる。
【0068】
第７トランジスタＴ７は、第５トランジスタＴ５および第６トランジスタＴ６と同じ発光制御信号ＥＭの印加を受けるが、第７トランジスタＴ７はＮＭＯＳトランジスタであるのに対し、第５トランジスタＴ５と第６トランジスタＴ６はＰＭＯＳトランジスタであるから互いに異なるタイミングにターンオンされることができる。発光制御信号ＥＭがハイレベルである場合、第７トランジスタＴ７はターンオンされ、第５トランジスタＴ５と第６トランジスタＴ６はターンオフされる。発光制御信号ＥＭがローレベルである場合、第７トランジスタＴ７はターンオフされ、第５トランジスタＴ５と第６トランジスタＴ６はターンオンされる。第５トランジスタＴ５と第６トランジスタＴ６がターンオンされる発光時点では、第７トランジスタＴ７による初期化動作が行われないのであり、第５トランジスタＴ５と第６トランジスタＴ６がターンオフされる非発光時点に、第７トランジスタＴ７による初期化が行われる。
【0069】
本実施形態では、第７トランジスタＴ７のゲート電極が発光制御信号ＥＭの印加を受ける場合を例示したが、他の実施形態では、第７トランジスタＴ７のゲート電極が第３走査信号ＧＩの印加を受けるか、別途の走査信号を受けるように画素回路を構成することもできる。
【0070】
キャパシタＣｓｔの第２電極は、第１電源電圧ＥＬＶＤＤ端子と連結され得る。キャパシタＣｓｔの第１電極は、第１トランジスタＴ１のゲート電極、第２トランジスタＴ２の第２ソース／ドレイン電極および第４トランジスタＴ４の第１ソース／ドレイン電極に共に連結され得る。有機発光素子ＯＬＥＤのカソード電極は、第２電源電圧ＥＬＶＳＳ端子と連結され得る。有機発光素子ＯＬＥＤは第１トランジスタＴ１から駆動電流の伝達を受けて発光することによって画像を表示することができる。
【0071】
図４は、一実施形態による表示装置の一画素を示す断面図である。図５は、一実施形態による表示装置の第２トランジスタを示す平面図である。図６は、図４のＡ部分の拡大図である。図７は、一実施形態による表示装置の第１トランジスタを示す平面図である。図８は、図４のＢ部分の拡大図である。
【0072】
図４は、表示装置１の表示パネル１０において一画素に含まれた互いに異なるトランジスタＴ１，Ｔ２を示している。図５および図６では、酸化物トランジスタ領域ＡＲ２に配置された酸化物トランジスタとしての、第２トランジスタＴ２の概略的な平面および断面を示している。図７および図８では、シリコントランジスタ領域ＡＲ１に配置されたシリコントランジスタとしての、第１トランジスタＴ１の概略的な平面および断面を示している。
【0073】
図４ないし図８を参照すると、表示装置１の表示パネル１０は、多結晶シリコンを含む非酸化物無機半導体トランジスタ（以下、「シリコントランジスタ」）が配置されるシリコントランジスタ領域ＡＲ１、および、酸化物半導体を含む酸化物半導体トランジスタ（以下、「酸化物トランジスタ」）が配置される酸化物トランジスタ領域ＡＲ２を含み得る。
【0074】
シリコントランジスタ領域ＡＲ１に配置されるシリコントランジスタは、ＰＭＯＳトランジスタであり得るのであり、図４では、シリコントランジスタの例として、駆動トランジスタである第１トランジスタＴ１を示す。酸化物トランジスタ領域ＡＲ２に配置される酸化物トランジスタはＮＭＯＳトランジスタであり得るのであり、図４では、酸化物トランジスタの例として補償トランジスタである第２トランジスタＴ２を例示的に示す。
【0075】
第３トランジスタＴ３、第５トランジスタＴ５、および第６トランジスタＴ６は、シリコントランジスタ領域ＡＲ１に配置される他のシリコントランジスタであり得る。第３トランジスタＴ３、第５トランジスタＴ５、および第６トランジスタＴ６は、第１トランジスタＴ１と実質的に同じ構造を有することができる。第４トランジスタＴ４と第７トランジスタＴ７は、酸化物トランジスタ領域ＡＲ２に配置される他の酸化物トランジスタであり得る。第４トランジスタＴ４と第７トランジスタＴ７は、第２トランジスタＴ２と実質的に同じ構造を有することができる。
【0076】
表示装置１の表示パネル１０は、基板１０１、バリア層１０２、バッファ層１０３、第１半導体層１０５、第１ゲート絶縁層ＧＩ１、第１導電層１１０、第２ゲート絶縁層ＧＩ２、第２導電層１２０、第１層間絶縁層ＩＬＤ１、第１酸化物半導体層１３５、第３ゲート絶縁層ＧＩ３、第３導電層１４０、第２層間絶縁層ＩＬＤ２、第４導電層１５０、第１ビア層ＶＩＡ１、第５導電層１６０、第２ビア層ＶＩＡ２、アノード電極ＡＮＯ、画素定義膜ＰＤＬ、カソード電極ＣＡＴ、発光層ＥＬおよび薄膜封止層１７０を含み得る。上述した各層は、単一層からなりうるが、互いに同一または互いに異なる複数の層が積層された多重層からなることもありうる。
【0077】
基板１０１は、その上に配置される各層を支持し得る。例えば、基板１０１は高分子樹脂などの絶縁物質からなる。高分子物質の例としては、ポリエーテルスルホン（ｐｏｌｙｅｔｈｅｒｓｕｌｐｈｏｎｅ：ＰＥＳ）、ポリアクリレート（ｐｏｌｙａｃｒｙｌａｔｅ：ＰＡ）、ポリアリレート（ｐｏｌｙａｒｙｌａｔｅ：ＰＡＲ）、ポリエーテルイミド（ｐｏｌｙｅｔｈｅｒｉｍｉｄｅ：ＰＥＩ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｔｈａｌａｔｅ：ＰＥＮ）、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｔｈａｌａｔｅ：ＰＥＴ）、ポリフェニレンスルフィド（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅ：ＰＰＳ）、ポリアリレート（ｐｏｌｙａｌｌｙｌａｔｅ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ：ＰＩ）、ポリカーボネート（ｐｏｌｙｃａｒｂｏｎａｔｅ：ＰＣ）、セルローストリアセテート（ｃｅｌｌｕｌｏｓｅ ｔｒｉａｃｅｔａｔｅ：ＣＡＴ）、セルロースアセテートプロピオネート（ｃｅｌｌｕｌｏｓｅ ａｃｅｔａｔｅ ｐｒｏｐｉｏｎａｔｅ：ＣＡＰ）またはこれらの組み合わせが挙げられる。基板１０１は、金属材質の物質を含むこともできる。
【0078】
基板１０１は、ベンディング（曲げ；ｂｅｎｄｉｎｇ）、フォールディング（折り曲げ；ｆｏｌｄｉｎｇ）（ｆｏｌｄｉｎｇ）、ローリング（巻き取り；ｒｏｌｌｉｎｇ）などが可能なフレキシブル（ｆｌｅｘｉｂｌｅ）基板であり得る。フレキシブル基板をなす物質の例としてはポリイミド（ＰＩ）が挙げられるが、これに制限されるものではない。
【0079】
表示装置１が背面発光型または両面発光型である場合は、透明な基板が用いられる。表示装置１が前面発光型である場合は、透明な基板だけでなく、半透明や不透明基板を適用することもできる。
【0080】
バリア層１０２は基板１０１上に配置され得る。バリア層１０２は、不純物イオンが拡散することを防止し、水分や外気の浸透を防止し、表面平坦化機能をすることができる。バリア層１０２は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、またはシリコン酸窒化物（ＳｉＯｘＮｙ）のうち少なくとも一つを含むことができる。バリア層１０２は、基板１０１の種類や工程条件などに応じて省略することもできる。
【0081】
バッファ層１０３はバリア層１０２上に配置され得る。バッファ層１０３は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、またはシリコン酸窒化物（ＳｉＯｘＮｙ）のうち少なくとも一つを含むことができる。バッファ層１０３は、基板１０１の種類や工程条件などに応じて省略することもできる。
【0082】
第１半導体層１０５はバッファ層１０３上に配置され得る。第１半導体層１０５はシリコントランジスタ領域ＡＲ１に配置され得る。
【0083】
第１半導体層１０５は非酸化物半導体を含み得る。例えば、第１半導体層１０５は、多結晶シリコン、単結晶シリコンまたは非晶質シリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）などからなる。第１半導体層１０５が多結晶シリコンからなる場合、前記多結晶シリコンは非晶質シリコンをＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）法、ＳＰＣ（ｓｏｌｉｄ ｐｈａｓｅ ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＥＬＡ（ｅｘｃｉｍｅｒ ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）法、ＭＩＣ（ｍｅｔａｌ ｉｎｄｕｃｅｄ ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＭＩＬＣ（ｍｅｔａｌ ｉｎｄｕｃｅｄ ｌａｔｅｒａｌ ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法、ＳＬＳ（ｓｅｑｕｅｎｔｉａｌ ｌａｔｅｒａｌ ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）法などの結晶化方法で結晶化して形成されうる。
【0084】
第１半導体層１０５は、第１ゲート電極１１１と厚さ方向に重畳配置されたチャネル領域１０５ｃ、並びに、チャネル領域１０５ｃの一側および他側にそれぞれ位置した、第１半導体層１０５の第１ソース／ドレイン領域１０５ａ、及び第２ソース／ドレイン領域１０５ｂを含み得る。第１半導体層１０５の第１および第２ソース／ドレイン領域１０５ａ，１０５ｂには、多数のキャリアイオンが含まれており、チャネル領域１０５ｃに比べて導電性が大きく、低い電気的な抵抗を有し得る。
【0085】
第１半導体層１０５は、上述した第１トランジスタＴ１、第３トランジスタＴ３、第５トランジスタＴ５および第６トランジスタＴ６の半導体層（またはアクティブ層）を含み、当該トランジスタのチャネルを含み得る。第１半導体層１０５は、上述した第１トランジスタＴ１、第２トランジスタＴ２、第５トランジスタＴ５および第６トランジスタＴ６それぞれのチャネル領域、第１ソース／ドレイン領域および第２ソース／ドレイン領域を含み得る。
【0086】
第１ゲート絶縁層ＧＩ１は第１半導体層１０５上に配置され得る。第１ゲート絶縁層ＧＩ１は、コンタクトホールＣＮＴ１，ＣＮＴ２が形成された部分を除く第１半導体層１０５の上面を覆うだけでなく、第１半導体層１０５の側面までも覆うことができる。第１ゲート絶縁層ＧＩ１は、概して基板１０１の全面にわたって配置されることができる。
【0087】
第１ゲート絶縁層ＧＩ１は、シリコン化合物、金属酸化物などを含むことができる。例えば、第１ゲート絶縁層ＧＩ１はシリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、チタン酸化物（ＴｉＯｘ）などを含むことができる。第１ゲート絶縁層ＧＩ１は、前記物質からなる単層構造、または２つ以上の層からなる多重層(積層)構造を有することができる。
【0088】
第１導電層１１０は第１ゲート絶縁層ＧＩ１上に配置される。第１導電層１１０は、ゲート導電層であって、シリコントランジスタ領域ＡＲ１に配置された第１ゲート電極１１１を含み得る。第１ゲート電極１１１はシリコントランジスタのゲート電極であり得る。第１ゲート電極１１１はキャパシタＣｓｔの第１電極と連結され得る。キャパシタＣｓｔの第１電極は、第１ゲート電極１１１それ自体からなるか、第１ゲート電極１１１から延びた部分からなるのでありうる。例えば、第１導電層１１０のパターンのうちの一部は、第１半導体層１０５に重なることで当該部分にて第１ゲート電極１１１の機能を行い、他の一部は、第１半導体層１０５と重ならずに、上部のキャパシタＣｓｔの第２電極１２１と重なることで、キャパシタＣｓｔの第１電極の機能を行うことができる。ただし、これに制限されない。
【0089】
第１導電層１１０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、および銅（Ｃｕ）からなる群より選ばれた一つ以上の金属を含むことができる。
【0090】
第２ゲート絶縁層ＧＩ２は、第１導電層１１０上に配置され得る。第２ゲート絶縁層ＧＩ２は、コンタクトホールＣＮＴ１，ＣＮＴ２が形成された部分を除く、第１導電層１１０の上面を覆うだけでなく、第１導電層１１０の側面までも覆うことができる。第２ゲート絶縁層ＧＩ２は、概して、基板１０１の全面にわたって配置されうる。
【0091】
第２ゲート絶縁層ＧＩ２は、シリコン化合物、金属酸化物などを含むことができる。例えば、第２ゲート絶縁層ＧＩ２は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、チタン酸化物（ＴｉＯｘ）などを含むことができる。第２ゲート絶縁層ＧＩ２は、前記物質からなる単層構造、または２つ以上の層からなる多重層構造を有することができる。
【0092】
第２導電層１２０は、第２ゲート絶縁層ＧＩ２上に配置される。第２導電層１２０は、キャパシタ導電層であって、シリコントランジスタ領域ＡＲ１に配置されたキャパシタＣｓｔの第２電極１２１および酸化物トランジスタ領域ＡＲ２に配置された下部遮光パターン１２２を含み得る。キャパシタＣｓｔの第２電極１２１は、下方の第１ゲート電極１１１に連結されたキャパシタＣｓｔの第１電極に、第２ゲート絶縁層ＧＩ２を挟んで重なってもよい。キャパシタＣｓｔの第２電極１２１は、キャパシタＣｓｔの第１電極と共にキャパシタＣｓｔを形成することができる。
【0093】
下部遮光パターン１２２は、表示パネル１０の下方から入射される光が上方に位置した第１酸化物半導体層１３５に入射されることを防止することができる。下部遮光パターン１２２は、少なくとも第１酸化物半導体層１３５のチャネル領域１３５ｃと重なり、少なくとも第１酸化物半導体層１３５のチャネル領域１３５ｃをカバーすることができる。図面では、下部遮光パターン１２２が第１酸化物半導体層１３５の全領域と重なるように形成された場合を例示しているが、これに制限されない。いくつかの実施形態で、下部遮光パターン１２２は、第１酸化物半導体層１３５のチャネル領域１３５ｃのみをカバーするように配置されることもありうる。
【0094】
いくつかの実施形態で、下部遮光パターン１２２は、酸化物トランジスタのもう一つのゲート電極として使用できる。この場合、下部遮光パターン１２２は、第２ゲート電極１４２または酸化物トランジスタ領域ＡＲ２に配置された、トランジスタの第３ソース／ドレイン電極１５３、第４ソース／ドレイン電極１５４のいずれか一つと電気的に接続されることができる。
【0095】
第２導電層１２０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、および銅（Ｃｕ）からなる群より選ばれた一つ以上の金属を含むことができる。
【0096】
第１層間絶縁層ＩＬＤ１は、第２導電層１２０上に配置される。第１層間絶縁層ＩＬＤ１は、コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４が形成された部分を除く第２導電層１２０の上面を覆うだけでなく、第２導電層１２０の側面までも覆うことができる。第１層間絶縁層ＩＬＤ１は、概して、基板１０１の全面にわたって配置されうる。
【0097】
第１層間絶縁層ＩＬＤ１は、シリコン化合物、金属酸化物などを含むことができる。例えば、第１層間絶縁層ＩＬＤ１は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、チタン酸化物（ＴｉＯｘ）などを含むことができる。第１層間絶縁層ＩＬＤ１は、前記物質からなる単層構造、または２つ以上の層からなる多重層構造を有することができる。
【0098】
第１酸化物半導体層１３５は、第１層間絶縁層ＩＬＤ１上に配置される。第１酸化物半導体層１３５は、酸化物トランジスタ領域ＡＲ２に配置され得る。第１酸化物半導体層１３５は酸化物半導体を含んでなる。酸化物は、Ｇ－Ｉ－Ｚ－Ｏ、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）カドミウム（Ｃｄ）、ゲルマニウム（Ｇｅ）、またはハフニウム（Ｈｆ）あるいはこれらの組み合わせより選ばれた一つ以上の酸化物を含むことができる。一例として、第１酸化物半導体層１３５は、インジウム－ガリウム－亜鉛酸化物（ＩＧＺＯ，Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、亜鉛－スズ酸化物（ＺＴＯ，Ｚｉｎｃ Ｔｉｎ Ｏｘｉｄｅ）、インジウム－スズ酸化物（ＩＺＯ，Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などのうちの少なくとも一つを含んでなる。
【0099】
第１酸化物半導体層１３５は、上部の第２ゲート電極１４２と厚さ方向に重畳配置されたチャネル領域１３５ｃ、チャネル領域１３５ｃの一側および他側にそれぞれ位置した、第１酸化物半導体層１３５の第３ソース／ドレイン領域１３５ａおよび第４ソース／ドレイン領域１３５ｂを含み得る。第１酸化物半導体層１３５の第３および第４ソース／ドレイン領域１３５ａ，１３５ｂは、導体化された領域であり、チャネル領域１３５ｃに比べて導電性が大きく、低い電気的な抵抗を有し得る。
【0100】
第１酸化物半導体層１３５は、上述した第２トランジスタＴ２、第４トランジスタＴ４および第７トランジスタＴ７の半導体層を含み得るのであって、該当トランジスタのチャネルを含み得る。第１酸化物半導体層１３５は、上述した第２トランジスタＴ２、第４トランジスタＴ４および第７トランジスタＴ７のそれぞれのチャネル領域、第１ソース／ドレイン領域および第２ソース／ドレイン領域を含み得る。
【0101】
第３ゲート絶縁層ＧＩ３は、第１酸化物半導体層１３５上に配置される。第３ゲート絶縁層ＧＩ３は、コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４が形成された部分を除く、第１酸化物半導体層１３５の上面を覆うだけでなく、第１酸化物半導体層１３５の側面までも覆うことができる。第３ゲート絶縁層ＧＩ３は、概して、基板１０１の全面にわたって配置されうる。
【0102】
第３ゲート絶縁層ＧＩ３は、シリコン化合物、金属酸化物などを含むことができる。例えば、第１層間絶縁層ＩＬＤ１は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、チタン酸化物（ＴｉＯｘ）などを含むことができる。第３ゲート絶縁層ＧＩ３は、前記物質からなる単層構造、または２つ以上の層からなる多重層構造を有することができる。
【0103】
第３導電層１４０は、第３ゲート絶縁層ＧＩ３上に配置される。第３導電層１４０は、ゲート導電層であって、酸化物トランジスタ領域ＡＲ２に配置されたトランジスタの第２ゲート電極１４２を含み得る。第２ゲート電極１４２は、酸化物トランジスタのゲート電極であり得る。
【0104】
第３導電層１４０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、および銅（Ｃｕ）からなる群より選ばれた一つ以上の金属を含むことができる。
【0105】
一実施形態によれば、表示装置１は、第３導電層の側面、例えば第２ゲート電極の側面上に配置されたスペーサ（ＳＰ；ＳＰ１，ＳＰ２）を含み得る。第２トランジスタＴ２は酸化物トランジスタとして第１酸化物半導体層１３５を含み、第１酸化物半導体層１３５上に配置された第２ゲート電極１４２を含み得る。スペーサＳＰは第２トランジスタＴ２の第２ゲート電極１４２の側面上に配置され得る。
【0106】
例えば、スペーサＳＰは、第３ゲート絶縁層ＧＩ３上で第３導電層１４０の第２ゲート電極１４２の側面に配置され得る。スペーサＳＰは、下面が第３ゲート絶縁層ＧＩ３の上面と直接接触し、内側側面が第２ゲート電極１４２の側面と直接接触し得る。第３導電層１４０の第２ゲート電極１４２が第２方向ＤＲ２に延びる形状の構造を有する実施形態において、スペーサＳＰは、第２ゲート電極１４２の側面で第２方向ＤＲ２に延びるように配置されうる。ただし、スペーサＳＰは、第２ゲート電極１４２の上面には配置されなくてもよく、第２ゲート電極１４２の上面は後述する第２層間絶縁層ＩＬＤ２と直接接触し得る。
【0107】
一実施形態によれば、スペーサＳＰは、第１スペーサＳＰ１、および第１スペーサＳＰ１上に配置された第２スペーサＳＰ２を含み得る。第１スペーサＳＰ１は、第３ゲート絶縁層ＧＩ３上で、第２ゲート電極１４２の側面と直接接触するように配置されるのであって、第２スペーサＳＰ２は、第１スペーサＳＰ１上に直接配置され得る。スペーサＳＰのうちの第３ゲート絶縁層ＧＩ３および第２ゲート電極１４２とそれぞれ接触する部分は、第１スペーサＳＰ１であり得る。
【0108】
第１スペーサＳＰ１は、第２ゲート電極１４２の側面を包み込む(覆いつくす)ように配置された第１部分、および、前記第１部分と連結されて第３ゲート絶縁層ＧＩ３上に直接配置された第２部分を含み得る。第１スペーサＳＰ１の材料は、第３ゲート絶縁層ＧＩ３上にて、第２ゲート電極１４２を完全に覆ってから、第２ゲート電極１４２の上面が露出するようにエッチングされる工程により形成されうる。それに伴い、第１スペーサＳＰ１の第１部分は、内側側面が第２ゲート電極１４２の側面と接しており、第２部分は、下面が第２ゲート電極１４２の付近にて、第３ゲート絶縁層ＧＩ３の上面と接しているのであり得る。第１スペーサＳＰ１の第１部分と第２部分とは、第３ゲート絶縁層ＧＩ３上で互いに連結された形状を有し得る。第１スペーサＳＰ１は、第２ゲート電極１４２の上面には配置されないのでありうる。
【0109】
第２スペーサＳＰ２は第１スペーサＳＰ１上に配置される。第２スペーサＳＰ２も、第１スペーサＳＰ１と同一に第２ゲート電極１４２上には配置されなくてもよい。第２スペーサＳＰ２は、内側側面が第１スペーサＳＰ１の第１部分と接して配置され、下面が第１スペーサＳＰ１の第２部分の上面と接するように配置され得る。第１スペーサＳＰ１が、第３ゲート絶縁層ＧＩ３上で第２ゲート電極１４２が形成する段差による形状を有し、第２スペーサＳＰ２は外側側面が緩やかな曲率を有する形状を有し得る。
【0110】
酸化物トランジスタである第２トランジスタＴ２は、第１酸化物半導体層１３５のチャネル領域１３５ｃが、第２ゲート電極１４２およびスペーサＳＰと重なりうる。第１酸化物半導体層１３５にソース／ドレイン領域１３５ａ，１３５ｂを形成するためのイオンドープ工程において、第１酸化物半導体層１３５のうちのスペーサＳＰと重なる領域には、イオンがドープされなくてもよい。第１酸化物半導体層１３５のチャネル領域１３５ｃは、第２ゲート電極１４２およびスペーサＳＰと重なる領域に形成されうる。
【0111】
第２ゲート電極１４２の第１幅Ｗ１は、第１酸化物半導体層１３５のチャネル領域１３５ｃの第２幅Ｗ２より小さくてもよく、第１酸化物半導体層１３５のチャネル領域１３５ｃの第２幅Ｗ２は、第２ゲート電極１４２の第１幅Ｗ１と、第２ゲート電極１４２の両側面に配置されたスペーサＳＰの幅との合計と同一であり得る。第１酸化物半導体層１３５のチャネル領域１３５ｃの両側であってスペーサＳＰと重ならない部分には、ソース／ドレイン領域１３５ａ，１３５ｂが形成されうる。反面、シリコントランジスタである第１トランジスタＴ１は、第１半導体層１０５のチャネル領域１０５ｃが第１ゲート電極１１１と重なってもよい。第１ゲート電極１１１の第３幅Ｗ３は、第１半導体層１０５のチャネル領域１０５ｃの第３幅Ｗ３と実質的に同一であり得る。
【0112】
一実施形態によれば、第１スペーサＳＰ１および第２スペーサＳＰ２は、それぞれ絶縁性物質層を含み、水素（Ｈｙｄｒｏｇｅｎ，Ｈ）の含有量が互いに異なる材料を含むことができる。第１スペーサＳＰ１および第２スペーサＳＰ２は、それぞれが、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、チタン酸化物（ＴｉＯｘ）などといった物質からなる群より選ばれた一つを含み、第１スペーサＳＰ１の水素含有量は、第２スペーサＳＰ２の水素含有量より低いのでありうる。第１スペーサＳＰ１と第２スペーサＳＰ２とは、後述する第２層間絶縁層ＩＬＤ２とも水素の含有量を対比可能であり、第１スペーサＳＰ１と第２スペーサＳＰ２は、それぞれが第２層間絶縁層ＩＬＤ２よりも水素の含有量がより低いのでありうる。例えば、第１スペーサＳＰ１は極低水素膜材料を含み、第２スペーサＳＰ２は低水素膜材料を含み、第２層間絶縁層ＩＬＤ２は高水素膜材料を含むことができる。
【0113】
第２トランジスタＴ２の形成工程において、第２ゲート電極１４２を形成した後に、後述する第２層間絶縁層ＩＬＤ２、および第４導電層１５０のソース／ドレイン電極１５３，１５４を形成する工程が行われる。第２層間絶縁層ＩＬＤ２を形成する蒸着工程、第２層間絶縁層ＩＬＤ２を貫通するコンタクトホール形成工程、その後の熱処理工程などが行われる際、第２層間絶縁層ＩＬＤ２に含まれた水素は、第３ゲート絶縁層ＧＩ３を介して第１酸化物半導体層１３５に拡散しうる。第１酸化物半導体層１３５に拡散した水素は、酸化物半導体内の酸素空孔（Ｏｘｙｇｅｎ ｖａｃａｎｃｙ）を埋めることで半導体層内にてキャリア（Ｃａｒｒｉｅｒ）となり得る。
【0114】
第２ゲート電極１４２の側面に配置されたスペーサＳＰは、水素の含有量が低い材料を含むことで、第２層間絶縁層ＩＬＤ２からの水素の拡散を防止することができる。第２層間絶縁層ＩＬＤ２から第１酸化物半導体層１３５に拡散する水素は、第１酸化物半導体層１３５のうちの、スペーサＳＰと重ならないソース／ドレイン領域１３５ａ，１３５ｂに拡散し得る。第１酸化物半導体層１３５のうちの、スペーサＳＰと重なるチャネル領域１３５ｃには、ソース／ドレイン領域１３５ａ，１３５ｂに比べて少量の水素が拡散し得るのであって、第１酸化物半導体層１３５のうちの、第２ゲート電極１４２と重なるチャネル領域１３５ｃには、さらに少量の水素が拡散し得る。
【0115】
一実施形態によれば、スペーサＳＰ１，ＳＰ２と重なるように配置された第１酸化物半導体層１３５は、互いに異なる水素濃度を有する領域Ｐ１～Ｐ５を含み得る。第１酸化物半導体層１３５のソース／ドレイン領域１３５ａ，１３５ｂは、それぞれがチャネル領域１３５ｃよりも多くの含有量の水素を含むことができる。第１酸化物半導体層１３５のチャネル領域１３５ｃは、第１領域Ｐ１、第１領域Ｐ１より水素の濃度が大きい第２領域Ｐ２および第３領域Ｐ３と、第２および第３領域Ｐ２，Ｐ３より水素の濃度が大きい第４領域Ｐ４および第５領域Ｐ５とを含み得る。第１領域Ｐ１は、第２ゲート電極１４２と重なる領域であり、第２ないし第５領域Ｐ２～Ｐ５は、スペーサＳＰ１，ＳＰ２と重なる領域であり得る。第２領域Ｐ２および第３領域Ｐ３は、極低水素膜材料を含む第１スペーサＳＰ１と重なるものの、第２スペーサＳＰ２の下面と重ならない領域であり、第４領域Ｐ４および第５領域Ｐ５は、第１スペーサＳＰ１および低水素膜材料を含む第２スペーサＳＰ２の下面と重なる領域であり得る。第１領域Ｐ１は、第２ゲート電極１４２と重なるように配置されるにつれ、第２層間絶縁層ＩＬＤ２で最も少量の水素が拡散する領域であり得る。第１領域Ｐ１から、外側であるソース／ドレイン領域１３５ａ，１３５ｂに行くほど、拡散した水素の含有量が徐々に増加し得る。第１酸化物半導体層１３５のチャネル領域１３５ｃは、位置に応じた水素濃度勾配（Ｇｒａｄａｔｉｏｎ）を有し得る。第１酸化物半導体層１３５は、水素濃度勾配が形成されたチャネル領域１３５ｃを含むため、チャネル領域の長さが短くても優れたスイッチング特性を有することができる。
【0116】
ただし、いくつかの実施形態で、第１スペーサＳＰ１と重なる第２領域Ｐ２および第３領域Ｐ３は、第２スペーサＳＰ２の下面と重ならないが、第２スペーサＳＰ２のうちの、第１スペーサＳＰ１上に配置された部分の一部は、第２領域Ｐ２および第３領域Ｐ３と重なってもよい。または、第２領域Ｐ２および第３領域Ｐ３は、第２スペーサＳＰ２の下面と、一部分は重なってもよい。ただし、第２領域Ｐ２および第３領域Ｐ３の大部分は、第１スペーサＳＰ１と重なり、第１スペーサＳＰ１が重なる領域が、第２スペーサＳＰ２と重なる領域よりもより多いのでありうる。上述した説明は、第１領域Ｐ１、第４領域Ｐ４および第５領域Ｐ５と、第２ゲート電極１４２、および第２スペーサＳＰ２との重畳関係に係る説明にも、同様に適用することができる。
【0117】
第１トランジスタＴ１は、シリコントランジスタであって、かつ画素回路の駆動トランジスタであり、第２トランジスタＴ２は、酸化物トランジスタであって、かつ画素回路のスイッチングトランジスタであり得る。スイッチングトランジスタは、ゲート電極に印加されたゲート電圧に応じた、しきい電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ，Ｖｔｈ）が、一定の数値以上の値を有することが求められる。
【0118】
図９は、酸化物半導体を含むトランジスタのチャネル領域の長さに応じた、しきい電圧を示すグラフである。
【0119】
図９は、スペーサＳＰ１，ＳＰ２を含むか否かに応じて製作されたトランジスタ（ＳＡＭＰＬＥ＃１はスペーサを含まないトランジスタであり、ＳＡＭＰＬＥ＃２はスペーサ、例えば第１スペーサＳＰ１と第２スペーサＳＰ２を含むトランジスタである。）における、チャネル領域の長さ（Ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）に応じたしきい電圧Ｖｔｈの変化を示している。ＳＡＭＰＬＥ＃の１トランジスタは、ゲート電極の側面にスペーサＳＰ１，ＳＰ２が形成されていないトランジスタであり、ＳＡＭＰＬＥ＃２のトランジスタは、ゲート電極の側面にスペーサＳＰ１，ＳＰ２が形成されたトランジスタである。ＳＡＭＰＬＥ＃２のトランジスタは、スペーサＳＰ１，ＳＰ２の位置に応じてチャネル領域に水素濃度勾配が形成されうる。
【0120】
図９を参照すると、トランジスタのしきい電圧Ｖｔｈは、チャネル領域の長さに影響を受け得る。同じ幅または長さの酸化物半導体層を含むトランジスタにおいて、相対的にチャネル領域の長さ、または有効チャネル領域の長さ（Ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）がより長いトランジスタはしきい電圧Ｖｔｈが低下せず、漏洩電流を防止することができる。
【0121】
また、ＳＡＭＰＬＥ＃１のトランジスタに比べて、酸化物半導体層に、スペーサＳＰ１，ＳＰ２による水素濃度勾配が形成されたＳＡＭＰＬＥ＃２のトランジスタの場合、チャネル領域の長さが短くなっても、しきい電圧Ｖｔｈが大きく低下しない。ＳＡＭＰＬＥ＃１のトランジスタは、チャネル領域の長さが４μｍである時、しきい電圧Ｖｔｈが－３Ｖであることに対して、ＳＡＭＰＬＥ＃２のトランジスタはチャネル領域の長さが４μｍである時、しきい電圧Ｖｔｈが約－０．５Ｖであることが分かる。これは、酸化物トランジスタのゲート電極の側面にスペーサＳＰ１，ＳＰ２が配置されることによって、チャネル領域の長さが短くても、それに伴って、しきい電圧Ｖｔｈが低くなることを防止することができ、スイッチングトランジスタとしての優れた素子特性を有することが分かる。
【0122】
一実施形態による表示装置１は、酸化物トランジスタである第２トランジスタＴ２のゲート電極１４２上に配置されたスペーサＳＰをさらに含むため、第１酸化物半導体層１３５の幅が狭くなっても、十分な有効チャネル領域の長さ（Ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を確保することができる。例示的な実施形態で、表示装置１に含まれるスイッチングトランジスタである第２トランジスタＴ２は、チャネル領域１３５ｃのチャネル長さを示す幅Ｗ２が３μｍ以下の値を有し得る。
【0123】
第１酸化物半導体層１３５のチャネル領域１３５ｃが短い幅Ｗ２または長さを有しても、水素濃度が互いに異なる領域Ｐ１～Ｐ５を含むため、チャネル領域の長さが短くなるにつれてしきい電圧が減少することを防止することができる。表示装置１は、優れた特性を有するスイッチングトランジスタを含むため、表示パネル１０が単位面積あたりに多数の画素を含むことができ、高解像度の表示装置の実現が可能であるという利点がある。
【0124】
再び図４ないし図８を参照すると、第２層間絶縁層ＩＬＤ２は第３導電層１４０およびスペーサＳＰ１，ＳＰ２上に配置される。第２層間絶縁層ＩＬＤ２は、コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４が形成された部分を除く、第３導電層１４０とスペーサＳＰ１，ＳＰ２の上面を覆うだけでなく、第３導電層１４０とスペーサＳＰ１，ＳＰ２の側面までも覆うことができる。第２層間絶縁層ＩＬＤ２は、概して、基板１０１の全面にわたって配置されうる。
【0125】
第２層間絶縁層ＩＬＤ２は、シリコン化合物、金属酸化物などを含むことができる。例えば、第２層間絶縁層ＩＬＤ２は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、チタン酸化物（ＴｉＯｘ）などを含むことができる。第１層間絶縁層ＩＬＤ１は、前記物質からなる単層構造、または２以上の層からなる多重層構造を有することができる。
【0126】
第４導電層１５０は、第２層間絶縁層ＩＬＤ２上に配置される。第４導電層１５０は、データ導電(導電層)であって、シリコントランジスタ領域ＡＲ１に配置されたトランジスタの第１ソース／ドレイン電極１５１及び第２ソース／ドレイン電極１５２と、酸化物トランジスタ領域ＡＲ２に配置されたトランジスタの第３ソース／ドレイン電極１５３及び第４ソース／ドレイン電極１５４とを含み得る。
【0127】
シリコントランジスタ領域ＡＲ１に配置されたトランジスタにおいて、第１ソース／ドレイン電極１５１は、第２層間絶縁層ＩＬＤ２、第３ゲート絶縁層ＧＩ３、第１層間絶縁層ＩＬＤ１、第２ゲート絶縁層ＧＩ２および第１ゲート絶縁層ＧＩ１を貫通して、第１半導体層１０５の第１ソース／ドレイン領域１０５ａを露出する第１コンタクトホールＣＮＴ１を通じて、第１半導体層１０５の第１ソース／ドレイン領域１０５ａと電気的に接続され得る。第２ソース／ドレイン電極１５２は、第２層間絶縁層ＩＬＤ２、第３ゲート絶縁層ＧＩ３、第１層間絶縁層ＩＬＤ１、第２ゲート絶縁層ＧＩ２および第１ゲート絶縁層ＧＩ１を貫通して、第１半導体層１０５の第２ソース／ドレイン領域１０５ｂを露出する第２コンタクトホールＣＮＴ２を通じて、第１半導体層１０５の第２ソース／ドレイン領域１０５ｂと電気的に接続され得る。
【0128】
酸化物トランジスタ領域ＡＲ２に配置されたトランジスタにおいて、第３ソース／ドレイン電極１５３は、第２層間絶縁層ＩＬＤ２、および第３ゲート絶縁層ＧＩ３を貫通して、第１酸化物半導体層１３５の第３ソース／ドレイン領域１３５ａを露出する第３コンタクトホールＣＮＴ３を通じて、第１酸化物半導体層１３５の第３ソース／ドレイン領域１３５ａと電気的に接続され得る。第４ソース／ドレイン電極１５４は、第２層間絶縁層ＩＬＤ２、および第３ゲート絶縁層ＧＩ３を貫通して、第１酸化物半導体層１３５の第４ソース／ドレイン領域１３５ｂを露出する第４コンタクトホールＣＮＴ４を通じて、第１酸化物半導体層１３５の第４ソース／ドレイン領域１３５ｂと電気的に接続され得る。第１ないし第４コンタクトホールＣＮＴ１～ＣＮＴ４は、一つのマスク工程により形成されうる。この場合、シリコントランジスタ領域ＡＲ１と、酸化物トランジスタ領域ＡＲ２とで、複数のコンタクトホール（例えば第１ないし第４コンタクトホールＣＮＴ１～ＣＮＴ４）を形成するための工程が分離されなくてもよく、工程効率が向上し、工程コストが減少しうる。
【0129】
第４導電層１５０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、および銅（Ｃｕ）からなる群より選ばれた一つ以上の金属を含むことができる。
【0130】
第１ビア層ＶＩＡ１は、第４導電層１５０上に配置される。第１ビア層ＶＩＡ１は、無機絶縁物質やアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレン系樹脂（ｐｏｌｙ ｐｈｅｎｙｌｅｎｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルフィド系樹脂（ｐｏｌｙｐｈｅｎｙｌｅｎｅｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）またはベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ，ＢＣＢ）などの有機絶縁物質を含むことができる。
【0131】
第１ビア層ＶＩＡ１は、第２層間絶縁層ＩＬＤ２上に配置されて第１ビア層を貫通するコンタクトホールを除いて、第２層間絶縁層ＩＬＤ２の上面を完全に覆い得る。第１ビア層ＶＩＡ１は、有機膜からなり、上面を平坦化する機能を行うことができる。
【0132】
第５導電層１６０は第１ビア層ＶＩＡ１上に配置される。第５導電層１６０はアノード連結電極１６１を含み得る。第１ビア層ＶＩＡ１には、シリコントランジスタ領域ＡＲ１に配置されたトランジスタの第２ソース／ドレイン電極１５２を露出する第５コンタクトホールＣＮＴ５が配置され、アノード連結電極１６１は、第５コンタクトホールＣＮＴ５を介して第２ソース／ドレイン電極１５２と連結され得る。
【0133】
第５導電層１６０は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、および銅（Ｃｕ）からなる群より選ばれた一つ以上の金属を含むことができる。
【0134】
第２ビア層ＶＩＡ２はアノード連結電極１６１上に配置される。第２ビア層ＶＩＡ２は、無機絶縁物質や、アクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレン系樹脂（ｐｏｌｙ ｐｈｅｎｙｌｅｎｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルフィド系樹脂（ｐｏｌｙｐｈｅｎｙｌｅｎｅｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）またはベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ，ＢＣＢ）などの有機絶縁物質を含むことができる。
【0135】
アノード電極ＡＮＯは第２ビア層ＶＩＡ２上に配置される。アノード電極ＡＮＯは、それぞれの画素ごとに分離されて配置される画素電極であり得る。アノード電極ＡＮＯは、第２ビア層ＶＩＡ２を貫通し、アノード連結電極１６１の一部を露出する第６コンタクトホールＣＮＴ６を通じて、アノード連結電極１６１と電気的に接続され得る。
【0136】
アノード電極ＡＮＯは、インジウム－スズ－酸化物（Ｉｎｄｉｕｍ－Ｔｉｎ－Ｏｘｉｄｅ：ＩＴＯ）、インジウム－亜鉛－酸化物（Ｉｎｄｉｕｍ－Ｚｉｎｃ－Ｏｘｉｄｅ：ＩＺＯ）、酸化亜鉛（Ｚｉｎｃ Ｏｘｉｄｅ：ＺｎＯ）、酸化インジウム（Ｉｎｄｉｕｍ Ｏｘｉｄｅ：Ｉｎ２Ｏ３）の仕事関数が高い物質層と銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）またはこれらの混合物などといった反射性物質層が積層された積層膜構造を有することができる。仕事関数が高い層が、反射性物質層よりも上層に配置されて、発光層ＥＬに近く配置され得る。アノード電極ＡＮＯはＩＴＯ／Ｍｇ、ＩＴＯ／ＭｇＦ、ＩＴＯ／Ａｇ、ＩＴＯ／Ａｇ／ＩＴＯの複数層構造を有しうるが、これに制限されない。
【0137】
画素画定(定義)膜ＰＤＬはアノード電極ＡＮＯ上に配置され得る。画素画定(定義)膜ＰＤＬは、アノード電極ＡＮＯを部分的に露出させる開口部を含み得る。画素画定(定義)膜ＰＤＬは有機絶縁物質または無機絶縁物質からなる。例えば、画素画定(定義)膜ＰＤＬは、ポリイミド系樹脂、アクリル系樹脂、シリコン化合物、ポリアクリル系樹脂などのうちの少なくとも一つを含んでなる。
【0138】
発光層ＥＬは、画素画定(定義)膜ＰＤＬが露出するアノード電極ＡＮＯ上に配置される。発光層ＥＬは有機物質層を含み得る。発光層の有機物質層は、有機発光層を含み、正孔注入／輸送層および／または電子注入／輸送層をさらに含み得る。
【0139】
カソード電極ＣＡＴは発光層ＥＬ上に配置され得る。カソード電極ＣＡＴは、画素ＰＸの区別なしに表示領域ＤＡにて全面的に配置された共通電極であり得る。アノード電極ＡＮＯ、発光層ＥＬおよびカソード電極ＣＡＴは、それぞれの有機発光素子を構成することができる。
【0140】
カソード電極ＣＡＴは、Ｌｉ、Ｃａ、ＬｉＦ／Ｃａ、ＬｉＦ／Ａｌ、Ａｌ、Ｍｇ、Ａｇ、Ｐｔ、Ｐｄ、Ｎｉ、Ａｕ、Ｎｄ、Ｉｒ、Ｃｒ、ＢａＦ、Ｂａまたはこれらの化合物や混合物（例えば、ＡｇとＭｇの混合物など）といった仕事関数が低い物質層を含み得る。カソード電極ＣＡＴは、前記仕事関数が低い物質層上に配置された透明金属酸化物層をさらに含み得る。
【0141】
アノード電極ＡＮＯ、発光層ＥＬおよびカソード電極ＣＡＴは、有機発光素子ＯＬＥＤを構成することができる。
【0142】
薄膜封止層１７０はカソード電極ＣＡＴ上に配置される。薄膜封止層１７０は、第１無機膜１７１、有機膜１７２および第２無機膜１７３を含み得る。薄膜封止層１７０の端部にて、第１無機膜１７１と第２無機膜１７３とは互いに接し得る。有機膜１７２は、第１無機膜１７１と第２無機膜１７３により密封され得る。
【0143】
第１無機膜１７１および第２無機膜１７３は、それぞれがシリコン窒化物、シリコン酸化物、またはシリコン酸窒化物などを含むことができる。有機膜１７２は有機絶縁物質を含むことができる。
【0144】
以下、他の図面をさらに参照して表示装置１の製造工程について説明する。
【0145】
図１０は、一実施形態による表示装置の製造工程を示すフローチャートである。
【0146】
図１０を参照すると、一実施形態による表示装置１の製造工程は、基板１０１を準備する段階（Ｓ１０）、シリコントランジスタ領域ＡＲ１に第１半導体層１０５を形成し、第１ゲート絶縁層ＧＩ１、第１導電層１１０、第２ゲート絶縁層ＧＩ２、第２導電層１２０および第１層間絶縁層ＩＬＤ１を形成する段階（Ｓ２０）、酸化物トランジスタ領域ＡＲ２に第１酸化物半導体層１３５を形成し、第３ゲート絶縁層ＧＩ３を形成する段階（Ｓ３０）、第３ゲート絶縁層ＧＩ３上に第３導電層１４０を形成し、第３導電層１４０上に複数のスペーサ層ＳＰＬ１，ＳＰＬ２を形成する段階（Ｓ４０）、スペーサ層ＳＰＬ１，ＳＰＬ２をエッチングしてスペーサＳＰを形成する段階（Ｓ５０）、第１酸化物半導体層１３５にイオンを注入してソース／ドレイン領域１３５ａ，１３５ｂを形成する段階（Ｓ６０）、第３導電層１４０上に第２層間絶縁層ＩＬＤ２および、第４導電層１５０を形成する段階（Ｓ７０）を含み得る。表示装置１の製造工程は、シリコントランジスタ領域ＡＲ１に第１半導体層１０５を含む第１トランジスタＴ１を形成する工程、および、酸化物トランジスタ領域ＡＲ２に第１酸化物半導体層１３５を含む第２トランジスタＴ２を形成する工程を含み得る。第２トランジスタＴ２を形成する工程において、第１酸化物半導体層１３５上にスペーサＳＰ１，ＳＰ２を形成し、その後にイオンを注入する工程が行われることによって、第２トランジスタＴ２は、十分な有効チャネル領域の長さを確保することができる。以下、他の図面をさらに参照して、表示装置１の製造工程について詳細に説明する。
【0147】
【0148】
【0149】
図１１に図示のように、基板１０１はシリコントランジスタ領域ＡＲ１および酸化物トランジスタ領域ＡＲ２を含み得る。基板１０１上にはバリア層１０２およびバッファ層１０３が配置され得る。これに関する説明は上述したとおりである。
【0150】
次に、図１２に図示のように、シリコントランジスタ領域ＡＲ１のバッファ層１０３上に第１半導体層１０５を形成し、続いて第１ゲート絶縁層ＧＩ１、第１導電層１１０、および第２ゲート絶縁層ＧＩ２を形成（Ｓ２０）する。第１半導体層１０５を形成する工程は、シリコン半導体層用物質層を形成した後、フォトリソグラフィ工程によりパターニングして形成されうる。第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２は、ゲート絶縁層用物質層を全面に蒸着して形成されることができる。または、いくつかの実施形態において、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２は、ゲート絶縁層用物質層を全面に蒸着した後、これをパターニングする工程が行われ得るのであり、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２はパターニングすることもできる。
【0151】
次に、図１３に図示のように、第２ゲート絶縁層ＧＩ２上に、第２導電層１２０および第１層間絶縁層ＩＬＤ１を形成（Ｓ２０）する。第２導電層１２０は、シリコントランジスタ領域ＡＲ１に配置されたキャパシタＣｓｔの第２電極１２１、および、酸化物トランジスタ領域ＡＲ２に配置された下部遮光パターン１２２を含み得る。第２導電層１２０は、導電層用物質層を全面に蒸着した後、フォトリソグラフィ工程によりパターニングされて形成されうる。
【0152】
次に、酸化物トランジスタ領域ＡＲ２に配置される第２トランジスタＴ２の第１酸化物半導体層１３５、および、第２ゲート電極１４２とスペーサＳＰ１，ＳＰ２を形成する。
【0153】
【0154】
【0155】
図１４に図示するように、酸化物トランジスタ領域ＡＲ２の第２ゲート絶縁層ＧＩ２上に、第１酸化物半導体層１３５を形成し、続いて第３ゲート絶縁層ＧＩ３を形成（Ｓ３０）する。第１酸化物半導体層１３５を形成する工程は、酸化物半導体層用物質層を形成した後、フォトリソグラフィ工程によりパターニングして形成されうる。第３ゲート絶縁層ＧＩ３は、ゲート絶縁層用物質層を全面に蒸着して形成されうる。いくつかの実施形態において、第３ゲート絶縁層ＧＩ３は、ゲート絶縁層用物質層を全面に蒸着した後、これをパターニングする工程が行われ得るのであり、第３ゲート絶縁層ＧＩ３はパターニングすることもできる。
【0156】
次に、図１５に図示のように、第３ゲート絶縁層ＧＩ３上に第３導電層１４０を形成する。第３導電層１４０は、酸化物トランジスタ領域ＡＲ２に配置された第２ゲート電極１４２を含み得る。第３導電層１４０は、導電層用物質層を全面に蒸着した後、フォトリソグラフィ工程によりパターニングされて形成されうる。
【0157】
次に、図１６に図示のように、第３導電層１４０上に複数のスペーサ層ＳＰＬ１，ＳＰＬ２を形成（Ｓ４０）する。スペーサ層ＳＰＬ１，ＳＰＬ２は、第３導電層１４０および第３ゲート絶縁層ＧＩ３の上に全面的に配置され得る。スペーサ層ＳＰＬ１，ＳＰＬ２は、第３導電層１４０および第３ゲート絶縁層ＧＩ３の上に直接配置された第１スペーサ層ＳＰＬ１、および、第１スペーサ層ＳＰＬ１上に直接配置された第２スペーサ層ＳＰＬ２を含み得る。第１スペーサ層ＳＰＬ１は、極低水素膜材料を含み、後続工程でパターニングされて第１スペーサＳＰ１を形成するのであり、第２スペーサ層ＳＰＬ２は、低水素膜材料を含み、後続工程でパターニングされて第２スペーサＳＰ２を形成することができる。スペーサ層ＳＰＬ１，ＳＰＬ２は、スペーサ層用の物質層を全面に蒸着して形成されうる。
【0158】
次に、図１７に図示するように、スペーサ層ＳＰＬ１，ＳＰＬ２をマスクなしでエッチングすることで、例えばエッチバック（Ｅｔｃｈ ｂａｃｋ）工程によりスペーサＳＰ１，ＳＰ２を形成（Ｓ５０）する。スペーサ層ＳＰＬ１，ＳＰＬ２をエッチングする段階は、第２ゲート電極１４２の上面、および第３ゲート絶縁層ＧＩ３の上面の大部分が露出するようにスペーサ層ＳＰＬ１，ＳＰＬ２を除去する工程により行われ得る。スペーサ層ＳＰＬ１，ＳＰＬ２の大部分が除去されれば、第２ゲート電極１４２の側面に配置されたスペーサＳＰ１，ＳＰ２が残る。先に形成された第１スペーサ層ＳＰＬ１は、第２ゲート電極１４２および第３ゲート絶縁層ＧＩ３の側面に直接接触する第１スペーサＳＰ１を形成するのであり、第２スペーサ層ＳＰＬ２は、第１スペーサＳＰ１上に配置された第２スペーサＳＰ２を形成することができる。
【0159】
例示的な実施形態で、スペーサ層ＳＰＬ１，ＳＰＬ２を除去する工程は、乾式エッチバック（Ｄｒｙ ｅｔｃｈ ｂａｃｋ）工程により行われうる。スペーサ層ＳＰＬ１，ＳＰＬ２のエッチングのための別途のマスクは必要でなく、スペーサ層ＳＰＬ１，ＳＰＬ２がエッチングされて形成されたスペーサＳＰ１，ＳＰ２は、前述したように外面が湾曲した形状を有することができる。
【0160】
次に、図１８に図示するように、第１酸化物半導体層１３５にイオンを注入、またはドーピング（ｄｏｐｉｎｇ）して第１酸化物半導体層１３５のソース／ドレイン領域１３５ａ，１３５ｂおよびチャネル領域１３５ｃを形成（Ｓ６０）する。第１酸化物半導体層１３５のうちの、第２ゲート電極１４２およびスペーサＳＰ１，ＳＰ２と重ならない領域には、イオンが注入されて導体化されうる。導体化された領域は、それぞれ第３ソース／ドレイン領域１３５ａおよび第４ソース／ドレイン領域１３５ｂを形成することができる。第１酸化物半導体層１３５のうちの、第２ゲート電極１４２およびスペーサＳＰ１，ＳＰ２と重なる領域には、イオンが注入されず、チャネル領域１３５ｃが形成されうる。スペーサＳＰ１，ＳＰ２は、イオンが注入されることを防止する役割をすることができ、第１酸化物半導体層１３５のチャネル領域１３５ｃの長さは、第２ゲート電極１４２の幅より大きくてもよい。
【0161】
次に、図１９および図２０を参照すると、第３導電層１４０上に第２層間絶縁層ＩＬＤ２を形成する。第２層間絶縁層ＩＬＤ２は、層間絶縁層用物質層を全面に蒸着して形成されることができる。第２層間絶縁層ＩＬＤ２は、スペーサＳＰ１，ＳＰ２のそれぞれよりも水素の含有量が多い、高水素膜材料を含むことができる。第２層間絶縁層ＩＬＤ２が形成された後には、第２層間絶縁層ＩＬＤ２に含まれた水素（Ｈ）が、第３ゲート絶縁層ＧＩ３を介して、第１酸化物半導体層１３５に拡散し得る。ただし、スペーサＳＰ１，ＳＰ２は、水素（Ｈ）の拡散を防止する役割をすることができ、第１酸化物半導体層１３５のチャネル領域１３５ｃには、スペーサＳＰ１，ＳＰ２および第２ゲート電極１４２と重なる領域に応じて水素（Ｈ）の濃度が異なる領域Ｐ１～Ｐ５が形成されうる。第１領域Ｐ１は水素の濃度が相対的に最も低く、第２領域Ｐ２および第３領域Ｐ３は、第１領域Ｐ１より水素の濃度が高くてもよい。第４領域Ｐ４および第５領域Ｐ５は、第２領域Ｐ２および第３領域Ｐ３よりも水素の濃度が高くてもよい。第１酸化物半導体層１３５は、チャネル領域１３５ｃにて水素濃度勾配が形成されうる。
【0162】
【0163】
図２１および図２２を参照すると、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、第１層間絶縁層ＩＬＤ１、および第２層間絶縁層ＩＬＤ２のうちの少なくとも一部を貫通するコンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４を形成し、第４導電層１５０を形成（Ｓ７０）する。コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４は、複数の層をエッチングするエッチング工程により形成されうる。コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４を形成する工程、および、後の熱処理工程などが行われる間にも、第２層間絶縁層ＩＬＤ２に含まれた水素（Ｈ）が、第３ゲート絶縁層ＧＩ３を介して第１酸化物半導体層１３５に拡散し得る。
【0164】
コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４が形成された後、第２層間絶縁層ＩＬＤ２上に第４導電層１５０を形成する。第４導電層１５０は、シリコントランジスタ領域ＡＲ１に配置された第１および第２ソース／ドレイン電極１５１，１５２、および、酸化物トランジスタ領域ＡＲ２に配置された第３および第４ソース／ドレイン電極１５３，１５４を含み得る。第４導電層１５０は、導電層用物質層を全面に蒸着した後、フォトリソグラフィ工程によりパターニングされて形成されうる。
【0165】
次に、第４導電層１５０上に配置された第１ビア層ＶＩＡ１、第１ビア層ＶＩＡ１上に配置されるアノード連結電極１６１を形成する。次に、図面に示していないが、アノード連結電極１６１上に第２ビア層ＶＩＡ２、アノード電極ＡＮＯ、画素定義膜ＰＤＬ、カソード電極ＣＡＴ、発光層ＥＬおよび薄膜封止層１７０を形成して表示装置１を製造することができる。
【0166】
以下、他の図面をさらに参照して表示装置１の多様な実施形態について説明する。
【0167】
図２３は、他の実施形態による表示装置の一画素を示す断面図である。
【0168】
図２３を参照すると、一実施形態による表示装置１０＿１は、第３ゲート絶縁層ＧＩ３＿１がパターニングされうる。
【0169】
第１酸化物半導体層１３５上には第３ゲート絶縁層ＧＩ３＿１が配置され、第３ゲート絶縁層ＧＩ３＿１は、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２とは異なり、一部の領域にのみ配置され得る。第３ゲート絶縁層ＧＩ３＿１は、第１酸化物半導体層１３５のチャネル領域１３５ｃを覆い、第３および第４ソース／ドレイン領域１３５ａ，１３５ｂおよび第１酸化物半導体層１３５の側面を露出させ得る。第３ゲート絶縁層ＧＩ３＿１は、上部の第２ゲート電極１４２およびスペーサＳＰ１，ＳＰ２と実質的に同じパターン形状を有することができる。例えば、第３ゲート絶縁層ＧＩ３＿１の側面はスペーサＳＰの側面に沿って延びうるのであり、第３ゲート絶縁層ＧＩ３＿１の幅は、第２ゲート電極１４２およびスペーサＳＰ１，ＳＰ２の幅の合計と同一であり得る。第３ゲート絶縁層ＧＩ３＿１は、第３導電層１４０およびスペーサＳＰ１，ＳＰ２をマスクとして、第３ゲート絶縁膜用物質層をエッチングすることによってパターニングされうる。ただし、これに制限されない。この場合、第１ないし第４コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４は、第３ゲート絶縁層ＧＩ３＿１は貫通しない点で図４の実施形態と異なる。
【0170】
図２４は、他の実施形態による表示装置の一画素を示す断面図である。
【0171】
図２４を参照すると、一実施形態による表示装置１０＿２は、第１トランジスタＴ１も酸化物半導体層１０５＿２を含む酸化物トランジスタであり得る。第１トランジスタＴ１は第２酸化物半導体層１０５＿２を含み、第２トランジスタＴ２は第１酸化物半導体層１３５を含み得る。第１トランジスタＴ１および第２トランジスタＴ２がそれぞれ酸化物トランジスタとして形成されることにより、第１酸化物半導体層１３５および第２酸化物半導体層１０５＿２が互いに同じ層に形成され、基板１０１上に配置される層を一部省略することができる。本実施形態は、第１トランジスタＴ１および第２トランジスタＴ２がそれぞれ酸化物半導体層１０５＿２，１３５を含み、一部の層が省略された点で、図４の実施形態と異なる。
【0172】
第１酸化物半導体層１３５および第２酸化物半導体層１０５＿２は、それぞれがバッファ層１０３上に配置され得る。第１酸化物半導体層１３５および第２酸化物半導体層１０５＿２は、互いに同じ層に配置されて同じ工程により形成されうる。図４の実施形態と比較して、第１酸化物半導体層１３５と基板１０１の間に配置された層の数が減少し得る。下部遮光パターン１２２は、バッファ層１０３とバリア層１０２との間で、第１酸化物半導体層１３５と重なるように配置され得る。
【0173】
第１ゲート絶縁層ＧＩ１は、第１酸化物半導体層１３５および第２酸化物半導体層１０５＿２上のそれぞれに配置され得る。第１ゲート絶縁層ＧＩ１は、基板１０１上で互いに異なる位置に配置された、第１酸化物半導体層１３５および第２酸化物半導体層１０５＿２の両方を覆うように配置され得る。
【0174】
第１ゲート電極１１１は、第１ゲート絶縁層ＧＩ１上で第２酸化物半導体層１０５＿２と重なるように配置されるのであり、第２ゲート電極１４２は、第１ゲート絶縁層ＧＩ１上で第１酸化物半導体層１０５＿２と重なるように配置され得る。第３導電層１４０である第２ゲート電極１４２が、第１導電層１１０である第１ゲート電極１１１と同じ層に配置された点で、図４の実施形態と異なる。
【0175】
スペーサＳＰ１，ＳＰ２は、第２ゲート絶縁層ＧＩ２上で、第２ゲート電極１４２の周辺に配置され得る。スペーサＳＰ１，ＳＰ２は、スイッチングトランジスタである第２トランジスタＴ２の第２ゲート電極１４２の側面に配置され、駆動トランジスタである第１トランジスタＴ１の第１ゲート電極１１１の側面には配置されなくてもよい。
【0176】
第２ゲート絶縁層ＧＩ２は、第１ゲート電極１１１および第２ゲート電極１４２の上にそれぞれ配置され得る。第２ゲート絶縁層ＧＩ２は、基板１０１上で互いに異なる位置に配置された、第１ゲート電極１１１および第２ゲート電極１４２の両方を覆うように配置され得る。
【0177】
第２導電層１２０のキャパシタＣｓｔの第２電極１２１は、第２ゲート絶縁層ＧＩ２上で第１ゲート電極１１１と重なるように配置され得る。キャパシタＣｓｔの第２電極１２１は、第２ゲート電極１４２よりも上方の層に配置され得る。
【0178】
第１層間絶縁層ＩＬＤ１は第２導電層１２０上に配置され、第４導電層１５０は、第１層間絶縁層ＩＬＤ１上に配置され得る。第４導電層１５０の第１ないし第４ソース／ドレイン電極１５１，１５２，１５３，１５４は、それぞれ第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、および第１層間絶縁層ＩＬＤ１を貫通する第１ないし第４コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４を通じて、それぞれが酸化物半導体層１０５＿２，１３５と電気的に接続されうる。
【0179】
本実施形態は、互いに異なるトランジスタの酸化物半導体層１０５＿２，１３５が同じ層に配置され、第２層間絶縁層ＩＬＤ２および第３ゲート絶縁層ＧＩ３が省略された点で、図４の実施形態と異なる。
【0180】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明におけるその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態は、すべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【国際調査報告】