特表 2024-544695 ＭＲＡＭデバイス用の磁気トンネル接合ピラーの形成

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-03

(54)【発明の名称】ＭＲＡＭデバイス用の磁気トンネル接合ピラーの形成

(51)【国際特許分類】

   H10B 61/00 20230101AFI20241126BHJP

   H10N 50/10 20230101ALI20241126BHJP

   H01L 21/3065 20060101ALI20241126BHJP

【ＦＩ】

H10B61/00

H10N50/10 Z

H01L21/302 105A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024534118

(86)(22)【出願日】2022-11-16

(85)【翻訳文提出日】2024-06-06

(86)【国際出願番号】 EP2022082079

(87)【国際公開番号】W WO2023104453

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】17/545,485

(32)【優先日】2021-12-08

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】110000420

【氏名又は名称】弁理士法人ＭＩＰ

(72)【発明者】

【氏名】ウー、ヘン

(72)【発明者】

【氏名】ハシェミ、ポウヤ

(72)【発明者】

【氏名】シエ、ルイロン

(72)【発明者】

【氏名】フロウギアー、ジュリアン

【テーマコード（参考）】

4M119

5F004

5F092

【Ｆターム（参考）】

4M119AA20

4M119BB01

4M119CC05

4M119DD07

4M119FF05

4M119JJ15

4M119KK17

5F004CA06

5F004DB08

5F004DB12

5F004EA03

5F004EA05

5F092AA20

5F092AB07

5F092AC12

5F092AD25

5F092BB23

5F092BB36

5F092BB43

5F092BC04

5F092CA02

5F092CA03

5F092CA09

5F092FA03

(57)【要約】

ＭＲＡＭデバイスを製造する方法は、基板上にＭＴＪスタックを形成することと、ＭＴＪスタック上にハードマスク層を形成することと、ハードマスク上にエッチング・パターン・パッドを形成することと、エッチング・パターン・パッドの側面上に、ハードマスクを露出させる第１の開口部を形成するためのスペーサを形成することと、第１のビアによって分離される複数の第１のＭＴＪピラーが形成されるように、第１の開口部を使用する第１のエッチングによってＭＴＪスタックをパターニングすることと、第１のビアを第１の誘電体で充填することと、第１の誘電体とエッチング・パターン・パッドとの間に複数の第２の開口部が形成されるように、エッチング・パターン・パッドからスペーサを除去することと、第２のビアによって分離される複数の第２のＭＴＪピラーが形成されるように、第２の開口部を使用する第２のエッチングによって複数の第１のＭＴＪピラーをパターニングすることと、複数の第２のＭＴＪピラーを封入するために第２のビアを第２の誘電体で充填することと、を含む。

【特許請求の範囲】

【請求項1】

磁気トンネル接合（ＭＴＪ）ピラーを有するＭＲＡＭデバイスを製造する方法であって、
基板上にＭＴＪスタックを画定する複数の層を形成することと、
前記ＭＴＪスタック上に金属ハードマスク層を形成することと、
前記金属ハードマスク層上に複数のエッチング・パターン・パッドを形成することと、
前記複数のエッチング・パターン・パッドの側面上に、前記金属ハードマスク層を露出させる複数の第１の開口部を形成するためのスペーサを形成することと、
第１のビアによって分離される複数の第１のＭＴＪピラーが形成されるように、前記第１の開口部を使用する第１のエッチングによって前記ＭＴＪスタックをパターニングすることと、
前記第１のビアを第１の誘電体で充填することと、
前記第１の誘電体と前記複数のエッチング・パターン・パッドとの間に複数の第２の開口部が形成されるように、前記複数のエッチング・パターン・パッドから前記スペーサを除去することと、
第２のビアによって分離される複数の第２のＭＴＪピラーが形成されるように、前記第２の開口部を使用する第２のエッチングによって前記複数の第１のＭＴＪピラーをパターニングすることと、
前記複数の第２のＭＴＪピラーを封入するために前記第２のビアを第２の誘電体で充填することと、を含む、方法。

【請求項2】

第２の開口部は前記第１の開口部よりも小さい幅を有する、請求項１に記載の方法。

【請求項3】

前記第１のエッチングは第１のバイアス電圧を第１の時間の間使用するＩＢＥによるものであり、前記第２のエッチングは第２のバイアス電圧を第２の時間の間使用するＩＢＥによるものであり、前記第２のバイアス電圧は前記第１のバイアス電圧よりも高く、前記第２の時間は前記第１の時間よりも長い、請求項２に記載の方法。

【請求項4】

前記第２のエッチングの間に前記第２の誘電体が、ＭＴＪの第２のピラーの対の間に２つの第２のビアが形成されるように侵食される、請求項１に記載の方法。

【請求項5】

前記第２のエッチングの間に前記第２の誘電体が、前記第２のビアの幅が底部よりも頂部の方が広くなるように侵食される、請求項１に記載の方法。

【請求項6】

第１の方向における前記第１の誘電体の断面プロファイルは、前記第１の方向における前記第２の誘電体の断面プロファイルとは異なる、請求項１に記載の方法。

【請求項7】

前記第１の誘電体および前記第２の誘電体は異なる材料で構成されている、請求項１に記載の方法。

【請求項8】

前記複数の第２のＭＴＪピラーを前記第２の誘電体で封入した後で、ＣＭＰ平坦化を行い、前記第２のＭＴＪピラー上に金属コンタクト層を堆積させる、請求項１に記載の方法。

【請求項9】

前記ＭＴＪスタックを画定する前記複数の層は、トンネル・バリア層の一方側にある磁気自由層と、前記トンネル・バリア層の反対側にある固定された磁気極性を有する参照層と、を備える、請求項１に記載の方法。

【請求項10】

前記ＭＴＪスタックを画定する前記複数の層を形成する前に、前記基板上にシード層を形成することを更に含む、請求項１に記載の方法。

【請求項11】

磁気トンネル接合（ＭＴＪ）ピラーを有するＭＲＡＭデバイスであって、
基板上の複数のＭＴＪピラーと、
ＭＴＪピラーの各対の間に２つのビアが画定されているＭＴＪピラーの対の間の、第１の誘電体と、
前記ビアの対を充填し前記複数のＭＴＪピラーを封入する第２の誘電体と、を備える、ＭＲＡＭデバイス。

【請求項12】

前記第１の誘電体は第１のバイアス電圧を第１の時間の間使用する第１のエッチングによって形成され、前記第２の誘電体は第２のバイアス電圧を第２の時間の間使用する第２のエッチングによって形成され、前記第２のバイアス電圧は前記第１のバイアス電圧よりも高く、前記第２の時間は前記第１の時間よりも長い、請求項１１に記載のＭＲＡＭデバイス。

【請求項13】

前記第２のエッチングの間に前記第２の誘電体が、前記ＭＴＪピラーの対の間に前記２つのビアが形成されるように侵食される、請求項１２に記載のＭＲＡＭデバイス。

【請求項14】

ＭＴＪピラーの各対の間の前記２つのビアの幅は底部よりも頂部の方が広い、請求項１１に記載のＭＲＡＭデバイス。

【請求項15】

第１の方向における前記第１の誘電体の断面プロファイルは、前記第１の方向における前記第２の誘電体の断面プロファイルとは異なる、請求項１１に記載のＭＲＡＭデバイス。

【請求項16】

前記第１の誘電体および前記第２の誘電体は異なる材料で構成されている、請求項１１に記載のＭＲＡＭデバイス。

【請求項17】

前記複数のＭＴＪピラー上に金属コンタクト層を更に備える、請求項１１に記載のＭＲＡＭデバイス。

【請求項18】

前記複数のＭＴＪピラーは、トンネル・バリア層の一方側にある磁気自由層と、前記トンネル・バリア層の反対側にある固定された磁気極性を有する参照層と、を備える、請求項１１に記載のＭＲＡＭデバイス。

【請求項19】

前記ＭＴＪピラーは前記基板と前記複数のＭＴＪピラーとの間にシード層を更に備える、請求項１８に記載のＭＲＡＭデバイス。

【請求項20】

前記ＭＴＪピラーは前記磁気自由層上に金属ハードマスク層を更に備える、請求項１９に記載のＭＲＡＭデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、磁気トンネル接合（「ＭＴＪ」）スタックを含む磁気抵抗ランダム・アクセス・（「ＭＲＡＭ」）メモリ・デバイス・セル、およびＭＲＡＭデバイスを製造する方法に関する。

【背景技術】

【0002】

現在のＭＲＡＭのＭＴＪピラー形成には、短絡の原因となるＭＴＪ側壁上の金属残渣を除去するために、攻撃的なＩＢＥエッチングが必要である。強すぎるＩＢＥはＮＢＬＯＫをえぐり取り、Ｃｕの底部コンタクトに接触して、Ｃｕの露出、マイグレーション、および酸化をもたらす可能性がある。ピラー形成時にＩＢＥの開口部が大きいと、ローディング効果に起因するＮＢＬＯＫ喪失が引き起こされる。そのため、先行の解決法では、過大なＮＢＬＯＫ喪失を回避するために、低強度のＩＢＥが必要とされる。しかしながら、ＩＢＥバジェットを低減したうえでポストエッチング酸化を行い、金属残渣が酸化されると、ＭＴＪ側壁に大きなダメージがもたらされる。

【発明の概要】

【0003】

本発明の実施形態は、基板上にＭＴＪスタックを画定する複数の層を形成することと、ＭＴＪスタック上に金属ハードマスク層を形成することと、金属ハードマスク層上に複数のエッチング・パターン・パッドを形成することと、複数のエッチング・パターン・パッドの側面上に、ハードマスク層を露出させる複数の第１の開口部を形成するためのスペーサを形成することと、第１のビアによって分離される複数の第１のＭＴＪピラーが形成されるように、第１の開口部を使用する第１のエッチングによってＭＴＪスタックをパターニングすることと、第１のビアを第１の誘電体で充填することと、第１の誘電体と複数のエッチング・パターン・パッドとの間に複数の第２の開口部が形成されるように、複数のエッチング・パターン・パッドからスペーサを除去することと、第２のビアによって分離される複数の第２のＭＴＪピラーが形成されるように、第２の開口部を使用する第２のエッチングによって複数の第１のＭＴＪピラーをパターニングすることと、複数の第２のＭＴＪピラーを封入するために第２のビアを第２の誘電体で充填することと、を含む、磁気トンネル接合（ＭＴＪ）ピラーを有するＭＲＡＭデバイスを製造する方法に関する。

【0004】

本発明の実施形態は、基板上の複数のＭＴＪピラーと、ＭＴＪピラーの各対の間に２つのビアが画定されているＭＴＪピラーの対の間の、第１の誘電体と、ビアの対を充填し複数のＭＴＪピラーを封入する第２の誘電体と、を備える、磁気トンネル接合（ＭＴＪ）ピラーを有するＭＲＡＭデバイスに関する。

【0005】

以下、添付の図面を参照して、様々な実施形態の更なる特徴ならびに構造および動作を詳細に説明する。図面では、類似の参照番号は同一のまたは機能的に類似した要素を示す。

【図面の簡単な説明】

【0006】

【図1】複数の実施形態に係る、ＭＲＡＭデバイスの磁気トンネル接合（ＭＴＪ）スタックの下に形成されるバック・エンド・オブ・ラインの基層の断面図である。

【図2】複数の実施形態に係る、追加の製造工程後の図１のＭＲＡＭデバイスの断面図である。

【図3】複数の実施形態に係る、追加の製造工程後の図２のＭＲＡＭデバイスの断面図である。

【図4】複数の実施形態に係る、追加の製造工程後の図３のＭＲＡＭデバイスの断面図である。

【図5】複数の実施形態に係る、追加の製造工程後の図４のＭＲＡＭデバイスの断面図である。

【図6】複数の実施形態に係る、追加の製造工程後の図５のＭＲＡＭデバイスの断面図である。

【図7】複数の実施形態に係る、追加の製造工程後の図６のＭＲＡＭデバイスの断面図である。

【図8】複数の実施形態に係る、追加の製造工程後の図７のＭＲＡＭデバイスの断面図である。

【図9】複数の実施形態に係る、追加の製造工程後の図８のＭＲＡＭデバイスの断面図である。

【発明を実施するための形態】

【0007】

本開示では、磁気トンネル接合（「ＭＴＪ」）スタックを含むＭＲＡＭデバイス、およびＭＲＡＭデバイスを製造する方法について記載する。特に、本開示では、フィールド領域のＭＴＪスタック材料を除去するための１つのエッチング・プロセスと、小さなエッチング開口部を伴う第２のエッチング・プロセスとの、２ステップのエッチング・プロセスについて記載する。本開示では、ＭＴＪスタック・ピラーと隣接する、同じ方向において異なる断面プロファイルを有する２つの異なる下地誘電体層を有するＭＴＪスタック・ピラーで構成されるＭＲＡＭデバイスについて記載する。

【0008】

本明細書では本発明の様々な実施形態が関連する図面を参照して記載される。本発明の範囲から逸脱することなく代替の実施形態を考案することができる。以下の説明および図面において、要素間の様々な接続および位置関係（例えば、上、下、隣、等）が説明されることが留意される。これらの接続または位置関係あるいはその両方は、そうではないと明記されていない限りは直接的または間接的であり得、本開示はこの点に関して限定的となることを意図していない。したがって、エンティティの結合は直接的結合または間接的結合のいずれを指す場合もあり、エンティティ同士の位置関係は直接的な位置関係または間接的な位置関係であり得る。間接的位置関係の例として、本明細書で層「Ｂ」を覆って層「Ａ」を形成することに言及する場合は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない範囲で、層「Ａ」と層「Ｂ」の間に１つまたは複数の中間層（例えば層「Ｃ」）がある状況を含む。

【0009】

以下の定義および略語は、特許請求の範囲および明細書を解釈するために使用されるものである。本明細書で使用する場合、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｅ）」、「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」、もしくは「含有する（ｃｏｎｔａｉｎｉｎｇ）」、またはそれらの何らかの他の変形は、非排他的な包含を含むことが意図されている。例えば、列挙された要素を含む組成物、混合物、プロセス、方法、物品、または装置は必ずしもそれらの要素だけに限定されず、明示的に列挙されていないかまたはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の、他の要素を含み得る。

【0010】

以降の説明を目的として、用語「上側（ｕｐｐｅｒ）」、「下側（ｌｏｗｅｒ）」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびこれらの派生語は、記載される構造および方法と、図面の図における向きで関係しているものとする。用語「上にある（ｏｖｅｒｌｙｉｎｇ）」、「上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「～の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」、または「～の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」は、第１の要素、例えば第１の構造が、第２の要素、例えば第２の構造の上に存在することを意味し、この場合第１の要素と第２の要素の間に、接合面構造などの介在する要素が存在し得る。用語「直接的接触」は、第１の要素、例えば第１の構造と、第２の要素、例えば第２の構造とが、それら２つの要素の接合面にどのような中間の導通層、絶縁層、または半導体層も用いずに接続されていることを意味する。例えば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的な」という用語は、第１の要素をエッチングすることができ、第２の要素がエッチ・ストップとして機能し得ることを意味することに留意されたい。

【0011】

簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関連する従来の技術は、本明細書において詳細に説明する場合もあれば、しない場合もある。また更に、本明細書に記載する様々なタスクおよびプロセス・ステップは、本明細書に詳細に記載されていない追加のステップまたは機能性を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造の様々な工程はよく知られており、したがって簡潔にするために、多くの従来の工程には本明細書では簡潔にしか言及しないかまたはそれらを完全に省略し、よく知られているプロセスの詳細は提供しない。

【0012】

一般に、ＩＣにパッケージングされるマイクロ・チップを形成するために用いられる様々なプロセスは、４つの一般的カテゴリ、すなわち、膜の堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。

【0013】

堆積とは、ウエハ上に材料を堆積させる、コーティングする、またはその他の方法で転移させる何らかのプロセスである。利用可能な技術としてはとりわけ、物理気相堆積法（ＰＶＤ）、化学気相堆積法（ＣＶＤ）、電気化学堆積法（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびここ最近では原子層堆積法（ＡＬＤ）が挙げられる。別の堆積技術として、プラズマ促進化学気相堆積法（「ＰＥＣＶＤ」）が挙げられるが、これは、プラズマ中のエネルギーを利用して、通常であれば従来のＣＶＤに関連するより高い温度を必要とするであろう反応を、ウエハ表面に誘発するプロセスである。ＰＥＣＶＤ堆積中にイオン照射（Energetic ion bombardment）を行うことで、膜の電気的および機械的特性を向上させることもできる。

【0014】

除去／エッチングはウエハから材料を除去する何らかのプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械的平坦化（「ＣＭＰ」）、などが挙げられる。除去プロセスの一例は、イオン・ビーム・エッチング（「ＩＢＥ」）である。一般に、ＩＢＥ（またはミリング）とは、遠隔のブロード・ビーム・イオン／プラズマ源を利用して、物理的な不活性ガス手段または化学的な反応性ガス手段あるいはその両方によって基材を除去する、ドライ・プラズマ・エッチング法を指す。他のドライ・プラズマ・エッチング技術と同様に、ＩＢＥには、エッチング速度、異方性、選択性、均一性、アスペクト比、基板損傷の最小化などの利点がある。ドライ除去プロセスの別の例は、反応性イオン・エッチング（「ＲＩＥ」）である。一般に、ＲＩＥは、ウエハ上に堆積させた材料を除去するために、化学反応性プラズマを使用する。ＲＩＥの場合、プラズマは電磁場によって低圧（真空）下で生成される。ＲＩＥプラズマからの高エネルギー・イオンがウエハ表面に攻撃的に作用し、これと反応して材料が除去される。

【0015】

半導体ドーピングとは、例えばトランジスタのソースおよびドレインに、一般的には拡散によってまたはイオン注入によってあるいはその両方によってドーピングすることで、電気的特性を改変することである。これらのドーピング・プロセスに続いて、炉アニーリングまたは高速熱アニーリング（「ＲＴＡ」）が行われる。アニーリングは注入されたドーパントを活性化する役割を果たす。トランジスタおよびその構成要素を接続および絶縁するために、導体（例えば、ポリ・シリコン、アルミニウム、銅、等）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素、等）の膜が使用される。半導体基板の様々な領域に選択的にドーピングすることで、電圧の印加によって基板の導電性を変化させることが可能になる。これら様々な構成要素の構造を作成することによって、何百万個ものトランジスタを構築し、互いに配線することで、現代のマイクロ電子デバイスの複雑な回路構成を形成することができる。

【0016】

半導体リソグラフィとは、半導体基板上に３次元のレリーフ画像またはパターンを形成し、その後にパターンを基板に転写することである。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造、および回路の何百万個ものトランジスタを接続する多数の配線を構築するために、リソグラフィ工程およびエッチング・パターン転写工程が複数回繰り返される。ウエハ上にプリントされている各パターンが事前に形成されたパターンと位置合わせされ、導体、絶縁体、および選択的にドーピングされた領域が時間をかけて構築されて、最終的なデバイスが形成される。

【0017】

ここで本発明の態様とより特定的に関連する技術の概要に目を向けると、埋め込みＤＲＡＭ（「ｅＤＲＡＭ」）とは、特定用途向け集積回路（「ＡＳＩＣ」）またはマイクロプロセッサの同じダイまたはマルチ・チップ・モジュール（「ＭＣＭ」）上に組み込まれた、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）である。ｅＤＲＡＭはシリコン・オン・インシュレータ（「ＳＯＩ」）技術で実装されているが、この技術は、半導体製造における、従来のシリコン基板に代わる、層状のシリコン－絶縁体－シリコン基板の使用を指す。ｅＤＲＡＭ技術は様々な度合で成功を収めており、サーバ・メモリの選択肢としてのＳＯＩ技術に対する需要は近年減少している。

【0018】

磁気トンネル接合（ＭＴＪ）を用いる磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスは、既存のｅＤＲＡＭ技術に取って代わる選択肢の１つである。ＭＲＡＭは不揮発性メモリであり、この利点がこのメモリ技術の開発を加速させる原動力となっている。

【0019】

ここで同様の数字が同じまたは同様の要素を表す図面を参照し、最初に図１を参照すると、本発明の実施形態が適用され得る例示的な構造体１０が示されている。構造体１０は、複数の層で構成されたバック・エンド・オブ・ライン（「ＢＥＯＬ」）基板１２を含む。一般に、ＢＥＯＬ基板１２はＩＣ製造の２番目の部分であり、ここで個々のデバイス（トランジスタ、コンデンサ、抵抗、等）がウエハ上の配線と相互接続される。図１に示すように、ＢＥＯＬ基板１２は、ＢＥＯＬ金属層１４と、ＢＥＯＬ誘電体層１６とを含む。ＢＥＯＬ金属層１４は例えば、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、またはこれらの組合せを含み得る。ＢＥＯＬ誘電体層１６は例えば、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＢＣＮ、ｌｏｗ－ｋのＮＢＬＯＫ、または任意の他の好適な誘電体材料で構成され得る。

【0020】

ＢＥＯＬ金属層１４上にはマイクロ・スタッド層１８が形成される。最初に、マイクロ・スタッド層１８は、誘電体層１６をリソグラフィによってパターニングすることで形成され得る。次いで、後続のマイクロ・スタッド層１８による充填のための空間を除去するために、ビア誘電体層１６に例えばＲＩＥによってビアを形成する。特定の実施形態では、マイクロ・スタッド層１８は、Ｗ、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、ＴｉＯＣＮ、ＴａＯＣＮ、またはこれらの材料の組合せなどの材料を含み得る。マイクロ・スタッド層１８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの組合せによって形成され得る。マイクロ・スタッド層１８が形成された後で、この構造体は例えば、更なる処理のために表面を平坦化するためのＣＭＰにかけられる。図１に示すＢＥＯＬ層を含む構造体は、ＭＴＪスタックが表面に形成されることになる開始構造体である。

【0021】

ビア誘電体１６およびマイクロ・スタッド層１８上にＭＴＪスタック２０が形成される。いくつかの実施形態では、ＭＴＪスタック層２０は、ビア誘電体層１６上に形成されたシード層２２を含む。シード層２２は、ＭＴＪスタック２０の自由層の成長面として適した結晶格子および結晶粒組織を有する。シード層２２は例えば、Ｒｕ、Ｔａ、ＮｉＣｒ、またはこれらの材料の組合せで構成される金属シード層とすることができる。

【0022】

一般に、ＭＴＪスタック２０は、磁気自由層２４と、トンネル・バリア層２６と、固定された磁気極性を有する参照層２８と、を含み得る。一般に、磁気自由層２４は、反転可能な磁気モーメントまたは磁化を有する。特定の実施形態では、トンネル・バリア層２６は、２つの導電性材料間の薄い絶縁層などの、バリアである。電子は量子トンネリングのプロセスによってトンネル・バリア２６を通過する。特定の実施形態ではトンネル・バリア層２６はＭｇＯで構成される。特定の実施形態では、ＭＴＪスタック２０の各層は、オングストローム未満の厚さから数オングストロームまたはナノメートルの厚さまでを有し得る。ＭＴＪスタック２０の典型的な材料の例としては、トンネル・バリア層２６のＭｇＯ、自由層２４のＣｏＦｅＢ、および参照層２８の異なる材料で構成された複数の層を挙げることができる。ＭＴＪスタック２０を形成するＭＲＡＭ材料は上記したこれらの材料または層に限定されないことが諒解されるべきである。すなわち、ＭＲＡＭ材料スタックは、ＭＲＡＭデバイスに使用される任意の知られている材料のスタックで構成され得る。また更に、ＭＴＪスタック２０のいずれかが追加の層を含んでもよく、特定の層を省略してもよく、層の各々が任意の数の下位層を含んでもよいことが諒解されるべきである。

【0023】

ＭＴＪスタック２０上にハードマスク・スタック３０が堆積される。いくつかの実施形態では、ハードマスク・スタック３０は、ＴａまたはＲｕの層とＴａＮの層とで構成される。ハードマスク・スタック３０はその後、リソグラフィおよびＲＩＥによってパターニングされる。図２に示すように、特定の実施形態において、エッチング・パターン層は、有機平坦化層（「ＯＰＬ」）材料、ＳｉＮ_ｘ、ＳｉＯ_ｘなどの酸化物、ＳｉＡＲＣ、フォトレジスト、またはこれらの組合せで構成される、エッチング・パターン・パッド３２を形成するようにパターニングされる。最初にエッチング・パターン・パッド３２の材料がハードマスク３０上に堆積され、次いでＲＩＥまたはＩＢＥによってエッチングされて、図２に示すパッド３２のパターンが形成される。

【0024】

次に図３を参照すると、エッチング・パターン・レイター３２の側壁上にスペーサ３４が形成されて、第１の開口部３５が形成されている。スペーサ３４は、例えばＳｉＮ、ＳｉＢＣＮ、またはＳｉＣＮで形成することができ、一般にエッチング・パターン・パッド３２に対してエッチング選択性を有するように選択される。

【0025】

次に図４を参照すると、ＭＴＪスタック２０は、パターン用スペーサ３４を有するエッチング・パターン・パッド３２を利用しながら、第１のＩＢＥでパターニングされ、第１のＭＴＪピラー２１が形成される。図４に示すように、エッチングは誘電体層１６の内部（または頂部付近）で停止される。いくつかの実施形態では、ＭＴＪスタック２０は、複数の角度でのＩＢＥまたはＲＩＥまたはこれらの組合せによってパターニングされる。こうして、エッチング手順の後で、複数の第１のＭＴＪピラー２１がビア３６によって分離されて形成される。このＩＢＥは最終的なＭＴＪピラー形成のためのものではないことを考慮し、開口部３５では、非攻撃的なまたは低強度のＩＢＥを使用してもよい。いくつかの実施形態では、ＩＢＥは、低バイアス電圧を短時間使用してもよい。

【0026】

次に図５を参照すると、ビア３６を充填するように第１の誘電体層３８が堆積される。この第１の誘電体層３８は、任意の適切なＩＬＤ酸化物、ｌｏｗ―ｋの流動可能な酸化物で構成され得る。いくつかの実施形態では、第１の誘電体層３８は、第１のＭＴＪピラー２１の表面から容易に除去できるように、ＭＴＪピラーに対する付着係数が非常に低い。いくつかの実施形態では、誘電体材料は低品質のＳｉＮ、ＳｉＢＣＮ、ＳｉＯＮ、ＳｉＯ_ｘ、ＳｉＣＯＮ、またはこれらの組合せで構成される場合があり、その場合誘電体材料は、ＩＢＥエッチングによる損傷を受けやすい可能性がある。第１の誘電体層３８は、スペーサ３４の側壁とスペーサ３４およびエッチング・パターン・パッド３２の上面とを覆うのに十分な高さまで堆積される。ビア３６の誘電体充填に続いてＣＭＰを行い、スペーサ３４とともにエッチング・パターン・パッド３２の上面を露出させる。

【0027】

次に図６を参照すると、スペーサ３４は、エッチング・パターン・パッド３２の両側にエッチング開口部４０を残して除去される。エッチング開口部４０は第１の開口部３５よりも小さい。スペーサは、選択的ＲＩＥまたは適切なウェットもしくはドライ・エッチング・プロセスを用いて除去される。いくつかの実施形態では、スペーサを除去すると、ほぼ垂直なエッチ傾斜またはほぼ垂直な接触角度を有するようにエッチング開口部４０が画定される。用語「ほぼ垂直なエッチ傾斜」または「ほぼ垂直な接触角度」の使用は、開口部の側壁がエッチング・パターン３２の頂部の平面に対して少なくとも８０度、好ましくは約９０度で形成されることで定まる角度を意味する。

【0028】

図７に示すように、パターン用スペーサ３４を有さないエッチング・パターン・パッド３２を利用しながら、第１のＭＴＪピラー２１をエッチングするための第２のＩＢＥが実行されて、第２のＭＴＪピラー４１が形成される。図７に示すように、エッチングは誘電体層１６の内部（または頂部付近）で停止されて、ＭＴＪピラー４１と第１の誘電体３８との間にビア４２が形成される。エッチング開口部４０が小さいほど誘電体１６へのゲージングが少なくなるため、ＩＢＥバジェットをはるかに高くすることができる。第２のＩＢＥはしたがって、第１のＩＢＥエッチングよりもより直線的なエッチング角度で、より高いバイアス電圧をより長い時間の間用いて、より攻撃的に行うことができる。追加のリソグラフィ・プロセスは必要ない。予め充填された犠牲誘電体３８は、第２のＩＢＥエッチング中に、ＭＴＪの第２のピラー４１の対の間に２つの第２のビア４２が形成されるように侵食されることになる。誘電体３８はまた、下にあるＮＢＬＯＫ層１６のための保護層としても機能する。こうして、開口部４０が小さいことに起因して、この第２のＩＢＥステップの間のＮＢＬＯＫ喪失は、はるかに大きな開口部で行われる従来のＭＴＪスタック・パターニングと比較して、最小限となる。第１の誘電体３８の侵食に起因して開口部４０の頂部４４は広がることになるが、このことは、続く角度の付いたＩＢＥ洗浄エッチングにとって有益となる。

【0029】

ＭＴＪの第２のピラー４１およびエッチング・パターン・パッド３２の露出面を覆うようにビア４２を充填する誘電体封入層４６が形成され、続いてＣＭＰ平坦化プロセスが行われる。図８に示すように、ＣＭＰによって、第２のＭＴＪピラー４１および誘電体封入層４６の上面が露出する。例えば、誘電体封入層４６は、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤ、ＡｌＯ_ｘ、ＴｉＯ_ｘ、ＢＮ、ＳｉＮ、およびＳｉＢＣＮのうちの、少なくとも１つを含む。

【0030】

次に図９を参照すると、ＣＭＰ平坦化プロセスに続いて、封入層４６および第２のＭＴＪピラー４１の露出面上に、従来のリソグラフィによって、金属コンタクト層４８が形成される。いくつかの実施形態では、金属コンタクト層４８の形成に続いて、金属コンタクト層４８の上面を覆うように、第２のＩＬＤ層またはＮＢＬＯＫ層５０が形成される。特定の実施形態では、金属コンタクト層４８は、Ｔａ、ＴａＮ、Ｃｕ、またはそれらの任意の適切な組合せで構成されている。いくつかの実施形態では、図９に示すように、第２のＭＴＪピラー４１の金属ハードマスク層３０の複数の面上に金属コンタクト層を形成するために、封入層４６の一部が、選択的ＲＩＥまたは他の適切なウェットまたはドライ・エッチングを用いて除去される。

【0031】

図９に示す最終的なＭＲＡＭデバイス５２は、第２のＭＴＪスタック・ピラー４１と、第２のＭＴＪスタック・ピラー４１に隣接する異なる断面プロファイルを有する２つの異なる下地誘電体層３８および４６とで構成されている。ＭＲＡＭデバイス５２は、図４に示すエッチング開口部３６を使用してフィールド領域のＭＴＪスタック材料を除去する１つのエッチング・プロセスと、図６に示すより小さいエッチング開口部４０を使用する第２のエッチング・プロセスとの、２ステップのエッチング・プロセスを使用して形成される。ＭＴＪピラーに隣接する２つの異なる誘電体充填材３８および４６は、下地ＮＢＬＯＫ１６をより良好に保持する。誘電体層３８は、第２のＭＴＪピラー４１同士の間の侵食された中間犠牲誘電体である。

【0032】

様々な実施形態の説明が例示の目的で提示されており、それらは網羅的であること、または開示される実施形態に限定されることは意図していない。当業者には記載される実施形態の範囲から逸脱することなく多くの変更および変形が明らかであろう。本明細書で用いられる専門用語は、実施形態の原理、実際の用途、もしくは市場で見られる技術に対する技術的な改善を最もよく説明するように、または他の当業者が本明細書において開示される実施形態を理解できるように、選択された。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】