特表 2024-544742 画素回路及びこれを含むマイクロディスプレイ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-03

(54)【発明の名称】画素回路及びこれを含むマイクロディスプレイ装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20241126BHJP

   G09G 3/20 20060101ALI20241126BHJP

   G09F 9/30 20060101ALI20241126BHJP

【ＦＩ】

G09G3/36

G09G3/20 624B

G09G3/20 680G

G09G3/20 680H

G09F9/30 330

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024555882

(86)(22)【出願日】2022-11-04

(85)【翻訳文提出日】2024-05-15

(86)【国際出願番号】 KR2022017286

(87)【国際公開番号】W WO2023090724

(87)【国際公開日】2023-05-25

(31)【優先権主張番号】10-2021-0160401

(32)【優先日】2021-11-19

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】524184275

【氏名又は名称】ラオンテック インコーポレイテッド

(74)【代理人】

【識別番号】110003579

【氏名又は名称】弁理士法人山崎国際特許事務所

(74)【代理人】

【識別番号】100173978

【弁理士】

【氏名又は名称】朴 志恩

(74)【代理人】

【識別番号】100118647

【弁理士】

【氏名又は名称】赤松 利昭

(74)【代理人】

【識別番号】100123892

【弁理士】

【氏名又は名称】内藤 忠雄

(74)【代理人】

【識別番号】100169993

【弁理士】

【氏名又は名称】今井 千裕

(72)【発明者】

【氏名】ジョン、ミンス

(72)【発明者】

【氏名】キム、ボウン

【テーマコード（参考）】

5C006

5C080

5C094

【Ｆターム（参考）】

5C006AF47

5C006BB15

5C006BC03

5C006BC05

5C006BC08

5C006BC11

5C006FA41

5C006FA42

5C080AA06

5C080AA10

5C080BB05

5C080DD07

5C080DD22

5C080DD23

5C080EE19

5C080FF11

5C080JJ03

5C080JJ06

5C080JJ07

5C094AA05

5C094AA15

5C094BA27

5C094BA43

5C094DA13

5C094DB04

5C094FA02

(57)【要約】

実施形態による画素回路及びこれを含むマイクロディスプレイ装置が開示される。前記画素回路は、駆動回路から電圧が印加される第１画素回路と、前記第１画素回路から電圧が印加される第２画素回路と、前記第１画素回路と前記第２画素回路との間に形成されるキャパシタと、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

駆動回路から電圧が印加される第１画素回路と、
前記第１画素回路から電圧が印加される第２画素回路と、
前記第１画素回路と前記第２画素回路との間に形成されるキャパシタを含む、画素回路。

【請求項2】

前記第２画素回路は、
前記第１画素回路から前記キャパシタによって分配された電圧が印加される、請求項１に記載の画素回路。

【請求項3】

前記分配された電圧は、第２画素回路の位置による平均値によって決定される、請求項２に記載の画素回路。

【請求項4】

前記第１画素回路は、パネルの第１層に形成され、
前記第２画素回路は、前記第１層の上部に位置する第２層に形成される、請求項１に記載の画素回路。

【請求項5】

前記第１画素回路と前記第２画素回路の電極は、ビア配線によって連結される、請求項４に記載の画素回路。

【請求項6】

前記第１画素回路と前記第２画素回路の電極は、互いに連結されない、請求項４に記載の画素回路。

【請求項7】

前記第１画素回路と前記第２画素回路の電極は、互いに異なる個数で形成される、請求項４に記載の画素回路。

【請求項8】

前記第１画素回路と前記第２画素回路の電極は、互いに異なる大きさで形成される、請求項４に記載の画素回路。

【請求項9】

前記第１画素回路の電極は、前記第２画素回路の電極より大きく形成される、請求項８に記載の画素回路。

【請求項10】

前記第１画素回路と前記第２画素回路の電極は、少なくとも一部が重畳する、請求項８に記載の画素回路。

【請求項11】

請求項１ないし１０のいずれか１項に記載の画素回路と、
前記画素回路に電圧を印加する画素駆動回路と、を含む、マイクロディスプレイ装置。

【請求項12】

入力された映像に対してキャパシタカップリングの平均値の駆動による前処理を遂行する画素補償前処理器と、
前記入力された映像の第１解像度を第２解像度に変換する解像度変換器と、をさらに含み、
前記画素駆動回路は、
前記変換された第２解像度で前記画素回路に電圧を印加する、請求項１１に記載のマイクロディスプレイ装置。

【請求項13】

前記第２解像度は、前記第１解像度より解像度が低い、請求項１２に記載のマイクロディスプレイ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画素回路及びこれを含むマイクロディスプレイ装置に関する。

【背景技術】

【0002】

一般的に、ディスプレイ装置は電気的及び光学的特性を利用して映像をディスプレイパネルに表示する装置であって、液晶表示ディスプレイ（LCD：Liquid Crystal Display）、有機発光ダイオード（OLED：Organic Light Emitting Diodes）ディスプレイなどを含む。このようなディスプレイ装置は、多数の画素（Pixel）が行／列の２次元マトリックス形態に配置された構造を有する。

【0003】

図１は、従来のマイクロディスプレイ装置の画素駆動方式を説明するための図面である。

【0004】

図１を参照すると、ディスプレイ装置はＣ×Ｒの解像度を具現するために、一般的に列ライン（Column Line）と行ライン（Row Line）を交差して画素回路に所望するデータ（data）を格納して画素回路を介して画素を駆動する方式である。Ｃ×Ｒの解像度を具現するためには、Ｃ個のコラム（Column）駆動線及び駆動回路、Ｒ個のロー（row）駆動線及び駆動回路、Ｃ×Ｒ個の画素回路で構成されなければならない。

【0005】

この時、解像度を上げるためには、ＣとＲに該当する値を所望する解像度だけ上げなければならない。すなわち、画素の駆動線と駆動回路の複雑度が増加することになり、駆動画素の大きさが一定である場合、解像度の増加分だけディスプレイ装置の大きさが大きくなるようになっている。

【発明の概要】

【発明が解決しようとする課題】

【0006】

実施形態は、画素回路及びこれを含むマイクロディスプレイ装置を提供することができる。

【課題を解決するための手段】

【0007】

実施形態による画素回路は、駆動回路から電圧が印加される第１画素回路と、前記第１画素回路から電圧が印加される第２画素回路と、前記第１画素回路と前記第２画素回路との間に形成されるキャパシタと、を含んでよい。

【0008】

前記第２画素回路は、前記第１画素回路から前記キャパシタによって分配された電圧が印加されてよい。

【0009】

前記分配された電圧は、第２画素回路の位置による平均値によって決定されてよい。

【0010】

前記第１画素回路は、パネルの第１層に形成され、前記第２画素回路は、前記第１層の上部に位置する第２層に形成されてよい。

【0011】

前記第１画素回路と前記第２画素回路の電極は、ビア配線によって連結されてよい。

【0012】

前記第１画素回路と前記第２画素回路の電極は、互いに連結されなくてよい。

【0013】

前記第１画素回路と前記第２画素回路の電極は、互いに異なる個数で形成されてよい。

【0014】

前記第１画素回路と前記第２画素回路の電極は、互いに異なる大きさで形成されてよい。

【0015】

前記第１画素回路の電極は、前記第２画素回路の電極より大きく形成されてよい。

【0016】

前記第１画素回路と前記第２画素回路の電極は、少なくとも一部が重畳されてよい。

【0017】

実施形態によるマイクロディスプレイ装置は、請求項１ないし１０のいずれか１項による画素回路と、前記画素回路に電圧を印加する画素駆動回路と、を含んでよい。

【0018】

前記マイクロディスプレイ装置は、入力された映像に対してキャパシタカップリングの平均値の駆動による先処理を遂行する画素補償先処理器と、前記入力された映像の第１解像度を第２解像度に変換する解像度転換器をさらに含み、前記画素駆動回路は、前記変換された第２解像度で前記画素回路に電圧を印加することができる。

【0019】

前記第２解像度は、前記第１解像度より解像度が低く設定されてよい。

【発明の効果】

【0020】

実施形態によれば、画素回路駆動に必要な画素駆動回路の個数を一定比率に減らして解像度を増進させることができる。

【0021】

実施形態によれば、画素駆動回路の個数を減らすことが可能であって、電力消耗を改善することができる。

【0022】

実施形態によれば、駆動画素の面積を最小化して電力消耗を減らすことが可能であるため、ＳＲＡＭ（Static Random Access Memory）回路をはじめとし、多様な駆動方式の画素回路に使用されるマイクロディスプレイ基板の面積と電力消耗を減らして実際の装置の性能と電力消耗とを向上させることができる。

【図面の簡単な説明】

【0023】

【図1】図１は、従来のマイクロディスプレイ装置の画素駆動方式を説明するための図面である。

【0024】

【図2】図２は、本発明の第１実施形態による画素回路を示す図面である。

【0025】

【図3a】図３ａは、図２に示された画素回路の平面と断面を示す図面である。

【0026】

【図3b】図３ｂは、図２に示された画素回路の平面と断面を示す図面である。

【0027】

【図4】図４は、本発明の第１実施形態の変形された画素回路を示す図面である。

【0028】

【図5a】図５ａは、図４に示された画素回路の平面と断面を示す図面である。

【0029】

【図5b】図５ｂは、図４に示された画素回路の平面と断面を示す図面である。

【0030】

【図6a】図６ａは、第１実施形態による画素回路の配置形態を示す図面である。

【0031】

【図6b】図６ｂは、第１実施形態による画素回路の配置形態を示す図面である。

【0032】

【図6c】図６ｃは、第１実施形態による画素回路の配置形態を示す図面である。

【0033】

【図7】図７は、第１実施形態の画素回路を適用したマイクロディスプレイ装置を示す図面である。

【0034】

【図8】図８は、本発明の第２実施形態による画素回路を示す図面である。

【0035】

【図9】図９は、図８に示された画素回路の平面図である。

【0036】

【図10】図１０は、第２実施形態の画素回路を適用したマイクロディスプレイ装置を示す図面である。

【0037】

【図11a】図１１ａは、実施形態による画素の解像度変換の例示を示す図面である。

【0038】

【図11b】図１１ｂは、実施形態による画素の解像度変換の例示を示す図面である。

【0039】

【図12】図１２は、実施形態によるマイクロディスプレイ装置の駆動過程を説明するための図面である。

【0040】

【図13】図１３は、画素回路電極の多様な配置構造を示す。

【発明を実施するための形態】

【0041】

以下、添付された図面を参照して、本明細書に開示された実施形態を詳細に説明するものの、図面符号に関係なく同一又は類似した構成要素は同一の参照番号を付与し、これに対する重複する説明は省略することにする。以下の説明で使用される構成要素に対する接尾辞「部」は、明細書作成の容易さだけが考慮されて付与又は混用されるものとして、それ自体で互いに区別される意味又は役割を持つものではない。

【0042】

また、本明細書に開示された実施形態を説明するにあたって、関連した公知技術に対する具体的な説明が本明細書に開示された実施形態の要旨を曇らしかねないと判断される場合、その詳細な説明を省略する。また、添付された図面は、本明細書に開示された実施形態を容易に理解できるようにするためのものに過ぎず、添付された図面によって本明細書に開示された技術的思想が制限されず、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むものと理解されなければならない。

【0043】

第１、第２などのように序数を含む用語は、多様な構成要素を説明するのに使用され得るが、前記構成要素は前記用語によって限定されはしない。前記用語は、一つの構成要素を他の構成要素から区別する目的でのみ使用される。

【0044】

ある構成要素が他の構成要素に「連結されて」いるとか、「接続されて」いると言及された時には、その他の構成要素に直接的に連結されていたり、又は、接続されていることもあるが、中間に他の構成要素が存在することもあると理解されなければならないだろう。反面、ある構成要素が他の構成要素に「直接連結されて」いるとか、「直接接続されて」いると言及された時には、中間に他の構成要素が存在しないものと理解されなければならないだろう。単数の表現は、文脈上明白に異なるように意味しない限り、複数の表現を含む。

【0045】

本出願において、「含む」又は「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又は、これらを組み合わせたものが存在することを指定しようとすることであって、一つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又は、これらを組み合わせたものの存在、又は、付加の可能性をあらかじめ排除しないものと理解されなければならない。

【0046】

実施形態では、画素駆動回路から印加される電圧によって駆動される第１画素回路と、第１画素回路から分配される電圧によって駆動される第２画素回路とからなる画素回路を構成するものの、これをキャパシタカップリング画素回路と命名する。

【0047】

図２は、本発明の第1実施形態による画素回路を示す図面であり、図３ａ及び図３ｂは、図２に示された画素回路の平面と断面を示す図面である。

【0048】

図２を参照すると、本発明の第１実施形態による画素回路はキャパシタカップリング画素回路であり、第１画素回路１０、第２画素回路２０、キャパシタ（Capacitor）Ｃを含んでよい。

【0049】

第１画素回路１０は、コラム（column）駆動回路とロー（row）駆動回路を含む画素駆動回路から印加される電圧によって駆動されてよい。

【0050】

第２画素回路２０は、画素駆動回路から電圧を直接印加されず、第１画素回路１０からキャパシタカップリングによって分配される電圧により駆動されてよい。

【0051】

キャパシタＣは、第１画素回路１０と第２画素回路２０との間に形成されてよい。キャパシタＣは、第２画素回路２０と第１画素回路１０とが互いに連結されるように形成されてよく、隣接した第２画素回路２０の相互間に互いに連結されるように形成されてよい。

【0052】

第１実施形態の画素アレイにおいて、キャパシタカップリングによって各平均値で駆動される第２画素回路は第１画素回路の中央に位置するものの、１：４の比率で画素の個数が増加することになる。ここで、１：４の比率は、第１画素回路の電極と第１画素回路と第２画素回路の電極間との比率を示すものの、画素回路の配置又は位置によって変更されてよい。

【0053】

例えば、第１画素回路であるＣｋＲ１、Ｃｋ＋２Ｒ１、ＣｋＲ１＋２、Ｃｋ＋２Ｒｋ＋２（Group1）の電極は、駆動装置によって電圧駆動されてよい。第２画素回路であるＣｋ＋１Ｒ１、ＣｋＲ１＋１、Ｃｋ＋１Ｒ１＋１、Ｃｋ＋２Ｒ１＋１、Ｃｋ＋１Ｒ１＋２（Group2）の電極は駆動装置に直接連結されず、第１画素回路（Group1）の電極を介してキャパシタによって連結されてよい。

【0054】

第１画素回路（Group1）の電極と第２画素回路（Group2）の電極は、電極の配置によって第１画素回路の電極と第２画素回路の電極の１／２又は１／４だけ重なり得る。また、第２画素回路の電極の間に向かい合う電極面によって重なり得る。

【0055】

第１画素回路と第２画素回路の電極は互いに異なる個数で形成され、少なくとも一部が重畳してよい。第１画素回路と第２画素回路の電極は互いに異なる大きさで形成されるものの、第１画素回路の電極は第２画素回路の電極よりも大きく形成されてよい。

【0056】

図３ａ及び図３ｂに示されたように、第１画素回路（Group1）の電極を第１層（layer）に配置させ、第２画素回路（Group2）の電極を第２層（layer）に配置させることができる。

【0057】

この時、第１画素回路（Group1）の電極と第２画素回路（Group2）の電極は、ビア（VIA）配線を用いて連結させることができる。すなわち、第２層に配置された第２画素回路のうち中心に位置する画素回路が第１層に配置された第１画素回路とビア（VIA）配線を用いて連結される。

【0058】

層の間に誘電体が存在し、基板の上端と青色上端電極との間にはディスプレイ素子が位置することができる。

【0059】

電極と電極との間の空間は誘電体で満たされ、その誘電体によってキャパシタが形成され、電極間の向かい合う面積によってキャパシタンス（capacitance）が決定されてよい。

【0060】

第２画素回路（Group2）の電極は、キャパシタを介してのみ第１画素回路（Group1）又は第２画素回路（Group2）の相互間に連結されるようになっているが、実際に回路構成される場合、誘電体の非常に低い電気伝導度によって非常に大きい抵抗値で互いに連結されるようになる。これは、実際に画素が動作するフレームレートで寄生抵抗成分による電圧分配に影響を与えないことを意味する。しかし、第２画素回路（Group2）の電極は、このような寄生抵抗によって待機状態又は動作状態で第２画素回路(Group2)の電極の平均値に収斂するようになり、初期電圧を形成するようになる。

【0061】

第２画素回路（Group2）の電圧は、第２画素回路（Group2）の初期電圧と第１画素回路（Group1）の電圧変化によるキャパシタ電圧分配公式によって決定され、一般的に各電極に連結されたキャパシタ値が同じ場合、連結された電極の平均値を有する。

【0062】

この時、電極の平均値は、画素の位置によって変わり得るが、次の通りである。

【0063】

その一例として、第２画素回路の電極が第１画素回路の電極と完全に重なる場合、第２画素回路の電極は第１層と第２層に位置する電極の面積に該当するキャパシタンスを有する。この時、第１層の他の画素回路の電極とは重ならないため、重ならない画素回路の電極とはキャパシタを介して連結されない。すなわち、当該画素回路の電極は、第１画素回路の電極と重なる第２画素回路の電極によってのみ影響を受ける。

【0064】

他の例として、第２画素回路の電極が第１画素回路の電極の左右又は上下に１／２ずつ重なる場合、当該第２画素回路の電極と第１層の重なる第１画素回路の電極との間のキャパシタンスは同一の値を有することになり、キャパシタの電圧分配公式によって第１層の重なる二つの第１画素回路の電極の電圧平均値を有することになる。

【0065】

他の例として、第２画素回路の電極が第１層の４個の第１画素回路の電極の中央に位置する場合、各第１層の第１画素回路の電極の１／４ずつ重なる場合、当該第２画素回路の電極と第１層の重なる第１画素回路の電極との間のキャパシタンスは同一の値を有することになり、キャパシタの電圧分配公式によって第１層の重なる４個の第１画素回路の電極の電圧平均値を有することになる。

【0066】

第１画素回路（Group1）の電極の電圧値が変わるとき、キャパシタの電圧分配公式によって第２画素回路（Group2）の電極の値は概ね第２画素回路（Group2）の位置による平均値によって決定されてよい。実施形態では、このような画素回路の構成を通じて、一般的なデジタル解像度の変換装置と類似した動作を遂行することになり、各画素のイメージは平均化されたイメージ形態で解像度を増加させることができる。

【0067】

また、実施形態では、第１層と第２層で構成された例で説明しているが、この他に中間層をさらに含んでよい。このような中間層は、多様な解像度変換のために第１層に位置する電極層と第２層に位置する電極層との間に配置され、多様な形態のキャパシタネットワークを形成して様々な形態の解像度変換を支援することができる。

【0068】

このような実施形態による第１層と第２層による電極層スタック構造は、電極の配列と誘電体の配列だけで第１層の電極層と第２層の電極層との間にキャパシタネットワークを作り出すことができる構造で、キャパシタの連結のための追加的な配線が必要なく非常に簡単な構造で所望するキャパシタカップリングを介した解像度増加技術を具現することができる。

【0069】

また、第１層の電極層と第２層の電極層を半導体工程の垂直配列を介して、少なくとも一部が重畳するように交差するように配列することにより、キャパシタ形成を誘導することができる。

【0070】

図４は、本発明の第１実施形態の変形された画素回路を示す図面であり、図５ａ及び図５ｂは、図４に示された画素回路の平面と断面を示す図面である。

【0071】

図４を参照すると、本発明の第１実施形態の変形された画素回路は、キャパシタカップリング画素回路であり、第１画素回路１００、第２画素回路２００、キャパシタＣを含んでよい。

【0072】

このような第１実施形態の変形された画素回路は、図２の第１実施形態による画素回路の構成と機能、又は役割が全て同一なので、これに対する説明は省略する。ただし、第１実施形態のビア（VIA）配線を用いておらず、これに対してのみ説明することにする。第１層（layer）と第２層（layer）との間の誘電体の厚さが十分に小さい時には、ビア（VIA）を介して直接連結する場合に近似の電圧伝達が可能である。ビアがある場合、ビア工程を追加で進めなければならず、ビア工程による第２層の平坦度が影響を受けて、第２層の光学的、物理的特性を低下させる可能性がある。すなわち、ビア（VIA）層がある場合、第１層の電圧の第２層に損失なしに伝達することができるが、これによる工程追加と性能劣化を伴うことがある。

【0073】

図５ａ～図５ｂのように、第１画素回路（Group1）の電極を第１層（layer）に配置させ、第２画素回路（Group2）の電極を第２層（layer）に配置させることができる。

【0074】

この時、第１画素回路（Group1）の電極と第２画素回路（Group2）電極は、ビア（VIA）配線を用いて連結されない。すなわち、第２層に配置された第２画素回路のうち、中心に位置する画素回路が第１層に配置された第１画素回路とビア（VIA）配線を用いて連結されない。

【0075】

図６ａ～図６ｃは、第１実施形態による画素回路の配置形態を示す図面である。

【0076】

図６ａ～図６ｃを参照すると、第１実施形態による画素回路の多様な配置形態を示しているが、多様な電極形態であってよく、３層以上の構造に配置されてよい。

【0077】

図６ａは、各画素回路の電極の大きさが同一でないように形成された場合を示しており、図６ｂは、第２画素回路の電極の形が四角形でない場合を示しており、図６ｃでは、２層でない３層構造を使用して１：４を２段にした１：１６で画素解像度の増幅する場合を示しているが、これはあくまでも実施形態に過ぎず、本発明が必ずこれらの実施形態に限定されるわけではない。

【0078】

図７は、第１実施形態の画素回路を適用したマイクロディスプレイ装置を示す図面である。

【0079】

図７を参照すると、第１実施形態の画素回路を適用したマイクロディスプレイ装置は、キャパシタカップリング画素回路を用いて（Ｃ／２）個のコラム（column）駆動回路、（Ｒ／２）個のロー（row）駆動回路、及び（Ｃ／２）×（Ｒ／２）個の画素回路を用いてＣ×Ｒの解像度を具現することができる。

【0080】

第１画素回路の電極と第１画素回路と第２画素回路の電極との間の比が１：４に配置され、１個の第１画素回路に電圧を印加して４個の第２画素回路を駆動させることができる。

【0081】

第１画素回路の電極と第１画素回路と第２画素回路の電極との比を１：４にした場合であり、コラム駆動回路、ロー駆動回路、及び画素回路の個数は、電極比すなわち、第１画素回路の電極と第１画素回路と第２画素回路の電極との比によって決定されてよい。

【0082】

各コラム（column）、ロー（row）の奇数番目に出会う画素の場合、駆動回路によって電圧駆動され、その他の画素は電圧駆動された画素の電圧分配によって電圧が決定されてよい。

【0083】

図８は、本発明の第２実施形態による画素回路を示す図面であり、図９は、図８に示された画素回路の平面図である。

【0084】

図８及び９を参照すると、本発明の第２実施形態による画素回路は、キャパシタカップリング画素回路であり、第１画素回路１００、第２画素回路２００、キャパシタＣを含んでよい。

【0085】

第２実施形態による画素回路の構成は、図２の第１実施形態による画素回路と構成及び機能が同一であり、画素回路の電極配置形態だけ異なるように形成されている。

【0086】

例えば、第２実施形態による画素回路は２層構造を有するものの、第１画素回路の電極と第１画素回路と第２画素回路の電極との間の比が４：９に配置されてよい。

【0087】

同様に、第２実施形態による画素回路において、第１画素回路と第２画素回路は、ビア（VIA）配線を用いて連結されたり、ビア（VIA）配線を用いて連結されなくてよい。

【0088】

図１０は、第２実施形態の画素回路を適用したマイクロディスプレイ装置を示す図面である。

【0089】

図１０を参照すると、第２実施形態の画素回路を適用したマイクロディスプレイ装置は、キャパシタカップリング画素回路を用いて（Ｃ／２）個のコラム（column）駆動回路、（Ｒ／２）個のロー（row）駆動回路、及び（Ｃ／２）×（Ｒ／２）個の画素回路を用いてＣ×Ｒの解像度を具現することができる。

【0090】

第１画素回路の電極と第１画素回路と第２画素回路の電極との間の比が４：９に配置され、４個の第１画素回路に電圧を印加して９個の第２画素回路を駆動させることができる。

【0091】

図１１ａ及び図１１ｂは、実施形態による画素の解像度変換の例示を示す図面である。

【0092】

図１１ａを参照すると、解像度増加の例示を示しており、６．３umの間隔を有するように設計された画素駆動回路を３．１５umの間隔を有する画素電極に連結することにより、４倍の解像度増加を具現することになる。

【0093】

図１１ｂを参照すると、解像度増加の例示を示しており、４．３umの間隔を有するように設計された画素駆動回路を２．８２umの間隔を有する画素電極に連結することにより、４倍の解像度増加を具現することになる。

【0094】

図１２は、実施形態によるマイクロディスプレイ装置の駆動過程を説明するための図面である。

【0095】

図１２を参照すると、実施形態によるマイクロディスプレイ装置１００は、映像入力部１００、画素補償前処理器２００、解像度変換器３００、画素駆動回路４００、及び画素アレイ５００を含んでよい。

【0096】

映像入力部１００は、画面上に表示しようとする予め定められたビデオ又は映像の入力を受けることができる。例えば、入力された映像はＣ×Ｒの解像度を有する映像であってよい。

【0097】

画素補償前処理器２００は、入力された映像に対してキャパシタカップリングの平均値の駆動によるイメージ画質の低下を改善するために、キャパシタカップリングの特性を反映して前処理することができる。前処理器に対して簡略に説明すると、前処理器は、提案された画素増進技術が主に平均値の挿入を通じた解像度改善方式である。すなわち、原本のイメージの当該挿入された画素のイメージが平均値とかなり相違が生じる場合、挿入されるイメージを決定する画素の色を前処理を通じてイメージの画質が変更に許容される範囲の中で、原本のイメージと類似するように予め処理する。

【0098】

解像度変換器３００は、Ｃ×Ｒの解像度を（Ｃ／２）×（Ｒ／２）の解像度に変換することができる。

【0099】

画素駆動回路４００は、（Ｃ／２）×（Ｒ／２）の解像度で画素アレイ５００を駆動することができる。ここで、画素アレイ５００は、電圧駆動される第１画素回路と第１画素回路とのキャパシタカップリングを通じて駆動される第２画素回路で構成されたキャパシタカップリング画素回路であってよい。

【0100】

図１３は、第１及び第２画素回路電極の多様な配置構造を示す。図１３に示されたように、第１画素回路電極は第１層に配置され、第２画素回路電極は第２層に配置されてよい。

【0101】

この時、第１画素回路電極は四角形あるいは正四角形で具現されてよく、第２画素回路電極は第１画素回路電極を４５度回転させた形態で具現されてよい。

【0102】

第１画素回路電極は第１層に配置され、碁盤状に配列されてよい。すなわち、隣接した第１画素回路電極が互いに同じ離隔距離を有して配置されてよい。

【0103】

第２画素回路電極は第２層に配置され、碁盤状に配列されてよい。すなわち、隣接した第２画素回路電極が互いに同じ離隔距離を有して配置されてよい。この時、第２画素回路電極は同一の大きさの電極にだけ構成されてもよく、相違した大きさの電極で構成されてもよい。

【0104】

まず、図１３の（ａ）に示されたように、第２画素回路電極は第１の大きさの電極Ｅ_２－１と第２の大きさの電極Ｅ_２－２を含んでよい。具体的に、この時、第２の大きさの電極Ｅ_２－２が２×２配列をなすことにより、第１の大きさの電極Ｅ_２－１と同一の大きさを形成することができる。２×２配列の第２の大きさの電極Ｅ_２－２と第１の大きさの電極Ｅ_２－１は、左側又は右側に交互に配列されてよい。

【0105】

次に、図１３の（ｂ）に示されたように、第２画素回路電極は同一の大きさの電極Ｅ_２にだけ構成され、碁盤状に配列されてよい。この時、一部の第２画素回路電極は、第１層の第１画素回路電極Ｅ_１と完全に重なるように配置されてよく、残りの第２画素回路電極の中心は、第１層の４個の第１画素回路電極Ｅ_１の頂点が集まる領域に配置されてよい。

【0106】

図１３において、多様な第１層及び第２層の多様な配置を例示したが、これはあくまでも実施形態に過ぎず、本発明が必ずこれら実施形態に限定されるわけではない。

【0107】

本実施形態で使用される「～部」という用語は、ソフトウェア又はＦＰＧＡ（field-programmable gate array）又はＡＳＩＣと同じハードウェア構成要素を意味し、「～部」はある役割を遂行する。しかしながら、「～部」というソフトウェア又はハードウェアに限定される意味ではない。「～部」というアドレッシングできる格納媒体にあるように構成されてもよく、一つ又はそれ以上のプロセッサを再生させるように構成されてもよい。したがって、一例として、「～部」はソフトウェア構成要素、オブジェクト指向ソフトウェア構成要素、クラス構成要素、及びタスク構成要素のような構成要素と、プロセス、関数、属性、プロシージャ、サブルーチン、プログラムコードのセグメント、ドライバー、ファームウェア、マイクロコード、回路、データ、データベース、データ構造、テーブル、アレイ、及び変数を含む。構成要素と「～部」の中から提供される機能は、さらに小さい数の構成要素及び「～部」に結合されたり、追加的な構成要素と「～部」にさらに分離されてよい。それだけでなく、構成要素及び「～部」は、デバイス又はセキュリティマルチメディアカード内の一つ又はそれ以上のＣＰＵを再生させるように具現されてもよい。

【0108】

前記では、本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練された当業者は、下記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で、本発明を多様に修正及び変更させられることを理解できるだろう。

【符号の説明】

【0109】

１０：第１画素回路
２０：第２画素回路
１００：映像入力部
２００：画素補償前処理器
３００：解像度変換器
４００：画素駆動回路
５００：画素アレイ

【図1】

【図2】

【図3a】

【図3b】

【図4】

【図5a】

【図5b】

【図6a】

【図6b】

【図6c】

【図7】

【図8】

【図9】

【図10】

【図11a】

【図11b】

【図12】

【図13】

【国際調査報告】