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特表2024-544755プルアップトランジスタ及びプルダウントランジスタのダイナミックフルゲートブーストを有する入力／出力（Ｉ／Ｏ）回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-12-04
(54)【発明の名称】プルアップトランジスタ及びプルダウントランジスタのダイナミックフルゲートブーストを有する入力／出力（Ｉ／Ｏ）回路
(51)【国際特許分類】
H03K 19/0175 20060101AFI20241127BHJP
H03K 19/003 20060101ALI20241127BHJP
【ＦＩ】
H03K19/0175 220
H03K19/003 230
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024527630
(86)(22)【出願日】2022-11-01
(85)【翻訳文提出日】2024-05-10
(86)【国際出願番号】 US2022048591
(87)【国際公開番号】W WO2023086243
(87)【国際公開日】2023-05-19
(31)【優先権主張番号】17/526,805
(32)【優先日】2021-11-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ウィルソン・ジアンボ・チェン
(72)【発明者】
【氏名】チュウ－グアン・タン
【テーマコード（参考）】
5J032
5J056
【Ｆターム（参考）】
5J032AB16
5J032AB26
5J032AC18
5J056AA04
5J056AA19
5J056AA26
5J056BB46
5J056CC21
5J056DD12
5J056FF08
5J056KK01
(57)【要約】
本開示の一態様は、出力ドライバであって、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、上側電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、前記出力と下側電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、を含む、出力ドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第２のプリドライバと、を備える装置に関する。
【特許請求の範囲】
【請求項1】
装置であって、出力ドライバであって、
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、
第１の電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、
前記出力と第２の電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、
を備える、出力ドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴ並びに前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴ並びに前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合された第２のプリドライバと、
を備える、装置。
【請求項2】
前記第１のプリドライバが、前記第１のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項3】
前記プルアッププリドライバが、入力信号を受信するように構成された入力と、前記第１のＰＭＯＳ ＦＥＴの前記ゲートに結合された出力と、を含むインバータと、
前記第１の電圧レールと第３の電圧レールとの間で前記インバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されている、第３のＰＭＯＳ ＦＥＴと、
を備える、請求項２に記載の装置。
【請求項4】
前記第２のプリドライバが、前記第１のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項5】
前記プルアッププリドライバが、前記第１の電圧レールと前記第１のＰＭＯＳ ＦＥＴの前記ゲートとの間に結合された第３のＮＭＯＳ ＦＥＴであって、第１のバイアス電圧を受け取るように構成されたゲートを含む、第３のＮＭＯＳ ＦＥＴと、
ダイオード接続ＮＭＯＳ ＦＥＴと、
第２のバイアス電圧を受け取るように構成されたゲートを含む第４のＮＭＯＳ ＦＥＴと、
前記第１のＰＭＯＳ ＦＥＴの前記ゲートと前記第２の電圧レールとの間で前記ダイオード接続ＮＭＯＳ ＦＥＴ及び前記第４のＮＭＯＳ ＦＥＴと直列に結合された第５のＮＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートを含む、第５のＮＭＯＳ ＦＥＴと、
を備える、請求項４に記載の装置。
【請求項6】
前記第１のプリドライバが、前記第２のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項7】
前記プルアッププリドライバが、バイアス電圧を受け取るように構成されたソースと、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートと、前記第２のＰＭＯＳ ＦＥＴの前記ゲートに結合されたドレインと、を含む第３のＰＭＯＳ ＦＥＴを備える、請求項６に記載の装置。
【請求項8】
前記第２のプリドライバが、前記第２のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項9】
前記プルアッププリドライバが、前記第１の電圧レールと前記第２のＰＭＯＳ ＦＥＴの前記ゲートとの間に結合された第３のＮＭＯＳ ＦＥＴであって、バイアス電圧を受け取るように構成されたゲートを含む、第３のＮＭＯＳ ＦＥＴと、
ダイオード接続ＮＭＯＳ ＦＥＴと、
前記第２のＰＭＯＳ ＦＥＴの前記ゲートと前記第２の電圧レールとの間で前記ダイオード接続ＮＭＯＳ ＦＥＴと直列に結合された第４のＮＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートを含む、第４のＮＭＯＳ ＦＥＴと、
を備える、請求項８に記載の装置。
【請求項10】
前記第１のプリドライバが、前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項11】
前記プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、
第３の電圧レールと前記第２の電圧レールとの間で前記第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、入力信号を受信するように構成された入力と、前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合された出力と、を含む、インバータと、
を備える、請求項１０に記載の装置。
【請求項12】
前記第２のプリドライバが、前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項13】
前記プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＰＭＯＳ ＦＥＴと、
第１のバイアス電圧を受け取るように構成されたゲートを含む第４のＰＭＯＳ ＦＥＴと、
前記第１の電圧レールと前記第２のＮＭＯＳ ＦＥＴの前記ゲートとの間に直列に結合されたダイオード接続ＰＭＯＳ ＦＥＴと、
第２のバイアス電圧を受け取るように構成されたゲートを含む第４のＰＭＯＳ ＦＥＴと、
を備える、請求項１２に記載の装置。
【請求項14】
前記第１のプリドライバが、前記第１のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項15】
前記プルダウンプリドライバが、バイアス電圧を受け取るように構成されたドレインと、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートと、前記第１のＮＭＯＳ ＦＥＴの前記ゲートに結合されたドレインと、を含む第３のＮＭＯＳ ＦＥＴを備える、請求項１４に記載の装置。
【請求項16】
前記第２のプリドライバが、前記第１のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項17】
前記プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＰＭＯＳ ＦＥＴと、
前記第１の電圧レールと前記第１のＮＭＯＳ ＦＥＴの前記ゲートとの間で前記第３のＰＭＯＳ ＦＥＴと直列に結合されたダイオード接続ＰＭＯＳ ＦＥＴと、
前記第１のＮＭＯＳ ＦＥＴの前記ゲートと前記第２の電圧レールとの間に結合された第４のＰＭＯＳ ＦＥＴであって、バイアス電圧を受け取るように構成されたゲートを含む、第４のＰＭＯＳ ＦＥＴと、
を備える、請求項１６に記載の装置。
【請求項18】
前記第１のプリドライバ及び前記第２のプリドライバに結合されたゲートブースト制御回路を更に備える、請求項１に記載の装置。
【請求項19】
前記ゲートブースト制御回路が、プルアップゲートブースト制御回路を備える、請求項１８に記載の装置。
【請求項20】
前記プルアップゲートブースト制御回路が、第１のマルチドメイン論理回路であって、第１の電圧ドメインにおける入力信号及び第２の電圧ドメインにおける相補入力信号をそれぞれ受信するように構成された第１の入力及び第２の入力と、前記第２の電圧ドメインにおけるプルアップゲートブースト開始信号を生成するように構成された第１の出力と、を含む、第１のマルチドメイン論理回路と、
第２のマルチドメイン論理回路であって、前記第１の電圧ドメインにおける相補出力信号及び前記第２の電圧ドメインにおける出力信号をそれぞれ受信するように構成された第３の入力及び第４の入力と、前記第２の電圧ドメインにおけるプルアップゲートブースト終了信号を生成するように構成された第２の出力と、を含む、第２のマルチドメイン論理回路と、
論理ゲートであって、前記プルアップゲートブースト開始信号及び前記プルアップゲート終了信号をそれぞれ受信するように構成された第５の入力及び第６の入力と、前記第２の電圧ドメインにおけるプルアップゲートブーストイネーブル信号を生成するように構成された第３の出力と、を含み、前記第３の出力が、前記第１のプリドライバ及び前記第２のプリドライバに結合されている、論理ゲートと、
を備える、請求項１９に記載の装置。
【請求項21】
前記第１のマルチドメイン論理回路が、前記入力信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、
第３の電圧レールと前記第２の電圧レールとの間で前記第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、前記相補入力信号を受信するように構成された入力と、前記プルアップゲートブースト開始信号を生成するように構成された出力と、を含む、インバータと、
を備える、請求項２０に記載の装置。
【請求項22】
前記第２のマルチドメイン論理回路が、前記相補出力信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、
第３の電圧レールと前記第２の電圧レールとの間で前記第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、前記入力信号を受信するように構成された入力と、前記プルアップゲートブースト終了信号を生成するように構成された出力と、を含む、インバータと、
を備える、請求項２０に記載の装置。
【請求項23】
前記ゲートブースト制御回路が、プルダウンゲートブースト制御回路を備える、請求項１８に記載の装置。
【請求項24】
前記プルダウンゲートブースト制御回路が、第１のマルチドメイン論理回路であって、第１の電圧ドメインにおける入力信号及び第２の電圧ドメインにおける相補入力信号をそれぞれ受信するように構成された第１の入力及び第２の入力と、前記第１の電圧ドメインにおけるプルダウンゲートブースト開始信号を生成するように構成された第１出力と、を含む、第１のマルチドメイン論理回路と、
第２のマルチドメイン論理回路であって、前記第１の電圧ドメインにおける相補出力信号及び前記第２の電圧ドメインにおける出力信号をそれぞれ受信するように構成された第３の入力及び第４の入力と、前記第１の電圧ドメインにおけるプルダウンゲートブースト終了信号を生成するように構成された第２の出力と、を含む、第２のマルチドメイン論理回路と、
論理ゲートであって、前記プルダウンゲートブースト開始信号及び前記プルダウンゲート終了信号をそれぞれ受信するように構成された第５の入力及び第６の入力と、前記第１の電圧ドメインにおけるプルダウンゲートブーストイネーブル信号を生成するように構成された第３の出力と、を含み、前記第３の出力が、前記第１のプリドライバ及び前記第２のプリドライバに結合されている、論理ゲートと、
を備える、請求項２３に記載の装置。
【請求項25】
前記第１のマルチドメイン論理回路が、前記入力信号を受信するように構成された入力と、前記プルダウンゲートブースト開始信号を生成するように構成された出力と、を含むインバータと、
前記第１の電圧レールと第３の電圧レールとの間で前記インバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、前記相補入力信号を受信するように構成されたゲートを含む、第３のＰＭＯＳ ＦＥＴと、
を備える、請求項２４に記載の装置。
【請求項26】
前記第２のマルチドメイン論理回路が、前記相補出力信号を受信するように構成された入力と、前記プルダウンゲートブースト終了信号を生成するように構成された出力と、を含むインバータと、
前記第１の電圧レールと第３の電圧レールとの間で前記インバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、前記出力信号を受信するように構成されたゲートを含む、第３のＰＭＯＳ ＦＥＴと、
を備える、請求項２４に記載の装置。
【請求項27】
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加することと、第１の電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加することであって、前記出力における出力信号がロー論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ハイ論理電圧にあり、前記出力信号がハイ論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態から前記ハイ論理状態に遷移しているとき、前記第１の制御信号及び前記第２の制御信号が、第１のセットのブースト電圧にある、第２の制御信号を印加することと、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加することと、
前記出力と第２の電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加することであって、前記出力信号が前記ハイ論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ハイ論理電圧にあり、前記出力信号が前記ハイ論理状態から前記ロー論理状態に遷移しているとき、前記第３の制御信号及び前記第４の制御信号が、第２のセットのブースト電圧にある、第４の制御信号を印加することと、
を含む、方法。
【請求項28】
入力信号に基づいて前記第１のセットのブースト電圧及び前記第２のセットのブースト電圧を開始することと、前記出力信号に基づいて前記第１のセットのブースト電圧及び前記第２のセットのブースト電圧を終了することと、
を更に含む、請求項２７に記載の方法。
【請求項29】
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加するための手段と、第１の電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加するための手段であって、前記出力における出力信号がロー論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ハイ論理電圧にあり、前記出力信号がハイ論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態から前記ハイ論理状態に遷移しているとき、前記第１の制御信号及び前記第２の制御信号が、第１のセットのブースト電圧にある、手段と、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加するための手段と、
前記出力と第２の電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加するための手段であって、前記出力信号が前記ハイ論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ハイ論理電圧にあり、前記出力信号が前記ハイ論理状態から前記ロー論理状態に遷移しているとき、前記第３の制御信号及び前記第４の制御信号が、第２のセットのブースト電圧にある、手段と、
を備える、装置。
【請求項30】
無線通信デバイスであって、少なくとも１つのアンテナと、
前記少なくとも１つのアンテナに結合された送受信機と、
前記送受信機に結合された集積回路（ＩＣ）であって、１つ又は複数の入力／出力（Ｉ／Ｏ）回路を含む、ＩＣと、
を備え、前記Ｉ／Ｏ回路が、
出力ドライバであって、
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、
上側電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、
前記出力と下側電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、
を含む、出力ドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴ並びに前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴ並びに前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合された第２のプリドライバと、
を備える、
無線通信デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本特許出願は、２０２１年１１月１５日に出願され、本特許出願の譲受人に譲渡された係属中の米国非仮出願第１７／５２６，８０５号に対する優先権を主張し、この米国非仮出願は、以下に完全に記載されているかのように、及び全ての適用可能な目的のために、参照により本明細書に明示的に組み込まれる。
本特許出願は、２０２１年１１月１５日に出願され、本特許出願の譲受人に譲渡された係属中の米国非仮出願第１７／５２６，８０５号に対する優先権を主張し、この米国非仮出願は、以下に完全に記載されているかのように、及び全ての適用可能な目的のために、参照により本明細書に明示的に組み込まれる。
【0002】
本開示の態様は、概して、入力／出力（Ｉ／Ｏ）ドライバに関し、詳細には、プルアップトランジスタ及びプルダウントランジスタの動的フルゲートブーストを伴うＩ／Ｏ回路に関する。
【背景技術】
【0003】
入力／出力（Ｉ／Ｏ）回路は、典型的には、第１の電圧ドメインにおける入力信号を変換して、第２の電圧ドメインにおける出力信号を生成するために使用される。電圧ドメインは、信号のハイ及びロー論理電圧レベル又は状態の電圧レベルによって定義される。入力／出力（Ｉ／Ｏ）回路は、第１の電圧ドメインにおける信号を処理するように構成された回路から入力信号を受信していてもよい。入力／出力（Ｉ／Ｏ）回路は、第２の電圧ドメインにおける信号を処理するように構成された回路に出力信号を供給し得る。電圧レベルシフトは、第２の電圧ドメインが第１の電圧ドメインの少なくとも１つの対応する論理電圧レベルよりも高い少なくとも１つの論理電圧レベルを有する場合、上方であり得る。
【発明の概要】
【0004】
以下では、１つ又は複数の実装形態の簡略化された概要が、そのような実装形態の基本的理解をもたらすために提示される。本概要は、企図される全ての実装形態の包括的な概説ではなく、全ての実装形態の主要又は重要な要素を特定することも、いずれか又は全ての実装形態の範囲を定めることも意図しない。その唯一の目的は、後に提示される「発明を実施するための形態」に対する導入部として、１つ又は複数の実装形態のいくつかの構想を簡略化された形式で提示することである。
【0005】
本開示のある態様は、装置に関する。本装置は、出力ドライバであって、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、を含む、出力ドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第２のプリドライバと、を含む。
【0006】
本開示の別の態様は、方法に関する。本方法は、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加することと、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加することであって、出力における出力信号がロー論理状態にあるとき、第１の制御信号及び第２の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態にあるとき、第１の制御信号及び第２の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態からハイ論理状態に遷移しているとき、第１の制御信号及び第２の制御信号が、第１のセットのブースト電圧にある、ことと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加することと、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加することであって、出力信号がハイ論理状態にあるとき、第３の制御信号及び第４の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態にあるとき、第３の制御信号及び第４の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態からロー論理状態に遷移しているとき、第３の制御信号及び第４の制御信号が、第２のセットのブースト電圧にある、ことと、を含む。
【0007】
本開示の別の態様は、装置に関する。本装置は、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加するための手段と、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加するための手段であって、出力における出力信号がロー論理状態にあるとき、第１の制御信号及び第２の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態にあるとき、第１の制御信号及び第２の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態からハイ論理状態に遷移しているとき、第１の制御信号及び第２の制御信号が、第１のセットのブースト電圧にある、手段と、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加するための手段と、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加するための手段であって、出力信号がハイ論理状態にあるとき、第３の制御信号及び第４の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態にあるとき、第３の制御信号及び第４の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態からロー論理状態に遷移しているとき、第３の制御信号及び第４の制御信号が、第２のセットのブースト電圧にある、手段と、を備える。
【0008】
本開示の別の態様は、無線通信デバイスに関する。無線通信デバイスは、少なくとも１つのアンテナと、少なくとも１つのアンテナに結合された送受信機と、送受信機に結合された集積回路（ＩＣ）であって、１つ又は複数の入力／出力（Ｉ／Ｏ）回路を含む、ＩＣと、を含み、１つ又は複数のＩ／Ｏ回路のうちの少なくとも１つは、出力ドライバであって、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、上側電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、出力と下側電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、を含む、出力ドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第２のプリドライバと、を含む、無線通信デバイス。
【0009】
上記の目的及び関係する目的の達成のために、１つ又は複数の実装形態が、以下で十分に説明されると共に特に特許請求の範囲において指摘される特徴を含む。以下の説明及び添付の図面は、１つ又は複数の実装形態のいくつかの例示的な態様を詳細に示している。しかしながら、これらの態様は、様々な実装形態の原理が採用されることがある様々な方法のうちの小数の方法のみを示しており、記載される実装形態は、そのような全ての態様及びそれらの均等物を含むものとする。
【図面の簡単な説明】
【0010】
【図1A】本開示の一態様にかかる、例示的な入力／出力（Ｉ／Ｏ）ドライバの概略図を示す。
【図2A】本開示の別の態様にかかる、例示的な入力／出力（Ｉ／Ｏ）回路のブロック／概略図を示す。
【図3A】本開示の別の態様にかかる、別の例示的な入力／出力（Ｉ／Ｏ）回路の概略図を示す。
【図4】本開示の別の態様にかかる、例示的なプルダウンゲートブースト制御回路のブロック図を示す。
【図6】本開示の別の態様にかかる、例示的なプルアップゲートブースト制御回路のブロック図を示す。
【図8】本開示の別の態様にかかる、例示的な第１のプルアッププリドライバの概略図を示す。
【図9】本開示の別の態様にかかる、例示的な第２のプルアッププリドライバの概略図を示す。
【図10】本開示の別の態様にかかる、例示的な第１のプルダウンプリドライバの概略図を示す。
【図11】本開示の別の態様にかかる、例示的な第２のプルダウンプリドライバの概略図を示す。
【図12】本開示の別の態様にかかる、出力信号を生成するために入力信号を電圧レベルシフトする例示的な方法のフロー図を示す。
【図13】本開示の別の態様にかかる、例示的な無線通信デバイスのブロック図を示す。
【発明を実施するための形態】
【0011】
添付図面に関連して、以下に記載される「発明を実施するための形態」は、様々な構成の説明として意図されているものであり、本明細書で説明される構想を実践することができる、唯一の構成を表すことを意図するものではない。「発明を実施するための形態」は、様々な構想の完全な理解をもたらすことを目的とする、具体的な詳細を含む。しかしながら、当業者には、これらの具体的な詳細を伴わずとも、これらの構想を実践することができる点が明らかとなるであろう。場合によっては、そのような構想を不明瞭にすることを回避するために、周知の構造及び構成要素は、ブロック図の形式で示されている。
【0012】
図１Ａは、本開示の一態様にかかる、例示的な入力／出力（Ｉ／Ｏ）ドライバ１００の概略図を示す。Ｉ／Ｏドライバ１００は、例えば、集積回路（ＩＣ）又はシステムオンチップ（ＳＯＣ）のコア回路から入力信号ＶＩＮを受信するように構成されている。入力信号ＶＩＮは、第１の電圧ドメイン又はコア電圧ドメインにしたがって、ハイ論理電圧（例えば、１．１Ｖ）とロー論理電圧（例えば、０．５Ｖ）との間で変動し得る。
【0013】
入力信号ＶＩＮのハイ論理電圧及びロー論理電圧に応答して、Ｉ／Ｏドライバ１００は、それぞれ、第２の電圧ドメイン又はＰＸ電圧ドメインに従ってハイ論理電圧（例えば、１．８Ｖ）とロー論理電圧（例えば、０Ｖ）との間で変動する出力信号ＶＯＵＴを出力（例えば、正方形内のＸとして表されるＩ／Ｏパッド）において生成する。以下でより詳細に説明するように、ＰＸ電圧ドメインのハイ論理電圧及びロー論理電圧は、実質的に、（第１の電圧レールに印加される）電源電圧ＶＤＤＰＸと（第２の電圧レールに印加される）電源電圧ＶＳＳＸとの間で変動し得る。Ｉ／Ｏドライバ１００は、出力と第２の電圧レールＶＳＳＸとの間に結合された負荷に出力信号ＶＯＵＴを提供する。負荷は、キャパシタンスＣＬＯＡＤを有してもよい。本明細書で使用される場合、電圧レール及び電圧レールに与えられる供給電圧は、説明を容易にするために同じ標示によって参照され得る。同様に、ノード及びノードにおける電圧は、説明を容易にするために同じ標示によって参照され得る。
【0014】
この例では、Ｉ／Ｏドライバ１００は、第１の電圧レールＶＤＤＰＸと出力ＶＯＵＴとの間に位置するプルアップ回路を含む。プルアップ回路は、第１の電圧レールＶＤＤＰＸを出力ＶＯＵＴに結合して、出力信号ＶＯＵＴを、実質的に第１のレール電圧（例えば、１．８Ｖ）における供給電圧ＶＤＤＰＸなどのハイ論理電圧に遷移させ、そこで安定させるように構成されている。プルアップ回路はまた、第１の電圧レールＶＤＤＰＸを出力ＶＯＵＴから分離するか又は切り離して、出力信号ＶＯＵＴが、第２のレール電圧（例えば、０Ｖ又は接地）における実質的にＶＳＳＸなどのロー論理電圧に遷移し、そこで安定することを可能にするように構成されている。この例では、プルアップ回路は、一対のｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴｓ）（以下、「ＰＭＯＳ ＦＥＴｓ」）Ｍ１１及びＭ１２、抵抗ＲＰを含む。ＰＭＯＳ ＦＥＴ Ｍ１１は、出力ＶＯＵＴを第１のレール電圧ＶＤＤＰＸへ、及び第１のレール電圧ＶＤＤＰＸからそれぞれ結合及び分離するため、ＰＭＯＳ ＦＥＴ Ｍ１１をオン／オフするための制御信号ＶＰＣＴＬ＿ＨＶに応答する。
【0015】
プルアップ回路のＰＭＯＳ ＦＥＴ Ｍ１２は、ＶＤＤＰＸ／２（例えば、０．９Ｖ）に設定され得る、実質的に一定のゲート電圧ＶＰＢＩＡＳでバイアスされ得る。このように構成されているので、ＰＭＯＳ ＦＥＴ Ｍ１２は、ＰＭＯＳ ＦＥＴ Ｍ１１のオン及びオフにそれぞれ応答してオン及びオフになる。例えば、制御信号ＶＰＣＴＬ＿ＨＶがＶＤＤＰＸ／２（例えば、０．９Ｖ）などの実質的にロー論理電圧であるとき、ＰＭＯＳ ＦＥＴ Ｍ１１は、そのゲート－ソース電圧（ＶＧＳ）（例えば、１．８Ｖ－０．９Ｖ＝０．９Ｖ）がその閾値電圧ＶＴ（例えば、０．４Ｖ）よりも大きいのでオンになる。ＰＭＯＳ ＦＥＴ Ｍ１１がオンになることにより、実質的にＶＤＤＰＸがＰＭＯＳ ＦＥＴ Ｍ１２のソースに印加される。したがって、ＰＭＯＳ ＦＥＴ Ｍ１２は、そのＶＧＳ（例えば、１．８Ｖ－０．９Ｖ＝０．９Ｖ）がその閾値電圧ＶＴ（例えば、０．４Ｖ）よりも大きいのでオンになる。両方のＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２がオンになると、ＶＤＤＰＸが、抵抗ＲＰを介してＩ／Ｏドライバ１００の出力ＶＯＵＴに実質的に印加され、それによって、出力信号ＶＯＵＴが、ＶＤＤＰＸ（例えば、約１．８Ｖ）に遷移し、そこで実質的に安定する。抵抗ＲＰは、ＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２を流れる電流を制限して、これらのデバイスの過度の応力又は損傷を防止する。
【0016】
同様に、制御信号ＶＰＣＴＬ＿ＨＶが、実質的にＶＤＤＰＸ（例えば、１．８Ｖ）などのハイ論理電圧にあるとき、ＰＭＯＳ ＦＥＴ Ｍ１１は、そのＶＧＳ（例えば、１．８Ｖ－１．８Ｖ＝０Ｖ）がその閾値電圧ＶＴ（例えば、０．４Ｖ）未満であるのでオフになる。ＰＭＯＳ ＦＥＴ Ｍ１１がオフになると、ＶＤＤＰＸがＰＭＯＳ ＦＥＴ Ｍ１２のソースから分離されて、ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧を減少させ、ＶＰＢＩＡＳを上回る閾値電圧未満の電圧ＶＰＩで安定させる（例えば、＜１．３Ｖ）。したがって、ＰＭＯＳ ＦＥＴ Ｍ１２は、そのＶＧＳがその閾値電圧ＶＴを超えないのでオフになる。ＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２の両方がオフになると、出力ＶＯＵＴは、ＶＤＤＰＸから実質的に分離され、Ｉ／Ｏドライバ１００のプルダウン回路が出力信号ＶＯＵＴをプルダウンすることを可能にし、その結果、出力信号は実質的にＶＳＳＸ（例えば、０Ｖ）に遷移し安定する。
【0017】
出力信号ＶＯＵＴが実質的にＶＳＳＸであるとき、ＰＭＯＳ ＦＥＴ Ｍ１２は、ＶＤＤＰＸとＶＳＳＸとの間の全電圧差がＰＭＯＳ ＦＥＴ Ｍ１１の両端間に印加されるのを防止し、それによって、デバイスＭ１１への過度の応力又は損傷を防止する。代わりに、電圧差（ＶＤＤＰＸ－ＶＳＳＸ）は、ＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２の両方にわたって、おそらく不均等ではあるが分割される。したがって、ＰＭＯＳ ＦＥＴ Ｍ１２は、ＰＭＯＳ ＦＥＴ Ｍ１１のためのバッファデバイスとして働く。
【0018】
Ｉ／Ｏドライバ１００は、出力ＶＯＵＴと第２の電圧レールＶＳＳＸとの間に位置するプルダウン回路を更に含む。プルダウン回路は、出力ＶＯＵＴを第２の電圧レールＶＳＳＸに結合して、出力信号ＶＯＵＴをロー論理電圧、例えば、実質的に定常状態の第２のレール電圧ＶＳＳＸ（例えば、０Ｖ又は接地）に遷移させ安定させるように構成されている。プルダウン回路はまた、出力ＶＯＵＴを第２の電圧レールＶＳＳＸから分離するか又は切り離して、出力信号ＶＯＵＴをハイ論理電圧、例えば、実質的に第１のレール電圧ＶＤＤＰＸに遷移し、そこで安定するように構成されている。この例では、プルダウン回路は、一対のｎチャネルＭＯＳ ＦＥＴ（以下、「ＮＭＯＳ ＦＥＴ」）Ｍ１３及びＭ１４並びに抵抗ＲＮを含む。ＮＭＯＳ Ｍ１４は、出力ＶＯＵＴをそれぞれ第２の電圧レールＶＳＳＸに結合し、第２の電圧レールＶＳＳＸから分離するため、制御信号して、ＮＭＯＳ ＦＥＴ Ｍ１４をオン及びオフにするための制御信号ＶＮＣＴＬ＿ＬＶに応答する。
【0019】
プルダウン回路のＮＭＯＳ ＦＥＴ Ｍ１３は、ＶＤＤＰＸ／２（例えば、０．９Ｖ）に設定され得る、実質的に一定のゲート電圧ＶＮＢＩＡＳでバイアスされ得る。このように構成されているので、ＮＭＯＳ ＦＥＴ Ｍ１３は、ＮＭＯＳ ＦＥＴ Ｍ１４のオン及びオフにそれぞれ応答してオン及びオフになる。例えば、制御信号ＶＮＣＴＬ＿ＬＶが、ハイ論理電圧、例えば、ＶＤＤＰＸ／２（例えば、０．９Ｖ）にあるとき、ＮＭＯＳ ＦＥＴ Ｍ１４は、そのＶＧＳ（例えば、０．９Ｖ－０Ｖ＝０．９Ｖ）がその閾値電圧ＶＴ（例えば、０．４Ｖ）よりも大きいためにオンになる。ＮＭＯＳ ＦＥＴ Ｍ１４がオンになると、ＶＳＳＸが実質的にＮＭＯＳ ＦＥＴ Ｍ１３のソースに印加される。それに応答して、ＮＭＯＳ ＦＥＴ Ｍ１３は、そのＶＧＳ（例えば、０．９Ｖ－０Ｖ＝０．９Ｖ）がその閾値電圧ＶＴ（例えば、０．４Ｖ）よりも大きいのでオンになる。両方のＮＭＯＳ ＦＥＴ Ｍ１３及びＭ１４がオンになると、ＶＳＳＸが抵抗ＲＮを介して実質的に出力ＶＯＵＴに印加され、その結果、出力信号ＶＯＵＴが実質的に第２のレール電圧ＶＳＳＸ（例えば、０Ｖ）に遷移し、そこで安定する。抵抗ＲＮは、デバイスＭ１３及びＭ１４を流れる電流を制限して、デバイスへの過度の応力又は損傷を防止する。
【0020】
同様に、制御信号ＶＮＣＴＬ＿ＬＶが、ロー論理電圧、例えば、ＶＳＳＸ（例えば、０Ｖ）にあるとき、ＮＭＯＳ ＦＥＴ Ｍ１４は、そのＶＧＳ（例えば、０Ｖ－０Ｖ＝０Ｖ）がその閾値電圧ＶＴ（例えば、０．４Ｖ）未満であるのでオフになる。デバイスＮＭＯＳ ＦＥＴ Ｍ１４がオフになると、ＶＳＳＸがＮＭＯＳ ＦＥＴ Ｍ１３のソースから分離されて、ＮＭＯＳ ＦＥＴ Ｍ１３のソースを減少させ、ＶＮＢＩＡＳを下回る閾値電圧未満に安定させる（例えば、＞０．７Ｖ）。したがって、ＮＭＯＳ ＦＥＴ Ｍ１３は、そのＶＧＳがその閾値電圧ＶＴを超えないのでオフになる。ＮＭＯＳ ＦＥＴ Ｍ１３及びＭ１４の両方がオフになると、出力ＶＯＵＴが第２の電圧レールＶＳＳＸから切り離される。それにより、プルアップ回路が、出力信号ＶＯＵＴを、実質的に第１のレール電圧ＶＤＤＰＸ（例えば、１．８Ｖ）などのハイ論理電圧に遷移させ、ハイ論理電圧に安定させることを可能にする。
【0021】
出力信号ＶＯＵＴがＶＤＤＰＸであるとき、ＮＭＯＳ ＦＥＴ Ｍ１３は、ＶＤＤＰＸとＶＳＳＸとの間の全電圧差がＮＭＯＳ ＦＥＴ Ｍ１４の両端間に印加されるのを防止し、それによって、デバイスＭ１４への過度の応力印加又は損傷を防止する。代わりに、電圧差（ＶＤＤＰＸ－ＶＳＳＸ）は、ＮＭＯＳ ＦＥＴ Ｍ１３及びＭ１４の両方にわたって、おそらく不均等ではあるが分割される。したがって、ＮＭＯＳ ＦＥＴ Ｍ１３は、ＮＭＯＳ ＦＥＴ Ｍ１４のためのバッファデバイスとして働く。
【0022】
なお、出力信号ＶＯＵＴ、制御信号ＶＰＣＴＬ＿ＨＶ、及び制御信号ＶＮＣＴＬ＿ＬＶのそれぞれの論理電圧は、異なる電圧ドメインにある。例えば、ＶＯＵＴ電圧ドメインに関係するハイ論理電圧及びロー論理電圧は、実質的にＶＤＤＰＸ（例えば、１．８Ｖ）とＶＳＳＸ（例えば、０Ｖ）との間で変化する（本明細書ではＰＸ電圧ドメインと呼ばれることがある）。ＶＰＣＴＬ＿ＨＶ電圧ドメインに関連するハイ論理電圧及びロー論理電圧は、実質的にＶＤＤＰＸ（例えば、１．８Ｖ）とＶＳＳＩＸ（例えば、０．９Ｖ）との間で変動する（本明細書ではＨＶ電圧ドメインと呼ばれることがある）。また、ＶＮＣＴＬ＿ＬＶ電圧ドメインに関係するハイ論理電圧及びロー論理電圧は、実質的にＶＤＤＩＸ（例えば、０．９Ｖ）とＶＳＳＸ（例えば、０Ｖ）との間で変動する（本明細書ではＬＶ電圧ドメインと呼ばれることがある）。
【0023】
図１Ｂは、本開示の別の態様にかかる、例示的なＩ／Ｏドライバ１００の動作に関連する例示的な信号のタイミング図を示す。タイミング図の横軸は、時間を表し、以下の４つの状態又は期間に分割される：（１）タイミング図の最左列及び最右列に示される、出力信号ＶＯＵＴが定常状態ハイ論理電圧ＶＤＤＰＸにあるとき；（２）左から２番目の列に示される、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸからロー論理電圧ＶＳＳＸに遷移しているとき；（３）左から３番目の列に示される、出力信号ＶＯＵＴが定常状態のロー論理電圧ＶＳＳＸにあるとき、（４）左から４番目の列に示される、出力信号ＶＯＵＴがロー論理電圧ＶＳＳＸからハイ論理電圧ＶＤＤＰＸに遷移しているとき。
【0024】
タイミング図の縦軸は、Ｉ／Ｏドライバ１００の様々な信号を表す。例えば、上から下へ、信号は以下の通りである：（１）ＰＭＯＳ ＦＥＴ Ｍ１１の制御信号ＶＰＣＴＬ＿ＨＶ；（２）ＰＭＯＳ ＦＥＴ Ｍ１２のゲートバイアス電圧ＶＰＢＩＡＳ；（３）ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧ＶＰＩ；（４）Ｉ／Ｏドライバ１００の出力信号ＶＯＵＴ；（５）ＮＭＯＳ ＦＥＴ Ｍ１３のゲートバイアス電圧ＶＮＢＩＡＳ；（６）ＮＭＯＳ ＦＥＴ Ｍ１３のソースにおける電圧ＶＮＩ；及び（７）ＮＭＯＳ ＦＥＴ Ｍ１４の制御信号ＶＮＣＴＬ＿ＬＶ。
【0025】
動作において、タイミング図の最左列に示されるように、出力信号ＶＯＵＴが定常状態ハイ論理電圧ＶＤＤＰＸである状態又は期間の間、制御信号ＶＰＣＴＬ＿ＨＶは、ロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）であり、ゲートバイアス電圧ＶＰＢＩＡＳは、両方のＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２をそれぞれオンにするために、一定のＶＤＤＰＸ／２電圧（例えば、０．９Ｖ）である。ＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２の両方がオンになることは、ＶＤＤＰＸを出力ＶＯＵＴに実質的に印加することをもたらし、それによって、出力信号ＶＯＵＴをハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）で安定して維持する。また、ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧ＶＰＩは、実質的にＶＤＤＰＸ（例えば、１．８Ｖ）である。更に、この状態又は期間の間、制御信号ＶＮＣＴＬ＿ＬＶは、ＮＭＯＳ ＦＥＴ Ｍ１４をオフにするためにロー論理電圧ＶＳＳＸ（例えば、０Ｖ）にある。ＮＭＯＳ ＦＥＴ Ｍ１３のゲートバイアス電圧ＶＮＢＩＡＳは、一定のＶＤＤＰＸ／２電圧（例えば、０．９Ｖ）である。ＮＭＯＳ ＦＥＴ Ｍ１４がオフになると、ＮＭＯＳ ＦＥＴ Ｍ１３のソースにおける電圧ＶＮＩは、ＶＮＢＩＡＳを下回る閾値電圧未満、例えば、＞ＶＮＢＩＡＳ－ＶＴ（例えば、＞０．５Ｖ）で安定する。したがって、ＮＭＯＳ ＦＥＴ Ｍ１３及びＭ１４の両方がオフにされて、出力ＶＯＵＴをＶＳＳＸから分離する又は切り離す。
【0026】
左から２番目の列に示されるように、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸからロー論理電圧ＶＳＳＸに遷移している状態又は期間の間、ＰＭＯＳ ＦＥＴ Ｍ１１のための制御信号ＶＰＣＴＬ＿ＨＶは、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）まで上昇してＰＭＯＳ ＦＥＴ Ｍ１１をオフにする。ＰＭＯＳ ＦＥＴ Ｍ１２のゲートバイアス電圧ＶＰＢＩＡＳは、一定のＶＤＤＰＸ／２（例えば、０．９Ｖ）のままである。したがって、ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧ＶＰＩは、減少し、ＶＰＢＩＡＳを上回る閾値電圧未満、例えば、＜ＶＰＢＩＡＳ＋ＶＴ（例えば、＜１．３Ｖ）に安定する。したがって、ＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２の両方がオフにされて、出力ＶＯＵＴをＶＤＤＰＸから分離する又は切り離す。また、この状態又は期間の間、制御信号ＶＮＣＴＬ＿ＬＶは、ＮＭＯＳ ＦＥＴ Ｍ１４をオンにするためにハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）に上昇される。ＮＭＯＳ ＦＥＴ Ｍ１４のオンは、ＮＭＯＳ ＦＥＴ Ｍ１３のソースにおける電圧ＶＮＩを実質的にＶＳＳＸ（例えば、０Ｖ）まで低下させる。ＮＭＯＳ ＦＥＴ Ｍ１３のゲートバイアス電圧ＶＮＢＩＡＳは、ＶＤＤＰＸ／２（例えば、０．９Ｖ）のままである。したがって、ＮＭＯＳ ＦＥＴ Ｍ１３のゲート－ソース間電圧ＶＧＳは、その閾値電圧ＶＴよりも大きくなり、それによって、ＮＭＯＳ ＦＥＴ Ｍ１３がオンになる。両方のＮＭＯＳ ＦＥＴ Ｍ１３及びＭ１４がオンになると、出力信号ＶＯＵＴは、ＶＳＳＸ（例えば、０Ｖ）に遷移し、実質的にそこで安定する。
【0027】
電圧が遷移すると、左から３番目の列に示されるように、出力信号ＶＯＵＴが実質的にＶＳＳＸである状態又は期間の間、電圧は実質的に一定のままである。すなわち、制御信号ＶＰＣＴＬ＿ＨＶはハイ論理電圧ＶＤＤＰＸであり、バイアス電圧ＶＰＢＩＡＳはＶＤＤＰＸ／２であり、デバイスＭ１１及びＭ１２をオフに維持して、出力ＶＯＵＴを第１の電圧レール（ＶＤＤＰＸ）から分離する又は切り離す。ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧ＶＰＩは、ＶＰＢＩＡＳを上回る閾値電圧ＶＴ未満で実質的に一定のままである（例えば、＜１．３Ｖ）。制御信号ＶＮＣＴＬ＿ＬＶはハイ論理電圧ＶＤＤＩＸにあり、バイアス電圧ＶＮＢＩＡＳは定数ＶＤＤＰＸ／２であり、デバイスＭ１４及びＭ１３の両方をオンに維持して、出力信号ＶＯＵＴをロー論理電圧ＶＳＳＸにする。両方のデバイスＭ１３及びＭ１４がオンになると、ＮＭＯＳ ＦＥＴ Ｍ１３のソースにおける電圧ＶＮＩがＶＳＳＸ（例えば、０Ｖ）になる。
【0028】
左から４番目の列に示されるように、出力信号ＶＯＵＴがロー論理電圧ＶＳＳＸからハイ論理電圧ＶＤＤＰＸに遷移している状態又は期間の間、ＰＭＯＳ ＦＥＴ Ｍ１１のための制御信号ＶＰＣＴＬ＿ＨＶは、ＰＭＯＳ ＦＥＴ Ｍ１１をオンにするためにロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）に引き下げられる。ＰＭＯＳ ＦＥＴ Ｍ１２のゲートバイアス電圧ＶＰＢＩＡＳは、一定のＶＤＤＰＸ／２（例えば、０．９Ｖ）のままである。したがって、ＰＭＯＳ ＦＥＴ Ｍ１１及びＭ１２の両方がオンになる。したがって、ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧ＶＰＩ並びに出力信号ＶＯＵＴは、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）に遷移する。また、この状態又は期間の間、制御信号ＶＮＣＴＬ＿ＬＶは、ＮＭＯＳ ＦＥＴ Ｍ１４をオフにするためにロー論理電圧ＶＳＳＸ（例えば、０Ｖ）に引き下げられる。ＮＭＯＳ ＦＥＴ Ｍ１３のゲートバイアス電圧ＶＮＢＩＡＳは、一定のＶＤＤＰＸ／２（例えば、０．９Ｖ）のままである。したがって、ＮＭＯＳ ＦＥＴ Ｍ１３のソースにおける電圧ＶＮＩは、ＶＮＢＩＡＳを下回る閾値電圧を超えて、例えば＞０．５Ｖまで増加する。したがって、ＮＭＯＳ ＦＥＴ Ｍ１３のゲート－ソース電圧ＶＧＳは、その閾値電圧ＶＴを超えず、それによって、ＮＭＯＳ ＦＥＴ Ｍ１３をオフにする。オフにされているＮＭＯＳ ＦＥＴ Ｍ１３及びＭ１４の両方は、出力信号ＶＯＵＴをＶＳＳＸ（例えば、０Ｖ）から分離する又は切り離す。いったん電圧が遷移すると、一番右の列に示されるように、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸである状態又は期間の間、電圧は実質的に一定のままである。
【0029】
Ｉ／Ｏドライバ１００にはいくつかの問題がある。例えば、デバイスＭ１１、Ｍ１２、Ｍ１４、及びＭ１３が、（例えば、ＩＣ又はＳＯＣ中の全ての他の非Ｉ／Ｏデバイス（例えば、コアデバイス）に同じ技術ノードを使用するために）ある技術ノードに従って製造される場合、これらのデバイスの任意の端子（ＶＧＳ、ＶＧＤ、及びＶＤＳ）にわたる最大信頼性電圧は、約１．３Ｖであり得る。デバイスが１．３Ｖの信頼限界を超える電圧に長時間（例えば、数ピコ秒（ｐｓ）以上）さらされる場合、これらのデバイスに回復可能な又は回復不能な損傷が生じる可能性がある。そのような損傷は、負バイアス温度不安定性（ＮＢＴＩ）又はホットキャリア注入（ＨＣＩ）に起因し得る。その結果、デバイスの性能及び機能が低下するか、又は完全に故障する可能性がある。
【0030】
再び図１Ｂを参照すると、タイミング図の最左列及び最右列に示されるように、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸであるとき、ＮＭＯＳ ＦＥＴ Ｍ１３のドレインにおける電圧は、実質的にＶＤＤＰＸ（例えば、１．８Ｖ）であり、ＮＭＯＳ ＦＥＴ Ｍ１３のソースにおける電圧は、０．５Ｖである。したがって、ＮＭＯＳ ＦＥＴ Ｍ１３のドレインとソースとの間の電圧差（例えば、ＶＤＳ）は１．３Ｖである。先に説明したように、ＮＭＯＳ ＦＥＴ Ｍ１３の両端間のこの１．３Ｖの電圧差は、このデバイスが特定の実装形態に従って製造される場合、１．３Ｖの信頼性限界をほぼ超える。
【0031】
更に、左から２番目の列に示されるように、出力信号ＶＯＵＴがＶＤＤＰＸからＶＳＳＸに遷移している状態又は期間の間、ＮＭＯＳ ＦＥＴ Ｍ１３のソースにおける電圧ＶＮＩは、概してＩ／Ｏドライバ１００の出力ＶＯＵＴに存在するより大きい容量性負荷ＣＬＯＡＤに起因して、出力信号ＶＯＵＴが１．８Ｖから０Ｖに低下するよりもはるかに速い速度で０．５Ｖから０Ｖに低下する。結果として、ＮＭＯＳ ＦＥＴ Ｍ１３のドレインとソースとの間の電圧差ＶＤＳは、ＶＤＤＰＸからＶＳＳＸへの出力信号ＶＯＵＴの遷移中に約１．５Ｖまで増加し得、デバイスが特定の実装に従って製造される場合、再び１．３Ｖの信頼性限界を超える場合がある。
【0032】
同様に、左から３番目の列に示されるように、出力信号ＶＯＵＴがロー論理電圧ＶＳＳＸであるとき、ＰＭＯＳ ＦＥＴ Ｍ１２のドレインにおける電圧は実質的にＶＳＳＸ（例えば、０Ｖ）であり、ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧は１．３Ｖである。したがって、ＰＭＯＳ ＦＥＴ Ｍ１２のドレインとソースとの間の電圧差（例えば、ＶＤＳ）は１．３Ｖである。前述したように、ＰＭＯＳ ＦＥＴ Ｍ１２の両端間のこの１．３Ｖの電圧差は、このデバイスが特定の実装形態に従って製造された場合、１．３Ｖの信頼性限界をほぼ超える。
【0033】
また、同様に、左から４番目の列に示されるように、出力信号ＶＯＵＴがＶＳＳＸからＶＤＤＰＸに遷移している状態又は期間の間、ＰＭＯＳ ＦＥＴ Ｍ１２のソースにおける電圧ＶＰＩは、概してＩ／Ｏドライバ１００の出力ＶＯＵＴに存在するより大きい容量性負荷ＣＬＯＡＤに起因して、出力信号ＶＯＵＴが１．３Ｖから１．８Ｖに増加するよりもはるかに速い速度で、０Ｖから１．８Ｖに増加する。その結果、ＰＭＯＳ ＦＥＴ Ｍ１２のドレインとソースとの間の電圧差ＶＤＳは、ＶＳＳＸからＶＤＤＰＸへの出力信号ＶＯＵＴの遷移中に約１．５Ｖまで増加し、デバイスが特定の実装形態に従って製造された場合、再び１．３Ｖの信頼性限界を超える。抵抗ＲＰ及びＲＮは、ＰＭＯＳ ＦＥＴ Ｍ１２及びＮＭＯＳ ＦＥＴ Ｍ１３のＶＤＳのオーバーシュートの一部を吸収するために設けられている。しかしながら、抵抗ＲＰ及びＲＮは、かなりのＩＣフットプリントを占有し、不要な電磁（ＥＭ）エネルギーを生成するので、望ましくない場合がある。
【0034】
図２Ａは、本開示の別の態様にかかる、入力／出力（Ｉ／Ｏ）回路２００の概略図を示す。Ｉ／Ｏ回路２００とＩ／Ｏドライバ１００との間の差異の１つは、ＰＭＯＳ ＦＥＴ Ｍ１２及びＮＭＯＳ ＦＥＴ Ｍ１３に印加されるゲート電圧が一定ではなく、出力信号ＶＯＵＴのハイ論理電圧からロー論理電圧への遷移中及びロー論理電圧からハイ論理電圧への遷移中にそれぞれ変化するか又はブーストされることである。これは、出力信号ＶＯＵＴの遷移中に、バッファデバイスＭ１２及びＭ１３の両端間の最大電圧を、それらの信頼性限界未満にそれぞれ低下させるために行われる。更に、Ｉ／Ｏ回路２００は、Ｍ１２及びＭ１３のソースにバイアス電圧を印加して、出力信号ＶＯＵＴが定常状態のハイ論理電圧及びロー論理電圧にそれぞれあるときに、そのようなデバイスの過電圧を防止する。
【0035】
概要として、Ｉ／Ｏ回路２００は、例えば、ＩＣ又はＳＯＣのコア回路から入力電圧ＶＩＮを受け取るように構成されている。入力電圧ＶＩＮは、第１の（例えば、コア）電圧ドメインに従ってハイ論理電圧とロー論理電圧との間で変動し得る。入力電圧ＶＩＮのハイ電圧及びロー電圧に応答して、Ｉ／Ｏ回路２００は、それぞれ、第２の（例えば、ＰＸ）電圧ドメインに従ってハイ論理電圧とロー論理電圧との間で変動する出力信号ＶＯＵＴを生成する。第２の電圧ドメインのハイ論理電圧及びロー論理電圧は、ＶＤＤＰＸ及びＶＳＳＸと実質的に一致し得る。Ｉ／Ｏ回路２００は、キャパシタンスＣＬＯＡＤを有する負荷に出力信号ＶＯＵＴを供給する。
【0036】
より具体的には、Ｉ／Ｏ回路２００は、第１の電圧レールＶＤＤＰＸとＩ／Ｏ回路２００の出力ＶＯＵＴとの間に直列に結合されたＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２を含むプルアップ回路を含む出力ドライバを含む。同様に、出力ドライバは、出力ＶＯＵＴと第２の電圧レールＶＳＳＸとの間に直列に結合されたＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４を含むプルダウン回路を含む。
【0037】
Ｉ／Ｏ回路２００は、入力信号ＶＩＮに応答して制御信号ＶＰＣＴＬ＿ＨＶを生成するように構成された第１のＰＭＯＳプリドライバ２１０を更に含む。前述したように、ＶＰＣＴＬ＿ＨＶのＨＶ電圧ドメインは、ロー論理電圧ＶＳＳＩＸ（例えば、ＶＤＤＰＸ／２）とハイ論理電圧ＶＤＤＰＸとの間で変化する。Ｉ／Ｏ回路２００は、入力信号ＶＩＮに応答して制御信号ＶＬＶを生成するように構成された第２のＰＭＯＳプリドライバ２１１を更に含む。ＶＬＶのＬＶ電圧ドメインは、ロー論理電圧ＶＳＳＸとハイ論理電圧ＶＤＤＩＸとの間で変化する。したがって、入力電圧ＶＩＮが低いとき、ＶＰＣＴＬ＿ＨＶはＶＤＤＰＸにあり、ＶＬＶはＶＤＤＩＸにある。入力電圧ＶＩＮが高いとき、ＶＰＣＴＬ＿ＨＶはＶＳＳＩＸにあり、ＶＬＶはＶＳＳＸにある。
【0038】
同様に、Ｉ／Ｏ回路２００は、入力信号ＶＩＮに応答して制御信号ＶＮＣＴＬ＿ＬＶを生成するように構成された第１のＮＭＯＳプリドライバ２２０を更に含む。ＶＮＣＴＬ＿ＬＶのＬＶ電圧ドメインは、ロー論理電圧ＶＳＳＸとハイ論理電圧ＶＤＤＩＸとの間で変化する。Ｉ／Ｏ回路２００は、入力信号ＶＩＮに応答して制御信号ＶＨＶを生成するように構成された第２のＮＭＯＳプリドライバ２２１を更に含む。ＶＨＶのＨＶ電圧ドメインは、ロー論理電圧ＶＳＳＩＸとハイ論理電圧ＶＤＤＰＸとの間で変化する。したがって、入力電圧ＶＩＮが低いとき、ＶＮＣＴＬ＿ＬＶはＶＤＤＩＸにあり、ＶＨＶはＶＤＤＰＸにある。入力電圧ＶＩＮが高いとき、ＶＮＣＴＬ＿ＬＶはＶＳＳＸにあり、ＶＮＣＴＬ＿ＨＶはＶＳＳＩＸにある。
【0039】
第１のＰＭＯＳプリドライバ２１０によって生成された制御信号ＶＰＣＴＬ＿ＨＶは、ＰＭＯＳ ＦＥＴ Ｍ２１のゲート及びＶＰＩ電圧発生器２１４に印加される。第２のＰＭＯＳプリドライバ２１１によって生成された制御信号ＶＬＶは、ＶＰＣＴＬ＿ＬＶプリドライバ２１２に印加される。同様に、第１のＮＭＯＳプリドライバ２２０によって生成された制御信号ＶＮＣＴＬ＿ＬＶは、ＮＭＯＳ ＦＥＴ Ｍ２４のゲート及びＶＮＩ電圧発生器２２４に印加される。第２のＮＭＯＳプリドライバ２２１によって生成された制御信号ＶＨＶは、ＶＮＣＴＬ＿ＨＶプリドライバ２２２に印加される。ＶＰＣＴＬ＿ＬＶプリドライバ２１２は、ＶＬＶ及びＶＯＵＴに基づいて制御信号ＶＰＣＴＬ＿ＬＶを生成するように構成されている。制御信号ＶＰＣＴＬ＿ＬＶは、ＰＭＯＳ ＦＥＴ Ｍ２２のゲートに印加される。同様に、ＶＮＣＴＬ＿ＨＶプリドライバ２２２は、ＶＨＶ及びＶＯＵＴに基づいて制御信号ＶＮＣＴＬ＿ＨＶを生成するように構成されている。制御信号ＶＮＣＴＬ＿ＨＶは、ＮＭＯＳ ＦＥＴ Ｍ２３のゲートに印加される。
【0040】
ＶＰＩ電圧発生器２１４は、ＶＰＣＴＬ＿ＨＶ及びＶＯＵＴに基づいて電圧ＶＰＩを生成するように構成されている。電圧ＶＰＩは、ＰＭＯＳ ＦＥＴ Ｍ２２のソースに印加される。出力信号ＶＯＵＴが定常状態ロー論理電圧ＶＳＳＸであるとき、電圧ＶＰＩは、ＰＭＯＳ ＦＥＴ Ｍ２２を過電圧から保護する。例えば、出力信号ＶＯＵＴが定常状態ロー論理電圧ＶＳＳＸ（例えば、０Ｖ）であるとき、電圧ＶＰＩは、実質的にＶＤＤＩＸ（例えば、０．９Ｖ）である。電圧ＶＰＩに起因して、ＰＭＯＳ ＦＥＴ Ｍ２２のドレイン－ソース間電圧ＶＤＳは、例えば０．９Ｖであり、デバイスの信頼性最大電圧、例えば１．３Ｖより低い。
【0041】
同様に、ＶＮＩ電圧発生器２２４は、ＶＮＣＴＬ＿ＬＶ及びＶＯＵＴに基づいて電圧ＶＮＩを生成するように構成されている。電圧ＶＮＩは、ＮＭＯＳ ＦＥＴ Ｍ２３のソースに印加される。電圧ＶＮＩは、出力信号ＶＯＵＴが定常状態ハイ論理電圧ＶＤＤＰＸであるときに、ＮＭＯＳ ＦＥＴ Ｍ２３を過電圧から保護する。例えば、出力信号ＶＯＵＴが定常状態ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）であるとき、電圧ＶＮＩは実質的にＶＤＤＩＸ（例えば、０．９Ｖ）である。電圧ＶＮＩに起因して、ＮＭＯＳ ＦＥＴ Ｍ２３のドレイン－ソース間電圧ＶＤＳは、例えば０．９Ｖであり、デバイスの信頼性最大電圧、例えば１．３Ｖより低い。
【0042】
図２Ｂは、本開示の別の態様にかかる、Ｉ／Ｏ回路２００の例示的な動作に関連付けられたタイミング図を示す。説明のために、ＶＤＤＰＸは１．８Ｖであり、ＶＤＤＩＸ／ＶＳＳＩＸは０．９Ｖであり、ＶＳＳＸは０Ｖである。また、説明のために、デバイスＭ２１、Ｍ２２、Ｍ２２、及びＭ２１のＶＤＳ、ＶＧＳ、及びＶＤＧの最大信頼性電圧は、前述のように１．３Ｖである。そのような電圧及び最大信頼性電圧は、Ｉ／Ｏ回路２００のために使用されるデバイス及び用途のタイプに基づいて、様々な実装形態において異なり得ることを理解されたい。
【0043】
図１Ｂのグラフと同様に、タイミング図の横軸は時間を表し、４つの状態又は期間に分割される：（１）タイミング図の最左列及び最右列に示される、出力信号ＶＯＵＴが定常状態ハイ論理電圧ＶＤＤＰＸであるとき；（２）左から２番目の列に示される、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸからロー論理電圧ＶＳＳＸに遷移しているとき；（３）左から３番目の列に示される、出力信号ＶＯＵＴが定常状態のロー論理電圧ＶＳＳＸにあるとき、（４）左から４番目の列に示される、出力信号ＶＯＵＴがロー論理電圧ＶＳＳＸからハイ論理電圧ＶＤＤＰＸに遷移しているとき。
【0044】
タイミング図の縦軸は、Ｉ／Ｏ回路２００の様々な信号を表す。例えば、上から下へ、信号は以下の通りである：（１）ＰＭＯＳ ＦＥＴ Ｍ２１の制御信号ＶＰＣＴＬ＿ＨＶ；（２）ＰＭＯＳ ＦＥＴ Ｍ２２のゲートバイアス電圧ＶＰＣＴＬ＿ＬＶ；（３）出力信号ＶＯＵＴ；（４）ＮＭＯＳ ＦＥＴ Ｍ２３のゲートバイアス電圧ＶＮＣＴＬ＿ＨＶ；及び（５）ＮＭＯＳ ＦＥＴ Ｍ２４の制御信号ＶＮＣＴＬ＿ＬＶ。
【0045】
最左列及び最右列によって示されるように、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）であるとき、制御信号ＶＰＣＴＬ＿ＨＶは、ＰＭＯＳ ＦＥＴ Ｍ２１をオンにするためにロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）であり、ＰＭＯＳ ＦＥＴ Ｍ２２のソースにおける電圧ＶＰＩは、ＶＤＤＰＸ（例えば、１．８Ｖ）であり、制御信号ＶＰＣＴＬ＿ＬＶは、非ブースト電圧（例えば、０．９Ｖ）であって、ＰＭＯＳ ＦＥＴ Ｍ２１のオンに応答してＰＭＯＳ ＦＥＴ Ｍ２２をオンにする。したがって、出力信号ＶＯＵＴは、オンにされたＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２を介して出力ＶＯＵＴに結合されている第１の電圧レールＶＤＤＰＸに起因して、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）にある。また、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）であるとき、制御信号ＶＮＣＴＬ＿ＬＶは、ＮＭＯＳ ＦＥＴ Ｍ２４をオフにするためにロー論理電圧ＶＳＳＸ（例えば、０Ｖ）であり、電圧ＶＮＩは、ＮＭＯＳ ＦＥＴ Ｍ２３のＶＤＳをその信頼性限界未満に維持するためにＶＤＤＩＸ（例えば、０．９Ｖ）であり、制御信号ＶＮＣＴＬ＿ＨＶは非ブースト電圧ＶＳＳＩＸ（例えば、０．９Ｖ）であって、ＮＭＯＳ ＦＥＴ Ｍ２３をオフにする。したがって、出力ＶＯＵＴは、オフにされたＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４により、第２の電圧レールＶＳＳＸから切り離される。
【0046】
左から２番目の列に示されるように、ハイ論理電圧ＶＤＤＰＸ（１．８Ｖ）からロー論理電圧ＶＳＳＸ（０Ｖ）に出力信号ＶＯＵＴを遷移させるために、制御信号ＶＮＣＴＬ＿ＬＶは、ロー論理電圧ＶＳＳＸ（例えば、０Ｖ）からハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）に変更されて、ＮＭＯＳ ＦＥＴ Ｍ２４をオンにする。ＶＮＣＴＬ＿ＬＶがローからハイに変化するのと同時に、バイアス電圧ＶＮＣＴＬ＿ＨＶは、非ブースト電圧（例えば、約ＶＳＳＩＸ（例えば、０．９Ｖ））からブースト電圧（例えば、ＶＳＳＩＸ＋約０．５Ｖ＝約１．４Ｖ）にブーストされる。出力信号ＶＯＵＴが最初にハイからローに遷移するとき、ブースト電圧は、ＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４のそれぞれのターンオン抵抗をより等化する（例えば、実質的に同じ）ように構成する。この例では、このために、ＶＯＵＴとＶＳＳＸとの間に１．８Ｖの電圧降下が生じ、これはＮＭＯＳ ＦＥＴ Ｍ２３とＭ２４との間で等しく分割される。したがって、デバイスはそれぞれ、１．３Ｖの信頼性限界未満である実質的に０．９Ｖの電圧降下を受ける。
【0047】
出力信号ＶＯＵＴがある電圧レベルまで低下すると、制御信号ＶＮＣＴＬ＿ＨＶは非ブースト電圧（例えば、約ＶＳＳＩＸ（０．９Ｖ））に戻される。ＶＮＣＴＬ＿ＨＶがブースト電圧（例えば、約１．４Ｖ）である期間は、ＮＭＯＳ ＦＥＴ Ｍ２３の過電圧を防止するように制御されるべきである。例えば、期間が短すぎる場合、ＮＭＯＳ ＦＥＴ Ｍ２３は、そのＶＤＳが信頼性限界を上回ることに起因する過電圧を受ける可能性がある。一方、期間が長すぎる場合、デバイスＭ２３は、そのゲート－ソース電圧（ＶＧＳ）及び／又はゲート－ドレイン電圧（ＶＧＤ）が信頼性限界を上回ることに起因して、過電圧を受ける可能性がある。
【0048】
期間は、出力信号ＶＯＵＴがＶＤＤＰＸからＶＳＳＸに減少する速度に依存する。そのような速度は、Ｉ／Ｏ回路２００の出力に結合された容量性負荷ＣＬＯＡＤに依存する。負荷のキャパシタンスＣＬＯＡＤが比較的小さい場合、出力信号ＶＯＵＴが減少する速度が比較的速いので、期間は比較的短いはずである。負荷のキャパシタンスＣＬＯＡＤが比較的大きい場合、出力信号ＶＯＵＴが減少する速度が比較的遅いので、期間は比較的長いはずである。したがって、ＶＮＣＴＬ＿ＨＶプリドライバ２２２は、出力信号ＶＯＵＴがハイからローに遷移する速度に基づいて、ブーストされたＶＮＣＴＬ＿ＨＶ電圧を生成する。
【0049】
更に、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）からロー論理電圧ＶＳＳＸ（０Ｖ）への出力信号ＶＯＵＴの遷移を容易にするために、制御信号ＶＰＣＴＬ＿ＨＶは、ロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）からハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）に変更されて、ＰＭＯＳ ＦＥＴ Ｍ２１をオフにする。出力信号ＶＯＵＴある電圧レベルまで減少したことに応答して、ＶＰＩ電圧発生器２１４は、実質的にＶＤＤＰＸ（例えば、０．９Ｖ）で電圧ＶＰＩを発生させる。ＰＭＯＳ ＦＥＴ Ｍ２２のゲートに印加される制御信号ＶＰＣＴＬ＿ＬＶは、ハイからローへの出力信号ＶＯＵＴの遷移中にＶＤＤＩＸ（例えば、０．９Ｖ）で一定に維持されるので、ＰＭＯＳ ＦＥＴ Ｍ２２は、そのＶＧＳが実質的に０Ｖであるためにオフになる。したがって、出力信号ＶＯＵＴのハイからローへの遷移の間、プルアップ回路は、オフにされたＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２に起因して、第１の電圧レールＶＤＤＰＸから出力を切り離す。
【0050】
左から３番目の列に示されるように、出力信号ＶＯＵＴが定常状態ロー論理電圧ＶＳＳＸ（０Ｖ）であるとき、制御信号ＶＮＣＴＬ＿ＬＶはハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）であり、ＮＭＯＳ ＦＥＴ Ｍ２４をオンに維持し、制御信号ＶＮＣＴＬ＿ＨＶは非ブースト電圧ＶＤＤＩＸ（例えば、０．９Ｖ）であり、ＮＭＯＳ ＦＥＴ Ｍ２３をオンに維持する。したがって、出力信号ＶＯＵＴは、オンにされたＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４を介して第２の電圧レールからＶＳＳＸ（０Ｖ）を受け取る。したがって、電圧ＶＮＩもＶＳＳＸ（０Ｖ）である。また、出力信号ＶＯＵＴが定常状態ロー論理電圧ＶＳＳＸ（０Ｖ）であるとき、制御信号ＶＰＣＴＬ＿ＨＶは、ＰＭＯＳ ＦＥＴ Ｍ２１をオフに維持するためにハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）であり、電圧ＶＰＩは、説明したようにＰＭＯＳ ＦＥＴ Ｍ２２を過電圧から保護するためにＶＳＳＩＸ（例えば、０．９Ｖ）であり、制御信号ＶＰＣＴＬ＿ＨＶは、ＰＭＯＳ ＦＥＴ Ｍ２２をオフに維持する非ブースト電圧ＶＤＤＩＸ（例えば、０．９Ｖ）である。したがって、Ｉ／Ｏ回路２００の出力は、オフにされたＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２を介して第１の電圧レールＶＤＤＰＸから切り離される。
【0051】
左から４番目の列に示されるように、ロー論理電圧ＶＳＳＸ（例えば、０Ｖ）からハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）に向かって出力信号ＶＯＵＴを遷移させるために、制御信号ＶＰＣＴＬ＿ＨＶは、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）からロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）に変更され、ＰＭＯＳ ＦＥＴ Ｍ２１をオンにする。ＶＰＣＴＬ＿ＨＶがハイからローに変化するのと同時に、制御信号ＶＰＣＴＬ＿ＬＶは、非ブースト電圧（例えば、０．９Ｖ）からブースト電圧（例えば、約０．４Ｖ）に変化する。これは、出力信号ＶＯＵＴが最初にローからハイに遷移するとき、ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２のそれぞれのターンオン抵抗をより等化する（例えば、実質的に同じになる）ように構成するために行われる。この例では、これにより、ＶＤＤＰＸとＶＯＵＴとの間の１．８Ｖの電圧降下が、ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２の間で等しく分割される。したがって、デバイスはそれぞれ、１．３Ｖの信頼性限界未満である実質的に０．９Ｖの電圧降下を受ける。
【0052】
出力信号ＶＯＵＴがある電圧レベルまで上昇すると、制御信号ＶＰＣＴＬ＿ＬＶは、非ブースト電圧（例えばＶＤＤＩＸ（例えば０．９Ｖ））に戻される。ＶＰＣＴＬ＿ＬＶがブースト電圧（例えば、約０．４Ｖ）である期間は、ＰＭＯＳ ＦＥＴ Ｍ２２の過電圧を防止するように制御されるべきである。例えば、期間が短すぎる場合、ＰＭＯＳ ＦＥＴ Ｍ２２は、そのＶＤＳが信頼性限界を上回ることに起因する過電圧を受ける可能性がある。一方、期間が長すぎる場合、デバイスＭ２２は、そのゲート－ソース間電圧（ＶＧＳ）及び／又はゲート－ドレイン間電圧（ＶＧＤ）が信頼性限界を上回ることに起因して、過電圧を受ける可能性がある。
【0053】
期間は、出力信号ＶＯＵＴがＶＳＳＸからＶＤＤＰＸに増加する速度に依存する。そのような速度は、Ｉ／Ｏ回路２００の出力に結合された容量性負荷ＣＬＯＡＤに依存する。負荷のキャパシタンスＣＬＯＡＤが比較的小さい場合、出力信号ＶＯＵＴが増加する速度が比較的速いので、期間は比較的短いはずである。負荷のキャパシタンスＣＬＯＡＤが比較的大きい場合、出力信号ＶＯＵＴが増加する速度は比較的遅いので、期間は比較的長いはずである。したがって、ＶＰＣＴＬ＿ＬＶプリドライバ２１２は、出力信号ＶＯＵＴがローからハイに遷移する速度に基づいて、ブーストされたＶＰＣＴＬ＿ＬＶ電圧を生成する。
【0054】
更に、ロー論理電圧ＶＳＳＸ（例えば、０Ｖ）からハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）への出力信号ＶＯＵＴの遷移を容易にするために、制御信号ＶＮＣＴＬ＿ＬＶは、ハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）からロー論理電圧ＶＳＳＸ（例えば、０Ｖ）に変化してＮＭＯＳ ＦＥＴ Ｍ２４をオフにする。出力信号ＶＯＵＴがある電圧レベルまで上昇したことに応答して、ＶＮＩ電圧発生器２２４は、電圧ＶＮＩを実質的にＶＤＤＩＸ（例えば、０．９Ｖ）で発生させる。ＮＭＯＳ ＦＥＴ Ｍ２３のゲートに印加される制御信号ＶＮＣＴＬ＿ＨＶは、ローからハイへの出力信号ＶＯＵＴの遷移の間、ＶＳＳＩＸ（例えば、０．９Ｖ）で一定に維持されるので、ＮＭＯＳ ＦＥＴ Ｍ２３は、そのＶＧＳが実質的に０Ｖであるためにオフになる。したがって、出力信号ＶＯＵＴのローからハイへの遷移中、プルダウン回路は、オフにされたＮＭＯＳ ＦＥＴ Ｍ２１及びＭ２２に起因して、第２の電圧レールＶＳＳＸから出力を切り離す。
【0055】
Ｉ／Ｏ回路２００にはいくつかの問題がある。第１に、出力信号ＶＯＵＴの各遷移の間に１つのゲートブーストしかない。例えば、ＮＭＯＳ ＦＥＴ Ｍ２３は、出力信号ＶＯＵＴのハイからローへの遷移中にブーストされる唯一のデバイスであり、ＰＭＯＳ ＦＥＴ Ｍ２２は、出力信号ＶＯＵＴのローからハイへの遷移中にブーストされる唯一のデバイスである。遷移中に２つ以上のＦＥＴをブーストすることは、より速い遷移を生成して、Ｉ／Ｏドライバがより高速に動作することを可能にする。
【0056】
第２に、図２Ｂに示されるように、Ｉ／Ｏ回路２００におけるゲートブーストは、遷移の期間の約３０パーセント（％）にすぎない。各遷移の間により高いパーセントのブースト期間を提供することはまた、遷移を早め、再び、Ｉ／Ｏドライバがより高速に動作することを可能にする。比較的短いブースト持続時間（例えば、３０％）の更なる欠点は、出力インピーダンスが各遷移中に変化することである。例えば、ブースト期間の間、出力インピーダンスは、遷移の残りの期間又は非ブースト期間の間よりも著しく小さい。各遷移中の出力インピーダンスの変化は、出力信号ＶＯＵＴにおける信号完全性（ＳＩ）問題を引き起こす可能性がある。
【0057】
第３に、プルアップ回路（例えば、ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２）及びプルダウン回路（例えば、ＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４）は、異なるドメイン信号によって駆動される。例えば、プルアップ回路のＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２は、それぞれＨＶ及びＬＶ電圧ドメインにおける制御信号ＶＰＣＴＬ＿ＨＶ及びＶＰＣＴＬ＿ＬＶによって駆動される。同様に、プルダウン回路のＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４は、それぞれＨＶ及びＬＶ電圧ドメインにおける制御信号ＶＮＣＴＬ＿ＨＶ及びＶＮＣＴＬ＿ＬＶによって駆動される。ＨＶ及びＬＶドメイン信号は、異なる伝送経路を介して伝搬するので、これらの信号間に遅延不整合が存在する可能性がある。これは、動作（例えば、出力信号ＶＯＵＴにデューティサイクル歪みを生じさせる）及び信頼性（例えば、ＦＥＴを過電圧の応力又は損傷に更す）に悪影響を及ぼす可能性がある。一例として、ローからハイへの遷移中に、ＶＰＣＴＬ＿ＨＶの上昇エッジがＶＰＣＴＬ＿ＬＶの下降エッジの前に到達する場合、ＰＭＯＳ ＦＥＴ Ｍ２２が、過電圧によって応力又は損傷を受ける可能性があり、あるいは、ＶＰＣＴＬ＿ＨＶの上昇エッジがＶＰＣＴＬ＿ＬＶの下降エッジの後に到達した場合、ＰＭＯＳ ＦＥＴ Ｍ２１が、過電圧によって応力又は損傷を受ける可能性がある。同じ悪影響が、ハイからローへの遷移中にＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４にも当てはまる。
【0058】
図３Ａは、本開示の別の態様にかかる、別の例示的な入力／出力（Ｉ／Ｏ）回路３００の概略図を示す。要約すると、Ｉ／Ｏ回路３００は、それぞれ上昇遷移及び下降遷移の間にＩ／Ｏ回路３００のプルアップ回路及びプルダウン回路の両方又は全てのＦＥＴをブーストする１つ又は複数のプリドライバを使用する。これは、より高速な遷移を可能にし、Ｉ／Ｏ回路３００の速度を改善する。
【0059】
更に、１つ又は複数のプリドライバは、遷移期間のより長いパーセンテージ（例えば、８０％）の間、プルアップ回路及びプルダウン回路の両方又は全てのＦＥＴをブーストする。再び、これはまた、Ｉ／Ｏ回路３００のより速い遷移及びより速い速度性能を可能にする。加えて、遷移中のより長いブースト期間は、出力インピーダンス変化の影響を低減する。それにより、出力信号ＶＯＵＴの信号完全性（ＳＩ）劣化が低減される。
【0060】
加えて、プルアップ回路の制御信号ＶＰＣＴＬ＿ＨＶ及びＶＰＣＴＬ＿ＬＶ、又はプルダウン回路の制御信号ＶＮＣＴＬ＿ＨＶ及びＶＮＣＴＬ＿ＬＶの生成は、単一ドメイン信号に応答し、これは、前述のように、出力信号ＶＯＵＴにおけるデューティサイクル歪み及び出力ドライバのＦＥＴに対する過電圧の応力又は損傷を引き起こし得る、信号間の遅延不整合を防止又は低減する。更に、中間電圧レールＶＤＤＩＸ又はＶＳＳＩＸに対する電流負荷要求は、より高い電流負荷を扱うように既に構成され得るＶＤＤＰＸ電圧レールのみを使用する遷移に関与するプリドライバを実装することによって低減される。
【0061】
特に、Ｉ／Ｏ回路３００は、電圧レベルシフタ３１０と、ゲートブースト制御回路３２０と、定常状態プリドライバ３３０と、遷移プリドライバ３４０と、出力ドライバ３５０と、電圧ドメインスプリッタ３６０と、を含む。電圧レベルシフタ３１０は、入力信号ＶＩＮを受信するように構成され、入力信号ＶＩＮは、本明細書ではＣＸドメインと呼ばれることがあるＩＣ又はＳＯＣコア電圧ドメイン内にあり得、電圧は、ＶＤＤＣＸの論理ハイ（例えば、１．１Ｖ）とＶＳＳＣＸの論理ロー（例えば、０．５Ｖ）との間で変化する。電圧レベルシフタ３１０は、入力信号ＶＩＮを電圧レベルシフトして、それぞれＨＶ電圧ドメイン及びＬＶ電圧ドメインにおける入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶを生成するように構成されている。入力信号ＶＩＮ＿ＨＶは、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）とロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）との間で変動し得る。入力信号ＶＩＮ＿ＬＶは、ハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）とロー論理電圧ＶＳＳＸ（例えば、０Ｖ）との間で変動し得る。
【0062】
ゲートブースト制御回路３２０は、出力ドライバ３５０のプルアップ回路のＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２、並びにプルダウン回路のＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４のゲートブーストをそれぞれ有効にするためのゲートブーストイネーブル信号ＶＴＲ＿ＬＶ及びＶＴＦ＿ＨＶを生成するように構成されている。示されているように、出力ドライバ３５０は、Ｉ／Ｏ回路２００の出力ドライバごとに構成され得る。ゲートブースト制御回路３２０は、入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶと、出力信号ＶＯＵＴのＰＸ電圧ドメインを分割することによって電圧ドメインスプリッタ３６０によって生成された出力電圧信号ＶＯＵＴ＿ＨＶ及びＶＯＵＴ＿ＬＶとに基づいて、ゲートブーストイネーブル信号ＶＴＲ＿ＬＶ及びＶＴＦ＿ＨＶを生成するように構成されている。下付き文字で示すように、出力信号ＶＯＵＴ＿ＨＶはＨＶ電圧ドメインにあり、出力信号ＶＯＵＴ＿ＬＶはＬＶ電圧ドメインにある。本明細書でより詳細に説明するように、関連する信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶを介した入力信号ＶＩＮは、ゲートブースト期間の開始を開始させ、関連する信号ＶＯＵＴ＿ＨＶ及びＶＯＵＴ＿ＬＶを介した出力信号ＶＯＵＴは、ゲートブースト期間を終了させる。
【0063】
定常状態プリドライバ３３０は、定常状態期間中に出力ドライバ３５０のＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２並びにＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４のための制御信号ＶＰＣＴＬ＿ＨＶ、ＶＰＣＴＬ＿ＬＶ、ＶＮＣＴＬ＿ＨＶ、及びＶＮＣＴＬ＿ＬＶをそれぞれ生成するように構成されている。定常状態期間は、出力信号ＶＯＵＴが１つの論理レベル又は状態から別の論理レベル又は状態に遷移していない期間である。本明細書で更に詳細に説明するように、定常状態プリドライバ３３０は、入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶ並びにゲートブーストイネーブル信号ＶＴＲ＿ＬＶ及びＶＴＦ＿ＨＶに基づいて、制御信号ＶＰＣＴＬ＿ＨＶ、ＶＰＣＴＬ＿ＬＶ、ＶＮＣＴＬ＿ＨＶ、及びＶＮＣＴＬ＿ＬＶを生成する。
【0064】
図３Ｂのタイミング図を参照すると、出力信号ＶＯＵＴが定常状態ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）であるとき、定常状態プリドライバ３３０は、制御信号ＶＰＣＴＬ＿ＨＶ、ＶＰＣＴＬ＿ＬＶ、ＶＮＣＴＬ＿ＨＶ、及びＶＮＣＴＬ＿ＬＶを、ロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）、非ブースト電圧（例えば、０．９Ｖ）、非ブースト電圧（例えば、０．９Ｖ）、及びロー論理ＶＳＳＸ電圧（例えば、０Ｖ）でそれぞれ生成する。これらの電圧レベルは、ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２をオンにし、ＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４をオフにして、出力信号ＶＯＵＴがＶＤＤＰＸ（例えば、１．８Ｖ）で実質的に安定に維持されるようにする。ＶＤＤＰＸ定常状態期間中に、ゲートブースト制御回路３２０は、ゲートブーストイネーブル信号ＶＴＲ＿ＬＶ及びＶＴＦ＿ＨＶを生成し、これらは、ＬＶ電圧ドメイン及びＨＶ電圧ドメインにあり、それらのデアサートされたローＶＳＳＸ（例えば、０Ｖ）及びハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）において、それぞれ上昇遷移及び下降遷移に関係することに留意されたい。
【0065】
出力信号ＶＯＵＴが定常論理ロー電圧ＶＳＳＸ（例えば、０Ｖ）であるとき、定常状態プリドライバ３３０は、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）、非ブースト電圧（例えば、０．９Ｖ）、非ブースト電圧（例えば、０．９Ｖ）、及びハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）で制御信号ＶＰＣＴＬ＿ＨＶ、ＶＰＣＴＬ＿ＬＶ、ＶＮＣＴＬ＿ＨＶ、及びＶＮＣＴＬ＿ＬＶを生成する。これらの電圧レベルは、ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２をオフにし、ＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４をオンにして、出力信号ＶＯＵＴがＶＳＳＸ（例えば、０Ｖ）で実質的に安定に維持されるようにする。同様に、ＶＳＳＸ定常状態期間の間、ゲートブースト制御回路３２０は、ゲートブーストイネーブル信号ＶＴＲ＿ＬＶ及びＶＴＦ＿ＨＶを、デアサートされたローＶＳＳＸ（例えば、０Ｖ）及びハイＶＤＤＰＸ（例えば、１．８Ｖ）論理状態でそれぞれ生成する。
【0066】
遷移プリドライバ３４０は、遷移期間中に出力ドライバ３５０のＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２並びにＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４のための制御信号ＶＰＣＴＬ＿ＨＶ、ＶＰＣＴＬ＿ＬＶ、ＶＮＣＴＬ＿ＨＶ、及びＶＮＣＴＬ＿ＬＶをそれぞれ生成するように構成されている。遷移期間は、出力信号ＶＯＵＴが１つの論理レベル又は状態から別の論理レベル又は状態に遷移している期間である。本明細書で更に詳細に説明するように、遷移プリドライバ３４０は、ゲートブーストイネーブル信号ＶＴＲ＿ＬＶ及びＶＴＦ＿ＨＶに基づいて制御信号ＶＰＣＴＬ＿ＨＶ、ＶＰＣＴＬ＿ＬＶ、ＶＮＣＴＬ＿ＨＶ、及びＶＮＣＴＬ＿ＬＶを生成する。
【0067】
図３Ｂのタイミング図を参照すると、入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶがロー論理電圧に変化することによって示されるように、出力信号ＶＯＵＴがハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）からロー論理電圧ＶＳＳＸ（例えば、０Ｖ）に遷移するとき、ゲートブースト制御回路３２０は、ゲートブーストイネーブル信号ＶＴＦ＿ＨＶをそのアサートされたロー論理状態ＶＳＳＩＸ（例えば、０．９Ｖ）で生成し、ゲートブーストイネーブル信号ＶＴＲ＿ＬＶをそのデアサートされたロー論理状態ＶＳＳＸ（例えば、０Ｖ）に維持する。デアサートされたゲートブーストイネーブル信号ＶＴＲ＿ＬＶに応答して、定常状態プリドライバ３３０は、ハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）及び非ブースト電圧（例えば、０．９Ｖ）で制御信号ＶＰＣＴＬ＿ＨＶ及びＶＰＣＴＬ＿ＬＶをそれぞれ生成する。これらの電圧レベルは、ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２をオフにする。
【0068】
アサートされたゲートブーストイネーブル信号ＶＴＦ＿ＨＶに応答して、遷移プリドライバ３４０は、ブースト電圧レベル（例えば、約１．４Ｖ）で制御信号ＶＮＣＴＬ＿ＨＶ及びＶＮＣＴＬ＿ＬＶを生成する。これらの電圧レベルの制御信号は、ＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４をオンにして、それらのターンオン抵抗が、出力信号ＶＯＵＴの定常状態ロー論理状態ＶＳＳＸ中にＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４が０．９Ｖによって駆動されるときのターンオン抵抗よりも小さくなるようにする。ＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４のゲートブーストのために、出力信号ＶＯＵＴは、ＶＤＤＰＸ（例えば、１．８Ｖ）からＶＳＳＸ（例えば、０Ｖ）に迅速に遷移する。出力信号ＶＯＵＴのハイからローへの遷移の約８０％において、ゲートブースト制御回路３２０は、ゲートブーストイネーブル信号ＶＴＦ＿ＨＶをデアサートする（例えば、それをＶＤＤＰＸ（例えば、１．８Ｖ）に戻す）。それに応答して、遷移プリドライバ３４０は、ＶＮＣＴＬ＿ＨＶ信号及びＶＮＣＴＬ＿ＬＶ信号の制御を定常状態プリドライバ３３０に引き渡し、それらの状態を非ブースト電圧レベルＶＤＤＩＸ及びＶＳＳＩＸ（例えば、両方とも０．９Ｖ）にそれぞれ変更する。
【0069】
ハイ論理電圧に変化する入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶによって示されるように、出力信号ＶＯＵＴがロー論理電圧ＶＳＳＸ（例えば、０Ｖ）からハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）に遷移されるとき、ゲートブースト制御回路３２０は、アサートされたロー論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）でゲートブーストイネーブル信号ＶＴＲ＿ＬＶを生成し、ゲートブーストイネーブル信号ＶＴＦ＿ＨＶをデアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）に維持する。デアサートされたゲートブーストイネーブル信号ＶＴＦ＿ＨＶに応答して、定常状態プリドライバ３３０は、非ブースト電圧（例えば、０．９Ｖ）及びロー論理電圧ＶＳＳＸ（例えば、０Ｖ）で制御信号ＶＮＣＴＬ＿ＨＶ及びＶＮＣＴＬ＿ＬＶをそれぞれ生成する。これらの電圧レベルの制御信号は、ＮＭＯＳ ＦＥＴ Ｍ２３及びＭ２４をオフにする。
【0070】
アサートされたゲートブーストイネーブル信号ＶＴＲ＿ＬＶに応答して、遷移プリドライバ３４０は、ブースト電圧レベル（例えば、約０．４Ｖ）で制御信号ＶＰＣＴＬ＿ＨＶ及びＶＰＣＴＬ＿ＬＶを生成する。これらの電圧レベルは、ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２をオンにして、それらのターンオン抵抗が、出力信号ＶＯＵＴの定常状態ロー論理状態ＶＳＳＸ中にＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２が非ブースト電圧、例えば、０．９Ｖによって駆動されるときのターンオン抵抗よりも小さくなるようにする。ＰＭＯＳ ＦＥＴ Ｍ２１及びＭ２２のゲートブーストのために、出力信号ＶＯＵＴは、ＶＳＳＸ（例えば、０Ｖ）からＶＤＤＰＸ（例えば、１．８Ｖ）に迅速に遷移する。出力信号ＶＯＵＴのローからハイへの遷移の約８０％において、ゲートブースト制御回路３２０は、ゲートブーストイネーブル信号ＶＴＲ＿ＬＶをデアサートする（例えば、それをＶＳＳＸ（例えば、０Ｖ）に戻す）。それに応答して、遷移プリドライバ３４０は、ＶＰＣＴＬ＿ＨＶ信号及びＶＰＣＴＬ＿ＬＶ信号の制御を定常状態プリドライバ３３０に引き渡し、それらの状態を非ブースト電圧レベルＶＳＳＩＸ及びＶＤＤＩＸ（例えば、両方とも０．９Ｖ）にそれぞれ変更する。
【0071】
図４は、本開示の別の態様にかかる、例示的なプルダウンゲートブースト制御回路４００の例のブロック図を示す。プルダウンゲートブースト制御回路４００は、前に説明したゲートブースト制御回路３２０のプルダウン側又は部分の例示的な詳細な実装形態であり得る。すなわち、ゲートブースト制御回路４００は、入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶと、出力信号ＶＯＵＴ＿ＨＶ及びＶＯＵＴ＿ＬＶとに基づいて、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶを生成するように構成されている。前述したように、プルダウンゲートブースト制御回路４００は、ゲートブーストイネーブル信号ＶＴＦ＿ＨＶを出力信号ＶＯＵＴの下降遷移期間の間（例えば、下降遷移区間の８０％）、アサートされたロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）で生成し、定常状態遷移期間及び上昇遷移期間の間、デアサートされたハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）で生成する。
【0072】
特に、プルダウンゲートブースト制御回路４００は、第１のインバータ４０５及び第２のインバータ４１０と、ヒステリシス論理デバイス４２０と、第１のマルチドメイン論理回路４３０と、第２のマルチドメイン論理回路４４０と、論理ゲート４５０（例えば、ＮＡＮＤゲート）と、を含む。マルチドメイン論理回路は、異なる電圧ドメイン（例えば、ＨＶ及びＬＶ電圧ドメイン）における信号に対して動作する論理回路である。第１のインバータ４０５は、ＬＶ電圧ドメイン内の入力信号ＶＩＮ＿ＬＶを受信し反転して、同じくＬＶ電圧ドメインにおける相補入力信号
【0073】
【数1】
【0074】
【数2】
【0075】
第１のマルチドメイン論理回路４３０は、ＨＶ電圧ドメインにおける入力信号ＶＩＮ＿ＨＶ及び相補入力信号
【0076】
【数3】
【0077】
【数4】
【0078】
前述したように、入力信号ＶＩＮはプルダウンゲートブースト期間を開始させ、出力信号ＶＯＵＴはプルダウンゲートブースト期間を終了させる。下降遷移の前に、入力信号ＶＩＮ及び出力信号ＶＯＵＴは、ハイ論理定常状態にある。入力信号ＶＩＮが論理ハイであることに応答して、電圧レベルシフタ３１０は、入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶの論理ハイＶＤＤＰＸ（例えば、１．８Ｖ）及びＶＤＤＩＸ（例えば、０．９Ｖ）をそれぞれ生成する。同様に、論理ハイである出力信号ＶＯＵＴに応答して、電圧ドメインスプリッタ４６０は、論理ハイの出力信号ＶＯＵＴ＿ＨＶ及びＶＯＵＴ＿ＬＶのＶＤＤＰＸ（例えば、１．８Ｖ）及びＶＤＤＩＸ（例えば、０．９Ｖ）を生成する。
【0079】
本実施形態では、第１のマルチドメイン論理回路４３０は、信号ＶＩＮ＿ＨＶを反転して、プルダウンゲートブースト開始信号ＶＴＦ１＿ＨＶを生成する。信号ＶＩＮ＿ＨＶは論理ハイであるので、プルダウンゲートブースト開始信号ＶＴＦ１＿ＨＶは論理ローである。同様に、第２のマルチドメイン論理回路４４０は、信号
【0080】
【数5】
【0081】
【数6】
【0082】
入力信号ＶＩＮは続いて、ロー論理状態に遷移し、電圧レベルシフタ３１０は、論理ローのＶＳＳＩＸ（例えば、０．９Ｖ）状態及び論理ハイのＶＤＤＩＸ（例えば、０．９Ｖ）状態で入力信号ＶＩＮ＿ＨＶ及び
【0083】
【数7】
【0084】
出力信号ＶＯＵＴが実質的にロー論理状態に遷移するとき、電圧ドメインスプリッタ３６０は、出力信号ＶＯＵＴ＿ＨＶ及びＶＯＵＴ＿ＬＶを、論理ロー状態ＶＳＳＩＸ（例えば、０．９Ｖ）及びＶＳＳＸ（例えば、０Ｖ）でそれぞれ生成する。それに応答して、第２のマルチドメイン論理回路４４０は、ハイ論理信号
【0085】
【数8】
【0086】
図５は、本開示の別の態様にかかる、例示的なマルチドメイン論理回路５００の別のブロック図を示す。マルチドメイン論理回路５００は、第１のＦＥＴ Ｍ５１及び第２のＦＥＴ Ｍ５２を含むインバータ５１０を含む。第１のＦＥＴ Ｍ５１はＰＭＯＳ ＦＥＴとして実装され得、第２のＦＥＴ Ｍ５２はＮＭＯＳ ＦＥＴとして実装され得る。マルチドメイン論理回路５００は、ＰＭＯＳ ＦＥＴとして実装され得る第３のＦＥＴ Ｍ５３を更に含む。インバータ５１０及びＰＭＯＳ ＦＥＴ Ｍ５３は、上側電圧レールＶＤＤＰＸと、（例えば、ＨＶ電圧ドメインに関連する）下側電圧レールＶＳＳＩＸとの間に直列に結合される。
【0087】
ＰＭＯＳ ＦＥＴ Ｍ５３は、信号Ｖ２ＬＶを受信するように構成されたゲートを含む。プルダウンゲートブースト制御回路４００を参照すると、信号Ｖ２ＬＶは、マルチドメイン論理回路５００が第１のマルチドメイン論理回路４３０に対応する場合、相補入力信号
【0088】
【数9】
【0089】
ＰＭＯＳ ＦＥＴ Ｍ５１及びＮＭＯＳ ＦＥＴ Ｍ５２は、インバータ５１０の入力を形成するために互いに結合され、相補信号
【0090】
【数10】
【0091】
【数11】
【0092】
【数12】
【0093】
ＰＭＯＳ ＦＥＴ Ｍ５１及びＮＭＯＳ ＦＥＴ Ｍ５２は、インバータ５１０の出力を形成するために互いに結合されたそれぞれのドレインを含み、出力信号ＶＯＵＴ＿ＨＶを生成するように構成されている。プルダウンゲートブースト制御回路４００を参照すると、出力信号ＶＯＵＴ＿ＨＶは、マルチドメイン論理回路５００が第１のマルチドメイン論理回路４３０に対応する場合、プルダウンゲートブースト開始信号ＶＴＦ１＿ＨＶであってもよく、マルチドメイン論理回路５００が第２のマルチドメイン論理回路４４０に対応する場合、プルダウンゲートブースト終了信号ＶＴＦ２＿ＨＶであってもよい。マルチドメイン論理回路５００は、任意選択で、ＶＯＵＴ＿ＨＶの論理状態をラッチするように構成されたラッチ５２０（例えば、交差結合インバータ）を含み得る。
【0094】
図６は、本開示の別の態様にかかる、例示的なプルアップゲートブースト制御回路６００のブロック図を示す。プルアップゲートブースト制御回路６００は、前に説明したゲートブースト制御回路３２０のプルアップ側又は部分の例示的な詳細な実装形態であり得る。すなわち、プルアップゲートブースト制御回路６００は、入力信号ＶＩＮ＿ＨＶ、ＶＩＮ＿ＬＶと、出力信号ＶＯＵＴ＿ＨＶ、ＶＯＵＴ＿ＬＶとに基づいて、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶを生成するように構成されている。前述したように、プルアップゲートブースト制御回路６００は、ゲートブーストイネーブル信号ＶＴＲ＿ＬＶを、出力信号ＶＯＵＴの上昇遷移期間（例えば、上昇遷移期間の８０％）の間、アサートされたハイ論理電圧ＶＤＤＰＸ（例えば、１．８Ｖ）で生成し、定常状態及び下降遷移期間の間、デアサートされたロー論理電圧ＶＳＳＩＸ（例えば、０．９Ｖ）で生成する。
【0095】
特に、プルアップゲートブースト制御回路６００は、第１のインバータ６０５及び第２のインバータ６１０と、ヒステリシス論理デバイス６２０と、第１のマルチドメイン論理回路６３０と、第２のマルチドメイン論理回路６４０と、論理ゲート６５０（例えば、ＡＮＤゲート）と、を含む。第１のインバータ６０５は、入力信号ＶＩＮ＿ＬＶを受信及び反転して、相補入力信号
【0096】
【数13】
【0097】
【数14】
【0098】
第１のマルチドメイン論理回路６３０は、入力信号ＶＩＮ＿ＨＶ及び相補入力信号
【0099】
【数15】
【0100】
【数16】
【0101】
【数17】
【0102】
【数18】
【0103】
【数19】
【0104】
【数20】
【0105】
前述したように、入力信号ＶＩＮは、プルアップゲートブースト期間を開始させ、出力信号ＶＯＵＴは、プルアップゲートブースト期間を終了させる。上昇遷移の前に、入力信号ＶＩＮ及び出力信号ＶＯＵＴは、ロー論理定常状態にある。入力信号ＶＩＮが論理ローであることに応答して、電圧レベルシフタ３１０は、論理ローＶＳＳＩＸ（例えば、０．９Ｖ）及びＶＳＳＸ（例えば、０Ｖ）で入力信号ＶＩＮ＿ＨＶ及びＶＩＮ＿ＬＶをそれぞれ生成する。同様に、出力信号ＶＯＵＴが論理ローであるに応答して、電圧ドメインスプリッタ４６０は、論理ローＶＳＳＩＸ（例えば、０．９Ｖ）及びＶＳＳＸ（例えば、０Ｖ）で出力信号ＶＯＵＴ＿ＨＶ及びＶＯＵＴ＿ＬＶを生成する。
【0106】
第１のマルチドメイン論理回路６３０は、信号
【0107】
【数21】
【0108】
【数22】
【0109】
入力信号ＶＩＮが続いてハイ論理状態に遷移するとき、電圧レベルシフタ３１０は、論理ハイのＶＤＤＰＸ（例えば、１．８Ｖ）状態及び論理ローのＶＳＳＸ（例えば、０Ｖ）状態で入力信号ＶＩＮ＿ＨＶ及び
【0110】
【数23】
【0111】
【数24】
【0112】
出力信号ＶＯＵＴがハイ論理状態に実質的に遷移するとき、電圧ドメインスプリッタ３６０は、ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）及びＶＤＤＩＸ（例えば、０．９Ｖ）でそれぞれ出力信号ＶＯＵＴ＿ＨＶ及びＶＯＵＴ＿ＬＶを生成する。それに応答して、第２のマルチドメイン論理回路６４０は、ハイ論理信号ＶＯＵＴ＿ＬＶを反転して、アサートされたハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）としてプルアップゲートブースト終了信号ＶＴＲ２＿ＬＶを生成する。ここで、ＡＮＤゲート６５０が論理ハイ及びローの入力信号ＶＴＲ１＿ＬＶ及びＶＴＲ２＿ＬＶを見ると、ＡＮＤゲート６５０は、プルアップゲートブースト期間を終了させるために、そのデアサートされたロー論理状態ＶＳＳＸ（例えば、０Ｖ）でプルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶを生成する。前述したように、プルアップゲートブースト期間は、出力信号ＶＯＵＴがハイ論理状態に遷移することに応答して終了する。
【0113】
図７は、本開示の別の態様にかかる、例示的なマルチドメイン論理回路７００のブロック図を示す。マルチドメイン論理回路７００は、ＮＭＯＳ ＦＥＴとして実装され得る第１のＦＥＴ Ｍ７１を含む。マルチドメイン論理回路７００は、第２のＦＥＴ Ｍ７２及び第３のＦＥＴ Ｍ７３を含むインバータ７１０を更に含む。第２のＦＥＴ Ｍ７２は、ＰＭＯＳ ＦＥＴとして実装され得、第３のＦＥＴ Ｍ７３は、ＮＭＯＳ ＦＥＴとして実装され得る。ＮＭＯＳ ＦＥＴ Ｍ７１及びインバータ７１０は、上側電圧レールＶＤＤＩＸと（例えば、ＬＶ電圧ドメインに関連付けられた）下側電圧レールＶＳＳＸとの間に直列に結合される。
【0114】
ＮＭＯＳ ＦＥＴ Ｍ７１は、信号Ｖ１ＨＶを受信するように構成されたゲートを含む。プルアップゲートブースト制御回路６００を参照すると、信号Ｖ１ＨＶは、マルチドメイン論理回路７００が第１のマルチドメイン論理回路６３０に対応する場合、入力信号ＶＩＮ＿ＨＶであってもよく、又はマルチドメイン論理回路７００が第２のマルチドメイン論理回路６４０に対応する場合、出力信号
【0115】
【数25】
【0116】
ＰＭＯＳ ＦＥＴ Ｍ７２及びＮＭＯＳ ＦＥＴ Ｍ７３は、インバータ７１０の入力を形成するために互いに結合され、相補信号
【0117】
【数26】
【0118】
【数27】
【0119】
【数28】
【0120】
ＰＭＯＳ ＦＥＴ Ｍ７２及びＮＭＯＳ ＦＥＴ Ｍ７３は、インバータ７１０の出力を形成するために互いに結合されたそれぞれのドレインを含み、出力信号ＶＯＵＴ＿ＬＶを生成するように構成されている。プルアップゲートブースト制御回路６００を参照すると、出力信号ＶＯＵＴ＿ＬＶは、マルチドメイン論理回路７００が第１のマルチドメイン論理回路６３０に対応する場合、プルアップゲートブースト開始信号ＶＴＲ１＿ＬＶであってもよく、マルチドメイン論理回路７００が第２のマルチドメイン論理回路６４０に対応する場合、プルアップゲートブースト終了信号ＶＴＲ２＿ＬＶであってもよい。マルチドメイン論理回路７００は、任意選択で、ＶＯＵＴ＿ＬＶの論理状態をラッチするように構成されたラッチ７２０（例えば、交差結合インバータ）を含み得る。
【0121】
図８は、本開示の別の態様にかかる、例示的な第１のプルアッププリドライバ８００の概略図を示す。第１のプルアッププリドライバ８００は、出力ドライバ３５０のＰＭＯＳ ＦＥＴ Ｍ２１のための制御信号ＶＰＣＴＬ＿ＨＶを生成する定常状態プリドライバ３３０及び遷移プリドライバ３４０の一部であり得る。第１のプルアッププリドライバ８００は、第１の定常状態プルアッププリドライバ８１０及び第１のプルアップ遷移プリドライバ８３０を含む。
【0122】
第１の定常状態プルアッププリドライバ８１０は、上側電圧レールＶＤＤＰＸとＨＶ電圧ドメインに関連付けられた下側電圧レールＶＳＳＩＸとの間にＰＭＯＳ ＦＥＴ Ｍ８３と直列に結合されたインバータ８２０を含む。次に、インバータ８２０は、ＰＭＯＳ ＦＥＴ Ｍ８１及びＮＭＯＳ ＦＥＴ Ｍ８２を含む。ＰＭＯＳ ＦＥＴ Ｍ８１及びＮＭＯＳ ＦＥＴ Ｍ８２は、インバータ８２０の入力を形成するように互いに結合されたゲートを含む。インバータ８２０の入力は、ＨＶ電圧ドメインにおける入力信号ＶＩＮ＿ＨＶを受信するように構成されている。ＰＭＯＳ ＦＥＴ Ｍ８１及びＮＭＯＳ ＦＥＴ Ｍ８２は、第１のプルアッププリドライバ８００の出力としても働き、ＰＭＯＳ ＦＥＴ Ｍ２１のゲートに結合されるインバータ８２０の出力を形成するように互いに結合されたドレインを含む。出力信号ＶＯＵＴの定常状態のハイ及びロー、並びに下降遷移の間、インバータ８２０は、出力ドライバ３５０のＰＭＯＳ ＦＥＴ Ｍ２１のための制御信号ＶＰＣＴＬ＿ＨＶを生成するように構成されている。ＰＭＯＳ ＦＥＴ Ｍ８３は、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶを受信するように構成されたゲートを含む。
【0123】
第１のプルアップ遷移プリドライバ８３０は、上側電圧レールＶＤＤＰＸと第１のプルアッププリドライバ８００の出力との間に結合されたＮＭＯＳ ＦＥＴ Ｍ８４を含む。第１のプルアップ遷移プリドライバ８３０は、第１のプルアッププリドライバ８００の出力と下側電圧レールＶＳＳＸとの間に直列に結合されたダイオード接続ＮＭＯＳ ＦＥＴ Ｍ８５と、ＮＭＯＳ ＦＥＴ Ｍ８６と、別のＮＭＯＳ ＦＥＴ Ｍ８７とを更に含む。ＮＭＯＳ ＦＥＴ Ｍ８４は、バイアス電圧ＶＳＳＩＸ（例えば、０．９Ｖ）を受け取るように構成されたゲートを含む。ＮＭＯＳ ＦＥＴ Ｍ８５は、そのドレインとゲートが互いに結合されているのでダイオード接続されている。ＮＭＯＳ ＦＥＴ Ｍ８６は、バイアス電圧ＶＤＤＩＸ（例えば、０．９Ｖ）を受け取るように構成されたゲートを含む。ＮＭＯＳ ＦＥＴ Ｍ８７は、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶを受信するように構成されたゲートを含む。
【0124】
図３Ｂを更に参照すると、第１のプルアッププリドライバ８００の動作は以下の通りである。出力信号ＶＯＵＴが定常状態ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にあるとき、制御信号ＶＰＣＴＬ＿ＨＶは、ロー論理状態ＶＳＳＩＸ（例えば、０．９Ｖ）にある。出力信号ＶＯＵＴが定常状態ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にあるとき、入力信号ＶＩＮ＿ＨＶは、ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にあり、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶは、デアサートされたロー論理状態ＶＳＳＸ（例えば、０Ｖ）にある。したがって、ＰＭＯＳ ＦＥＴ Ｍ８３がオンにされてインバータ８２０を有効にし、インバータ８２０は、入力信号ＶＩＮ＿ＨＶのハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）を反転して、ロー論理状態ＶＳＳＩＸ（例えば、０．９Ｖ）で制御信号ＶＰＣＴＬ＿ＨＶを生成する。この定常状態の間、第１のプルアップ遷移プリドライバ８３０は、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶのロー論理状態ＶＳＳＸ（例えば、０Ｖ）がＮＭＯＳ ＦＥＴ Ｍ８７をオフに維持するので無効にされる。
【0125】
制御信号ＶＰＣＴＬ＿ＨＶは、出力信号ＶＯＵＴが定常状態ロー論理状態ＶＳＳＸ（例えば、０Ｖ）にあるとき、ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にある。出力信号ＶＯＵＴが定常状態ロー論理状態ＶＳＳＸ（例えば、０Ｖ）であるとき、入力信号ＶＩＮ＿ＨＶはロー論理状態ＶＳＳＸ（例えば、０Ｖ）であり、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶはデアサートロー論理状態ＶＳＳＸ（例えば、０Ｖ）である。したがって、ＰＭＯＳ ＦＥＴ Ｍ８３がオンにされてインバータ８２０を有効にし、インバータ８２０は、入力信号ＶＩＮ＿ＨＶのロー論理状態ＶＳＳＸ（例えば、０Ｖ）を反転して、ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）で制御信号ＶＰＣＴＬ＿ＨＶを生成する。同様に、この定常状態の間、第１のプルアップ遷移プリドライバ８３０は、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶのロー論理状態ＶＳＳＸ（例えば、０Ｖ）がＮＭＯＳ ＦＥＴ Ｍ８７をオフに維持するので無効にされる。
【0126】
出力信号ＶＯＵＴがハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）からロー論理状態ＶＳＳＸ（例えば、１．８Ｖ）に遷移しているとき、制御信号ＶＰＣＴＬ＿ＨＶは、ハイ論理状態ＶＤＤＰＸ（例えば、０Ｖ）にある。出力信号ＶＯＵＴがロー論理状態ＶＳＳＸ（例えば、０Ｖ）に遷移しているとき、入力信号ＶＩＮ＿ＨＶはロー論理状態ＶＳＳＸ（例えば、０．９Ｖ）にあり、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶはデアサートされたロー論理状態ＶＳＳＸ（例えば、０Ｖ）にある。したがって、ＰＭＯＳ ＦＥＴ Ｍ８３がオンにされてインバータ８２０を有効にし、インバータ８２０は、入力信号ＶＩＮ＿ＨＶのロー論理状態ＶＳＳＸ（例えば、０Ｖ）を反転して、ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）で制御信号ＶＰＣＴＬ＿ＨＶを生成する。このハイからローへの遷移期間中、第１のプルアップ遷移プリドライバ８３０は、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶのロー論理状態ＶＳＳＸ（例えば、０Ｖ）がＮＭＯＳ ＦＥＴ Ｍ８７をオフに維持するので無効にされる。
【0127】
出力信号ＶＯＵＴがロー論理状態ＶＳＳＸ（例えば、０Ｖ）からハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）に遷移しているとき、制御信号ＶＰＣＴＬ＿ＨＶは、ブースト状態（例えば、約０．４Ｖ）にある。出力信号ＶＯＵＴがハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）に遷移しているとき、入力信号ＶＩＮ＿ＨＶはハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にあり、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶはアサートされたハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）にある。したがって、ＰＭＯＳ ＦＥＴ Ｍ８３は、第１の定常状態プルアッププリドライバ８１０を無効にするためにオフになる。プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶが有効にされたハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）にあると、ＮＭＯＳ ＦＥＴ Ｍ８７がオンになり、ＶＤＤＰＸとＶＳＳＸとの間に電流経路を生成する。ＮＭＯＳ ＦＥＴ Ｍ８７のオンはまた、ＮＭＯＳ ＦＥＴ Ｍ８６をオンにさせる。したがって、ダイオード接続ＮＭＯＳ ＦＥＴ Ｍ８５は、第１のプルアッププリドライバ８００の出力と下側電圧レールＶＳＳＸとの間に結合される。それによって、約０．４Ｖのブースト電圧レベルで制御信号ＶＰＣＴＬ＿ＨＶを生成することができる（例えば、ダイオード接続ＮＭＯＳ ＦＥＴ Ｍ８５の両端間の電圧降下）。上部ＮＭＯＳ ＦＥＴ Ｍ８４は、ＶＤＤＰＸとＶＳＳＸとの間の電流を制限するように構成されている。
【0128】
図９は、本開示の別の態様にかかる、例示的な第２のプルアッププリドライバ９００の概略図を示す。第２のプルアッププリドライバ９００は、出力ドライバ３５０のＰＭＯＳ ＦＥＴ Ｍ２２のための制御信号ＶＰＣＴＬ＿ＬＶを生成する定常状態プリドライバ３３０及び遷移プリドライバ３４０の一部であり得る。第２のプルアッププリドライバ９００は、第２の定常状態プルアッププリドライバ９１０及び第２のプルアップ遷移プリドライバ９３０を含む。
【0129】
第２の定常状態プルアッププリドライバ９１０は、バイアス電圧ＶＤＤＩＸ（例えば、０．９Ｖ）を受信するように構成されたソースと、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶを受信するように構成されたゲートと、出力ドライバ３５０のＰＭＯＳ ＦＥＴ Ｍ２２のための制御信号ＶＰＣＴＬ＿ＬＶを生成するために第２のプルアッププリドライバ９００の出力として機能するドレインと、を含むＰＭＯＳ ＦＥＴ Ｍ９１を含む（第２のプルアッププリドライバ９００の出力は、ＰＭＯＳ ＦＥＴ Ｍ２２のゲートに結合される）。
【0130】
第２のプルアップ遷移プリドライバ９３０は、上側電圧レールＶＤＤＰＸと第２のプルアッププリドライバ９００の出力との間に結合されたＮＭＯＳ ＦＥＴ Ｍ９２を含む。第２のプルアップ遷移プリドライバ９３０は、第２のプルアッププリドライバ９００の出力と下側電圧レールＶＳＳＸとの間にＮＭＯＳ ＦＥＴ Ｍ９４と直列に結合されたダイオード接続ＮＭＯＳ ＦＥＴ Ｍ９３を更に含む。ＮＭＯＳ ＦＥＴ Ｍ９２は、バイアス電圧ＶＳＳＩＸ（例えば、０．９Ｖ）を受け取るように構成されたゲートを含む。ＮＭＯＳ ＦＥＴ Ｍ９３は、そのドレインとゲートが互いに結合されているので、ダイオード接続されている。ＮＭＯＳ ＦＥＴ Ｍ９４は、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶを受信するように構成されたゲートを含む。
【0131】
図３Ｂを更に参照すると、第２のプルアッププリドライバ９００の動作は以下の通りである。出力信号ＶＯＵＴが定常状態ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）、定常状態ロー論理状態ＶＳＳＸ（例えば、０Ｖ）にあるとき、又はハイからローに遷移しているとき、制御信号ＶＰＣＴＬ＿ＬＶは、非ブースト状態（例えば、０．９Ｖ）にある。出力信号ＶＯＵＴが前述の状態にあるとき、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶは、デアサートされたロー論理状態ＶＳＳＸ（例えば、０Ｖ）にある。これにより、ＰＭＯＳ ＦＥＴ Ｍ９１はオンになり、そのソース電圧ＶＤＤＩＸ（例えば０．９Ｖ）を制御信号ＶＰＣＴＬ＿ＬＶとして出力する。これらの状態の間、第２のプルアップ遷移プリドライバ９３０は、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶのロー論理状態ＶＳＳＸ（例えば、０Ｖ）がＮＭＯＳ ＦＥＴ Ｍ９４をオフに維持するので無効にされる。
【0132】
出力信号ＶＯＵＴがロー論理状態ＶＳＳＸ（例えば、０Ｖ）からハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）に遷移しているとき、制御信号ＶＰＣＴＬ＿ＬＶは、ブースト状態（例えば、約０．４Ｖ）にある。出力信号ＶＯＵＴがハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）に遷移しているとき、プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶは、アサートされたハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）にある。したがって、ＰＭＯＳ ＦＥＴ Ｍ９１はオフにされて、第２の定常状態プルアッププリドライバ９１０を無効にする。プルアップゲートブーストイネーブル信号ＶＴＲ＿ＬＶがアサートされたハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）にあると、ＮＭＯＳ ＦＥＴ Ｍ９４がオンになり、ＶＤＤＰＸとＶＳＳＸとの間に電流経路を生成する。したがって、ダイオード接続ＮＭＯＳ ＦＥＴ Ｍ９３は、第２のプルアッププリドライバ９００の出力と下側電圧レールＶＳＳＸとの間に結合され、それにより、約０．４Ｖのブースト電圧レベル（例えば、ダイオード接続ＮＭＯＳ ＦＥＴ Ｍ９３の両端間の電圧降下）で制御信号ＶＰＣＴＬ＿ＬＶを生成する。上部ＮＭＯＳ ＦＥＴ Ｍ９２は、ＶＤＤＰＸとＶＳＳＸとの間の電流を制限するように構成されている。
【0133】
図１０は、本開示の別の態様にかかる、例示的な第１のプルダウンプリドライバ１０００の概略図を示す。第１のプルダウンプリドライバ１０００は、出力ドライバ３５０のＮＭＯＳ ＦＥＴ Ｍ２４の制御信号ＶＮＣＴＬ＿ＬＶを生成する定常状態プリドライバ３３０及び遷移プリドライバ３４０の一部であり得る。第１のプルダウンプリドライバ１０００は、第１の定常状態プルダウンプリドライバ１０１０及び第１のプルダウン遷移プリドライバ１０３０を含む。
【0134】
第１の定常状態プルダウンプリドライバ１０１０は、ＬＶ電圧ドメインに関連付けられた上側電圧レールＶＤＤＩＸと下側電圧レールＶＳＳＸとの間にインバータ１０２０と直列に結合されたＮＭＯＳ ＦＥＴ Ｍ１０１を含む。ＮＭＯＳ ＦＥＴ Ｍ１０１は、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶを受信するように構成されたゲートを含む。次に、インバータ１０２０は、ＰＭＯＳ ＦＥＴ Ｍ１０２及びＮＭＯＳ ＦＥＴ Ｍ１０３を含む。ＰＭＯＳ ＦＥＴ Ｍ１０２及びＮＭＯＳ ＦＥＴ Ｍ１０３は、インバータ１０２０の入力を形成するように互いに結合されたゲートを含む。インバータ１０２０の入力は、ＬＶ電圧ドメインにおける入力信号ＶＩＮ＿ＬＶを受信するように構成されている。ＰＭＯＳ ＦＥＴ Ｍ１０２及びＮＭＯＳ ＦＥＴ Ｍ１０３は、第１のプルダウンプリドライバ１０００の出力としても機能し、ＮＭＯＳ ＦＥＴ Ｍ２４のゲートに結合されるインバータ１０２０の出力を形成するように互いに結合されたドレインを含む。定常状態のハイ及びロー、並びに出力信号ＶＯＵＴの上昇遷移の間、インバータ１０２０は、出力ドライバ３５０のＮＭＯＳ ＦＥＴ Ｍ２４のための制御信号ＶＮＣＴＬ＿ＬＶを生成するように構成されている。
【0135】
第１のプルダウン遷移プリドライバ１０３０は、上側電圧レールＶＤＤＰＸと第１のプルダウンプリドライバ１０００の出力との間に直列に結合された、第１のＰＭＯＳ ＦＥＴ Ｍ１０４と、第２のＰＭＯＳ ＦＥＴ Ｍ１０５と、ダイオード接続ＰＭＯＳ ＦＥＴ Ｍ１０６と、を含む。第１のプルダウン遷移プリドライバ１０３０は、第１のプルダウンプリドライバ１０００の出力と下側電圧レールＶＳＳＸとの間に結合された第３のＰＭＯＳ ＦＥＴ Ｍ１０７を更に含む。ＰＭＯＳ ＦＥＴ Ｍ１０４は、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶを受信するように構成されたゲートを含む。ＰＭＯＳ ＦＥＴ Ｍ１０５は、バイアス電圧ＶＳＳＩＸ（例えば、０．９Ｖ）を受け取るように構成されたゲートを含む。ＰＭＯＳ ＦＥＴ Ｍ１０６は、そのドレインとゲートが互いに結合されているので、ダイオード接続されている。ＰＭＯＳ ＦＥＴ Ｍ１０７は、バイアス電圧ＶＤＤＩＸ（例えば、０．９Ｖ）を受け取るように構成されたゲートを含む。
【0136】
図３Ｂを更に参照すると、第１のプルダウンプリドライバ１０００の動作は以下の通りである。出力信号ＶＯＵＴが定常状態のロー論理状態ＶＳＳＸ（例えば、０Ｖ）にあるとき、制御信号ＶＮＣＴＬ＿ＬＶは、ハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）にある。出力信号ＶＯＵＴが定常状態ロー論理状態ＶＳＳＸ（例えば、０Ｖ）であるとき、入力信号ＶＩＮ＿ＬＶは、ロー論理状態ＶＳＳＸ（例えば、０Ｖ）であり、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶは、デアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）である。したがって、ＮＭＯＳ ＦＥＴ Ｍ１０１はオンにされてインバータ１０２０を有効にし、インバータ１０２０は、入力信号ＶＩＮ＿ＬＶのロー論理状態ＶＳＳＸ（例えば、０Ｖ）を反転して、ハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）で制御信号ＶＮＣＴＬ＿ＬＶを生成する。この定常状態の間、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶのデアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）がＰＭＯＳ ＦＥＴ Ｍ１０４をオフに維持するので、第１のプルダウン遷移プリドライバ１０３０は無効にされる。
【0137】
出力信号ＶＯＵＴが定常状態ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にあるとき、制御信号ＶＮＣＴＬ＿ＬＶは、ロー論理状態ＶＳＳＸ（例えば、０Ｖ）にある。出力信号ＶＯＵＴが定常状態ハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にあるとき、入力信号ＶＩＮ＿ＬＶは、ハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）にあり、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶは、デアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にある。したがって、ＮＭＯＳ ＦＥＴ Ｍ１０１がオンにされてインバータ１０２０を有効にし、インバータ１０２０は、入力信号ＶＩＮ＿ＬＶのハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）を反転して、ロー論理状態ＶＳＳＸ（例えば、０Ｖ）で制御信号ＶＮＣＴＬ＿ＬＶを生成する。同様に、この定常状態の間、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶのデアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）がＰＭＯＳ ＦＥＴ Ｍ１０４をオフに維持するので、第１のプルダウン遷移プリドライバ１０３０は無効にされる。
【0138】
出力信号ＶＯＵＴがロー論理状態ＶＳＳＸ（例えば、０Ｖ）からハイ論理状態ＶＤＤＰＸ（例えば、０Ｖ）に遷移しているとき、制御信号ＶＮＣＴＬ＿ＬＶは、ロー論理状態ＶＳＳＸ（例えば、１．８Ｖ）にある。出力信号ＶＯＵＴがハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）に遷移しているとき、入力信号ＶＩＮ＿ＬＶは、ハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）にあり、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶは、デアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にある。したがって、ＮＭＯＳ ＦＥＴ Ｍ１０１がオンにされてインバータ１０２０を有効にし、インバータ１０２０は、入力信号ＶＩＮ＿ＬＶのハイ論理状態ＶＤＤＩＸ（例えば、０．９Ｖ）を反転して、ロー論理状態ＶＳＳＸ（例えば、０Ｖ）で制御信号ＶＮＣＴＬ＿ＬＶを生成する。このローからハイへの遷移期間中、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶのデアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）がＮＭＯＳ ＦＥＴ Ｍ１０４をオフに維持するので、第１のプルダウン遷移プリドライバ１０３０は無効にされる。
【0139】
出力信号ＶＯＵＴがハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）からロー論理状態ＶＳＳＸ（例えば、０Ｖ）に遷移しているとき、制御信号ＶＮＣＴＬ＿ＬＶは、ブースト状態（例えば、約１．４Ｖ）にある。出力信号ＶＯＵＴがロー論理状態ＶＳＳＸ（例えば、０Ｖ）に遷移しているとき、入力信号ＶＩＮ＿ＬＶは、ロー論理状態ＶＳＳＸ（例えば、０Ｖ）にあり、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶは、アサートされたロー論理状態ＶＳＳＩＸ（例えば、０．９Ｖ）にある。したがって、ＮＭＯＳ ＦＥＴ Ｍ１０１は、第１の定常状態プルダウンプリドライバ１０１０を無効にするためにオフになる。プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶがアサートされたロー論理状態ＶＳＳＩＸ（例えば、０．９Ｖ）にあると、ＰＭＯＳ ＦＥＴ Ｍ１０４はオンになり、ＶＤＤＰＸとＶＳＳＸとの間に電流経路を生成する。ＰＭＯＳ ＦＥＴ Ｍ１０４のオンはまた、ＰＭＯＳ ＦＥＴ Ｍ１０５をオンにする。したがって、ダイオード接続ＰＭＯＳ ＦＥＴ Ｍ１０６は、上側電圧レールＶＤＤＰＸと第１のプルダウンプリドライバ１０００の出力との間に結合される。それによって、約１．４Ｖのブースト電圧レベルで制御信号ＶＮＣＴＬ＿ＬＶを生成する（例えば、ＶＤＤＰＸ（例えば、１．８Ｖ）を下回るダイオード電圧降下）。下部ＰＭＯＳ ＦＥＴ Ｍ１０７は、ＶＤＤＰＸとＶＳＳＸとの間の電流を制限するように構成されている。
【0140】
図１１は、本開示の別の態様にかかる、例示的な第２のプルダウンプリドライバ１１００の概略図を示す。第２のプルダウンプリドライバ１１００は、出力ドライバ３５０のＮＭＯＳ ＦＥＴ Ｍ２３の制御信号ＶＮＣＴＬ＿ＨＶを生成する定常状態プリドライバ３３０及び遷移プリドライバ３４０の一部であり得る。第２のプルダウンプリドライバ１１００は、第２の定常状態プルダウンプリドライバ１１１０及び第２のプルダウン遷移プリドライバ１１３０を含む。
【0141】
第２の定常状態プルダウンプリドライバ１１１０は、バイアス電圧ＶＳＳＩＸ（例えば、０．９Ｖ）を受信するように構成されたドレインと、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶを受信するように構成されたゲートと、第２のプルダウンプリドライバ１１００の出力として働いて、出力ドライバ３５０のＮＭＯＳ ＦＥＴ Ｍ２３のための制御信号ＶＮＣＴＬ＿ＨＶを生成するドレインと、を含むＮＭＯＳ ＦＥＴ Ｍ１２１を含む（第２のプルダウンプリドライバ１１００の出力は、ＮＭＯＳ ＦＥＴ Ｍ２３のゲートに結合される）。
【0142】
第２のプルダウン遷移プリドライバ１１３０は、上側電圧レールＶＤＤＰＸと第２のプルダウンプリドライバ１１００の出力との間にダイオード接続ＰＭＯＳ ＦＥＴ Ｍ１２３と直列に結合されたＰＭＯＳ ＦＥＴ Ｍ１２２を含む。第２のプルダウン遷移プリドライバ１１３０は、第２のプルダウンプリドライバ１１００の出力と下側電圧レールＶＳＳＸとの間に結合されたＰＭＯＳ ＦＥＴ Ｍ１２４を更に含む。ＰＭＯＳ ＦＥＴ Ｍ１２２は、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶを受信するように構成されたゲートを含む。ＰＭＯＳ ＦＥＴ Ｍ１２３は、そのドレインとゲートが互いに結合されているので、ダイオード接続されている。ＰＭＯＳ ＦＥＴ Ｍ１２４は、ＬＶ電圧ドメインのハイ論理電圧ＶＤＤＩＸ（例えば、０．９Ｖ）を受け取るように構成されたゲートを含む。
【0143】
図３Ｂを更に参照すると、第２のプルダウンプリドライバ１１００の動作は以下の通りである。出力信号ＶＯＵＴがハイ定常状態ＶＤＤＰＸ（例えば、１．８Ｖ）及びロー定常状態ＶＳＳＸ（例えば、０Ｖ）にあるとき、又はローからハイに遷移しているとき、制御信号ＶＮＣＴＬ＿ＨＶは、非ブースト状態（例えば、０．９Ｖ）にある。出力信号ＶＯＵＴが前述の状態にあるとき、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶは、デアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）にある。これにより、ＮＭＯＳ ＦＥＴ Ｍ１２１はオン状態となり、そのドレイン電圧ＶＳＳＩＸ（例えば、０．９Ｖ）を制御信号ＶＮＣＴＬ＿ＨＶとして出力する。これらの状態の間、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶのデアサートされたハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）がＰＭＯＳ ＦＥＴ Ｍ１２２をオフに維持するので、第２のプルダウン遷移プリドライバ１１３０は無効にされる。
【0144】
出力信号ＶＯＵＴがハイ論理状態ＶＤＤＰＸ（例えば、１．８Ｖ）からロー論理状態ＶＳＳＸ（例えば、０Ｖ）に遷移しているとき、制御信号ＶＮＣＴＬ＿ＨＶはブースト状態（例えば、約１．４Ｖ）にある。出力信号ＶＯＵＴがロー論理状態ＶＳＳＸ（例えば、０Ｖ）に遷移しているとき、プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶは、アサートされたロー論理状態ＶＳＳＩＸ（例えば、０．９Ｖ）にある。したがって、ＮＭＯＳ ＦＥＴ Ｍ１２１はオフにされて、第２の定常状態プルダウンプリドライバ１１１０を無効にする。プルダウンゲートブーストイネーブル信号ＶＴＦ＿ＨＶがアサートされたロー論理状態ＶＳＳＩＸ（例えば、０．９Ｖ）にあると、ＰＭＯＳ ＦＥＴ Ｍ１２２はオンになり、ＶＤＤＰＸとＶＳＳＸとの間に電流経路を生成する。したがって、ダイオード接続ＰＭＯＳ ＦＥＴ Ｍ１２３は、上側電圧レールＶＤＤＰＸと第２のプルダウンプリドライバ１１００の出力との間に結合される。それによって、約１．４Ｖのブースト電圧レベルで制御信号ＶＮＣＴＬ＿ＨＶを生成する（例えば、ＶＤＤＰＸを下回るダイオード電圧降下）。下部ＰＭＯＳ ＦＥＴ Ｍ１２４は、ＶＤＤＰＸとＶＳＳＸとの間の電流を制限するように構成されている。
【0145】
図１２は、本開示の別の態様にかかる、出力信号を生成するために入力信号を電圧レベルシフトする例示的な方法１２００のフロー図を示す。本方法は、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加すること（ブロック１２１０）を含む。第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加するための手段の例は、本明細書で説明するプルアップ定常状態プリドライバ又は遷移プリドライバのいずれかを含む。
【0146】
方法１２００は、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加することであって、出力における出力信号がロー論理状態にあるとき、第１の制御信号及び第２の制御信号は、ハイ論理電圧にあり、出力信号がロー論理状態にあるとき、第１の制御信号及び第２の制御信号は、ロー論理電圧にあり、出力信号がロー論理状態からハイ論理状態に遷移しているとき、第１の制御信号及び第２の制御信号は、それぞれ第１のセットのブースト電圧にある、こと（ブロック１２２０）を更に含む。第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加するための手段の例は、本明細書で説明するプルアップ定常状態プリドライバ又は遷移プリドライバのいずれかを含む。
【0147】
方法１２００は、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加すること（ブロック１２３０）を更に含む。第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加するための手段の例は、本明細書で説明するプルダウン定常状態プリドライバ又は遷移プリドライバのいずれかを含む。
【0148】
更に、方法１２００は、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加することであって、出力信号がハイ論理状態にあるとき、第３の制御信号及び第４の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態にあるとき、第３の制御信号及び第４の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態からロー論理状態に遷移しているとき、第３の制御信号及び第４の制御信号が、それぞれ第２のセットのブースト電圧にある、こと（ブロック１２４０）を含む。第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加するための手段の例は、本明細書で説明するプルダウン定常状態プリドライバ又は遷移プリドライバのいずれかを含む。
【0149】
図１３は、本開示の別の態様にかかる、例示的な無線通信デバイス１３００のブロック図を示す。無線通信デバイス１３００は、少なくとも１つのアンテナ１３６０（例えば、少なくとも１つのアンテナアレイ）と、少なくとも１つのアンテナ１３６０に結合された送受信機１３５０と、送受信機に結合された集積回路（ＩＣ）又はシステムオンチップ（ＳＯＣ）１３１０と、を含む。ＩＣ又はＳＯＣ１３１０は、１つ又は複数の信号処理コア１３２０及び１つ又は複数の入力／出力（Ｉ／Ｏ）回路１３３０を含む。１つ又は複数のＩ／Ｏ回路１３３０は、本明細書で説明するＩ／Ｏ回路のいずれかごとに実装され得る。
【0150】
信号送信用途にしたがって、１つ又は複数の信号処理コア１３２０は、第１の電圧ドメイン（例えば、ＣＸ電圧ドメイン）における送信ベースバンド（ＢＢ）信号を処理するように構成され得る。１つ又は複数のＩ／Ｏ回路１３３０は、送信（ＢＢ）ベースバンド信号を第２の電圧ドメイン（例えば、ＰＸ電圧ドメイン）に上向きに電圧レベルシフトするように構成され得る。第２の電圧ドメインにおける送信ベースバンド（ＢＢ）信号は、送信ベースバンド（ＢＢ）信号に基づいて送信無線周波数（ＲＦ）信号を生成するように構成された送受信機１３５０に供給される。送信ＲＦ信号は、１つ又は複数のリモート無線デバイスへの無線送信のために少なくとも１つのアンテナ１３６０に供給される。
【0151】
本明細書で説明されるインバータ及び論理ゲート（例えば、ＡＮＤ、ＮＡＮＤなど）は、トランジスタの異なる構成及び／又は論理ゲートの組合せで実装され得ることを理解されたい。例えば、インバータは、ＮＡＮＤゲートを使用して実装することができる。
【0152】
以下は、本開示の態様の概要を提供する。
態様１：出力ドライバであって、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、を含む、出力ドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第２のプリドライバと、を含む、装置。
態様１：出力ドライバであって、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、を含む、出力ドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第２のプリドライバと、を含む、装置。
【0153】
態様２：第１のプリドライバが、第１のＰＭＯＳ ＦＥＴのゲートに結合されたプルアッププリドライバを含む、態様１に記載の装置。
【0154】
態様３：プルアッププリドライバが、入力信号を受信するように構成された入力と、第１のＰＭＯＳ ＦＥＴのゲートに結合された出力と、を含むインバータと、第１の電圧レールと第３の電圧レールとの間でインバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されている、第３のＰＭＯＳ ＦＥＴと、を含む、態様２に記載の装置。
【0155】
態様４：第２のプリドライバが、第１のＰＭＯＳ ＦＥＴのゲートに結合されたプルアッププリドライバを含む、態様１～３のいずれか１つに記載の装置。
【0156】
態様５：プルアッププリドライバは、第１の電圧レールと第１のＰＭＯＳ ＦＥＴのゲートとの間に結合された第３のＮＭＯＳ ＦＥＴであって、第１のバイアス電圧を受け取るように構成されたゲートを含む、第３のＮＭＯＳ ＦＥＴと、ダイオード接続ＮＭＯＳ ＦＥＴと、第２のバイアス電圧を受け取るように構成されたゲートを含む第４のＮＭＯＳ ＦＥＴと、第１のＰＭＯＳ ＦＥＴのゲートと第２の電圧レールとの間でダイオード接続ＮＭＯＳ ＦＥＴ及び第４のＮＭＯＳ ＦＥＴと直列に結合された第５のＮＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートを含む、第５のＮＭＯＳ ＦＥＴと、を含む、態様４に記載の装置。
【0157】
態様６：第１のプリドライバが、第２のＰＭＯＳ ＦＥＴのゲートに結合されたプルアッププリドライバを含む、態様１～５のいずれか１つに記載の装置。
【0158】
態様７：プルアッププリドライバが、バイアス電圧を受け取るように構成されたソースと、プルアップゲートブーストイネーブル信号を受け取るように構成されたゲートと、第２のＰＭＯＳ ＦＥＴのゲートに結合されたドレインと、を含む第３のＰＭＯＳ ＦＥＴを含む、態様６に記載の装置。
【0159】
態様８：第２のプリドライバが、第２のＰＭＯＳ ＦＥＴのゲートに結合されたプルアッププリドライバを含む、態様１～７のいずれか１つに記載の装置。
【0160】
態様９：プルアッププリドライバが、第１の電圧レールと第２のＰＭＯＳ ＦＥＴのゲートとの間に結合された第３のＮＭＯＳ ＦＥＴであって、バイアス電圧を受け取るように構成されたゲートを含む、第３のＮＭＯＳ ＦＥＴと、ダイオード接続ＮＭＯＳ ＦＥＴと、第２のＰＭＯＳ ＦＥＴのゲートと第２の電圧レールとの間でダイオード接続ＮＭＯＳ ＦＥＴと直列に結合された第４のＮＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートを含む、第４のＮＭＯＳ ＦＥＴと、を備える、態様８に記載の装置。
【0161】
態様１０：第１のプリドライバが、第２のＮＭＯＳ ＦＥＴのゲートに結合されたプルダウンプリドライバを含む、態様１～９のいずれか１つに記載の装置。
【0162】
態様１１：プルダウンプリドライバは、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、第３の電圧レールと第２の電圧レールとの間で第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、入力信号を受信するように構成された入力と、第２のＮＭＯＳ ＦＥＴのゲートに結合された出力と、を含む、インバータと、を含む、態様１０に記載の装置。
【0163】
態様１２：第２のプリドライバが、第２のＮＭＯＳ ＦＥＴのゲートに結合されたプルダウンプリドライバを含む、態様１～１１のいずれか１つに記載の装置。
【0164】
態様１３：プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＰＭＯＳ ＦＥＴと、第１のバイアス電圧を受け取るように構成されたゲートを含む第４のＰＭＯＳ ＦＥＴと、第１の電圧レールと第２のＮＭＯＳ ＦＥＴのゲートとの間に直列に結合されたダイオード接続ＰＭＯＳ ＦＥＴと、第２のバイアス電圧を受け取るように構成されたゲートを含む第４のＰＭＯＳ ＦＥＴと、を含む、態様１２に記載の装置。
【0165】
態様１４：第１のプリドライバが、第１のＮＭＯＳ ＦＥＴのゲートに結合されたプルダウンプリドライバを含む、態様１～１３のいずれか１つに記載の装置。
【0166】
態様１５：プルダウンプリドライバが、バイアス電圧を受け取るように構成されたドレインと、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートと、第１のＮＭＯＳ ＦＥＴのゲートに結合されたドレインと、を含む第３のＮＭＯＳ ＦＥＴを含む、態様１４に記載の装置。
【0167】
態様１６：第２のプリドライバが、第１のＮＭＯＳ ＦＥＴのゲートに結合されたプルダウンプリドライバを含む、態様１～１５のいずれか１つに記載の装置。
【0168】
態様１７：プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＰＭＯＳ ＦＥＴと、第１の電圧レールと第１のＮＭＯＳ ＦＥＴのゲートとの間で第３のＰＭＯＳ ＦＥＴと直列に結合されたダイオード接続ＰＭＯＳ ＦＥＴと、第１のＮＭＯＳ ＦＥＴのゲートと第２の電圧レールとの間に結合された第４のＰＭＯＳ ＦＥＴであって、バイアス電圧を受け取るように構成されたゲートを含む、第４のＰＭＯＳ ＦＥＴと、を含む、態様１６の装置。
【0169】
態様１８：第１のプリドライバ及び第２のプリドライバに結合されているゲートブースト制御回路を更に含む、態様１～１７のいずれか１つに記載の装置。
【0170】
態様１９：ゲートブースト制御回路が、プルアップゲートブースト制御回路を含む、態様１８に記載の装置。
【0171】
態様２０：プルアップゲートブースト制御回路が、第１のマルチドメイン論理回路であって、第１の電圧ドメインにおける入力信号及び第２の電圧ドメインにおける相補入力信号をそれぞれ受信するように構成された第１の入力及び第２の入力と、第２の電圧ドメインにおけるプルアップゲートブースト開始信号を生成するように構成された第１の出力と、を含む、第１のマルチドメイン論理回路と、第２のマルチドメイン論理回路であって、第１の電圧ドメインにおける相補出力信号及び第２の電圧ドメインにおける出力信号をそれぞれ受信するように構成された第３の入力及び第４の入力と、第２の電圧ドメインにおけるプルアップゲートブースト終了信号を生成するように構成された第２の出力と、を含む、第２のマルチドメイン論理回路と、論理ゲートであって、プルアップゲートブースト開始信号及びプルアップゲート終了信号をそれぞれ受信するように構成された第５の入力及び第６の入力と、第２の電圧ドメインにおけるプルアップゲートブーストイネーブル信号を生成するように構成された第３の出力と、を含み、第３の出力が、第１のプリドライバ及び第２のプリドライバに結合されている、論理ゲートと、を含む、態様１９に記載の装置。
【0172】
態様２１：第１のマルチドメイン論理回路が、入力信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、第３の電圧レールと第２の電圧レールとの間で第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、相補入力信号を受信するように構成された入力と、プルアップゲートブースト開始信号を生成するように構成された出力と、を含む、インバータと、を含む、態様２０に記載の装置。
【0173】
態様２２：第２のマルチドメイン論理回路が、相補出力信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、第３の電圧レールと第２の電圧レールとの間で第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、入力信号を受信するように構成された入力と、プルアップゲートブースト終了信号を生成するように構成された出力と、を含む、インバータと、を含む、態様２０又は２１に記載の装置。
【0174】
態様２３：ゲートブースト制御回路が、プルダウンゲートブースト制御回路を含む、態様１８～２２のいずれか１つに記載の装置。
【0175】
態様２４：プルダウンゲートブースト制御回路が、第１のマルチドメイン論理回路であって、第１の電圧ドメインにおける入力信号及び第２の電圧ドメインにおける相補入力信号をそれぞれ受信するように構成された第１の入力及び第２の入力と、第１の電圧ドメインにおけるプルダウンゲートブースト開始信号を生成するように構成された第１の出力と、を含む、第１のマルチドメイン論理回路と、第２のマルチドメイン論理回路であって、第１の電圧ドメインにおける相補出力信号及び第２の電圧ドメインにおける出力信号をそれぞれ受信するように構成された第３の入力及び第４の入力と、第１の電圧ドメインにおけるプルダウンゲートブースト終了信号を生成するように構成された第２の出力と、を含む、第２のマルチドメイン論理回路と、論理ゲートであって、プルダウンゲートブースト開始信号及びプルダウンゲート終了信号をそれぞれ受信するように構成された第５の入力及び第６の入力と、第１の電圧ドメインにおけるプルダウンゲートブーストイネーブル信号を生成するように構成された第３の出力と、を含み、第３の出力が、第１のプリドライバ及び第２のプリドライバに結合されている、論理ゲートと、を含む、態様２３に記載の装置。
【0176】
態様２５：第１のマルチドメイン論理回路が、入力信号を受信するように構成された入力と、プルダウンゲートブースト開始信号を生成するように構成された出力と、を含むインバータと、第１の電圧レールと第３の電圧レールとの間でインバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、相補入力信号を受信するように構成されたゲートを含む、第３のＰＭＯＳ ＦＥＴと、を含む、態様２４に記載の装置。
【0177】
態様２６：第２のマルチドメイン論理回路が、相補出力信号を受信するように構成された入力と、プルダウンゲートブースト終了信号を生成するように構成された出力と、を含むインバータと、第１の電圧レールと第３の電圧レールとの間でインバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、出力信号を受信するように構成されたゲートを含む、第３のＰＭＯＳ ＦＥＴと、を含む、態様２４又は２５に記載の装置。
【0178】
態様２７：第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加することと、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加することであって、出力における出力信号がロー論理状態にあるとき、第１の制御信号及び第２の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態にあるとき、第１の制御信号及び第２の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態からハイ論理状態に遷移しているとき、第１の制御信号及び第２の制御信号が、それぞれ第１のセットのブースト電圧にある、ことと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加することと、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加することであって、出力信号がハイ論理状態にあるとき、第３の制御信号及び第４の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態にあるとき、第３の制御信号及び第４の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態からロー論理状態に遷移しているとき、第３の制御信号及び第４の制御信号が、それぞれ第２のセットのブースト電圧にある、ことと、を含む、方法。
【0179】
態様２８：入力信号に基づいて第１のセットのブースト電圧及び第２のセットのブースト電圧を開始することと、出力信号に基づいて第１のセットのブースト電圧及び第２のセットのブースト電圧を終了することと、を更に含む、態様２７に記載の方法。
【0180】
態様２９：第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加するための手段と、第１の電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加するための手段であって、出力における出力信号がロー論理状態にあるとき、第１の制御信号及び第２の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態にあるとき、第１の制御信号及び第２の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態からハイ論理状態に遷移しているとき、第１の制御信号及び第２の制御信号が、第１のセットのブースト電圧にある、手段と、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加するための手段と、出力と第２の電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加するための手段であって、出力信号がハイ論理状態にあるとき、第３の制御信号及び第４の制御信号が、ロー論理電圧にあり、出力信号がロー論理状態にあるとき、第３の制御信号及び第４の制御信号が、ハイ論理電圧にあり、出力信号がハイ論理状態からロー論理状態に遷移しているとき、第３の制御信号及び第４の制御信号が、第２のセットのブースト電圧にある、手段と、を備える、装置。
【0181】
態様３０：少なくとも１つのアンテナと、少なくとも１つのアンテナに結合された送受信機と、１つ又は複数の入力／出力（Ｉ／Ｏ）回路を含む集積回路（ＩＣ）と、を含む無線通信デバイスであって、１つ又は複数のＩ／Ｏ回路のうちの少なくとも１つは、出力ドライバであって、第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、上側電圧レールと出力との間で第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、出力と下側電圧レールとの間で第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、を含む、出力ドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第１のプリドライバと、第１のＰＭＯＳ ＦＥＴ及び第２のＰＭＯＳ ＦＥＴ並びに第１のＮＭＯＳ ＦＥＴ及び第２のＮＭＯＳ ＦＥＴのゲートに結合された第２のプリドライバと、を含む、無線通信デバイス。
【0182】
本開示の上記の説明は、あらゆる当業者が本開示を作成又は使用することが可能となるように提供される。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義されている一般的原理は、本開示の趣旨又は範囲から逸脱することなく、他の変形例に適用することができる。したがって、本開示は、本明細書で説明されている実施例に限定されることを意図するものではなく、本明細書で開示されている原理及び新規の特徴と一致する最も広い範囲が与えられるべきである。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2024-05-10
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
装置であって、出力ドライバであって、
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、
第１の電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、
前記出力と第２の電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、
を備える、出力ドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴのゲートと、前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴのゲートと、に結合された第１のプリドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴの前記ゲートと、前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴのゲートと、に結合された第２のプリドライバと、
を備える、装置。
【請求項2】
前記第１のプリドライバが、前記第１のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項3】
前記プルアッププリドライバが、入力信号を受信するように構成された入力と、前記第１のＰＭＯＳ ＦＥＴの前記ゲートに結合された出力と、を含むインバータと、
前記第１の電圧レールと第３の電圧レールとの間で前記インバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されている、第３のＰＭＯＳ ＦＥＴと、
を備える、請求項２に記載の装置。
【請求項4】
前記第２のプリドライバが、前記第１のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項5】
前記プルアッププリドライバが、前記第１の電圧レールと前記第１のＰＭＯＳ ＦＥＴの前記ゲートとの間に結合された第３のＮＭＯＳ ＦＥＴであって、第１のバイアス電圧を受け取るように構成されたゲートを含む、第３のＮＭＯＳ ＦＥＴと、
ダイオード接続ＮＭＯＳ ＦＥＴと、
第２のバイアス電圧を受け取るように構成されたゲートを含む第４のＮＭＯＳ ＦＥＴと、
前記第１のＰＭＯＳ ＦＥＴの前記ゲートと前記第２の電圧レールとの間で前記ダイオード接続ＮＭＯＳ ＦＥＴ及び前記第４のＮＭＯＳ ＦＥＴと直列に結合された第５のＮＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートを含む、第５のＮＭＯＳ ＦＥＴと、
を備える、請求項４に記載の装置。
【請求項6】
前記第１のプリドライバが、前記第２のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項7】
前記プルアッププリドライバが、バイアス電圧を受け取るように構成されたソースと、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートと、前記第２のＰＭＯＳ ＦＥＴの前記ゲートに結合されたドレインと、を含む第３のＰＭＯＳ ＦＥＴを備える、請求項６に記載の装置。
【請求項8】
前記第２のプリドライバが、前記第２のＰＭＯＳ ＦＥＴの前記ゲートに結合されたプルアッププリドライバを備える、請求項１に記載の装置。
【請求項9】
前記プルアッププリドライバが、前記第１の電圧レールと前記第２のＰＭＯＳ ＦＥＴの前記ゲートとの間に結合された第３のＮＭＯＳ ＦＥＴであって、バイアス電圧を受け取るように構成されたゲートを含む、第３のＮＭＯＳ ＦＥＴと、
ダイオード接続ＮＭＯＳ ＦＥＴと、
前記第２のＰＭＯＳ ＦＥＴの前記ゲートと前記第２の電圧レールとの間で前記ダイオード接続ＮＭＯＳ ＦＥＴと直列に結合された第４のＮＭＯＳ ＦＥＴであって、プルアップゲートブーストイネーブル信号を受信するように構成されたゲートを含む、第４のＮＭＯＳ ＦＥＴと、
を備える、請求項８に記載の装置。
【請求項10】
前記第１のプリドライバが、前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項11】
前記プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、
第３の電圧レールと前記第２の電圧レールとの間で前記第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、入力信号を受信するように構成された入力と、前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合された出力と、を含む、インバータと、
を備える、請求項１０に記載の装置。
【請求項12】
前記第２のプリドライバが、前記第２のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項13】
前記プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＰＭＯＳ ＦＥＴと、
第１のバイアス電圧を受け取るように構成されたゲートを含む第４のＰＭＯＳ ＦＥＴと、
前記第１の電圧レールと前記第２のＮＭＯＳ ＦＥＴの前記ゲートとの間に直列に結合されたダイオード接続ＰＭＯＳ ＦＥＴと、
第２のバイアス電圧を受け取るように構成されたゲートを含む第４のＰＭＯＳ ＦＥＴと、
を備える、請求項１２に記載の装置。
【請求項14】
前記第１のプリドライバが、前記第１のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項15】
前記プルダウンプリドライバが、バイアス電圧を受け取るように構成されたドレインと、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートと、前記第１のＮＭＯＳ ＦＥＴの前記ゲートに結合されたドレインと、を含む第３のＮＭＯＳ ＦＥＴを備える、請求項１４に記載の装置。
【請求項16】
前記第２のプリドライバが、前記第１のＮＭＯＳ ＦＥＴの前記ゲートに結合されたプルダウンプリドライバを備える、請求項１に記載の装置。
【請求項17】
前記プルダウンプリドライバが、プルダウンゲートブーストイネーブル信号を受信するように構成されたゲートを含む第３のＰＭＯＳ ＦＥＴと、
前記第１の電圧レールと前記第１のＮＭＯＳ ＦＥＴの前記ゲートとの間で前記第３のＰＭＯＳ ＦＥＴと直列に結合されたダイオード接続ＰＭＯＳ ＦＥＴと、
前記第１のＮＭＯＳ ＦＥＴの前記ゲートと前記第２の電圧レールとの間に結合された第４のＰＭＯＳ ＦＥＴであって、バイアス電圧を受け取るように構成されたゲートを含む、第４のＰＭＯＳ ＦＥＴと、
を備える、請求項１６に記載の装置。
【請求項18】
前記第１のプリドライバ及び前記第２のプリドライバに結合されたゲートブースト制御回路を更に備える、請求項１に記載の装置。
【請求項19】
前記ゲートブースト制御回路が、プルアップゲートブースト制御回路を備える、請求項１８に記載の装置。
【請求項20】
前記プルアップゲートブースト制御回路が、第１のマルチドメイン論理回路であって、第１の電圧ドメインにおける入力信号及び第２の電圧ドメインにおける相補入力信号をそれぞれ受信するように構成された第１の入力及び第２の入力と、前記第２の電圧ドメインにおけるプルアップゲートブースト開始信号を生成するように構成された第１の出力と、を含む、第１のマルチドメイン論理回路と、
第２のマルチドメイン論理回路であって、前記第１の電圧ドメインにおける相補出力信号及び前記第２の電圧ドメインにおける出力信号をそれぞれ受信するように構成された第３の入力及び第４の入力と、前記第２の電圧ドメインにおけるプルアップゲートブースト終了信号を生成するように構成された第２の出力と、を含む、第２のマルチドメイン論理回路と、
論理ゲートであって、前記プルアップゲートブースト開始信号及び前記プルアップゲート終了信号をそれぞれ受信するように構成された第５の入力及び第６の入力と、前記第２の電圧ドメインにおけるプルアップゲートブーストイネーブル信号を生成するように構成された第３の出力と、を含み、前記第３の出力が、前記第１のプリドライバ及び前記第２のプリドライバに結合されている、論理ゲートと、
を備える、請求項１９に記載の装置。
【請求項21】
前記第１のマルチドメイン論理回路が、前記入力信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、
第３の電圧レールと前記第２の電圧レールとの間で前記第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、前記相補入力信号を受信するように構成された入力と、前記プルアップゲートブースト開始信号を生成するように構成された出力と、を含む、インバータと、
を備える、請求項２０に記載の装置。
【請求項22】
前記第２のマルチドメイン論理回路が、前記相補出力信号を受信するように構成されたゲートを含む第３のＮＭＯＳ ＦＥＴと、
第３の電圧レールと前記第２の電圧レールとの間で前記第３のＮＭＯＳ ＦＥＴと直列に結合されたインバータであって、前記入力信号を受信するように構成された入力と、前記プルアップゲートブースト終了信号を生成するように構成された出力と、を含む、インバータと、
を備える、請求項２０に記載の装置。
【請求項23】
前記ゲートブースト制御回路が、プルダウンゲートブースト制御回路を備える、請求項１８に記載の装置。
【請求項24】
前記プルダウンゲートブースト制御回路が、第１のマルチドメイン論理回路であって、第１の電圧ドメインにおける入力信号及び第２の電圧ドメインにおける相補入力信号をそれぞれ受信するように構成された第１の入力及び第２の入力と、前記第１の電圧ドメインにおけるプルダウンゲートブースト開始信号を生成するように構成された第１出力と、を含む、第１のマルチドメイン論理回路と、
第２のマルチドメイン論理回路であって、前記第１の電圧ドメインにおける相補出力信号及び前記第２の電圧ドメインにおける出力信号をそれぞれ受信するように構成された第３の入力及び第４の入力と、前記第１の電圧ドメインにおけるプルダウンゲートブースト終了信号を生成するように構成された第２の出力と、を含む、第２のマルチドメイン論理回路と、
論理ゲートであって、前記プルダウンゲートブースト開始信号及び前記プルダウンゲート終了信号をそれぞれ受信するように構成された第５の入力及び第６の入力と、前記第１の電圧ドメインにおけるプルダウンゲートブーストイネーブル信号を生成するように構成された第３の出力と、を含み、前記第３の出力が、前記第１のプリドライバ及び前記第２のプリドライバに結合されている、論理ゲートと、
を備える、請求項２３に記載の装置。
【請求項25】
前記第１のマルチドメイン論理回路が、前記入力信号を受信するように構成された入力と、前記プルダウンゲートブースト開始信号を生成するように構成された出力と、を含むインバータと、
前記第１の電圧レールと第３の電圧レールとの間で前記インバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、前記相補入力信号を受信するように構成されたゲートを含む、第３のＰＭＯＳ ＦＥＴと、
を備える、請求項２４に記載の装置。
【請求項26】
前記第２のマルチドメイン論理回路が、前記相補出力信号を受信するように構成された入力と、前記プルダウンゲートブースト終了信号を生成するように構成された出力と、を含むインバータと、
前記第１の電圧レールと第３の電圧レールとの間で前記インバータと直列に結合された第３のＰＭＯＳ ＦＥＴであって、前記出力信号を受信するように構成されたゲートを含む、第３のＰＭＯＳ ＦＥＴと、
を備える、請求項２４に記載の装置。
【請求項27】
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加することと、第１の電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加することであって、前記出力における出力信号がロー論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ハイ論理電圧にあり、前記出力信号がハイ論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態から前記ハイ論理状態に遷移しているとき、前記第１の制御信号及び前記第２の制御信号が、第１のセットのブースト電圧にある、第２の制御信号を印加することと、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加することと、
前記出力と第２の電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加することであって、前記出力信号が前記ハイ論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ハイ論理電圧にあり、前記出力信号が前記ハイ論理状態から前記ロー論理状態に遷移しているとき、前記第３の制御信号及び前記第４の制御信号が、第２のセットのブースト電圧にある、第４の制御信号を印加することと、
を含む、方法。
【請求項28】
入力信号に基づいて前記第１のセットのブースト電圧及び前記第２のセットのブースト電圧を開始することと、前記出力信号に基づいて前記第１のセットのブースト電圧及び前記第２のセットのブースト電圧を終了することと、
を更に含む、請求項２７に記載の方法。
【請求項29】
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）のゲートに第１の制御信号を印加するための手段と、第１の電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴのゲートに第２の制御信号を印加するための手段であって、前記出力における出力信号がロー論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ハイ論理電圧にあり、前記出力信号がハイ論理状態にあるとき、前記第１の制御信号及び前記第２の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態から前記ハイ論理状態に遷移しているとき、前記第１の制御信号及び前記第２の制御信号が、第１のセットのブースト電圧にある、手段と、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）のゲートに第３の制御信号を印加するための手段と、
前記出力と第２の電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴのゲートに第４の制御信号を印加するための手段であって、前記出力信号が前記ハイ論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ロー論理電圧にあり、前記出力信号が前記ロー論理状態にあるとき、前記第３の制御信号及び前記第４の制御信号が、ハイ論理電圧にあり、前記出力信号が前記ハイ論理状態から前記ロー論理状態に遷移しているとき、前記第３の制御信号及び前記第４の制御信号が、第２のセットのブースト電圧にある、手段と、
を備える、装置。
【請求項30】
無線通信デバイスであって、少なくとも１つのアンテナと、
前記少なくとも１つのアンテナに結合された送受信機と、
前記送受信機に結合された集積回路（ＩＣ）であって、１つ又は複数の入力／出力（Ｉ／Ｏ）回路を含む、ＩＣと、
を備え、前記Ｉ／Ｏ回路が、
出力ドライバであって、
第１のｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ ＦＥＴ）と、
上側電圧レールと出力との間で前記第１のＰＭＯＳ ＦＥＴと直列に結合された第２のＰＭＯＳ ＦＥＴと、
第１のｎチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）と、
前記出力と下側電圧レールとの間で前記第１のＮＭＯＳ ＦＥＴと直列に結合された第２のＮＭＯＳ ＦＥＴと、
を含む、出力ドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴのゲートと、前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴのゲートと、に結合された第１のプリドライバと、
前記第１のＰＭＯＳ ＦＥＴ及び前記第２のＰＭＯＳ ＦＥＴの前記ゲートと、前記第１のＮＭＯＳ ＦＥＴ及び前記第２のＮＭＯＳ ＦＥＴのゲートと、に結合された第２のプリドライバと、
を備える、
無線通信デバイス。
【国際調査報告】