特表 2024-544810 ＧＯＡ回路及び表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-05

(54)【発明の名称】ＧＯＡ回路及び表示パネル

(51)【国際特許分類】

   G09G 3/20 20060101AFI20241128BHJP

【ＦＩ】

G09G3/20 622B

G09G3/20 680G

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023574143

(86)(22)【出願日】2023-06-29

(85)【翻訳文提出日】2023-11-30

(86)【国際出願番号】 CN2023103848

(87)【国際公開番号】W WO2024109049

(87)【国際公開日】2024-05-30

(31)【優先権主張番号】202211468180.7

(32)【優先日】2022-11-22

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】517333336

【氏名又は名称】武漢華星光電半導体顕示技術有限公司

【氏名又は名称原語表記】ＷＵＨＡＮ ＣＨＩＮＡ ＳＴＡＲ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＩＳＯＬＡＹ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ

【住所又は居所原語表記】３０５ Ｒｏｏｍ，Ｂｕｉｌｄｉｎｇ Ｃ５ Ｂｉｏｌａｋｅ ｏｆ Ｏｐｔｉｃｓ Ｖａｌｌｅｙ，Ｎｏ．６６６ Ｇａｏｘｉｎ Ａｖｅｎｕｅ，．Ｗｕｈａｎ Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ Ｗｕｈａｎ，Ｈｕｂｅｉ ４３００７９ Ｃｈｉｎａ

(74)【代理人】

【識別番号】100118256

【弁理士】

【氏名又は名称】小野寺 隆

(74)【代理人】

【識別番号】100166338

【弁理士】

【氏名又は名称】関口 正夫

(72)【発明者】

【氏名】李 波

【テーマコード（参考）】

5C080

【Ｆターム（参考）】

5C080AA10

5C080BB05

5C080DD22

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

(57)【要約】

本願の実施例で提供されるＧＯＡ回路及び表示パネルでは、該ＧＯＡ回路は、多ステージカスケード接続して設けられるＧＯＡユニットを含み、開始ステージのＧＯＡユニット以外、ＧＯＡユニットは、第１出力制御モジュール、第２出力制御モジュール、第１出力モジュール及び第２出力モジュールを含み、ここで、第１出力モジュールは、第１現ステージ走査信号を出力するために用いられ、第２出力モジュールは、第２現ステージ走査信号を出力するために用いられる。該ＧＯＡ回路では、ベゼルに対するＧＯＡの占められるスペースを低減することができる。
【選択図】図３

【特許請求の範囲】

【請求項1】

多ステージカスケード接続して設けられるＧＯＡユニットを含み、前記ＧＯＡユニットは、第１出力制御モジュール、第２出力制御モジュール、第１出力モジュール及び第２出力モジュールを含み、
前記第１出力制御モジュールは、前ステージ走査信号入力端及び第１ノードに電気的に接続されており、前記第１ノードの電位を制御するために用いられ、
前記第２出力制御モジュールは、前記前ステージ走査信号入力端及び第２ノードに電気的に接続されており、前記第２ノードの電位を制御するために用いられ、
前記第１出力モジュールは、前記第１ノード、前記第２ノード及び第１現ステージ走査信号出力端に電気的に接続されており、第１現ステージ走査信号を出力するために用いられ、
前記第２出力モジュールは、前記第１ノード及び第２現ステージ走査信号出力端に電気的に接続されており、第２現ステージ走査信号を出力するために用いられ、
ここで、前記第１現ステージ走査信号と前記第２現ステージ走査信号の位相が反対である、ＧＯＡ回路。

【請求項2】

前記第２出力モジュールは、第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタのゲートは、前記第１ノードに電気的に接続され、前記第１トランジスタの第１電極は、基準高レベル信号入力端に電気的に接続され、前記第１トランジスタの第２電極は、前記第２現ステージ走査信号出力端に電気的に接続され、
前記第２トランジスタのゲートは、前記第１出力モジュールに電気的に接続され、前記第２トランジスタの第１電極は、基準低レベル信号入力端に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２電極に電気的に接続される、請求項１に記載のＧＯＡ回路。

【請求項3】

前記第２トランジスタのゲートは、前記第１ノードに電気的に接続される、請求項２に記載のＧＯＡ回路。

【請求項4】

前記第１トランジスタはＰ型トランジスタであり、前記第２トランジスタはＮ型トランジスタである、請求項３に記載のＧＯＡ回路。

【請求項5】

前記第２トランジスタのゲートは、前記第２ノードに電気的に接続される、請求項２に記載のＧＯＡ回路。

【請求項6】

前記第１トランジスタ及び前記第２トランジスタはいずれもＰ型トランジスタである、請求項５に記載のＧＯＡ回路。

【請求項7】

前記第１出力制御モジュールは、第３トランジスタを含み、前記第３トランジスタのゲートは、第１クロック信号入力端に電気的に接続され、前記第３トランジスタの第１電極は、前記前ステージ走査信号入力端に電気的に接続され、前記第３トランジスタの第２電極は、前記第１ノードに電気的に接続される、請求項１に記載のＧＯＡ回路。

【請求項8】

前記第２出力制御モジュールは、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第１キャパシタを含み、前記第４トランジスタのゲートは、第３ノードＳに電気的に接続され、前記第４トランジスタの第１電極は、第１クロック信号入力端に電気的に接続され、前記第４トランジスタの第２電極は、前記第２ノードに電気的に接続され、
前記第５トランジスタのゲートは、第２クロック信号入力端に電気的に接続され、前記第５トランジスタの第１電極は、前記第３ノードに電気的に接続され、前記第５トランジスタの第２電極は、基準低レベル信号入力端に電気的に接続され、
前記第６トランジスタのゲートは、前記前ステージ走査信号入力端に電気的に接続され、前記第６トランジスタの第１電極は、前記基準低レベル信号入力端に電気的に接続され、前記第６トランジスタの第２電極は、前記第３ノードに電気的に接続され、
前記第７トランジスタのゲートは、前記第１ノードに電気的に接続され、前記第７トランジスタの第１電極は、前記基準低レベル信号入力端に電気的に接続され、前記第７トランジスタの第２電極は、前記第２ノードに電気的に接続され、
前記第１キャパシタの一端は、前記第１クロック信号入力端に電気的に接続され、前記第１キャパシタの他端は、前記第３ノードに電気的に接続される、請求項１に記載のＧＯＡ回路。

【請求項9】

前記第１出力モジュールは、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第２キャパシタ及び第３キャパシタを含み、前記第８トランジスタのゲートは、基準高レベル信号入力端に電気的に接続され、前記第８トランジスタの第１電極は、前記第１ノードに電気的に接続され、前記第８トランジスタの第２電極は、第４ノードに電気的に接続され、
前記第９トランジスタのゲートは、前記第４ノードに電気的に接続され、前記第９トランジスタの第１電極は、前記基準高レベル信号入力端に電気的に接続され、前記第９トランジスタの第２電極は、前記第１現ステージ走査信号出力端に電気的に接続され、ここで、前記第１現ステージ走査信号出力端は後ステージ走査信号入力端に電気的に接続され、
前記第１０トランジスタのゲートは、前記第２ノードに電気的に接続され、前記第１０トランジスタの第１電極は、基準低レベル信号入力端に電気的に接続され、前記第１０トランジスタの第２電極は、前記第１現ステージ走査信号出力端に電気的に接続され、
前記第２キャパシタの一端は、前記第４ノードに電気的に接続され、前記第２キャパシタの他端は、前記第１現ステージ走査信号出力端に電気的に接続され、
前記第３キャパシタの一端は、前記第２ノードに電気的に接続され、前記第３キャパシタの他端は、前記基準低レベル信号入力端に電気的に接続される、請求項１に記載のＧＯＡ回路。

【請求項10】

前記第１出力モジュールは、第１１トランジスタをさらに含み、前記第１１トランジスタのゲートは、前記第４ノードに電気的に接続され、前記第１１トランジスタの第１電極は、前記第９トランジスタの第２電極に電気的に接続され、前記第１１トランジスタの第２電極は、前記第１現ステージ走査信号出力端に電気的に接続される、請求項９に記載のＧＯＡ回路。

【請求項11】

前記第１出力制御モジュールは、第３トランジスタを含み、前記第３トランジスタのゲートは、第１クロック信号入力端に電気的に接続され、前記第３トランジスタの第１電極は、前記前ステージ走査信号入力端に電気的に接続され、前記第３トランジスタの第２電極は、前記第１ノードに電気的に接続され、
前記第２出力制御モジュールは、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第１キャパシタを含み、前記第４トランジスタのゲートは、第３ノードに電気的に接続され、前記第４トランジスタの第１電極は、基準低レベル信号入力端に電気的に接続され、前記第４トランジスタの第２電極は、前記第２ノードに電気的に接続され、前記第５トランジスタのゲートは、第２クロック信号入力端に電気的に接続され、前記第５トランジスタの第１電極は、前記第３ノードに電気的に接続され、前記第５トランジスタの第２電極は、前記基準低レベル信号入力端に電気的に接続され、前記第６トランジスタのゲートは、前記前ステージ走査信号入力端に電気的に接続され、前記第６トランジスタの第１電極は、前記基準低レベル信号入力端に電気的に接続され、前記第６トランジスタの第２電極は、前記第３ノードに電気的に接続され、前記第７トランジスタのゲートは、前記第１ノードに電気的に接続され、前記第７トランジスタの第１電極は、前記基準高レベル信号入力端に電気的に接続され、前記第７トランジスタの第２電極は、前記第２ノードに電気的に接続され、前記第１キャパシタの一端は、前記基準低レベル信号入力端に電気的に接続され、前記第１キャパシタの他端は、前記第３ノードに電気的に接続され、
前記第１出力モジュールは、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第２キャパシタ及び第３キャパシタを含み、前記第８トランジスタのゲートは、基準低レベル信号入力端に電気的に接続され、前記第８トランジスタの第１電極は、前記第１ノードに電気的に接続され、前記第８トランジスタの第２電極は、第４ノードに電気的に接続され、前記第９トランジスタのゲートは、前記第４ノードに電気的に接続され、前記第９トランジスタの第１電極は、前記第２クロック信号入力端に電気的に接続され、前記第９トランジスタの第２電極は、前記第１現ステージ走査信号出力端に電気的に接続され、前記第１０トランジスタのゲートは、前記第２ノードに電気的に接続され、前記第１０トランジスタの第１電極は、基準高レベル信号入力端に電気的に接続され、前記第１０トランジスタの第２電極は、前記第１現ステージ走査信号出力端に電気的に接続され、前記第２キャパシタの一端は、前記第４ノードに電気的に接続され、前記第２キャパシタの他端は、前記第１現ステージ走査信号出力端に電気的に接続され、前記第３キャパシタの一端は、前記第２ノードに電気的に接続され、前記第３キャパシタの他端は、前記基準高レベル信号入力端に電気的に接続される、請求項４に記載のＧＯＡ回路。

【請求項12】

表示領域と前記表示領域縁部に集積して設けられるＧＯＡ回路とを含み、前記ＧＯＡユニットは、多ステージカスケード接続して設けられるＧＯＡユニットを含み、前記ＧＯＡユニットは、第１出力制御モジュール、第２出力制御モジュール、第１出力モジュール及び第２出力モジュールを含み、
前記第１出力制御モジュールは、前ステージ走査信号入力端及び第１ノードに電気的に接続されており、前記第１ノードの電位を制御するために用いられ、
前記第２出力制御モジュールは、前記前ステージ走査信号入力端及び第２ノードに電気的に接続されており、前記第２ノードの電位を制御するために用いられ、
前記第１出力モジュールは、前記第１ノード、前記第２ノード及び第１現ステージ走査信号出力端に電気的に接続されており、第１現ステージ走査信号を出力するために用いられ、
前記第２出力モジュールは、前記第１ノード及び第２現ステージ走査信号出力端に電気的に接続されており、第２現ステージ走査信号を出力するために用いられ、
ここで、前記第１現ステージ走査信号と前記第２現ステージ走査信号の位相が反対である、表示パネル。

【請求項13】

前記第２出力モジュールは、第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタのゲートは、前記第１ノードに電気的に接続され、前記第１トランジスタの第１電極は、基準高レベル信号入力端に電気的に接続され、前記第１トランジスタの第２電極は、前記第２現ステージ走査信号出力端に電気的に接続され、
前記第２トランジスタのゲートは、前記第１出力モジュールに電気的に接続され、前記第２トランジスタの第１電極は、基準低レベル信号入力端に電気的に接続され、前記第２トランジスタの第２電極は、前記第１トランジスタの第２電極に電気的に接続される、請求項１２に記載の表示パネル。

【請求項14】

前記第２トランジスタのゲートは、前記第１ノードに電気的に接続される、請求項１３に記載の表示パネル。

【請求項15】

前記第１トランジスタはＰ型トランジスタであり、前記第２トランジスタはＮ型トランジスタである、請求項１４に記載の表示パネル。

【請求項16】

前記第２トランジスタのゲートは、前記第２ノードに電気的に接続される、請求項１３に記載の表示パネル。

【請求項17】

前記第１トランジスタ及び前記第２トランジスタはいずれもＰ型トランジスタである、請求項１６に記載の表示パネル。

【請求項18】

前記第１出力制御モジュールは、第３トランジスタを含み、前記第３トランジスタのゲートは、第１クロック信号入力端に電気的に接続され、前記第３トランジスタの第１電極は、前記前ステージ走査信号入力端に電気的に接続され、前記第３トランジスタの第２電極は、前記第１ノードに電気的に接続される、請求項１２に記載の表示パネル。

【請求項19】

前記第２出力制御モジュールは、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第１キャパシタを含み、前記第４トランジスタのゲートは、第３ノードＳに電気的に接続され、前記第４トランジスタの第１電極は、第１クロック信号入力端に電気的に接続され、前記第４トランジスタの第２電極は、前記第２ノードに電気的に接続され、
前記第５トランジスタのゲートは、第２クロック信号入力端に電気的に接続され、前記第５トランジスタの第１電極は、前記第３ノードに電気的に接続され、前記第５トランジスタの第２電極は、基準低レベル信号入力端に電気的に接続され、
前記第６トランジスタのゲートは、前記前ステージ走査信号入力端に電気的に接続され、前記第６トランジスタの第１電極は、前記基準低レベル信号入力端に電気的に接続され、前記第６トランジスタの第２電極は、前記第３ノードに電気的に接続され、
前記第７トランジスタのゲートは、前記第１ノードに電気的に接続され、前記第７トランジスタの第１電極は、前記基準低レベル信号入力端に電気的に接続され、前記第７トランジスタの第２電極は、前記第２ノードに電気的に接続され、
前記第１キャパシタの一端は、前記第１クロック信号入力端に電気的に接続され、前記第１キャパシタの他端は、前記第３ノードに電気的に接続される、請求項１２に記載の表示パネル。

【請求項20】

前記第１出力モジュールは、第８トランジスタ、第９トランジスタ、第１０トランジスタ、第２キャパシタ及び第３キャパシタを含み、前記第８トランジスタのゲートは、基準高レベル信号入力端に電気的に接続され、前記第８トランジスタの第１電極は、前記第１ノードに電気的に接続され、前記第８トランジスタの第２電極は、第４ノードに電気的に接続され、
前記第９トランジスタのゲートは、前記第４ノードに電気的に接続され、前記第９トランジスタの第１電極は、前記基準高レベル信号入力端に電気的に接続され、前記第９トランジスタの第２電極は、前記第１現ステージ走査信号出力端に電気的に接続され、ここで、前記第１現ステージ走査信号出力端は後ステージ走査信号入力端に電気的に接続され、
前記第１０トランジスタのゲートは、前記第２ノードに電気的に接続され、前記第１０トランジスタの第１電極は、基準低レベル信号入力端に電気的に接続され、前記第１０トランジスタの第２電極は、前記第１現ステージ走査信号出力端に電気的に接続され、
前記第２キャパシタの一端は、前記第４ノードに電気的に接続され、前記第２キャパシタの他端は、前記第１現ステージ走査信号出力端に電気的に接続され、
前記第３キャパシタの一端は、前記第２ノードに電気的に接続され、前記第３キャパシタの他端は、前記基準低レベル信号入力端に電気的に接続される、請求項１２に記載の表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、表示の技術分野に関し、具体的には、ＧＯＡ回路及び表示パネルに関する。

【背景技術】

【0002】

アレイ基板行駆動（Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ，ＧＯＡと略称される）は、従来の薄膜トランジスタ液晶ディスプレイアレイプロセスを用いてゲート（Ｇａｔｅ）行走査駆動信号回路をアレイ基板に作製し、ゲートを行ごとに走査することを実現する駆動方式である。

【0003】

従来のＧＯＡ回路は、低温多結晶酸化物表示技術を採用し、該技術では、低温ポリシリコン薄膜トランジスタと酸化物薄膜トランジスタが組み合わせられているため、表示パネルは高駆動性能及び低電力消費の特徴を兼ね備えることができる。しかし、低温多結晶酸化物表示技術では、順・逆方向走査信号を出力するために、カスケード接続されているより多くのＧＯＡユニットが必要であり、その結果、表示パネルのベゼルが広くなる。

【0004】

ディスプレイに対する更なる狭ベゼル化の視覚的要件が増えており、それに伴って、表示パネルの更なる狭ベゼル化又はベゼルレスの設計を可能にするように、ベゼルに対するＧＯＡ回路の占められるスペースをどのように低減するかは、早急に解決すべき問題となっている。

【発明の概要】

【0005】

本願の実施例は、ベゼルに対するＧＯＡ回路の占められるスペースを低減するために、ＧＯＡ回路及び表示パネルを提供することを目的とする。

【0006】

一側面において、本願の実施例はＧＯＡ回路を提供し、多ステージカスケード接続して設けられるＧＯＡユニットを含み、前記ＧＯＡユニットは、第１出力制御モジュール、第２出力制御モジュール、第１出力モジュール及び第２出力モジュールを含み、前記第１出力制御モジュールは、前ステージ走査信号入力端及び第１ノードに電気的に接続されており、前記第１ノードの電位を制御するために用いられ、前記第２出力制御モジュールは、前記前ステージ走査信号入力端及び第２ノードに電気的に接続されており、前記第２ノードの電位を制御するために用いられ、前記第１出力モジュールは、前記第１ノード、前記第２ノード及び第１現ステージ走査信号出力端に電気的に接続されており、第１現ステージ走査信号を出力するために用いられ、前記第２出力モジュールは、前記第１ノード及び第２現ステージ走査信号出力端に電気的に接続されており、第２現ステージ走査信号を出力するために用いられ、ここで、前記第１現ステージ走査信号と前記第２現ステージ走査信号の位相が反対である。

【0007】

別の側面において、本願は、表示パネルを提供し、表示領域と前記表示領域縁部に集積して設けられる上述したＧＯＡ回路とを含み、前記ＧＯＡユニットは、多ステージカスケード接続して設けられるＧＯＡユニットを含み、前記ＧＯＡユニットは、第１出力制御モジュール、第２出力制御モジュール、第１出力モジュール及び第２出力モジュールを含み、前記第１出力制御モジュールは、前ステージ走査信号入力端及び第１ノードに電気的に接続されており、前記第１ノードの電位を制御するために用いられ、前記第２出力制御モジュールは、前記前ステージ走査信号入力端及び第２ノードに電気的に接続されており、前記第２ノードの電位を制御するために用いられ、前記第１出力モジュールは、前記第１ノード、前記第２ノード及び第１現ステージ走査信号出力端に電気的に接続されており、第１現ステージ走査信号を出力するために用いられ、前記第２出力モジュールは、前記第１ノード及び第２現ステージ走査信号出力端に電気的に接続されており、第２現ステージ走査信号を出力するために用いられ、ここで、前記第１現ステージ走査信号と前記第２現ステージ走査信号の位相が反対である。

【発明の効果】

【0008】

本願の実施例で提供されるＧＯＡ回路及び表示パネルにおいて、該ＧＯＡ回路は、多ステージカスケード接続して設けられるＧＯＡユニットを含み、開始ステージのＧＯＡユニット以外、前記ＧＯＡユニットは、第１出力制御モジュール、第２出力制御モジュール、第１出力モジュール及び第２出力モジュールを含み、ここで、前記第１出力モジュールは、前記第１現ステージ走査信号を出力するために用いられ、前記第２出力モジュールは、前記第２現ステージ走査信号を出力するために用いられる。該ＧＯＡ回路では、第１出力モジュール及び第２出力モジュールを設けることにより、ＧＯＡ回路は一段のＧＯＡユニットだけで順・逆方向走査信号を出力することができ、ベゼルに対するＧＯＡの占められるスペースを低減し、さらに、更なる狭ベゼル化又はベゼルレスの設計を実現することに役立つ。

【図面の簡単な説明】

【0009】

【図1】本願の実施例で提供されるＧＯＡ回路的構造模式図である。

【図2】本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第１実施形態の構造模式図である。

【図3】本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第１実施形態の回路模式図である。

【図4】本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第２実施形態の回路模式図である。

【図5】本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第３実施形態の回路模式図である。

【図6】図３に提供されるＧＯＡ回路におけるＧＯＡユニットの信号シーケンス図である。

【図7】図３に提供されるＧＯＡ回路のシミュレーション結果の模式図である。

【図8】本願の実施例で提供される表示パネルの構造模式図である。

【発明を実施するための形態】

【0010】

以下に、本願の実施例中の図面と組み合わせて、本願の実施例における技術的解決手段を説明する。記述される実施例は、本願の考えを解釈及び説明するためのものに過ぎず、本願の保護範囲を制限するものと見なすべきではない。

【0011】

本願の全ての実施例に用いられるトランジスタは、薄膜トランジスタ又は電界効果トランジスタ又は特性が同様な他の部品であってもよく、ここで用いられるトランジスタのソース、ドレインが対称のものであるため、そのソース、ドレインは相互に交換可能である。本願の実施例において、ゲート以外のトランジスタの他の２つの電極を区別するために、ソースとドレインの一方を第１電極といい、ソースとドレインの他方を第２電極という。図面での形態に基づき、スイッチトランジスタの中間入力端をゲート、信号入力端を第１電極、入力端を第２電極に規定する。また、本願の実施例に用いられるトランジスタはＰ型トランジスタ又はＮ型トランジスタであり、ここで、Ｐ型トランジスタは、ゲートが低電位にある時に導通し、ゲートが高電位にある時に切断されるものであるが、Ｎ型トランジスタは、ゲートが高電位にある時に導通し、ゲートが低電位にある時に切断されるものである。

【0012】

本願の実施例で提供されるＧＯＡ回路の構造模式図である図１を参照する。図１に示すように、本願の実施例で提供されるＧＯＡ回路は、多ステージカスケード接続されているＧＯＡユニットを含む。図１では、カスケード接続されている第Ｎ－１ステージのＧＯＡユニットＧＯＡ（ｎ－１）、第ＮステージのＧＯＡユニットＧＯＡ（ｎ）及び第Ｎ＋１ステージのＧＯＡユニットＧＯＡ（ｎ＋１）を例とする。

【0013】

第Ｎ－１ステージのＧＯＡユニットＧＯＡ（ｎ－１）、第ＮステージのＧＯＡユニットＧＯＡ（ｎ）及び第Ｎ＋１ステージのＧＯＡユニットＧＯＡ（ｎ＋１）は、走査線Ｇ（ｎ－１）、Ｇ（ｎ）、Ｇ（ｎ＋１）にそれぞれ接続されており、ここで、第ＮステージのＧＯＡユニットＧＯＡ（ｎ）には、第Ｎ－１ステージのＧＯＡユニットＧＯＡ（ｎ－１）から出力された第１現ステージ走査信号ＰＳＣＡＮ（ｎ－１）がアクセスされ、それに応じて、第Ｎ＋１ステージのＧＯＡユニットＧＯＡ（ｎ＋１）には、第ＮステージのＧＯＡユニットＧＯＡ（ｎ）から出力された第１現ステージ走査信号ＰＳＣＡＮ（ｎ）がアクセスされ、以下は同様とし、同時に、第Ｎ－１ステージのＧＯＡユニットＧＯＡ（ｎ－１）は、第２現ステージ走査信号ＮＳＣＡＮ（ｎ－１）を第Ｎ－１ステージのＧＯＡユニットＧＯＡ（ｎ－１）に接続された走査線Ｇ（ｎ－１）に伝送し、第ＮステージのＧＯＡユニットＧＯＡ（ｎ）は、第２現ステージ走査信号ＮＳＣＡＮ（ｎ）を第ＮステージのＧＯＡユニットＧＯＡ（ｎ）に接続された走査線Ｇ（ｎ）に伝送し、第Ｎ＋１ステージのＧＯＡユニットＧＯＡ（ｎ＋１）は、第２現ステージ走査信号ＮＳＣＡＮ（ｎ＋１）を第Ｎ＋１ステージのＧＯＡユニットＧＯＡ（ｎ＋１）に接続された走査線Ｇ（ｎ＋１）に伝送し、以下は同様とする。

【0014】

なお、本願の実施例において、第１現ステージ走査信号はＮＳＣＡＮ（ｎ）であってもよく、第１現ステージ走査信号ＮＳＣＡＮ（ｎ）を後ステージのＧＯＡユニットに出力し、この場合、第２現ステージ走査信号はＰＳＣＡＮ（ｎ）であり、第２現ステージ走査信号ＰＳＣＡＮ（ｎ）を第ＮステージのＧＯＡユニットＧＯＡ（ｎ）に接続された走査線Ｇ（ｎ）に伝送する点である。

【0015】

ここで、第１ステージのＧＯＡユニットＧＯＡ（１）は、スタート信号ＳＴＶに応答して第２現ステージ走査信号ＮＳＣＡＮ（１）を第１ステージのＧＯＡユニットＧＯＡ（１）に接続されている第１の走査線Ｇ（１）に伝送し、第１現ステージ走査信号ＰＳＣＡＮ（１）を第２ステージのＧＯＡユニットＧＯＡ（２）に伝送する。なお、第ＮステージのＧＯＡユニット（Ｎが１よりも大きな自然数である）は、第２現ステージ走査信号ＮＳＣＡＮ（ｎ）を第Ｎの走査線Ｇ（ｎ）に伝送し、第１現ステージ走査信号ＰＳＣＡＮ（ｎ）を第Ｎ＋１ステージのＧＯＡユニットＧＯＡ（ｎ＋１）に伝送することができる点である。

【0016】

走査駆動制御信号は、第１クロック信号ＣＫ及び第２クロック信号ＸＣＫを含み、第１クロック信号ＣＫと第２クロック信号ＸＣＫは、反対となる１組のクロック信号であってもよい。即ち、第１クロック信号ＣＫが高電位である場合、第２クロック信号ＸＣＫは低電位であり、又は、第１クロック信号ＣＫが低電位である場合、第２クロック信号ＸＣＫは高電位である。

【0017】

第ＮステージのＧＯＡユニットが作動している場合、第ＮステージのＧＯＡユニットＧＯＡ（ｎ）から出力された第２現ステージ走査信号ＮＳＣＡＮ（ｎ）は高電位であり、表示パネルにおける一行内の各画素のトランジスタスイッチをオンにし、データ信号を介して各画素内の画素電極を充電するために用いられ、第１現ステージ走査信号ＰＳＣＡＮ（ｎ）は、第Ｎ＋１ステージのＧＯＡユニットの作動を制御するために用いられ、第Ｎ＋１ステージのＧＯＡユニットが作動している場合、第Ｎ＋１ステージのＧＯＡユニットＧＯＡ（ｎ＋１）から出力された第２現ステージ走査信号ＮＳＣＡＮ（ｎ＋１）が高電位であるとともに、第ＮステージのＧＯＡユニットＧＯＡ（ｎ）から出力された第２現ステージ走査信号ＮＳＣＡＮ（ｎ）が低電位である。

【0018】

本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第１実施形態の構造模式図である図２を参照する。図２に示すように、該ＧＯＡユニットは、非開始ステージのＧＯＡユニットであり、該ＧＯＡユニットは、第１出力制御モジュール１０１、第２出力制御モジュール１０２、第１出力モジュール１０３及び第２出力モジュール１０４を含む。

【0019】

具体的には、第１出力制御モジュール１０１は、前ステージ走査信号入力端ＰＳＣＡＮ（ｎ－１）／ＮＳＣＡＮ（ｎ－１）及び第１ノードＱに電気的に接続され、第１出力制御モジュール１０１は、第１ノードＱの電位を制御するために用いられる。

【0020】

具体的には、第２出力制御モジュール１０２は、前ステージ走査信号入力端ＰＳＣＡＮ（ｎ－１）／ＮＳＣＡＮ（ｎ－１）及び第２ノードＰに電気的に接続され、第２出力制御モジュール１０２は、第２ノードＰの電位を制御するために用いられる。

【0021】

具体的には、第１出力モジュール１０３は、第１ノードＱ、第２ノードＰ及び第１現ステージ走査信号出力端ＰＳＣＡＮ（ｎ－１）／ＮＳＣＡＮ（ｎ－１）に電気的に接続され、第１出力モジュール１０３は、第１現ステージ走査信号ＰＳＣＡＮ（ｎ－１）／ＮＳＣＡＮ（ｎ－１）を出力するために用いられる。

【0022】

具体的には、第２出力モジュール１０４は、第１ノードＱ及び第２現ステージ走査信号出力端ＮＳＣＡＮ（ｎ－１）／ＰＳＣＡＮ（ｎ－１）に電気的に接続され、第２出力モジュール１０４は、第２現ステージ走査信号ＮＳＣＡＮ（ｎ－１）／ＰＳＣＡＮ（ｎ－１）を出力するために用いられる。

【0023】

ここで、第１現ステージ走査信号ＰＳＣＡＮ（ｎ－１）／ＮＳＣＡＮ（ｎ－１）と第２現ステージ走査信号ＮＳＣＡＮ（ｎ－１）／ＰＳＣＡＮ（ｎ－１）の位相が反対であり、つまり、第１現ステージ走査信号がＰＳＣＡＮ（ｎ－１）である場合、第２現ステージ走査信号はＮＳＣＡＮ（ｎ－１）であり、又は、第１現ステージ走査信号がＮＳＣＡＮ（ｎ－１）である場合、第２現ステージ走査信号はＰＳＣＡＮ（ｎ－１）である。

【0024】

本願で提供されるＧＯＡ回路では、位相が反対な走査信号をそれぞれ出力する第１出力モジュール１０３及び第２出力モジュール１０４を設けることにより、ＧＯＡ回路は一段のＧＯＡユニットだけで順・逆方向走査信号を出力することができ、ベゼルに対するＧＯＡの占められるスペースを低減し、更なる狭ベゼル化又はベゼルレスの設計を実現することに役立つ。

【0025】

本願の実施例において、第２出力モジュール１０４は、第１トランジスタＴ１及び第２トランジスタＴ２を含み、第１トランジスタＴ１のゲートは、第１ノードＱに電気的に接続され、第１トランジスタＴ１の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第１トランジスタＴ１の第２電極は、第２現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続され、ここで、第２トランジスタＴ２のゲートは、第１出力モジュール１０３に電気的に接続され、第２トランジスタＴ２の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第２トランジスタＴ２の第２電極は、第１トランジスタＴ１の第２電極に電気的に接続される。具体的には、以下の図３、図４に対応する実施例を参照されたい。

【0026】

本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第１実施形態の回路模式図である図３を参照する。図２、図３に示すように、第２出力モジュール１０４は、第１トランジスタＴ１及び第２トランジスタＴ２を含み、第１トランジスタＴ１のゲートは、第１ノードＱに電気的に接続され、第１トランジスタＴ１の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第１トランジスタＴ１の第２電極は、第２現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続される。

【0027】

第２トランジスタＴ２のゲートは、第１ノードＱに電気的に接続され、第２トランジスタＴ２の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第２トランジスタＴ２の第２電極は、第１トランジスタＴ１の第２電極に電気的に接続される。

【0028】

具体的には、第１出力制御モジュール１０１は、第３トランジスタＴ３を含み、第３トランジスタＴ３のゲートは、第１クロック信号入力端ＣＫに電気的に接続され、第３トランジスタＴ３の第１電極は、前ステージ走査信号入力端ＰＳＣＡＮ（ｎ－１）に電気的に接続され、第３トランジスタＴ３の第２電極は、第１ノードＱに電気的に接続される。

【0029】

具体的には、第２出力制御モジュール１０２は、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第１キャパシタＣ１を含み、第４トランジスタＴ４のゲートは、第３ノードＳに電気的に接続され、第４トランジスタＴ４の第１電極は、第１クロック信号入力端ＣＫに電気的に接続され、第４トランジスタＴ４の第２電極は、第２ノードＰに電気的に接続される。

【0030】

第５トランジスタＴ５のゲートは、第２クロック信号入力端ＸＣＫに電気的に接続され、第５トランジスタＴ５の第１電極は、第３ノードＳに電気的に接続され、第５トランジスタＴ５の第２電極は、基準低レベル信号入力端ＶＧＬに電気的に接続される。

【0031】

第６トランジスタＴ６のゲートは、前ステージ走査信号入力端ＰＳＣＡＮ（ｎ－１）に電気的に接続され、第６トランジスタＴ６の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第６トランジスタＴ６の第２電極は、第３ノードＳに電気的に接続される。

【0032】

第７トランジスタＴ７のゲートは、第１ノードＱに電気的に接続され、第７トランジスタＴ７の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第７トランジスタＴ７の第２電極は、第２ノードＰに電気的に接続される。

【0033】

第１キャパシタＣ１の一端は、第１クロック信号入力端ＣＫに電気的に接続され、第１キャパシタＣ１の他端は、第３ノードＳに電気的に接続される。

【0034】

具体的には、第１出力モジュール１０３は、第８トランジスタＴ８、第９トランジスタＴ９、第１０トランジスタＴ１０、第２キャパシタＣ２及び第３キャパシタＣ３を含み、第８トランジスタＴ８のゲートは、基準高レベル信号入力端ＶＧＨに電気的に接続され、第８トランジスタＴ８の第１電極は、第１ノードＱに電気的に接続され、第８トランジスタＴ８の第２電極は、第４ノードＮに電気的に接続される。

【0035】

第９トランジスタＴ９のゲートは、第４ノードＮに電気的に接続され、第９トランジスタＴ９の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第９トランジスタＴ９の第２電極は、第１現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）に電気的に接続され、ここで、第１現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）は後ステージ走査信号入力端に電気的に接続される。

【0036】

第１０トランジスタＴ１０のゲートは、第２ノードＰに電気的に接続され、第１０トランジスタＴ１０の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第１０トランジスタＴ１０の第２電極は、第１現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）に電気的に接続される。

【0037】

第２キャパシタＣ２の一端は、第４ノードＮに電気的に接続され、第２キャパシタＣ２の他端は、第１現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）に電気的に接続され、第３キャパシタＣ３の一端は、第２ノードＰに電気的に接続され、第３キャパシタＣ３の他端は、基準低レベル信号入力端ＶＧＬに電気的に接続される。

【0038】

具体的には、第１出力モジュール１０３は、第１１トランジスタＴ１１をさらに含み、第１１トランジスタＴ１１のゲートは、第４ノードＮに電気的に接続され、第１１トランジスタＴ１１の第１電極は、第９トランジスタＴ９の第２電極に電気的に接続され、第１１トランジスタＴ１１の第２電極は、第１現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）に電気的に接続される。

【0039】

ここで、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、第９トランジスタＴ９、第１０トランジスタＴ１０、及び第１１トランジスタＴ１１はいずれもＮ型トランジスタであり、第１トランジスタＴ１はＰ型トランジスタである。

【0040】

なお、前ステージ走査信号入力端ＰＳＣＡＮ（ｎ－１）には、前ステージ走査信号がアクセスされ、第１現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）は第１現ステージ走査信号ＰＳＣＡＮ（ｎ）を出力し、第２現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）は第２現ステージ走査信号ＮＳＣＡＮ（ｎ）を出力し、第１クロック信号入力端ＣＫには、第１クロック信号ＣＫがアクセスされ、第２クロック信号入力端ＸＣＫには、第２クロック信号ＸＣＫがアクセスされ、基準高レベル信号入力端ＶＧＨには、基準高レベル信号ＶＧＨがアクセスされ、基準低レベル信号入力端ＶＧＬには、基準低レベル信号ＶＧＬがアクセスされる点である。

【0041】

具体的には、本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第２実施形態の構造模式図である図４を参照する。図２、図４に示すように、第２出力モジュール１０４は、第１トランジスタＴ１及び第２トランジスタＴ２を含み、第１トランジスタＴ１のゲートは、第１ノードＱに電気的に接続され、第１トランジスタＴ１の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第１トランジスタＴ１の第２電極は、第２現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）に電気的に接続され、第２トランジスタＴ２のゲートは、第２ノードＰに電気的に接続され、第２トランジスタＴ２の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第２トランジスタＴ２の第２電極は、第１トランジスタＴ１の第２電極に電気的に接続される。

【0042】

具体的には、第１出力制御モジュール１０１は、第３トランジスタＴ３を含み、第３トランジスタＴ３のゲートは、第１クロック信号入力端ＣＫに電気的に接続され、第３トランジスタＴ３の第１電極は、前ステージ走査信号入力端ＮＳＣＡＮ（ｎ－１）に電気的に接続され、第３トランジスタＴ３の第２電極は、第１ノードＱに電気的に接続される。

【0043】

具体的には、第２出力制御モジュール１０２は、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第１キャパシタＣ１を含み、第４トランジスタＴ４のゲートは、第３ノードＳに電気的に接続され、第４トランジスタＴ４の第１電極は、第１クロック信号入力端ＣＫに電気的に接続され、第４トランジスタＴ４の第２電極は、第２ノードＰに電気的に接続される。

【0044】

第５トランジスタＴ５のゲートは、第２クロック信号入力端ＸＣＫに電気的に接続され、第５トランジスタＴ５の第１電極は、第３ノードＳに電気的に接続され、第５トランジスタＴ５の第２電極は、基準低レベル信号入力端ＶＧＬに電気的に接続される。

【0045】

第６トランジスタＴ６のゲートは、前ステージ走査信号入力端ＮＳＣＡＮ（ｎ－１）に電気的に接続され、第６トランジスタＴ６の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第６トランジスタＴ６の第２電極は、第３ノードＳに電気的に接続される。

【0046】

第７トランジスタＴ７のゲートは、第１ノードＱに電気的に接続され、第７トランジスタＴ７の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第７トランジスタＴ７の第２電極は、第２ノードＰに電気的に接続される。

【0047】

第１キャパシタＣ１の一端は、第１クロック信号入力端ＣＫに電気的に接続され、第１キャパシタＣ１の他端は、第３ノードＳに電気的に接続される。

【0048】

具体的には、第１出力モジュール１０３は、第８トランジスタＴ８、第９トランジスタＴ９、第１０トランジスタＴ１０、第２キャパシタＣ２及び第３キャパシタＣ３を含み、第８トランジスタＴ８のゲートは、基準高レベル信号入力端ＶＧＨに電気的に接続され、第８トランジスタＴ８の第１電極は、第１ノードＱに電気的に接続され、第８トランジスタＴ８の第２電極は、第４ノードＮに電気的に接続される。

【0049】

第９トランジスタＴ９のゲートは、第４ノードＮに電気的に接続され、第９トランジスタＴ９の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第９トランジスタＴ９の第２電極は、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続され、ここで、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）は後ステージ走査信号入力端に電気的に接続される。

【0050】

第１０トランジスタＴ１０のゲートは、第２ノードＰに電気的に接続され、第１０トランジスタＴ１０の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第１０トランジスタＴ１０の第２電極は、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続される。

【0051】

第２キャパシタＣ２の一端は、第４ノードＮに電気的に接続され、第２キャパシタＣ２の他端は、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続され、第３キャパシタＣ３の一端は、第２ノードＰに電気的に接続され、第３キャパシタＣ３の他端は、基準低レベル信号入力端ＶＧＬに電気的に接続される。

【0052】

ここで、第３トランジスタＴ３、第５トランジスタＴ５、第６トランジスタＴ６、第８トランジスタＴ８、第９トランジスタＴ９及び第１０トランジスタＴ１０はＮ型トランジスタであり、第１トランジスタＴ１、第２トランジスタＴ２及び第７トランジスタＴ７はＰ型トランジスタである。

【0053】

なお、前ステージ走査信号入力端ＮＳＣＡＮ（ｎ－１）には、前ステージ走査信号ＮＳＣＡＮ（ｎ－１）がアクセスされ、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）は、第１現ステージ走査信号ＮＳＣＡＮ（ｎ）を出力し、第２現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）は、第２現ステージ走査信号を出力し、第１クロック信号入力端ＣＫには、第１クロック信号ＣＫがアクセスされ、第２クロック信号入力端ＸＣＫには、第２クロック信号ＸＣＫがアクセスされ、基準高レベル信号入力端ＶＧＨには、基準高レベル信号ＶＧＨがアクセスされ、基準低レベル信号入力端ＶＧＬには、基準低レベル信号ＶＧＬがアクセスされる点である。

【0054】

具体的には、本願の実施例で提供されるＧＯＡ回路におけるＧＯＡユニットの第３実施形態の構造模式図である図５を参照する。図２、図５に示すように、第２出力モジュール１０４は、第１トランジスタＴ１及び第２トランジスタＴ２を含み、第１トランジスタＴ１のゲートは、第１ノードＱに電気的に接続され、第１トランジスタＴ１の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第１トランジスタＴ１の第２電極は、第２現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）に電気的に接続される。

【0055】

具体的には、第２トランジスタＴ２のゲートは、第１ノードＱに電気的に接続され、第２トランジスタＴ２の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第２トランジスタＴ２の第２電極は、第１トランジスタＴ１の第２電極に電気的に接続される。

【0056】

具体的には、第１出力制御モジュール１０１は、第３トランジスタＴ３を含み、第３トランジスタＴ３のゲートは、第１クロック信号入力端ＣＫに電気的に接続され、第３トランジスタＴ３の第１電極は、前ステージ走査信号入力端ＮＳＣＡＮ（ｎ－１）に電気的に接続され、第３トランジスタＴ３の第２電極は、第１ノードＱに電気的に接続される。

【0057】

具体的には、第２出力制御モジュール１０２は、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第１キャパシタＣ１を含み、第４トランジスタＴ４のゲートは、第３ノードＳに電気的に接続され、第４トランジスタＴ４の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第４トランジスタＴ４の第２電極は、第２ノードＰに電気的に接続される。

【0058】

第５トランジスタＴ５のゲートは、第２クロック信号入力端ＸＣＫに電気的に接続され、第５トランジスタＴ５の第１電極は、第３ノードＳに電気的に接続され、第５トランジスタＴ５の第２電極は、基準低レベル信号入力端ＶＧＬに電気的に接続される。

【0059】

第６トランジスタＴ６のゲートは、前ステージ走査信号入力端ＮＳＣＡＮ（ｎ－１）に電気的に接続され、第６トランジスタＴ６の第１電極は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第６トランジスタＴ６の第２電極は、第３ノードＳに電気的に接続される。

【0060】

第７トランジスタＴ７のゲートは、第１ノードＱに電気的に接続され、第７トランジスタＴ７の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第７トランジスタＴ７の第２電極は、第２ノードＰに電気的に接続される。

【0061】

第１キャパシタＣ１の一端は、基準低レベル信号入力端ＶＧＬに電気的に接続され、第１キャパシタＣ１の他端は、第３ノードＳに電気的に接続される。

【0062】

具体的には、第１出力モジュール１０３は、第８トランジスタＴ８、第９トランジスタＴ９、第１０トランジスタＴ１０、第２キャパシタＣ２及び第３キャパシタＣ３を含み、第８トランジスタＴ８のゲートは、基準低レベル信号入力端ＶＧＬに電気的に接続され、第８トランジスタＴ８の第１電極は、第１ノードＱに電気的に接続され、第８トランジスタＴ８の第２電極は、第４ノードＮに電気的に接続される。

【0063】

第９トランジスタＴ９のゲートは、第４ノードＮに電気的に接続され、第９トランジスタＴ９の第１電極は、第２クロック信号入力端ＸＣＫに電気的に接続され、第９トランジスタＴ９の第２電極は、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続される。

【0064】

第１０トランジスタＴ１０のゲートは、第２ノードＰに電気的に接続され、第１０トランジスタＴ１０の第１電極は、基準高レベル信号入力端ＶＧＨに電気的に接続され、第１０トランジスタＴ１０の第２電極は、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続される。

【0065】

第２キャパシタＣ２の一端は、第４ノードＮに電気的に接続され、第２キャパシタＣ２の他端は、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）に電気的に接続される。

【0066】

第３キャパシタＣ３の一端は、第２ノードＰに電気的に接続され、第３キャパシタＣ３の他端は、基準高レベル信号入力端ＶＧＨに電気的に接続される。

【0067】

ここで、第１トランジスタＴ１、第３トランジスタＴ３、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８、第９トランジスタＴ９及び第１０トランジスタＴ１０はいずれもＰ型トランジスタであり、第２トランジスタＴ２はＮ型トランジスタである。

【0068】

なお、前ステージ走査信号入力端ＮＳＣＡＮ（ｎ－１）には、前ステージ走査信号ＮＳＣＡＮ（ｎ－１）がアクセスされ、第１現ステージ走査信号出力端ＮＳＣＡＮ（ｎ）は、第１現ステージ走査信号ＮＳＣＡＮ（ｎ）を出力し、第２現ステージ走査信号出力端ＰＳＣＡＮ（ｎ）は、第２現ステージ走査信号を出力し、第１クロック信号入力端ＣＫには、第１クロック信号ＣＫがアクセスされ、第２クロック信号入力端ＸＣＫには、第２クロック信号ＸＣＫがアクセスされ、基準高レベル信号入力端ＶＧＨには、基準高レベル信号ＶＧＨがアクセスされ、基準低レベル信号入力端ＶＧＬには、基準低レベル信号ＶＧＬがアクセスされる点である。

【0069】

図３に提供されるＧＯＡ回路におけるＧＯＡユニットの信号シーケンス図である図６を参照する。図６に示したのは、１フレームの時間帯内に１組のクロック制御信号のＧＯＡ回路であり、デューティ比が５０／５０の高周波信号を用いている。実際の表示パネルにおいて、必要に応じてデューティ比の異なるクロック信号を設定してＧＯＡ回路の駆動を行うことが可能であり、表示パネルの負荷に応じて複数組の高周波クロック信号を設計してもよい。具体的には、スタート信号ＳＴＶは、第１ステージのＧＯＡユニットの第１出力制御モジュール１０１及び最終ステージのＧＯＡユニットの第１出力モジュール１０３に入力されて、第１ノードＱに充電するために用いられる。

【0070】

具体的には、ＧＯＡ回路のスタート信号ＳＴＶは、第１ステージのＧＯＡ回路をスタートさせるために用いられるが、第Ｎ＋１ステージＧＯＡ回路のスタート信号ＳＴＶは、第ＮステージＧＯＡ回路の第１出力モジュール１０３から出力された第１現ステージ走査信号ＰＳＣＡＮ（ｎ）から生じ、こうして、段階的にＧＯＡ駆動回路をスタートさせ、行走査駆動を実現することができる。

【0071】

具体的には、第１クロック信号ＣＫと第２クロック信号ＸＣＫは、高低電位が同じで、位相が反対である１組の高周波クロック信号であり、クロック信号のパルス幅、サイクル及び高低電位は、主に表示パネルの走査信号の波形の設計上の要件に応じて決められ、したがって、表示パネルの実際の応用において、必ずしも図示のようなデューティ比５０／５０の信号ではなく、また、パネルの設計上の要件に応じて、異なる数のクロック信号で異なる設計に必要な負荷に耐えることがある。

【0072】

ここで、第１出力段階ｔ１において、第１クロック信号ＣＫは、高電位に書き込まれ、第３トランジスタＴ３がオンにされ、この時、第１ノードＱは、スタート信号ＳＴＶの低電位に書き込まれ、第１トランジスタＴ１がオンにされ、第２出力モジュール１０４は第２現ステージ走査信号ＮＳＣＡＮ（ｎ）を出力する。

【0073】

第２出力段階ｔ２において、第１クロック信号ＣＫは、高電位に書き込まれ、第３トランジスタＴ３がオンにされ、この時、第１ノードＱは、スタート信号ＳＴＶの高電位に書き込まれ、第１ノードＱに充電し、且つ第１トランジスタＴ１がオフにされ、基準高レベル信号ＶＧＨの高電位により、第８トランジスタＴ８がオンにされ、第１ノードＱの高電位が第２ノードＮに伝送され、第９トランジスタＴ９及び第１１トランジスタＴ１１がオンにされ、第１出力モジュール１０３は第１現ステージ走査信号ＰＳＣＡＮ（ｎ）を出力する。

【0074】

図３に提供されるＧＯＡ回路のシミュレーション結果の模式図である図７を参照する。図７に示すように、第１現ステージ走査信号ＰＳＣＡＮ（ｎ）、第２現ステージ走査信号ＮＳＣＡＮ（ｎ）及び前ステージ走査信号ＰＳＣＡＮ（ｎ－１）（又はスタート信号ＳＴＶ）の電位が変化する。本願で提供されるＧＯＡ回路では、一段のＧＯＡユニットだけで順・逆方向走査信号を出力することができ、ベゼルに対するＧＯＡの占められるスペースを低減し、表示パネルの更なる狭ベゼル化又はベゼルレスの設計を可能にし、且つ走査信号が出力されていない時間帯内に騒音の出力を防止し、駆動の安定性を確保することができる。

【0075】

本願の実施例で提供される表示パネルの構造模式図である図８を参照する。図８に示すように、本願は、表示パネルをさらに提供し、該表示パネルは、表示領域１００と表示領域縁部に集積して設けられる上述したＧＯＡ回路１０とを含み、ここで、該ＧＯＡ回路１０は、上述したＧＯＡ回路１０と構造及び原理が同様であり、ここでは説明を省略する。

【0076】

本願の実施例で提供されるＧＯＡ回路及び表示パネルにおいて、該ＧＯＡ回路では、第１出力モジュール１０３及び第２出力モジュール１０４を設けることにより、ＧＯＡ回路は、一段のＧＯＡユニットだけで順・逆方向走査信号を出力することができ、ベゼルに対するＧＯＡの占められるスペースを低減し、表示パネルの更なる狭ベゼル化又はベゼルレスの設計を可能にする。

【0077】

以上は、本願の実施例で提供されるＧＯＡ回路及び表示パネルを詳しく説明した。本明細書において、本願の原理及び実施形態について具体的な個別例を用いて説明したが、以上の実施例に関する説明は、本願の方法及びその主旨の理解を助けるためのものに過ぎない。また、当業者であれば、本願の思想に基づく具体的な実施形態及び応用範囲上の変更が可能であり、以上により、本明細書の内容は本願を制限するものと理解してはならない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】