特表 2024-544814 細粒度の非集約化サーバアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-05

(54)【発明の名称】細粒度の非集約化サーバアーキテクチャ

(51)【国際特許分類】

   H01L 25/04 20230101AFI20241128BHJP

   H10B 80/00 20230101ALI20241128BHJP

【ＦＩ】

H01L25/04 Z

H10B80/00

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023579672

(86)(22)【出願日】2022-11-03

(85)【翻訳文提出日】2023-12-26

(86)【国際出願番号】 US2022048813

(87)【国際公開番号】W WO2023107215

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】17/548,304

(32)【優先日】2021-12-10

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】モルナー，カールトン エル．

(72)【発明者】

【氏名】エルシャービニ，アデル エー．

(72)【発明者】

【氏名】カーニク，タナイ

(72)【発明者】

【氏名】リフ，ショーナ エム．

(72)【発明者】

【氏名】ムノズ，ロバート ジェイ．

(72)【発明者】

【氏名】セボット，ジュリアン

(72)【発明者】

【氏名】スワン，ジョアンナ エム．

(72)【発明者】

【氏名】ナシフ，ネヴァイン

(72)【発明者】

【氏名】パスダスト，ジェラルド エス．

(72)【発明者】

【氏名】バラト，クリシュナ

(72)【発明者】

【氏名】チャンドワニ，ニーラム

(72)【発明者】

【氏名】ニコノフ，ドミトリ イー．

(57)【要約】

第１の層の第１の複数の集積回路（ＩＣ）ダイと、第１の層と第３の層との間の第２の層の第２の複数のＩＣダイと、第３の層の第３の複数のＩＣダイと、を有するマイクロエレクトロニクスアセンブリが提供される。一部の実施形態において、第２の複数のＩＣダイは、行及び列のアレイにてＩＣダイを有し、第２の複数のＩＣダイの各ＩＣダイが、第１の複数のＩＣダイのうちの２つ以上のＩＣダイに結合され、第３の複数のＩＣダイが、第２の複数のＩＣダイのうちの隣接し合うＩＣダイ間の電気的結合を提供する。

【特許請求の範囲】

【請求項1】

第１の層の第１の複数の集積回路（ＩＣ）ダイと、
前記第１の層と第３の層との間の第２の層の第２の複数のＩＣダイと、
前記第３の層の第３の複数のＩＣダイと、
を有し、
前記第２の複数のＩＣダイは、行及び列のアレイにてＩＣダイを有し、
前記第２の複数のＩＣダイの各ＩＣダイが、前記第１の複数のＩＣダイのうちの２つ以上のＩＣダイに結合され、
前記第３の複数のＩＣダイが、前記第２の複数のＩＣダイのうちの隣接し合うＩＣダイ間の電気的結合を提供する、
マイクロエレクトロニクスアセンブリ。

【請求項2】

前記第１の複数のＩＣダイは、第１の回路を持つ第１のＩＣダイを含み、
前記第２の複数のＩＣダイは、第２の回路を持つ第２のＩＣダイと、第３の回路を持つ第３のＩＣダイとを含み、
前記第１の回路は、前記第３の回路と持つよりも多くの電気接続を前記第２の回路と持ち、
前記第１のＩＣダイは、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで、前記第２のＩＣダイに結合されている、
請求項１に記載のマイクロエレクトロニクスアセンブリ。

【請求項3】

前記第１の複数のＩＣダイは、第１の回路を持つ第１のＩＣダイを含み、前記第１の回路は、前記第１のＩＣダイの外部の第２の回路に電気的に結合され、
前記第２の複数のＩＣダイは、前記第２の回路に近接した第２のＩＣダイと、該第２のＩＣダイよりも前記第２の回路から離れた第３のＩＣダイとを含み、
前記第１のＩＣダイは、前記第２のＩＣダイに、前記第１の回路から前記第２の回路への電気経路によって結合され、該電気経路は、前記第３のＩＣダイから前記第２の回路への別の電気経路よりも短い、
請求項１に記載のマイクロエレクトロニクスアセンブリ。

【請求項4】

前記第１の複数のＩＣダイは、第１のインテレクチュアルプロパティ（ＩＰ）コアを持つ第１のＩＣダイと、第２のＩＰコアを持つ第２のＩＣダイとを含み、
前記第１のＩＰコアは、前記第２のＩＰコアと導電結合され、
前記第２の複数のＩＣダイは、第３のＩＣダイを含み、
前記第１のＩＣダイ及び前記第２のＩＣダイは、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで、前記第３のＩＣダイに結合されている、
請求項１に記載のマイクロエレクトロニクスアセンブリ。

【請求項5】

前記第１の複数のＩＣダイは、前記第２の複数のＩＣダイ内のトランジスタよりも小さいトランジスタを有する、請求項１乃至４のいずれか一項に記載のマイクロエレクトロニクスアセンブリ。

【請求項6】

前記第１の複数のＩＣダイのうちの第１のＩＣダイは、前記第１の複数のＩＣダイのうちの第２のＩＣダイ内のトランジスタよりも小さいトランジスタを有する、請求項１乃至４のいずれか一項に記載のマイクロエレクトロニクスアセンブリ。

【請求項7】

前記第１のＩＣダイは、強磁性材料を持つトランジスタを有さず、前記第２のＩＣダイは、強磁性材料を持つトランジスタを有する、請求項６に記載のマイクロエレクトロニクスアセンブリ。

【請求項8】

前記第１のＩＣダイは、前記第２のＩＣダイ内のトランジスタよりも低い電圧で動作するように構成されたトランジスタを有する、請求項６に記載のマイクロエレクトロニクスアセンブリ。

【請求項9】

第１のＩＣダイは、第１の機能を有する第１の回路を持ち、
第２のＩＣダイは、第２の機能を有する第２の回路を持ち、
前記第１の機能及び前記第２の機能を持つ第１のマイクロプロセッサは、前記第１の複数のＩＣダイの中の前記第１のＩＣダイ及び前記第２のＩＣダイを含み、
前記第１の機能を持つが前記第２の機能を持たない第２のマイクロプロセッサは、前記第１の複数のＩＣダイの中の前記第１のＩＣダイを含むが前記第２のＩＣダイを含まない、
請求項１乃至４のいずれか一項に記載のマイクロエレクトロニクスアセンブリ。

【請求項10】

当該マイクロエレクトロニクスアセンブリは更に、ネットワーク・オン・チップ（ＮＯＣ）を有し、該ＮＯＣは、
複数の導体によって前記第１の複数のＩＣダイ内のＩＰコアに導電結合された複数のルータ回路、
を有し、
前記第１の複数のＩＣダイ内の各ＩＰコアが、前記複数の導体の中の１つ以上の導体によって少なくとも１つのルータ回路に導電結合され、
前記複数のルータ回路は、前記第２の複数のＩＣダイ内にある、
請求項１に記載のマイクロエレクトロニクスアセンブリ。

【請求項11】

前記複数のルータ回路は、第１の複数のルータ回路を有し、
前記複数の導体は、第１の複数の導体を有し、前記ＮＯＣは更に、前記第２の複数のＩＣダイ内の第２の複数のルータ回路を有し、前記第２の複数のＩＣダイの各ＩＣダイが、前記第２の複数のルータ回路内の少なくとも１つのルータ回路を有する、
請求項１０に記載のマイクロエレクトロニクスアセンブリ。

【請求項12】

第１の層の第１のＩＣダイと、
第２の層の第２のＩＣダイ及び第３のＩＣダイと、
第３の層の第４のＩＣダイと、
前記第３の層に結合されたパッケージ基板と、
を有し、
前記第２の層は、前記第１の層と前記第３の層との間にあり、
前記第１のＩＣダイは、前記第２のＩＣダイに取り付けられ、
前記第３のＩＣダイは、前記第２のＩＣダイに隣接し、
前記第４のＩＣダイは、前記第２のＩＣダイと前記第３のＩＣダイとの間の導電経路を有する、
ＩＣパッケージ。

【請求項13】

前記第２のＩＣダイは、前記第１の複数のＩＣダイ内の１つ以上のＩＰコアに導電結合された回路を有する、請求項１２に記載のＩＣパッケージ。

【請求項14】

前記ＩＰコアのうちの少なくとも１つはプロセッサ回路を有し、前記回路は電圧レギュレータ回路を有する、請求項１３に記載のＩＣパッケージ。

【請求項15】

前記第２のＩＣダイは、寸法及び回路において前記第３のＩＣダイと同じである、請求項１２乃至１４のいずれか一項に記載のＩＣパッケージ。

【請求項16】

前記第１のＩＣダイは、前記第２のＩＣダイ内のトランジスタよりも小さいトランジスタを有する、請求項１２乃至１４のいずれか一項に記載のＩＣパッケージ。

【請求項17】

前記第２のＩＣダイは、積層された複数のＩＣダイを有し、該積層された複数のＩＣダイの各ＩＣダイが、強磁性材料を持つトランジスタを有する、請求項１２乃至１４のいずれか一項に記載のＩＣパッケージ。

【請求項18】

前記第４のＩＣダイは、如何なるダイオード又はトランジスタも有しない、請求項１２乃至１４のいずれか一項に記載のＩＣパッケージ。

【請求項19】

前記第２のＩＣダイ、前記第３のＩＣダイ、及び前記第４のＩＣダイは、基板貫通ビア（ＴＳＶ）を有する、請求項１２に記載のＩＣパッケージ。

【請求項20】

前記第４のＩＣダイは誘電体材料に埋め込まれている、請求項１２乃至１４のいずれか一項に記載のＩＣパッケージ。

【請求項21】

前記誘電体材料内に誘電体貫通ビア（ＴＤＶ）がある、請求項２０に記載のＩＣパッケージ。

【請求項22】

ＩＣダイの配置体であって、
ＩＰコアを持つＩＣダイを有する第１の複数のＩＣダイと、
ＩＣダイを有する第２の複数のＩＣダイであり、当該第２の複数のＩＣダイの前記ＩＣダイの各々が、前記ＩＰコアのうちの１つ以上に導電結合された少なくとも１つの回路を持つ、第２の複数のＩＣダイと、
ＩＣダイを有する第３の複数のＩＣダイであり、当該第３の複数のＩＣダイの前記ＩＣダイの各々が、１０マイクロメートル未満のピッチを持つインターコネクトを備えた前記第２の複数のＩＣダイ間の少なくとも１つの導電経路を有する、第３の複数のＩＣダイと、
を有し、
前記第１の複数のＩＣダイは第１の層にあり、
前記第２の複数のＩＣダイは第２の層にあり、
前記第２の層は、前記第１の層と第３の層との間にあり、
前記第３の複数のＩＣダイは前記第３の層にある、
配置体。

【請求項23】

前記第２の複数のＩＣダイは、前記第１の複数のＩＣダイによってアクセス可能な共有キャッシュを有する、請求項２２に記載の配置体。

【請求項24】

前記第１の複数のＩＣダイは、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで、前記第２の複数のＩＣダイに結合されている、請求項２２又は２３に記載の配置体。

【請求項25】

前記第２の複数のＩＣダイは、行及び列の規則的なアレイ内にある、請求項２２又は２３に記載の配置体。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路（ＩＣ）パッケージングにおける細粒度の非集約化サーバアーキテクチャに向けられた技術、方法、及び装置に関する。

【背景技術】

【0002】

電子回路は、例えばシリコンなどの半導体材料のウエハ上に共通に製造される場合、ＩＣと呼ばれる。そのようなＩＣを有するウエハが、典型的に、多数の個々のダイに切断される。ダイが、例えば抵抗、キャパシタ、及びインダクタなどの他の電子コンポーネントとともに１つ以上のダイを含むＩＣパッケージへとパッケージングされ得る。ＩＣパッケージが、例えば消費者エレクトロニクスシステムなどのエレクトロニクスシステム、又は例えばメインフレームなどのサーバ上に統合され得る。

【図面の簡単な説明】

【0003】

添付の図面と併せて以下の詳細な説明により、実施形態が容易に理解されることになる。この説明を容易にするために、同様の構造要素は似通った参照符号で示す。実施形態は、添付の図面の図において、限定ではなく例として示される。

【図1】本開示の一部の実施形態に従った、マイクロエレクトロニクスアセンブリ例の一部の簡略化された上面図である。

【図2A】本開示の一部の実施形態に従った、マイクロエレクトロニクスアセンブリ例の一部の簡略化された上面図である。

【図2B】図２Ａのマイクロエレクトロニクスアセンブリ例の一部の簡略化された断面図である。

【図2C】図２Ｂのマイクロエレクトロニクスアセンブリ例の一部の細部の簡略化された断面図である。

【図3A】図３Ａ及び図３Ｂは、本開示の一部の実施形態に従った、マイクロエレクトロニクスアセンブリの一部におけるＩＣダイ構成例の簡略化された上面図である。

【図3B】図３Ａ及び図３Ｂは、本開示の一部の実施形態に従った、マイクロエレクトロニクスアセンブリの一部におけるＩＣダイ構成例の簡略化された上面図である。

【図4】本開示の一部の実施形態に従った、他のマイクロエレクトロニクスアセンブリ例の簡略化された上面図である。

【図5】本開示の一部の実施形態に従った、更なる他のマイクロエレクトロニクスアセンブリ例の簡略化された断面図である。

【図6】本開示の一部の実施形態に従った、図４のマイクロエレクトロニクスアセンブリ例の一部の簡略化された断面図である。

【図7A】図７Ａ－図７Ｂは、本開示の一部の実施形態に従った、マイクロエレクトロニクスアセンブリ内の異なるネットワーク・オン・チップ構成の概略ブロック図である。

【図7B】図７Ａ－図７Ｂは、本開示の一部の実施形態に従った、マイクロエレクトロニクスアセンブリ内の異なるネットワーク・オン・チップ構成の概略ブロック図である。

【図8A】図８Ａ－図８Ｂは、本開示の様々な実施形態に従った、マイクロエレクトロニクスアセンブリ内のネットワーク・オン・チップ構成の一部のブロック図である。

【図8B】図８Ａ－図８Ｂは、本開示の様々な実施形態に従った、マイクロエレクトロニクスアセンブリ内のネットワーク・オン・チップ構成の一部のブロック図である。

【図8C】本開示の一部の実施形態に従った、マイクロエレクトロニクスアセンブリの一部内のネットワーク・オン・チップ例の簡略化された断面図である。

【図9】本開示の実施形態に従った、２つ以上の異なるプロセスで作製されたＩＣダイを有するマイクロエレクトロニクスアセンブリのブロック図である。

【図10】本開示の実施形態に従った、２つ以上の異なるプロセスで作製されたＩＣダイを有するマイクロエレクトロニクスアセンブリ例の簡略化された断面図である。

【図11】本開示の実施形態に従った、２つ以上の異なるプロセスで作製されたＩＣダイを有するマイクロエレクトロニクスアセンブリ例におけるネットワーク・オン・チップの簡略化された断面図である。

【図12】本開示の実施形態に従った、２つ以上の異なるプロセスで作製されたＩＣダイを有する他のマイクロエレクトロニクスアセンブリ例におけるネットワーク・オン・チップの簡略化された断面図である。

【図13】本開示の実施形態に従った、２つ以上の異なるプロセスで作製されたＩＣダイを有する他のマイクロエレクトロニクスアセンブリ例におけるネットワーク・オン・チップの簡略化された断面図である。

【図14】ここに開示される実施形態のうちのいずれかに従った１つ以上のマイクロエレクトロニクスアセンブリを含むデバイスパッケージの断面図である。

【図15】ここに開示される実施形態のうちのいずれかに従った１つ以上のマイクロエレクトロニクスアセンブリを含むデバイスアセンブリの側断面図である。

【図16】ここに開示される実施形態のうちのいずれかに従った１つ以上のマイクロエレクトロニクスアセンブリを含むコンピューティング装置例のブロック図である。

【発明を実施するための形態】

【0004】

概説
ここに記載されるＩＣパッケージを例示する目的のために、ＩＣのアセンブリ及びパッケージング中に作用し得る現象を理解することが重要である。以下の基礎的な情報は、本開示が適切に説明され得る基礎として見なされ得る。そのような情報は、説明の目的のためだけに提供され、従って、本開示及びその潜在的な用途の広い範囲を限定するように決して解釈されるべきではない。

【0005】

半導体処理及び論理設計における進歩が、プロセッサ及び他のＩＣデバイスに含められ得る論理回路の量の増加を可能にしてきた。その結果、今では多くのプロセッサが、単一のダイ上にモノリシックに集積された複数のコアを持つ。一般に、これらのタイプのモノリシックＩＣは、平坦な表面の形態をとり、典型的に単結晶シリコンブールから作製された単一のシリコンウエハ上に構築されるので、プレーナとしても記述される。このようなモノリシックＩＣの典型的な製造プロセスは、プレーナプロセスと呼ばれ、フォトリソグラフィ、エッチング、熱拡散、酸化、及び他のこのようなプロセスがウエハの表面上で行われて、シリコンウエハの平坦な表面上に能動回路素子（例えば、トランジスタ及びダイオード）が形成されることを可能にする。

【0006】

現行技術は、数百個及び数千個のそのような能動回路素子が単一のダイ上に形成されることを可能にし、その結果、その上に多数の論理回路が可能にされ得る。そのようなモノリシックダイでは、製造プロセスを、全ての回路に対して等しく最適化しなければならず、異なる回路間でのトレードオフをもたらす。さらに、平面状の表面上に回路を配置しなければならないという制限のために、一部の回路が他の一部の回路から遠く離れて、より長い遅延などの性能低下をもたらす。また、１つの回路が正常に機能しない場合でも、ダイ全体を廃棄しなければならないことになり得るので、製造歩留まりも深刻な影響を受け得る。

【0007】

モノリシックダイのこのような悪影響を克服するための１つのソリューションは、回路を、相互接続ブリッジによって電気的に結合された、より小さいＩＣダイ（例えば、チップレット、タイル）へと非集約化（ディスアグリゲート）することである。より小さいダイが、相互接続されたダイのアセンブリの一部となり、一緒になって、例えばメモリチップ、マイクロプロセッサ、マイクロコントローラ、汎用ＩＣ（例えば、反復処理ルーチン、単純タスク、特定用途向けＩＣなどに使用されるチップ）、及びシステム・オン・チップ（ＳＯＣ）などの、用途及び／又は機能の点で完全なＩＣを形成する。換言すれば、個々のダイが共に接続されてモノリシックＩＣの機能を作り出す。別々のダイを使用することによって、個々のダイ各々を特定の機能に対して最適に設計及び製造することができる。例えば、論理回路を含むプロセッサ回路は、性能を目標とすることがあり、故に、非常に速度最適化されたレイアウトを必要とすることがある。これは、処理速度に関してよりも特定のＵＳＢ規格を満たすように構築されるものであるユニバーサルシリアルバス（ＵＳＢ）コントローラと比較して、異なる製造要件を持つ。従って、設計全体の異なる部分を異なるダイに分離し、各々を設計及び製造に関して最適化することによって、組み合わせダイソリューションの全体的な歩留まり及びコストが改善され得る。

【0008】

これらのダイの間の接続は、数多くの異なる手法によって達成可能である。例えば、２．５Ｄパッケージングソリューションでは、シリコンインターポーザと、基板がシリコンである場合にはシリコン貫通ビア（through-silicon via）とも呼ばれる基板貫通ビア（through-substrate via；ＴＳＶ）とで、最小のフットプリント内でシリコンインターコネクト速度にてダイを接続する。埋め込みマルチダイインターコネクトブリッジ（Embedded Multi-Die Interconnect Bridge；ＥＭＩＢ）と呼ばれる他の一例では、２つの相互接続するダイのエッジの下に埋め込まれたシリコンブリッジが、それらの間の電気的結合を容易にする。３次元（３Ｄ）アーキテクチャでは、ダイが上下に積み重ねられ、全体的にいっそう小さいフットプリントを作り出す。典型的に、そのような３Ｄアーキテクチャにおける電気的接続及び機械的結合は、ＴＳＶとハイピッチのはんだベースのバンプ（例えば、Ｃ２相互接続）とを用いて達成される。ＥＭＩＢ及び３Ｄ積層アーキテクチャはまた、全方向インターコネクト（omni-directional interconnect；ＯＤＩ）を用いて組み合わされることもでき、それは、頂部にパッケージングされたチップが、水平方向にはＥＭＩＢを用いて、そして垂直方向には、典型的にはＴＳＶよりも大きいモールド貫通ビア（through-mold via；ＴＭＶ）を用いて、他のチップと通信することを可能にする。しかしながら、これらの現行の相互接続技術は、接続のためにはんだ又はその等価物を使用しており、その結果、垂直方向及び水平方向の低いインターコネクト密度を有する。

【0009】

低い垂直インターコネクト密度を緩和する１つの手法は、インターポーザを使用することであり、インターポーザは、垂直インターコネクト密度を改善するが、インターポーザのベースウエハがパッシブである場合に、低い横方向インターコネクト密度という問題を抱えている。一般的な意味において、“インターポーザ”は、２つのダイを相互接続するシリコンのベースピースを指すように一般に使用される。インターポーザに能動回路を含めることによって、横方向の速度は改善され得るが、それは、特に、より小さいダイを相互接続するために、より大きいベースダイが使用される場合に、より高価な製造プロセスを必要とする。さらに、全てのインタフェースがファインピッチ接続を必要とするわけではなく、ファインピッチの利点なしに、製造及び処理の追加のオーバーヘッドにつながることがある。従って、複雑でカスタマイズされたサーバ構成向けの典型的なモジュール式サーバアーキテクチャは、非集約化オーバーヘッドを回避するために、大きいモノリシックダイを使用し続けている。

【0010】

これに関して、マイクロエレクトロニクスアセンブリを形成するために再帰的に結合された複数のダイを使用する準モノリシック階層集積アーキテクチャが、上述の幾つかの欠点を軽減する助けとなる。それらの複数のダイは、能動ダイ及び／又は受動ダイを有することができ、それら複数のダイのうち少なくとも一部が、高密度インターコネクトを用いて結合される。ここで使用されるとき、“高密度インターコネクト”は、“ハイブリッドボンド”、“ハイブリッドインターコネクト”、又は“ダイレクトボンドインターコネクト”とも称される、サブ１０マイクロメートルピッチのダイ間（die-to-die；ＤＴＤ）インターコネクトを有する。

【0011】

本開示の一部の実施形態は、第１の層の第１の複数のＩＣダイと、第１の層と第３の層との間の第２の層の第２の複数のＩＣダイと、第３の層の第３の複数のＩＣダイと、を有するマイクロエレクトロニクスアセンブリを提供する。第２の複数のＩＣダイは、行及び列のアレイにてＩＣダイを有し、第２の複数のＩＣダイの各ＩＣダイが、第１の複数のＩＣダイのうちの２つ以上のＩＣダイに結合され、そして、第３の複数のＩＣダイが、第２の複数のＩＣダイのうちの隣接し合うＩＣダイ間の電気的結合を提供する。

【0012】

第１の複数のＩＣダイは、多くの実施形態において、インテレクチュアルプロパティ（intellectual property；ＩＰ）コアを有する。ここで使用されるとき、用語“ＩＰコア”、“ＩＰブロック”、“コアコンプレックス”、又は“コア”は、特定の機能及び定められたインタフェースを有する、ロジック、セル、又はＩＣレイアウト設計の再利用可能なユニットを有し、ＩＣチップ設計におけるビルディングブロックとしての役割を果たす回路を指すように交換可能に使用される。例えば、ＩＰコアは一般に、メモリレジスタ、算術論理ユニット（ＡＬＵ）、電力コンバータ、高速入／出力（Ｉ／Ｏ）インタフェース、周辺機器、プログラマブルマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、アナログデジタル混合信号処理ブロック、コンフィギュラブルコンピューティングアーキテクチャなどのセットを有し得る。コンピューティングコアは典型的に、完全に機能的なチップ又はＳＯＣを作り出すために追加のコンポーネントを必要とするので、これらの相補的なコンポーネントは、ここで開示される様々な実施形態のマイクロエレクトロニクスアセンブリにおいて、問題のＩＰコアに直接結合されるか、又は他のＩＰコア若しくは回路ブロック（例えば、回路の一部すなわち“ブロック”）を介して結合されるかのいずれかで、生来的に備わると仮定される。

【0013】

本開示の一部の実施形態はまた、当該ＩＣパッケージの第１の層の第１のＩＣダイと、当該ＩＣパッケージの第２の層の第２のＩＣダイ及び第３のＩＣダイと、当該ＩＣパッケージの第３の層の第４のＩＣダイと、当該ＩＣパッケージの第３の層に結合されたパッケージ基板と、を有するＩＣパッケージを提供する。第２の層は第１の層と第３の層との間にあり、第１のＩＣダイは第２のＩＣダイに取り付けられ、第３のＩＣダイは第２のＩＣダイに隣接し、第４のＩＣダイは、第２のＩＣダイと第３のＩＣダイとの間の導電経路を有する。

【0014】

本開示の一部の実施形態はまた、ＩＰコアを持つＩＣダイを有する第１の複数のＩＣダイと、ＩＣダイを有する第２の複数のＩＣダイであり、当該第２の複数のＩＣダイの各々が、上記ＩＰコアのうちの１つ以上に導電結合された少なくとも１つの回路を持つ、第２の複数のＩＣダイと、ＩＣダイを有する第３の複数のＩＣダイであり、当該第３の複数のＩＣダイの各々が、１０マイクロメートル又は“ミクロン”未満のピッチを持つインターコネクトを有した、前記第２の複数のＩＣダイの間の少なくとも１つの導電経路を有する、第３の複数のＩＣダイと、を有するＩＣダイの構成（例えば、サーバアーキテクチャ）を提供する。第１の複数のＩＣダイは第１の層にあり、第２の複数のＩＣダイは第２の層にあり、第３の複数のＩＣダイは第３の層にあり、第２の層は第１の層と第３の層との間である。

【0015】

隣接する層間のインターコネクトは、シリコンレベルのインターコネクト密度で分布され得る。ここで使用されるとき、インターコネクトに関して使用される場合の用語“シリコンレベル”のインターコネクト密度は、１平方ミリメートル当たり１０，０００接続よりも高いインターコネクト密度を有する。この用語は、より古いパッケージング技術（例えば、はんだベースのＣ４又はそれより大きいインターコネクト）のＩＣダイ間のインターコネクト密度とは対照的に、ＩＣダイ内（例えば、活性領域の上のＩＣダイのメタライゼーションスタック内）に一般に見られるトレースピッチ及び／又はビア密度を指す。シリコンレベルのインターコネクト密度を有するインターコネクトは、０．５マイクロメートルと１０マイクロメートルとの間の範囲のピッチを持ち得る（すなわち、一実施形態において、インターコネクトは０．５マイクロメートルのピッチを持つことができ、他の一実施形態において、インターコネクトは２マイクロメートルのピッチを持つことができ、一部の実施形態において、インターコネクトは１０マイクロメートル未満のピッチを持つことができ、一部の実施形態において、インターコネクトは９マイクロメートル未満のピッチを持つことができ、一部の実施形態において、インターコネクトは８マイクロメートル未満のピッチを持つことができ、一部の実施形態において、インターコネクトは２マイクロメートルと１０マイクロメートルとの間の範囲のピッチを持つことができ、一部の実施形態において、インターコネクトは４マイクロメートルと８マイクロメートルとの間の範囲のピッチを持つことができ、等々）。２マイクロメートルと１０マイクロメートルとの間の任意の取り得る値の範囲が、ここで説明される実施形態の広い範囲内のインターコネクトのピッチに含まれ得る。

【0016】

本開示の一部の実施形態はまた、第１の層の第１の複数のＩＣダイと、第２の層の第２の複数のＩＣダイと、第３の層の第３の複数のＩＣダイと、を有するマイクロエレクトロニクスアセンブリを提供する。第２の層は第１の層と第３の層との間にあり、第１の複数のＩＣダイの第１の部分は汎用プロセッサ回路を有し、第１の複数のＩＣダイの第２の部分はアクセラレータ回路を有し、第１の部分と第２の部分は物理的に相互を含まず、第２の複数のＩＣダイは、汎用プロセッサ回路及びアクセラレータ回路に導電結合された回路を含むＩＣダイを有し、第３の複数のＩＣダイは、第２の複数のＩＣダイのうちの隣接し合うものの間に電気的結合を提供する導電経路を有する。

【0017】

本開示の一部の実施形態はまた、汎用プロセッサ回路を有する第１のＩＣダイと、アクセラレータ回路を有する第２のＩＣダイと、汎用プロセッサ回路に導電結合された回路を有する第３のＩＣダイと、アクセラレータ回路に導電結合された回路を有する第４のＩＣダイと、第３のＩＣダイと第４のＩＣダイとの間の導電経路を有する第５のＩＣダイと、を有するＩＣパッケージを提供する。第１のＩＣダイ及び第２のＩＣダイは第１の層にあり、第３のＩＣダイ及び第４のＩＣダイは第２の層にあり、第５のＩＣダイは第３の層にあり、第２の層は第１の層と第３の層との間にあり、第１のＩＣダイは第３のＩＣダイに電気的及び機械的に結合され、第２のＩＣダイは第４のＩＣダイに電気的及び機械的に結合される。

【0018】

本開示の一部の実施形態はまた、第１の複数のＩＣダイ内の汎用プロセッサ回路と、第２の複数のＩＣダイ内のアクセラレータ回路と、汎用プロセッサ回路及びアクセラレータ回路に導電結合された第３の複数のＩＣダイ内のサポート回路と、汎用プロセッサ回路及び／又はアクセラレータ回路の間で信号をルーティングするためのネットワーク・オン・チップ（ＮＯＣ）のルータ回路であり、汎用プロセッサ回路及びアクセラレータ回路に導電結合されたルータ回路と、を有するＩＣダイの構成（例えば、サーバアーキテクチャ）を提供する。一部の実施形態において、ルータ回路、汎用プロセッサ回路、及び／又はアクセラレータ回路の間の導電経路、並びにルータ回路を、明細書の残りの部分で、ＮＯＣと呼ぶことができ、また、明確さのためにそう呼ぶ。ルータ回路は、第３の複数のＩＣダイ内にあり、アクセラレータ回路は、汎用プロセッサ回路の間に分散され、汎用プロセッサ回路の間のＮＯＣの導電経路は、一部の実施形態においてアクセラレータ回路を通らないとし得る。一部の他の実施形態において、汎用プロセッサ回路間の導電経路は、アクセラレータ回路を通ってもよい。

【0019】

本開示の一部の実施形態はまた、第１の層の第１の複数のＩＣダイと、第２の層の第２の複数のＩＣダイと、第３の層の第３の複数のＩＣダイと、当該マイクロエレクトロニクスアセンブリにわたるＮＯＣであり、複数の導電結合されたルータ回路を有するＮＯＣと、を有するマイクロエレクトロニクスアセンブリを提供する。第２の層は、第１の層と第３の層との間にあり、第１の複数のＩＣダイは、ルータ回路を通じて導電結合されたＩＰコアを有し、ルータ回路は第２の複数のＩＣダイのものであり、第３の複数のＩＣダイは、第２の複数のＩＣダイのうちの隣接し合うものの間の導電経路を有する。

【0020】

本開示の一部の実施形態はまた、第１の層の第１のＩＣダイ、第２のＩＣダイ、及び第３のＩＣダイと、第１のＩＣダイ内の第１のＩＰコア、第２のＩＣダイ内の第２のＩＰコア、及び第３のＩＣダイ内の第３のＩＰコアと、第２の層の第４のＩＣダイ及び第５のＩＣダイと、第３の層の第６のＩＣダイと、第３の層に結合されたパッケージ基板と、第１のＩＰコア、第２のＩＰコア、第３のＩＰコア、及び第４のＩＰコアを結合するＮＯＣと、を有するＩＣパッケージを提供する。第２の層は第１の層と第３の層との間にあり、ＮＯＣは複数の導電結合されたルータ回路を有し、第１のＩＣダイ及び第２のＩＣダイは第４のＩＣダイに取り付けられ、第３のＩＣダイは第５のＩＣダイに取り付けられ、第６のＩＣダイは第４のＩＣダイと第５のＩＣダイとの間の導電経路を有する。

【0021】

本開示の一部の実施形態はまた、第１の層の第１の複数のＩＣダイ内のＩＰコアと、第２の層の第２の複数のＩＣダイ内のルータ回路と、を有するＩＣダイの構成（例えば、サーバアーキテクチャ）を提供する。第２の層は第１の層と同一平面になく、各ＩＰコアが、１つ以上の導体によってルータ回路のうちの１つにＮＯＣの上で導電結合される。

【0022】

本開示の一部の実施形態はまた、第１の層及び第２の層の複数のＩＣダイを有するマイクロエレクトロニクスアセンブリを提供する。第１の層と第２の層は同一平面になく、第１の層と第２の層は、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで電気的及び機械的に結合され、複数のＩＣダイのうちの第１のＩＣダイは、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを用いて製造され、強磁性材料を持つトランジスタを有さず、複数のＩＣダイのうちの第２のＩＣダイは、ＣＭＯＳ製造では典型的には使用されないプロセス及び材料（すなわち、ビヨンドＣＭＯＳ（beyond-CMOS）プロセス）を用いて製造され、強磁性材料を持つトランジスタを有する。

【0023】

本開示の一部の実施形態はまた、第１の層の第１のＩＣダイと、第２の層の第２のＩＣダイと、第３の層の第３のＩＣダイと、第３の層に結合されたパッケージ基板と、を有するＩＣパッケージを提供する。第２の層は、第１の層と第３の層との間にあり、第１の層と第２の層との間のインターコネクトが、当該インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトを有し、第１のＩＣダイ及び第２のＩＣダイのうちの一方は、強磁性材料を持つトランジスタを有し、第１のＩＣダイ及び第２のＩＣダイのうちの他方は、電圧変換のための第１の回路と、周波数シフトのための第２の回路と、電圧レギュレーションのための第３の回路とを有する。

【0024】

本開示の一部の実施形態はまた、少なくとも第１の層及び第２の層にわたって分散された複数のＩＰコアと、複数のＩＰコアに導電結合されたルータ回路と、ＩＣダイのアレイに分散され且つ複数のＩＰコア及びルータ回路に導電結合された回路と、を有するＩＣダイの構成（例えば、サーバアーキテクチャ）を提供する。第１の層と第２の層は同一平面になく、複数のＩＰコアのうちの少なくとも１つのＩＰコアは、ビヨンドＣＭＯＳプロセスを用いて製造され、強磁性材料を持つトランジスタを有し、ルータ回路はＩＣダイのアレイに分散される。

【0025】

本開示の構造、アセンブリ、パッケージ、方法、デバイス、及びシステムの各々は、幾つかの革新的な態様を持ち得るものであり、それらのうちの単一の態様が、ここに開示される全ての望ましい属性を単独で担うわけではない。この明細書に記載される主題の１つ以上の実装の詳細が、以下の説明及び添付の図面に記載される。

【0026】

以下の詳細な説明では、当業者が自身の仕事の内容を他の当業者に伝えるために一般に使用する用語を用いて、例示的な実装の様々な態様が説明され得る。

【0027】

用語“回路”（“circuit”及び“circuitry”）は、互いに協働して所望の機能を提供するように構成された１つ以上の受動的及び／又は能動的な電気及び／又は電子コンポーネントを意味する。これらの用語はまた、アナログ回路、デジタル回路、ハードワイヤード回路、プログラマブル回路、マイクロコントローラ回路、及び／又は任意の他のタイプの物理的ハードウェア電気及び／若しくは電子コンポーネントも指す。

【0028】

用語“集積回路”は、例えば半導体ダイなどの、半導体又は類似の材料に集積される回路を意味する。

【0029】

一部の実施形態において、ここに開示されるＩＣダイは、伝統的な半導体処理方法を用いて集積回路がその上に製造される基材として、例えばシリコン又はゲルマニウムなどの実質的に単結晶の半導体を有し得る。半導体基材は、例えば、Ｎ型又はＰ型の材料を含み得る。ダイは、例えば、バルクシリコン（又は他のバルク半導体材料）又は半導体・オン・インシュレータ（ＳＯＩ、例えば、シリコン・オン・インシュレータ）構造を用いて形成された結晶基材を含み得る。一部の他の実施形態において、ＩＣダイのうちの１つ以上の基材は、シリコンと組み合わせられても組み合わせられなくてもよい代替材料を有してもよく、該代替材料は、以下に限られないが、ゲルマニウム、インジウムアンチモン、テルル化鉛、インジウム砒素、インジウム燐、ガリウム砒素、インジウムガリウム砒素、ガリウムアンチモン、又は他の組み合わせのＩＩＩ族Ｎ、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族、若しくはＩＶ族材料を含む。更なる他の実施形態において、基材は、例えば、周期表のＩＩＩ族からの少なくとも１つの元素（例えば、Ａｌ、Ｇａ、Ｉｎ）の第１のサブ格子と、周期表のＶ族の少なくとも１つの元素（例えば、Ｐ、Ａｓ、Ｓｂ）の第２のサブ格子とを有する化合物半導体を有し得る。更なる他の実施形態において、基材は、電気的に活性な不純物で意図的にはドープされない真性のＩＶ族若しくはＩＩＩ－Ｖ族半導体材料又は合金を有してもよく、代替実施形態において、公称の不純物ドーパントレベルが存在してもよい。なおも他の実施形態において、ダイは、例えばポリマーなどの非結晶材料を有してもよく、例えば、基材はシリカ充填エポキシを有してもよい。他の実施形態において、基材は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化インジウム亜鉛、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化ガリウム、酸窒化チタン、酸化ルテニウム、又は酸化タングステンなどの高移動度酸化物半導体材料を有し得る。一般に、基材は、酸化スズ、酸化コバルト、酸化銅、酸化アンチモン、酸化ルテニウム、酸化タングステン、酸化亜鉛、酸化ガリウム、酸化チタン、酸化インジウム、酸窒化チタン、酸化インジウムスズ、酸化インジウム亜鉛、酸化ニッケル、酸化ニオブ、過酸化銅、ＩＧＺＯ、テルル化インジウム、モリブデナイト、二セレン化モリブデン、二セレン化タングステン、二硫化タングステン、Ｎ型若しくはＰ型の非晶質若しくは多結晶シリコン、ゲルマニウム、インジウムガリウム砒素、シリコンゲルマニウム、窒化ガリウム、窒化アルミニウムガリウム、インジウム燐、及び黒燐のうちの１つ以上を含むことができ、これらは各々、場合により、ガリウム、インジウム、アルミニウム、フッ素、ボロン、燐、砒素、窒素、タンタル、タングステン、及びマグネシウムなどのうちの１つ以上でドープされることができる。

【0030】

別段の断りがない限り、ここに記載されるＩＣダイは、特定の機能を実装する（すなわち、実行するように構成された）１つ以上のＩＣ構造（又は、単に“ＩＣ”）を含む。そのような一例において、用語“メモリダイ”は、メモリ回路を実装する１つ以上のＩＣ（例えば、メモリデバイス、メモリアレイ、メモリデバイス及びアレイを制御するように構成された制御ロジックなどのうちの１つ以上を実装するＩＣ）を含むダイを記述するために使用され得る。そのような他の一例において、用語“コンピュートダイ”は、論理／計算回路を実装する１つ以上のＩＣ（例えば、Ｉ／Ｏ機能、算術演算、データのパイプライン化などのうちの１つ以上を実装するＩＣ）を含むダイを記述するために使用され得る。

【0031】

他の一例において、用語“パッケージ”及び“ＩＣパッケージ”は、用語“ダイ”及び“ＩＣダイ”がそうであるように、同義である。なお、用語“チップ”、“ダイ”、及び“ＩＣダイ”は、ここでは交換可能に使用される。

【0032】

別段の断りがない限り、用語“絶縁”は“電気的絶縁”を意味し、用語“伝導”は“電気的伝導”を意味する。光信号、及び／又は光信号に作用する若しくは光信号を使用するデバイス、コンポーネント、及び素子に関して、用語“伝導”は、“光学的伝導”も意味することができる。

【0033】

用語“酸化物”、“炭化物”、“窒化物”などは、それぞれ、酸素、炭素、窒素などを含む化合物を指す。

【0034】

用語“ｈｉｇｈ－ｋ誘電体”は、酸化シリコンよりも高い誘電率を持つ材料を指し、用語“ｌｏｗ－ｋ誘電体”は、酸化シリコンよりも低い誘電率を持つ材料を指す。

【0035】

用語“絶縁材料”又は“絶縁体”（ここでは“誘電体材料”又は“誘電体”とも呼ぶ）は、実質的に非導電性である固体材料（及び／又はここに記載されるような処理後に固化する液体材料）を指す。それらは、限定としてではなく例として、有機ポリマー及びプラスチック、並びに例えばイオン性結晶、磁器、ガラス、シリコン、酸化シリコン、窒化シリコン、及びアルミナなどの無機材料、又はこれらの組み合わせを含み得る。それらは、誘電体材料、高分極率材料、及び／又は圧電材料を含み得る。それらは、本開示の範囲から逸脱することなく、透明であってもよいし不透明であってもよい。絶縁材料の更なる例は、例えば、有機インターポーザ、パッケージサポート、及び他のこのようなコンポーネントに使用される材料を含め、パッケージング用途において使用されるアンダーフィル及びモールド若しくはモールド様材料である。

【0036】

様々な実施形態において、ＩＣに関連する要素は、例えば、トランジスタ、ダイオード、電源、抵抗、キャパシタ、インダクタ、センサ、トランシーバ、受信器、アンテナなどを含み得る。様々な実施形態において、ＩＣに関連する要素は、ＩＣ内にモノリシックに集積される要素、ＩＣ上に実装される要素、又はＩＣに接続される要素を含み得る。ここに記載されるＩＣは、アナログ又はデジタルのいずれであってもよく、ＩＣに関連するコンポーネントに応じて、例えばマイクロプロセッサ、オプトエレクトロニクス、論理ブロック、オーディオアンプなどの、数ある用途で使用され得る。ここに記載されるＩＣは、単一のＩＣダイにおいて使用されてもよいし、コンピュータにおいて１つ以上の関連する機能を実行するためのチップセットの一部として使用されてもよい。

【0037】

本開示の様々な実施形態において、ここに記載されるトランジスタは、例えば金属酸化膜半導体（ＭＯＳ）ＦＥＴ（ＭＯＳＦＥＴ）といった、電界効果トランジスタ（ＦＥＴ）とし得る。一般に、ＦＥＴは、ソース端子、ドレイン端子、及びゲート端子を含み、電界を用いてデバイスを流れる電流を制御する３端子デバイスである。ＦＥＴは典型的に、チャネル材料と、チャネル材料の中及び／又は上に設けられたソース領域及びドレイン領域と、ソース領域とドレイン領域との間のチャネル材料の部分（“チャネル部分”）の上に設けられた、代わりに“仕事関数”材料とも称されるゲート電極材料を含むゲートスタックとを含み、ゲートスタックは、オプションで、ゲート電極材料とチャネル材料との間にゲート誘電体材料も含む。

【0038】

一般的な意味において、“インターコネクト”は、２つの他の要素間の物理的接続を提供する任意の要素を指す。例えば、電気インターコネクトは、２つの電気コンポーネント間の電気的接続を提供して、それらの間での電気信号の通信を容易にし、光インターコネクトは、２つの光学コンポーネント間の光学的接続を提供して、それらの間での光信号の通信を容易にする。ここで使用されるとき、電気インターコネクト及び光インターコネクトの両方が用語“インターコネクト”に含まれる。説明されているインターコネクトの性質は、ここでは、それに関連する信号媒体を参照して理解されることになる。従って、電気信号を用いて動作する例えばＩＣなどの電子デバイスを参照して使用されるとき、用語“インターコネクト”は、ＩＣに関連する１つ以上の要素への又は／及び様々なそのような要素間の電気的接続を提供するための、導電材料で形成された何らかの要素を記述する。このような場合、用語“インターコネクト”は、導電トレース（“ライン”、“ワイヤ”、“金属ライン”又は“トレンチ”として参照することもある）及び導電ビア（“ビア”又は“金属ビア”として参照することもある）の両方を指し得る。時々、導電性のトレース及びビアを、これらの要素が例えば金属などの導電材料を含むことを強調するために、それぞれ、“導電トレース”及び“導電ビア”と称することがある。同様に、例えばフォトニックＩＣ（ＰＩＣ）などの、光信号に対して動作するデバイスを参照して使用されるとき、“インターコネクト”はまた、ＰＣＩに関連する１つ以上の要素への光学的接続を提供するための、光伝導性である材料で形成された何らかの要素を記述し得る。そのような場合、用語“インターコネクト”は、光ファイバ、光スプリッタ、光コンバイナ、光カプラ、及び光ビアを含め、光導波路（例えば、光波をガイドする及び閉じ込める構造）を指し得る。

【0039】

用語“導電トレース”は、絶縁材料によって絶縁された導電性の要素を記述するために使用され得る。ＩＣダイ内で、そのような絶縁材料は、ＩＣダイ内に設けられる層間ｌｏｗ－ｋ誘電体を有する。パッケージ基板及びプリント回路基板（ＰＣＢ）内で、そのような絶縁材料は、例えば味の素ビルドアップフィルム（ＡＢＦ）、ポリイミド、又はエポキシ樹脂などの有機材料を有する。このような導電ラインは典型的に、メタライゼーションスタックの幾つかのレベル、すなわち、幾つかの層に配置される。

【0040】

用語“パッケージ基板”は、半導体ダイ及び／又は例えば受動電気コンポーネントなどの他の電気コンポーネントの任意の集合を一緒にパッケージングすることを容易にする何らかの基板材料を記述するために使用され得る。ここで使用されるとき、パッケージ基板は、以下に限られないが、例えば樹脂含浸ガラス繊維（例えば、ＰＣＢ又はプリント配線基板（ＰＷＢ））、ガラス、セラミック、シリコン、炭化シリコンなどの絶縁材料を含む材料で形成され得る。また、ここで使用されるとき、パッケージ基板は、ビルドアップ層（例えば、複数のＡＢＦ層）を含む基板を指すことがある。

【0041】

用語“導電ビア”は、メタライゼーションスタックの異なるレベルの２つ以上の導電ラインを相互接続する導電性の要素を記述するために使用され得る。この目的のために、ビアは、ＩＣダイ／チップ又はその上にＩＣ構造がその上に設けられる支持構造の面に対して実質的に垂直に設けられることができ、隣接するレベルの２つの導電ライン又は隣接しないレベルの２つの導電ラインを相互接続することができる。

【0042】

用語“メタライゼーションスタック”は、ＩＣダイ／チップ及び／又はパッケージ基板の異なる回路コンポーネントへの接続を提供するための１つ以上のインターコネクトのスタックを指すために使用され得る。

【0043】

ここで使用されるとき、インターコネクトの“ピッチ”という用語は、隣接し合うインターコネクト間の中心間距離を指す。

【0044】

互いに結合されたダイのスタックの文脈において、又はパッケージ基板に結合されたダイの文脈において、用語“インターコネクト”はまた、それぞれ、ＤＴＤインターコネクト及びダイ－パッケージ基板間（die-to-package substrate；ＤＴＰＳ）インターコネクトを指すことができる。ＤＴＤインターコネクトは、第１レベルインターコネクト（First Level Interconnect；ＦＬＩ）とも呼ばれる。ＤＴＰＳインターコネクトは、第２レベルインターコネクト（Second Level Interconnect；ＳＬＩ）とも呼ばれる。

【0045】

図面を煩雑にしないために、本説明の全てにおいて具体的には示さないが、ＤＴＤ又はＤＴＰＳインターコネクトが説明されるとき、第１のダイの表面は、第１セットの導電コンタクトを含むことができ、第２のダイ又はパッケージ基板の表面は、第２セットの導電コンタクトを含むことができる。そして、第１セットのうちの１つ以上の導電コンタクトが、ＤＴＤ又はＤＴＰＳインターコネクトによって第２セットの導電コンタクトの一部に電気的及び機械的に結合され得る。

【0046】

一部の実施形態において、ＤＴＤインターコネクトのピッチは、ＤＴＰＳインターコネクトのピッチとは異なり得るが、他の実施形態において、これらのピッチは実質的に同じであってもよい。

【0047】

ここに開示されるＤＴＰＳインターコネクトは如何なる好適形態をとってもよい。一部の実施形態において、ＤＴＰＳインターコネクトのセットは、はんだ（例えば、ＤＴＰＳインターコネクトを形成するために熱リフローを受けるはんだバンプ又はボール）を含み得る。はんだを含むＤＴＰＳインターコネクトは、例えば鉛／スズ、スズ／ビスマス、共晶スズ／銀、三元スズ／銀／銅、共晶スズ／銅、スズ／ニッケル／銅、スズ／ビスマス／銅、スズ／インジウム／銅、スズ／亜鉛／インジウム／ビスマス、又は他の合金などの任意の好適なはんだ材料を含み得る。一部の実施形態において、ＤＴＰＳインターコネクトのセットは、例えば異方性導電膜又は異方性導電ペーストなどの異方性導電材料を含んでもよい。異方性導電材料は、非導電性の材料内に分散された導電性の材料を含むことができる。一部の実施形態において、異方性導電材料は、バインダ又は熱硬化性接着フィルム（例えば、熱硬化性ビフェニル型エポキシ樹脂、又はアクリル系材料）に埋め込まれた微細な導電粒子を含み得る。一部の実施形態において、該導電粒子は、ポリマー及び／又は１つ以上の金属（例えば、ニッケル又は金）を含み得る。例えば、該導電粒子は、ニッケル被覆された金又は銀被覆された銅を含むことができ、それが次いでポリマーで被覆される。他の一例において、該導電粒子はニッケルを含み得る。異方性導電材料が圧縮されていないとき、材料の一方側から他方側への導電経路は存在しないとし得る。しかしながら、異方性導電材料が適切に圧縮されると（例えば、異方性導電材料のいずれかの側への導電コンタクトによって）、圧縮領域付近の導電材料が互いに接触して、圧縮領域において膜の一方側から他方側への導電経路を形成することができる。

【0048】

ここに開示されるＤＴＤインターコネクトは如何なる好適形態をとってもよい。一部の実施形態において、ここに記載されるマイクロエレクトロニクスアセンブリ又はＩＣパッケージの中のＤＴＤインターコネクトの一部又は全ては、金属間（metal-to-metal）インターコネクト（例えば、銅間（copper-to-copper）インターコネクト、又はめっきインターコネクト）とし得る。そのような実施形態では、ＤＴＤインターコネクトのいずれかの側の導電コンタクトが、介在するはんだ又は異方性導電材料の使用なしに、（例えば、昇圧及び／又は昇温の下で）共に接合され得る。一部の金属間インターコネクトでは、共に接合される金属の間（例えば、関連する導電コンタクトを提供する銅パッド又はポストの間）に誘電体材料（例えば、酸化シリコン、窒化シリコン、炭化シリコン）が存在してもよい。一部の実施形態において、ＤＴＤインターコネクトの一方側は金属ピラー（例えば、銅ピラー）を含むことができ、ＤＴＤインターコネクトの他方側は、誘電体内にリセス化された金属コンタクト（例えば、銅コンタクト）を含むことができる。一部の実施形態において、金属間インターコネクト（例えば、銅間インターコネクト）は、貴金属（例えば、金）又はその酸化物が導電性である金属（例えば、銀）を含み得る。一部の実施形態において、金属間インターコネクトは、融点が低下される金属ナノ構造（例えば、ナノロッド）を含んでもよい。金属間インターコネクトは、他のタイプのインターコネクトよりも高い電流を信頼性高く導通することが可能であることができ、例えば、一部のはんだインターコネクトは、電流が流れるときに脆い金属間化合物を形成することがあり、そのようなインターコネクトを通して提供される最大電流は、機械的不具合を緩和するために制約され得る。

【0049】

一部の実施形態において、ＤＴＤインターコネクトのセットのいずれかの側のダイはベアダイとし得る。

【0050】

一部の実施形態において、ＤＴＤインターコネクトは、はんだを含んでいてもよい。例えば、ＤＴＤインターコネクトは、はんだによってそれぞれの導電コンタクトに取り付けられた導電バンプ又はピラー（例えば、銅バンプ又はピラー）を含み得る。一部の実施形態において、平面性に適応するために金属間インターコネクトにおいて、はんだの薄いキャップを使用することができ、このはんだは処理中に金属間化合物になり得る。一部の実施形態において、ＤＴＤインターコネクトの一部又は全てにおいて用いられるはんだは、ＤＴＰＳインターコネクトの一部又は全てに含まれるはんだよりも高い融点を持つとし得る。例えば、ＩＣパッケージ内のＤＴＤインターコネクトが、ＤＴＰＳインターコネクトが形成される前に形成される場合、はんだベースのＤＴＤインターコネクトは、より高温のはんだ（例えば、摂氏２００度を超える融点を有する）を用いることができ、一方、ＤＴＰＳインターコネクトは、より低温のはんだ（例えば、摂氏２００度より低い融点を有する）を用いることができる。一部の実施形態において、高めの温度のはんだは、スズ、スズ及び金、又はスズ、銀、及び銅（例えば、９６．５％のスズ、３％の銀、及び０．５％の銅）を含み得る。一部の実施形態において、低めの温度のはんだは、スズ及びビスマス（例えば、共晶スズビスマス）、スズ、銀、ビスマス、インジウム、インジウム及びスズ、又はガリウムを含み得る。

【0051】

一部の実施形態において、ＤＴＤインターコネクトのセットは、例えば、ＤＴＰＳインターコネクトについて上述した材料のうちのいずれかなどの、異方性導電材料を含み得る。一部の実施形態において、ＤＴＤインターコネクトがデータ転送レーンとして使用され得る一方で、ＤＴＰＳインターコネクトは、とりわけ、電力ライン及びグランドラインに使用され得る。

【0052】

ここに記載されるマイクロエレクトロニクスアセンブリ又はＩＣパッケージでは、ＤＴＤインターコネクトの一部又は全てが、ＤＴＰＳインターコネクトよりも細かいピッチを持ち得る。一部の実施形態において、ここに開示されるＤＴＰＳインターコネクトは、約８０ミクロンと３００ミクロンとの間のピッチを持つことができ、一方、ここに開示されるＤＴＤインターコネクトは、ＤＴＤインターコネクトのタイプに応じて、約０．５ミクロンと１００ミクロンとの間のピッチを持つことができる。シリコンレベルのインターコネクト密度の例は、一部のＤＴＤインターコネクトの密度によって与えられる。一部の実施形態において、ＤＴＤインターコネクトは、パッケージ基板に直接結合するには微細すぎるピッチを持つことがある（例えば、微細過ぎてＤＴＰＳインターコネクトとして機能することはできない）。ＤＴＰＳインターコネクトのセットのそれぞれの側のダイとパッケージ基板との間よりも、ＤＴＤインターコネクトのセットのそれぞれの側の異なるダイにおける材料の類似性がより大きいことに起因して、ＤＴＤインターコネクトはＤＴＰＳインターコネクトよりも小さいピッチを持つことができる。特に、ダイの材料組成とパッケージ基板の材料組成との違いは、動作中に生成される熱（及び様々な製造処理中に加えられる熱）により、ダイとパッケージ基板とで差のある膨張及び収縮をもたらし得る。この差のある膨張及び収縮によって生じるダメージ（例えば、クラック形成、はんだブリッジ形成など）を軽減するために、ここに記載されるマイクロエレクトロニクスアセンブリ又はＩＣパッケージのいずれにおけるＤＴＰＳインターコネクトも、ＤＴＤインターコネクトのそれぞれの側のダイのペアのより大きい材料類似性のためにいっそう小さい熱応力しか経験しないとし得るＤＴＤインターコネクトよりも大きく且つ離して形成されてもよい。

【0053】

認識されることには、ここに記載されるＩＣパッケージには、１つ以上のレベルのアンダーフィル（例えば、ベンゾトリアゾール、イミダゾール、ポリイミド、又はエポキシなどの有機ポリマー材料）が設けられ得るが、図面を煩雑にするのを避けるために、それらじゃラベルを付されないことがある。様々な実施形態において、それらのレベルのアンダーフィルは、同じ又は異なる絶縁材料を有することができる。一部の実施形態において、それらのレベルのアンダーフィルは、酸化シリコン粒子を有する熱硬化性エポキシを有することができ、一部の実施形態において、それらのレベルのアンダーフィルは、例えば、ダイを支持すること、及びインターコネクト上の熱応力を低減させることなどの、アンダーフィル機能を果たすことができる任意の好適材料を有することができる。一部の実施形態において、アンダーフィル材料の選択は、例えばフォームファクタ、サイズ、応力、動作条件などの設計上の考慮事項に基づくことができ、他の実施形態において、アンダーフィル材料の選択は、数ある要因の中でもとりわけ、例えば硬化温度、ガラス転移温度、粘度、及び耐薬品性などの材料特性及び処理条件に基づくことができ、一部の実施形態において、アンダーフィル材料の選択は、設計上及び処理上の両方の考慮事項に基づくことができる。

【0054】

一部の実施形態において、ここに記載されるＩＣパッケージには、１つ以上のレベルのソルダーレジスト（例えば、エポキシ液、液状感光性ポリマー、ドライフィルム感光性ポリマー、アクリル、溶媒）が設けられ得るが、図面を煩雑にするのを避けるために、それらはラベルを付されなかったり図示されなかったりすることがある。ソルダーレジストは、感光性ポリマーを含む液体又はドライフィルム材料であるとし得る。一部の実施形態において、ソルダーレジストは非感光性であってもよい。

【0055】

用語“実質的に”、“近い”、“近似的に”、“略”、及び“約”という用語は、一般に、ここに記載される又は技術的に知られる特定の値の文脈に基づいて、目標値の＋／－２０％以内（例えば、目標値の＋／－５％又は１０％以内）であることを指す。

【0056】

様々な要素の向きを指し示す用語、例えば、“同一平面”、“垂直”、“直交”、“平行”、又は要素間の任意の他の角度は、一般に、ここに記載される又は技術的に知られる特定の値の文脈に基づいて、目標値の＋／－５％から２０％以内であることを指す。

【0057】

用語“接続され”は、如何なる中間デバイスもなしに、接続される物の間の直接接続（これは、機械的、電気的、及び／又は熱的な接続のうちの１つ以上とし得る）を意味し、一方、用語“結合され”は、接続される物の間の直接接続、又は１つ以上の受動若しくは能動中間デバイスを介した間接接続のいずれかを意味する。

【0058】

この説明は、“一実施形態において”又は“実施形態において”というフレーズを使用し、これらは各々、同じ又は異なる実施形態のうちの１つ以上を指すとし得る。

【0059】

また、本開示の実施形態に関して使用される用語“有する”、“含む”、“持つ”などは同義である。

【0060】

本開示は、例えば“上”、“下”、“頂部”、“底部”、及び“側部”などの、視点に基づく記述を用いることがあり、このような記述は、説明を容易にするために使用されており、開示される実施形態の適用を制限する意図はない。

【0061】

ここで使用される用語“の上”、“の下”、“の間”、及び“上”は、１つの材料層又はコンポーネントの、別の層又はコンポーネントに対する相対的な位置を指す。例えば、別の層の上又は下に配置された１つの層は、該他の層と直接接触してもよいし、１つ以上の介在層を有してもよい。また２つの層の間に配置された１つの層は、該２つの層の一方又は両方と直接接触してもよいし、１つ以上の介在層を有してもよい。対照的に、第２の層“上”にあると記述される第１の層は、その第２の層と直接接触した層を指す。同様に、明示的に別段の断りがない限り、２つのフィーチャの間に配置された１つのフィーチャは、隣接するフィーチャと直接接触してもよいし、１つ以上の介在層を有してもよい。

【0062】

ここで使用される用語“配置する”は、何らかの特定の形成方法ではなく、位置、場所、配置、及び／又は配列を指す。

【0063】

用語“の間”は、測定範囲に関して使用されるとき、測定範囲の両端を含む。

【0064】

本開示の目的で、フレーズ“Ａ及び／又はＢ”は、（Ａ）、（Ｂ）、又は（ＡとＢ）を意味する。本開示の目的で、フレーズ“Ａ、Ｂ、及び／又はＣ”は、（Ａ）、（Ｂ）、（Ｃ）、（ＡとＢ）、（ＡとＣ）、（ＢとＣ）、又は（ＡとＢとＣ）を意味する。ここで使用されるとき、表記“Ａ／Ｂ／Ｃ”は、（Ａ）、（Ｂ）、及び／又は（Ｃ）を意味する。

【0065】

特定の要素がここでは単数形で言及されることがあるが、そのような要素は、複数のサブ要素を含むことができる。例えば、“導電材料”は、１つ以上の導電材料を含み得る。他の一例において、“誘電体材料”は、１つ以上の誘電体材料を含み得る。

【0066】

別段の断りがない限り、共通のオブジェクトを記述するための序数形容詞“第１の”、“第２の”、“第３の”などの使用は、単に、同様のオブジェクトの異なるインスタンスが参照されていることを示すものであり、そのように記述されるオブジェクトが、時間的に、空間的に、ランク付けにおいて、又は何らかの他のやり方で、所与のシーケンスになければならないことを意味する意図はない。

【0067】

以下の詳細な説明では、その一部を形成する添付の図面を参照し、図面には、実施され得る実施形態が例として示される。理解されることには、他の実施形態が利用されてもよく、本開示の範囲から逸脱することなく、構造的又は論理的な変形が為され得る。従って、以下の詳細な説明は、限定的な意味で解釈されるべきでない。

【0068】

添付の図面は必ずしも縮尺通りに描かれていない。

【0069】

図面において、同じ参照符号は、示された同じ又は類似の要素／材料を指し、それ故に、別段の断りがない限り、図のうちの１つの文脈において与えられる所与の参照符号を有する要素／材料の説明が、同じ参照符号を有する要素／材料が示され得る他の図にも適用可能であるとし得る。また、ラベルの単数形及び複数形は、それぞれ、同じ又は類似のタイプ、種、又はクラスの要素のうちの単一のもの及び複数のものを表す参照符号とともに使用され得る。

【0070】

また、図面において、ここに記載される様々なデバイス及びアセンブリの構造例の一部の概略図は、正確な直角及び直線で示されることがあるが、理解されることには、そのような概略図は、ここに記載される構造のいずれかが、例えば、走査型電子顕微鏡（ＳＥＭ）画像、透過型電子顕微鏡（ＴＥＭ）画像、又は非接触表面形状測定装置などの、好適な特徴付けツールの画像を用いて検査されるときに、フィーチャがそれほど“理想的”には見えなくさせ得る現実プロセスの制限を反映していないことがある。実際の構造のそのような画像においては、例えば、表面粗さ、湾曲若しくはプロファイル偏差、ピット若しくはスクラッチ、材料の不完全な直線エッジ、テーパ状のビア若しくは他の開口、コーナーの不注意な丸まり若しくは異なる材料層の厚さのバラつき、（１つ以上の）結晶領域内の偶発的ならせん転位、刃状転位、若しくは組み合わせの転位、及び／又は単一原子若しくは原子のクラスタの偶発的な転位欠陥といった、起こり得る処理欠陥及び／又は表面欠陥も目に見えることがある。ここには列挙されていないが、デバイス製造及び／又はパッケージングの分野において一般的な他の欠陥も存在し得る。

【0071】

図面において、特定の数及び配置の構造及びコンポーネントが例示目的で提示され、任意の所望の数又は配置のそのような構造及びコンポーネントが様々な実施形態において存在し得る。

【0072】

また、別段の断りがない限り、図に示される構造は、材料特性、製造プロセス、及び動作条件に従って、如何なる好適な形態又は形状をとってもよい。

【0073】

便宜上、異なる文字で指定された図の集合が存在する場合（例えば、図１０Ａ－図１０Ｃ）、そのような集合は、ここで、それらの文字なしで（例えば、“図１０”として）参照されることもある。同様に、異なる文字で指定された参照符号の集合が存在する場合（例えば、１１０ａ－１１０ｅ）、そのような集合は、ここで、それらの文字なしで（例えば、“１１０”として）参照されることもある。

【0074】

様々な動作が、主題例を理解するのに最も有用なように、複数の別個のアクション又は動作として順に説明されることがある。しかしながら、説明の順序は、それらの動作が必ず順序依存であることを示唆するものと解釈されるべきでない。特に、それらの動作は、提示の順序で実行されなくてもよい。説明される動作は、説明される実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてよく、及び／又は、説明される動作が、更なる実施形態では省略されてもよい。

【0075】

実施形態例
図１は、本開示の一部の実施形態に従ったマイクロエレクトロニクスアセンブリ１００の一部の概略上面図である。マイクロエレクトロニクスアセンブリ１００は、１つ以上のブリッジダイ１０４を介して電気的に結合された複数のベースダイ１０２を有する。様々な実施形態において、ブリッジダイ１０４は、２つの隣接し合うベースダイ１０２のエッジの下に埋め込まれた又はその他の方法で配置された比較的小さいシリコン片（例えば、ベースダイ１０２より小さい）を有する。一部の実施形態において、ブリッジダイ１０４はベースダイ１０２の下にあってもよく、一部の他の実施形態において、ブリッジダイ１０４はベースダイ１０２の上にあってもよく、更なる他の実施形態において、一部のブリッジダイ１０４は一部のベースダイ１０２の下にあり且つ他のブリッジダイ１０４は他のベースダイ１０２の上にあってもよい。一般的な意味において、２つ以上のベースダイ１０２は、同一平面上にあり、複数層のダイを有する３次元（３Ｄ）多層パッケージの同じ層（例えば、段、階、行、セクション、レベルなど）に配置され得る。

【0076】

複数のベースダイ１０２は、リンクされたコンポーネントにわたるデータ及び制御伝送を容易にする高帯域幅ＳＯＣレベルコヒーレントファブリック（例えば、相互接続された回路、ネットワーク）として集合的に機能する回路を有し得る。そのようなシリコンインターコネクトファブリックは、ベアＩＣダイが複数のベースダイ１０２内のモジュール式ＩＣダイ上の配線に直接接続されることを可能にし、単一のＩＣダイ内の配線と同じ小ささのインターコネクトピッチの、接続されたＩＣダイ間の高密度配線を容易にする。従って、より多数のダイ間接続が可能であり、それらの接続は、より少ないエネルギーを用いながら、より高速にデータを伝送することができる。様々な実施形態において、ベースダイ１０２は、低電力機能用の回路と、常時オン及び超低電力スタンバイ機能用のサブシステムとを有するＩＣダイを有し得る。ベースダイ１０２は、周辺機器インターコネクトエクスプレス（ＰＣＩｅ）、ＵＳＢ（例えば、ＵＳＢ３タイプＣ）、オーディオ、デバッグ、セキュアデジタル入出力（ＳＤＩＯ）、及び様々な他の低電力Ｉ／Ｏコンポーネントのためのインタフェースを含み得る。様々な実施形態において、ベースダイ１０２は、マイクロエレクトロニクスアセンブリ１００内の他のＩＣダイのためのサポート回路を有する。

【0077】

様々な実施形態において、複数のベースダイ１０２は、行及び列のアレイとしてタイル化アーキテクチャで配列されることができ、ベースダイ１０２は互いに形状が実質的に同じである（しかし、必ずしも機能が同じなわけではない）。一部の実施形態において、ベースダイ１０２は、回路及び構造に関して互いに実質的に同じであることができ、従って、機能においても同様に複製され得る。他の実施形態において、１つ以上のベースダイ１０２が、一部の他のベースダイ１０２とは異なる回路及び構造を有してもよい。アレイ構成では、ＳＯＣファブリックは、マイクロエレクトロニクスアセンブリ１００のフットプリント全体にわたって延在する１つのモノリシックダイではなく、むしろ、複数のベースダイ１０２からなるので、単一のベースダイ１０２、及び複数のベースダイ１０２の集合は、同じ結合フットプリントを持つ単一のモノリシックダイよりも、製造し、試験し、及び組み立てるのに安価であり得る。より小さいサイズにされたＩＣダイを製造することに伴う、より低いコストのために、ベースダイ１０２はまた、伝統的なシリコンインターポーザでは必ずしも提供されないアクティブ回路ブロックを備え得る。従って、様々な実施形態において、ベースダイ１０２はアクティブインターポーザを有し得るが、一部のベースダイ１０２はまた、アクティブ回路を有さずにパッシブインターポーザを有してもよい。

【0078】

一部の実施形態において、ベースダイ１０２は、例えば、２２ナノメートルＦｉｎＦＥＴ低電力（２２ＦＦＬ）、１４ナノメートルプロセス、又はベースダイ１０２に含まれる回路及び機能のタイプに好適な任意の他の半導体製造プロセスなどの、低電力用途に合わせて調整された製造プロセスを用いて製造され得る。一部の実施形態において、別個の個々のベースダイ１０２は、性能（例えば、Ｉ／Ｏ、完全集積電圧レギュレータ（Full Integrated Voltage Regulator；ＦＩＶＲ）、パッシブなどの機能について）若しくはコスト、又はこれらの両方を最適化するために、対応する所望のプロセスを用いて製造されることができる。例えば、ベースダイ１０２の小さいサイズは、少なくとも一部のベースダイ１０２について、電力、周波数、リーク、キャッシュ容量などの点で最大の性能のために最新のプロセスノードを用いた製造を可能にし得る。従って、キャッシュに使用される特定のベースダイ１０２は、キャッシュ容量に関して最適化されたプロセスを用いて製造されることができ、一方、高速ルーティングに使用される特定の他のベースダイ１０２は、高いスピードに好適な別プロセスを用いて製造されることができる等々である。ベースダイ１０２のアレイは比較的大きいフットプリント（例えば、９２平方ミリメートル）を占有し得るが、個々のベースダイ１０２は遥かに小さいことができ（例えば、１０平方ミリメートル）、より高い製造歩留まりを可能にし、モノリシックの大きいダイよりも低い製造コストをもたらす。

【0079】

図２Ａに示すように、複数のベースダイ１０２の上の別の層にて、再利用可能なＩＰコア２０４を有する１つ以上のＩＰダイ２０２が結合され得る。図には少数のＩＰコア２０４のみが示されているが、理解され得ることには、全てのＩＰダイ２０２が、１つ以上のそのようなＩＰコア２０４である部分を有する。ＩＰコア２０４及びＩＰダイ２０２は、様々な実施形態において、一対一、多対一、及び／又は一対多の構成で関係付けられ得る。例えば、１つのＩＰダイ２０２が１つのＩＰコア２０４を有してもよいし、１つのＩＰコア２０４が複数のＩＰダイ２０２にわたって分散されてもよいし、１つのＩＰダイ２０２が２つ以上のＩＰコア２０４を有してもよい。複数のＩＰダイ２０２が一緒になって、１つ以上のコアコンプレックスを形成してもよい。

【0080】

様々な実施形態において、マイクロエレクトロニクスアセンブリ１００はサーバアーキテクチャを具現化し得る。マイクロエレクトロニクスアセンブリ１００がマイクロプロセッサにて使用されるような場合、一例のＩＰコア２０４は、処理タスクを実行することが可能な最小の物理ハードウェアユニット（例えば、電子回路）を有してもよく、そのようなＩＰコア２０４は、ＡＬＵ及び一組若しくは二組のサポートメモリレジスタを有し得る。単一の実行スレッドを処理することが可能な論理ハードウェアユニットが、１つ以上のＩＰコア２０４として中央プロセッサユニット（ＣＰＵ）を有してもよく、ハイパースレッディングをサポートしないシングルコアプロセッサが、単一のＣＰＵの等価物であり、シングルコアを有するハイパースレッディングプロセッサが、２つのＣＰＵの機能的等価物である等々である。１つ以上のＩＰコア２０４に含まれるＣＰＵが、専用（例えば、グラフィックス処理ユニット（ＧＰＵ）、アクセラレータ）にされてもよいし、汎用（例えば、汎用プロセッサ）にされてもよい。

【0081】

様々な実施形態において、ベースダイ１０２の集合は、ＩＰダイ２０２内の一部又は全てのＩＰコア２０４によって共有されるリソースプールを提供し得る。有益なことに、新しいＩＰコア技術が導入されるとき、ＩＰコア２０４は、ベースダイ１０２の再設計を必要とすることなく製造プロセスにおいて置き換えられることができ、製造コストを削減するとともに製造の柔軟性及び市場応答性を改善する。ベースダイ１０２は、複数の汎用の又はカスタマイズ可能なインタフェースをＩＰダイ２０２に提供することができ、様々なコンポーネント間で性能（例えば、帯域幅レイテンシ）を最適化するように、ＩＰダイ２０２を３Ｄアーキテクチャにてベースダイ１０２のアレイに結合することができる。ＩＰダイ２０２及びベースダイ１０２は、図中では多対一の関係で現れているが、本開示の実施形態の広い範囲内で他の関係が使用されてもよい。例えば、単一のベースダイ１０２が単一のＩＰダイ２０２に取り付けられてもよいし、幾つかのベースダイ１０２が単一のＩＰダイ２０２に取り付けられてもよい等々である。マイクロエレクトロニクスアセンブリ１００内のベースダイ１０２のアレイによって容易にされる高帯域幅で低レイテンシのＳＯＣレベルのファブリックは、ＩＰダイ２０２内に設けられるＩＰコア２０４と、ダイ面積を争わない。このような実施形態において、ベースダイ１０２は、ＩＰダイ２０２に設けられるＩＰコア２０４の集合的動作を支援するための回路（“サポート回路”）を含み得る。例えば、ベースダイ１０２は、ＩＰダイ２０２内に配置された複数のＩＰコア２０４にＮＯＣ構成によって導電結合されたデータストレージ回路、コントローラ回路、クロック回路、電圧レギュレーション回路、及び／又はＩ／Ｏ回路を含み得る。様々な実施形態において、ベースダイ１０２内のサポート回路は、電力、データ、制御コマンド、及びこれらに類するものをＩＰダイ２０２に提供し得る。このような構成は有益且つ有利なことに、ベースダイ１０２についての“標準”又は“汎用”ダイ構成をなおも保持しながら、特定のニーズ又は機能に対処する１つ以上のＩＰコア２０４の選択を可能にする。さらに、新しいＩＰコア技術が導入されるとき、ＩＰダイ２０２は、ベースダイ１０２の再設計を必要とすることなく製造プロセスにおいて置き換えられることができ、それによって、製造コストを削減するとともに製造の柔軟性及び市場応答性を改善する。様々な実施形態において、いずれの１つのベースダイ１０２も、それに直接取り付けられるＩＰダイ２０２の各々よりも比較的大きいとし得る。

【0082】

伝統的に、ＩＰコアに含まれる回路は、他のＩＰコア内の回路と共に使用されて、例えばＳＯＣ、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準製品（ＡＳＳＰ）、及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの複雑なＩＣを単一のモノリシックチップ上に構築するように設計される。そして、このような複雑なＩＣが、例えばコンピュータ、携帯電話、テレビジョンデスクトップボックス、デジタルカメラ、デジタルオーディオプレーヤ、自動車エンジン及び産業プロセスコントローラ、玩具、スマートカード、補聴器、心臓モニタ、及びデータを使用若しくは処理する他のデバイスなどの製品に使用される。本開示の実施形態においては、ＩＰコア２０４は、ＩＰダイ２０２である“チップレット”に含められる。換言すれば、ＩＰコア２０４によって表される回路は、ＩＰダイ２０２としてハードウェア形態で実現され得る。従って、チップレットは、モノリシックＳＯＣ内の仮想ＩＰコアと同様に、他のモジュール式ＩＣダイに結合されることができるモジュール式ＩＣダイを有する。

【0083】

例えば、従来のＳＯＣは、同一のＩＣダイ上にＣＰＵと追加の数百のＩＰコアとを組み込んだモノリシックＩＣダイであり得る。そして、設計は、高価なプロセスである次の処理ノードへと移行することによってスケーリングされる。チップレット又はタイルモデルでは、数百のＩＰコアが、より小さいチップレットに固められ、それらのチップレットをうまく組み合わせてからパッケージに組み立てることでＳＯＣを構築することができる。チップレットは、異なる機能を持つことができ、また、異なるプロセスノードで作製され、異なる設計で再利用されることができる。マイクロエレクトロニクスアセンブリ１００のＩＰダイ２０２内のＩＰコア又はチップレット（ここでは交換可能に使用されて、それぞれＩＣダイ形態の回路又はそのハードウェア実装を指す）の組み合わせは、一部の実施形態において、例えばクワッドチャネル（１６ビット）低電力ダブルデータレート（ＬＰＤＤＲ）メモリ、ＣＰＵコア、クロック、システムエージェント、ＧＰＵ、ディスプレイエンジン、インフラストラクチャ処理ユニット（ＩＰＵ）、高速Ｉ／Ｏインタフェースなどを有した、計算コア、グラフィックス、及びモニタ用のディスプレイエンジンを含め、従来の計算ダイの機能を一緒になって有し得る。

【0084】

様々な実施形態において、汎用ベースダイ１０２のアレイは、適切なＩＰダイ２０２用の共通の分散キャッシュを共有し得る。いずれの１つのＩＰダイ２０２も、そのそれぞれの機能（例えば、パッケージピン位置）又は他のＩＰダイ２０２に含まれる他のＩＰコア２０４に対する親和性（例えば、他のＩＰコア２０４の機能に基づく）に最も適した位置で、ベースダイ１０２のアレイ上に置かれ得る。換言すれば、一部の実施形態において、ＩＰダイ２０２のうちの特定の１つの取り付けのために、ＩＰダイ２０２のうちの該特定の１つの機能に基づいて、ベースダイ１０２のうちの特定の１つが選択されることができ、他の実施形態において、ＩＰダイ２０２のうちの特定の１つの取り付けのために、ベースダイ１０２のうちの特定の１つが、アレイ内での該特定のベースダイ１０２の相対的な位置に基づいて選択されることができ、更なる他の実施形態において、ＩＰダイ２０２のうちの特定の１つの取り付けのために、ＩＰダイ２０２のうちの該特定の１つ内のＩＰコア２０４の、他のＩＰダイ２０２内の他のＩＰコアに対する親和性（例えば、機能に基づく）に基づいて、ベースダイ１０２のうちの特定の１つが選択されることができる。

【0085】

例えば、ＩＰダイ２０２は、プロセッサ回路を持つＩＰコア２０４を有することができ、ベースダイ１０２のうちの１つが第２の回路（例えば、メモリコントローラ）を有し得る一方で、ベースダイ１０２のうちの別の１つが第３の回路（例えば、Ｉ２Ｃインタフェース回路）を有し得る。ＩＰコア２０４は、第２の回路と、第３の回路とよりも、より多くの電気接続を持ち得る。従って、ＩＰダイ２０２は、一実施形態例において１０マイクロメートル未満のピッチを持つＤＴＤインターコネクトで、第２の回路を持つベースダイ１０２に直接結合され得る。

【0086】

他の一例において、ＩＰダイ２０２は、ＩＯインタフェース回路を持つＩＰコア２０４を有することができ、ベースダイ１０２のうちの１つが、マイクロエレクトロニクスアセンブリ１００の周辺又はマイクロエレクトロニクスアセンブリ１００の外部インタフェースの近くに置かれ得る一方で、ベースダイ１０２のうちの別の１つが、マイクロエレクトロニクスアセンブリ１００の中央の方に置かれ得る。一実施形態例において、ＩＰコア２０４の回路に基づいて、ＩＰダイ２０２が、１０マイクロメートル未満のピッチを持つＤＴＤインターコネクトで、周辺により近いベースダイ１０２に結合されることで、ＩＰコア２０４から外部インタフェース又は周辺への電気経路が、マイクロエレクトロニクスアセンブリ１００の中央のベースダイ１０２からよりも短くなるようにすることができる。

【0087】

更なる他の一例において、ＩＰダイ２０２のうちの１つがプロセッサ回路を有するとともに、ＩＰダイ２０２のうちの他のものがメモリブロックを有し得る。プロセッサ回路は、メモリブロックと共に動作するように構成され得る。メモリブロックを持つＩＰダイ２０２は、ベースダイ１０２のうちの特定の１つに結合され得る。一実施形態例において、プロセッサ回路を持つＩＰダイ２０２は、より短い電気経路を有してメモリブロックにいっそう近くなるように、同じＩＣダイ１０２に結合され得る。

【0088】

ＩＰダイ２０２は、その大きさ及び帯域幅要件に応じて、１つ以上のネットワーク接続点においてベースダイ１０２に取り付けられ得る。各ＩＰダイ２０２は、一部の実施形態において、異なるＩＰコア２０４を有し得る。他の実施形態において、特定のベースダイ１０２の上に位置する特定の複数のＩＰダイ２０２が、別のベースダイ１０２の上に位置する他のＩＰダイ２０２内のＩＰコア２０４とは異なるものである同じＩＰコア２０４を有し得る。更なる他の実施形態において、別々のＩＰダイ２０２内の異なるＩＰコア２０４が、ベースダイ１０２のアレイの上のどこかに配置され得る。

【0089】

現在の技術では、様々な異なるアプリケーションのためのカスタム製品を構築する際のコストを低減させるために、複数の異なるアプリケーションを扱うようにＳＯＣが構築され得るが、該ＳＯＣ内のＩＰコアのうち一部は、一部のアプリケーションでは必要とされるものの、他のアプリケーションでは必要とされない。余分なＩＰコアは、それらのアプリケーションにおいて無効にされて使用されないことがあり、使用可能でないＳＯＣのエリアを指すものである“ダークシリコン”を生じさせる。基本的に、ダークシリコンは、公称動作電圧で電源投入されることができないＩＣの回路の量を指す。ダークシリコンは、そのエリアに費やされる実際の金額及び機会費用の両方の点で、シリコン面積の観点から犠牲となる。本開示の実施形態によって可能にされるビルト・ツー・ワークロード（built-to-workload）アプローチでは、図中の空きスペース２０５によって示されるように、顧客のニーズに基づいて１つのアプリケーションで必要とされないＩＰコアを、ベースダイ１０２の上に組み立てる必要はなく、それによってダークシリコンが削減及び／又は排除される。空きスペース２０５は他のＩＰコア２０４に利用されてもよく、あるいは、残りの必要なＩＰコア２０４を配置し直してマイクロエレクトロニクスアセンブリ１００の全体フットプリントを小さくしてもよい。

【0090】

例えば、第１のＩＰダイ２０２（１）は、第１の機能を有する第１のＩＰコア２０４（１）を持ち得る。第２のＩＰダイ２０２（２）は、第２の機能を有する第２のＩＰコア２０４（２）を持ち得る。第１の機能及び第２の機能を有する第１のマイクロプロセッサは、ＩＰダイ２０２（１）及び２０２（２）の両方を含むことになり、一方で、第１の機能を持つが第２の機能を持たない第２のマイクロプロセッサは、ＩＰダイ２０２（２）を含まずにＩＰダイ２０２（１）を含むことができ、故に、使用可能なシリコン面積における有意な損失なく、細かい粒度での機能選択を可能にする。さらに、第１及び第２のマイクロプロセッサの両方が、ベースダイ１０２及びブリッジダイ１０４の同じアレイを使用し得る（すなわち、ベースダイ１０２は、第１及び第２のマイクロプロセッサの間で同じであることができる）（すなわち、ブリッジダイ１０４は、第１及び第２のマイクロプロセッサの間で同じであることができる）。換言すれば、ベースダイ１０２及びブリッジダイ１０４の大きさ、数、及び回路は、第１のマイクロプロセッサと第２のマイクロプロセッサとの間で同じであることができる。

【0091】

マイクロエレクトロニクスアセンブリ１００の一部の実施形態は、細かい粒度での非集約化を可能にすることができ、（数ある理由の中でもとりわけ）顧客のニーズ及び／又は製造上の制約に基づいて、必要に応じて個々のＩＰコア２０４を除去又は置換することを可能にする。そのような細粒度での非集約化はまた、ＩＰダイごとの電力－性能－面積－コストを最適化するための、ＩＰコアごとをベースにしたプロセス選択を可能にする。例えば、ハイパワーのＣＰＵであるＩＰコア２０４を有するＩＰダイ２０２は、非常に高密度のトランジスタ及び平方面積当たりの最低電力若しくは低電圧動作のために最新のプロセスノードを必要とし得るが、電圧レギュレータである別のＩＰコア２０４を有する別のＩＰダイ２０２は、効率を最大化するために遥かに高い入力電圧をサポートするプロセスでの方が良好な性能となり得る。従って、一部の実施形態において、一部のＩＰダイ２０２は、先端プロセスノード（例えば、１０ｎｍプロセス）を用いて製造されて、より古いプロセス（例えば、４５ｎｍプロセス）を用いて製造される他のＩＰダイ２０２内のトランジスタ（例えば、１６０ｎｍのトランジスタゲートピッチを持つトランジスタ）よりも小さいトランジスタ（例えば、６４ｎｍのトランジスタゲートピッチを持つトランジスタ）を有し得る。一部の実施形態において、（例えば、論理回路及び／又はメモリ回路を有するＩＰコア２０４を有した）特定のＩＰダイ２０２は、他のＩＰダイ２０２内のトランジスタ（例えば、電力ルーティングなどの、より高電圧の用途に使用されるトランジスタ）よりも薄いゲート酸化膜、従って、より低い絶縁破壊電圧、を持つトランジスタを有し得る。

【0092】

この異種（ヘテロジニアス）集積は、様々な世代のチップレット、及び通常はＣＭＯＳと適合しないプロセス技術のチップレットから、完全に新しいＳＯＣを構築することを可能にする。異なるベースダイ１０２間のベースダイ間トラフィック及び異なるＩＰダイ２０２間のチップレット間トラフィックをルーティングし、接続されたＩＰコア２０４間で帯域幅を分配するように、ベースダイ１０２のアレイを有するベースダイコンプレックスを構築することにより、ＩＰダイ２０２の個々のＩＰコア２０４は、ワイヤコスト及び無関係なロジックの複雑性を負わされない。また、これは更に、ベースダイ１０２とのプロセス選択相互依存性からＩＰダイ２０２を切り離す。

【0093】

様々なＩＰコア２０４、及び例えばベースダイ１０２、ブリッジダイ１０４、及びＩＰダイ２０２といった対応するＩＣダイの好適な組み合わせ、レイアウト、構成、又は配置が、本開示の実施形態の広い範囲内でマイクロエレクトロニクスアセンブリ１００において使用され得る。例えば、複数のそのようなマイクロエレクトロニクスアセンブリが単一のパッケージ内で積層され得る。マイクロエレクトロニクスアセンブリ１００は、一部の実施形態において、例えばマイクロプロセッサなどのモノリシックＩＣの機能の全てを有し得る。他の実施形態において、マイクロエレクトロニクスアセンブリ１００は、例えば、マイクロプロセッサ、ＣＰＵ、例えば高帯域幅メモリデバイスといったメモリデバイス、論理回路、入力／出力回路、例えばフィールドプログラマブルゲートアレイトランシーバなどのトランシーバ、例えばフィールドプログラマブルゲートアレイロジックなどのゲートアレイロジック、電力供給回路、例えばＩＩＩ族窒化物若しくはＩＩＩ族窒化物増幅器（例えばＧａＮ増幅器）などのＩＩＩ－Ｖ族若しくはＩＩＩ族窒化物デバイス、周辺機器インターコネクトエクスプレス回路、ダブルデータレート転送回路、又は当技術分野で知られる他の電子コンポーネントなどの、より大きいＩＣの一部（例えばシステムコントローラブロック）を形成し得る。

【0094】

軸ＢＢ’に沿ったマイクロエレクトロニクスアセンブリ１００の断面の一部を図２Ｂに示す。マイクロエレクトロニクスアセンブリ１００は、準モノリシックパッケージングアーキテクチャの一例である。マイクロエレクトロニクスアセンブリ１００は、少なくとも３つの層、すなわち、ＩＰダイ２０２を含む第１の層２０６と、ベースダイ１０２を含む第２の層２０８と、ブリッジダイ１０４を含む第３の層２１０とを有し得る。この三層構造がパッケージ基板２１２上に実装され得る。一部の実施形態において、パッケージ基板２１２は、有機誘電体の１つ以上の層に埋め込まれた複数層の導電トレースを持つＰＣＢを有し得る。例えば、パッケージ基板２１２は、マイクロビア及び／又はスルーホールめっきビアによって互いに相互接続されたメタルプレーン又はトレースの幾つかの層を有するラミネート基板を有することができ、入力／出力ルーティングプレーンを頂部及び底部の層にし、内側の層をグランド及び電源のプレーンとして用い得る。他の実施形態において、パッケージ基板２１２は有機インターポーザを有してもよく、更なる他の実施形態において、パッケージ基板は無機インターポーザ（例えば、ガラス、セラミック、又は半導体材料から作製される）を有してもよい。更なる他の実施形態において、パッケージ基板２１２は、例えば有機基板内に埋め込み半導体ダイを有した、有機材料と無機材料との複合体を有してもよい。

【0095】

いずれのＩＰダイ２０２も、幾つかの層、すなわち、能動デバイス（例えば、トランジスタ、ダイオードなど）を持つ半導体基板２１４と、誘電体（例えば、層間誘電体（ＩＬＤ））の層及びメタライゼーションルーティング（例えば、ＩＬＤ層の間のメタル層及びＩＬＤを貫通するビア）を有するメタライゼーションスタック２１６とを有し得る。ＩＰダイ２０２は、ＤＴＤインターコネクト２１８を用いてベースダイ１０２に電気的及び機械的に結合され得る。様々な実施形態において、ＤＴＤインターコネクト２１８は、金属間接合及び酸化物間（例えば、酸化シリコン間）接合からなるハイブリッド接合を有し、層２０６と２０８との間（例えば、ベースダイ１０２とＩＰダイ２０２との間）のインタフェースに、例えば１平方ミリメートル当たり１０，０００接続を超える、シリコンレベルのインターコネクト密度及び低ピッチ相互接続を可能にする。ここで使用されるとき、２つのコンポーネント間の構造的接続に関して使用されるときの用語“インタフェース”は、それらのコンポーネントの異種材料の境界、連結、又は付着表面を指す。

【0096】

一実施形態例において、ＤＴＤインターコネクト２１８のピッチは、約２マイクロメートル（ミクロン）以下とし得る。他の実施形態において、該ピッチは約２マイクロメートル以上であってもよい。図示した実施形態例において、ＩＰダイ２０２は、ベースダイ１０２にフェイス・ツー・フェイス（ＦＴＦ）構成で結合されている。他の実施形態において、ＩＰダイ２０２は、特定のニーズに応じて、基板２１４内の能動デバイス及びメタライゼーションスタック２１６への電気的結合を提供するＴＳＶを用いてフェイス・ツー・バック（ＦＴＢ）又はバック・ツー・バック（ＢＴＢ）構成でベースダイ１０２に結合されてもよい。一部の実施形態において、一部のＩＰダイ２０２が一部のベースダイ１０２とＦＴＦ構成で結合され、他のＩＰダイ２０２が他のベースダイ１０２とＢＴＢ構成で結合されてもよく、更なる他のＩＰダイ２０２がベースダイ１０２とＦＴＢで結合されてもよい。

【0097】

第２の層２０８のいずれのベースダイ１０２も、幾つかの層、すなわち、能動デバイス（例えば、トランジスタ、ダイオードなど）を持つ半導体基板２２０と、誘電体（例えば、ＩＬＤ）の層及びメタライゼーションルーティング（例えば、ＩＬＤ層の間のメタル層及びＩＬＤを貫通するビア）を有するメタライゼーションスタック２２２とを有し得る。ベースダイ１０２は、ＤＴＤインターコネクト２１８を用いてＩＰダイ２０２に電気的及び機械的に結合され得る。ベースダイ１０２の基板２２０を貫通するＴＳＶ２２４が、２つの反対側のインタフェース２２６（層２０６と２０８との間）及びインタフェース２２８（層２０８と２１０との間）の間の電気的結合を提供し得る。ベースダイ１０２は、インタフェース２２６においてＩＰダイ２０２に結合されるとともに、インタフェース２２６とは反対側の他のインタフェース２２８で第３の層２１０内のブリッジダイ１０４に結合され得る。

【0098】

多くの実施形態において、ベースダイ１０２は、インタフェース２２８においてＤＴＤインターコネクト２３０でブリッジダイ１０４に電気的及び機械的に結合され得る。一部の実施形態において、ＤＴＤインターコネクト２１８のピッチは、ＤＴＤインターコネクト２３０のピッチよりも小さいことができ、他の実施形態において、ＤＴＤインターコネクト２１８のピッチは、ＤＴＤインターコネクト２３０のピッチと同じであってもよい。様々な実施形態において、ＤＴＤインターコネクト２３０は、金属間接合及び酸化物間（例えば、酸化シリコン間）接合からなるハイブリッド接合を有し、シリコンレベルのインターコネクト密度及び低ピッチ相互接続を可能にする。図示し実施形態例において、ベースダイ１０２は、ベースダイ１０２のメタライゼーションスタック２２２をブリッジダイ１０４のメタライゼーションスタック２３８から離して、ＦＴＢ構成でブリッジダイ１０４に結合されている。他の実施形態において、ベースダイ１０２は、特定のニーズに応じて、ＦＴＦ又はＢＴＢ構成でブリッジダイ１０４に結合されてもよい。例えば、ベースダイ１０２は、メタライゼーション２２２がＩＰダイ２０２ではなくブリッジダイ１０４に近接するように反転されてもよい。

【0099】

一部の実施形態において、ベースダイ１０２は、誘電体２３２（例えば、酸化シリコン、窒化シリコン、モールドコンパウンド）に埋め込まれることができ、あるいは、それによって取り囲まれることができる。誘電体がモールドコンパウンドである場合にＴＭＶとも称される誘電体貫通ビア（ＴＤＶ）２３４が、例えば、電力供給及び高速シグナリングのために、第２の層２０８の両側間の電気的結合を容易にし得る。多くの実施形態において、ベースダイ１０２を含む第２の層２０８の厚さは、４０マイクロメートル未満とし得る。

【0100】

第３の層２１０のいずれのブリッジダイ１０４も、幾つかの層、すなわち、半導体基板２３６と、誘電体（例えば、ＩＬＤ）の層及びメタライゼーションルーティング（例えば、ＩＬＤ層の間のメタル層及びＩＬＤを貫通するビア）を有するメタライゼーションスタック２３８と、を持つＩＣダイを有し得る。一部の実施形態において、ブリッジダイ１０４は、例えばトランジスタなどの如何なる能動デバイスも有しないとすることができ、代わりに、単に、メタライゼーションスタック２３８を通じての高速で高密度の相互接続のためのルーティング媒介物として機能する。一部の実施形態において、ブリッジダイ１０４は、半導体基板２３６内に能動デバイスを有してもよい。ブリッジダイ１０４は、ＤＴＤインターコネクト２３０を用いてインタフェース２２８（層２０８と２１０との間）でベースダイ１０２に電気的及び機械的に結合されることができ、インタフェース２２８とは反対側の面２４０はパッケージ基板２１２に近接し得る。一部の実施形態において、ブリッジダイ１０４は、インタフェース２２８と反対面２４０との間の電気的結合を提供するＴＳＶ２４２を有し得る。

【0101】

様々な実施形態において、ブリッジダイ１０４は、誘電体２４４（例えば、酸化シリコン、窒化シリコン、モールドコンパウンド）に埋め込まれることができ、あるいは、それによって取り囲まれることができる。誘電体２４４は、一部の実施形態において、誘電体２３２と同じ材料を有することができ、他の実施形態において、誘電体２４４は異なる材料を有してもよい。誘電体２４４を貫くＴＤＶ２４６が、例えば電力供給及び高速シグナリングのために、第３の層２１０の両側間の電気的結合を容易にし得る。

【0102】

様々な実施形態において、層２０８及び２１０は電力を層２０６に搬送する。層２０６はその上に更なる層を持たないので、ＩＰダイ２０２の少なくとも１つの表面は、冷却のために、例えば、ヒートシンク及び他のそのような熱伝達補助を取り付けるために利用可能である。複数のＩＰダイ２０２内のＩＰコア２０４は、ベースダイ１０２又はブリッジダイ１０４よりも多くの電力を消費し得るので、ＩＰダイ２０２は、層２０８及び２１０を通じての専用の電力接続を備え得る。データ信号は層内を動き回ることができるが、電力はパッケージ基板２１２から層２１０及び２０８を通じて層２０６に真っ直ぐに送達される。ＴＤＶ２４６、２３４並びにＴＳＶ２４２及び２２４のうちの少なくとも一部が、マイクロエレクトロニクスアセンブリ１００におけるそのような電力接続を容易にする。さらに、ＴＤＶ２４６、２３４並びにＴＳＶ２４２及び２２４のうちの少なくとも一部が、信号（例えば、データ）接続も容易にする。

【0103】

第３の層２１０は、ＤＴＰＳインターコネクト２４８を用いてパッケージ基板２１２に結合され得る。図示した実施形態例において、ＤＴＰＳインターコネクト２４８は、はんだベースのインターコネクトを有している。図面を煩雑にしないために図示していないが、層２０６、２０８、及び２１０のうちの１つ以上が、第１のピッチのインターコネクトと、異なる第２のピッチのインターコネクトとの間でルーティング又はリルーティングするための電気経路をその中に有する誘電体（例えば、ポリイミド、酸化シリコン、窒化シリコン）を有する再配線層（ＲＤＬ）を有し得る。例えば、そのようなＲＤＬは、（例えば、第２の層２０８内のＴＤＶ２３４と第３の層２１０内のＴＤＶ２４６との間、又は第２の層２０８内のＴＤＶ２３４と第３の層２１０内のブリッジダイ１０４との間でルーティングするために）第２の層２０８と第３の層２１０との間のインタフェースにおけるルーティングを容易にし得る。

【0104】

一部の実施形態において、ベースダイ１０２、ブリッジダイ１０４、及びＩＰダイ２０２のうちの１つ以上は、１０ｍｍ^２未満のフットプリントを有する超小型半導体ダイを有し得る。一部の他の実施形態において、１つ以上のベースダイ１０２、ブリッジダイ１０４、及びＩＰダイ２０２は、如何なる大きさの半導体ダイを有していてもよい。更なる他の実施形態において、１つ以上のベースダイ１０２、ブリッジダイ１０４、及びＩＰダイ２０２は、再帰的（例えば、入れ子にされた、階層的）配置で、例えばマイクロエレクトロニクスアセンブリ１００などの他のマイクロエレクトロニクスアセンブリを有してもよい。例えば、ベースダイ１０２は、マイクロエレクトロニクスアセンブリ１００と実質的に同様の構造及びコンポーネントを有していてもよい。更なる他の実施形態において、ベースダイ１０２、ブリッジダイ１０４、及びＩＰダイ２０２のうちの１つ以上が、互いに積み重ねられ、高密度インターコネクトで電気的に結合された複数の半導体ダイ（例えば、ＩＣダイ）を有してもよい。

【0105】

図２Ｂに示すような準モノリシック階層アーキテクチャは、異なる製造技術（例えば、技術ノード、又はプロセスノード、又は単にノード）のダイが、マイクロエレクトロニクスアセンブリ１００内でシームレスに共に結合されることを可能にする。一般的な意味において、異なるプロセスは、しばしば、異なる回路世代及びアーキテクチャを意味する。処理技術が小さく（新しく）なるほど、フィーチャサイズが小さくなり、その結果、得られるトランジスタは、より高速となり且つより電力効率がよくなる。例えば、マイクロエレクトロニクスアセンブリ１００は、１０ｎｍプロセスを用いて製造されたＩＰダイ２０２と、２２ｎｍプロセスを用いて製造されたベースダイ１０２と、４５ｎｍプロセスを用いて製造されたブリッジダイ１０４とを含み得る。

【0106】

様々な実施形態において、誘電体２３２及び２４４についての材料の選択は、マイクロエレクトロニクスアセンブリ１００の再帰的再実装及び階層的結合に適切に基づき得る。一部の実施形態において、誘電体２３２及び２４４のいずれかは半導体製造プロセスと適合する酸化シリコン、窒化シリコン、又は他の無機誘電体材料を有し得る。一部の他の実施形態において、誘電体２３２及び２４４のいずれかは代わりに、例えばポリイミド材料、ガラス強化エポキシマトリクス材料などの有機誘電体材料、例えばシリカ充填エポキシなどの有機材料、又はｌｏｗ－ｋ若しくは超ｌｏｗ－ｋ誘電体（例えば、炭素ドープ誘電体、フッ素ドープ誘電体、多孔質誘電体、有機ポリマー誘電体、感光性誘電体、及び／又はベンゾシクロブテン系ポリマー）を有してもよい。

【0107】

インターコネクトはまた、単一のダイ内のローカルと、マイクロエレクトロニクスアセンブリ内のダイ間の中間と、及び階層的マイクロエレクトロニクスアセンブリ間のグローバルとで、階層的に記述され得る。そのような準モノリシック階層集積アーキテクチャは、ベースダイ１０２、ブリッジダイ１０４、及びＩＰダイ２０２のいずれかにて具現化される個々の回路ブロックごとのプロセス最適化を可能にする。以前はこのような回路ブロックが１つの大きいモノリシック半導体ダイに組み込まれていたところ、本開示の実施形態は、個々の回路ブロックが、その機能及び／又は設計に適した処理技術を使用して個々のダイにて実装されることを可能にし、遥かに良好な歩留まり及び製造向上を可能にする。本開示の一部の実施形態は、ＣＰＵ及び他のプロセッサのいっそう良好な再利用及びリコンフィギュラブル性を容易にし、プロセス選択及びインターコネクトルーティングにおけるいっそう高い粒度／カスタマイズ性を提供する。

【0108】

このアーキテクチャは、特にマルチコアアーキテクチャに有用であり、複合的なプロセッシング要素が２つのレベルのダイ（例えば、ＩＰダイ２０２及びベースダイ１０２）を用いて形成され、そして、これらが共に組み合わされて、より大きなコンピューティング構造を形成し得る。より大きなコンピューティング構造が更に組み合わされて、より多数のプロセッサなどを形成してもよい。この構造における１つの特有の柔軟性は、機能を向上させるために異なるダイを上下に積み重ねることができることであり得る。例えば、メモリダイを互いに積み重ねて容量を増加させ得る。他の一例において、積層されたＡＬＵの増加した電力密度を熱ソリューションが扱うことができる場合に、個々のダイにて実装されたＡＬＵをスループット向上のために互いに積み重ね得る。ここに記載されるマイクロエレクトロニクスアセンブリは、コストを削減し、ライン利用率を改善する助けとなり得る。ここに記載される様々な実施形態に開示される構成はまた、他の製造業者又は他のアクセラレータからのデバイスとの相互運用性を可能にすることができる。

【0109】

シリコンレベルのインターコネクト密度を持つハイブリッドボンドを有するＤＴＤインターコネクト２１８の細部２５０を図２Ｃに示す。層２０６と層２０８との間のインタフェース２２６において、層２０６の導電コンタクト２５２（例えば、ＩＰダイ２０２に属する）を、層２０８の導電コンタクト２５４（例えば、ベースダイ１０２に属する）と接合することができ、同様に、層２０８内の誘電体２５６（例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなど）（例えば、ＩＰダイ２０２に属する）を、層２０８内の誘電体２５８（例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなど）（例えば、ベースダイ１０２に属する）と接合することができる。接合されたインターコネクトは、ハイブリッドボンドを有するＤＴＤインターコネクト２１８を形成し、層２０６と層２０８との間の電気的及び機械的結合を提供する。なお、説明される構造は、例えば、層２０８と層２１０との間のインタフェース２２８におけるＤＴＤインターコネクト２３０の一部の実施形態において、任意の同様のハイブリッドボンドに適用可能であり得る。

【0110】

なお、図１及び図２Ａ－図２Ｃは、コンポーネントのそれらのアセンブリ内での相対的な配置を示すことを意図しており、また、一般に、このようなアセンブリは、図示されていない他のコンポーネント（例えば、様々な界面層、又は光学的機能、電気接続、若しくは熱緩和に関係する様々な他のコンポーネント）を含み得る。例えば、一部の更なる実施形態において、図１及び図２Ａ－２Ｂに示すアセンブリは、他の電気コンポーネントとともに複数のダイ及び／又はＸＰＵを含み得る。

【0111】

また、アセンブリの一部のコンポーネントは、図１及び図２Ａ－図２Ｂでは、平面状の矩形である又は矩形の固体から形成されているように示されているが、これは単に図示を容易にするためであり、これらのアセンブリの実施形態は、様々なコンポーネントを製造するのに使用される製造プロセスに起因して生じ得るように湾曲したり、丸みを帯びたり、その他で不規則な形状になったりし得る。

【0112】

図３Ａ及び図３Ｂは、ベースダイ１０２上のＩＰダイ２０２の構成例３００及び３１０を示す簡略化されたブロック図である。図３Ａに示すように、構成３００を有する一部の実施形態において、ＩＰダイ２０２は、その中の特定の回路に適した任意の好適な形状及び大きさのものとし得る。このように異なる大きさ及び形状にされたＩＰダイ２０２が、ベースダイ１０２の上に適切に配置され、それに従ってパターン形成されたＤＴＤインターコネクト２１８（図示せず）でベースダイ１０２に結合され得る。このような構成３００において、ＩＰダイ２０２のうちの１つ以上（又は、いずれでもない）がベースダイ１０２から張り出していてもよく、すなわち、ベースダイ１０２の境界を越えて延在していてもよい。隣接するＩＰダイ２０２間の隔たりは、モノリシックＳＯＣ内の２つのＩＰコア間のそれに匹敵して、数十マイクロメートル程度のものとし得る。図３Ｂに示す他の構成３１０において、ベースダイ１０２の上に配置された全てのＩＰダイ２０２が、ベースダイ１０２の境界内のアレイにきちんと収まるように規則的な形状にされてもよい。このような規則的な配置は、ＮＯＣ上のルーティングを単純にし得る。一部の実施形態において、マイクロエレクトロニクスアセンブリ１００を有するサーバアーキテクチャは、複数のベースダイ１０２及びＩＰダイ２０２を、全体として構成３００にて有してもよいし、全体として構成３１０にて有してもよいし、両方の混ぜ合わせで有してもよい。

【0113】

図４は、様々な実施形態に従ったプロセッサ（例えば、セルラープロセッサ、ネットワークプロセッサなど）向けのマイクロエレクトロニクスアセンブリ１００を示す簡略化されたブロック図である。図示した実施形態例において、マイクロエレクトロニクスアセンブリ１００は、ベースダイ１０２の第１のアレイと、該第１のアレイの上のＩＰダイ２０２の第２のアレイとを有している。ＩＰダイ２０２は、ＩＰダイ２０２の第２のアレイがベースダイ１０２の第１のアレイの上に収まるような大きさ及び形状にされ得る。マイクロエレクトロニクスアセンブリ１００は、第１の層２０６の複数のＩＰダイ２０２の様々なＩＰコアをリンクするＮＯＣ４０２を有し得る。ＩＰダイ２０２の第１の部分（例えば、２０２（１））は汎用プロセッサ回路４０４を有することができ、ＩＰダイ２０２の第２の部分（例えば、２０２（２））はアクセラレータ回路４０６を有することができる。ベースダイ１０２は、汎用プロセッサ回路及びアクセラレータ回路を支援するサポート回路を有することができる。

【0114】

セルラー（例えば、５Ｇ、６Ｇなど）プロセッサ及びネットワークプロセッサ（例えば、データセンター、バックボーンなど）は、一般に、特定のワークロードの非常に高速な処理を必要とする。それらは、特定のデジタル信号処理（ＤＳＰ）機能又はルックアップテーブル検索機能を含み得る。汎用プロセッサは、これらの機能のうち多くを実行することができるが、それらは高速でなかったり、電力効率が良くなかったり、又はコスト効率が良くなかったりする。汎用プロセッサに代わるカスタム特定用途向けＩＣ（例えば、ＡＳＩＣ）を用いることでこの問題を解決し得るが、これは一般に高価なソリューションであり、汎用プロセッサのスケールメリットから恩恵を受けない。さらに、新しいＡＳＩＣは、開発及び展開するのに高価で時間がかかり得るカスタムプラットフォーム及び新しいソフトウェアスタックを必要とする。

【0115】

モノリシックに集積されたアクセラレータを汎用プロセッサに追加することで、この問題を解決することができる。一般的な意味において、アクセラレータは、例えば暗号機能をオフロードすること、圧縮及び解凍、正規表現（ＲｅｇＥｘ）処理、データストレージ機能、及びネットワーキング動作などの、１つ以上の特定のタスク向けのハードウェアエンジンを有する（同一のＩＣダイ上の、又は異なるＩＣダイ上の）別個のアーキテクチャサブ構造である。従って、アクセラレータは、汎用プロセッサを用いてよりも低コストで、低電力で、又は少ない開発労力で、より高い性能を提供するように構成（例えば、チューニング、設計）される。アクセラレータは、固定機能の専用チップから、特定ドメインのアプリケーション用に構成された高度にプログラム可能なエンジンまで及ぶマクロアーキテクチャを有することができる。アクセラレータはまた、頻繁で規則的な計算のために、特殊な固定機能ハードウェアを使用する傾向がある。アクセラレータの例は、浮動小数点コプロセッサ、頂点ベースの３Ｄモデルの２次元（２Ｄ）表示プレーンへのレンダリングを加速するためのＧＰＵ、及びビデオコーデックの動き推定ステップ向けのアクセラレータを含む。従って、より大きな機能又は性能を達成するために、システムにアクセラレータが追加される。

【0116】

モノリシックに集積されたアクセラレータを汎用プロセッサに追加することは、汎用プロセッサ向けの既存のエコシステム及びプラットフォームからの恩恵を用いて、市場までのコスト及び時間を削減する。さらに、それは、アクセラレータとプロセッサとの間の高速通信を可能にするプロセッサ内の高速オンダイ（on-die）接続からの恩恵を受ける。しかしながら、このアプローチは、モノリシックダイサイズによって制限され、アクセラレータを汎用プロセッサと集積するのに高い労力を必要とする（例えば、プロセッサダイフロアプラン内でのテープアウト及びアクセラレータ適合）。同様に、多くのアクセラレータは、より低電力のシリコンプロセスをターゲットとすることによって（例えば、高度のデータレベル並列性を通じて高性能を達成することによって）非常に高い電力効率を達成することができるが、汎用プロセッサは典型的に、よりハイパワーの高性能シリコンプロセスをターゲットとする。また、アクセラレータに対する如何なる変更も、アクセラレータ及び汎用プロセッサの両方の新たなテープアウトを必要とする。

【0117】

アクセラレータと汎用プロセッサとのインパッケージ集積は、例えば、オンパッケージ高速ルーティングを通じての、又は例えばＩｎｔｅｌのＥＭＩＢ（登録商標）若しくはＦｏｖｅｒｏｓ（登録商標）技術などの先端パッケージング技術を通じての、更に別の選択肢である。これは、異なる複数のアクセラレータを同一の汎用プロセッサに接続すること又はその逆を可能にするアクセラレータのよりいっそうモジュール式の集積のために、アクセラレータと汎用プロセッサダイとを分離することを可能にする。しかしながら、このアプローチは、従来の２Ｄ／２．ｘＤオンパッケージインターコネクトのより高いパワー制限帯域幅に悩まされ、これは、より高いレイテンシ及びより遅くてより低い電力効率の処理をもたらすものである。

【0118】

アクセラレータをサーバＳＯＣオンパッケージと集積する一般的なアプローチは、ＮＯＣを介して共に及び他のシステムコンポーネントと通信する幾つかのプロセッシングコアで構成される汎用プロセッサチップを使用することを含む。ネットワーキング／ＤＳＰ動作は、ブリッジダイの上のダイ間接続、パッケージトレース、インターポーザなどの上でＮＯＣを通じてプロセッシングコア又はオンチップメモリコントローラからデータを送信することによって行われる。データは、次いで、アクセラレータチップレットによって受信され、処理され、そして、プロセッサダイに返送される。これは、新しいダイを設計及びテープアウトする必要なしに、各コンポーネント（例えば、プロセッサ、アクセラレータ）のモジュール式アップグレードを可能にする。

【0119】

しかしながら、このアプローチは、特に、データのかなりの部分（例えば、アクセラレータから非常に遠いコア又はメモリコントローラを通じて後に処理されるデータ）がアクセラレータに到達するために比較的長い距離を進行する必要があるコア数の多いプロセッサ及び／又は非集約化プロセッサにおいて、エネルギー効率及びレイテンシ限界に悩まされる。これは、（１）長いオンダイ（on-die）進行距離が、追加のレイテンシ及びより多くの電力消費をもたらすこと、及び（２）サービス品質に影響を及ぼし得るオンダイ（on-die）ネットワーク輻輳をもたらし得ること、を含む幾つかの問題をもたらす。

【0120】

マイクロエレクトロニクスアセンブリ１００の一部の実施形態は、同じプラットフォームを用いてより多くの市場に対処することを可能にすることができるカスタムネットワークアクセラレータの略モノリシックな集積を使用することによって、上述の問題に対する可能なソリューションを提供することができる。さらに、それは、性能に対して無視できる影響のみで、異なるアクセラレータ及び汎用プロセッサをうまく組み合わせること（ミックス・アンド・マッチ）を可能にする。マイクロエレクトロニクスアセンブリ１００は、細かく非集約化された汎用プロセッサ及びアクセラレータを有したサーバアーキテクチャを有する。このようなアーキテクチャは、現在利用可能な技術では効率的でない。何故なら、それらは、システムを幾つかのより小さいチップレットに分割するときに、かなりの面積、電力、及びレイテンシのオーバーヘッドをもたらすからである。しかしながら、１平方ミリメートル当たり１０，０００接続を超えるシリコンレベルのインターコネクト密度を持つハイブリッドボンディング、及びＩＣダイの少なくとも三層の積層を有する準モノリシックアーキテクチャを含んだ、ここに記載の技術を用いると、マイクロエレクトロニクスアセンブリ１００は、モノリシックＳＯＣにほぼ近い遥かに低いオーバーヘッドを持つことができる。

【0121】

様々な実施形態において、ＩＰコア配置及びチップ設計の他の側面がいっそう容易になり、接続トポロジの最適化が可能にされるように、マイクロエレクトロニクスアセンブリ１００の複合ＳＯＣアーキテクチャにおいてＮＯＣ４０２が適切に設計される。マイクロエレクトロニクスアセンブリ１００を使用する一例のサーバアーキテクチャは、２つの異なるタイプのＩＰコア、すなわち、ＩＰダイ２０２（１）内の汎用プロセッサ回路４０４と、ＩＰダイ２０２（２）内のアクセラレータ回路４０６とを有し得る。アクセラレータ回路４０６を有するＩＰダイ２０２（２）は、汎用プロセッサ回路４０４を有するＩＰダイ２０２（１）間で、同一平面のチップレットとして、ブリッジダイ１０４と同様の、ＩＰダイ２０２（１）の底面に取り付けられたチップレットとして、又は例えばベースダイ１０２内などのインターポーザ構成で、のいずれかで分散される（例えば、相互分散される）。マイクロエレクトロニクスアセンブリ１００にて具現化されるシステム・イン・パッケージは更に、汎用プロセッサ４０４とアクセラレータ４０６との間での通信用の第１のＮＯＣ４０２（１）と、汎用プロセッサ４０４の間のみでの通信用の第２のＮＯＣ４０２（２）との、２つの並列ＮＯＣ４０２を有してもよい。

【0122】

ＮＯＣ４０２は、１つ以上の層２０６、２０８、及び２１０を通る相互接続と、層２０６、２０８、及び２１０のうちの単一の層内の相互接続とを有し得る。ＩＰダイ２０２（２）のアクセラレータ回路４０６及び／又はそれらの関連する接続インフラストラクチャは、汎用プロセッサ回路４０６によって生成されるＮＯＣパケットの透過的なパススルーをサポートする。これは、汎用プロセッサ回路４０６が、アクセラレータ回路４０６を関与させることなく、他のワークロードのために互いに通信することを可能にする。なお、４０２（１）及び４０２（２）を含むＮＯＣ４０２は、簡略図中で概略的に示されており、特定のＮＯＣカップリングに対応するものではない。ＮＯＣ４０２の並列構成は、単一のＮＯＣのみで可能なものよりも多くのカスタマイズ及び性能上の利益を可能にし得る。それはまた、ＮＯＣ４０２（２）の汎用ＮＯＣ設計をＮＯＣ４０２（１）のアクセラレータ特有のＮＯＣ設計から切り離す（デカップリングする）。しかしながら、このようなデカップリングは、ＮＯＣ４０２（１）及び４０２（２）の両方をサポートするための追加の（例えば、複製された）ルーティングリソースという代償を伴う。

【0123】

それぞれＩＰダイ２０２（２）及びＩＰダイ２０２（１）内のアクセラレータ回路４０６及び汎用プロセッサ回路４０４は、異なるシリコンプロセスを使用して製造され得るが、アクセラレータ回路４０６及び汎用プロセッサ回路４０４は共にタイルとなるように設計され、これは、異なるワークロードに対するカスタマイズを可能にする。汎用プロセッサ回路４０４及びアクセラレータ回路４０６を有するＩＰダイ２０２（１）及び２０２（２）は、図中では同様の形状及び大きさにされているように示されているものの、同じ大きさである必要はない。従って、一部の実施形態において、汎用プロセッサ回路４０４を有するＩＰダイ２０２（１）は、アクセラレータ回路４０６を有するＩＰダイ２０２（２）と同様の大きさ及び形状のものであってもよく、他の実施形態において、汎用プロセッサ回路４０４を有するＩＰダイ２０２（１）は、アクセラレータ回路４０６を有するＩＰダイ２０２（２）と同様の大きさ及び形状のものでなくてもよい。

【0124】

ＩＰダイ２０２は、しかしながら、例えば、ベースダイ１０２を通じてのＮＯＣ４０２に対する均一及び／又は規則的な接続を容易にするために、下にあるベースダイ１０２の大きさ及び形状に従って形状及び／又は大きさを定められ得る。例えば、ＩＰダイ２０２は第１の大きさのものとすることができ、ベースダイ１０２は第２の大きさのものとすることができ、第２の大きさは、おおよそ、複数のＩＰダイ２０２が、如何なるオーバーハングもなく（すなわち、ベースダイ１０２の境界を越えて延在することなく）単一のベースダイ１０２の上に収容されることができるようなものである。従って、ＩＰダイ２０２とベースダイ１０２との間の全てのＤＴＤインターコネクト２１８（図示せず）が、（それらの間に再配線層（ＲＤＬ）を有して又は有さずに）ベースダイ１０２の境界内に完全に含まれ得る。また、汎用プロセッサ回路４０４を持つＩＰダイ２０２（１）を支持するベースダイ１０２（１）は、アクセラレータ回路４０６を持つＩＰダイ２０２（２）を支持するベースダイ１０２（２）とは異なる大きさにされてもよい。従って、一部の実施形態において、ベースダイ１０２（２）に取り付けられたＩＰダイ２０２（２）の数と比較して異なる数のＩＰダイ２０２（１）がベースダイ１０２（１）に取り付けられ得る。

【0125】

様々な実施形態において、ベースダイ１０２は、汎用プロセッサ回路４０４及びアクセラレータ回路４０６のためのサポート回路を有する。汎用プロセッサ回路４０４のためのサポート回路は、メモリコントローラ、キャッシュ、クロック回路などを有し得る。アクセラレータ回路４０６のためのサポート回路は、専用メモリレジスタ、データルータ、及びこれらに類するものを有し得る。一部の実施形態において、汎用プロセッサ回路４０４を持つＩＰダイ２０２（１）に取り付けられたベースダイ１０２（１）は、汎用プロセッサ回路４０４のために特別に構成されたサポート回路を有することができ、アクセラレータ回路４０６を持つＩＰダイ２０２（２）に取り付けられたベースダイ１０２（２）は、アクセラレータ回路４０６のために特別に構成されたサポート回路を有することができる。他の実施形態において、ベースダイ１０２（１）及び１０２（２）は、汎用プロセッサ回路４０４及びアクセラレータ回路４０６の両方のためのサポート回路を有してもよく、従って、入れ換え可能とし得る。

【0126】

図５は、２つの層５０２及び５０４を有するマイクロエレクトロニクスアセンブリ５００の簡略化された断面図である。層５０２は、それぞれ汎用プロセッサ回路４０４及びアクセラレータ回路４０８を持つＩＣダイ５０６及び５０８を有する。層５０４は、ＩＣダイ５０６と５０８との間の電気的結合を提供するブリッジダイ５１０を有する。一部の実施形態において、ブリッジダイ５１０は能動デバイスを有してもよく、他の実施形態において、ブリッジダイ５１０は能動デバイスを有しなくてもよい。一部の実施形態において、ブリッジダイ５１０はインターポーザを有し得る。ブリッジダイ５１０は、ＴＤＶ５１４を持つ誘電体５１２に埋め込まれることができ、あるいは、それによって取り囲まれることができる。一部の実施形態において、誘電体５１２は、誘電体２３２及び／又は２４４と同じ材料を有し得る。マイクロエレクトロニクスアセンブリ５００の一部の実施形態は、ＩＣダイ５０６及び５０８のための共通のインタフェース及びタイル化可能なチップレットサイズ（例えば、１０平方ミリメートル）を通じたモジュール性、並びに、層５０２と層５０４との間のハイブリッドボンディング接続及びインターポーザアーキテクチャの使用を通じた高性能を可能にして、面積、電力、及びレイテンシに対するダイ間接続オーバーヘッドを最小限にし得る。

【0127】

マイクロエレクトロニクスアセンブリ５００におけるＮＯＣ４０２は、ＩＣダイ５０６内の汎用プロセッサ回路４０４とＩＣダイ５０６内のアクセラレータ回路４０６との間での通信のための第１のＮＯＣ４０２（１）と、ＩＣダイ５０８内の汎用プロセッサ回路４０４間での通信のための第２のＮＯＣ４０２（２）とを有し得る。ＩＣダイ５０６及び５０８の大きさは、それぞれ、それら各々内の汎用プロセッサ回路４０４及びアクセラレータ回路４０６の数に合わせて調整され得る。ブリッジダイ５１０とＩＣダイ５０６及び５０８との間のＤＴＤインターコネクト５１６は、ハイブリッドボンド（例えば、メタル・オン・メタルボンド及び酸化物・オン・酸化物ボンド）を有し、レイテンシを低減させるとともにシリコンレベルのインターコネクト密度を可能にする。

【0128】

図６は、第１の層２０６、第２の層２０８、及び第３の層２１０である３つの層を有するマイクロエレクトロニクスアセンブリ１００の簡略化された断面図である。この実施形態例に示されるように、ＩＰダイ２０２（１）は汎用プロセッサ回路４０４を有することができ、ＩＰダイ２０２（２）はアクセラレータ回路４０６を有することができる。他の実施形態において、ＩＰダイ２０２（１）は、２つ以上の汎用プロセッサ回路４０４を有してもよく、同様に、ＩＰダイ２０２（２）は、２つ以上のアクセラレータ回路４０６を有してもよい。このような実施形態におけるＮＯＣ４０２は、ベースダイ１０２（例えば、１０２（１）及び１０２（２））を通じて提供されることができ、隣接するベースダイ１０２（例えば、１０２（１）及び１０２（２））間の相互接続は、ブリッジダイ１０４を通じてである。一部の実施形態において、ベースダイ１０２（例えば、１０２（１）又は１０２（２））も、汎用プロセッサ回路４０４及び／又はアクセラレータ回路４０６のうちの１以上を有してもよい。一部の実施形態において、汎用プロセッサ回路４０４を持つＩＰダイ２０２（１）に結合されたベースダイ１０２（１）は、アクセラレータ回路４０６を持つＩＰダイ２０２（２）に結合されたベースダイ１０２（２）と実質的に同じとし得る。他の実施形態において、汎用プロセッサ回路４０４を持つＩＰダイ２０２（１）に結合されたベースダイ１０２（１）は、例えば、より高速なフィードスルーをサポートするために、又はより高度なルーティングのために、アクセラレータ回路４０６を持つＩＰダイ２０２（２）に結合されたベースダイ１０２（２）とは異なり得る。

【0129】

図７Ａ及び図７Ｂは、様々な実施形態に従った、ＮＯＣ４０２の簡略化されたブロック図である。図７Ａに示すように、ＮＯＣ４０２は、マイクロエレクトロニクスアセンブリ１００内の１つ以上のネットワークにて、様々なＩＰコア２０４を共に結合し得る。ＮＯＣ４０２は、第１のＮＯＣ４０２（１）と、並列の第２のＮＯＣ４０２（２）とを有し得る。説明を容易にするために、ＮＯＣ４０２（１）及び４０２（２）は、互いを区別するために異なる陰影で示されている。例えば２０４（１）といった特定のＩＰコア２０４は、ＮＯＣ４０２（１）上で相互接続されることができ、一方、例えば２０４（２）といった特定の別のＩＰコア２０４は、ＮＯＣ４０２（２）上で相互接続されることができる。具体的に示していないが、一部のＩＰコア２０４は、２つ以上のＮＯＣ上で相互接続され得る。なお、２つの並列ＮＯＣのみが示されているが、実施形態の広い範囲内で、マイクロエレクトロニクスアセンブリ１００に実現可能な如何なる数のＮＯＣがマイクロエレクトロニクスアセンブリ１００内に設けられてもよい。一部の実施形態において、各ＩＰコア２０４が別々のＩＰダイ２０２上に設けられてもよく、他の実施形態において、単一のＩＰダイ２０２が２つ以上のＩＰコア２０４を有してもよく、更なる他の実施形態において、単一のＩＰコア２０４が複数のＩＰダイ２０２にわたって分散されてよい。

【0130】

また、ＮＯＣ４０２についてメッシュトポロジが示されているが、トーラス、リング、スターなどを含め、任意の好適なトポロジ、及び異なるトポロジの組合せが、実施形態の広い範囲に包含され得る。例えば、一部の実施形態において、ＮＯＣ４０２（１）はメッシュトポロジを有する一方で、ＮＯＣ４０２（２）はリングトポロジを有してもよく、他の実施形態において、ＮＯＣ４０２（１）はトーラストポロジを有する一方で、ＮＯＣ４０２（２）はメッシュトポロジを有してもよい、等々である。ＮＯＣ４０２（１）及び４０２（２）の各々が、ルータ回路７０２、例えば、それぞれ７０２（１）及び７０２（２）と、好適な通信チャネルを提供するリンク７０４、例えば、それぞれ７０４（１）及び７０４（２）とを有し得る。なお、ここで使用される“リンク”は、通信チャネルを指し、必ずしも、例えばメタルトレースなどの物理的接続を指すわけではない。特定の疎なリンク７０６が、ＮＯＣ４０２（１）とＮＯＣ４０２（２）との間での通信を可能にするために、ＮＯＣ４０２（１）とＮＯＣ４０２（２）とを疎らに接続し得る。疎なリンク７０６に含まれるこれら少数の接続は、データがネットワーク間を横断するときにのみ使用され、従って、適切な利用及び帯域幅分配を確保するために接続の初期プランニングが重要であり得る。密な接続の代わりに疎なリンク７０６を用いてＮＯＣ４０２（１）と４０２（２）とを結合することは、マイクロエレクトロニクスアセンブリ１００内のリソースを節約するように作用し得る。

【0131】

様々な実施形態において、ＩＰコア２０４は、リンク７０４によってルータ回路７０２に結合され、各リンク７０４が、ＩＰダイ２０２とベースダイ１０２との間の複数の相互接続を有し、少なくとも２つのリンク７０４が、ノードにおいて共に導電結合される。リンク７０４を形成する相互接続は、複数の導体を有し得る。一部の実施形態において、ノードは、相互に直交する複数の導体のジャンクションを形成する。

【0132】

図を煩雑にしないために図示していないが、ＮＯＣ４０２は、例えば、各ＩＰコア２０４のエッジに置かれるネットワークインタフェース、及び、例えば高精細マルチメディアインタフェース（high-definition multimedia interface；ＨＤＭＩ（登録商標））、Ｉ２Ｃ、ＵＳＢ、及び汎用非同期送受信機（universal asynchronous receiver-transmitter；ＵＡＲＴ）などのオンチップインタフェースといった、更なる要素を有し得る。ネットワークインタフェースは、ＩＰコア２０４によって生成されたデータ（例えば、デジタル信号）をパケット化し、パケットをルータ回路７０２に送信する。ルータ回路７０２は、ＩＰコア２０４からの又は他の接続されたルータ回路からのパケットをバッファする。ネットワークインタフェースは、マイクロエレクトロニクスアセンブリ１００のモジュラーアーキテクチャを容易にし、関連するハウスキーピング動作を有するＩＰダイ２０２のうちの１つ以上の上の異なるＩＰコア２０４間のシームレスな通信を、それらの通信プロトコルに関係なく確保する。

【0133】

なお、ＮＯＣトポロジは、ネットワークアーキテクチャの物理的編成を表し、必ずしも、１つ以上のＩＣダイ上に実現される物理的レイアウトを反映するわけではない。図示したメッシュトポロジでは、各ルータ回路７０２が、リンク７０４を介して１つのＩＰコア２０４及び４つの隣接するルータ回路に接続されている。メッシュトポロジを用いると、複数のＩＰダイ２０２内の莫大な数のＩＰコア２０４を規則的な形状の構造に組み込むことができ、スケーラビリティ及び経路ダイバーシティを可能にする。様々なＩＰコア２０４間での通信は、ＮＯＣ４０２上のソースノードから宛先ノードへと通信パケットをルーティングするのに適したアルゴリズムを用いて達成されることができる。この文脈において、効率的で正確なパケットルーティングのための好適なルーティングアルゴリズムが、パケット交換及び回線交換、又はこれらの組み合わせとともに、ルータ回路７０２において使用され得る。

【0134】

伝統的なプレーナダイ構成では、汎用プロセッサとアクセラレータとの間のルーティングリソースと、ダイにわたって高帯域幅低レイテンシ接続を分配するために必要なグローバルインターコネクトとの間に競合がある。ここに開示される準モノリシックパッケージングアーキテクチャによって可能にされるモジュール式インターポーザアプローチを用いることにより、ベースダイ１０２上のリソースを、グローバル高帯域幅インターコネクトのために利用することができる。従って、様々な実施形態によれば、ルータ回路７０２、及びリンク７０４の多くが、ベースダイ１０２のうちの１つ以上に置かれ得る。疎に接続された並列ネットワークＮＯＣ４０２（１）及び４０２（２）を用いて、ダイ間（インターダイ）通信と接続チップレット間グローバル通信との間の帯域幅競合が排除され又は大幅に減少され得る。

【0135】

図７Ｂに示すように、ＮＯＣ４０２は更に、（とりわけ）幾つかの階層的な並列ＮＯＣ４０２（１）、４０２（２）、及び４０２（３）を有し得る。例えば、ＮＯＣ４０２（１）は、マイクロエレクトロニクスアセンブリ１００の全体にわたるグローバルネットワークを有し得る。複数のベースダイ１０２は、ＮＯＣ４０２（１）上で互いに通信し得る。ＮＯＣ４０２（１）のリンク及びルータ回路は、複数のベースダイ１０２及びブリッジダイ１０４を用いて実現され得る。

【0136】

ＮＯＣ４０２（２）は、別個のベースダイ１０２各々にわたる中間ネットワークを有し得る。対応するベースダイ１０２に結合された複数のＩＰダイ２０２が、ＮＯＣ４０２（２）上で互いに通信し得る。ＮＯＣ４０２（２）のリンク及びルータ回路は、複数のベースダイ１０２及びＩＰダイ２０２を用いて実現されることができ、２つ以上のＩＰダイ２０２がブリッジダイ１０４を介して同一のベースダイ１０２に結合される実施形態では、ＮＯＣ４０２（２）のリンク及びルータ回路は、そのようなブリッジダイ１０４を用いて実現され得る。ＮＯＣ４０２（２）は、一部の実施形態において、リンク７０６を用いてＮＯＣ４０２（１）に結合し得る。

【0137】

ＮＯＣ４０２（３）は、別個のＩＰダイ２０２各々にわたるダイ内（イントラダイ）ネットワークを有し得る。２つ以上のＩＰコア２０４をＩＰダイ２０２が有する実施形態において、ＮＯＣ４０２（３）は、同一のＩＰダイ２０２内の別々のＩＰコア２０４間の通信を可能にし得る。ＮＯＣ４０２（３）のリンク及びルータ回路は、ＩＰダイ２０２内のメタルトレース及びビアを用いて実現され得る。ＮＯＣ４０２（３）は、例えば、リンク７０６を用いてＮＯＣ４０２（２）及び／又はＮＯＣ４０２（１）に結合し得る。ここに記載されるようにダイ境界に沿ってネットワークを分けることにより、モジュール式並列階層ネットワークをマイクロエレクトロニクスアセンブリ１００内に設けることができる。

【0138】

図８Ａ及び図８Ｂは、マイクロエレクトロニクスアセンブリ１００の一部のＮＯＣ構成の簡略化されたブロック図である。様々な実施形態によれば、ＮＯＣ４０２のルータ回路７０２及びリンク７０４の大部分は、ベースダイ１０２にて実現されることができ、ＩＰダイ２０２は、それぞれのＩＰダイ２０２の大きさ及び帯域幅要件に基づくベースダイ１０２への適切な接続を用いて、例えば４０２（１）又は４０２（２）といった個々のＮＯＣに取り付けられることができる。物理的（例えば、構造的）な意味において、ＮＯＣ４０２は、図８Ａに示すような様々な相互接続８０４、８０６、及び８０８のジャンクションを表すノード８０２を有してマイクロエレクトロニクスアセンブリ１００内に実現され得る。例えば、ＮＯＣ４０２（１）に属するノード８０２（１）を考える。ノード８０２（１）は、３つの異なる相互接続のジャンクションを有し、すなわち、同一のＮＯＣ４０２（１）内の他のノードとの層内結合を表す、破線で示された相互接続８０４（１）と、異なるＮＯＣ４０２（２）内の他のノードとの層内結合を表す、点線で示された相互接続８０６と、同一のＮＯＣ４０２（１）内のＩＰダイ２０２との層外結合を表す、矢印で示された相互接続８０８（１）とのジャンクションを有する。ＮＯＣ４０２（１）内の１つ以上のこのようなノード及び相互接続は、リンク７０４を好適に形成し得る。相互接続８０６は、リンク７０６の一部を形成し得る。

【0139】

相互接続８０４及び８０６は、例えば、ベースダイ１０２のメタライゼーションスタック２２２及びＴＳＶ２２４内の、メタル経路（例えば、メタルトレース及びビア）を通じて実現され得る。相互接続８０８は、例えばベースダイ１０２とＩＰダイ２０２との間のハイブリッドボンド（例えば、メタル間ボンド及び酸化物間ボンド）といったＤＴＤインターコネクト２１８、並びに適宜にいずれかのダイ内のビア及びメタルトレースによって実現され得る。一部の実施形態において、相互接続８０４、８０６及び８０８はまた、ベースダイ１０２とブリッジダイ１０４との間のＤＴＤインターコネクト２３０、メタライゼーションスタック２３８内のメタルトレース及びビア、並びにブリッジダイ１０４のＴＳＶ２４２によって実現され得る。

【0140】

様々な実施形態において、キャッシュ８１０が、ベースダイ１０２に配置され、一部の実施形態において、ベースダイ１０２のアレイにわたって分散され、また、それに接続された１つ以上のＩＰダイ２０２によってアクセス可能であることができる。一部の実施形態において、ベースダイ１０２上のキャッシュ８１０を、例えば、それに直接結合されたＩＰダイ２０２のキャッシュだけに接続されたローカルネットワークに関連付け、（例えば、マイクロエレクトロニクスアセンブリ１００内の実質的に全てのＩＰダイ２０２から）ネットワーククラスタのサイズを縮小することによって、キャッシュルックアップに必要なレイテンシが低減され得る。一部の実施形態において、キャッシュ８１０は、キャッシュ８１０をホストするベースダイ１０２に直接結合されていない第１の層２０６内の他のＩＰダイ２０２によってアクセス可能とし得る。一部の実施形態において、キャッシュ８１０は、マイクロエレクトロニクスアセンブリ１００内のＩＰダイ２０２の一部又は全てにアクセス可能に、複数のベースダイ１０２にわたって分散され得る。一部の実施形態において、ＮＯＣ４０２は、ダイ境界において別々のネットワーク（例えば、ＮＯＣ４０２（１）、ＮＯＣ４０２（２）など）に分割され、別個のソケットＩＤに関連付けられたり、より大きいクラスタに組み合わされたりし得る。

【0141】

図８Ｂに示すように、１つ以上のＩＰダイ２０２が、相互接続８０８を用いて適切なＮＯＣに結合され得る。例えば、ＩＰダイ２０２（１）は、ノード８０２（２）及び相互接続８０８（２）によってＮＯＣ４０２（２）に結合され得る。図示した実施形態例では、４つのノード８０２（２）がＮＯＣ４０２（２）に結合するために利用され、単一のノードで利用可能な帯域幅よりも４倍大きい帯域幅を可能にする。４つのノード８０２（２）と４つの相互接続８０８（２）との組み合わせが、ＩＰダイ２０２（１）に含まれるＩＰコア２０４（図示せず）をベースダイ１０２内のルータ回路（図示せず）と接続する単一のリンク７０４を表し得る。ベースダイ１０２上の並列ＮＯＣ４０２（１）に属するノード８０２（１）は、ＩＰダイ２０２（１）の下の相互接続に利用可能であるが、ＩＰダイ２０２（１）内の特定のＩＰコア２０４は、設計パラメータ及び他の考慮事項に基づいてＮＯＣ４０２（１）に接続されていないので、そのようなノードは、この実施形態例において電気的結合に使用されないとし得る。機械的強度のためにそのような位置にハイブリッドボンドが存在してもよいが、該ボンドは、電気的に絶縁され、及び／又はＮＯＣ４０２への結合に使用されないとし得る。一方で、特定のＩＰコア２０４がＮＯＣ４０２（１）及び４０２（２）の両方に結合される場合には、そのような利用可能なノードは結合のために好適に使用されることができる。

【0142】

ＩＰダイ２０２（２）及びＩＰダイ２０２（３）は、同様に、ノード８０２（１）及び相互接続８０８（１）によってＮＯＣ４０２（１）に結合され得る。ＮＯＣ４０２（２）に属するノード８０２（２）は、ＩＰダイ２０２（２）及び２０２（３）に電気的に結合されないままであり得る。図示した実施形態例では、ノード８０２（１）のうちの２つが、ＩＰダイ２０２（２）及び２０２（３）の各々においてＮＯＣ４０２（１）に結合するために利用され、単一のノードで得られる帯域幅の２倍で、（例えば、ＩＰダイ２０２（１）においてのように）４つのノードで得られる帯域幅の半分を有する。

【0143】

図８Ｃは、様々な実施形態に従った一例のＮＯＣ４０２の簡略化された断面図である。図示した実施形態例において、マイクロエレクトロニクスアセンブリは、ＩＰダイ２０２（１）内のＩＰコア２０４（１）、２０４（２）と、ＩＰダイ２０２（２）内のＩＰコア２０４（３）と、ＩＰダイ２０２（３）内のＩＰコア２０４（４）とを含んでいる。ＩＰダイ２０２（１）及び２０２（２）はベースダイ１０２（１）に取り付けられ、ＩＰダイ２０２（３）はベースダイ１０２（２）に取り付けられている。ＩＰダイ２０２（１）、２０２（２）、及び２０２（３）は第１の層２０６にある。ベースダイ１０２（１）及び１０２（２）は第２の層２０８にある。第３の層２１０のブリッジダイ１０４が、ベースダイ１０２（１）と１０２（２）とを結合している。ＮＯＣ４０２が、ＩＰコア２０４（１）、２０４（２）、２０４（３）、及び２０４（４）を様々な方式で結合し、例えば、３つの並列サブネットワークＮＯＣ４０２（１）、ＮＯＣ４０２（２）、及びＮＯＣ４０２（３）で結合する。ＮＯＣ４０２（１）は、ベースダイ１０２（１）及び１０２（２）並びにブリッジダイ１０４によってＩＰコア２０４（１）、２０４（２）、２０４（３）及び２０４（４）を結合する。ＮＯＣ４０２（２）は、ベースダイ１０２（１）を介してＩＰコア２０４（１）及び２０４（２）をＩＰコア２０４（３）と結合する。ＮＯＣ４０２（３）は、ＩＰダイ２０２（１）内のＩＰコア２０４（１）と２０４（２）とを結合する。

【0144】

ＮＯＣ４０２（１）に属する第２の層２０８におけるベースダイ１０２内のノード８０２は、３つの異なる相互接続の接続点を有することができ、すなわち、同じＮＯＣ４０２（１）内の他のノードとの層内結合を表す相互接続８０４と、異なるＮＯＣ４０２（２）内の他のノードとの層内結合を表す相互接続８０６と、同じＮＯＣ４０２（１）内のＩＰダイ２０２との層外結合を表す相互接続８０８との接続点を有することができる。相互接続８０４は、ベースダイ１０２（１）及び１０２（２）内のメタルトレース及びビア、並びにブリッジダイ１０４内のメタルトレース及びビアを、層２０８と層２１０との間のＤＴＤインターコネクト２３０とともに横断し得る。同様に、相互接続８０６は、ベースダイ１０２（１）及び１０２（２）内のメタルトレース及びビア、並びにブリッジダイ１０４内のメタルトレース及びビアを、層２０８と層２１０との間のＤＴＤインターコネクト２３０とともに横断し得る。相互接続８０６は、ベースダイ１０２（１）内のメタルトレース及びビア、ＩＰダイ２０２（１）、及び層２０６と層２０８との間のインタフェースにおけるＤＴＤインターコネクトを横断し得る。ノード８０２並びに相互接続８０４、８０６、及び８０８は、リンク７０４（及び／又は疎な７０６）の一部を有し得る。

【0145】

ルータ回路７０２は、例えばベースダイ１０２（１）及び／又は１０２（２）など、層２１０内に設けられ、マイクロエレクトロニクスアセンブリ１００にわたるメッシュを形成し得る。一部の実施形態において、例えばＮＯＣ４０２（３）などのダイ内（イントラダイ）ＮＯＣであっても、例えばベースダイ１０２（１）及び１０２（２）内といった層２１０内に設けられたルータ回路７０２を使用することができる。そのようなネットワークリソースを層２１０内に設けることは、ＩＰダイ２０２（１）－２０２（４）内のダイエリアを解放する。

【0146】

３つのネットワークのみが記述されているが、様々な他のＮＯＣ構造及びトポロジも、実施形態の広い範囲内で可能である。例えば、ＩＰコア２０４（１）は、ＮＯＣ４０２（１）に並列のネットワークにてＩＰコア２０４（４）に結合されてもよく、ＩＰコア２０４（１）及び２０４（３）は、ＮＯＣ４０２（３）に並列のネットワークにて結合されてもよく、等々である。従って、ネットワークは、一部の実施形態において、ダイ境界に基づいて細分化されてもよく、他の実施形態において、機能境界においてサブネットワークが形成されてもよく、例えば、全てのメモリコアが１つのサブネットワークを介して結合される一方で、全てのコアが別のサブネットワークを介して経由して結合されてもよく、等々である。任意の好適なネットワーク構成が、実施形態の広い範囲内で使用され得る。

【0147】

図９は、一部は伝統的なＣＭＯＳプロセスを用いて製造され、他は“ビヨンドＣＭＯＳ”プロセスを用いて製造された、複数のダイのハイブリッド集合を有した、複数の層を有するマイクロエレクトロニクスアセンブリ１００の一実施形態例を示す簡略化されたブロック図である。ここで使用されるビヨンドＣＭＯＳダイは、ＣＭＯＳではないプロセスを使用して作製されたダイを有する。典型的に、ビヨンドＣＭＯＳダイは、計算状態を規定するために、電子電荷の代わりに、スピン、相、多極配向、機械的位置、極性、軌道対称性、磁束量子、分子構成、及び他の量子状態を使用する。ビヨンドＣＭＯＳダイの一例は、それぞれスピン注入器及び検出器として機能する強磁性ソース及び強磁性ドレインを持ち、磁気抵抗デバイスとして機能しながらトランジスタとして挙動するスピントランジスタ（例えば、スピンＦＥＴ、スピンＭＯＳＦＥＴトランジスタ）を含む。ビヨンドＣＭＯＳダイの他の一例は、情報の伝送及び処理のために集団スピン振動を利用するタイプの磁気論理デバイス有するスピン波デバイスである。

【0148】

ここで使用されるとき、用語“ビヨンドＣＭＯＳプロセス”は、強磁性材料、強誘電材料、圧電材料、ピエゾ抵抗材料、磁気歪み材料、又は同等物、例えば、半金属強磁性材料、例えばインジウムガリウム砒素（ＩｎＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）などの強いスピン軌道相互作用を持つ材料、例えば二酸化バナジウム、ニオブ酸鉛マグネシウム－チタン酸鉛、ニッケルなどの相関電子材料、高異方性磁性材料、カーボンナノチューブ、グラフェン、ポリマー系材料、歪みゲルマニウム、シリコンゲルマニウム、例えばアルミニウム、ハフニウム、タンタル、チタン、タングステン、及びジルコニウムのうちの少なくとも１つとの酸素の化合物などの酸化物、例えばチタン、プラチナ、ニッケル、タングステンなどの導電性金属、例えばペロブスカイトなどの導電性酸化物、高分子材料、低密度カーボン、例えばＰｒ_１－ｘＣａ_ｘＭｎＯ_３、ＳｍＮｉＯ_３、ＮｉＯ、Ｃａ_２ＲｕＯ_４、ＮｂＯ_２、ＡＭ_４Ｘ_８（Ａ＝Ｇａ、Ｇｅ；Ｍ＝Ｖ、Ｎｂ、Ｔａ；Ｘ＝Ｓ、Ｓｅ）などの“モット材料”などを用いる半導体技術で使用される任意の製造プロセスを指す。

【0149】

ＣＭＯＳトランジスタＩＣがムーアの法則に従ってスケーリングされるにつれて、それら内で消散される電力が、熱を取り除く能力を超えて増大する。また、データセンターにおけるコンピューティング演算に対する需要が、時間とともに指数関数的に増大している。これら２つの傾向が、よりエネルギー効率の良いコンピューティングチップの必要性を強調しており、それが、ビヨンドＣＭＯＳダイを通じて実現され得る。ＣＭＯＳダイとビヨンドＣＭＯＳダイとの間の動作電圧、電力などの独特な違いは、２つの異なる種類のデバイス間でのシームレスなデータ交換を可能にするために、それらを微細なスケールで相互接続する新規のパッケージング方法を必要とする。現在、ビヨンドＣＭＯＳダイ（例えばトンネルＦＥＴ、２Ｄ材料ＦＥＴ、強誘電体ＦＥＴ、スピントロニック、圧電、磁電など）は、パッケージされていないチップ内の小規模回路でのみ実証されている。例えば、標準的なブリッジダイ又は同様のアーキテクチャに基づく現在存在するパッケージング方法は、ＣＭＯＳ回路よりも低い電圧及び遅いクロック周波数で動作するビヨンドＣＭＯＳ回路には適していない。特に、より遅いクロック周波数は、コンピューティングのためのより多数の並列コア及びデータを搬送するためのより広いバスにつながるが、これらはどちらも、現在存在するパッケージング方法では十分に実現されないが、本開示で説明されるマイクロエレクトロニクスアセンブリ１００で可能にされ得るものである。

【0150】

様々な実施形態によれば、一部はビヨンドＣＭＯＳを用いて製造され、他はＣＭＯＳを用いて製造される複数のＩＣダイが、複数の導電結合されるＩＰコアによって使用される集合的なサポート回路を提供する比較的大きいベースダイ１０２に物理的に、導電的に、及び通信可能に結合され得る。サポート回路の例は、以下に限られないが、電圧レギュレーション回路、入力／出力回路、データストレージ回路、クロック回路、電力送達ネットワーク回路などを含み得る。例えばブリッジダイ及びシリコンインターポーザを使用するなどの典型的な異種集積技術は、比較的低い垂直インターコネクト密度を持つ。対照的に、準モノリシックアーキテクチャの複数の層でのハイブリッドボンディングは、複数の異なる層を通じてオンチップ高帯域幅ネットワークを形成することをサポートすることが可能な、遥かに高いシリコンレベルのインターコネクト密度を可能にすることができる。これは、ビヨンドＣＭＯＳプロセスを用いて形成されるＩＣダイにとって特に重要である。

【0151】

一実施形態例において、マイクロエレクトロニクスアセンブリ１００は、ベースダイ１０２に結合された１つ以上のＩＰダイ２０２を有することができ、ＩＰダイ２０２及びベースダイ１０２は、伝統的なＣＭＯＳプロセスを使用して製造される。一実施形態例において、ＩＰダイ２０２は、プロセッサ回路として機能するＩＰコア２０４（この図及び後続の図では、ビヨンドＣＭＯＳプロセスを使用して作製されるＩＰコアと区別するために、ＣＭＯＳ ＩＰコア２０４と称することもある）を有することができ、別のＩＰダイ２０２は、メモリとして機能する別のＣＭＯＳ ＩＰコア２０４を有することができる。様々な他のタイプのＣＭＯＳ ＩＰコア２０４が、実施形態の広い範囲内でマイクロエレクトロニクスアセンブリ１００に含められ得る。加えて、マイクロエレクトロニクスアセンブリ１００は、ＣＭＯＳ以外のプロセスを使用して製造された、デバイス、回路などを含むビヨンドＣＭＯＳ ＩＰコア９０４を有する１つ以上のビヨンドＣＭＯＳダイ９０２を有することができる。そのようなビヨンドＣＭＯＳダイ９０２は、限定ではなく例として、ナノ磁石、強誘電体キャパシタ、及び多数決ゲートを含め、強誘電体材料及び強磁性体材料を含み得る。

【0152】

一部の実施形態において、マイクロエレクトロニクスアセンブリ１００はまた、ベースダイ１０２に結合された１つ以上の超低電圧ＣＭＯＳ（super-low voltage CMOS；ＳＬＶＣ）ダイ９０６（advanced-very-low-voltage-CMOS（ＡＶＣ）又はadvanced-ultra-low-voltage-CMOS（ＡＵＣ）とも呼ばれる）を有し得る。マイクロエレクトロニクスアセンブリ１００の他の実施形態は、如何なるＳＬＶＣダイ９０６を含んでいなくてもよい。ＳＬＶＣダイ９０６も、一部の実施形態において互いに積み重ねられ得る。

【0153】

ビヨンドＣＭＯＳダイ（及びＳＬＶＣダイ）に特徴的な特徴は、伝統的なＣＭＯＳデバイス（例えば、０．６Ｖ、０．８Ｖ）と比較して低いそれらの動作電圧（例えば、０．２Ｖ又は０．３５Ｖ）であるので、例えばＣＭＯＳダイ及びビヨンドＣＭＯＳダイの両方を有するこの実施形態例に示されるものなどのハイブリッドシステムは、これらの２つの異なるドメイン間で変換回路を使用し得る。例えば、ベースダイ１０２は、レベルシフタ（ＬＳ）（例えば、アナログ回路における変圧器と同様に、信号を１つの論理レベル又は電圧ドメインから別の論理レベル又は電圧ドメインに変換する回路）として機能し、信号を０．６Ｖから０．２Ｖに変換する変換回路９０８を有し得る。一部の実施形態において、電圧変換のための変換回路９０８は、ＣＭＯＳ ＩＰダイ２０２からの０．６Ｖ又は０．８Ｖの第１電圧の信号を、ビヨンドＣＭＯＳダイ９０２のための０．２Ｖの第２電圧の信号に変換するＬＳを有する。同様に、ＬＳは、ビヨンドＣＭＯＳダイ９０２からの０．２Ｖの第２電圧の信号を、ＣＭＯＳ ＩＰダイ２０２のための０．６Ｖ又は０．８Ｖの第１電圧の信号に変換し得る。一部の実施形態において、ＬＳは、ＣＭＯＳ ＩＰダイ２０２からの０．６Ｖの第１電圧の信号を、ＳＬＶＣダイ９０６のための０．３５Ｖの第２電圧の信号に変換し得る。同様に、ＬＳは、ＳＬＶＣダイ９０６からの０．３５Ｖの第２電圧の信号を、ＣＭＯＳ ＩＰダイ２０２のための０．６Ｖ又は０．８Ｖの第１電圧の信号に変換し得る。さらに、変換回路９０８はまた、ＣＭＯＳ回路のより高いクロック周波数からビヨンドＣＭＯＳ回路のより低いクロック周波数への変換を可能にする（例えば、分散データ処理のための）シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）を有し得る。そして、変換された信号が、ビヨンドＣＭＯＳダイ９０２に転送され得る。電圧レギュレータを有する別の回路ブロック９１０が、ビヨンドＣＭＯＳダイ９０２及び／又はＳＬＶＣダイ９０６への低電圧の電力をレギュレートし得る。

【0154】

なお、変換回路９０８及び９１０は、ベースダイ１０２内の回路として示されているが、それらはまた、適宜に、ベースダイ１０２に結合された別個のＩＣダイ、又はＩＰダイ２０２、ビヨンドＣＭＯＳダイ９０２、及び／又はＳＬＶＣダイ９０６内に実現されてもよい。例えば、それらは、ＩＰダイ２０２とベースダイ１０２との間の追加の層内のＩＣダイに組み込まれてよく、これらの層は、シリコンレベルのインターコネクト密度を持つインターコネクトで結合される。

【0155】

一組のインターコネクト９１２が、２つのビヨンドＣＭＯＳダイ９０２の間を含め、コンポーネント間の信号を容易にし得る。様々な実施形態において、インターコネクト９１２は、ハイブリッドボンド（例えば、メタル間ボンド及び酸化物間ボンド）、又は電圧ステップダウン（又は必要に応じてステップアップ）及びビヨンドＣＭＯＳダイ９０２の低めのクロック周波数のためのより多くの接続を容易にする同様のピッチ及びシリコンレベルインターコネクト密度（例えば、１０，０００－５０，０００接続／ｍｍ^２）を有する他の種類のボンドを有し得る。一部の実施形態において、ＣＭＯＳダイとビヨンドＣＭＯＳダイとの間のインターコネクト９１２は、高帯域幅の相互接続を提供することに専用の別個のブリッジダイ１０４にて実現されてもよい。

【0156】

また、ビヨンドＣＭＯＳダイ９０２は、より低い電圧及びより低い電力で動作するので、その中で発生する熱は、ＣＭＯＳデバイスの場合よりも低くなることができ、真の３Ｄスタックでのデバイスの垂直スタッキングを可能にする。従って、複数のビヨンドＣＭＯＳダイ９０２（及び／又はＳＬＶＣダイ９０６）を互いに上下に積み重ねてもよく、各々が、シリコンレベルのインターコネクト密度を持つハイブリッドボンド又は同等物を有するインターコネクト９１２で相互接続される。ここで説明されるマイクロエレクトロニクスアセンブリ１００は、高密度インターコネクトを用いてＣＭＯＳダイ及びビヨンドＣＭＯＳダイを集積することを可能にし、ＣＭＯＳダイ（例えば、２０２）とビヨンドＣＭＯＳダイ（例えば、９０２）との間の異なる電圧、異なるクロック周波数、及びバス幅（例えば、通信チャネルの数）の調整を可能にする。

【0157】

特に、広いバス幅は、シリコンレベルのインターコネクト密度（例えば、１平方ミリメートル当たり１０，０００個を超える接続）を持つインターコネクト９１２によって容易にされ得る。例えば、変換回路９０８は、第１周波数とより低い第２周波数との間で信号の周波数を変更するＳｅｒＤｅｓと、第１電圧とより低い第２電圧との間で信号の電圧を変更するＬＳとを有する。ＣＭＯＳ ＩＰダイ２０２は、第１周波数及び第１電圧の信号で動作し、ビヨンドＣＭＯＳダイ９０２は、第２周波数及び第２電圧の信号で動作する。第１周波数及び第１電圧の信号が、（例えば、必要なバス幅を提供する）第１の数のインターコネクトによって提供される第１リンクを横断すると仮定すると、第２周波数及び第２電圧の信号は必然的に（例えば、より高い電流のために）より広いバスを横断する必要があることになり、基本的に、第１周波数と第２周波数との間のスケールの違いに比例して第１の数よりも多い第２の数の相互接続によって第２のリンクが提供される。低いインターコネクト密度を有する伝統的なパッケージでは、従来の大きさのダイ上で第２の数のインターコネクトをサポートすることは実行不可能であり得るが、本開示の実施形態においては、シリコンレベルのインターコネクト密度を持つインターコネクト９１２によって第２の数が容易にされる。

【0158】

図１０は、本開示の実施形態に従った、ＣＭＯＳ回路及びビヨンドＣＭＯＳ回路を有するマイクロエレクトロニクスアセンブリ１００の簡略化された断面図である。様々な実施形態において、マイクロエレクトロニクスアセンブリ１００はサーバアーキテクチャを具現化し得る。マイクロエレクトロニクスアセンブリ１００は、少なくとも３つの層２０６、２０８、及び２１０を有し、一部の実施形態において、別の層９２０を有する。パッケージ基板２１２が層２１０に電気的及び機械的に結合され得る。ＩＰダイ２０２及びビヨンドＣＭＯＳダイ９０２は、図示した実施形態例において、層２０６に含められ得る。一部の実施形態において、層２０６は、互いに積み重ねられた複数層のビヨンドＣＭＯＳダイ９０２を有し得る。層９２０は、一部の実施形態において、ビヨンドＣＭＯＳダイ９０２にインターコネクト９１２を提供するブリッジダイ１０４を有し得る。他の実施形態において、層９２０は、ＣＭＯＳダイとビヨンドＣＭＯＳダイ（及び／又はＳＬＶＣダイ）との間の電圧変換、周波数シフト、及び電圧レギュレーションのための変換回路９０８及び９１０を持つＩＣダイを有し得る。一部の実施形態において、層９２０は存在しなくてもよく、ＩＰダイ２０２及びビヨンドＣＭＯＳダイ９０２は、層２０８内のベースダイ１０２に直接接続してもよい。一部の実施形態において、層９２０は、層２０８と２１０との間にあってもよい。他の実施形態において、他のＩＣダイを有する更なる層も設けられ得る。層２０８は、本開示の図１及び他の図を参照して説明したようなアレイへとモジュール化された複数のベースダイ１０２を有してもよい。層２１０は、いずれかのベースダイ１０２を他の隣接するベースダイ１０２に結合する複数のブリッジダイ１０４を有し得る。層２１０は、所望のように、特定のニーズに基づいて、パッケージ基板２１２、ＰＣＢ、又は他のコンポーネントに結合し得る。

【0159】

図示されるようなパッケージングスキームは、以下の特徴を有する：層２０６内のそれぞれＩＰダイ２０２及びビヨンドＣＭＯＳダイ９０２内のＣＭＯＳ ＩＰコア２０４（例えば、ＣＭＯＳ計算回路）及びビヨンドＣＭＯＳ ＩＰコア９０４（例えば、ビヨンドＣＭＯＳ計算回路）のモジュール式システム；例えば、モジュール性のため及びＣＭＯＳ回路及びビヨンドＣＭＯＳ回路を交換可能に使用するための、層２０６（例えば、ＩＰダイ２０２及びビヨンドＣＭＯＳダイ９０２を有する）と層２０８（例えば、ベースダイ１０２を有する）との間の層９２０内のブリッジダイ１０４によって提供されるインターコネクト９１２を通じての変換（例えば、電圧及び周波数）；ベースダイ１０２の内部の集積された変換機能（例えば、レベルシフタ、ＳｅｒＤｅｓ、電圧レギュレータなど）；層９２０内のブリッジダイ１０４と層２０６内のＩＣダイ（例えば、ＩＰダイ２０２及びビヨンドＣＭＯＳダイ９０２）との間のハイブリッドボンドを通じて、又はベースダイ１０２との直接のハイブリッドボンドを通じて（例えば、層９２０の不在下で）実現されるインターコネクト９１２。マイクロエレクトロニクスアセンブリ１００の一部の実施形態は、例えば、ＣＭＯＳコアとビヨンドＣＭＯＳアクセラレータ、ビヨンドＣＭＯＳプロセッサとＣＭＯＳ Ｉ／Ｏ、ビヨンドＣＭＯＳ及びＣＭＯＳメモリレジスタと一緒にされたビヨンドＣＭＯＳ及びＣＭＯＳプロセッサなどの、様々なＳＯＣを容易にし得る。

【0160】

図１１は、様々な実施形態に従った、ＮＯＣ４０２内にＣＭＯＳダイ及びビヨンドＣＭＯＳダイを有するマイクロエレクトロニクスアセンブリ１００の一部の簡略化された断面図である。図に示されるようなハイブリッドシステムにおいて、マイクロエレクトロニクスアセンブリ１００は、ＣＭＯＳプロセスを用いて製造された１つ以上のＩＣダイ（例えば、ＩＰダイ２０２、ベースダイ１０２、ブリッジダイ１０４）と、ＣＭＯＳではないプロセスを用いて製造された１つ以上のビヨンドＣＭＯＳダイ９０２とを有し得る。このような３Ｄ構成では、伝統的な２Ｄ構成で可能であるものよりも小さいサイズのフットプリントを持つマイクロエレクトロニクスアセンブリ１００内に、大きいサイズのＮＯＣ４０２が提供され得る。

【0161】

ＮＯＣ４０２は、更に説明されるように、層内リンク及びルータ回路、並びに層外リンク及びルータ回路にまたがる３Ｄネットワークを有し得る。伝統的なソリューションはＩＣダイを二次元回路ボード上に配置していたところ、ここで説明されるシステム及び方法は、ＩＣダイを３Ｄ空間内で積み重ねて、フットプリントを縮小し、通信速度を改善し、電力消費を低減させる。より具体的には、ここに開示されるシステム及び方法は、比較的小さいＩＣダイ上に各ＩＰコアを配置する。

【0162】

ビヨンドＣＭＯＳダイは、その数がムーアの法則及び今日のデータセンターによって要求されるコンピューティング演算数に従って増減するものである熱を発生するＣＭＯＳトランジスタＩＣに対する、エネルギー効率の良い代替物を提供することができる。また、データセンターにおけるコンピューティング演算に対する要求は、時間とともに指数関数的に増大している。先行する図に関して述べたように、ＣＭＯＳ回路とビヨンドＣＭＯＳ回路とをシステム内で一緒に組み合わせるために、及びそれらが情報をシームレスに交換しながら一緒に動作することを可能にするために、新規のパッケージング方法が必要とされる。ビヨンドＣＭＯＳ回路は、ＣＭＯＳ回路よりも低い電源電圧で動作するように設計される。さらに、ビヨンドＣＭＯＳロジックは、ダイの３Ｄ積層を可能にすることができる。

【0163】

ここで説明されるマイクロエレクトロニクスアセンブリ１００のＮＯＣ４０２は、ハイブリッドボンディング（又は同様の高密度相互接続）及び多層のＩＣダイを有する準モノリシックパッケージングアーキテクチャを利用する複数の異なるサブネットワーク内にＣＭＯＳダイ及びビヨンドＣＭＯＳダイを有する。ＮＯＣ４０２は、例えば、ビヨンドＣＭＯＳ ＩＰコア９０４におけるいっそう遅いクロック速度を補償するために、複数のＣＭＯＳ ＩＰコア２０４がそれらの間に小さいインターコネクト長を有して並列に動作することを可能にすることができる。さらに、ＮＯＣ４０２は、ビヨンドＣＭＯＳダイ９０２における遥かに低い単位面積当たり電力消散を利用することができ、これは、ハイブリッドボンディングを介した熱除去を、信頼できる動作のために十分なものにする。ＮＯＣ４０２は、各サブネットワーク（“クラスタ”とも称する）内のローカル及びグローバルなワークロードに対応するように、複数の相互接続されたサブネットワークからなる複数の異なる構成を受け入れることができる。ビヨンドＣＭＯＳダイ９０２は、１よりもかなり多い数で積層されることができ、それによって、マイクロエレクトロニクスアセンブリ１００全体において単位面積当たりのデバイス数（ムーアの法則に従う）及び秒当たりの演算数（ＴＯＰＳ）を劇的に増加させる。一実施形態例において、ＮＯＣ４０２は、準モノリシックパッケージングアーキテクチャにおいて水平方向及び垂直方向の両方で、ＩＣダイ間で利用可能な高いインターコネクト密度を利用する３Ｄメッシュネットワーク構成を有する。

【0164】

ＮＯＣ４０２の一部の実施形態は、ダイスタックの複数の異なる配置、及び各スタック内のビヨンドＣＭＯＳダイ９０２の数の変更を可能にする。複数のＣＭＯＳ ＩＰコア２０４が同一のベースダイ１０２に接続し得る。ベースダイ１０２の機能は、一部の実施形態において、ビヨンドＣＭＯＳダイ９０２によって提供され得る。例えば、ビヨンドＣＭＯＳダイ９０２（１）及び９０２（２）が、ベースダイ１０２（１）として一緒に機能し得る。このような実施形態において、各ＩＰコア２０４は、異なるＮＯＣ構造を実現するために、複数の積層されたビヨンドＣＭＯＳダイ９０２によって提供されるルータ回路へのアクセスを持つ（例えば、ダイスタック内の各ベースダイが、それぞれのＩＰコア２０４にアクセス可能な対応するＮＯＣの１つのルータ回路を持つと仮定する）。一部の実施形態において、層外方向の接続を設けるために、ビヨンドＣＭＯＳダイ９０２及びＣＭＯＳベースダイ１０２（例えば、１０２（２））内にＴＳＶが設けられ得る。ビヨンドＣＭＯＳダイスタックのうちの一部は、キャッシュ（例えば、分散されたラストレベルキャッシュ（ＬＬＣ））又はＩＰコア９０４（例えば、９０４（１））を有し得る。一部の実施形態において、ＮＯＣ４０２は、例えば接続をサポートするためにＮＯＣを調整する必要がある場合に、階層的な並列サブネットワークを有し得る。

【0165】

様々な実施形態において、ルータ回路７０２が、（例えば、図７を参照して説明したように）ベースダイ１０２内に、及び／又はマイクロエレクトロニクスアセンブリ１００内のＩＰコア２０４を持つ他のＩＰダイ２０２（及び／又はビヨンドＣＭＯＳ ＩＰコア９０４を持つビヨンドＣＭＯＳダイ９０２）内に設けられ得る。様々な実施形態において、ビヨンドＣＭＯＳダイ（例えば、９０２（１））をＣＭＯＳ ＩＰダイ（例えば、２０２（１））と結合するＮＯＣ４０２内のリンク７０４は、ビヨンドＣＭＯＳではないプロセスを用いて製造され、電圧レギュレーション（例えば、ＶＲ）、電圧レベルシフト（例えば、ＬＳ）、及び周波数シフト（又は変動）（例えば、ＳｅｒＤｅｓ）を容易にする回路（例えば、９０８、９１０、図示せず）を有する。一部の実施形態において、該回路は、接続されたルータ回路（例えば、７０２（１））を有するＣＭＯＳ ＩＰダイ（例えば、２０２（１））内に置かれることができ、他の実施形態において、該回路は、異種のＩＣダイ（例えば、２０２（１）及び９０２（１））間の相互接続又はブリッジングを有する別のＣＭＯＳ ＩＣダイ（例えば、ブリッジダイ１０４（１））内に置かれることができる。

【0166】

一例において、ＩＰダイ２０２（１）は、ＩＰコア２０４（１）（例えば、計算コア）及びＩＰコア２０４（２）（例えば、メモリ）と、ルータ回路７０２（１）及びルータ回路７０２（２）とを有し得る。ダイ内ＮＯＣ４０２（１）が、例えば、ルータ回路７０２（２）を通じてＩＰコア２０４（１）とＩＰコア２０４（２）との間の通信を容易にし得る。一例のビヨンドＣＭＯＳダイ９０２（１）は、ＩＰコア９０４（１）及びルータ回路７０２（３）を有し得る。一部の実施形態において、ＩＰコア９０４（１）は、ＩＰコア２０４（１）と同じＮＯＣ４０２（１）に属し得る。ＩＰダイ２０２（１）内のＩＰコア２０４（１）は、ＩＰダイ２０２（１）内のルータ回路７０２（１）を介して、ビヨンドＣＭＯＳダイ９０２（１）内のＩＰコア９０４（１）と通信し得る。このような実施形態におけるルータ回路７０２（１）は、ＩＰダイ２０２（１）とビヨンドＣＭＯＳダイ９０２（１）との間で信号を変換するために、例えば電圧レギュレータ、レベルシフタ、及びＳｅｒＤｅｓなどの適切な回路ブロックを含むか、それに結合されるかし得る。他の一例において、ＩＰダイ２０２（２）は、ベースダイ１０２（２）内に設けられたルータ回路７０２（４）を代わりに用いて、如何なるルータ回路７０２も備えなくてもよい。

【0167】

少しのＮＯＣ構造のみを例にて説明したが、理解され得ることには、本開示の様々な実施形態に従ったＣＭＯＳダイとビヨンドＣＭＯＳダイとの組み合わせを用いて数多くの他のタイプのＮＯＣ構造が可能である。例えば、積層されたビヨンドＣＭＯＳダイ９０２は、一部の実施形態において、ベースダイ１０２として機能しなくてもよく、他の実施形態において、スタック内のビヨンドＣＭＯＳダイ９０２のうちの一部がベースダイ１０２として機能する一方で、一部の他のものはベースダイ１０２として機能しなくてもよい。一部の実施形態において、全てのビヨンドＣＭＯＳ ＩＰコア９０４がサブネットワークの一部である一方で、全てのＣＭＯＳ ＩＰコア２０４が別のサブネットワークの一部であってもよく、他の実施形態において、いずれか１つのサブネットワークが、ビヨンドＣＭＯＳ ＩＰコア９０４及びＣＭＯＳ ＩＰコア２０４の両方に及んでもよい。

【0168】

図１２は、様々な実施形態に従った、ＣＭＯＳダイ及びビヨンドＣＭＯＳダイを有するマイクロエレクトロニクスアセンブリ１００の一部の簡略化された断面図である。ＮＯＣ４０２が、この実施形態例に示すような構造で実現されてもよい。ビヨンドＣＭＯＳダイ９０２（１）、ビヨンドＣＭＯＳダイ９０２（２）、及びビヨンドＣＭＯＳダイ９０２（３）が、互いに積み重ねられ得る。ビヨンドＣＭＯＳダイの低い電力消費により、ビヨンドＣＭＯＳダイ９０２（１）、ビヨンドＣＭＯＳダイ９０２（２）、及びビヨンドＣＭＯＳダイ９０２（３）は、放熱による信頼性問題に遭遇することなく積み重ねられることができる。ビヨンドＣＭＯＳダイ９０２（１）、ビヨンドＣＭＯＳダイ９０２（２）、及びビヨンドＣＭＯＳダイ９０２（３）の各々が、例えば９０４（１）、９０４（２）、９０４（３）などの、１つ以上のビヨンドＣＭＯＳ ＩＰコア９０４をその中に有し得る。ビヨンドＣＭＯＳダイ９０２（１）、ビヨンドＣＭＯＳダイ９０２（２）、及びビヨンドＣＭＯＳダイ９０２（３）はまた、必要に応じて、ダイ内ルーティング及びダイ間ルーティングのためのルータ回路７０２を有し得る。一部の実施形態において、２つ以上のＮＯＣがマイクロエレクトロニクスアセンブリ１００内に設けられてもよい。

【0169】

ベースダイ１０２はブリッジとして機能することができ、伝統的なＣＭＯＳプロセスを使用して製造されたＣＭＯＳ ＩＰダイ２０２とのビヨンドＣＭＯＳダイ９０２（３）の結合を可能にする。ベースダイ１０２は、ビヨンドＣＭＯＳダイ９０２（１）、ビヨンドＣＭＯＳダイ９０２（２）、及びビヨンドＣＭＯＳダイ９０２（３）とＩＰダイ２０２との間で信号がシームレスに通信されることを可能にする、例えばレベルシフタ、ＳｅｒＤｅｓ、電圧レギュレータなどの適切な回路ブロックを有し得る。

【0170】

一部の実施形態において、例えばビヨンドＣＭＯＳダイ９０２（１）、ビヨンドＣＭＯＳダイ９０２（２）、及びビヨンドＣＭＯＳダイ９０２（３）などのビヨンドＣＭＯＳダイ９０２は、１つのＮＯＣ（例えば、４０２（１））内に設けられることができ、一方で、例えばＣＭＯＳ ＩＰダイ２０２といった他のダイは、別の並列ＮＯＣ（例えば、４０２（２））内に設けられることができる。他の実施形態において、例えばビヨンドＣＭＯＳダイ９０２（１）、ビヨンドＣＭＯＳダイ９０２（２）、及びビヨンドＣＭＯＳダイ９０２（３）などのビヨンドＣＭＯＳダイ９０２と、例えばＩＰダイ２０２などの他のダイとが、同一のＮＯＣ４０２内に設けられてもよい。実施形態の広い範囲内で、任意の好適なネットワークトポロジがマイクロエレクトロニクスアセンブリ１００に使用され得る。ハイブリッドインターコネクト（例えば、メタル間ボンド及び酸化物間ボンド）又は同等物が利用可能であることは、小型の３次元スタック構成で、１つのＮＯＣ４０２内でのビヨンドＣＭＯＳダイ９０２と例えばＣＭＯＳ ＩＰダイ２０２などの他のダイとの結合を可能にすることができる。

【0171】

図１３は、様々な実施形態に従った、ＣＭＯＳダイ及びビヨンドＣＭＯＳダイを有する一例のマイクロエレクトロニクスパッケージ１００の一部の簡略化された断面図である。例えば１０２、１０４などの様々なＩＣダイが、例えば層２０６、２０８、２１０、及び９２０といった、２つ以上の層にまたがる誘電体１３００に埋め込まれ得る。誘電体１３００は、誘電体２３２又は一部の実施形態において誘電体２４４と同じ材料を有し得る。他の実施形態において、誘電体１３００は、誘電体２３２又は２４４とは異なる材料を有してもよい。更なる他の実施形態において、各層２０６、２０８、２１０、及び９２０は、誘電体１３００内に異なる材料を有し得る。層９２０は、層２１０内のブリッジダイ１０４と同様のブリッジダイ１０４を有し得る。図示した実施形態例において、ＩＰコア２０４は、ＩＰダイ２０２（１）と、ビヨンドＣＭＯＳダイのスタックを有するビヨンドＣＭＯＳダイ９０２とにわたって分散され得る。一実施形態例において、ＩＰダイ２０２（１）はプロセッサ回路を有することができ、ビヨンドＣＭＯＳダイ９０２は中間レベルキャッシュ（ＭＬＣ）のスタックを有することができる。ＩＰダイ２０２（２）は別のプロセッサ回路を有することができ、ＩＰダイ２０２（３）はコントローラを有することができる。

【0172】

図示した実施形態例において、ＩＰダイ２０２（１）は、電気経路１３０２によってビヨンドＣＭＯＳダイ９０２と電気的に結合され得る。電気経路１３０２は、ベースダイ１０２に到達しなくてもよく、代わりに、層９２０内のブリッジダイ１０４（１）を通じてルーティングされ得る。ベースダイ１０２まで行かないブリッジダイ１０４（１）を通じてのルーティングは、ＩＰダイ２０２（１）とビヨンドＣＭＯＳダイ９０２とにわたって分散されたＩＰコア２０４の部分同士の間の、より短い経路を容易にし得る。従って、図示した実施形態例において、層９２０内のブリッジダイ１０４は、同じＩＰコア２０４の部分を有した、単一のベースダイ１０２の上に位置した、隣接するＩＰダイ（例えば、２０２、９０２）にわたる電気ブリッジとして機能し得る。

【0173】

ＩＰダイ２０２（１）は、別の電気経路１３０４によって、（層９２０内の）ＴＤＶ及び（層２０８内の）ベースダイ１０２（１）を介してＩＰダイ２０２（２）と電気的に結合され得る。ＩＰダイ２０２（１）は、更に別の電気経路１３０６によってパッケージ基板２１２と電気的に結合され得る。電気経路１３０６は、層９２０及び２１０内のＴＤＶ及び層２０８内のベースダイ１０２（１）を通してルーティングされ得る。ＩＰダイ２０２（１）は、層９２０内のＴＤＶ、ベースダイ１０２（１）、層２１０内のブリッジダイ１０４（２）、及び層２０８内のベースダイ１０２（２）を通ってルーティングされる更に別の電気経路１３０８を介して、ＩＰダイ２０２（３）と電気的に結合され得る。単に説明を容易にするために、これら少数の電気経路が図示され、説明されている。実施形態の広い範囲内で、任意の数のこのような電気経路がマイクロエレクトロニクスアセンブリ１００内に設けられ得る。これら電気経路は、適宜に、特定のニーズに基づいて、ＩＣダイ内のメタライゼーションスタック、誘電体内のＴＤＶ、及び／又はＩＣダイ内のＴＳＶを通る好適なルーティングを有し得る。

【0174】

様々な実施形態において、説明されるような電気経路は、マイクロエレクトロニクスアセンブリ１００内の１つ以上のＮＯＣ４０２の一部を形成し得る。例えば、電気経路１３０６は、グローバルＮＯＣ４０２（１）の一部とすることができ、ＩＰダイ２０２（３）を有する電気経路１３０８は、別のＮＯＣ４０２（２）の一部を有することができ、同じベースダイ１０２（１）の上のＩＰダイ２０２（２）を有する電気経路１３０４は、更に別のＮＯＣ４０２（３）を有することができ、ビヨンドＣＭＯＳダイ９０２を有する電気経路１３０２は、更に別のＮＯＣ４０２（４）を有することができ、等々である。

【0175】

様々な実施形態において、ここで図１－図１２のいずれかを参照して説明された機構のいずれかが、例えば、変更されたマイクロエレクトロニクスアセンブリ１００を形成するために、ここに記載された１つ以上のＩＣダイを有するパッケージを形成するように、いずれか他の機構と組み合わされ得る。一部のそのような組み合わせが上述されているが、様々な実施形態において、更なる組み合わせ及び変更が可能である。

【0176】

デバイス及びコンポーネント例
例えば、図１－図１３に示した実施形態のいずれか、又はここに記載されたいずれかの更なる実施形態といった、ここに開示されるパッケージは、何らかの好適な電子コンポーネントに含められ得る。図１４－図１６は、ここに開示されるＩＣパッケージのいずれかと共に使用されるか、それを含むかすることができるパッケージ、アセンブリ、及びデバイスの様々な例を例示している。

【0177】

図１４は、ここに開示される実施形態のいずれかに従ったＩＣパッケージを含み得る一例のＩＣパッケージ２２００の側断面図である。一部の実施形態において、ＩＣパッケージ２２００はシステム・イン・パッケージ（ＳｉＰ）とし得る。

【0178】

図に示されるように、パッケージ基板２２５２が、絶縁体（例えば、セラミック、ビルドアップフィルム、フィラー粒子を中に持つエポキシフィルムなど）で形成され得るとともに、第１の面２２７２と第２の面２２７４との間の絶縁体を通って延在した、又は、第１の面２２７２上の異なる位置の間及び／又は第２の面２２７４上の異なる位置の間の、導電経路を有し得る。これらの導電経路は、ライン及び／又はビアを有するインターコネクト構造のうちのいずれかの形態をとり得る。

【0179】

パッケージ基板２２５２は、パッケージ基板２２５２を通る導電経路２２６２に結合された導電コンタクト２２６３を含むことができ、ダイ２２５６及び／又はインターポーザ２２５７内の回路が導電コンタクト２２６４のうちの様々な導電コンタクトに（又は、図示されていない、パッケージ基板２２５２に含まれる他のデバイスに）電気的に結合することを可能にする。

【0180】

ＩＣパッケージ２２００は、インターポーザ２２５７の導電コンタクト２２６１、第１レベルインターコネクト２２６５、及びパッケージ基板２２５２の導電コンタクト２２６３を介してパッケージ基板２２５２に結合されたインターポーザ２２５７を含み得る。図に示す第１レベルインターコネクト２２６５は、はんだバンプであるが、例えば、はんだバンプ、はんだポスト、又はボンドワイヤなどの任意の好適な第１レベルインターコネクト２２６５が使用され得る。

【0181】

ＩＣパッケージ２２００は、ダイ２２５６の導電コンタクト２２５４、第１レベルインターコネクト２２５８、及びインターポーザ２２５７の導電コンタクト２２６０を介してインターポーザ２２５７に結合された１つ以上のダイ２２５６を含み得る。導電コンタクト２２６０は、インターポーザ２２５７を通る導電経路（図示せず）に結合されることができ、ダイ２２５６内の回路が導電コンタクト２２６１のうちの様々な導電コンタクトに（又は、図示されていない、インターポーザ２２５７に含まれる他のデバイスに）電気的に結合することを可能にする。図に示す第１レベルインターコネクト２２５８は、はんだバンプであるが、例えば、はんだバンプ、はんだポスト、又はボンドワイヤなどの任意の好適な第１レベルインターコネクト２２５８が使用され得る。ここで使用されるとき、“導電コンタクト”は、異なるコンポーネント間のインタフェースとして機能する導電性の材料（例えば、金属）の一部を指すことができ、導電コンタクトは、コンポーネントの表面でリセス化されたり、該表面と同一平面であったり、該表面から離れるように延在したりすることができ、任意の好適な形態（例えば、導電パッド又はソケット）をとり得る。

【0182】

一部の実施形態において、アンダーフィル材料２２６６が、第１レベルインターコネクト２２６５の周囲でパッケージ基板２２５２とインターポーザ２２５７との間に配置されることができ、モールド２２６８が、ダイ２２５６及びインターポーザ２２５７の周囲に、パッケージ基板２２５２と接触して配置されることができる。一部の実施形態において、アンダーフィル材料２２６６はモールド２２６８と同じであってもよい。アンダーフィル材料２２６６及びモールド２２６８に使用され得る材料の例は、好適な場合にエポキシである。第２レベルインターコネクト２２７０が導電コンタクト２２６４に結合され得る。図に示す第２レベルインターコネクト２２７０は、（例えば、ボールグリッドアレイ（ＢＧＡ）構成向けの）はんだボールであるが、任意の好適な第２レベルインターコネクト２２７０が使用され得る（例えば、ピングリッドアレイ構成でのピン、又はランドグリッドアレイ構成でのランド）。第２レベルインターコネクト２２７０は、ＩＣパッケージ２２００を、当技術分野において知られているような、及び図１５を参照して後述するような、例えば回路ボード（例えば、マザーボード）、インターポーザ、又は別のＩＣパッケージなどの別のコンポーネントに結合するために使用され得る。

【0183】

様々な実施形態において、ダイ２２５６のいずれかは、ここに記載されたマイクロエレクトロニクスアセンブリ１００とし得る。ＩＣパッケージ２２００が複数のダイ２２５６を含む実施形態において、ＩＣパッケージ２２００はマルチチップパッケージ（ＭＣＰ）と称され得る。ダイ２２５６は、任意の所望の機能を実行する回路を含み得る。例えば、ダイ２２５６のうちの１つ以上が、ここに記載されたマイクロエレクトロニクスアセンブリ１００であることの他に、ダイ２２５６のうちの１つ以上はロジックダイ（例えば、シリコンベースのダイ）であることができ、ダイ２２５６のうちの１つ以上はメモリダイ（例えば、高帯域幅メモリ）であることができ、等々である。一部の実施形態において、ダイ２２５６のうちのいずれかは、先行する図のうちのいずれかを参照して説明されたように実装され得る。一部の実施形態において、ダイ２２５６のうち少なくとも一部は、ここに記載されたような実装を含まなくてもよい。

【0184】

図に示すＩＣパッケージ２２００はフリップチップパッケージであるが、他のパッケージアーキテクチャが使用されてもよい。例えば、ＩＣパッケージ２２００は、例えば、埋込（embedded）ウエハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージなどのＢＧＡパッケージであってよい。他の一例において、ＩＣパッケージ２２００は、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）又はパネルファンアウト（ＦＯ）パッケージであってもよい。２つのダイ２２５６がＩＣパッケージ２２００内に示されているが、ＩＣパッケージ２２００は任意の所望数のダイ２２５６を含み得る。ＩＣパッケージ２２００は、パッケージ基板２２５２の第１の面２２７２又は第２の面２２７４の上に、又はインターポーザ２２５７のいずれかの面上に配置された、例えば表面実装抵抗器、キャパシタ、及びインダクタなどの追加の受動コンポーネントを含み得る。より一般的に、ＩＣパッケージ２２００は、当技術分野において知られた任意の他の能動又は受動コンポーネントを含み得る。

【0185】

一部の実施形態において、インターポーザ２２５７はＩＣパッケージ２２００に含まれなくてもよく、代わりに、第１レベルインターコネクト２２６５によって第１の面２２７２の導電コンタクト２２６３にダイ２２５６が直接結合されてもよい。

【0186】

図１５は、ここに開示された実施形態のいずれかに従った１つ以上のマイクロエレクトロニクスアセンブリ２００を持つコンポーネントを含み得るＩＣデバイスアセンブリ２３００の側断面図である。ＩＣデバイスアセンブリ２３００は、回路ボード２３０２（例えば、マザーボードとし得る）の上に配置された複数のコンポーネントを含んでいる。ＩＣデバイスアセンブリ２３００は、回路ボード２３０２の第１の面２３４０及び回路ボード２３０２の、反対側の第２の面２３４２の上に配置されたコンポーネントを含んでおり、一般に、面２３４０及び２３４２の一方又は両方の上にコンポーネントが配置され得る。特に、ＩＣデバイスアセンブリ２３００のコンポーネントのうちのいずれかの好適なコンポーネントは、ここに開示された実施形態のうちのいずれかに従った１つ以上のマイクロエレクトロニクスアセンブリ１００のうちのいずれかを含むことができ、例えば、ＩＣデバイスアセンブリ２３００を参照して後述するＩＣパッケージのうちのいずれかは、図１４を参照して上述したＩＣパッケージ２２００の実施形態のうちのいずれかの形態をとり得る。

【0187】

一部の実施形態において、回路ボード２３０２は、絶縁体の層によって互いに隔てられ且つ導電ビアによって相互接続された複数のメタル層を含むＰＣＢとし得る。メタル層のうちのいずれか１つ以上は、回路ボード２３０２に結合されたコンポーネント間で電気信号を（オプションで、他のメタル層と共に）ルーティングするための所望の回路パターンで形成され得る。他の実施形態において、回路ボード２３０２は非ＰＣＢパッケージ基板であってもよい。

【0188】

図に示すように、一部の実施形態において、ＩＣデバイスアセンブリ２３００は、結合コンポーネント２３１６によって回路ボード２３０２の第１の面２３４０に結合されたパッケージ・オン・インターポーザ構造２３３６を含み得る。結合コンポーネント２３１６は、パッケージ・オン・インターポーザ構造２３３６を回路ボード２３０２に電気的及び機械的に結合することができ、また、はんだボール（図示のように）、ソケットのオス部分とメス部分、接着剤、アンダーフィル材料、並びに／又は任意の他の好適な電気的及び／又は機械的結合構造を含むことができる。

【0189】

パッケージ・オン・インターポーザ構造２３３６は、結合コンポーネント２３１８によってインターポーザ２３０４に結合されたＩＣパッケージ２３２０を含み得る。結合コンポーネント２３１８は、例えば結合コンポーネント２３１６を参照して上述した形態など、所望の機能に応じた任意の好適な形態をとり得る。一部の実施形態において、ＩＣパッケージ２３２０は、例えば、図１４を参照しながら上述したような、ＩＣパッケージ２２００であるか、それを含むかすることができる。一部の実施形態において、ＩＣパッケージ２３２０は、ここに開示された少なくとも１つのマイクロエレクトロニクスアセンブリ１００を含み得る。図を煩雑にしないために、この図にマイクロエレクトロニクスアセンブリ１００は具体的に示されていない。

【0190】

図には１つのＩＣパッケージ２３２０が示されているが、複数のＩＣパッケージがインターポーザ２３０４に結合されてもよく、実際には、追加のインターポーザがインターポーザ２３０４に結合されてもよい。インターポーザ２３０４は、回路ボード２３０２とＩＣパッケージ２３２０とを橋渡しするために使用される介在パッケージ基板を提供することができる。一般に、インターポーザ２３０４は、接続をより広いピッチに再配線したり、接続を異なる接続にルーティングし直したりすることができる。例えば、インターポーザ２３０４は、回路ボード２３０２への結合のために、ＩＣパッケージ２３２０を結合コンポーネント２３１６のＢＧＡに結合し得る。

【0191】

図に示す実施形態では、ＩＣパッケージ２３２０と回路ボード２３０２とが、インターポーザ２３０４の反対側に取り付けられている。他の実施形態において、ＩＣパッケージ２３２０及び回路ボード２３０２は、インターポーザ２３０４の同じ側に取り付けられてもよい。一部の実施形態において、インターポーザ２３０４によって３つ以上のコンポーネントが相互接続され得る。

【0192】

インターポーザ２３０４は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、又は例えばポリイミドなどのポリマー材料で形成され得る。一部の実装において、インターポーザ２３０４は、例えばシリコン、ゲルマニウム、他のＩＶ族材料、及びＩＩＩ－Ｖ族材料など、半導体基板に使用される上述と同じ材料を含み得る別の剛性材料又は可撓性材料で形成され得る。インターポーザ２３０４は、これに限られないがＴＳＶ２３０６を含め、メタルインターコネクト２３０８及びビア２３１０を含み得る。インターポーザ２３０４は更に、受動デバイス及び能動デバイスの両方を含め、埋込デバイス２３１４を含み得る。そのようなデバイスは、以下に限られないが、キャパシタ、デカップリングキャパシタ、抵抗、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電放電（ＥＳＤ）デバイス、及びメモリデバイスを含み得る。例えば無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、及び微小電気機械システム（ＭＥＭＳ）デバイスなどの、より複雑なデバイスも、インターポーザ２３０４上に形成されてもよい。パッケージ・オン・インターポーザ構造２３３６は、当技術分野で知られたパッケージ・オン・インターポーザ構造のうちのいずれの形態をとってもよい。

【0193】

一部の実施形態において、ＩＣデバイスアセンブリ２３００は、結合コンポーネント２３２２によって回路ボード２３０２の第１の面２３４０に結合されたＩＣパッケージ２３２４を含み得る。結合コンポーネント２３２２は、結合コンポーネント２３１６を参照して上述した実施形態のうちのいずれかの形態をとることができ、ＩＣパッケージ２３２４は、ＩＣパッケージ２３２０を参照して上述した実施形態のうちのいずれかの形態をとることができる。

【0194】

一部の実施形態において、ＩＣデバイスアセンブリ２３００は、結合コンポーネント２３２８によって回路ボード２３０２の第２の面２３４２に結合されたパッケージ・オン・パッケージ構造２３３４を含み得る。パッケージ・オン・パッケージ構造２３３４は、ＩＣパッケージ２３２６が回路ボード２３０２とＩＣパッケージ２３３２との間に配置されるように、結合コンポーネント２３３０によって共に結合されたＩＣパッケージ２３２６及びＩＣパッケージ２３３２を含み得る。結合コンポーネント２３２８及び２３３０は、上述した結合コンポーネント２３１６の実施形態のうちのいずれかの形態をとることができ、ＩＣパッケージ２３２６及び／又は２３３２は、上述したＩＣパッケージ２３２０の実施形態のうちのいずれかの形態をとることができる。パッケージ・オン・パッケージ構造２３３４は、当技術分野で知られたパッケージ・オン・パッケージ構造のうちのいずれに従って構成されてもよい。

【0195】

図１６は、ここに開示された実施形態のうちのいずれかに従った１つ以上のＩＣパッケージを持つ１つ以上のコンポーネントを含み得る一例のコンピューティング装置２４００のブロック図である。例えば、コンピューティング装置２４００のコンポーネントのうちのいずれか好適なコンポーネントが、ここに開示された実施形態のうちのいずれかに従ったマイクロエレクトロニクスアセンブリ（例えば、１００）を含み得る。他の一例において、コンピューティング装置２４００のコンポーネントのうちのいずれか１つ以上が、（例えば、図１４に示したような）ＩＣパッケージ２２００のいずれかの実施形態を含み得る。更なる他の一例において、コンピューティング装置２４００のコンポーネントのうちのいずれか１つ以上が、（例えば、図１５に示したような）ＩＣデバイスアセンブリ２３００を含み得る。

【0196】

図では、幾つものコンポーネントがコンピューティング装置２４００に含まれるように示されているが、これらのコンポーネントのうちのいずれか１つ以上が、用途に好適なように、省略されたり繰り返されたりしてもよい。一部の実施形態において、コンピューティング装置２４００に含まれるコンポーネントのうちの一部又は全てが、１つ以上のマザーボードに取り付けられ得る。一部の実施形態において、これらのコンポーネントのうちの一部又は全てが、単一のＳＯＣダイ上に製造される。

【0197】

また、様々な実施形態において、コンピューティング装置２４００は、図に示されたコンポーネントのうちの１つ以上を含まずに、コンピューティング装置２４００は、該１つ以上のコンポーネントへの結合のためのインタフェース回路を含んでいてもよい。例えば、コンピューティング装置２４００は、表示デバイス２４０６を含まずに、表示デバイス２４０６が結合され得る表示デバイスインタフェース回路（例えば、コネクタ及びドライブ回路）を含んでいてもよい。別の一組の例において、コンピューティング装置２４００は、オーディオ入力デバイス２４１８又はオーディオ出力デバイス２４０８を含まずに、オーディオ入力デバイス２４１８又はオーディオ出力デバイス２４０８が結合され得るオーディオ入力又は出力デバイスインタフェース回路（例えば、コネクタ及びサポート回路）を含んでいてもよい。

【0198】

コンピューティング装置２４００は、プロセッシングデバイス２４０２（例えば、１つ以上のプロセッシングデバイス）を含み得る。ここで使用されるとき、用語“プロセッシングデバイス”又は“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも指し得る。プロセッシングデバイス２４０２は、１つ以上のＤＳＰ、ＡＳＩＣ、ＣＰＵ、ＧＰＵ、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、サーバプロセッサ、又はその他の好適プロセッシングデバイスを含み得る。コンピューティング装置２４００は、それ自体が例えば揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）など）、不揮発性メモリ（例えば、読み出し専用メモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、及び／又はハードドライブなどの１つ以上のメモリデバイスを含み得るものであるメモリ２４０４を含み得る。一部の実施形態において、メモリ２４０４は、プロセッシングデバイス２４０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして使用されることができ、混載（embedded）ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）又はスピントランスファートルク磁気ランダムアクセスメモリ（ＳＴＴ－ＭＲＡＭ）を含み得る。

【0199】

一部の実施形態において、コンピューティング装置２４００は、通信チップ２４１２（例えば、１つ以上の通信チップ）を含み得る。例えば、通信チップ２４１２は、コンピューティング装置２４００への、及びそれからのデータの伝送のための無線通信を管理するように構成され得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではないが、一部の実施形態では、如何なるワイヤをも含まないことがあり得る。

【0200】

通信チップ２４１２は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６－２００５補正）を含むＩＥＥＥ規格、ロングタームエボリューション（ＬＴＥ）プロジェクト及びその補正、更新及び／又は改正（例えば、アドバンストＬＴＥプロジェクト）、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（“３ＧＰＰ２”とも呼ばれている）、等々）を含む。ＩＥＥＥ８０２．１６準拠のブロードバンド・ワイヤレス・アクセス（ＢＷＡ）ネットワークは一般にＷｉＭＡＸネットワーク（ＷｉＭＡＸはワールドワイド・インターオペラビリティ・フォー・マイクロウェイブ・アクセスを表す頭文字である）と呼ばれており、これは、ＩＥＥＥ８０２．１６規格の適合性・相互運用性試験を合格した製品の証明マークとなっている。通信チップ２４１２は、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ；登録商標）、ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）、ハイ・スピード・パケット・アクセス（ＨＳＰＡ）、エボルブドＨＳＰＡ（Ｅ－ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してもよい。通信チップ２４１２は、エンハンスト・データレート・フォー・ＧＳＭエボリューション（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥラジオ・アクセス・ネットワーク（ＧＥＲＡＮ）、ユニバーサル・テレストリアル・ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）、又はエボルブドＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作してもよい。通信チップ２４１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（ＤＥＣＴ）、エボリューション・データ・オプティマイズド（ＥＶ－ＤＯ）、及びこれらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルに従って動作してもよい。通信チップ２４１２は、他の実施形態において、その他の無線プロトコルに従って動作してもよい。コンピューティング装置２４００は、無線通信を支援するために、及び／又は他の無線通信（例えば、ＡＭ又はＦＭ無線伝送）を受信するために、アンテナ２４２２を含み得る。

【0201】

一部の実施形態において、通信チップ２４１２は、例えば電気的、光学的、又はその他の好適な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））などの有線通信を管理してもよい。上述のように、通信チップ２４１２は、複数の通信チップを含んでいてもよい。例えば、第１の通信チップ２４１２が、例えばＷｉ－Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ２４１２が、例えばグローバルポジショニングシステム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯ、又はその他など、より長距離の無線通信用にされ得る。一部の実施形態において、第１の通信チップ２４１２が無線通信用にされ、第２の通信チップ２４１２が有線通信用にされてもよい。

【0202】

コンピューティング装置２４００は、バッテリー／電力回路２４１４を含み得る。バッテリー／電力回路２４１４は、１つ以上のエネルギー蓄積デバイス（例えば、バッテリー又はキャパシタ）、及び／又はコンピューティング装置２４００とは別個のエネルギー源（例えば、ＡＣライン電力）にコンピューティング装置２４００のコンポーネントを結合するための回路を含み得る。

【0203】

コンピューティング装置２４００は、表示デバイス２４０６（又は、上述のように、対応するインタフェース回路）を含み得る。表示デバイス２４０６は、例えばヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、又はフラットパネルディスプレイなどの、如何なる視覚的インジケータをも含み得る。

【0204】

コンピューティング装置２４００は、オーディオ出力デバイス２４０８（又は、上述のように、対応するインタフェース回路）を含み得る。オーディオ出力デバイス２４０８は、例えばスピーカ、ヘッドホン、又はイヤホンなどの、可聴インジケータを生成する如何なるデバイスをも含み得る。

【0205】

コンピューティング装置２４００は、オーディオ入力デバイス２４１８（又は、上述のように、対応するインタフェース回路）を含み得る。オーディオ入力デバイス２４１８は、例えばマイクロホン、マイクロホンアレイ、又はデジタル楽器（例えば、ミディ（musical instrument digital interface；ＭＩＤＩ）出力を持つ楽器）などの、音の信号表現を生成する如何なるデバイスをも含み得る。

【0206】

コンピューティング装置２４００は、ＧＰＳデバイス２４１６（又は、上述のように、対応するインタフェース回路）を含み得る。ＧＰＳデバイス２４１６は、衛星ベースのシステムと通信できる状態にあり、技術的に知られているように、コンピューティング装置２４００の位置を受信し得る。

【0207】

コンピューティング装置２４００は、他の出力デバイス２４１０（又は、上述のように、対応するインタフェース回路）を含み得る。他の出力デバイス２４１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、他のデバイスに情報を提供するための有線若しくは無線の送信器、又は更なるストレージデバイスを含み得る。

【0208】

コンピューティング装置２４００は、他の入力デバイス２４２０（又は、上述のように、対応するインタフェース回路）を含み得る。他の入力デバイス２４２０の例は、加速度計、ジャイロスコープ、方位計、画像キャプチャデバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、又は無線自動識別（ＲＦＩＤ）リーダを含み得る。

【0209】

コンピューティング装置２４００は、例えば、ハンドヘルド又はモバイルコンピューティング装置（例えば、携帯電話、スマートフォン、モバイルインターネット機器、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、携帯情報端末（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータなど）、デスクトップコンピューティング装置、サーバ若しくはその他のネットワーク化コンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダ、又はウェアラブルコンピューティング装置など、如何なる所望のフォームファクタを有していてもよい。一部の実施形態において、コンピューティング装置２４００は、データを処理する如何なる他のコンピューティング装置ともし得る。

【0210】

選択例
以下の段落は、ここに開示される実施形態の様々な例を提供する。

【0211】

例１は、第１の層（例えば、２０６）の第１の複数のＩＣダイ（例えば、２０２）と、前記第１の層と第３の層（例えば、２１０）との間の第２の層（例えば、２０８）の第２の複数のＩＣダイ（例えば、１０２）と、前記第３の層の第３の複数のＩＣダイ（例えば、１０４）と、を有し、前記第２の複数のＩＣダイは、行及び列のアレイにてＩＣダイを有し（例えば、図１）、第２の複数のＩＣダイの各ＩＣダイが、前記第１の複数のＩＣダイのうちの２つ以上のＩＣダイに結合され、前記第３の複数のＩＣダイが、前記第２の複数のＩＣダイのうちの隣接し合うＩＣダイ間の電気的結合を提供する（例えば、図１）、マイクロエレクトロニクスアセンブリ（例えば、１００、図１－図２Ｂ）を提供する。

【0212】

例２は、前記第１の複数のＩＣダイは、第１の回路を持つ第１のＩＣダイを含み、前記第２の複数のＩＣダイは、第２の回路を持つ第２のＩＣダイと、第３の回路を持つ第３のＩＣダイとを含み、前記第１の回路は、前記第３の回路と持つよりも多くの電気接続を前記第２の回路と持ち、前記第１のＩＣダイは、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで、前記第２のＩＣダイに結合されている、例１のマイクロエレクトロニクスアセンブリを提供する。

【0213】

例３は、前記第１の複数のＩＣダイは、第１の回路を持つ第１のＩＣダイを含み、前記第１の回路は、前記第１のＩＣダイの外部の第２の回路に電気的に結合され、前記第２の複数のＩＣダイは、前記第２の回路に近接した第２のＩＣダイと、該第２のＩＣダイよりも前記第２の回路から離れた第３のＩＣダイとを含み、前記第１のＩＣダイは、前記第２のＩＣダイに、前記第１の回路から前記第２の回路への電気経路によって結合され、該電気経路は、前記第３のＩＣダイから前記第２の回路への別の電気経路よりも短い、例１のマイクロエレクトロニクスアセンブリを提供する。

【0214】

例４は、前記第１の複数のＩＣダイは、第１のコアを持つ第１のＩＣダイと、第２のＩＰコアを持つ第２のＩＣダイとを含み、前記第１のＩＰコアは、前記第２のＩＰコアと導電結合され、前記第２の複数のＩＣダイは、第３のＩＣダイを含み、前記第１のＩＣダイ及び前記第２のＩＣダイは、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで、前記第３のＩＣダイに結合されている、例１のマイクロエレクトロニクスアセンブリを提供する。

【0215】

例５は、前記第１の複数のＩＣダイは、前記第２の複数のＩＣダイのトランジスタよりも小さいトランジスタを有する、例１乃至４のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0216】

例６は、前記第１の複数のＩＣダイのうちの第１のＩＣダイは、前記第１の複数のＩＣダイのうちの第２のＩＣダイ内のトランジスタよりも小さいトランジスタを有する、例１乃至５のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0217】

例７は、前記第１のＩＣダイは、強磁性材料を持つトランジスタを有さず、前記第２のＩＣダイは、強磁性材料を持つトランジスタを有する、例６のマイクロエレクトロニクスアセンブリを提供する。

【0218】

例８は、前記第１のＩＣダイは、前記第２のＩＣダイ内のトランジスタよりも低い電圧で動作するように構成されたトランジスタを有する、例６のマイクロエレクトロニクスアセンブリを提供する。

【0219】

例９は、前記第２の複数のＩＣダイのＩＣダイは、寸法及び回路において互いに実質的に同じであり、前記第１の複数のＩＣダイのうちの少なくとも一部のＩＣダイは、寸法及び回路のうちの少なくとも一方において互いに同じではない、例１乃至８のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0220】

例１０は、第１のＩＣダイは、第１の機能を有する第１の回路を持ち、第２のＩＣダイは、第２の機能を有する第２の回路を持ち、前記第１の機能及び前記第２の機能を持つ第１のマイクロプロセッサは、前記第１の複数のＩＣダイのうちの前記第１のＩＣダイ及び前記第２のＩＣダイを含み、前記第１の機能を持つが前記第２の機能を持たない第２のマイクロプロセッサは、前記第１の複数のＩＣダイのうちの前記第１のＩＣダイを含むが前記第２のＩＣダイを含まない、例１乃至９のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0221】

例１１は、第２の複数のＩＣダイは、前記第１のマイクロプロセッサと前記第２のマイクロプロセッサとの間で、大きさ、数、及び回路において実質的に同じである、例１０のマイクロエレクトロニクスアセンブリを提供する。

【0222】

例１２は、前記第３の複数のＩＣダイは、前記第１のマイクロプロセッサと前記第２のマイクロプロセッサとの間で同じである、例１１のマイクロエレクトロニクスアセンブリを提供する。

【0223】

例１３は、前記第１の層と前記第２の層との間のインタフェースにおけるインターコネクトが、１平方ミリメートル当たり１０，０００個の相互接続よりも高い相互接続密度で分布されたハイブリッドボンドである、例１乃至１２のいずれかのマイクロエレクトロニクスアセンブリを提供する。

【0224】

例１４は、前記第２の層と第３の層との間の別のインタフェースにおけるインターコネクトが、１平方ミリメートル当たり１０，０００個の相互接続よりも高い相互接続密度で分布されたハイブリッドボンドである、例１３のマイクロエレクトロニクスアセンブリを提供する。

【0225】

例１５は、当該マイクロエレクトロニクスアセンブリは更に、ネットワーク・オン・チップ（ＮＯＣ）を有し（例えば、図７）、該ＮＯＣは、複数の導体によって前記第１の複数のＩＣダイ内のＩＰコアに導電結合された複数のルータ回路、を有し、前記第１の複数のＩＣダイの各ＩＰコアが、前記複数の導体の中の１つ以上の導体によって少なくとも１つのルータ回路に導電結合され、前記複数のルータ回路は、前記第２の複数のＩＣダイのものである、例１乃至１４のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0226】

例１６は、前記複数のルータ回路は、第１の複数のルータ回路を有し、前記複数の導体は、第１の複数の導体を有し、前記ＮＯＣは更に、前記第２の複数のＩＣダイの第２の複数のルータ回路を有し、前記第２の複数のＩＣダイの各ＩＣダイが、前記第２の複数のルータ回路の少なくとも１つのルータ回路を有する、例１５のマイクロエレクトロニクスアセンブリを提供する。

【0227】

例１７は、前記第１の複数のＩＣダイのＩＣダイは、様々な形状及び大きさのものである（例えば、図３Ａ－図３Ｂ）、例１乃至１６のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0228】

例１８は、前記第１の複数のＩＣダイのＩＣダイは同様の大きさにされている（例えば、図４）、例１乃至１６のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0229】

例１９は、前記ＩＰコアのうちの１つが中央プロセッサユニット（ＣＰＵ）コアを有し、前記ＩＰコアのうちの別の１つがメモリを有する、例１乃至１８のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0230】

例２０は、前記ＩＰコアのうちの１つが汎用プロセッサ回路を有し、前記ＩＰコアのうちの別の１つがアクセラレータを有する（例えば、図４－図６）、例１乃至１９のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0231】

例２１は、前記アレイは第１のアレイを有し、前記第１の複数のＩＣダイは、前記第１のアレイの上の第２のアレイ内にあり、前記第２のアレイ内のＩＣダイは、前記第１のアレイの境界内に収まるような大きさ及び形状にされている（例えば、図４）、例２０のマイクロエレクトロニクスアセンブリを提供する。

【0232】

例２２は、前記第１の複数のＩＣダイのうちの特定のＩＣダイが、前記第２の複数のＩＣダイのうちの単一のＩＣダイの上のサブアレイ内にあり、前記サブアレイ内の前記特定のＩＣダイは、前記第２の複数のＩＣダイのうちの前記単一のＩＣダイの境界内に収まるような大きさ及び形状にされている、例２１のマイクロエレクトロニクスアセンブリを提供する。

【0233】

例２３は、前記第２の複数のＩＣダイは電圧レギュレータ回路を有する（例えば、図９）、例１乃至２２のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0234】

例２４は、前記第２の複数のＩＣダイは、シリアル－デシリアライザ（ＳｅｒＤｅｓ）回路及びレベルシフタ（ＬＳ）回路を有する（例えば、図９）、例１乃至２３のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0235】

例２５は、当該マイクロエレクトロニクスアセンブリは更に、第４の層（例えば、９２０、図１０）の第４の複数のＩＣダイを有し、前記第４の層は、前記第１の層と前記第２の層との間にある、例１乃至２４のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0236】

例２６は、前記第１の複数のＩＣダイのうちの少なくとも１つのＩＣダイが、強磁性材料を持つトランジスタを有するＩＣダイのスタックを有する（例えば、図１０）、例１乃至２５のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0237】

例２７は、当該マイクロエレクトロニクスアセンブリは更に、前記第１の層と前記第２の層との間の第４の層（例えば、９２０）の第４の複数のＩＣダイ（例えば、１０４）を有し（例えば、図１３）、前記第４の複数のＩＣダイは、前記第１の複数のＩＣダイのうちの隣接し合うＩＣダイ間の導電経路を有する、例１乃至２６のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0238】

例２８は、少なくとも１つのＩＰコアが、前記第１の複数のＩＣダイのうちの複数のＩＣダイにわたって分散される、例１乃至２７のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0239】

例２９は、第１の層（例えば、２０６）の第１のＩＣダイ（例えば、２０２）と、第２の層（例えば、２０８）の第２のＩＣダイ（例えば、１０２）及び第３のＩＣダイ（例えば、１０２）と、第３の層（例えば、２１０）の第４のＩＣダイ（例えば、１０４）と、前記第３の層に結合されたパッケージ基板（例えば、２１２）と、を有し、前記第２の層は、前記第１の層と前記第３の層との間にあり、前記第１のＩＣダイは、前記第２のＩＣダイに取り付けられ、前記第３のＩＣダイは、前記第２のＩＣダイに隣接し、前記第４のＩＣダイは、前記第２のＩＣダイと前記第３のＩＣダイとの間の導電経路を有する、ＩＣパッケージ（例えば、図２Ｂ）を提供する。

【0240】

例３０は、前記第２のＩＣダイは、前記第１の複数のＩＣダイの１つ以上のＩＰコアに導電結合された回路を有する、例２９のＩＣパッケージを提供する。

【0241】

例３１は、前記ＩＰコアのうちの少なくとも１つはプロセッサ回路を有し、前記回路は電圧レギュレータ回路を有する、例３０のＩＣパッケージを提供する。

【0242】

例３２は、前記第２のＩＣダイは、寸法及び回路において前記第３のＩＣダイと同じである、例２９乃至３１のいずれか一のＩＣパッケージを提供する。

【0243】

例３３は、前記第１のＩＣダイは、前記第２のＩＣダイ内のトランジスタよりも小さいトランジスタを有する、例２９乃至３２のいずれか一のＩＣパッケージを提供する。

【0244】

例３４は、前記第２のＩＣダイは、積層された複数のＩＣダイを有し、該積層された複数のＩＣダイの各ＩＣダイが、強磁性材料を持つトランジスタを有する、例２９乃至３３のいずれか一のＩＣパッケージ（例えば、図１１）を提供する。

【0245】

例３５は、前記第１のＩＣダイは、積層された複数のＩＣダイを有し、該積層された複数のＩＣダイの各ＩＣダイが、強磁性材料を持つトランジスタを有する。例２９乃至３４のいずれか一のＩＣパッケージ（例えば、図９－図１０）を提供する。

【0246】

例３６は、前記第４のＩＣダイは、如何なるダイオード又はトランジスタも有しない、例２９乃至３５のいずれか一のＩＣパッケージを提供する。

【0247】

例３７は、前記第４のＩＣダイは、ダイオード及びトランジスタのうちの少なくとも一方を有する、例２９乃至３５のいずれか一のＩＣパッケージを提供する。

【0248】

例３８は、前記第２のＩＣダイ、前記第３のＩＣダイ、及び前記第４のＩＣダイは、基板貫通ビア（ＴＳＶ）を有する、例２９乃至３７のいずれか一のＩＣパッケージを提供する。

【0249】

例３９は、前記ＴＳＶは、前記第１のＩＣダイに電力を搬送する、例３８のＩＣパッケージを提供する。

【0250】

例４０は、前記第４のＩＣダイは誘電体材料に埋め込まれている、例２９乃至３９のいずれか一のＩＣパッケージを提供する。

【0251】

例４１は、前記誘電体材料内に誘電体貫通ビア（ＴＤＶ）がある、例４０のＩＣパッケージを提供する。

【0252】

例４２は、前記第２のＩＣダイ及び前記第３のＩＣダイは誘電体材料内にある、例２９乃至４１のいずれか一のＩＣパッケージを提供する。

【0253】

例４３は、ＩＣダイの配置体であって、ＩＰコアを持つＩＣダイを有する第１の複数のＩＣダイと、ＩＣダイを有する第２の複数のＩＣダイであり、当該第２の複数のＩＣダイの前記ＩＣダイの各々が、前記ＩＰコアのうちの１つ以上に導電結合された少なくとも１つの回路を持つ、第２の複数のＩＣダイと、ＩＣダイを有する第３の複数のＩＣダイであり、当該第３の複数のＩＣダイの前記ＩＣダイの各々が、１０マイクロメートル未満のピッチを持つインターコネクトを備えた前記第２の複数のＩＣダイ間の少なくとも１つの導電経路を有する、第３の複数のＩＣダイと、を有し、前記第１の複数のＩＣダイは第１の層にあり、前記第２の複数のＩＣダイは第２の層にあり、前記第２の層は、前記第１の層と第３の層との間にあり、前記第３の複数のＩＣダイは前記第３の層にある、配置体を提供する。

【0254】

例４４は、当該配置体は、ＩＣダイの第１の配置体であり、前記第１の複数のＩＣダイは、前記第１の層内の位置に第１のＩＰコアを持つ第１のＩＣダイを含み、ＩＣダイの第２の配置体は、前記第１のＩＰコアとは異なる第２のＩＰコアを持つ第２のＩＣダイが前記第１の層内の前記位置にあることを除いて、構造においてＩＣダイの前記第１の配置体と実質的に同じである、例４３の配置体を提供する。

【0255】

例４５は、前記第２の複数のＩＣダイは、前記第１の複数のＩＣダイによってアクセス可能な共有キャッシュ（例えば、８１０）を有する、例４３乃至４４のいずれか一の配置体を提供する。

【0256】

例４６は、前記第１の複数のＩＣダイは、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで、前記第２の複数のＩＣダイに結合されている、例４３乃至４５のいずれか一の配置体を提供する。

【0257】

例４７は、前記第２の複数のＩＣダイは、行及び列の規則的なアレイ内にある、例４３乃至４６のいずれか一の配置体を提供する。

【0258】

例４８は、前記第２の複数のＩＣダイは、形状及び回路において互いに同じである、例４７の配置体を提供する。

【0259】

例４９は、前記ＩＰコアは、前記第２の複数のＩＣダイに設けられたルータ回路に導電結合され、前記ルータ回路は、前記ＩＰコアの間で電気信号をルーティングする、例４３乃至４８のいずれか一の配置体を提供する。

【0260】

例５０は、前記第１の複数のＩＣダイの第１の部分が汎用プロセッサ回路を有し、前記第１の複数のＩＣダイの第２の部分がアクセラレータ回路を有し、前記第１の部分及び前記第２の部分は、行及び列のアレイ内にある、例４３乃至４９のいずれか一の配置体を提供する。

【0261】

例５１は、前記第１の複数のＩＣダイは、前記第２の複数のＩＣダイ内のトランジスタとは異なる大きさのトランジスタを有する、例４３乃至５０のいずれか一の配置体を提供する。

【0262】

例５２は、前記第１の複数のＩＣダイ及び前記第２の複数のＩＣダイは、前記第３の複数のＩＣダイ内のトランジスタとは異なる大きさのトランジスタを有する、例５１の配置体を提供する。

【0263】

例５３は、前記第３の複数のＩＣダイは能動回路素子を含まない、例４３乃至５２のいずれか一の配置体を提供する。

【0264】

例５４は、第１の層（例えば、２０６）の第１の複数のＩＣダイ（例えば、２０２）と、第２の層（例えば、２０８）の第２の複数のＩＣダイ（例えば、１０２）と、第３の層（例えば、２１０）の第３の複数のＩＣダイ（例えば、１０４）と、を有し、前記第２の層は、前記第１の層と前記第３の層との間にあり、前記第１の複数のＩＣダイの第１の部分（例えば、２０２（１））が汎用プロセッサ回路（例えば、４０４）を有し、前記第１の複数のＩＣダイの第２の部分（例えば、２０２（２））がアクセラレータ回路（例えば、４０６）を有し、前記第１の部分と前記第２の部分は物理的に相互を含まず、前記第２の複数のＩＣダイは、前記汎用プロセッサ回路及び前記アクセラレータ回路に導電結合された回路を含むＩＣダイを有し（例えば、図４）、前記第３の複数のＩＣダイは、前記第２の複数のＩＣダイのうちの隣接し合うものの間に電気的結合を提供する導電経路を有する（例えば、図６）、マイクロエレクトロニクスアセンブリ（例えば、１００、図４－図６）を提供する。

【0265】

例５５は、前記第１の複数のＩＣダイは、行及び列の第１のアレイ内にあり、前記第２の複数のＩＣダイは、行及び列の第２のアレイ内にある、例５４のマイクロエレクトロニクスアセンブリを提供する。

【0266】

例５６は、前記第１の複数のＩＣダイは、前記第２の複数のＩＣダイよりも小さい、例５４乃至５５のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0267】

例５７は、前記第１の部分の各ＩＣダイが、１つ以上の汎用プロセッサ回路を有し、前記第２の部分の各ＩＣダイが、１つ以上のアクセラレータ回路を有する、例５４乃至５６のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0268】

例５８は、前記第１の複数のＩＣダイの前記第１の部分は、前記第２の複数のＩＣダイの第３の部分に結合され、前記第１の複数のＩＣダイの前記第２の部分は、前記第２の複数のＩＣダイの第４の部分に結合されている、例５４乃至５７のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0269】

例５９は、前記第３の部分と前記第４の部分は物理的に相互を含まない、例５８のマイクロエレクトロニクスアセンブリを提供する。

【0270】

例６０は、前記第１の部分の前記ＩＣダイのうちの複数のＩＣダイが、前記第３の部分のＩＣダイのうちの単一のＩＣダイのフットプリントの上で該フットプリント内に含まれる、例５８乃至５９のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0271】

例６１は、前記第２の部分の前記ＩＣダイのうちの複数のＩＣダイが、前記第４の部分のＩＣダイのうちの単一のＩＣダイのフットプリントの上で該フットプリント内に含まれる、例６０のマイクロエレクトロニクスアセンブリを提供する。

【0272】

例６２は、前記第３の部分のＩＣダイのうちの前記単一のＩＣダイは、前記第４の部分のＩＣダイのうちの前記単一のＩＣダイとは異なる大きさにされている、例６１のマイクロエレクトロニクスアセンブリを提供する。

【0273】

例６３は、前記第２の部分のＩＣダイは、前記第１の部分のＩＣダイの間に散在されている、例５４乃至６２のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0274】

例６４は、汎用プロセッサ回路を有する第１のＩＣダイと、アクセラレータ回路を有する第２のＩＣダイと、前記汎用プロセッサ回路に導電結合された回路を有する第３のＩＣダイと、前記アクセラレータ回路に導電結合された回路を有する第４のＩＣダイと、前記第３のＩＣダイと前記第４のＩＣダイとの間の導電経路を有する第５のＩＣダイと、を有し、前記第１のＩＣダイ及び第２のＩＣダイは第１の層にあり、前記第３のＩＣダイ及び前記第４のＩＣダイは第２の層にあり、前記第２の層は前記第１の層と第３の層との間にあり、前記第５のＩＣダイは前記第３の層にあり、前記第１のＩＣダイは前記第３のＩＣダイに電気的及び機械的に結合され、前記第２のＩＣダイは前記第４のＩＣダイに電気的及び機械的に結合されている、ＩＣパッケージを提供する。

【0275】

例６５は、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで前記第３のＩＣダイに電気的及び機械的に結合され複数の第１のＩＣダイを更に有する、例６４のＩＣパッケージを提供する。

【0276】

例６６は、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで前記第４のＩＣダイに電気的及び機械的に結合され複数の第２のＩＣダイを更に有する、例６４乃至６５のいずれか一のＩＣパッケージを提供する。

【0277】

例６７は、前記第１のＩＣダイは、前記第２のＩＣダイ内のトランジスタとは異なる大きさのトランジスタを有する、例６４乃至６６のいずれか一のＩＣパッケージを提供する。

【0278】

例６８は、前記第３のＩＣダイは、前記第４のＩＣダイ内のトランジスタとは異なる大きさのトランジスタを有する、例６７のＩＣパッケージを提供する。

【0279】

例６９は、第１の複数のＩＣダイ内の汎用プロセッサ回路と、第２の複数のＩＣダイ内のアクセラレータ回路と、前記汎用プロセッサ回路及び前記アクセラレータ回路に導電結合された第３の複数のＩＣダイ内のサポート回路と、前記汎用プロセッサ回路及び前記アクセラレータ回路に導電結合されたルータ回路を有するＮＯＣと、を有し、前記ルータ回路は、前記第３の複数のＩＣダイ内にあり、前記アクセラレータ回路は、前記汎用プロセッサ回路の間に分散され、前記汎用プロセッサ回路の間の導電経路は、一部の実施形態において前記アクセラレータ回路を通らないとし得る、ＩＣダイの配置体を提供する。

【0280】

例７０は、前記第３の複数のベースダイのうちの隣接し合うものの間の導電経路を有する第４の複数のＩＣダイを有する、例６９の配置体を提供する。

【0281】

例７１は、前記ＮＯＣは、第１のＮＯＣ及び第２のＮＯＣを有し、前記第１のＮＯＣは、前記ルータ回路の第１の部分を有し、前記第２のＮＯＣは、前記ルータ回路の第２の部分を有し、前記ルータ回路の前記第１の部分は、前記汎用プロセッサ回路と前記アクセラレータ回路とを導電結合するように構成され、前記ルータ回路の前記第２の部分は、前記汎用プロセッサ回路をそれら間で導電結合するように構成される、例６９乃至７０のいずれか一の配置体を提供する。

【0282】

例７２は、前記第１の複数のＩＣダイ及び前記第２の複数のＩＣダイは、第１の層内で同一平面にあり、前記第３の複数のＩＣダイは第２の層にあり、前記第２の層は、前記第１の層と同一平面になく、前記第１の層は、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで前記第２の層に電気的及び機械的に結合されている、例６９乃至７１のいずれか一の配置体を提供する。

【0283】

例７３は、前記サポート回路は、前記汎用プロセッサ回路に導電結合された第１セットのサポート回路と、前記アクセラレータ回路に導電結合された第２セットのサポート回路とを有する、例６９乃至７２のいずれか一の配置体を提供する。

【0284】

例７４は、第１の層（例えば、２０６）の第１の複数のＩＣダイ（例えば、２０２）と、第２の層（例えば、２０８）の第２の複数のＩＣダイ（例えば、１０２）と、第３の層（例えば、２１０）の第３の複数のＩＣダイ（例えば、１０４）と、当該マイクロエレクトロニクスアセンブリにわたるネットワーク・オン・チップ（ＮＯＣ）であり、複数の導電結合されたルータ回路を有するＮＯＣと、を有し、前記第２の層は、前記第１の層と前記第３の層との間にあり、前記第１の複数のＩＣダイは、前記ルータ回路を通じて導電結合されたＩＰコアを有し（例えば、図７Ａ）、前記ルータ回路は前記第２の複数のＩＣダイのものであり（例えば、図８Ａ）、前記第３の複数のＩＣダイは、前記第２の複数のＩＣダイのうちの隣接し合うものの間の導電経路を有する、マイクロエレクトロニクスアセンブリを提供する（例えば、図７Ａ－図８Ｂ、図１１、図１２）。

【0285】

例７５は、前記第１の複数のＩＣダイのＩＰコアが、リンクによって前記ルータ回路に結合され、各リンクが、前記第１の複数のＩＣダイと前記第２の複数のＩＣダイとの間の複数の相互接続を有し、第２のＩＣダイ内の別のＩＰコアよりも高い帯域幅を使用するＩＰコアを持つ第１のＩＣダイは、前記第２のＩＣダイよりも、リンク当たりの多数の相互接続を持ち、前記第１の複数のＩＣダイのうちの第４のＩＣダイよりも大きい、前記第１の複数のＩＣダイのうちの第３のＩＣダイは、前記第４のＩＣダイよりも、リンク当たり多数の相互接続を持つ、例７４のマイクロエレクトロニクスアセンブリを提供する。

【0286】

例７６は、前記ＮＯＣは、第１のＮＯＣ、第２のＮＯＣ、及び第３のＮＯＣを有し、前記第１のＮＯＣは、前記第２の複数のＩＣダイのうちのＩＣダイに導電結合された第１の複数のルータ回路を持ち、前記第２のＮＯＣは、前記第１の複数のＩＣダイのうちのＩＣダイに導電結合された第２の複数のルータ回路を持ち、前記第３のＮＯＣは、前記第１の複数のＩＣダイのうちのＩＣダイ内のＩＰコアに導電結合された第３の複数のルータ回路を持つ、例７４乃至７５のいずれか一のマイクロエレクトロニクスアセンブリを提供する（例えば、図７Ｂ）。

【0287】

例７７は、前記第２の複数のＩＣダイの各ＩＣダイが、前記第２のＮＯＣのうちの別個の１つを有する、例７６のマイクロエレクトロニクスアセンブリを提供する。

【0288】

例７８は、前記第１の複数のＩＣダイの各ＩＣダイが、第３のＮＯＣのうちの別個の１つを有する、例７６乃至７７のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0289】

例７９は、前記ＮＯＣは、第１の複数のルータ回路を持つ第１のＮＯＣと、第２の複数のルータ回路を持つ並列の第２のＮＯＣとを有する、例７４乃至７８のいずれか一のマイクロエレクトロニクスアセンブリを提供する（例えば、図７Ａ）。

【0290】

例８０は、前記第１の複数のＩＣダイのＩＰコアが、リンク（例えば、７０４）によって前記ルータ回路に結合され、各リンクが、前記第１の複数のＩＣダイと前記第２の複数のＩＣダイとの間の複数の相互接続を有し、ノードにおいて少なくとも２つのリンクが共に導電結合され、前記ＮＯＣの第１のノードが、第１の相互接続（例えば、８０４）、第２の相互接続（例えば、８０６）、及び第３の相互接続（例えば、８０８）のうちの少なくとも１つに結合され、前記第１の相互接続は、前記第１のノードを前記ＮＯＣの第２のノードに導電結合するように構成され、前記第２の相互接続は、前記第１のノードを別のＮＯＣの第３のノードに導電結合するように構成され、前記第３の相互接続は、前記第１のノードを前記ＮＯＣの第４のノードに導電結合するように構成され、前記第１のノード、前記第２のノード、及び前記第３のノードは前記第２の層にあり、前記第４のノードは前記第１の層にある、例７４乃至７９のいずれか一のマイクロエレクトロニクスアセンブリを提供する（例えば、図８Ａ）。

【0291】

例８１は、前記第１の相互接続及び第３の相互接続は、前記ＮＯＣ内のリンク（例えば、７０４）の一部を形成する、例８０のマイクロエレクトロニクスアセンブリを提供する。

【0292】

例８２は、前記第２の相互接続は、前記ＮＯＣを前記別のＮＯＣと接続するリンク（例えば、７０６）の一部を形成する、例８０のマイクロエレクトロニクスアセンブリを提供する。

【0293】

例８３は、前記第１の相互接続及び前記第２の相互接続は、前記第２の層及び前記第３の層の少なくとも一方内の導電経路を有し、前記第３の相互接続は、前記第１の層と前記第２の層との間の１つ以上のダイ間（ＤＴＤ）インターコネクトを有する、例８０乃至８２のいずれか一のマイクロエレクトロニクスアセンブリを提供する（例えば、図８Ｃ）。

【0294】

例８４は、前記第１のノードは、前記第２の複数のＩＣダイ及び前記第３の複数のＩＣダイのうちの少なくとも１つにあり、前記第４のノードは、前記第１の複数のＩＣダイのものである、例８０乃至８３のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0295】

例８５は、キャッシュが前記第２の複数のＩＣダイの間に分散され、前記キャッシュは、前記ＮＯＣのノード、リンク、及びルータ回路によって前記ＩＰコアに導電結合されている、例７４乃至８４のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0296】

例８６は、前記第１の複数のＩＣダイ及び前記第２の複数のＩＣダイのうちの少なくとも１つは、強磁性材料を有するトランジスタを有したＩＣダイのスタックを有する、例７４乃至８５のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0297】

例８７は、前記ＮＯＣ内のリンクが、強磁性材料を有するトランジスタを持つＩＣダイを、電圧レギュレーション回路、電圧レベルシフト回路、及び周波数変換回路を有する別のＩＣダイと結合する、例８６のマイクロエレクトロニクスアセンブリを提供する。

【0298】

例８８は、第１の層の第１のＩＣダイ、第２のＩＣダイ、及び第３のＩＣダイと、前記第１のＩＣダイ内の第１のＩＰコア、前記第２のＩＣダイ内の第２のＩＰコア、前記第３のＩＣダイ内の第３のＩＰコア、及び前記第３のＩＣダイ内の第４のＩＰコアと、第２の層の第４のＩＣダイ及び第５のＩＣダイと、第３の層の第６のＩＣダイと、前記第３の層に結合されたパッケージ基板と、前記第１のＩＰコア、前記第２のＩＰコア、前記第３のＩＰコア、及び第４のＩＰコアを結合するネットワーク・オン・チップ（ＮＯＣ）と、を有し、前記第２の層は前記第１の層と前記第３の層との間にあり、前記ＮＯＣは複数の導電結合されたルータ回路を有し、前記第１のＩＣダイ及び前記第２のＩＣダイは前記第４のＩＣダイに取り付けられ、前記第３のＩＣダイは前記第５のＩＣダイに取り付けられ、前記第６のＩＣダイは前記第４のＩＣダイと前記第５のＩＣダイとの間の導電経路を有する、ＩＣパッケージを提供する（例えば、図８Ｃ）。

【0299】

例８９は、前記ＮＯＣは、第１のＮＯＣ及び第２のＮＯＣを有し、前記第１のＮＯＣは、前記第４のＩＣダイ及び前記第５のＩＣダイを介して前記第１のＩＰコア及び前記第２のＩＰコアを前記第３のＩＰコアと導電結合する第１の複数のルータ回路を有し、前記第２のＮＯＣは、前記第４のＩＣダイを介して前記第１のＩＰコアを前記第２のＩＰコアと導電結合する第２の複数のルータ回路を有する、例８８のＩＣパッケージを提供する。

【0300】

例９０は、当該ＩＣパッケージは更に、前記第３のＩＣダイ内の第４のＩＰコアを有し、前記ＮＯＣは更に第３のＮＯＣを有し、該第３のＮＯＣは、前記第３のＩＰコア及び前記第４のＩＰコアに導電結合された第３の複数のルータ回路を持つ、例８９のＩＣパッケージを提供する。

【0301】

例９１は、前記複数のルータ回路は、前記第２の層にあり、メッシュネットワークにて共に導電結合されている、例８８乃至９０のいずれか一のＩＣパッケージを提供する（例えば、図８Ａ）。

【0302】

例９２は、複数の導体が前記複数のルータ回路を結合し、任意の２つのルータ回路間の各導電結合が、前記メッシュネットワークにおけるリンクであり、各リンクが、前記第１の層、前記第２の層、及び前記第３の層を通る導電ジョイント及び相互接続を有する、例９１のＩＣパッケージを提供する。

【0303】

例９３は、前記第３のＩＣダイは、強磁性材料を有するトランジスタを持つＩＣダイのスタックを有する、例８８乃至９２のいずれか一のＩＣパッケージを提供する。

【0304】

例９４は、前記第３のＩＰコアは、ＩＣダイの前記スタック内の前記ＩＣダイのうちの１つ内にあり、前記第４のＩＰコアは、ＩＣダイの前記スタック内のＩＣダイのうちの別の１つ内にある、例９３のＩＣパッケージを提供する。

【0305】

例９５は、前記第３のＩＰコアはキャッシュを有し、前記第４のＩＰコアはプロセッサ回路を有する、例９４のＩＣパッケージを提供する。

【0306】

例９６は、前記第４のＩＰダイは、１０マイクロメートル未満のピッチを持つＤＴＤインターコネクトで結合された強磁性材料を有するトランジスタを持つＩＣダイのスタックを有する、例８８乃至９５のいずれか一のＩＣパッケージを提供する。

【0307】

例９７は、前記第２の層の前記第４のＩＣダイ及び前記第５のＩＣダイにわたってキャッシュが分散され、該キャッシュは、前記第１のＩＰコア、前記第２のＩＰコア、及び前記第３のＩＰコアに導電結合されている、例８８乃至９６のいずれか一のＩＣパッケージを提供する。

【0308】

例９８は、第１の層の第１の複数のＩＣダイ内のＩＰコアと、第２の層の第２の複数のＩＣダイ内のルータ回路と、を有し、前記第２の層は前記第１の層と同一平面になく、各ＩＰコアが、１つ以上の導体によって前記ルータ回路のうちの１つにＮＯＣの上で導電結合されている、ＩＣダイの配置体を提供する。

【0309】

例９９は、前記ＮＯＣは、第１の複数のルータ回路によって前記ＩＰコアのうちの第１の部分を結合する第１のＮＯＣを有し、前記ＮＯＣは、第２の複数のルータ回路によって前記ＩＰコアのうちの第２の部分を結合する第２のＮＯＣを有する、例９８の配置体を提供する。

【0310】

例１００は、前記第１の複数のＩＣダイ及び前記第２の複数のＩＣダイのうちの少なくとも１つが、強磁性材料を有するトランジスタを持つＩＣダイのスタックを有する、例９８乃至９９のいずれか一の配置体を提供する。

【0311】

例１０１は、前記ルータ回路（例えば、７０２）は、前記第２の複数のＩＣダイに分散されている、例９８乃至１００のいずれか一の配置体を提供する。

【0312】

例１０２は、当該配置体は更に、前記第２の複数のＩＣダイに分散されたキャッシュ（例えば、８１０）を有し、該キャッシュは、前記第１の複数のＩＣダイの前記ＩＰコアによって前記ＮＯＣの上で導電結合されている、例９８乃至１０１のいずれか一の配置体を提供する。

【0313】

例１０３は、前記ＮＯＣは、第１の複数の導体と、第２の複数の導体とを有したメッシュトポロジを有し、前記第２の複数の導体の各々が前記第１の複数の導体のうちの少なくとも１つと交わって複数のネットワークノードを形成し、前記ネットワークノードの各々が、前記第１の複数の導体のうちの１つの前記第２の複数の導体のうちの１つとの交点にあり、前記第１の複数の導体の各々が、前記第２の複数の導体の各々に対して直交配置されている、例９８乃至１０２のいずれか一の配置体を提供する。

【0314】

例１０４は、第１の層及び第２の層の複数のＩＣダイを有し、前記第１の層と前記第２の層は同一平面になく、前記第１の層と前記第２の層は、インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトで電気的及び機械的に結合され、前記複数のＩＣダイのうちの第１のＩＣダイは、強磁性材料を持つトランジスタを有さず、前記複数のＩＣダイのうちの第２のＩＣダイは、強磁性材料を持つトランジスタを有する、マイクロエレクトロニクスアセンブリを提供する（例えば、図９）。

【0315】

例１０５は、前記第１のＩＣダイは前記第２のＩＣダイに結合され、前記第１のＩＣダイは、電圧変換、周波数シフト、及び電圧レギュレーションのための回路を有する、例１０４のマイクロエレクトロニクスアセンブリを提供する。

【0316】

例１０６は、前記電圧変換のための回路は、第１電圧レベルと第２電圧レベルとの間で電圧をシフトするように構成され、前記第１のＩＣダイは、前記第１電圧レベルで動作するように構成され、前記第２のＩＣダイは、前記第２電圧レベルで動作するように構成され、前記第１電圧レベルは前記第２電圧レベルよりも高い、例１０５のマイクロエレクトロニクスアセンブリを提供する。

【0317】

例１０７は、前記周波数シフトするための回路は、第１周波数と第２周波数との間で信号の周波数を変化させる回路を有し、前記第１のＩＣダイは、前記第１周波数の信号で動作するように構成され、前記第２のＩＣダイは、前記第２周波数の信号で動作するように構成され、前記第１周波数は前記第２周波数よりも高い、例１０５乃至１０６のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0318】

例１０８は、第１の数のインターコネクトが、前記第１周波数の信号向けであり、第２の数のインターコネクトが、前記第２周波数の信号向けであり、前記第１の数は前記第２の数よりも小さく、前記第２の数のインターコネクトは、前記第２の数のインターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つ、例１０７のマイクロエレクトロニクスアセンブリを提供する。

【0319】

例１０９は、前記第１のＩＣダイは前記第１の層にあり、前記第２のＩＣダイは前記第２の層にある、例１０５乃至１０８のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0320】

例１１０は、前記第１のＩＣダイは、前記第２のＩＣダイと前記複数のＩＣダイのうちの他のＩＣダイとの間の導電経路を有する、例１０９のマイクロエレクトロニクスアセンブリを提供する。

【0321】

例１１１は、前記第１のＩＣダイは、前記第２のＩＣダイ内のＩＰコア（例えば、９０４）に導電結合された回路を有する、例１０９乃至１１０のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0322】

例１１２は、当該マイクロエレクトロニクスアセンブリは更に、前記複数のＩＣダイのうちの第３のＩＣダイを有し、該第３のＩＣダイは、０．３５Ｖ以下の電圧で動作するように構成された回路を有する、例１０４乃至１１１のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0323】

例１１３は、前記第１のＩＣダイは汎用プロセッサ回路を有し、前記第２のＩＣダイはアクセラレータを有する、例１０４乃至１１２のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0324】

例１１４は、前記複数のＩＣダイ内の強磁性材料を有するトランジスタを有したＩＣダイのスタック、を更に有する例１０４乃至１１３のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0325】

例１１５は、ＩＣダイの前記スタックは、前記第１のＩＣダイ及び前記第２のＩＣダイのＩＰコアに導電結合された回路を有する、例１１４のマイクロエレクトロニクスアセンブリを提供する。

【0326】

例１１６は、前記第２の層のＩＣダイは、行及び列のアレイ内にあり、前記第２の層の前記ＩＣダイは、前記第１の層のＩＣダイに導電結合された回路を有し、前記第１の層の前記ＩＣダイはＩＰコアを有し、前記第２の層の前記ＩＣダイは、前記ＩＰコアの間の通信を容易にするＮＯＣのルータ回路を有する、例１０４乃至１１５のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0327】

例１１７は、前記第１のＩＣダイは前記第１の層にあり、前記第２のＩＣダイは前記第２の層にある、例１１６のマイクロエレクトロニクスアセンブリを提供する。

【0328】

例１１８は、前記第２のＩＣダイは前記第１の層にあり、前記第１のＩＣダイは前記第２の層にある、例１１６のマイクロエレクトロニクスアセンブリを提供する。

【0329】

例１１９は、前記第２の層の前記ＩＣダイは、前記第１の層の前記ＩＣダイに導電結合された分散キャッシュを有する、例１１６乃至１１８のいずれか一のマイクロエレクトロニクスアセンブリを提供する。

【0330】

例１２０は、第１の層の第１のＩＣダイと、第２の層の第２のＩＣダイと、第３の層の第３のＩＣダイと、前記第３の層に結合されたパッケージ基板と、を有し、前記第２の層は、前記第１の層と前記第３の層との間にあり、前記第１の層と前記第２の層との間のインターコネクトが、当該インターコネクトのうちの隣接し合うものの間に１０マイクロメートル未満のピッチを持つインターコネクトを有し、前記第１のＩＣダイ及び前記第２のＩＣダイのうちの一方は、強磁性材料を持つトランジスタを有し、前記第１のＩＣダイ及び前記第２のＩＣダイのうちの他方は、電圧変換のための第１の回路と、周波数シフトのための第２の回路と、電圧レギュレーションのための第３の回路とを有する、ＩＣパッケージを提供する。

【0331】

例１２１は、前記第２のＩＣダイは、前記第１のＩＣダイ内の１つ以上のＩＰコアに導電結合された回路を有する、例１２０のＩＣパッケージを提供する。

【0332】

例１２２は、電圧レギュレーションのための前記第３の回路は、強磁性材料を持つトランジスタを有する前記第１のＩＣダイ及び前記第２のＩＣダイのうちの前記一方が動作するように構成された電圧レベルで電力を提供する、例１２０乃至１２１のいずれか一のＩＣパッケージを提供する。

【0333】

例１２３は、電圧変換のための前記第１の回路は、第１電圧レベルと第２電圧レベルとの間で電圧をシフトするように構成され、前記第１電圧レベルは前記第２電圧レベルよりも高く、前記第１のＩＣダイ及び前記第２のＩＣダイのうちの前記一方は、前記第２電圧レベルで動作するように構成された強磁性材料を持つトランジスタを有し、第１のＩＣダイ及び第２のＩＣダイのうちの前記他方は、前記第１電圧レベルで動作するように構成される、例１２０乃至１２２のいずれか一のＩＣパッケージを提供する。

【0334】

例１２４は、周波数シフトのための前記第２の回路は、第１周波数と第２周波数との間で信号の周波数を変化させる回路を有し、前記第１周波数は前記第２周波数よりも高く、強磁性材料を持つトランジスタを有する前記第１のＩＣダイ及び前記第２のＩＣダイのうちの前記一方は、前記第２周波数の信号で動作するように構成され、前記第１のＩＣダイ及び前記第２のＩＣダイのうちの前記他方は、前記第１周波数の信号で動作するように構成される、例１２０乃至１２３のいずれか一のＩＣパッケージを提供する。

【0335】

例１２５は、前記第３のＩＣダイは、前記第２のＩＣダイと前記第２の層の隣接するＩＣダイとの間の導電経路を有する、例１２０乃至１２４のいずれか一のＩＣパッケージを提供する。

【0336】

例１２６は、強磁性材料を持つトランジスタを有する前記第１のＩＣダイ及び前記第２のＩＣダイのうちの前記一方は、ＩＣダイのスタックである、例１２０乃至１２５のいずれか一のＩＣパッケージを提供する。

【0337】

例１２７は、強磁性材料を持つトランジスタを有する前記第１のＩＣダイ及び前記第２のＩＣダイのうちの前記一方は、前記第１のＩＣダイ及び前記第２のＩＣダイのうちの前記他方よりも少ない熱を生成する、例１２０乃至１２６のいずれか一のＩＣパッケージを提供する。

【0338】

例１２８は、少なくとも第１の層及び第２の層にわたって分散された複数のＩＰコアと、前記複数のＩＰコアに導電結合されたルータ回路と、ＩＣダイのアレイに分散され且つ前記複数のＩＰコア及び前記ルータ回路に導電結合された回路と、を有し、前記第１の層と前記第２の層は同一平面になく、前記複数のＩＰコアのうちの少なくとも１つのＩＰコアは、強磁性材料を持つトランジスタを有し、前記ルータ回路はＩＣダイの前記アレイに分散されている、ＩＣダイの配置体を提供する。

【0339】

例１２９は、し、複数のＩＰコアのうちの少なくとも１つは、汎用プロセッサ回路を含み、複数のＩＰコアのうちの少なくとも別の１つは、アクセラレータ回路を含む、例１２８の配置体を提供する。

【0340】

例１３０は、強磁性材料を持つトランジスタを有する前記少なくとも１つのＩＰコアは、メモリ、アクセラレータ回路、及び汎用プロセッサ回路のうちの少なくとも１つを有する、例１２８乃至１２９のいずれか一の配置体を提供する。

【0341】

例１３１は、前記アレイ内の前記ＩＣダイのうちの少なくとも１つは、強磁性材料を持つトランジスタを有する、例１２８乃至１３０のいずれか一の配置体を提供する。

【0342】

例１３２は、前記アレイ内の前記ＩＣダイのうちの１つが、強磁性材料を持つトランジスタを有する前記少なくとも１つのＩＰコアに結合され、電圧変換、周波数シフト、及び電圧レギュレーションのための回路を有する、例１２８乃至１３１のいずれか一の配置体を提供する。

【0343】

例１３３は、前記複数のＩＰコアに導電結合されたキャッシュが、ＩＣダイの前記アレイの間で分散される、例１２８乃至１３２のいずれか一の配置体を提供する。

【0344】

例示した本開示の実装についての以上の説明は、要約に記載されている事項を含め、包括的なものではないし、また本開示をここに開示された正確な形態に限定するものでもない。本開示の具体的な実装及び例はここでは例示の目的で記載されており、当業者に認識されるように、本開示の範囲内で様々な均等な変更が可能である。

【図1】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8A】

【図8B】

【図8C】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【国際調査報告】