特表 2024-545097 積層マルチチップの保護を強化した構造体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-05

(54)【発明の名称】積層マルチチップの保護を強化した構造体

(51)【国際特許分類】

   H01L 23/29 20060101AFI20241128BHJP

   H01L 25/07 20060101ALI20241128BHJP

【ＦＩ】

H01L23/30 R

H01L25/08 C

【審査請求】未請求

【予備審査請求】有

(21)【出願番号】P 2024534029

(86)(22)【出願日】2021-12-10

(85)【翻訳文提出日】2024-07-17

(86)【国際出願番号】 US2021062765

(87)【国際公開番号】W WO2023107117

(87)【国際公開日】2023-06-15

(81)【指定国・地域】

(71)【出願人】

【識別番号】521062505

【氏名又は名称】ヴィシャイ ジェネラル セミコンダクター，エルエルシー

(74)【代理人】

【識別番号】100079980

【弁理士】

【氏名又は名称】飯田 伸行

(74)【代理人】

【識別番号】100167139

【弁理士】

【氏名又は名称】飯田 和彦

(72)【発明者】

【氏名】チャン，ワン－ラン

(72)【発明者】

【氏名】チャン，ミン－タイ

(72)【発明者】

【氏名】リー，チュン－タ

【テーマコード（参考）】

4M109

【Ｆターム（参考）】

4M109AA02

4M109BA02

4M109EA02

4M109EA07

4M109EA10

4M109ED02

4M109ED03

4M109ED04

(57)【要約】

【構成】積層構成の導電し上部クリップ、第１/第２の半導体チップ、および導電性底部クリップなどの部品を有する電子部品サブアセンブリを備えた積層マルチチップ電子アセンブリに関する。半田層が積層構成の部品の対向接触面間に位置する。半田付けした後に、これが電子部品サブアセンブリを構成する。ポリマー層が導電性上部クリップと導電性底部クリップとの間に延在し、第１/第２の半導体チップおよび半田層の側部をカプセル化する。このポリマー層が露出したチップ面を保護および/または封止し、以降の処理を原因とする機械的損傷を抑制するとともに、さらなる組み立て工程を原因とするイオン汚染からチップ不動態化面を保護する。成形化合物を使用してパッケージを形成し、電子部品サブアセンブリおよびポリマー層をカプセル化し、導電性上部クリップおよび底部クリップからのリードが本体から外部に延在する。
【選択図】図１

【特許請求の範囲】

【請求項1】

電子部品サブアセンブリを有する積層マルチチップ電子アセンブリであって、
前記電子部品サブアセンブリは、部品として
上部接触面およびリードを有する導電性底部クリップと、
それぞれのチップが上部接触面および底部接触面を有する少なくとも第１半導体チップおよび第２半導体チップと、
底部接触面およびリードを積層構造に配置した導電性上部クリップと、
を有し、これらの部品は積層構造に配置され、
この積層構造の部品に設けられた前記の接触面が半田層を挟みかつ互いに対向しており、
前記導電性上部クリップと前記導電性底部クリップとの間に延在するポリマー層であって、前記第１半導体チップと前記第２半導体チップとの側部およびこれらのチップの間に位置する前記半田層をカプセル化する前記ポリマー層があって、
前記電子部品サブアセンブリおよび前記ポリマー層をカプセル化した成形化合物の本体があって、それぞれの前記リードは少なくとも一部が前記導電性底部クリップおよび前記導電性上部クリップから伸延しかつ前記本体の外側に延在する
ことを特徴とする積層マルチチップ電子アセンブリ。

【請求項2】

前記第１半導体チップおよび前記第２半導体チップのみが存在し、（ａ）前記導電性底部クリップの上部接触面と前記第１半導体チップの底部接触面との間、（ｂ）前記第１半導体チップの上部接触面と前記第２半導体チップの底部接触面との間、そして（ｃ）前記第２半導体チップの上部接触面と前記導電性上部クリップの底部接触面との間、に前記半田層が位置する請求項１に記載のアセンブリ。

【請求項3】

前記ポリマー層が前記導電性上部クリップの底部接触面および前記導電性底部クリップの上部接触面の周囲に延在する請求項１に記載のアセンブリ。

【請求項4】

前記導電性上部クリップの底部接触面がチップ接触領域を形成する突出部分を有し、前記導電性底部クリップの上部接触面がチップ接触領域を形成する突出部分を有し、そして、前記ポリマー層がこれら突出部分の縁部を取り囲む請求項３に記載のアセンブリ。

【請求項5】

前記ポリマー層がポリイミドシリコンを有する請求項１に記載のアセンブリ。

【請求項6】

前記成形化合物がエポキシ成形化合物である請求項１に記載のアセンブリ。

【請求項7】

前記本体の外側に延在する前記導電性上部クリップおよび前記導電性底部クリップからのリード部分が、前記本体の底面にそって延在するそれぞれ端部分を有する請求項１に記載のアセンブリ。

【請求項8】

前記部品がさらに前記導電性上部クリップの底部接触面と前記第２半導体チップの上部接触面との間、あるいは前記の半導体チップの隣接するチップの接触面間、または前記第１半導体チップの底部接触面と前記導電性底部クリップの上部接触面との間の少なくとも一つの間に銅スラグが位置し、そして
前記半田層が前記の接触面のそれぞれと前記銅スラグとの間に位置する請求項１に記載のアセンブリ。

【請求項9】

積層マルチチップ電子アセンブリの組み立て方法において、
上部接触面およびリードを備えた導電性底部クリップを有し、上部接触面と底部接触面とをそれぞれに備える第１半導体チップおよび第２半導体チップを少なくとも有しており、さらに、底部接触面およびリードを備えた導電性上部クリップを含めて、それらの部品を積層構成の電子部品サブアセンブリに組み立て、
前記積層構成の前記部品の前記の接触面の対向面間に半田層を被着し、
前記第１半導体チップおよび前記第２半導体チップの側部、および、これらのチップの間に位置する前記半田層をカプセル化すると共に前記導電性上部クリップと前記導電性底部クリップとの間にポリマー層を被着し、
前記電子部品サブアセンブリおよび前記ポリマー層をカプセル化するように本体を成形化合物で形成すると共に、それぞれの前記リードは少なくとも一部が前記導電性底部クリップおよび前記導電性上部クリップから伸延して且つ前記本体の外側に延在する状態にすることを特徴とする積層マルチチップ電子アセンブリの組み立て方法。

【請求項10】

少なくとも前記第１半導体チップおよび前記第２半導体チップは、前記第１半導体チップおよび前記第２半導体チップのみを有し、（ａ）前記導電性底部クリップの上部接触面と前記第１半導体チップの底部接触面との間、（ｂ）前記第１半導体チップの上部接触面と前記第２半導体チップの底部接触面との間、そして（ｃ）前記第２半導体チップの上部接触面と前記導電性上部クリップの底部接触面との間、に前記半田層を被着する請求項９に記載の組み立て方法。

【請求項11】

前記ポリマー層が前記導電性上部クリップの底部接触面および前記導電性底部クリップの上部接触面の周囲に延在する請求項９に記載の組み立て方法。

【請求項12】

前記導電性上部クリップの底部接触面がチップ接触領域を形成する突出部分を有し、前記導電性底部クリップの上部接触面がチップ接触領域を形成する突出部分を有し、そして前記ポリマー層がこれら突出部分の縁部を取り囲む請求項９に記載の組み立て方法。

【請求項13】

前記ポリマー層がポリイミドシリコンを有する請求項９に記載の組み立て方法。

【請求項14】

前記成形化合物がエポキシ成形化合物である請求項９に記載の組み立て方法。

【請求項15】

前記導電性上部クリップおよび前記導電性底部クリップから前記本体の外側に延在するリード部分は、それぞれの端部が前記本体の底面にそって延在する請求項９に記載の組み立て方法。

【請求項16】

前記電子部品サブアセンブリの組み立て時に、前記導電性上部クリップの底部接触面と前記第２半導体チップの上部接触面との間、前記の半導体チップの隣接チップの前記の接触面の間、あるいは前記第１半導体チップの底部接触面と前記導電性底部クリップの上部接触面との間の少なくとも一つの間に銅スラグが位置し、前記半田層が前記の接触面のそれぞれと前記銅スラグとの間に位置するような前記半田層の被着を行う請求項９に記載の組み立て方法。

【請求項17】

それぞれが上部接触面および底部接触面を有する少なくとも第１半導体チップおよび第２半導体チップと、これらの接触面の対向面の間に半田層とを有する部品があって、この部品は積層構成に配置された電子部品サブアセンブリであり、そして、
前記少なくとも第１半導体チップおよび第２半導体チップの側部および前記間に位置する前記半田層をカプセル化するポリマー層と、前記電子部品サブアセンブリとを有することを特徴とする積層マルチチップ電子アセンブリ。

【請求項18】

前記部品がさらに前記第２半導体チップの前記上部接触面上、あるいは前記の半導体チップの隣接チップの接触面間、または前記第１半導体チップの前記底部接触面上の少なくとも一つに位置する銅スラグを有し、
前記半田層が前記の接触面のそれぞれと前記銅スラグとの間に位置する請求項１７に記載の電子アセンブリ。

【請求項19】

前記ポリマー層がポリイミドシリコンを有する請求項１７に記載の電子アセンブリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は電子部品の分野、特にＴＶＳ（transient-voltage-suppression:サージ吸収ダイオード：過電圧抑制デバイス）およびツェナーデバイスに関し、より具体的には自動車における高サージパワーＴＶＳ、電気自動車やハイブリッド車におけるテレコム基地局、および５Ｇ基地局、電気自動車、ハイブリッド自動車や充電基地などにおける高電圧ＴＶＳ、および自動車、電気自動車、ハイブリッド自動車、充電基地、ロボット工学や他の用途における低クランピングＴＶＳに関する。

【背景技術】

【0002】

ＴＶＳダイオードなどの電子部品は他の半導体部品を高電圧トランジェントから保護するために多数の用途で使用されている。ツェナー素子も公知であり、電圧調整、サージ抑制やその他の各種用途でも使用されている。

【0003】

これらの電子部品や他の電子部品はＰＣＢ（printed circuit board：印刷回路基板）用途における表面実装可能な素子として形成することができる。ここで、能動チップ部品は好適なポリマーから成形したパッケージ内に位置し、リードがパッケージ外側のチップから底面まで延在し、ＰＣＢに接続する。

【0004】

一部の用途ではＰＣＢに対するスペースが限られているため、マルチチップパッケージを使用することが知られている。このパッケージの場合、例えば２つかそれ以上のＴＶＳチップを上下に積層し、これらチップの接触面を相互に半田付けし、適正なリードに半田付けする。このように構成すると、高容量および/または高パワー部品をより狭い面積内に実装でき、ＰＣＢに必要なスペースを小さくでき、実装面積を小さくできる上に、同じサイズを維持した状態で他の部品などを追加実装することができる。

【0005】

積層チップをパッケージ内に実装するこのような用途では、使用状態での信頼性を改善することが求められている。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は電子部品サブアセンブリを有する積層マルチチップ電子アセンブリを提供するものである。電子部品サブアセンブリは底部接触面およびリードを有する導電性上部クリップ、それぞれが上部接触面および底部接触面を有する少なくとも第１半導体チップおよび第２半導体チップ、および上部接触面およびリードを有する導電性底部クリップを有し、これら部品は積層構成である。少なくとも第１半導体チップおよび第２半導体チップとしてはＴＶＳ、ツェナーやその他の電子デバイスを使用できる。半田層は積層構成を取る部品接触面の対向面間に位置する。第１半導体チップおよび第２半導体チップのみからなる実施態様では、半田層は（ａ）前記導電性底部クリップの上部接触面と第１半導体チップの底部接触面との間に、（ｂ）第１半導体チップの上部接触面と第２半導体チップの底部接触面との間に、そして（ｃ）第２半導体チップの上部接触面と導電性上部クリップの底部接触面との間に位置し、これら部品を電気的に接続する。これらを半田付けすると、電子部品サブアセンブリが形成する。導電性上部クリップと導電性底部クリップとの間にポリマー層を延在させて、第１および第２半導体チップの側部およびこれら間に位置する半田層をカプセル化する。このポリマー層は露出チップ面を保護および/または封止し、成形化合物被着工程などの以降のパッケージ形成工程を原因とする機械的損傷を抑制するだけでなく、連続組み立て工程で発生する恐れのあるイオン汚染からチップ不動態化面を保護する保護層として作用する。本体（またはパッケージ）を成形化合物（molding compound：樹脂成形材料）から形成し、電子部品サブアセンブリおよびポリマー層をカプセル化する。導電性上部および底部クリップからのリードの少なくとも一部は本体から外側に延在する。

【0007】

一実施態様では、ポリマー層は導電性上部クリップの底部接触面および導電性底部クリップの上部接触面の周囲に延在する。

【0008】

別な実施態様では、導電性上部クリップの底部接触面はクリップ接触領域を形成する突出部分を有し、導電性底部クリップの上部接触面はチップ接触領域を形成する突出部分を有し、そしてポリマー層はこれら突出部分の縁部を取り囲む。このように構成すると、接触領域がポリマー層の被着できる突出部分の側部によって形成するため、構成がより強靭化する。

【0009】

一つの好適な構成例では、ポリマー層はポリイミドシリコンを有する。但し、その他のポリマーも使用可能である。また、充填材とともに、あるいはこれを併用せずに各種のポリマーを使用すると、具体的な用途に対応する熱膨張係数を実現できる。

【0010】

一つの好適な構成例では、成形化合物はエポキシ成形化合物である。但し、充填材とともに、あるいはこれを併用せずに他のポリマー材料を使用することができる。

【0011】

一つの好適な構成例では、本体から外側に延在する導電性上部および底部クリップからのリードの部分は、本体の底面にそって延在する端部を有する。これはＰＣＢ用途に適する。但し、他の用途では、リードが共通表面にそって延在する必要はない。

【0012】

別な実施態様では、銅スラグの形を取る追加部品を積層構成で設ける。この銅スラグは導電性上部クリップの底部接触面と第２半導体チップの上部接触面との間の、半導体チップの隣接チップの接触面間の、または第１半導体チップの底部接触面と導電性底部クリップの上部接触面との間の少なくとも一つに位置する。ここで、半田層が接触面のそれぞれと銅スラグとの間に位置するため、積層部品と銅スラグとが導電接触できる。

【0013】

マルチチップ積層電子アセンブリは各種パッケージの形でＴＶＳデバイスおよび/またはツェナーデバイスを有することができ、また他の表面実装リードデバイスまたは軸方向リードデバイスを有することができる。電子部品アセンブリは２つかそれ以上のチップ、あるいは導電性上部および底部クリップ間に位置する銅スラグを有するチップを備えることができる。これら銅スラグが吸熱リザーバとなりＴＶＳサージ能力を改善できるだけなく、チップ縁部の機械的衝撃による損傷を抑制できる。

【0014】

マルチチップ積層電子アセンブリの用途は多岐にわたる。ＴＶＳデバイスまたはツェナーデバイスであるチップの潜在的な用途としては高サージパワーＴＶＳ、高電圧ＴＶＳ、低クランピングＴＶＳ、非対称電圧ＴＶＳが考えられ、あるいはこれらチップは積層チップ併用体からの電圧標的を素早く満足するためにも使用できる。加えて、これらマルチチップ積層電子アセンブリはパワー整流器としても使用可能である。

【0015】

本発明のもう一つの態様は積層マルチチップ電子アセンブリの組み立て方法に関する。この方法では、積層構成の部品を使用して電子部品サブアセンブリを組み立てる。これら部品は例えば上部接触面およびリードを備えた導電性底部クリップ、それぞれが上部接触面および底部接触面を有する少なくとも第１半導体チップおよび第２半導体チップ、底部接触面およびリードを備えた導電性上部クリップである。この方法では、さらに積層構成の部品接触面の対向面間に半田層を被着する。露出チップ面に対する保護を強化するために、本発明方法では、導電性上部クリップと導電性底部クリップとの間にポリマー層を被着し、第１および第２の半導体チップの側部およびこれらの間に位置する半田層をカプセル化する。さらに、この方法は、電子部品サブアセンブリおよびポリマー層をカプセル化（封入）する樹脂成形材料で本体を成形し、導電性上部および底部クリップからのリードの少なくとも一部が本体の外側に延びるステップを含んでいる。本体の成形は、好ましくは従来の方法で行われる。

【0016】

能動アクティブ部品として第１および第２の半導体チップのみを備えた電子部品の場合、（ａ）導電性底部クリップの上部接触面と第１半導体チップの底部接触面との間に、（ｂ）第１半導体チップの上部接触面と第２半導体チップの底部接触面との間に、そして（ｃ）第２半導体チップの上部接触面と導電性上部クリップの底部接触面との間に半田層を被着する。

【0017】

本発明のさらに別な態様はそれぞれが上部接触面および底部接触面を有する少なくとも第１半導体チップおよび第２半導体チップ、および積層構成部品の接触面の対向面間に位置する半田層を有する部品を有する電子部品サブアセンブリを備えた積層マルチチップ電子アセンブリに関する。少なくとも第１および第２の半導体チップの側部およびこれらの間に位置する半田層の側部をポリマー層がカプセル化する。

【0018】

一つの実施態様では、前記部品がさらに第２半導体チップの上部接触面上の、前記半導体チップの隣接チップの接触面間の、あるいは第１半導体チップの底部接触面上の少なくとも一つに位置する銅スラグを有する。ここで、前記半田層は前記接触面のそれぞれと銅スラグとの間に位置する。

【図面の簡単な説明】

【0019】

本発明の前記態様および本発明の作用効果の多くについては、添付図面を参照して以下の詳細な説明を読めばよりいっそう簡単に理解できるはずである。

【0020】

図１は積層マルチチップ電子アセンブリの第１実施態様を示す横断面図である。

【0021】

図２は図１に係るサンプルに対応する横断面図である。

【0022】

図３は積層マルチチップ電子アセンブリの第２実施態様を示す横断面図である。

【0023】

図４は積層マルチチップ電子アセンブリの第３実施態様を示す横断面図である。

【0024】

図５はいくつかの積層電子部品およびこれら電子部品の側部を保護するポリマー層を有する電子部品サブアセンブリを示す横断面図である。

【0025】

図６は積層マルチチップ電子アセンブリの組み立て方法を示すフローチャートである。

【発明を実施するための形態】

【0026】

以下の記載において、一定の用語を使用するが、いずれも便宜上であり、限定を意図するものではない。用語“右”、“左”、“上部”および“底部”は参照する添付図面内の方向を示す。特許請求の範囲および明細書の対応する部分で使用する単数表現（ａまたはｏｎｅ）は、特に逆の意味を指す場合でない限り、参照するものを一つかそれ以上のものとして定義するものである。この用法は上記に具体的に述べた用語だけでなく、その派生語および同様な意味を有する用語も包摂する。一つかそれ以上のものを記載したリストの前にある“Ａ、ＢまたはＣ”はＡ、ＢまたはＣ個々だけではなく、Ａ、ＢまたはＣを任意に組み合わせたものも意味する。なお、一部の図面は部分的に透明化した部分を含むが、いずれも説明、例示のみを目的とし、要素それ自体が最終製造形態で透明であること示しているわけではない。

【0027】

図１および図２に積層マルチチップ電子アセンブリ１０の第１実施態様を示す。図１は一つの構成を示す横断面図であり、図２は積層マルチチップ電子アセンブリ１０の第１実施態様の実際の横断面サンプルに対応する図面である。

【0028】

積層マルチチップ電子アセンブリ１０は積層した複数の部品を有するサブアセンブリ１２を備える。これら部品は上部接触面２０ａおよびリード２２を有する導電性底部クリップまたはパッド２０、それぞれ上部接触面３０ａ、３２ａおよび底部接触面３０ｂ、３２ｂを有する少なくとも第１および第２の半導体チップ３０、３２、および底部接触面４０ｂおよびリード４２を有する導電性上部クリップ４０を有する。これら部品については積層する。導電性底部クリップ２０および導電性上部クリップ４０については、銅または同合金から形成するのが好ましい。なお、これらに加えて他の導電性材料も使用可能である。第１および第２の半導体チップ３０、３２としてはＴＶＳ素子、ツェナー素子や他の電子素子を例示できる。電子アセンブリ１０の第１実施態様には第１および第２の半導体チップ３０、３２を示しているが、以下に詳しく説明するように、付加的な半導体チップも増設することができる。

【0029】

上記電子部品が連続的な構成を形成し、積層構成のこれら部品の接触面２０ａ、３０ｂ；３０ａ、３２ｂ；および３２ａ、４０ｂのうちの対向面間に半田層５０が位置する。第１および第２の半導体チップ３０、３２のみからなる電子アセンブリ１０の第１実施態様では、半田層５０は（ａ）導電性底部クリップ２０の上部接触面２０ａと第１半導体チップ３０の底部接触面３０ｂとの間に、（ｂ）第１半導体チップ３０の上部接触面３０ａと第２半導体チップ３２の底部接触面３２ｂとの間に、そして第２半導体チップ３２の上部接触面３２ａと導電性上部クリップ４０の底部接触面４０ｂとの間に位置する。

【0030】

保護層を増設して露出チップ面を保護および/または封止し、電子部品サブアセンブリ周囲の本体またはパッケージの成形工程などの次に続く処理を原因とする機械的損傷を抑制するためだけでなく、イオン汚染が発生した場合にこれからチップ不動態化面を保護するために、ポリマー層５２を設ける。このポリマー層は第１および第２の半導体チップ３０、３２の側部３０ｃ、３２ｃだけでなく、これらの間に位置する半田層５０の縁部をカプセル化する上部導電性クリップ４０と底部導電性クリップ２０との間に延在する。電子アセンブリ１０の第１実施態様では、このポリマー層５２は導電性上部クリップ４０の底部接触面４０ｂおよび導電性クリップ２０の上部接触面２０ａの周囲に延在し、第１および第２の半導体チップ３０、３２の側部３０ｃ、３２ｃだけでなく、半田層５０の縁部をカプセル化（封入）する。ここで、構成をより強靭化するために、導電性上部チップ４０の底部接触面４０ｂに突出部分４４（図１参照）を設けてチップ接触領域を形成してもよく、導電性底部クリップ２０の上部接触面２０ａに突出部分２４を設けてチップ接触領域を設けてもよく、ポリマー層５２が図１に示すように、突出部分２４、４４の縁部２４ｃ、４４ｃが取り囲む。あるいは図２に示すように、これら突出部分２４、４４を設けずに、導電性上部クリップ４０の接触面４０ｂの縁部から導電性底部クリップ２０の接触面２０ａの縁部までポリマー層を単に延在してもよい。

【0031】

一つの好適な実施態様では、ポリマー層はポリイミドシリコンで構成する。他のポリマーも使用可能である。但し、具体的な用途に応じて目的の接着特性とともに目的の熱膨張係数を得るためにセラミック充填材などの充填材は使用してもよく、あるいは使用しなくてもよい。

【0032】

図１および図２を参照して説明を続けると、成形化合物で構成する本体５４は電子部品サブアセンブリ１２およびポリマー層５２をカプセル化し、導電性底部および上部クリップ２０、４０からのリード２２、４２の少なくとも一部が本体５４の外側に延在する。図１に示すように、本体５４の外側に延在する導電性底部および上部クリップ２０、４０からのリード２２、４２の部分は本体５４の底面にそって延在する端部２２ｃ、４２ｃを有する。これは表面実装電子アセンブリ１０には有利な構成であるが、他の形式の電子アセンブリの場合には、本体側部からリード２２、４２は直線状に延在していてもよい。

【0033】

好適な実施態様では、成形化合物としてエポキシ成形化合物を使用する。なお、充填材を有する、あるいはこれを有さない他のポリマー材も使用可能である。

【0034】

次に、積層マルチチップ電子アセンブリ１０´の第２実施態様を示す図３を参照して説明を続ける。電子アセンブリ１０´の第２実施態様は上記電子アセンブリ１０の第１実施態様とほぼ同じであるが、電子部品サブアセンブリ１２´の部品には積層構成の第１および第２の半導体チップ３０、３２間に２つの半導体チップ３４、３６を追加する。追加したこれら２つの半導体チップ３４、３６はそれぞれ上部接触面３４ａ、３６ａだけでなく底部接触面３４ｂ、３６ｂを有する。電子部品サブアセンブリ１２´の部品はさらに上部導電性クリップ４０の底部接触面４０ｂと第２半導体チップ３２の上部接触面３２ａとの間、隣接半導体チップ３０、３２、３４、３６の接触面３０ａ、３４ｂ；３４ａ、３６ｂ；３６ａ、３２ｂ間；および第１半導体チップ３０の底部接触面３０ｂと導電性底部クリップ２０の上部接触面２０ａとの間の少なくとも一つに位置する銅スラグ６０を有する。図示の実施態様では、銅スラグ６０はこれら位置のそれぞれに位置するが、これは必ずしも必要はなく、銅スラグ６０はこれら位置の一部のみに位置していればよい。例えば、銅スラグ６０は上部導電性クリップ４０の底部接触面４０ｂと第２半導体チップ３２の上部接触面３２ａとの間にのみ、そして第１半導体チップ３０の底部接触面３０ｂと導電性底部クリップ２０の上部接触面２０ａとの間にのみ位置していればよい。銅スラグ６０の側部６０ｃは少なくとも半導体チップ３０、３２、３４、３６の側部３０ｃ、３２ｃ、３４ｃ、３６ｃまで延在するため、半導体チップ３０、３２、３４、３６の側部３０ｃ、３２ｃ、３４ｃ、３６ｃを機械的衝撃による損傷から保護できる。ここで、半田層５０は底部導電性クリップ２０の接触面それぞれと、半導体チップ３０、３２、３４、３６と、上部導電性クリップ４０と、銅スラグ６０の対向接触面との間に位置する。

【0035】

さらに図３を参照して説明を続けると、ポリマー層５２´は上部導電性クリップ４０の底部接触面４０ｂおよび底部導電性クリップ２０の上部接触面２０ａの周囲に延在し、半導体チップ３０、３２、３４、３６の側部３０ｃ、３２ｃ、３４ｃ、３６ｃだけでなく、銅スラグ６０の側部６０ｃおよび半田層５０の縁部をカプセル化する。

【0036】

成形化合物で構成する本体５４´は電子部品サブアセンブリ１２´およびポリマー層５２´をカプセル化し、導電性底部および上部クリップ２０、４０からのリード２２、４２の少なくとも一部が本体５４´の外側に延在する。

【0037】

積層マルチチップ電子アセンブリ１０´´の第３実施態様を示す図４を参照して説明を続けると、電子アセンブリ１０´´のこの第３実施態様は第２実施態様１０´とほぼ同様であり、上記の電子部品サブアセンブリ１２´と同じ方法で形成した電子部品サブアセンブリ１２´´を有する。なお、この実施態様では、ポリマー層５２´´がそれぞれ底部および上部導電性クリップ２０、４０の突出部分２４ｃ、４４ｃを取り囲む。このように構成すると、ポリマー層５２´´の導電性クリップ２０、４０との接触領域が広くなり、より強靭な構成を実現できる。

【0038】

成形化合物で構成する本体５４´´は電子部品サブアセンブリ１２´´およびポリマー層５２´´をカプセル化し、導電性底部および上部クリップ２０、４０からのリード２２、４２の少なくとも一部が本体５４´´の外側に延在する。

【0039】

上記電子部品サブアセンブリ１２´とほぼ同じ電子部品サブアセンブリ１１２を示す図５を参照して説明を続ける。ただし、このサブアセンブリ１１２の場合、個別のコンダクタ取り付け部は積層構成の部品の一環としては設けない。サブアセンブリ１１２はディスクリートなパッケージまたはモジュールに組み込むことができる。あるいは、サブアセンブリ１１２は後の製造工程で実装する上記導電性クリップ２０、４０とほぼ同じか、異なるコンダクタを有する。ここで、電子部品サブアセンブリ１１２は上記半導体チップ３０、３２、３４、３６（より少ないかより多い半導体チップも使用可能である）だけでなく、第２半導体チップ３２の上部接触面３２ａ上、隣接する半導体チップ３０、３２、３４、３６の接触面３０ａ、３４ｂ；３４ａ、３６ｂ；３６ａ、３２ｂ間、あるいは第１半導体チップ３０の底部接触面３０ｂ上の少なくとも一つに位置する銅スラグ６０を有する。図示の実施態様では、銅スラグ６０はこれら位置のそれぞれに位置するが、これに限らず、銅スラグ６０はこれら位置の一部のみに設けてもよい。例えば、銅スラグ６０は第２半導体チップ３２の上部接触面３２ａおよび第１半導体チップ３０の底部接触面３０ｂ上にのみ設けてもよい。あるいは、銅スラグは使用しなくてもよい。

【0040】

銅スラグ６０の側部６０ｃは少なくとも半導体チップ３０、３２、３４、３６の側部３０ｃ、３２ｃ、３４ｃ、３６ｃまで延在するため、半導体チップ３０、３２、３４、３６の側部３０ｃ、３２ｃ、３４ｃ、３６ｃを機械的衝撃による損傷から保護できる。ここで、半田層５０は半導体チップ３０、３２、３４、３６の接触面それぞれと、銅スラグ６０の対向接触面との間に位置する。

【0041】

図５を参照して説明を続けると、本実施態様では、ポリマー層１５２が半導体チップ３０、３２、３４、３６の側部３０ｃ、３２ｃ、３４ｃ、３６ｃだけでなく、銅スラグ６０の側部６０ｃおよび半田層５０の縁部もカプセル化する。当業者ならば、電子部品サブアセンブリ１２、１２´、１２´´、１１２内の半導体チップ３０、３２、３４、３６の個数が可変であることを理解できるはずであり、例えば電子部品サブアセンブリには具体的な用途に応じて５つの半導体チップ、６つの半導体チップあるいはそれ以上の半導体チップを設けることができ、そして銅スラグ６０は適宜使用できるものである。

【0042】

さらに、本実施態様のポリマー層５２、５２´、５２´´、１５２は半導体チップ３０、３２、３４、３６のすべての側部だけでなく、半田層５０の縁部および電子部品サブアセンブリ１２、１２´、１２´´に存在する場合には銅スラグ６０の側部６０ｃをカプセル化した状態で、ポリマー層がこれら側部および縁部のすべてに被着されていなくとも、本発明の作用効果のいくつかが達成可能である。

【0043】

図６には、積層マルチチップ電子アセンブリ１０、１０´、１０´´の組み立て方法を示す。この方法では、積層構成の部品２０、３０、３２、３４、３６、６０および４０（場合に応じて６０）を使用して電子部品サブアセンブリ１２、１２´、１２´´を組み立てる。これら部品を例示すると、上部接触面２０ａを有する導電性底部クリップ２０、リード２２、少なくとも第１半導体チップ３０および第２半導体チップ３２、付加的に使用する半導体チップ３４、３６を挙げることができ、いずれも上部接触面３０ａ、３２ａ、３４ａ、３６ａ、および底部接触面３０ｂ、３２ｂ、３４ｂ、３６ｂを有する。さらに底部接触面４０ｂおよびリード４２を有する導電性上部クリップ４０を挙げることができる。図６には参照符号７２でこれを示す。これら部品は積層構成である。

【0044】

参照符号７４で示すように、半田層５０は積層構成の部品の接触面の対向面間に被着し、電子部品サブアセンブリ１２、１２´、１２´´を形成する。

【0045】

アセンブリをより強靭化して、露出チップ面を保護し、および/または以降の処理から発生する機械的損傷を抑制するだけでなく、以降の組み立て工程から導入する恐れのあるイオン汚染からチップ不動態化表面を保護するために、導電性上部クリップ４０と導電性底部クリップ２０との間に被着し、第１および第２半導体チップ３０、３２の側部３０ｃ、３２ｃだけでなく、半導体３４、３６の側部３４ｃ、３６ｃおよびこれらの間に位置する半田層６０の縁部をカプセル化する。これを図６に参照符号７６で示す。銅スラグ６０が存在する場合には、これの側部６０ｃもカプセル化する。ポリマー層５２、５２´は例えば図２および図３に示すように、上部導電性クリップ４０の底部接触面４０ｂおよび導電性底部クリップ２０の上部接触面周囲に延在するか、あるいは図１および図４に示すように、底部および上部導電性クリップ２０、４０の突出部分２４、４４の縁部２４ｃ、４４ｃの周囲に延在し、底部および上部の導電性クリップ２０、４０に接触する表面面積をより大きくできる。

【0046】

参照符号７８で示すように、本発明方法では、電子部品サブアセンブリ１２、１２´、１２´´およびポリマー層をカプセル化する成形化合物から本体５４、５４´、５４´´を成形し、リード２２、４２の導電性上部および底部クリップ４０、２０からの少なくとも一部が本体５４から延在する。

【0047】

本発明方法で電子部品サブアセンブリ１２、１２´を組み立てるさいには、上部導電性クリップ４０の底部接触面４０ｂと第２半導体チップ３２の上部接触面３２ａとの間；隣接半導体チップ３０、３２（加えて付設する半導体チップ３４、３６）の３２ｂ、３２、３４、３６の接触面３２ｂ、３６ａ；３６ｂ、３４ａ；３４ｂ、３０ａ間；あるいは第１半導体チップ３０の底部接触面３０ｂと導電性底部クリップ２０の上部接触面２０ａとの間の少なくとも一つに位置する銅スラグ６０を配置する。次に、本発明方法では、対向接触面それぞれと銅スラグ６０との間に半田層５０を被着する。

【0048】

図５に示す電子部品サブアセンブリ１１２の製造は積層構成に導電性クリップ２０、４０を使用せずに上記工程７２、７４および７６と同様にして実施できる。

【0049】

なお、以上の記載は例示のみを目的とし、いかなる限定も意図していない。また、発明の精神および範囲から逸脱することなく上記実施態様には各種の変更などを加えることができる。さらに、また当業者にとっては明らかように、ごく数例を発明の詳細な説明に例示した多くの物理的変更についても、以上記載してきた本発明の考え方および原理原則を変更することなく実施可能である。また、好適な実施態様の一部のみを組み込んだ数多くの実施態様も可能であるが、これら部分に関しては、本明細書に具体的に開示した発明の考え方および原理原則を変更するものではない。従って、本発明の実施態様および適宜採用する構成はあらゆる点で例示および/または説明と考えるべきものであり、本発明の範囲は前記の記載ではなく、特許請求の範囲によって定義される範囲であり、この特許請求と等価な意味および範囲に包含される本実施態様に加えられる代替的な実施態様および変更はいずれも本発明の範囲に包摂されるものである。

【符号の説明】

【0050】

１０、１０´、１０´´ 積層マルチチップ電子アセンブリ
１１２ 電子部品サブアセンブリ
１２、１２´、１２´´、１１２ 電子部品サブアセンブリ
２０ 導電性底部クリップまたはパッド
２０ａ 上部接触面
２２、４２ リード
２４、４４ 突出部分
２４ｃ、４４ｃ 突出部分の縁部
３０ 第１半導体チップ
３２ 第２半導体チップ
３０ａ、３２ａ、３４ａ、３６ａ 上部接触面
３０ｂ、３２ｂ、３４ｂ、３６ｂ 底部接触面
３０ｃ、３２ｃ 第１／第２半導体チップの側部
３４ｃ、３６ｃ 半導体の側部
４０ 導電性上部クリップ／上部導電性クリップ
４０ｂ 底部接触面
５０ 半田層
５２、５２´、５２´´、１５２ ポリマー層
５４、５４´、５４´´ 本体
６０ 銅スラグ
６０ｃ 銅スラグの側部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2024-08-07

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

電子部品サブアセンブリを有する積層マルチチップ電子アセンブリであって、
前記電子部品サブアセンブリは、部品として
上部接触面およびリードを有する導電性底部クリップと、
それぞれのチップが上部接触面および底部接触面を有する少なくとも第１半導体チップおよび第２半導体チップと、
底部接触面およびリードを積層構造に配置した導電性上部クリップと、
を有し、これらの部品は積層構造に配置され、
この積層構造の部品に設けられた前記の接触面が半田層を挟みかつ互いに対向しており、
前記導電性上部クリップと前記導電性底部クリップとの間に延在するポリマー層であって、前記第１半導体チップと前記第２半導体チップとの側部およびこれらのチップの間に位置する前記半田層をカプセル化する前記ポリマー層があって、
前記電子部品サブアセンブリおよび前記ポリマー層をカプセル化した成形化合物の本体があって、それぞれの前記リードは少なくとも一部が前記導電性底部クリップおよび前記導電性上部クリップから伸延しかつ前記本体の外側に延在する
ことを特徴とする積層マルチチップ電子アセンブリ。

【請求項2】

前記第１半導体チップおよび前記第２半導体チップのみが存在し、（ａ）前記導電性底部クリップの上部接触面と前記第１半導体チップの底部接触面との間、（ｂ）前記第１半導体チップの上部接触面と前記第２半導体チップの底部接触面との間、そして（ｃ）前記第２半導体チップの上部接触面と前記導電性上部クリップの底部接触面との間、に前記半田層が位置する請求項１に記載のアセンブリ。

【請求項3】

前記ポリマー層が前記導電性上部クリップの底部接触面および前記導電性底部クリップの上部接触面の周囲に延在する請求項１に記載のアセンブリ。

【請求項4】

前記導電性上部クリップの底部接触面がチップ接触領域を形成する突出部分を有し、前記導電性底部クリップの上部接触面がチップ接触領域を形成する突出部分を有し、そして、前記ポリマー層がこれら突出部分の縁部を取り囲む請求項３に記載のアセンブリ。

【請求項5】

前記ポリマー層がポリイミドシリコンを有する請求項１に記載のアセンブリ。

【請求項6】

前記成形化合物がエポキシ成形化合物である請求項１に記載のアセンブリ。

【請求項7】

前記本体の外側に延在する前記導電性上部クリップおよび前記導電性底部クリップからのリード部分が、前記本体の底面にそって延在するそれぞれ端部分を有する請求項１に記載のアセンブリ。

【請求項8】

前記部品がさらに前記導電性上部クリップの底部接触面と前記第２半導体チップの上部接触面との間、あるいは前記の半導体チップの隣接するチップの接触面間、または前記第１半導体チップの底部接触面と前記導電性底部クリップの上部接触面との間の少なくとも一つの間に銅スラグが位置し、そして
前記半田層が前記の接触面のそれぞれと前記銅スラグとの間に位置する請求項１に記載のアセンブリ。

【請求項9】

積層マルチチップ電子アセンブリの組み立て方法において、
上部接触面およびリードを備えた導電性底部クリップを有し、上部接触面と底部接触面とをそれぞれに備える第１半導体チップおよび第２半導体チップを少なくとも有しており、さらに、底部接触面およびリードを備えた導電性上部クリップを含めて、それらの部品を積層構成の電子部品サブアセンブリに組み立て、
前記積層構成の前記部品の前記の接触面の対向面間に半田層を被着し、
前記第１半導体チップおよび前記第２半導体チップの側部、および、これらのチップの間に位置する前記半田層をカプセル化すると共に前記導電性上部クリップと前記導電性底部クリップとの間にポリマー層を被着し、
前記電子部品サブアセンブリおよび前記ポリマー層をカプセル化するように本体を成形化合物で形成すると共に、それぞれの前記リードは少なくとも一部が前記導電性底部クリップおよび前記導電性上部クリップから伸延して且つ前記本体の外側に延在する状態にすることを特徴とする積層マルチチップ電子アセンブリの組み立て方法。

【請求項10】

少なくとも前記第１半導体チップおよび前記第２半導体チップは、前記第１半導体チップおよび前記第２半導体チップのみを有し、（ａ）前記導電性底部クリップの上部接触面と前記第１半導体チップの底部接触面との間、（ｂ）前記第１半導体チップの上部接触面と前記第２半導体チップの底部接触面との間、そして（ｃ）前記第２半導体チップの上部接触面と前記導電性上部クリップの底部接触面との間、に前記半田層を被着する請求項９に記載の組み立て方法。

【請求項11】

前記ポリマー層が前記導電性上部クリップの底部接触面および前記導電性底部クリップの上部接触面の周囲に延在する請求項９に記載の組み立て方法。

【請求項12】

前記導電性上部クリップの底部接触面がチップ接触領域を形成する突出部分を有し、前記導電性底部クリップの上部接触面がチップ接触領域を形成する突出部分を有し、そして前記ポリマー層がこれら突出部分の縁部を取り囲む請求項９に記載の組み立て方法。

【請求項13】

前記ポリマー層がポリイミドシリコンを有する請求項９に記載の組み立て方法。

【請求項14】

前記成形化合物がエポキシ成形化合物である請求項９に記載の組み立て方法。

【請求項15】

前記導電性上部クリップおよび前記導電性底部クリップから前記本体の外側に延在するリード部分は、それぞれの端部が前記本体の底面にそって延在する請求項９に記載の組み立て方法。

【請求項16】

前記電子部品サブアセンブリの組み立て時に、前記導電性上部クリップの底部接触面と前記第２半導体チップの上部接触面との間、前記の半導体チップの隣接チップの前記の接触面の間、あるいは前記第１半導体チップの底部接触面と前記導電性底部クリップの上部接触面との間の少なくとも一つの間に銅スラグが位置し、前記半田層が前記の接触面のそれぞれと前記銅スラグとの間に位置するような前記半田層の被着を行う請求項９に記載の組み立て方法。

【請求項17】

それぞれが上部接触面および底部接触面を有する少なくとも第１半導体チップおよび第２半導体チップと、これらの接触面の対向面の間に半田層とを有する部品があって、この部品は積層構成に配置された電子部品サブアセンブリであり、そして、
前記少なくとも第１半導体チップおよび第２半導体チップの側部と前記間に位置する前記半田層とのみをカプセル化するポリマー層と、前記電子部品サブアセンブリとを有することを特徴とする積層マルチチップ電子アセンブリ。

【請求項18】

前記部品がさらに前記第２半導体チップの前記上部接触面上、あるいは前記の半導体チップの隣接チップの接触面間、または前記第１半導体チップの前記底部接触面上の少なくとも一つに位置する銅スラグを有し、
前記半田層が前記の接触面のそれぞれと前記銅スラグとの間に位置する請求項１７に記載の電子アセンブリ。

【請求項19】

前記ポリマー層がポリイミドシリコンを有する請求項１７に記載の電子アセンブリ。

【国際調査報告】