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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-12-05
(54)【発明の名称】高電圧空乏モード電流源、トランジスタ、及び製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20241128BHJP
H01L 29/06 20060101ALI20241128BHJP
【ＦＩ】
H01L29/80 E
H01L29/06 301F
H01L29/80 H
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024534478
(86)(22)【出願日】2022-12-12
(85)【翻訳文提出日】2024-08-13
(86)【国際出願番号】 US2022052543
(87)【国際公開番号】W WO2023107738
(87)【国際公開日】2023-06-15
(31)【優先権主張番号】17/548,426
(32)【優先日】2021-12-10
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】マイク ペーター カウフマン
(72)【発明者】
【氏名】ミカエル ルーデルス
(72)【発明者】
【氏名】チャン ソー スー
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GA01
5F102GA16
5F102GA17
5F102GB01
5F102GC01
5F102GD01
5F102GJ03
5F102GK04
5F102GL04
5F102GM04
5F102GQ01
5F102GR12
5F102GS03
5F102GS04
5F102GT03
5F102GV07
5F102GV08
5F102HC01
5F102HC15
(57)【要約】
ＡＣ／ＤＣ電力コンバータのスタートアップ回路においてプリチャージ回路として用いるための充分な精度の飽和電流を有する空乏モード電流源（４２６）がエンハンスメントモードのみのプロセスを用いて製造される。空乏モード電流源は、空乏モード電界効果トランジスタ（ＦＥＴ）をエンハンスメントモードＦＥＴと同じ集積回路（ＩＣ）上に作製するのに必要とされるように付加的なマスク又は材料を必要とすることによってエンハンスメントモードのみの作製プロセスに影響を与えることなく、窒化ガリウムＦＥＴ（４０２）及びスタートアップ回路において用いられる抵抗性及び容量性構成要素と同じＩＣ上に製造され得る。電流源は、二端子（４２８、４３０）間に結合される抵抗パターン化二次元電子ガス（２ＤＥＧ）又は二次元ホールガス（２ＤＨＧ）チャネル（４３２）と、端子の一方（４３０）から延在しチャネルのパターン化エリアに重なる１つ又は複数の金属フィールドプレート（４３４、４３６、４３８）とを含み、フィールドプレートは、チャネル及び互いから誘電体層（５４５、４６８、４９０）によって分離される。
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）であって、二端子空乏モード電流源を含み、
前記端子空乏モード電流源が、
前記空乏モード電流源の第１の端子と前記空乏モード電流源の第２の端子との間に結合される二次元電子ガス（２ＤＥＧ）又は二次元ホールガス（２ＤＨＧ）チャネルと、
前記第１の端子に結合される導電性電極と、
を含み、
前記導電性電極が、前記２ＤＥＧ又は２ＤＨＧチャネルの少なくとも一部の上方にあり、前記２ＤＥＧ又は２ＤＨＧチャネルの少なくともその一部の上に延在する、
ＩＣ。
【請求項2】
請求項１のＩＣであって、前記導電性電極の一部が、２ＤＥＧ又は２ＤＨＧチャネルの或る点の上に延在し、前記２ＤＥＧ又は２ＤＨＧチャネルに沿った、前記点と前記第１の端子との間の第１の距離が、前記２ＤＥＧ又は２ＤＨＧチャネルに沿った、前記点と前記第２の端子との間の第２の距離よりも大きい、ＩＣ。
【請求項3】
請求項１のＩＣであって、前記導電性電極の下側表面が、前記２ＤＥＧ又は２ＤＨＧチャネルの約１，５００オングストローム～約１，７００オングストローム上方にある、ＩＣ。
【請求項4】
請求項１のＩＣであって、前記導電性電極が下側導電性電極であり、前記空乏モード電流源が第２の導電性電極をさらに含み、前記第２の導電性電極が、前記下側導電性電極の上方にあり、その上に延在する、ＩＣ。
【請求項5】
請求項４のＩＣであって、前記第２の導電性電極が中間導電性電極であり、前記空乏モード電流源が第３の導電性電極をさらに含み、前記第３の導電性電極が、前記中間導電性電極の上方にあり、その上に延在する、ＩＣ。
【請求項6】
請求項５に記載のＩＣであって、前記第３の導電性電極が上側導電性電極であり、
前記下側導電性電極の下側表面が、前記２ＤＥＧ又は２ＤＨＧチャネルの約１，５００オングストローム～約１，７００オングストローム上方にあり、
前記中間導電性電極の下側表面が、前記２ＤＥＧ又は２ＤＨＧチャネルの約３，９００オングストローム～約４，２００オングストローム上方にあり、
前記上側導電性電極の下側表面が、前記２ＤＥＧ又は２ＤＨＧチャネルの約９キロオングストローム～約１０キロオングストローム上方にある、ＩＣ。
【請求項7】
請求項１のＩＣであって、エンハンスメントモード電界効果トランジスタ（ＦＥＴ）をさらに含む、ＩＣ。
【請求項8】
請求項７のＩＣであって、前記エンハンスメントモードＦＥＴがｐ型ドープ窒化ガリウム（ｐ‐ＧａＮ）ＦＥＴである、ＩＣ。
【請求項9】
請求項８のＩＣであって、前記電流源が、ＡＣ／ＤＣ電力コンバータ内のスタートアップ回路において、前記ｐ‐ＧａＮ ＦＥＴに、及び前記ＩＣ上に作製された金属‐絶縁体‐金属（ＭＩＭ）キャパシタに結合されている、ＩＣ。
【請求項10】
請求項１のＩＣであって、前記２ＤＥＧ又は２ＤＨＧチャネルを支持するために、窒化ガリウム（ＧａＮ）半導体層と窒化アルミニウムガリウム（ＡｌＧａＮ）半導体層との間のインタフェースをさらに含む、ＩＣ。
【請求項11】
請求項１のＩＣであって、前記導電性電極が多層構造を含み、前記多層構造が、
約３００オングストローム～約５００オングストロームの厚みを有する、チタン（Ｔｉ）の下側層と、
前記Ｔｉの層の上に、約７５０オングストローム～約１，２５０オングストロームの厚みを有する、アルミニウム銅（ＡｌＣｕ）の中間層と、
前記ＡｌＣｕの層の上に、約４００オングストローム～約６００オングストロームの厚みを有する、窒化チタン（ＴｉＮ）の上側層と、
を含む、ＩＣ。
【請求項12】
請求項１に記載のＩＣであって、エンハンスメントモード電界効果トランジスタ（ＦＥＴ）と、２ＤＥＧベース又は２ＤＨＧベースの抵抗器と、金属‐絶縁体‐金属（ＭＩＭ）キャパシタとを、前記空乏モード電流源を備える前記ＩＣの上にさらに含み、
前記エンハンスメントモードＦＥＴと前記抵抗器の双方が、それぞれ、前記抵抗器の第１の端子と第２の端子との間、前記エンハンスメントモードＦＥＴのドレインとゲートとの間、及び前記エンハンスメントモードＦＥＴのゲートとソースとの間で、それぞれの２ＤＥＧ又は２ＤＨＧチャネルを支持するために前記第１及び第２の半導体層を用いる、ＩＣ。
【請求項13】
集積回路（ＩＣ）を製造するための方法であって、前記方法が、基板の上に第１の半導体層を形成することと、
前記第１の半導体層の上に第２の半導体層を形成することと、
空乏モード電流源を形成することと、
を含み、
前記第１及び第２の半導体層が、二次元電子ガス（２ＤＥＧ）又は二次元ホールガス（２ＤＨＧ）を支持するように構成されており、
前記空乏モード電流源を形成することが、
前記第１の半導体層の上に２ＤＥＧ又は２ＤＨＧチャネルをパターン化して、前記２ＤＥＧ又は２ＤＨＧチャネルのパターン化されたエリアを提供することと、
前記第２の半導体層の上に誘電体層を形成することと、
前記誘電体層をエッチングして、前記２ＤＥＧ又は２ＤＨＧチャネルへの第１及び第２のコンタクト窓を開口することと、
少なくとも一部を前記第１及び第２のコンタクト窓内に、前記２ＤＥＧ又は２ＤＨＧチャネルのそれぞれの端部に第１及び第２のコンタクトを提供するための１つ又は複数のコンタクト層を形成することと、
前記第１のコンタクトに第１の配線を、前記第２のコンタクトに第２の配線を設けて、前記空乏モード電流源を二端子デバイスとして提供することとによって成され、
前記第１のコンタクトが、前記誘電体層の上方にあり、前記第１のコンタクトと前記第２のコンタクトとの間で前記２ＤＥＧ又は２ＤＨＧチャネルの少なくとも一部の上に延在する、導電性電極を含み、前記導電性電極の一部が前記２ＤＥＧ又は２ＤＨＧチャネルの或る点の上に延在し、前記点と前記第１の端子との間の前記２ＤＥＧ又は２ＤＨＧに沿った第１の距離が、前記点と前記第２の端子との間の前記２ＤＥＧ又は２ＤＨＧチャネルに沿った第２の距離よりも大きい、方法。
【請求項14】
請求項１３に記載の方法であって、前記誘電体層が第１の誘電体層であり、前記導電性電極が下側導電性電極であり、前記方法がさらに、前記第１の誘電体層と、前記第１及び第２のコンタクトと、前記下側導電性電極との上に第２の誘電体層を形成することと、
前記第１及び第２の導電性コンタクト窓を、前記第２の誘電体層を介して、前記第１及び第２のコンタクトまで開口するように、前記第２の誘電体層をエッチングすることと、
少なくとも一部を前記第１及び第２の導電性コンタクト窓内に、前記第１又は第２のコンタクトにそれぞれの第１及び第２の導電性コンタクトを提供するための金属層と、前記第２の誘電体層の上方にある前記下側導電性電極の上にある前記第１又は第２の導電性コンタクトのうちの１つから延在する第２の導電性電極とを形成することと、
を含む、方法。
【請求項15】
請求項１４に記載の方法であって、前記金属層が中間金属層であり、前記第２の導電性電極が中間導電性電極であり、前記方法がさらに、前記第２の誘電体層と、前記第１及び第２の導電性コンタクトと、前記中間導電性電極との上に第３の誘電体層を形成することと、
前記第３の誘電体層を介して前記第１及び第２のコンタクトまで第１及び第２の窓を開口するように、前記第３の誘電体層をエッチングすることと、
少なくとも一部を前記第１及び第２の窓内に、前記第１又は第２の導電性コンタクトを前記第１及び第２の窓を介し前記第３の誘電体層を介して延在するように、及び前記第３の誘電体層の上方にある前記中間導電性電極の上を前記第１又は第２の導電性コンタクトのうちの１つから延在する上側導電性電極を形成するように、上側金属層を形成することと、
を含む、方法。
【請求項16】
請求項１３に記載の方法であって、前記導電性電極の下側表面が、前記２ＤＥＧ又は２ＤＨＧチャネルの約１，５００オングストローム～約１，７００オングストローム上方にある、方法。
【請求項17】
請求項１３に記載の方法であって、前記第１の半導体層が窒化ガリウム（ＧａＮ）であり、
前記第２の半導体層が窒化アルミニウムガリウム（ＡｌＧａＮ）であり、
前記誘電体層が窒化ケイ素（ＳｉＮ）であり、
前記導電性電極が多層構造を含み、
前記多層構造が、
チタン（Ｔｉ）の下側層と、
前記ＴＩの層の上方のアルミニウム銅（ＡｌＣｕ）の中間層と、
前記ＡｌＣｕの層の上方の窒化チタン（ＴｉＮ）の上側層と、
を含む、方法。
【請求項18】
請求項１３に記載の方法であって、前記方法が、前記空乏モード電流源を備える前記ＩＣ上に、エンハンスメントモード電界効果トランジスタ（ＦＥＴ）を作製することをさらに含み、前記方法がさらに、前記誘電体層を形成する前に、前記第２の層の上にドープ半導体の第３の層を形成することと、
前記第３の層の上に、パッシベーション層を形成することと、
前記第３の層と前記パッシベーション層とを前記エンハンスメントモードＦＥＴのゲートのエリアに残すように、前記第３の層と前記パッシベーション層とを選択的に除去することと、
前記コンタクト層を形成した後に、前記誘電体層と前記パッシベーション層とを介して前記第３の層まで選択的にエッチングして、前記エンハンスメントモードＦＥＴの前記ゲートの前記エリアに窓をつくることと、
前記エンハンスメントモードＦＥＴの前記ゲートの前記エリアに、金属ゲートを形成することと、
を含む、方法。
【請求項19】
請求項１８に記載の方法であって、前記第３の層が窒化ガリウムドープのｐ型（ｐ‐ＧａＮ）であり、前記パッシベーション層が窒化シリコン（ＳｉＮ）であり、前記金属ゲートがタングステンチタン合金（ＴｉＷ）を含む、方法。
【請求項20】
請求項１８に記載の方法であって、前記空乏モード電流源及び前記エンハンスメントモードＦＥＴを備える前記ＩＣ上に、２ＤＥＧベース又は２ＤＨＧベースの抵抗器と金属‐絶縁体‐金属（ＭＩＭ）キャパシタとを作製することをさらに含み、
前記抵抗器が、前記抵抗器の第１の端子と前記抵抗器の第２の端子との間の抵抗性のパターン化された２ＤＥＧ又は２ＤＨＧチャネルを支持するために、前記第１及び第２の半導体層を用いており、
前記方法が、前記キャパシタを形成するために、絶縁層によって分離される容量性プレートとして金属層を形成することをさらに含む、方法。
【請求項21】
集積回路（ＩＣ）であって、エンハンスメントモード窒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）と、
２次元電子ガス（２ＤＥＧ）又は２次元ホールガス（２ＤＨＧ）を支持する半導体間インタフェースを含む、抵抗器と、
金属‐絶縁体‐金属（ＭＩＭ）キャパシタと、
空乏モード電流源と、
を含み、
前記空乏モード電流源が、
前記半導体間インタフェースが或るエリアの上にパターン化されて、 ２ＤＥＧ又は２ＤＨＧチャネルを前記パターン化されたエリア内に提供する、前記半導体間インタフェースと、
前記空乏モード電流源の負端子に結合される金属フィールドプレートであって、前記パターン化されたエリアの一部の上に延在する、前記金属フィールドプレートと、
を含む、
集積回路（ＩＣ）。
【請求項22】
請求項２１に記載のＩＣであって、前記電流源の正端子が、前記ＧａＮ ＦＥＴのドレインに結合されており、
前記電流源の前記負端子が、前記ＧａＮ ＦＥＴのゲートと、前記ＭＩＭ窒化物キャパシタの正端子とに結合されており、
前記ＭＩＭ窒化物キャパシタの負端子が、前記抵抗器の負端子に結合されており、
前記ＧａＮ ＦＥＴのソースが、前記抵抗器の正端子に結合されている、ＩＣ。
【請求項23】
請求項２２に記載のＩＣであって、前記ＧａＮ ＦＥＴが第１のＧａＮ ＦＥＴであり、前記ＩＣが第２のＧａＮ ＦＥＴをさらに含み、前記第２のＧａＮ ＦＥＴが、
前記第１のＧａＮ ＦＥＴの前記ゲートと前記電流源の前記負端子と前記ＭＩＭ窒化物キャパシタの前記負端子とに結合される、ドレイン、
前記第１のＧａＮ ＦＥＴの前記ソースと前記抵抗器の正端子とに結合される、ゲート、及び
前記ＭＩＭ窒化物キャパシタの前記負端子と前記抵抗器の前記負端子とに結合される、ソース、
を含む、ＩＣ。
【請求項24】
請求項２１に記載のＩＣであって、前記電流源が、前記電流源にわたる約１０Ｖを超える電圧で、約１００ｎＡ～約１０μＡの飽和電流を有する、ＩＣ。
【請求項25】
請求項２１に記載のＩＣであって、前記電流源の前記金属フィールドプレートが、前記２ＤＥＧ又は２ＤＨＧチャネルの約１，５００オングストローム～約１，７００オングストローム上方にある、ＩＣ。
【請求項26】
集積回路（ＩＣ）を製造するための方法であって、前記方法が、基板の上に第１の窒化ガリウム（ＧａＮ）ベースの半導体層を形成することと、
前記第１の半導体層の上に、第２のＧａＮベースの半導体層を形成することと、
空乏モードトランジスタエリアに第１のエピ構造を、抵抗器エリアに第２のエピ構造を、及びエンハンスメントモードＦＥＴエリアに第３のエピ構造を形成するように、前記第１及び第２のＧａＮベースの半導体層をパターン化することと、
前記第２の半導体層の上に誘電体層を形成することと、
前記第１のエピ構造の相対する端部において第１及び第２のコンタクト窓を開口するように前記誘電体層をエッチングすることと、
少なくとも一部を前記第１及び第２のコンタクト窓内に、１つ又はそれ以上のコンタクト層を形成することと、
を含み、
前記１つ又はそれ以上のコンタクト層を形成することが、
第１及び第２のコンタクトと、
前記誘電体層の上方であり、前記第１のエピ構造の少なくとも一部の上に延在する、導電性ゲート電極と、
を提供するためである、
方法。
【請求項27】
請求項２６に記載の方法であって、前記導電性ゲート電極が、前記第１及び第２のコンタクトと連続していない、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本記載は、概して半導体製造に関し、より具体的には、高電圧空乏モード電流源、高電圧空乏モードトランジスタ、及び、エンハンスメントモードプロセスにおいて空乏モード電流源又はトランジスタを製造する方法に関する。
【背景技術】
【0002】
電流源は、少なくとも或る範囲の電圧について、その電流源にわたる電圧とは独立した電流を送達又は吸収する電子回路である。単純な非理想的な電流源は、抵抗器と直列の電圧源から構成することができる。そのような電流源から提供される電流の量は、オームの法則に従って、その抵抗器にわたる電圧降下とその抵抗値との比によって求められる。
【0003】
窒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）は、シリコンＦＥＴに比べて、重量、サイズ、コスト、スイッチング速度、及びエネルギー消費において利点をもたらし、５Ｇ整流器、モータドライブ、及びポータブルコンピュータに電力供給したりモバイルデバイスバッテリを充電したりするために用いられ得るＡＣ／ＤＣ電力コンバータなどの応用例において用いられる。ＧａＮデバイスは、エンハンスメントモード（ｅ－ＧａＮ）と空乏モード（ｄ－ＧａＮ）のタイプで提供される。空乏モードデバイスは、そのゲート・ソース間電圧がゼロであるときにノーマリーオンであるのに対し、エンハンスメントモードのＦＥＴは、そのゲート・ソース間電圧がゼロであるときにノーマリーオフである。エンハンスメントモードＦＥＴは、ゲート電圧を、ＮＭＯＳ回路においてソース電圧よりも大きく、ＰＭＯＳ回路においてソース電圧よりも低く維持することによって、オンにすることができる。エンハンスメントモードＦＥＴは、概して電源スイッチとして用いられる。
【0004】
固体物理学において、二次元電子ガス（２ＤＥＧ）は、半導体構造内で二次元状にタイトに封じ込められている電子の気体である。電子ガスのタイトな封じ込めは、三次元における動きに対して量子化されたエネルギー準位に導く。それゆえ、電子は、三次元の半導体構造に埋め込まれた二次元状シートのように見受けられる。電子ではなく正孔の類似構造は、二次元ホールガス（２ＤＨＧ）と呼ばれる。
【発明の概要】
【0005】
或る例が、二端子空乏モード電流源を含む集積回路（ＩＣ）である。電流源は、空乏モード電流源の第１の端子と空乏モード電流源の第２の端子との間に結合された、２ＤＥＧ又は２ＤＨＧチャネルを含む。第１の端子に結合された導電性電極が、２ＤＥＧ又は２ＤＨＧチャネルの上方にあり、少なくともその一部の上に延在する。
【0006】
ＩＣを製造する例示の方法が、基板の上に第１の半導体層を形成することと、第１の半導体層の上に第２の半導体層を形成することと、を含む。第１及び第２の半導体層は、２ＤＥＧ又は２ＤＨＧを支持するように構成され。この方法はさらに、ＩＣ上に空乏モード電流源を形成することを含む。空乏モード電流源を形成することは、第１の半導体層の上に２ＤＥＧ又は２ＤＨＧチャネルをパターン化して、２ＤＥＧ又は２ＤＨＧチャネルのパターン化された領域を設けることを含む。空乏モード電流源を形成することはさらに、第２の半導体層の上に誘電体層を形成することと、２ＤＥＧ又は２ＤＨＧチャネルへの第１及び第２のコンタクト窓を開口するように誘電体層をエッチングすることと、を含む。空乏モード電流源を形成することはさらに、１つ又は複数のコンタクト層を、少なくともその一部を第１及び第２のコンタクト窓内に（例えば、１つ又は複数のオーミック層を堆積及びエッチングすることによって）形成して、２ＤＥＧ又は２ＤＨＧチャネルのそれぞれの端部に第１及び第２のコンタクトを設けることを含み、第１及び第２のコンタクトの少なくとも一方が、誘電体層の上方であり、第１のコンタクトと第２のコンタクトとの間で２ＤＥＧ又は２ＤＨＧの少なくとも一部の上を延在する、導電性電極を含む。導電性電極の一部が、２ＤＥＧ又は２ＤＨＧチャネル上の或る点の上に延在する。その点と第１の端子との間の、２ＤＥＧ又は２ＤＨＧに沿った第１の距離が、その点と第２の端子との間の、２ＤＥＧ又は２ＤＨＧに沿った第２の距離よりも大きい。第１の配線が第１のコンタクトに設けられ、第２の配線が第２のコンタクトに設けられて、空乏モード電流源を二端子デバイスとして提供する。
【0007】
別の例が、エンハンスメントモードのＧａＮ ＦＥＴと、二次元電子ガス（２ＤＥＧ）又は二次元ホールガス（２ＤＨＧ）を支持する半導体間インタフェースを有する抵抗器と、金属－絶縁体－金属（ＭＩＭ）キャパシタと、空乏モード電流源とを含む、ＩＣである。電流源は、パターン化されたエリアに２ＤＥＧ又は２ＤＨＧチャネルを設けるように或るエリアの上に半導体間インタフェースを含む。電流源はさらに、空乏モード電流源の負端子に結合された金属フィールドプレートを含み、金属フィールドプレートは、パターン化されたエリアの一部の上に延在する。
【0008】
別の例が、空乏モードトランジスタを含むＩＣである。空乏モードトランジスタは、空乏モードトランジスタのドレイン端子と空乏モードトランジスタのソース端子との間に結合される２ＤＥＧ又は２ＤＨＧチャネルを含む。空乏モードトランジスタのゲート端子に結合される導電性電極が、２ＤＥＧ又は２ＤＨＧチャネルの上方にあり、２ＤＥＧ又は２ＤＨＧチャネルの少なくとも一部の上に延在する。
【0009】
ＩＣを製造する例示の方法が、基板の上に第１のＧａＮベースの半導体層を形成することと、第１の半導体層の上に第２のＧａＮベースの半導体層を形成することと、を含む。第１及び第２の半導体層は、例えば、２ＤＥＧ又は２ＤＨＧチャネルにおいて２ＤＥＧ又は２ＤＨＧを支持するように構成することができる。この方法はさらに、第１及び第２のＧａＮベースの半導体層をパターン化して、空乏モードトランジスタエリアに第１のエピ構造を、抵抗器エリアに第２のエピ構造を、及びエンハンスメントモードＦＥＴエリアに第３のエピ構造を形成することを含む。この方法はさらに、第２の半導体層の上に誘電体層を形成することを含む。この方法はさらに、第１のエピ構造の相対する端部において第１及び第２のコンタクト窓を開口するように、誘電体層をエッチングすることを含む。この方法はさらに、少なくとも一部を第１及び第２のコンタクト窓内に、第１及び第２のコンタクトを設けるための１つ又は複数のコンタクト層と、誘電体層の上方であり第１のエピ構造の少なくとも一部の上に延在する導電性電極と、を形成することを含む。
【図面の簡単な説明】
【0010】
【図1】スタートアップ回路のプリチャージ回路内に２ＤＥＧ又は２ＤＨＧベースの電流源を含む、例示の電力コンバータシステムを示すブロック図である。
【0011】
【図2】スタートアップ回路を含む例示の電力コンバータシステムのブロック図である。
【0012】
【0013】
【0014】
【図5】２ＤＥＧ又は２ＤＨＧチャネルの例示の抵抗性のパターン化されたエリアの見下げ図である。
【0015】
【図6】４つの異なる２ＤＥＧベースのデバイスについての例示の電流電圧曲線のグラフであり、１つは、フィールドプレートがなく、３つは、２ＤＥＧチャネルから様々な距離にあるフィールドプレートを備える。
【0016】
【図7】２つの異なる２ＤＥＧベースのデバイスについての例示の電流電圧曲線のグラフであり、双方ともフィールドプレートを有するが、様々な２ＤＥＧチャネル抵抗を有する。
【0017】
【0018】
【図9】ＩＣ上に空乏モード電流源を製造する例示の方法を示すフローチャートである。
【0019】
【0020】
【図11】異なる例示の空乏モードトランジスタの断面図である。
【図12】異なる例示の空乏モードトランジスタの断面図である。
【図13】異なる例示の空乏モードトランジスタの断面図である。
【図14】異なる例示の空乏モードトランジスタの断面図である。
【図15】異なる例示の空乏モードトランジスタの断面図である。
【発明を実施するための形態】
【0021】
特定の電気回路は、デバイス充電システム用の電力供給源など、電力が印加されると開始するように設計されている。いくつかの場合において、印加された電力は高電圧の形態をとり、スタートアップ回路要素は高電圧耐性能力を有する必要がある。高電圧スタートアップ回路は、接合電界効果トランジスタ（ＪＦＥＴ）又は他の空乏モードトランジスタなど、高電圧のノーマリーオントランジスタを含むことがある。電力が初期的に印加されると、ノーマリーオントランジスタは、補助供給電圧なしにオンになることができる。その後、ノーマリーオントランジスタは、供給電圧の許容値に到達するまで、キャパシタを充電するために用いられる。それゆえ、ノーマリーオントランジスタは、スタートアップでは電流源として動作し、他の回路要素が、スタートアップ後に、低漏洩スタートアップ後動作のために、ノーマリーオントランジスタをディセーブルすることができる。しかしながら、外部（ダイ外）ＪＦＥＴ又は他の外部空乏モードトランジスタを用いることは、製造コスト及び回路面積の観点から高価であり、マスク数を増やしたり製造プロセスフローに他の変更を行ったりひいてはダイの製造コストを増加させたりすることなく、ＪＦＥＴ又は他の空乏モードトランジスタをエンハンスメントモードＧａＮ製造プロセスに統合することは未だできていない。本明細書に記載の空乏モード電流源デバイスは、付加的なマスク又は材料を必要とするなどのエンハンスメントモードプロセスへの変更を必要とすることなく、エンハンスメントモードＦＥＴの構築のために設計されたプロセスにおいて製造することができる。それゆえ、本明細書に記載の電流源デバイス及び関連する製造方法は、ダイ外空乏モードＦＥＴ、又はエンハンスメントモードＦＥＴと空乏モードＦＥＴとを同じダイ上に製造するために必要となるエンハンスメントモードプロセスに対して高価な変更を必要とすることなく、例えば、ＡＣ／ＤＣ電力コンバータにおいて有用なスタートアップ回路を提供する問題を解決する。
【0022】
図１のブロック図は、電力コンバータ１０２内のスタートアップ回路１０４におけるプリチャージ回路１０６の全て又は一部を形成することができる電流源１０８を備える、電力変換のためのシステム１００を図示する。電力コンバータ１０２は、例えば、携帯電話又は他のモバイルデバイスにおけるバッテリを充電するために用いられ得るようなＡＣ／ＤＣ電力コンバータであり得る。電力コンバータ１０２は、グリッド電圧に差し込まれたときに、それ自体で起動することができる。電流源１０８は、パターン化された抵抗性２ＤＥＧ又は２ＤＨＧチャネル１１０と、チャネル１１０の上に配置される１つ又は複数の導電性電極１１２（例えば、金属フィールドプレート）とを、導電性電極がチャネルの見下げ図でチャネル１１０の上の被覆を提供するようにして含む。このような電極の例は、図４Ａに示す例示の電流源４２６を参照して後述し、図中に電極４３４、４３６、４３８が図示されている。
【0023】
チャネル１１０は、２ＤＥＧ又は２ＤＨＧを支持することができる２つ又はそれ以上の半導体層の間のインタフェースによって形成することができ、チャネルの全て又は一部が、チャネルの見下げ図に見られるように、パターン化されたエリア内に、例えば、ダメージ注入又はメサエッチングによって、チャネルパターン、例えば蛇行チャネルパターン、に画定され得る。例示の抵抗性チャネルパターン化が図５の見下げ図に図示されている。１つ又は複数の導電性電極１１２は、チャネル１１０の抵抗性のパターン化されたエリアの全体又は実質的な部分の上に延在することができるか、又はその上にあり得る。本明細書において用いられるように、「上にある」及びその変形は、見下げ図における実質的な空間的交差を指し、導電性電極１１２のうちの１つの金属とチャネル１１０を形成する半導電性層との間の直接的な接触を必要としない。例えば、チャネル１１０と１つ又は複数の導電性電極１１２との間に、１つ又は複数の誘電体（例えば、窒化物）層があり得る。例えば、１つ又は複数の導電性電極１１２の少なくとも１つが、電流源１０８におけるチャネル１１０のパターン化されたエリアの少なくとも１０％の上にあり得る。例えば、１つ又は複数の導電性電極１１２の少なくとも１つが、チャネル１１０のパターン化されたエリアの少なくとも２０％の上にあり得る。例えば、１つ又は複数の導電性電極１１２の少なくとも１つが、チャネル１１０のパターン化されたエリアの少なくとも５０％の上にあり得る。例えば、１つ又は複数の導電性電極１１２の少なくとも１つが、チャネル１１０のパターン化されたエリアの少なくとも８０％の上にあり得る。いくつかの例において、１つ又は複数の導電性電極１１２は、チャネル１１０の抵抗性のパターン化された部分の全てのエリアの上にある。見下げ図における、１つ又は複数の導電性電極１１２の少なくとも１つとチャネル１１０のパターン化されたエリアとの間の空間的交差の正確なパーセンテージは、チャネルの構成、所望の飽和電流、及び電流源１０８のピンチオフ電圧に依存し得る。
【0024】
スタートアップ回路１０４はまた、１つ又は複数のエンハンスメントモードＦＥＴ１１４と、２ＤＥＧ又は２ＤＨＧチャネルを含む少なくとも１つの抵抗器と、電流源１０８と同じダイ上に製造された金属－絶縁体－金属（ＭＩＭ）キャパシタとを含むこともできる。電力コンバータ１０２内のスタートアップ回路１０４は、高電圧で低電流のＤＣ経路（図示せず）を含むことができる。電力コンバータがＡＣ又はＤＣの電力源に結合されると（例えば、ＡＣ電力を供給する壁コンセントに差し込まれると）、ＤＣ経路は、制御電圧を印加されることなく、スタートアップ回路１０４からＤＣ電流を提供する。ＤＣ電流は、待機電力要件を満たすのに充分な小ささである必要があり得る。ＤＣ電流は、起動するために、電力コンバータ１０２のための供給電圧の出力を上げるために用いることができる。
【0025】
抵抗器１１６とは対照的に、電流源１０８は充分に低い飽和電流を有し、それゆえ、ＤＣ経路に、４００Ｖから例えば１０μＡ未満の電流を供給することができる。抵抗器１１６がそのような目的のために（電流源として）用いられる場合は、必要とされる抵抗器は１ｍｍ２を超えるダイ面積を必要とし得、そのことでダイのコストが大きく増加し得る。電流源１０８を備えるシステム１００は、その中で空乏モードトランジスタデバイスが利用不可能であるか、付加的なフォトリソグラフィマスクを必要とし得る、エンハンスメントモードＧａＮプロセスなどのオールエンハンスメントモードプロセスを用いて製造された電力コンバータＩＣにおける集積されたスタートアップ回路１０４を許容する。電流源１０８は、ＦＥＴ１１４をつくるために用いるエンハンスメントモード製造プロセスを付加的なマスク層や材料を用いて改変する必要なく、エンハンスメントモードＦＥＴ１１４（例えば、ＧａＮ ＦＥＴ）と同じダイ上に製造することができ、例えば少なくとも６５０Ｖまでの、高電圧を扱うことができる電流源特性を有する空乏モードデバイスを提供する。空乏モード電流源１０８は、電力コンバータ１０２のための供給電圧を増大させるためにエンハンスメントモードトランジスタ（例えば、ＦＥＴ１１４）をオンにするためのプリチャージデバイスとして用いることができる。
【0026】
一例として、空乏モード電流源１０８は、１つ又は複数の導電性電極１１２として、本明細書中において時折フィールドプレートと称する導電性材料（例えば、金属）を、パターン化された２ＤＥＧ又は２ＤＨＧチャネル１１０の上に置くことによって、エンハンスメントモードＧａＮ製造プロセスにおいて形成することができる。フィールドプレート１１２は、電流源１０８の低電圧（「ソース」）端子に接続され得る。２ＤＥＧ又は２ＤＨＧチャネル１１０と、上にあるフィールドプレート金属との間の負の電位差は、２ＤＥＧ又は２ＤＨＧチャネル１１０を部分的に空乏化させ、フィールドプレート１１２なしで同様に構成され得る抵抗器１１６と比較して、デバイスの飽和電流が減少する。結果的に得られる電流は、パターン化された２ＤＥＧ又は２ＤＨＧチャネル１１０の公称抵抗値によって設定することができる。電流源１０８の動作は空乏モードデバイスの動作と類似しており、抵抗器の高電圧端子がドレインであり、金属フィールドプレートがゲートであり、低電圧端子が縮退ソースである。電流源１０８は、エンハンスメントモードデバイスを製造するために用いられるもの以外の付加的なマスクなしで、エンハンスメントモードのみのプロセスにおいて実装することができる。製造された電流源の出力電流において高精度を必要としないスタートアップ回路の応用例では、約１００ｎＡ～約１０ｐＡの出力電流を有する電流源の製造で充分である。
【0027】
図２のブロック図は、ＡＣ電圧ＶＬＩＮＥを提供する（例えば、コンバータ又はコンバータを組み込むデバイスを壁コンセントに差し込むことによって）ＡＣ電力源に結合することができる、例示の電力コンバータシステム２００を示す。一例として、電力コンバータは、モバイルデバイス（例えば、携帯電話又はタブレット若しくはノートブックコンピュータ）のためのコンセントに差し込み可能な電源として実装され得る。電力コンバータシステム２００は、高電圧ドメイン（例えば、約４００Ｖドメイン）において動作する高電圧部分２０２と、低電圧ドメイン（例えば、約５～６Ｖドメイン）において動作する低電圧部分２０４とを有する、ＡＣ／ＤＣ電力コンバータを含む。高電圧部分２０２は、ＡＣ／ＤＣ変換を実装するように構成することができる。降圧ＩＣ２０６、補助キャパシタＣＡＵＸ、及びシャント抵抗器ＲＳＨＵＮＴを含むことができる降圧レギュレータが、ＤＣ電圧ＶＩＮ－ＧＲＯＵＮＤを、電力コンバータシステム２００が電力を供給する電力消費デバイスによって使用可能であるより低い電圧ＶＯＵにまで降圧させるように構成される。降圧ＩＣ２０６は、スイッチ電圧ノードＶＳＷとドレイン電圧ノードＶＤＤとの間に結合されるスタートアップ回路２０８と、パルス幅変調器（ＰＷＭ）２１０を含むことができ、ＰＷＭ２１０は、例示のシステム２１０にＦＥＴ ＱＳとして図示され、そのゲートがＰＷＭ２１０の制御出力に結合されるスイッチを制御する。補助キャパシタＣＡＵＸが、ドレイン電圧ノードＶＤＤと接地との間に結合される。ノードＶＳＷにおけるスイッチ電圧は、コンバータの主電源ＦＥＴ ＱＳによって能動的に切替えられ、それゆえ、電力スイッチＱＳのドレインは、ノードＶＳＷに結合される。ＦＥＴ ＱＳのソースは、シャント抵抗器ＲＳＨＵＮＴに結合される。高電圧ドメイン２０２における回路要素は、ダイオードブリッジ整流器２１２と、電磁障害（ＥＭＩ）フィルタ２１４と、還流ダイオードＤＦＷと、出力キャパシタＣＯＵＴと、出力インダクタＬＯＵＴとを含み得る。ダイオードブリッジ整流器２１２は、高電圧ＡＣ源ＶＬＩＮＥの正端子と負端子との間に結合され、接地とＥＭＩフィルタ２１４との間にも結合される。ＥＭＩフィルタ２１４は、ダイオードブリッジ整流器２１２と入力電圧ノードＶＩＮとの間に結合される。還流ダイオードＤＦＷは、スイッチ電圧ノードＶＳＷと入力電圧ノードＶＩＮとの間に結合される。出力キャパシタＣＯＵＴは、出力の負端子と正端子との間に、電圧差ＶＯＵＴを有して結合され、正の出力端子が入力電圧ノードＶＩＮである。出力インダクタＬＯＵＴは、出力の負端子とスイッチ電圧ノードＶＳＷとの間に結合される。コンバータシステム２００の出力電圧ＶＯＵＴは、出力キャパシタＣＯＵＴ両端で計測される。コンバータシステム２００は、ＰＷＭ２１０の出力とＦＥＴ ＱＳのゲートとの間の接続と、ＦＥＴ ＱＳのソースとＰＷＭ２１０との間のフィードバック接続２１６とによって形成される制御ループを含む、スイッチング構成要素ＰＷＭ２１０及びＦＥＴ ＱＳを動作させるために特定の最小限の供給電圧を必要とする場合がある。
【0028】
電力コンバータシステム２００のためのシステム起動は、例えば、電力コンバータシステム２００がまず壁コンセントに差し込まれたとき、又は別の方式でＡＣ電圧ＶＬＩＮＥがまず供給されたときに生じる。ＰＷＭ２１０を含むコントローラは、その制御動作を開始するために、スタートアップ回路出力ノードＶＤＤにおける電位が充分に低い電圧（例えば、５Ｖ、１０Ｖ、又は１５Ｖ）であることを必要とする場合がある。スタートアップ回路出力ノードＶＤＤにおいて必須の電圧のレベルが利用可能になるまで、コントローラは動作することができず、起動を制御することができない。エンハンスメントモードＦＥＴは、そのゲート・ソース間電圧がゼロの時にノーマリーオフであり、起動時に、ＦＥＴをオンにするように制御するために電力供給された利用可能なコントローラがないので、スタートアップ回路出力ノードＶＤＤで必須の電圧を生成するためにエンハンスメントモードＦＥＴをオンにすることは可能でない場合がある。
【0029】
ノーマリーオンである（ゲートの下にあるチャネルが０Ｖゲートバイアスで部分的に又は完全にオンである）空乏モードデバイスを用いて、ノードＶＤＤにおける電圧が、図示の例においてＰＷＭ２１０であるコントローラに電力供給するために充分となる（例えば、約５Ｖ～約１５Ｖ）まで補助キャパシタＣＡＵＸをゆっくり充電する小電流ＩＳＭＡＬＬを起動時に提供することができる。小電流ＩＳＭＡＬＬは、ＡＣ電圧ＶＬＩＮＥが提供されている限り（例えば、電力コンバータシステム２００が壁コンセントに差し込まれている限り）、オンである。待機電力要件を満たすために、小電力ＩＳＭＡＬＬは１０μＡより高くないものとする。小電流ＩＳＭＡＬＬを提供するための、個別のＪＦＥＴ又はＰＣＢ上の他の個別の空乏モードトランジスタなどのオフチップデバイスの使用は、コンバータシステム２００のコストと複雑さを増加させる。本明細書に記載するように、２ＤＥＧベースの電流源は、高電圧（例えば、６５０Ｖ）のｅ－ＧａＮ ＦＥＴを製造するために用いられる同じプロセスフローを用いて製造することができるオンチップデバイス（降圧ＩＣ２０６上のデバイス）を提供することができる。
【0030】
図３Ａは、図２のスタートアップ回路２０８を実装するために用いることができる、例示のスタートアップ回路３００のブロック図である。スタートアップ回路３００は、エンハンスメントモードトランジスタＱ１と、電流制限トランジスタＱ２と、電流制限抵抗器ＲＬＩＭと、キャパシタＣ１と、コンパレータ（例えば、オペアンプ）３０４を含む電圧レギュレーション回路要素と、を含み、コンパレータ３０４は、負入力端子に非ゼロ基準電圧ＶＲＥＦが、正の入力端子にドレイン電圧ＶＤＤが提供され、それを受けて電圧レギュレーション出力電圧ＶＳＤを印加する。エンハンスメントモードトランジスタＱ１のドレインは、プリチャージ回路３０２の正端子と同様に、スイッチ電圧ノードＶＳＷに結合される。エンハンスメントモードトランジスタＱ１のゲートと、電流制限トランジスタＱ２のドレインと、キャパシタＣ１の正端子とは、電圧ノードＶＧＳ１においてプリチャージ回路３０３の負端子に結合される。エンハンスメントモードトランジスタＱ１のドレインは、電圧ノードＶＳ１において、電流制限トランジスタＱ２のゲートと、電流制限抵抗器ＲＬＩＭの第１の端子とに結合される。電流制限トランジスタＱ２のソースは、ドレイン電圧ノードＶＤＤにおいて、キャパシタＣ１の負端子と、電流制限抵抗器ＲＬＩＭの第２の端子とに結合される。ドレイン電圧ノードＶＤＤと接地との間に結合される図３の補助キャパシタＣＡＵＸが、図２の補助キャパシタＣＡＵＸに対応する。システムの起動の際、プリチャージ回路３０２は、図２のスイッチ電圧ノードＶＳＷに対応するスタートアップ回路入力電圧ノードＶＳＷから小さな定電流を提供する。プリチャージ回路３０２は、エンハンスメントモードトランジスタＱ１のゲートにおいて、ノードＶＧＳ１に充電を提供して、エンハンスメントモードトランジスタＱ１をオンにする。エンハンスメントモードトランジスタＱ１のゲートと、図２における同じ名称のノードに対応するスタートアップ回路出力ノードＶＤＤとの間に、キャパシタＣ１が結合される。
【0031】
スタートアップ回路入力電圧ＶＳＷにおける増加率がエンハンスメントモードトランジスタＱ１をオンにするには不充分であったとしても、プリチャージ回路３０２の入力におけるスタートアップ回路入力電圧ＶＳＷの上り勾配がプリチャージ回路３０２をオンにし、それが、キャパシタＣ１及びエンハンスメントモードトランジスタＱ１のゲート・ソース間容量を充電し、そのことがエンハンスメントモードトランジスタＱ１をオンにさせる。図３Ｂ～図３Ｅは、互いに対する及び時間に対する、スタートアップ電圧及び電流レベルの例を図示する。図３Ｂは、スタートアップ回路入力ノードにおける電圧ＶＳＷの上昇を示す。図３Ｃは、プリチャージ回路３０２の出力及びエンハンスメントモードトランジスタＱ１のゲートにおける、ノードＶＧＳ１における若干後の電圧の上昇を示す。図３Ｄは、スタートアップ回路入力ノードＶＳＷとエンハンスメントモードトランジスタＱ１のドレインとの間の、さらに後の電流ＩＤ１の上昇を示す。図３Ｅは、スタートアップ回路入力ノードＶＤＤにおける、さらに後の電圧の上昇を示す。
【0032】
ノーマリーオフのエンハンスメントモードＦＥＴは、エンハンスメントモードデバイスが、そのゲート・ソース間電圧がゼロであるときに回路の起動時にオンになることができないため、プリチャージ回路３０２を実装するには好適なデバイスではない。プリチャージ回路３０２は、ノーマリーオン空乏モードＦＥＴとして実装され得る。しかしながら、エンハンスメントモードトランジスタ及び空乏モードトランジスタはその製造プロセスにおいて異なるマスクを必要とする場合があるため、例えばプリチャージ回路３０２を実装するために用いられ得るような、エンハンスメントモードＦＥＴ Ｑ１などのエンハンスメントモードトランジスタと、空乏モードトランジスタとの双方を、同じウェハ上に集積することは、容易にはいかない。それゆえ、空乏モードＦＥＴとしてプリチャージ回路３０２を実装することは、空乏モードＦＥＴをオフチップ構成要素とするか、エンハンスメントモードＦＥＴ Ｑ１を製造するために用いるプロセスを空乏モードデバイスの製造に適応するように改変する必要があり得るが、これらのオプションのいずれも、スタートアップ回路３００の製造のコストと複雑度を増加させる。
【0033】
図４Ａ及び図４Ｂは、エンハンスメントモード製造プロセスに従って製造された、４つの例示のデバイスの断面図である。それゆえ、４つのデバイス４０２、４１２、４１８、４２６は、同じウェハ及びダイ上に製造することができ、これらのデバイスの複数の事例を一緒に製造及び有線接続して、電子回路を形成することができる。図４Ａは、金属ソース端子４０４と、ゲート４０６と、金属ドレイン端子４０８とを有する、例示の高電圧（例えば、６５０Ｖ）エンハンスメントモードＦＥＴ４０２を示す断面である。エンハンスメントモードＦＥＴ４０２のチャネルは、非常に薄い電子のシートを有する２ＤＥＧ４１０に適応する。２ＤＥＧは、水平破線として図４Ａ及び図４Ｂに示されている。図４Ａはさらに、第１の金属端子４２８と第２の金属端子４３０とを有する、空乏モード電流源４２６を示す。空乏モード電流源４２６は、エンハンスメントモードＦＥＴ４０２によって使用されるものと同じチャネル層を用いることができる。空乏モード電流源４２６のチャネルは、２ＤＥＧ４３２に適応する。空乏モード電流源４２６は、２ＤＥＧ４３２の上にあるフィールドプレート４３４、４３６、４３８を含む。フィールドプレート４３４、４３６、４３８は、電流源４２６に、高入力電圧、例えば、最大６５０Ｖ又は１０００Ｖで動作することを可能にする。一例として、中間フィールドプレート４３６が、下側フィールドプレート４３４の完全に上にあり得、上側フィールドプレート４３８が、中間フィールドプレート４３６の完全に上にあり得る。図４Ｂは、第１の金属端子４１４と第２の金属端子４１６とを有する、ＭＩＭ窒化膜キャパシタ４１２を示す断面である。窒化膜キャパシタ４１２は、エンハンスメントモードＦＥＴ４０２と同じプロセスフローを用いて、いくつかの例において付加的な材料若しくはマスクなしに、又は他の例において１つのみの付加的なマスク層を用いてつくることができる。図４Ｂはさらに、第１の金属端子４２０と第２の金属端子４２２とを有する、２ＤＥＧベースの抵抗器４１８を示す。２ＤＥＧベースの抵抗器４１８は、エンハンスメントモードＦＥＴ４０２によって用いられるものと同じチャネル層を用いることができる。抵抗器４１８のチャネルは、２ＤＥＧ４２４に適応する。２ＤＥＧベースの抵抗器４１８は、付加的な材料又はマスクなしで、エンハンスメントモードＦＥＴ４０２と同じプロセスフローを用いて同様につくることができる。
【0034】
４つのデバイス４０２、４１２，４１８，４２６の全てが同じ材料及びマスクを用いることができるため、４つのデバイスの全てを、単一のＩＣの一部として、同じウェハ及びダイ上に製造することができる。図４Ａ及び図４Ｂの４つの異なるデバイス４０２、４１２、４１８、４２６を形成する際に、いくつかの材料層を用いることができる。２ＤＥＧ４１０、４２４、４３２をつくるために用いられるエピ構造は、２ＤＥＧ４１０、４２４、４３２が存在するインタフェースにおいて、例えばＧａＮの、第１の半導体層４４０と、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）の、第２の半導体層（バリア）層４４２とを含み得る。エピ構造におけるドープ半導体の第３の層４４４を用いて、ＦＥＴ４０２のゲート４０６をつくることができる。このドープ半導体は、例えば、ＧａＮドープされたｐ型（ｐ－ＧａＮ）であり得る。この第３の層４４４には、例えば窒化ケイ素（ＳｉＮ）の薄いパッシベーション層４４６がその上に設けられ得る。特定の位置４４８において、図５に関して後述するように、デバイス４０２、４１２、４１８、４２６を互いから分離するため、及び／又は、２ＤＥＧ抵抗器４１８及び電流源４２６を形成する際に用いられる蛇行パターンなどのパターンをエピ構造においてつくるために、エピ構造が損傷されるか又は層４４２がメサ状にエッチングされ得る。フォトリソグラフィツールがウェハに整合できるように、整合マーク４５０、４５２がエッチングされ得る。
【0035】
第１の誘電体層４５４は、例えば、窒化膜とし得る。２ＤＥＧ４１０、４２４、４３２へのオーミックコンタクト４０４、４０８、４２０、４２２、４２８、４３０の一部を形成する第１のコンタクト金属層４５６は、チタン（Ｔｉ）の層と、Ｔｉの層の上方のアルミニウム銅合金（ＡｌＣｕ）の層と、ＡｌＣｕの層の上方の窒化チタン（ＴｉＮ）の層と、ＡｌＣｕの層の上方のチタンタングステン合金（ＴｉＷ）の層とを含む、多層構造とし得る。図示の例において、第１のコンタクト金属層４５６は、電流源４２６の下側フィールドプレート４３４を形成する。第２の誘電体層４６０が、第１のコンタクト金属層４５６が第２のコンタクト金属層４７２に対して短絡することを防止する。第２の誘電体層４６０は、例えば、窒化膜とし得る。ゲート金属層４６４が、エンハンスメントモードＦＥＴ４０２のゲートを形成し、ゲート金属層４６４は、例えばＴｉＷとし得る。
【0036】
第３の誘電体層４６８は、例えば、窒化膜とし得る。第１の接着（glue）層４７２は、例えば、ＴｉＷとし得る。第２のコンタクト金属層４７６は、例えば、ＡｌＣｕとし得る。図示の例において、第１の接着層４７２及び第２のコンタクト金属層４７６が共に、ＭＩＭキャパシタ４１２の底部プレート４７８と、電流源４２６の中間フィールドプレート４３６とを形成する。ＭＩＭキャパシタ４１２のプレート間誘電体を形成することができる第４の誘電体層４８０は、例えば、窒化膜とし得る。第２の接着層４８４は、例えば、ＴｉＷとし得る。第３のコンタクト金属層４８６は、例えば、ＡｌＣｕとし得る。図示の例において、第２の接着層４８４及び第３のコンタクト金属層４８６が共に、ＭＩＭキャパシタ４１２の上側プレート４８８を形成する。
【0037】
第５の誘電体層４９０は、例えば、ＰＥＣＶＤ窒化膜とし得る。第３の接着層４９４は、例えば、ＴｉＷとし得る。第４のコンタクト金属層４９６は、例えば、ＡｌＣｕとし得る。図示の例において、第３の接着層４９４及び第４のコンタクト金属層４９６が共に、電流源４２６の上側フィールドプレート４３８を形成する。第６の誘電体層４９８が、保護オーバーコート（ＰＯ）を形成することができ、例えば、下側酸化物層と上側窒化膜層を含み得る。例として、下側酸化物層は、オルトケイ酸テトラエチル（ＴＥＯＳ）を用いて形成された二酸化シリコン（ＳｉＯ２）とし得、上側窒化膜層はＳｉＮとし得る。他の例において、図示されていないが、ＰＯは省かれてもよく、デバイス４０２、４１２、４１８、４２６は、１つ又は複数のポリイミド被覆又は他のポリマーベースの膜で直接被覆されてもよい。
【0038】
デバイス４０２、４１８、４２６の任意のものの動作の間、対応する２ＤＥＧ４１０、４２４、４３２が、第１の半導体層４４０と第２の半導体層４４２との間のインタフェースのすぐ下（例えば、第１の半導体層４４０がＧａＮの比較的厚い層であり、第２の半導体層４４２がＡｌＧａＮの比較的薄い層である場合、ＧａＮ／ＡｌＧａＮインタフェースのすぐ下）に形成される。２ＤＥＧ４１０、４２４、４３２は破線で示されているが、三次元において、２ＤＥＧは、例えば、第１の半導体層４４０と第２の半導体層４４２との間のインタフェースより約２ｎｍ下にあり得る、或る芯（ｃｅｎｔｒｏｉｄ）を有する垂直次元におけるキャリア分布を有する電子雲である。いくつかの例において、２ＤＥＧを支持するエピ構造を有する代わりに、デバイス４０２、４１８、４２６は、例えば、上側のＧａＮ／ＡｌＧａＮインタフェースのすぐ上にホールガスが形成され得るように第２の厚いＧａＮ層を薄いＡｌＧａＮ層の上に設けることにより、２ＤＨＧを支持する（ホールガスが存在することを可能にする）エピ構造を有することができる。本明細書における２ＤＥＧの言及は、そのような代替例において２ＤＨＧを含むように理解されたい。
【0039】
図５は、例示の抵抗構成された２ＤＥＧチャネルパターン５０２の見下げ図であり、抵抗構成された２ＤＥＧチャネルパターン５０２は、抵抗器４１８における２ＤＥＧ４２４、又は電流源４２６における２ＤＥＧ４３２（又は２ＤＥＧの代替として２ＤＨＧを用いる例において、対応する２ＤＨＧ）の全て又は一部を制限するために用いることができる。抵抗構成された２ＤＥＧパターン５０２は、図５に示すエリア内に制限されており、領域５１０内の非蛇行部分を含み、領域５１２内の規則的な蛇行部分を含むものとして示されているが、他の例（図示せず）において、パターン５０２の（例えば、図５の左下にある）第１の端部５０４とチャネルパターン５０２の（例えば、図５の右上にある）第２の端部５０６との間で電圧降下が観察される、同じ抵抗効果を実現する他の二次元形態をとることができる。オーミックコンタクトは、チャネルパターン５０２の第１の端部５０４及び第２の端部５０６に対して（例えば、図４における、抵抗器４１８における金属端子４２０及び４２２それぞれによって、又は電流源４２６における金属端子４２８及び４３０それぞれによって）成され得る。チャネル５０２の外側の全てのエリアを網羅し、２ＤＥＧを支持せず、抵抗構成された２ＤＥＧパターン５０２を画定する、エリア５０８は、例えば、図４Ａ及び図４Ｂに示すデバイス分離部４４８をつくるために用いるのと同じエピ構造ダメージ又はメサ状エッチングプロセスによって、つくることができる。図４に示すように、電流源４２６における抵抗構成された２ＤＥＧ４３２の上にあるフィールドプレート４３４、４３６、４３８は、端子４３０と導電接続することができ、これは、電流源４２６の負のポート（下側電圧ポート又は「ソース」ポート）として働くことができる。電流源４２６の端子４２８、４３０にわたって、特にエリア５０６においてではあるが、金属フィールドプレート４３４、４３６、４３８の下以外の任意の個所に、電圧が印加されると、抵抗構成された２ＤＥＧパターン５０２にわたって電流の流れと電圧降下が存在する限り、正端子４２８における電圧よりも低い負制御電圧が、抵抗構成された２ＤＥＧパターン５０２における２ＤＥＧ４３２を部分的に空乏化させる。それにより、電流源４２６の飽和電流が低下し、例えば、抵抗構成された２ＤＥＧパターン５０２のパターン化された部分のエリアを構成することによって、設定することができる。それゆえ、フィールドプレート４３４、４３６、４３８は、電流源４２６における２ＤＥＧパターン５０２にわたって非常に高い抵抗を維持しながら、電流源４２６における（例えば、端子４２８で）抵抗構成された２ＤＥＧパターン５０２の一端（例えば、端部５０４）に高電圧（例えば、６５０Ｖ以上）を印加することを可能にする。電流供給応用例では、電力スイッチングに用いられる、ＦＥＴ４０２などのトランジスタにおいて必要とされ得る高精度の閾値電圧Ｖｔｈは、電力源４２６には不要である。
【0040】
図示の例において、図５のエリア５０４は、図４Ａの下側電極４３４の重なりに対応し、図５のエリア５０６は、図４Ａの中間電極４３６の重なりに対応し、図５のエリア５０８は、図４Ａの上側電極４７６の重なりに対応する。（上側電極４３８を形成するために用いられる）第４のコンタクト金属層４９６を（中間電極４３６を形成するために用いられる）第２のコンタクト金属層４７６に接続するヴィア５２０が、図５の右下の１５個の小さな正方形によって表されている。第２のコンタクト金属層４７６を（下側電極４３４を形成するために用いられる）第１のコンタクト金属層４５６に接続し、ひいては２ＤＥＧチャネル４３２に接続するコンタクトが、図５の左下の２つの矩形によって表されている。第２のコンタクト金属層４７６をゲート金属層４６４に接続する、図５の左側の４つの矩形によって表されるコンタクトは、最下電極４３４（図示せず）を形成するために、又は図１２に示すような空乏モードトランジスタ又は電流源のコンタクト不連続ゲート電極１２０３を形成するためにゲート金属層４６４が用いられる例において、用いることができる。
【0041】
ＧａＮデバイスにおける２ＤＥＧ（又は２ＤＨＧ）チャネルは、チャネルが、制限された伝導率又は有限の抵抗を有して導電性である（伝導率は電流を電圧で除算したものとして定義され、抵抗は電圧を電流で除算したものとして定義される）点で、シリコンベースのデバイスにおけるｎ型（又は、２ＤＨＧ実装については、ｐ型）ドープ領域になぞらえられる。図４Ｂに示す２ＤＥＧ（又は２ＤＨＧ）抵抗器４１８に関して上記するように、２ＤＥＧ（又は２ＤＨＧ）チャネル４２４は、シリコンにおける抵抗チャネルを形成するためにｎ型（又はｐ型）ドープ領域を用いることができるのと同様にして、ＧａＮにおいて抵抗器を形成するために用いることができる。比較的大きい抵抗（低電流について高電圧降下）が望ましい場合、２ＤＥＧ（又は２ＤＨＧ）チャネルは、電流経路に対して比較的細くて長くなるようにパターン化することができる。このような比較的細長いパターン５０２が図５に示されている。キャリア（２ＤＥＧ及びｎ型シリコンにおける電子、又は２ＤＨＧ及びｐ型シリコンにおけるホール若しくは欠陥電子）の密度、ひいてはチャネルの抵抗は、電流の流れる方向に対して直交する電界によって変調されることができ、（図１１～図１５に関して後述するように）電流源（例えば、空乏モード電流源４２６）又はトランジスタが形成される。電界は、例えば、２ＤＥＧ（例えば、図４Ａにおける２ＤＥＧ４３２）と、その上方にある導電性電極（例えば、電流源の例を示す、図４Ａにおけるコンタクト連続電極４３４、４３６、４３８、又はトランジスタ若しくは電流源の例を示す、図１１～図１５におけるコンタクト非連続電極１１０３、１２０３、１３０３、１４０３、１５０３、１５０７）から生成することができる。電界の強度は、２ＤＥＧ（又は２ＤＨＧ）と電極との間の電位差を、２ＤＥＧ（又は２ＤＨＧ）と電極との間の距離で除算して定義される。キャリア密度、ひいては２ＤＥＧ（又は２ＤＨＧ）の伝導率を変調するために、少なくとも最小閾値の場の強度を提供することができる。
【0042】
最小閾値電界強度はチャネルと電極との間の距離に依存するため、２ＤＥＧ（又は２ＤＨＧ）に対する異なる分離距離（高さ）での電極について、異なる閾値電圧があり得、電流源又はトランジスタデバイス製造プロセスにおいて異なる金属層を用いて実装され得る。例えば、図４Ａにおける空乏モード電流源４２６の上側電極４３６についての閾値電圧は、－２００Ｖであり得る。一例として、次に、チャネル５０２の端部５０６における高い４００Ｖ電位と、チャネル５０２の電極・コンタクト接続端部５０４における０Ｖの低い電位の結果、上側電極４３６とその下にある２ＤＥＧ４３２との間の－４００Ｖの電位差がもたらされる。この電位差によって生成される電界は、２ＤＥＧ４３２における電子密度を低下させ、その抵抗を増加させる。電子密度の低下は、上側電極４３６によって変調された２ＤＥＧ４３２の抵抗が、２ＤＥＧ４３２を介して流れる電流が２ＤＥＧ４３２において２００Ｖの電圧降下を引き起こすのに充分高いところで、平衡状態に落ち着く。この抵抗変調は、上側電極４３６と２ＤＥＧ４３２との間に介在する導電性層がなく、上側電極４３６が２ＤＥＧ４３２の上方で２ＤＥＧ４３２に最も近い、２ＤＥＧ４３２の領域において最も観察される。図５の図及び向きにおいて、抵抗変調のこの特定の領域は、５１０と標示された領域の上方に位置する。そのため、本例において、４００Ｖから２００Ｖへの、少なくとも２００Ｖの降下が、チャネル５０２のパターン化された部分の端部５０６と、領域５０６の頂部エッジの手前にある点（図４Ａの中間電極の重なりに対応する）との間に生じる。電位が２００Ｖを下回る２ＤＥＧの部分については、上側電極４３８（第４のコンタクト金属層４９６によって形成される）は、２ＤＥＧ内の電子に対して実質的に影響を与えない。
【0043】
図５の図でエリア５０６として示される中間電極４３６は、エリア５０６の上端とエリア５０４の上端との間の領域に本質的に制限されるチャネル５０２に影響を与える。チャネル５０２内のこれらの点の間で、２ＤＥＧの電位は２００Ｖから、例えば８０Ｖまで降下する。下側電極４３４は、図５の図においてエリア５０６として示され、図４Ａにおいて第１のコンタクト金属層４５６から作られるものとして示され、図１２のものなど、いくつかの例において、ゲート金属層４６４からつくることができるが、下にある２ＤＥＧの電位が８０Ｖから、例えば２Ｖまで降下する、領域５１０の上側部分に本質的に制限されるチャネル５０２に影響を与える。それゆえ、下側電極４３４の下にあるチャネル５０２の長さの非常に短い距離、図示する例において最大で合計約１００ｎｍ、の後、下側金属電極４３４の下にある２ＤＥＧ４３２の電位は、下側電極４３４の閾値電圧よりも低い。電気的な観点からは、一方で、電極４３４、４３６、４３８の金属が２ＤＥＧのパターン化されたエリアの蛇行部分５１２にわたって延在しても、又は、他方で、電極４３４、４３６、４３８の金属が領域５１０内のみにしか延在しなくても、空乏モード電流源４２６（又は、例として、図１１～図１５の任意のものに図示される空乏モードトランジスタ）の働きには無関係である。なぜなら、チャネル５０２の、領域５１０とチャネル端部５０４との間の部分においてチャネルに対する電極４３４、４３６、４３８の影響が無く、２ＤＥＧとゲート電極との間の電圧差が、チャネル５０２の、領域５１０とチャネル端部５０４との間の一部において小さいからである。蛇行にパターン化された領域５１２内で、チャネル５０２の電圧はさらに、例えば、２Ｖから、０Ｖコンタクト４３０に電気的に結合する、チャネル５０２の端部５０４の０Ｖ電位まで降下することができる。
【0044】
領域５１２内の蛇行パターン化は、比較的小さい正方形に近いエリアのみを用いて、チャネル５０２に抵抗を付加する。蛇行パターン化領域５１２の抵抗は、電流源４２６の電流を設定する。領域５１０における２ＤＥＧの電圧が２Ｖである場合に、電流源４２６によって生成された電流は、チャネル５０２の蛇行パターン化された部分５１２に対する２Ｖ降下を、チャネル５０２の蛇行パターン化された部分５１２の抵抗で除算したものと等しい。この電流は、電流源４２６のコンタクト４２８と４３０との間の電位差が２Ｖを超えることを前提に、チャネル端部５０６と５０４との間（電流源４２６のコンタクト４２８と４３０との間）の電圧とは実質的に独立している。高電圧端子（図４Ａのコンタクト４２８）に近い２ＤＥＧ（又は２ＤＨＧ）チャネルのパターン化されたエリアの上方にある、約０Ｖ電位を有する１つ又は複数の金属電極（例えば、図４Ａの電極４３４、４３６、４３８、又は図１１～図１５の電極１１０３、１２０３、１３０３、１４０３、１５０７など）を中に含めることは、空乏モード電流源（又は、いくつかの例において、空乏モードトランジスタ）として、デバイスの上記のチャネル空乏機能及び有用性をもたらす。
【0045】
したがって、意図する空乏モード電流源又はトランジスタ機能性を提供するには、電流源又はトランジスタの１つ又は複数の金属電極は、金属電極が蛇行パターン化された領域５１２の上にあるかどうかに関係なく、チャネル端部５０６の近くの少なくとも領域５１０に重なるようにされ得る。チャネル端部５０４に（例えば、図４Ａにおけるコンタクト４３０において）１つ又は複数の金属電極を導電結合することで、空乏モードデバイスにトランジスタよりもむしろ電流源として作用させることができる。例えば、第１の電圧で設定される第１のコンタクトと、第１の電圧よりも高い第２の電圧（例えば、第１の電圧より少なくとも４００Ｖ高い、例えば、第１の電圧よりも少なくとも６００Ｖ高い）で設定される第２のコンタクトとを有する、二端子電流源として構成される空乏モードデバイスにおいて、第１のコンタクトに導電結合される電極を、少なくとも、第１の（低電圧）コンタクトよりも第２の（高電圧）コンタクトに近いエリアにおいて第１のコンタクトと第２のコンタクトとの間に走る２ＤＥＧ又は２ＤＨＧチャネルに重なるように構成することができる。別の例として、第１の電圧で設定される第１のコンタクトと、第１の電圧よりも高い第２の電圧（例えば、第１の電圧より少なくとも４００Ｖ高い、例えば、第１の電圧よりも少なくとも６００Ｖ高い）で設定される第２のコンタクトとを有する、二端子電流源として構成される空乏モードデバイスにおいて、第１のコンタクトに導電結合される電極を、第１のコンタクトと第２のコンタクトとの間に走る２ＤＥＧ又は２ＤＨＧチャネル上の或る点（この点は、例えば、図５の領域５１０内のチャネル５０２上の任意の点に対応する）の上にあるように構成することができ、そのため、その点（図５における領域５１０内）と第１の（低電圧）コンタクト（例えば、図５のチャネル端部５０４に対応する）との間の２ＤＥＧ又は２ＤＨＧチャネルに沿った第１の距離が、その点（図５の領域５１０内）と第２の（高電圧）コンタクト（図５のチャネル端部５０６に対応する）との間の２ＤＥＧ又は２ＤＨＧチャネルに沿った第２の距離よりも大きくなるようにし得る。
【0046】
図６のグラフは、空乏モード電流源４２６のように製造され、フィールドプレートの様々な構成を備える、４つの異なる例示の電流源についての電流電圧（Ｉ－Ｖ）プロットを示す。Ｉ－Ｖプロット６０２は、図４の２ＤＥＧ抵抗器４１８と構造的に類似し、電流源デバイスより所望される電流飽和行動を示さない、フィールドプレートがないデバイスに対応する。Ｉ－Ｖプロット６０４は、第１のコンタクト金属層４５６が、フィールドプレートとして構成されておらず、実質的に２ＤＥＧ４３２の上にない、頂部及び中間フィールドプレート４３８、４３６のみを有する空乏モード電流源を表す。図６に示すように、Ｉ－Ｖプロット６０４によって表されるデバイスは、約１５Ｖを超える電位差で約１２μＡの電流飽和を示す。Ｉ－Ｖプロット６０６は、頂部及び中間フィールドプレート４３８、４３６を有するが、下側フィールドプレートが図４に示すものより高く、第１のコンタクト金属層４５６によってではなくゲート金属層４６４によって形成される、空乏モード電流源を表す。図６に示すように、Ｉ－Ｖプロット６０６で表されるデバイスは、約１０Ｖを超える電位差で約８μＡの電流飽和を示す。Ｉ－Ｖプロット６０８は、実質的に図４に示すもののような、上側、中間、及び下側フィールドプレート４３８、４３６、４３４を有する空乏モード電流源を表す。図６に示すように、Ｉ－Ｖプロット６０８で表されるデバイスは、約５Ｖを超える電位差で約４μＡの電流飽和を示す。図６によれば、概して、２ＤＥＧに対してフィールドプレートに対して金属が下にあればあるほど、飽和電流はより低く、飽和電流が到達するところでの電位差が低くなる。
【0047】
図７のグラフは、空乏モード電流源４２６のように製造され、様々な２ＤＥＧ抵抗を有する、２つの異なる例示の電流源についてのＩ－Ｖプロットを示す。Ｉ－Ｖプロット７０２は、実質的に図４において示すような、上側、中間、及び下側フィールドプレート４３８、４２６、４３４を有し、５００ｋΩの抵抗を提供するように構成された２ＤＥＧパターンを有する、空乏モード電流源に対応する。図７に示すように、Ｉ－Ｖプロット７０２で表されるデバイスは、約１０Ｖを超える電位差で、約８．５μＡの電流飽和を示す。図６のＩ－Ｖプロット６０８と同一であるＩ－Ｖプロット７０４は、実質的に図４に示すような、上側、中間、及び下側フィールドプレート４３８、４２６、４３４を有し、１ＭΩの抵抗を提供するように構成された２ＤＥＧパターンを有する、空乏モード電流源に対応する。図７に示すように、Ｉ－Ｖプロット７０４で表されるデバイスは、約５Ｖを超える電位差で、約４μＡの電流飽和を示す。図７によれば、概して、２ＤＥＧパターンが構成されるための抵抗が高ければ高いほど、飽和電流はより低い。
【0048】
図８Ａ～図８Ｚは、図４Ａ～図４ＢのエンハンスメントモードＦＥＴ４０２、ＭＩＭキャパシタ４１２、２ＤＥＧ抵抗器４１８、及び空乏モード電流源４２６を製造することができる、例示の製造プロセスを集合的に示す。例示の製造プロセスは、表１に示すように、１４のマスク層を用いる。
【表1】
【0049】
図８Ａ及び図８Ｂは、例えばシリコン基板とし得る、基板（図示せず）上に成長又は堆積させることができる、２ＤＥＧ支持的エピ構造を示す。シリコン基板の頂部上で高品質材料の成長を可能とするために、厚いバッファ層（同じく図示せず）を成長又は堆積することができる。バッファ層は、例えば、窒化アルミニウム層及びＡｌＧａＮの様々な組成物、又は窒化アルミニウム（ＡｌＮ）から始まり、ＧａＮとＡｌＮ又はＡｌＧａＮとＡｌＮの繰り返しの周期構造を有する超格子構造、又はそれら２つの組み合わせから構成することができる。
【0050】
バッファ層の上方には、例えばＧａＮの、第１の半導体層４４０と、例えばＡｌＧａＮの、第２の半導体（バリア）層４４２とを少なくとも含む２ＤＥＧ支持的エピ構造が、成長又は堆積される。ＡｌＧａＮ層４４２の厚みと、ＡｌＧａＮ層におけるアルミニウムの割合は、提供されたｐ型（例えば、ｐ‐ＧａＮ）層４４４の選択された厚みを考慮して、エンハンスメントモードＦＥＴ４０２の正の閾値電圧を得るように選択することができる。ＡｌＧａＮ層４４２は単一のＡｌＧａＮ層とし得、又は、薄いＡｌＮ層とＡｌＧａＮ層との組み合わせとし得、その場合、ＡｌＮ層は、ＡｌＧａＮ層の下にあっても上にあってもよい。いくつかの例において、ＡｌＧａＮ層４４２はまた、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、又はＡｌＮの層で置換することができる。ＧａＮ層４４０はまた、アルミニウムを含有していてもよい。エピ構造は２ＤＥＧ支持的とさせることができ、頂部上にｐ型層４４４（例えば、ｐ‐ＧａＮ）がなく、下側層４４０とその上方にある層４４２との間で組成が異なる種々の材料を備える。
【0051】
例えばｐ‐ＧａＮ、ｐ型窒化インジウムガリウム（ＩｎＧａＮ）のドープ半導体層４４４、又はＩｎＧａＮとＡｌＮ層との組み合わせを、２ＤＥＧ支持的エピ構造の頂部上に成長又は堆積することができる。ドープ半導体層４４４は、例えばマグネシウム（Ｍｇ）で、約１×１０１７イオン／ｃｍ３～約１×１０２０イオン／ｃｍ３、例えば、約１×１０１９イオン／ｃｍ３～約３×１０１９イオン／ｃｍ３のドーパント濃度で、ドープすることができる。ドープ半導体層４４４は、例えば、約１００オングストローム～３，０００オングストローム、例えば、約７００オングストロームの厚みを有することができる。ｐ型ドープ半導体層４４４は、チャネルを空乏化し、ドープ半導体層４４４が存在するところでは２ＤＥＧチャネルの形成を防止する。
【0052】
任意の誘電体材料、例えばＳｉＮの、非常に薄いパッシベーション層４４６を、表面を保護するために付加することができる。パッシベーション層４４６は、例えば、１００オングストロームの厚みを有することができる。パッシベーション層４４６は、例えば、減圧化学気相成長（ＬＰＣＶＤ）法によって、付加することができる。第１のフォトリソグラフィマスクＰＯＬＥ０を適用することができ、フォトリソグラフィツールがウェハに整合するための、マーク４５２などの整合マークをつくるためにエッチングを行うことができる。
【0053】
図８Ｃ及び図８Ｄは、第２のフォトリソグラフィマスクＰＢＧＴの適用に続く、図８Ａ及び図８Ｂの構造を示し、第２のフォトリソグラフィマスクは、ドープ層４４４及びパッシベーション層４４６をゲートの位置４０６以外の全ての場所で除去する（例えば、ドライエッチングする）ことによってエンハンスメントモードＦＥＴゲートを位置４０６に形成するために用いられる。その後、図８Ｃ及び図８Ｄに破線で示す２ＤＥＧチャネル４４７が、ドープ層４４４（例えば、ｐ‐ＧａＮ）が除去されたところの全てに形成される。
【0054】
図８Ｅ及び図８Ｆは、第３のフォトリソグラフィマスクＩＳＯ１の適用に続く、図８Ｃ及び図８Ｄの構造を示し、第３のフォトリソグラフィマスクは、接続されている２ＤＥＧ４４７を領域４１０、４２４、４３２に分離することによってデバイスを分離するためのダメージ注入に対して用いられる。ダメージ注入は、２ＤＥＧが存在することが望ましくないエリアにおいて、層４４０及び／又は４４２にダメージを与えるために用いることができる。ダメージ注入は、ダメージを与えたエリアで２ＤＥＧ４４７をディセーブルするためのダメージを生成するのに充分な表面フラックス及びエネルギーで注入される、例えばアルゴン（Ａｒ）とし得る。ダメージ注入に用いることができる他のイオン種には、マグネシウム（Ｍｇ）及びフッ素（Ｆ）が含まれる。このダメージプロセスは、図５に示すように、蛇行パターン５０２の外にあるパターン画定領域５０８において、この領域５０８における２ＤＥＧの形成を排除するためにダメージを与えることによって、抵抗器及び電流源デバイス４１８、４２６のための２ＤＥＧチャネルをパターン化するために用いることもできる。他の例（図示せず）において、ダメージ注入プロセスを用いる代わりに、層４４２及び／又は層４４０（例えば、ＡｌＧａＮ及びＧａＮ層）をエッチング除去するために、メサ状エッチを実施することができる。上側層４４２（例えば、ＡｌＧａＮ層）をエッチング除去することは、エッチングされた領域に２ＤＥＧが形成されないようにするのに充分である。
【0055】
図８Ｇ及び図８Ｈは、任意のトラップ表面効果を防止するために必要な、パッシベーション膜４５４の成長又は堆積、ソース／ドレインコンタクト４０８、４０４、２ＤＥＧ抵抗器ヘッドコンタクト４２０、４２２、及び電流源ヘッドコンタクト４２８、４３０が形成される領域以外での、ソース及びドレインコンタクトのための第４のフォトリソグラフィマスクＣＯＮＴＳの適用、及びエッチングに続く、図８Ｅ及び図８Ｆの構造を示す。パッシベーション層４５４は、例えば、ＳｉＮ、ＳｉＯ２、シリコン酸窒化物（ＳｉＯＮ）、ＡｌＮ、これら誘電体の任意のものの組み合わせ、又は表面トラップを潜在的にパッシベーションし得る任意の誘電体膜とし得、また、端子４０４、４０８、４２０、４２２、４２８、４３０の配置後に膜４５４を介する漏洩も防止する。一例として、パッシベーション膜４５４は、ＬＰＣＶＤを用いて約１，５２５オングストロームの厚みまで堆積された窒化物とし得る。ソース及びドレインコンタクトマスクＣＯＮＴＳＤは、２ＤＥＧへのオーミックコンタクトが後に形成される位置において、開口窓、例えば窓８０２及び８０４、をつくるためにパターン化され得る。図８Ｇ及び図８Ｈの断面において、エッチングプロセスは、層４４２（例えば、ＡｌＧａＮ）のエッチング除去された部分を有するものとして示されているが、オーミックコンタクトを形成するために用いられる金属プロセスによっては、いくつかの例において、層４４２は保持され得、パッシベーション層４５４（例えば、ＳｉＮ）のみが、オーミックコンタクトを後に形成するためにエッチング除去される。さらに他の例において、層４４２を貫通してエッチングすることによって、２ＤＥＧとオーミックコンタクトが成される。いくつかの例において、２ＤＥＧ抵抗器４１８及び電流源４２６の抵抗は、オーミックコンタクト形成パラメータの選択によって調節することができる。いくつかの例において、電流源４２６などの空乏モードデバイスが、オーミックコンタクトについては層４４２内への部分的エッチングのみを用いており、ＦＥＴ４０２などのエンハンスメントモードデバイスが、オーミックコンタクトのために、層４４２内にエッチングする必要なく、層４４２の端部までのみエッチングする。
【0056】
図８Ｉ及び図８Ｊは、金属層４５６を形成するために用いられる金属堆積、第５のフォトリソグラフィマスクＭＥＴＳＤ、エッチング、及びオーミックアニールに続く、図８Ｇ及び図８Ｈの構造を示す。金属層４５６は、エンハンスメントモードトランジスタ４０２のソース４０４及びドレイン４０８、２ＤＥＧ抵抗器ヘッド４２０、４２２、並びに、電流源４２６の電流源ヘッド４２８、４３０及び下側フィールドプレート４３４への金属コンタクトを提供する。第１のコンタクト金属層４５６が、２ＤＥＧ４１０、４２４、４３２へのオーミックコンタクト４０４、４０８、４２０、４２２、４２８、４３０の一部を形成し、チタンベースの及びアルミニウムベースのコンタクトとし得る。例えば、第１のコンタクト金属層４５６は、例えば約３００オングストローム～約５００オングストローム、例えば約４００オングストローム、の厚みを有するチタン（Ｔｉ）の層と、Ｔｉの層の上方の、例えば、約７５０オングストローム～約１，２５０オングストローム、例えば約１，０００オングストローム、の厚みを有するアルミニウム銅合金（ＡｌＣｕ）の層と、ＡｌＣｕの層の上方の、例えば約４００オングストローム～約６００オングストローム、例えば約５００オングストローム、の厚みを有する窒化チタン（ＴｉＮ）の層と、例えば約１，０００オングストロームの厚みを有するＴｉＷの層と、を含む、多層とし得る。第１の金属コンタクト層４５６は、他の例において、ＴｉＡｌ、タンタル（Ｔａ）、ニッケル（Ｎｉ）、又は金（Ａｕ）を含む、任意のいくつかの他の金属から形成することができる。いくつかの例において、下側フィールドプレート４３４の下側表面は、２ＤＥＧチャネル４２４より約１，５００オングストローム～約１，７００オングストローム上方にあり得る。
【0057】
第５のフォトリソグラフィマスクと、後続するエッチングは、２ＤＥＧ及びフィールドプレート４３４にコンタクトを提供することが望ましい場所以外で、オーミックコンタクト層４５６を除去することができる。エッチングの後に、オーミックアニールが続いてもよい。
【0058】
図８Ｋ及び図８Ｌは、第２の誘電体層４６０の成長又は堆積、第６のフォトリソグラフィマスクＰＣＯＮＴの適用、エッチング、及びアニールに続く、図８Ｉ及び図８Ｊの構造を示す。第２の誘電体層４６０は、例えば、約７４０オングストロームの厚みまで、ＰＥＣＶＤを用いて堆積された、例えば薄いＵＶ窒化物スタックとし得る。第２の誘電体層４６０は、例えばＳｉＮとし得、又は、他の例において、ＳｉＯ２、ＳｉＯＮ、酸化アルミニウム（Ａｌ２Ｏ３）、又はこれらの組み合わせとし得る。第２の誘電体層４６０は、オーミックコンタクト層４５６が、後に堆積される金属層に対して短絡することを防止する。第６のフォトリソグラフィマスクは、ＦＥＴゲートドープ半導体（例えば、ｐ‐ＧａＮ）層４４４までエッチングされることを許容し得、それによって、後続の金属層堆積において、ゲート金属層４６４がドープ半導体層４４４に接することを可能とする窓をつくる。
【0059】
ＦＥＴゲートの位置４０６でコンタクトを開口した後、活性化アニールを行うことができる。ＦＥＴゲートドープ半導体層４４４としてｐ‐ＧａＮを用いる例において、ＳｉＮ膜４５４、４６０の膜堆積条件に依って、ｐ‐ＧａＮは不活性になることができる。ｐ‐ＧａＮへの窓が開口すると、活性化アニールが行われ、ｐ‐ＧａＮが再活性化される。用語「活性化」は、本明細書ではドープシリコンベースのデバイス製造プロセスに関するものとは異なって用いられており、活性化アニールは、活性化された注入種材料が半導体の結晶構造に組み込まれることを確実にするために用いられる。本明細書では、ｐ‐ＧａＮ内のマグネシウムは既にｐ‐ＧａＮ層４４４の結晶構造内にあるが、ｐ‐ＧａＮ層４４４を電気的に不活性とし得るいくつかの水素複合体がｐ‐ＧａＮ層４４４に入っている可能性がある。導電性ｐ‐ＧａＮ材料であることが必要なホールを形成するのではなく、ｐ‐ＧａＮ層４４４の成長、又はＳｉＮ層４５４、４６０の堆積による水素の存在が、ｐ‐ＧａＮ層４４４を不活性にする可能性がある。それゆえ、活性化アニールを、水素マグネシウム複合体を分解するために行うことができる。
【0060】
図８Ｍ及び図８Ｎは、ゲート金属層４６４をＴｉ、ＴｉＮ、Ｎｉ、又はＡｌとし得ることに続く、図８Ｋ及び図８Ｌの構造を示す。ゲート金属層４６４は、いくつかの例において、異なる材料から構成されるマルチスタックとし得る。第７のフォトリソグラフィマスク、及びそれに伴うエッチングは、ＦＥＴゲートの位置４０６の上を除き、ゲート金属層４６４を除去する。
【0061】
図８Ｏ及び図８Ｐは、第３の誘電体層４６８の成長又は堆積、第８のフォトリソグラフィマスクＣＯＮＴの適用、及びエッチングに続く、図８Ｋ及び図８Ｌの構造を示す。第３の誘電体層４６８は、例えば、ＰＥＣＶＤを用いて堆積された窒化膜とし得る。第３の誘電体層４６８は、例えば、約１，７００オングストロームの厚みに堆積されたｐ‐ＳｉＮとし得る。第８のフォトリソグラフィマスクとそれに伴うエッチングは、第３の誘電体層４６８を介して、事前に堆積されたオーミックコンタクトへ、エンハンスメントモードトランジスタ４０２のソース４０４及びドレイン４０８へ、２ＤＥＧ抵抗器ヘッド４２０、４２２へ、並びに電流源ヘッド４２８、４３０（図４Ａ及び図４Ｂに示すとおり）への窓、例えば窓８０６及び８０８を開口するために用いることができる。オーミックコンタクトへの導電性コンタクトが、後にこれらの窓の位置に形成され得る。図８Ｏには示されていないが、ＦＥＴゲート４６４もまた、同じエッチングによって、ＦＥＴゲート４６４がフィンガーエッジにおいて接続される領域におけるコンタクトに開口され得る。
【0062】
図８Ｑ及び図８Ｒは、第１の接着層４７２の堆積、第２のコンタクト金属層４７６の堆積、及び第４の誘電体層４８０の成長又は堆積に続く、図８Ｏ及び図８Ｐの構造を示す。第１の接着層４７２は、例えば、約１１００オングストロームの厚みに堆積されたＴｉＷとし得る。第２のコンタクト金属層４７６は、例えば、約３，０００オングストロームの厚みに堆積されたＡｌＣｕとし得る。第２の金属コンタクト層４７６は、他の例において、銅（Ｃｕ）又はＡｕとし得る。ＴｉＮの非常に薄い層（図示せず）が、第２のコンタクト金属層４７６の頂部上に、例えば約３００オングストロームの厚みまで、配置することができる。いくつかの例において、このＴｉＮ層は省くことができ、又は後続の、例えば、図８Ｕ及び図８Ｖに図示するように、例えば第４の誘電体層４８０の堆積又はエッチングに起因して、なくし得る。薄い第４の誘電体層４８０が、ＭＩＭキャパシタ４１２のための誘電体を形成するために、金属層４７２、４７６の頂部上に成長又は堆積され得る。この第４の誘電体層４８０は、例えば、約７４０オングストロームの厚みまでＰＥＣＶＤを用いて堆積された窒化物層とし得る。いくつかの例において、中間フィールドプレート４３６の下側表面は、２ＤＥＧチャネル４２４より約３，９００オングストローム～約４，２００オングストローム上方にあり得る。
【0063】
図８Ｓ及び図８Ｔは、第２の接着層４８４の堆積、第３のコンタクト金属層４８６の堆積、第９のフォトリソグラフィマスクＣＡＰＤの適用、及びエッチングに続く、図８Ｑ及び図８Ｒの構造を示す。第２の接着層４８４は、例えば、約５００オングストロームの厚みに堆積されたＴｉＷとし得る。第３のコンタクト金属層４８６は、例えば、約１，０００オングストロームの厚みに堆積されたＡｌＣｕとし得る。第３の金属コンタクト層４８６は、他の例において、Ｃｕ又はＡｕとし得る。第２の接着層４８４及び第３のコンタクト金属層４８６が共に、ＭＩＭキャパシタ４１２の上側プレート４８８を形成する。別のＴｉＮの非常に薄い層（図示せず）が、第３のコンタクト金属層４８６の頂部上に、例えば約３００オングストロームの厚みに、配置することができる。いくつかの例において、このＴｉＮ層は、省かれてもよく、又は、例えば図８Ｕ及び図８Ｖにおいて図示するように、後続のエッチングに起因してなくしてもよい。第９のフォトリソグラフィマスクは、キャパシタ頂部上プレート４８８を形成するために、金属層４８４、４８６をパターン化してエッチングするために用いられる。
【0064】
図８Ｕ及び図８Ｖは、第１０のフォトリソグラフィマスクＭＥＴ１の適用、及びエッチングに続く、図８Ｓ及び図８Ｔの構造を示す。金属層４７２、４７６及び第４の誘電体層４８０は、電流源４２６の中間フィールドプレート４３６と、キャパシタ４１２の下側プレート４７８とを形成するために、並びに、ＦＥＴ４０２、抵抗器４１８、及び電流源４２６に対するオーミック接続を継続するために、選択的にエッチング除去される。
【0065】
図８Ｗ及び図８Ｘは、第５の誘電体層４９０の成長又は堆積、第１１のフォトリソグラフィマスクＶＩＡ１の適用、及びエッチングに続く、図８Ｕ及び図８Ｖの構造を示す。第５の誘電体層４９０は、例えば、約５，５００オングストロームの厚みまでＰＥＣＶＤを用いて堆積された窒化物とし得る。上側キャパシタプレート４８８が存在するエリアにおいて、第５の誘電体層４９０は上側キャパシタプレート４８８の上に存在する。第１１のフォトリソグラフィマスクは、窓、例えば窓８１０及び８１２を、金属層へのコンタクトまでパターン化して開口するために用いられ得、コンタクトはその後、第５の誘電体層４９０を介して垂直に延在し得る。
【0066】
図８Ｙ及び図８Ｚは、第３の接着層４９４の堆積、第４のコンタクト金属層４９６の堆積、第１２のフォトリソグラフィマスクＭＥＴ２の適用、及びエッチングに続く、図８Ｗ及び図８Ｘの構造を示す。第３の接着層４９４は、例えば、約３，０００オングストロームの厚みまで堆積されたＴｉＷとし得る。第４のコンタクト金属層４９６は、例えば、約３０．４キロオングストロームの厚みまで堆積されたＡｌＣｕとし得る。第４の金属コンタクト層４９６は、他の例において、Ｃｕ又はＡｕとし得る。第３の接着層４９４及び第４のコンタクト金属層４９６が共に、電流源４２６の上側フィールドプレート４３８を形成する。別のＴｉＮの非常に薄い層（図示せず）が、第３のコンタクト金属層４８６の頂部上に、例えば約３００オングストロームの厚みまで配置され得る。いくつかの例において、このＴｉＮ層は、省かれてもよく、又は、後続のエッチングに起因してなくしてもよい。第１２のフォトリソグラフィマスクは、端子４０４、４０８、４２０、４２２、４２８、４３０及び上側フィールドプレート４３８を形成するために、金属層４９４、４９６をパターン化及びエッチングするために用いられる。いくつかの例において、上側フィールドプレート４３８の下側表面は、約９キロオングストローム～約１０キロオングストローム、例えば、約９，４５０オングストローム～約９，６５０オングストロームだけ、２ＤＥＧチャネル４２４より上方にあり得る。
【0067】
図４Ａ及び図４Ｂは、第６の誘電体層４９８の成長又は堆積に続く、図８Ｙ及び図８Ｚの構造を示す。第６の誘電体層４９８はＰＯ膜とし得、これは、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、又はこれらの組み合わせを含み得る。一例として、第６の誘電体層４９８は、下側酸化物層と上側窒化膜層を含み得る。いくつかの例として、下側酸化物層は、ＰＥＣＶＤを用いて約１０キロオングストロームの厚みまで堆積されたＴＥＯＳを用いて製造されたＳｉＯ２の層とし得、上側窒化膜層は、ＰＥＣＶＤを用いて約２０キロオングストロームの厚みまで堆積されたＳｉＮとし得る。いくつかの例において、第６の誘電体層４９８の下側酸化物層には、焼結、第１３のフォトリソグラフィマスクＴＲＥＮＣＨの適用、及びエッチングが続く得、それにより、デバイスを接続するための金属ワイヤ層のためのトレンチが形成され得る。いくつかの例において、第６の誘電体層４９８の上側窒化膜層の堆積の後、第１４のフォトリソグラフィマスクＰＯＲの適用と、エッチングとが続き得、ＰＯにパッド開口を形成して、端子４０４、４０８、４２０、４２２、４２８、４３０へのコンタクトにアクセスするための窓を開口することができる。次に、例えば、約４００℃で約６時間、そして追加で６時間の、長期間の焼結が続き得る。他の例において、図示されていないが、ＰＯは省かれてもよく、デバイス４０２、４１２、４１８、４２６は、１つ又は複数のポリイミド被覆又は他のポリマーベースの膜で直接被覆されてもよい。図４Ａ及び図４Ｂに示す種々の層に対する例示の材料及び厚みの概要を表２に示す。
【表2】
【0068】
図９のフローチャートは、図４Ａに示す電流源４２６などの、ＩＣ上に空乏モード電流源を製造する例示の方法９００を示す。第１の半導体層及び第２の半導体層が、基板の上に成長されるか堆積される（９０２）。第１の半導体層は、例えば、図４Ａ及び図８Ａの層４４０に対応し得、例えば、ＧａＮとし得る。第１の半導体層の上にある第２の半導体層は、例えば、図４Ａ及び図８Ａの層４４２に対応し得、例えば、ＡｌＧａＮとし得る。第１及び第２の半導体層は、２ＤＥＧ又は２ＤＨＧを支持するように構成されている。第１及び／又は第２の半導体層の片方又は双方が、２ＤＥＧ又は２ＤＨＧチャネルを、チャネルのエリアの上にパターン化するために、（例えば、ダメージ注入で）注入、又は（メサエッチングで）エッチングされる（９０４）。例示の分離ダメージ注入が、図８Ｅにおいて、分離領域４４８をつくるように示されている。パターンは、例えば、図５における例示のチャネルパターン５０２として示す蛇行パターンとし得る。
【0069】
第１の誘電体層が、第２の半導体層の上に成長又は堆積される（９０６）。第１の誘電体層は、図４Ａ及び図８Ｇの層４５４に対応し得、例えば、ＳｉＮとし得る。第１の誘電体層は、２ＤＥＧ又は２ＤＨＧチャネルへの第１及び第２のオーミックコンタクト窓を、例えば、チャネルのそれぞれの端部において開口するために、フォトリソグラフィによりエッチングされる（９０８）。例示の窓８０２及び８０５が図８Ｇに示されている。オーミックコンタクト窓の位置において、例えば、２ＤＥＧ又は２ＤＨＧチャネルのそれぞれの端部への、第１及び第２のオーミックコンタクトを形成するために、１つ又は複数のオーミックコンタクト層が堆積及びエッチングされる（９１０）。第１及び第２のオーミックコンタクトの少なくとも一方が、導電性電極（例えば、フィールドプレート）、例えば、図４Ａにおける下側フィールドプレート４３４を、第１の誘電体層の上方に含む。いくつかの例において、この導電性電極は、２ＤＥＧ又は２ＤＨＧの抵抗パターン化されたエリアの少なくとも一部の上に延在し得、いくつかの例において、２ＤＥＧ又は２ＤＨＧの抵抗パターン化されたエリアの全体の上に延在し得る。一例として、導電性電極の下側表面が、２ＤＥＧ又は２ＤＨＧチャネルより約１，５００オングストローム～約１，７００オングストローム上方にあり得る。導電性電極は、電流源デバイスにおいて製造される唯一のフィールドプレートとし得、又は、１つ又は複数の付加的なフィールドプレートを製造するために方法９００が継続する場合の複数のフィールドプレートを有する電流源デバイス構造における下側フィールドプレートとし得る。
【0070】
図９の方法９００は、第１の誘電体層、第１及び第２のオーミックコンタクト、及び中間フィールドプレートであり得る第２の導電性電極の上の、第２の誘電体層の成長又は堆積が続き得る（９１２）。この第２の誘電体層は、例えば、図４Ａ、図８Ｋ、及び図８Ｏに示す誘電体層４６０又は誘電体層４６８のいずれか、又はその２つの組み合わせとし得、例えば、ＳｉＮ又はｐ‐ＳｉＮ、又はそれら２つの組み合わせとし得る。第１及び第２の導電性コンタクト窓、例えば図８Ｏにおける窓８０６、８０８を、第２の誘電体層を介して第１及び第２のオーミックコンタクトまで開口するように、第２の誘電体層がエッチングされる（９１４）。第１及び第２のオーミックコンタクトへのそれぞれの第１及び第２の導電性コンタクトと、第１又は第２の導電性コンタクトのうちの１つから、第２の誘電体層の上方の下側導電性電極の上に延在する第２の導電性電極とを形成するために、金属層が堆積され、エッチングされる（９１６）。堆積は図８Ｑに示すようにし得る。エッチングは図８Ｕに示すようにし得る。第２のフィールドプレートは、例えば、図４Ａに示す中間フィールドプレート４３６とし得る。方法９００は、この時点で終了してもよく、又は第３の上側フィールドプレートをつくるために継続してもよい。
【0071】
図９の方法９００は、第２の誘電体層、第１及び第２の導電性コンタクト、及び第２の導電性電極の上への、第３の誘電体層の成長又は堆積で継続し得る。第３の誘電体層は、例えば、図４Ａ及び図８Ｗに示すような層５９０とし得る。第３の誘電体層を介し、第１及び第２の導電性コンタクトまで、第１及び第２の窓、例えば図８Ｗにおける窓８１０及び８１２、を開口するために、第３の誘電体層はエッチングされる（９２０）。第１及び第２の導電性コンタクトを、第３の誘電体層を介する第１及び第２の窓を介して上に延在し、第３の誘電体層の上方にある中間フィールドプレートの上を第１又は第２の導電性コンタクトのうちの１つから延在する第３の導電性電極（例えば、上側フィールドプレート）を形成するために、上側金属層が堆積され、エッチングされる（９２２）。堆積及びエッチングの結果は、図８Ｙに示すとおりとすることができ、電流源端子４２８、４３０及び上側フィールドプレート４３８をもたらすことができる。方法９００は、この時点で終了することができ、又は、ＰＯ誘電体層、ワイヤ層、及び／又は付加的なフィールドプレート（図９では示さず）を付加するように継続することができる。方法９００はまた、様々な他のエッチング、アニール、及び／又は焼結（同じく図９に示さず）を含み得る。方法９００はまた、付加的な、より高い導電性電極（例えば、フィールドプレート）をつくるために、付加的な金属層を含み得る。方法９００はまた、例えば図１０～図１５に示すように、空乏モード電流源の端子に結合するために１つ又は複数の金属層上の配線を提供することを含み得る。例えば、方法９００は、空乏モード電流源を二端子デバイスとして提供するために、第１のオーミックコンタクトへの第１の配線と、第２のオーミックコンタクトへの第２の配線とを含み得る。
【0072】
図４Ａ及び図４Ｂのデバイスは、図３Ａのスタートアップ回路３００のようなスタートアップ回路を形成するために、配線層を用いて共に配線され得、図４Ａの空乏モード電流源４２６は、図３Ａのプリチャージ回路３０２を実装するために用いられ、図４ＡのエンハンスメントモードＦＥＴ４０２は、図３ＡのトランジスタＱ１及びＱ２を実装するために用いられ、図４ＢのＭＩＭキャパシタ４１２は、図３ＡのキャパシタＣ１を実装するために用いられ、図４Ｂの２ＤＥＧ抵抗器４１８は、図３Ａの電流制限抵抗器ＲＬＩＭを実装するために用いられ得る。ＦＥＴ Ｑ１のドレイン端子４０８は、１つ又は複数の配線層（図示せず）において、電流源の正端子４２８に配線によって結合され得、こういった結合が、図３ＡにおけるノードＶＳＷに対応する電気ノードを形成する。ＦＥＴ Ｑ１のゲートは、電流源の負端子４３０に結合され得、こういった結合が、図３ＡにおけるノードＶＧＳ１に対応する電気ノードを形成する。キャパシタＣ１の第１の（例えば、正）端子４１４が、同様にノードＶＧＳ１に結合され得る。キャパシタＣ１の第２の（例えば、負）端子４１６が、２ＤＥＧ抵抗器ＲＬＩＭの第２の端子４２２に結合され得る。２ＤＥＧ抵抗器ＲＬＩＭの第１の端子４２０が、図３ＡにおけるノードＶＳ１に対応する電気ノードにおいて、ＦＥＴ Ｑ１のドレイン端子４０４に結合され得る。図３ＡのＦＥＴ Ｑ２は、ＦＥＴ Ｑ１をつくるために用いられる同じプロセスを用いて、同じダイ上に製造することができ、図３Ａの図に従って示されるのと同様に配線層を用いて接続することができ、ＦＥＴ Ｑ２のドレイン端子は、ノードＶＧＳ１において電流源の負端子４３０とＦＥＴ Ｑ１のゲートとに結合され、ＦＥＴ Ｑ２のソース端子は、ノードＶＤＤでおいて２ＤＥＧ抵抗器ＲＬＩＭの端子４２２とキャパシタＣ１の第２の端子４１６とに結合され、ＦＥＴ Ｑ２のゲートは、ノードＶＳ１においてＦＥＴ Ｑ１のソース端子４０４と２ＤＥＧ抵抗器ＲＬＩＭの端子４２０とに結合される。
【0073】
図８Ａ～図８Ｚ及び図４Ａ～図４Ｂに示すプロセスは、単一基板上に、空乏モード電流源４２６を、高電圧ｐ‐ＧａＮ ＦＥＴ４０２、２ＤＥＧ抵抗器４１８、及びＭＩＭ窒化物キャパシタ４１２と併せて製造することと、空乏モード電流源４２６と高電圧ｐ‐ＧａＮ ＦＥＴ４０２とを形成するために異なるマスクや材料を必要とせずに、空乏モード電流源４２６をプリチャージ回路として用いてスタートアップ回路を構築することとを可能にする。２ＤＥＧ抵抗器４１８は、抵抗素子として、シリコンクロム（ＳｉＣｈｒｏｍｅ、ＳｉＣｒ）又はニッケルクロム（ＮｉＣｈｒｏｍｅ、ＮｉＣｒ）のような薄い金属膜を用いる必要がない。空乏モード電流源４２６において下側フィールドプレート（２ＤＥＧ ４３２に空間的に近い）を設ける結果、電流源４２６のより低い飽和電流をもたらし、いくつかの例において約５μＡであり、約－４０℃～１２５℃の温度範囲にわたって１，０００Ｖまで破壊しない。より高い温度では、より低い飽和電流が電流源４２６で予期され得る。いくつかの例において、上側フィールドプレート４３８は、空乏モード電流源４２６から省くことができる。いくつかの例において、中間フィールドプレート４３６及び上側フィールドプレート４３８は、空乏モード電流源４２６から省くことができる。最下フィールドプレート（例えば、フィールドプレート４３４）の、２ＤＥＧ４３２のチャネルへの近さは、スタートアップ回路３００の電流要件によって決定することができる。２ＤＥＧ電流源４２６の幅もまた、電流源４２６外の電流密度を調整するために調節することができ、そのパラメータは、互いにおよそ線形の関係性を有することができる。
【0074】
見下げ図における、空乏モード電流源４２６のフィールドプレート４３４、４３６、４３８が２ＤＥＧ４３２のチャネルの上方に設ける被覆とは対照的に、２ＤＥＧ抵抗器４１８の金属層は、２ＤＥＧチャネルの抵抗パターン化されたエリアの上に延在しない。電流源４２６におけるフィールドプレートの被覆は、低い方の電圧フィールドプレートと、フィールドプレートの下にあるパターン化された２ＤＥＧチャネルの最高電圧部分との間の電位差が、２ＤＥＧチャネルの上にあるフィールドプレートを用いて形成されるキャパシタのピンチオフ電圧よりも大きくなるようにし得る。電流源４２６におけるフィールドプレートの被覆の拡張は、ピンチオフが、半導電性２ＤＥＧチャネルの真性飽和の前に生じるようにし得る。一例として、ピンチオフ電圧が２０Ｖである場合、フィールドプレート被覆（見下げ図において）は、フィールドプレートの長さが、パターン化された２ＤＥＧチャネルにわたって２０Ｖ低下させるのに必要な長さよりも多く被覆し、フィールドプレートの被覆の拡張が２０Ｖを降下させるのに必要なパターン化されたチャネルよりも短い場合、クランプ効果と結果的に得られる電流飽和は弱くなるか、観察されなくなる。２ＤＥＧ抵抗器４１８の金属層の（左右寸法における）幅は、上側金属層（層４９４を含む）が、抵抗器４１８において下側金属層（層４７２を含む）よりも幅が広いという設計規則を例示する目的で、図４Ｂにおいて誇張されている。図４Ｂは、抵抗器４１８内のフィールドプレートを示すものとして、又は抵抗器４１８内の２ＤＥＧチャネルの抵抗性のパターン化されたエリアの上に金属層が延在しているものとして示すように解釈しないものとする。
【0075】
図１０は、図４Ａの空乏モード電流源４２６に対応し得る、例示の空乏モード電流源１０００を示し、空乏モード電流源１０００の端子を導電結合するように作製された配線１００８、１０１０を有する。図１０におけるドレイン領域１００２が、図４Ａの第１の金属端子４２８に対応するものを介して、配線１００８に導電結合される。図１０におけるソース領域１００４が、図４Ａの第２の金属端子４３０に対応するものを介して、ワイヤ１０１０に導電結合される。ドレイン領域１００２及びソース領域１００４は、上述のように、いくつかの例において２ＤＨＧチャネルであり得る、抵抗性２ＤＥＧチャネル１００６を介して電気的に結合されている。図１０におけるフィールドプレート１０１６、１０１８が、それぞれ、図４Ａのフィールドプレート４３６、４３８に対応し得る。いくつかの例において、図４Ａの第６の誘電体層４９８に対応する上側誘電体層１０２０が、領域１００２、１００４の、配線１００８、１０１０への導電結合を提供するように開口され得、配線１００８、１０１０が、付加的な金属層上に置かれ得る。他の例（図示せず）において、配線１００８、１０１０は、フィールドプレート１０１６を作製するために用いられる第２のコンタクト金属層４７６、又はフィールドプレート１０１８を作製するために用いられる第４のコンタクト金属層４９６など、電流源デバイス１０００において既に存在する金属層のうちの１つの上に提供され得る。例えば、このような配線は、図１０の描画平面の前又は後ろに位置し得る。
【0076】
それゆえ、図１０の空乏モード電流源１０００は、二端子デバイスである。一例として、図３Ａの例示のスタートアップ回路３００において、プリチャージ回路３０２の一部又は全てとして空乏モード電流源１０００が用いられており、配線１００８はスイッチ電圧ノードＶＳＷに結合され得、配線１０１０はノードＶＧＳ１に結合され得る。空乏モード電流源１０００は、約Ｉ＝Ｖｔｈ／Ｒｓｏｕｒｃｅで電流を提供するための電流源として作用し、ここで、Ｖｔｈは空乏モード電流源１０００の閾値電圧であり、Ｒｓｏｕｒｃｅは、ドレイン領域１００２とソース領域１００４との間の２ＤＥＧ又は２ＤＨＧチャネルのソース帰還抵抗であり、空乏モード電流源１０００にわたって印加される電圧に非常に弱くしか依存しない。ソース帰還抵抗は、主に、１００５と標示されている領域における２ＤＥＧ又は２ＤＨＧチャネルの抵抗パターン化によって提供され得る。すなわち、このような例において、図１０の領域１００５内でのみ、２ＤＥＧ又は２ＤＨＧチャネル１００６が、図５におけるエリア５１２と同様に抵抗性のパターン化される。図１０は必ずしも縮尺どおりではなく、領域１００５は、図１０及び関連する図面に示す他の例示された特徴と比べ、実際にもっと長くてもよい。より高レベルのフィールドプレート１０１６、１０１８は、空乏モード電流源１０００の所望の電圧定格（例えば、６５０Ｖ）を得るために提供され得る。最も下のフィールドプレートの遠位端１００３は、この遠位端１００３のみが、チャネル１００６の空乏に影響を与えるという点で、フィールドプレートのアクティブゲート領域として考えることができる。アクティブゲート領域１００３の下にあるチャネル１００６の部分は、例えば、そのチャネルのエリアが蛇行パターン化されていない、図５における領域５１０に対応し得る。
【0077】
図１０の例示の空乏モード電流源１０００の例示の動作において、ドレイン配線１００８が約４００Ｖの電位であり、ソース配線１０１０が約５Ｖの電位である場合、ドレイン領域１００２の位置におけるチャネル１００６の電位は同様に約４００Ｖとなり、ソース領域１１０４の位置におけるチャネル１００６の電位は同様に約５Ｖとなる。導電性であるチャネル１１０６は、ドレイン領域１１０２からソース領域１００４への方向に流れる電流を搬送する。ソース領域１００４に導電結合されており、それゆえ、ソース領域１００４と略等電位のアクティブゲート領域１００３は、アクティブゲート領域１００３の下にあるチャネル１００６の領域における電位に比べて負の電位を有する。アクティブゲート領域１００３の下のこの点でのチャネル１００６は、例えば、ドレイン領域１００２の下にある点から約９５Ｖの潜在的な降下を経験している可能性があり、アクティブゲート領域１００３の下にあるチャネル１００６の電位は、例えば約３０５Ｖになる。この約３００Ｖの、アクティブゲート領域１００３（約５Ｖ）と、チャネル１００６の下にある領域と（約３０５Ｖ）の間の電位差は、チャネル１００６の下にあるエリアとアクティブゲート領域１００３との間に電界を生成し、それがチャネル１００６を空乏化させて、ドレイン配線１００８とソース配線１０１０との間の伝導率を低下させる。アクティブゲート領域１００３は、図４Ａの下側フィールドプレート４３４に対応する、フィールドプレート４３４が延在するコンタクト４３０から最も遠位の、数ナノメートルのみが、チャネル１００６の空乏に影響を与えるため、そのように本明細書では表現されている。
【0078】
図１１は、空乏モード電流源１０００と同様に製造されるが、図４Ａの下側フィールドプレート４３４に対応するものを、２つの個別の電極１１０３，１００４として不連続的に作製することによって三端子デバイスを提供する、例示の空乏モードトランジスタ１１００を示す。配線１００８、１０１０、１１１２は、空乏モードトランジスタ１１００の３つの端子、ドレイン、ソース、及びゲートに、それぞれ、導電結合するように作製される。ドレイン、ゲート、及びソース領域１００２、１１０２、１００４の、配線１００８、１１１２、１０１０へのそれぞれの導電結合を提供するように、上側誘電体層１０２０が開口され得る。ドレイン領域１００２は、ドレイン配線１００８に導電結合される。ソース領域１００４が、ソース配線１０１０に導電結合される。アクティブゲート領域１１０３は、下にあるチャネル１００６に影響を与える。アクティブゲート領域１１０３は、アクティブゲート領域１１０３の上方のフィールドプレート１０１６、１０１８と三次元空間内で物理的に交差しないように（例えば、点線１１１４に沿うが、図１１に示す断面の面の後ろ又は前に）配置される、ゲート配線１１１２に導電結合される。ドレイン領域１００２及びソース領域１００４は、上述のように、いくつかの例において２ＤＨＧチャネルであり得る、２ＤＥＧチャネル１００６を介して互いに電気的に結合されている。空乏モードトランジスタ１１００において、空乏モード電流源１０００と比較して、ソース帰還抵抗はゼロ近くまで低減され（例えば、２ＤＥＧチャネルの抵抗パターン化された部分５１２の長さ１００５をゼロ近くまで低減することによって）、ゲートコンタクトはソースコンタクトから分離される。いくつかの例において、空乏モードトランジスタ１１００は、図４Ａのエンハンスメントモードトランジスタ４０２と同様に製造することができるが、空乏モードトランジスタ１１００はゲートスタックにｐ型ドープＧａＮ４４４を含まず、結果的に負の閾値電圧となり、よって空乏モードトランジスタの特性となる。それゆえ、エンハンスメントモードＧａＮプロセスに、付加的なマスクやプロセス工程を導入することなく、空乏モードトランジスタ１１００を形成し得る。
【0079】
ゲート配線１１１２における電位は、ドレイン配線１００８とソース配線１０１０との間の空乏モードトランジスタ１１００の抵抗率を、アクティブゲート領域１１０３がチャネル１００６を空乏化させる度合いを調節することで、制御することができる。チャネル１００６とアクティブゲート領域１１０３内のゲート電極との間の距離が、下にあるチャネル１００６を完全に空乏化させるのに必要な最小負電圧を定義する。
【0080】
上記の例において、エンハンスメントモードＦＥＴ４０２、キャパシタ４１２、抵抗器４１８、及び空乏モード電流源４２６又は１０００及び／又は空乏モードトランジスタ１１００を製造するために用いることができるエンハンスメントモードプロセスフローにおいて用いられる任意の後続の層、すなわち、第１のコンタクト金属層４５６、ゲート金属層４６４、第２のコンタクト金属層４７６、及び第４のコンタクト金属層４９６を、空乏モードトランジスタの個別のゲート電極として構成することができる。図１１の例示の空乏モードトランジスタ１１００において、ゲート電極１１０３として構成されているのは、第１のコンタクト金属層４５６である。図１２は、ゲート金属層４６４がゲート電極１２０３として構成された層である、別の例示の空乏モードトランジスタ１２００を示す。図１３は、第２のコンタクト金属層４７６がゲート電極１３０３として構成された層である、さらに別の例示の空乏モードトランジスタ１３００である。図１４は、第４のコンタクト金属層４９６がゲート電極１４０３として構成された層である、さらに別の例示の空乏モードトランジスタ１４００を示す。
【0081】
図１１の例示の空乏モードトランジスタ１１００において、第１のコンタクト金属層４５６は、空乏モードトランジスタゲートの関連する領域において第１の誘電体層４５４を介してエッチングする事前の工程なしで形成することができ、その結果、図６の測定曲線６０８に対応する、約－２Ｖ～約－３Ｖの閾値電圧を有する空乏モードトランジスタゲートが得られる。図１１の例において、ゲート電極１１０３とチャネル１００６のその下にある部分との間の電位差が、この約－２Ｖ～約－３Ｖの閾値電圧であるかそれを下回るときに、チャネル１００６は空乏化する。
【0082】
図１２の例示の空乏モードトランジスタ１２００において、エンハンスメントモードＦＥＴ４０２のゲートを形成するために用いることができるゲート金属層４６４は、第２の誘電体層４６０の頂部上に個別のゲート電極１２０３として形成することができる。結果として、この空乏モードトランジスタゲート電極１２０３は、トランジスタ１１００のゲート電極１１０３が有するよりも若干大きな、２ＤＥＧチャネル１００６までの距離を有し、図６の測定曲線６０６に対応する、約－４Ｖ～約－５Ｖの一層大きな負の閾値を提供する。図１２の例において、ゲート電極１２０３と、チャネル１００６のその下にある部分との間の電位差がこの約－４Ｖ～約－５Ｖの閾値電圧であるかそれを下回るときに、チャネル１００６は空乏化する。ゲート電極１２０３は配線１１１２に導電結合してもよく、空乏モードトランジスタ１２００は、空乏モードトランジスタ１１００に関して上記するように別の方式で機能することもできる。
【0083】
第２のコンタクト金属層４７６及び第４のコンタクト金属層４９６は、半導体チップ上のデバイス間の電気相互接続に用いることができるが、それぞれ、フィールドプレート４３６、４３８として、空乏モード電流源４２６又は１０００において、若しくは、図１３又は図１４の空乏モードトランジスタ１３００及び１４００において、それぞれ、個別のゲート電極１３０３及び１４０３として、構成することができる。図１３の例示の空乏モードトランジスタ１３００において、第２のコンタクト金属層４７６は、第３の誘電体層４６８の頂部上に個別のゲート電極１３０３として形成することができる。結果として、空乏モードトランジスタゲート電極１３０３は、トランジスタ１２００のゲート電極１２０３が有するよりもさらに大きな、２ＤＥＧチャネル１００６までの距離を有し、約－１５Ｖ～約－４０Ｖのさらに大きな負の閾値電圧を提供する。図１４の例示の空乏モードトランジスタ１４００において、第４のコンタクト金属層４９６は、第５の誘電体層４９０の頂部上に個別のゲート電極１４０３として形成することができる。結果として、空乏モードトランジスタゲート電極１４０３は、トランジスタ１３００のゲート電極１３０３が有するよりもさらに大きな、２ＤＥＧチャネルまでの距離を有し、約－２００Ｖ～約－３００Ｖのさらに大きな負の閾値電圧を提供する。
【0084】
網羅的には図示していないが、他の例が、図１１、図１２、図１３、及び図１４の例示の空乏モードトランジスタ１１００、１２００、１３００、及び１４００の各々に基づくことができ、１つ又は複数の重なるフィールドプレート１０１６、１０１８が、個別のゲート電極として作製されており、又は、より多い及び／若しくはより高いフィールドプレート若しくは個別のゲート電極を設けて、さらにいっそう高い電圧応用例を可能とするように、付加的な金属層を含んでいてもよい。いくつかの例（図示せず）において、第４のコンタクト金属層４９６の上方の付加的な導電性（例えば、金属）層は、例えば、約９００Ｖ～約１２００の範囲又は約２０００Ｖで動作する、付加的な、より高い電圧の応用例を可能にするために提供され得る。
【0085】
複数の層上に形成される個別の電極の単なる一例として、図１５は、下側フィールドプレート４３４及び中間フィールドプレート４３６が、個別のゲート電極１５０３、１５０７として作製されている、空乏モードトランジスタ１５００を示す。任意のこのような例において、ゲートとして作用する電極は、存在する最も低い電極である。これは、２ＤＥＧチャネル１００６までの距離が最小であり、それゆえ、最も低い閾値電圧（０Ｖに最も近い閾値電圧）を示すためである。空乏モードトランジスタ１５００の動作において、第１のコンタクト金属層４５６を用いて作製されたゲート電極１５０３は、そのゲート電圧が約－２Ｖ～約－３Ｖであるときに、２ＤＥＧチャネル１００６を空乏化させ、一方で、第２のコンタクト金属層４７６を用いて作製されたゲート電極１５０７は、そのゲート電圧が約－４０Ｖ～約－５０Ｖであるときに、２ＤＥＧチャネル１００６を空乏化させる。後者の場合において、ドレイン１００２とソース１００４とを接続するトランジスタチャネル１００６は、ゲート電極１５０３が既に２ＤＥＧチャネル１００６を空乏化させているため、既に開口している（非導電性である）。しかしながら、ゲート電極１５０７の一層大きな負の閾値電圧であるかそれを超える（それより低い）場合、ゲート電極１５０７は、破線１５１１で示すように、ドレイン１００２に面するゲート端部から２ＤＥＧチャネル１００６をさらに離して空乏化させ、それに比べ、破線１５０９では、このゲート端部において電界を低減させ、結果的に、図４Ａの空乏モード電流源４２６のフィールドプレート４３６、４３８の働きと一貫して、図６に関して上記したように、空乏モードトランジスタ１５００の最大ドレイン・ソース間／ドレイン・ゲート間電圧対応を向上させる。このような効果が観察されるには、第２のコンタクト金属層４７６が、図１５に示すように個別のゲート電極１５０７として構成されるか、又はトランジスタ１５００のソース１００４に接続されたフィールドプレートとして構成されるかは、トランジスタ１５００のドレイン１００２に比べて低い電圧電位である限り、実質的に無関係である。複数の層上に個別のゲート電極を有する図１５のような例において、最も下側にある導電性（例えば、金属）層のみがトランジスタゲートとして機能し、その上方にある全ての導電性層は、それらが、例えば、ゲート配線１１１２又はソース配線１０１０に、若しくは、ドレイン１００２の電位よりも実質的に低い別の電位になど、低電圧電位に導電結合されている限り、フィールドプレートとして作用する。
【0086】
それゆえ、例えば、約－５Ｖの閾値電圧を有する上記の例に従った空乏モードトランジスタが所望とされる場合、ゲート・チャネル間距離が所望の閾値電圧を結果的に得るためには、空乏モードトランジスタゲートは、図１２に示すように、第１のコンタクト金属層４５６を用いて作製される任意のフィールドプレート又はゲート電極を省いて、ゲート金属層４６４を用いて作製することができる。このような空乏モードトランジスタにおいて第１のコンタクト金属層４５６を省くことに失敗した場合、約－２Ｖ～約－３Ｖの一層低い閾値電圧を提供する。同様に、約－４０Ｖの閾値電圧を有する上記の例に従った空乏モードトランジスタが所望とされる場合、ゲート・チャネル間距離が所望の閾値電圧を結果的に得るためには、空乏モードトランジスタゲートは、図１３に示すように、第１のコンタクト金属層４５６又はゲート金属層４６４を用いて作製されるいずれのフィールドプレート又はゲート電極を省いて、第２のコンタクト金属層４７６を用いて作製することができる。
【0087】
上記の例１１００、１２００、１３００、１４００、１５００又はそれらを拡張したものの任意のものと一貫する空乏モードトランジスタは、図９のフローチャートに関して上記したものと実質的に同様の方法で、導電性電極分離と上記のチャネル抵抗パターン化低減（例えば、ほぼゼロ）区別を組み込むことで、作製することができる。上記の例１１００、１２００、１３００、１４００、１５００又はそれら拡張したものの任意のものと一貫する空乏モードトランジスタは、図１における電流源１０８として、図２におけるスタートアップ回路２０８内で、又は図３Ａにおけるプリチャージ回路３０２内で、用いることができる。図３Ａのプリチャージ回路３０２などのように、三端子空乏モードトランジスタが二端子デバイスとして用いられる場合、三端子空乏モードトランジスタは、例えば、配線層の配線によって空乏モードトランジスタのゲートを空乏モードトランジスタのソースに導電結合することで、効果的に二端子電流源にさせることができる。例えば、図１１の空乏モードトランジスタ１１００において、ゲート配線１１１２をソース配線１０１０とつなげることで二端子デバイスをつくることができる。
【0088】
下にある２ＤＥＧ又は２ＤＨＧチャネルを空乏化させるための電極（例えば、金属フィールドプレート）を含む、本明細書に記載するような空乏モード電流源又はトランジスタは、エンハンスメントモードのみのプロセスで、エンハンスメントモードトランジスタを作成するために用いたもの以外の付加的なマスクなしで、作製することができる。それゆえ、本明細書に記載するような空乏モード電流源又はトランジスタは、同じ機能性を得るために個別に作製された（例えば、異なるＩＣ上に作製された）空乏モートランジスタを必要とすることなく、及びエンハンスメントモード作製プロセスフローにおいて付加的なマスクを必要とすることなく、エンハンスメントモードのみのＧａＮ作製プロセスにおいて、単一のＩＣ上に、強固なスタートアップ回路を実装することを可能とする。したがって、プロセスコストは低く保たれる。空乏モード電流源特性を得るために、高品質で良好に制御された絶縁体は必要とされない。電流源における下側金属フィールドプレートが、より低い飽和電圧及び電流源の閾値電圧Ｖｔｈを提供する。より高い電圧対応能力を得るために複数のフィールドプレートを用いることもできる。そのため、スタートアップ回路は、約４００Ｖを超える、例えば、約６５０Ｖを超える、例えば、約１，０００Ｖを超える高電圧で、降伏なく動作することができるようになる。
【0089】
本記載において、「～に基づく」という用語は、少なくとも部分的に基づくことを意味する。また、本記載において、「結合する」という用語は、間接的又は直接的な、有線又は無線の接続のいずれかを意味する。それゆえ、第１のデバイス、素子、又は構成要素が、第２のデバイス、素子、又は構成要素に結合する場合、その結合は、直接結合を通じたもの、或いは、他のデバイス、素子、又は構成要素及び接続を介した間接結合を通じたものであり得る。同様に、第１の構成要素又は位置と第２の構成要素又は位置との間に結合されるデバイス、素子、又は構成要素は、直接接続を通じて、或いは、他のデバイス、素子、又は構成要素、及び／若しくは結合を介した間接接続を通じていてもよい。特許請求の範囲内で、記載された実施例における改変が可能であり、その他の実施例が可能である。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図8L】
【図8M】
【図8N】
【図8O】
【図8P】
【図8Q】
【図8R】
【図8S】
【図8T】
【図8U】
【図8V】
【図8W】
【図8X】
【図8Y】
【図8Z】
【図9】
【国際調査報告】