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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-12-05
(54)【発明の名称】機械的安定性が向上したＮＳゲートの形成
(51)【国際特許分類】
H01L 21/336 20060101AFI20241128BHJP
H01L 29/423 20060101ALI20241128BHJP
H01L 29/417 20060101ALI20241128BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301G
H01L29/78 301Y
H01L29/58 G
H01L29/50 M
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024534773
(86)(22)【出願日】2022-11-16
(85)【翻訳文提出日】2024-06-11
(86)【国際出願番号】 EP2022082160
(87)【国際公開番号】W WO2023110274
(87)【国際公開日】2023-06-22
(31)【優先権主張番号】17/551,402
(32)【優先日】2021-12-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000420
【氏名又は名称】弁理士法人ＭＩＰ
(72)【発明者】
【氏名】シエ、ルイロン
(72)【発明者】
【氏名】フロウギアー、ジュリアン
(72)【発明者】
【氏名】ギルダーランド、ニコラス、ルーベ
(72)【発明者】
【氏名】クレベンガー、ローレンス
(72)【発明者】
【氏名】ボーセイル、プラサド
【テーマコード（参考）】
4M104
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA03
4M104BB21
4M104BB25
4M104BB30
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4M104DD03
4M104DD04
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5F140CC09
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5F140CC13
(57)【要約】
半導体デバイスは、第１のゲート積層体が第２のゲート積層体よりも高さが高くなるように、アクティブ領域上に配設された第１のゲート積層体と、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域上に配設された第２のゲート積層体とを含む。第２のゲート積層体は、非アクティブ領域上に形成された複数のゲートを含む。アクティブ領域内のナノシート積層体は、第１の内部スペーサと、第２の内部スペーサとを含む。第１の内部スペーサは、第２の内部スペーサと垂直方向に整列している。さらに、第１の内部スペーサは、ソース／ドレイン・エピタキシャル領域の下部側壁に直接接触して、第２のゲート積層体をＳＴＩ領域から分離する。
【特許請求の範囲】
【請求項1】
アクティブ領域上に配設された第１のゲート積層体と、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域上に配設された第２のゲート積層体と
を備え、前記第１のゲート積層体は、前記第２のゲート積層体よりも高さが高い、半導体デバイス。
【請求項2】
前記第２のゲート積層体は、非アクティブ領域上に配設された複数のゲートを含む、請求項１に記載の半導体デバイス。
【請求項3】
前記複数のゲートは、誘電体上に配設されている、請求項２に記載の半導体デバイス。
【請求項4】
ナノシート積層体は、前記アクティブ領域内に配設されている、請求項１に記載の半導体デバイス。
【請求項5】
前記ナノシート積層体は、第１の内部スペーサと、第２の内部スペーサとを含む、請求項４に記載の半導体デバイス。
【請求項6】
前記第１の内部スペーサは、前記第２の内部スペーサと垂直方向に整列している、請求項５に記載の半導体デバイス。
【請求項7】
前記第１の内部スペーサおよび前記第２の内部スペーサは、ソース／ドレイン・エピタキシャル領域の側壁に直接接触する、請求項５に記載の半導体デバイス。
【請求項8】
前記第１の内部スペーサが、ソース／ドレイン・エピタキシャル領域の下部側壁に直接接触して、前記第２のゲート積層体を前記ＳＴＩ領域から分離する、請求項５に記載の半導体デバイス。
【請求項9】
ナノシート・デバイスを形成するための方法であって、基板上にナノシート（ＮＳ）積層体、および前記基板内にシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成することと、
前記ＮＳ積層体および前記ＳＴＩ領域上に、ダミー・ゲート・ライナを堆積することと、
前記ダミー・ゲート・ライナと隣り合って、第１の誘電体材料を堆積することと、
前記第１の誘電体材料および前記ダミー・ゲート・ライナ上に、第２の誘電体材料を堆積することと、
前記ダミー・ゲート・ライナおよび前記ＮＳ積層体を選択的にエッチングすることによって、ゲート・パターニングを実行することと、
前記ダミー・ゲート・ライナをくぼませて、第１の内部スペーサを形成することと、
前記ＮＳ積層体の交互の犠牲層をくぼませて、第２の内部スペーサを形成することと、
前記第２の誘電体材料、前記ダミー・ゲート・ライナ、および前記ＮＳ積層体のくぼんだ交互の犠牲層を除去することと、
置換金属ゲートおよびゲート・カットを形成することと
を含む方法。
【請求項10】
前記第１の内部スペーサは、前記第２の内部スペーサと垂直方向に整列している、請求項９に記載の方法。
【請求項11】
前記第１および第２の内部スペーサを形成した後に、ソース／ドレイン・エピタキシャル領域を形成することをさらに含む、請求項９に記載の方法。
【請求項12】
前記ソース／ドレイン・エピタキシャル領域は、前記第１および第２の内部スペーサの側壁に直接接触する、請求項９に記載の方法。
【請求項13】
前記ソース／ドレイン・エピタキシャル領域の上面へのソース／ドレイン（ＣＡ）コンタクトと、前記置換金属ゲートの上面へのゲート（ＣＢ）コンタクトとを形成することをさらに含む、請求項１２に記載の方法。
【請求項14】
前記置換金属ゲートは、前記第１および第２の内部スペーサの側壁に直接接触する、請求項９に記載の方法。
【請求項15】
第１のゲート積層体は、アクティブ領域上に形成され、第２のゲート積層体は、前記ＳＴＩ領域のうちのＳＴＩ領域上に形成され、前記第１のゲート積層体は、前記第２のゲート積層体よりも高さが高い、請求項９に記載の方法。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して半導体デバイスに関し、詳しくは、機械的安定性が向上した半導体構造におけるナノシート（ＮＳ）ゲートの形成に関する。
【背景技術】
【0002】
アクティブなナノシート領域では、ダミー・ゲートがフィンまたはナノシートを覆っている。トランジスタを制御するために実際に電気的に使用されるアクティブなフィンまたはナノシート領域のゲートとは異なり、分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域）のダミー・ゲートは、電気的機能を持たないが、パターニングの目的で必要とされる。したがって、ナノシートは、ゲートをアクティブ領域において安定状態に保つためのメカニカル・アンカとして機能する。しかし、ＳＴＩ領域では、ダミー・ゲートがＳＴＩ酸化膜上に直接置かれる。ダミー・ゲートのアスペクト比は、通常、１０：１よりも大きい。ＳＴＩ倒壊における高アスペクト比のダミー・ゲートの不安定性は、場合によっては欠陥や歩留まりの問題を引き起こす可能性があることがわかっている。
【0003】
そのため、ゲート倒壊問題がない、短ゲート長のトランジスタを製造することによって、トランジスタ作製における無駄を削減する必要がある。
【発明の概要】
【0004】
一実施形態によれば、半導体デバイスが提供される。この半導体デバイスは、アクティブ領域に配設された第１のゲート積層体と、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域上に配設された第２のゲート積層体とを含み、第１のゲート積層体は、第２のゲート積層体よりも高さが高い。
【0005】
別の実施形態によれば、半導体デバイスが提供される。この半導体デバイスは、基板上に配設されており、かつ複数のダミー・ゲートを含む第１のゲート積層体と、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域上に配設された第２のゲート積層体とを有するナノシート構造を含み、第１のゲート積層体は、第２のゲート積層体よりも高さが高い。
【0006】
さらに別の実施形態によれば、方法デバイスが提供される。この方法は、基板上にナノシート（ＮＳ）積層体、および基板内にシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成することと、ＮＳ積層体およびＳＴＩ領域上に、ダミー・ゲート・ライナを堆積することと、ダミー・ゲート・ライナと隣り合って第１の誘電体材料を堆積することと、第１の誘電体材料およびダミー・ゲート・ライナ上に、第２の誘電体材料を堆積することと、ダミー・ゲート・ライナおよびＮＳ積層体を選択的にエッチングすることによってゲート・パターニングを実行することと、ダミー・ゲート・ライナをくぼませて第１の内部スペーサを形成することと、ＮＳ積層体の交互の犠牲層をくぼませて第２の内部スペーサを形成することと、第２の誘電体材料、ダミー・ゲート・ライナ、およびＮＳ積層体のくぼんだ交互の犠牲層を除去することと、置換金属ゲートおよびゲート・カットを形成することと、を含む。
【0007】
例示的な実施形態は、異なる主題を参照して説明されていることに留意されたい。特に、いくつかの実施形態は、方法型の請求項を参照して説明される一方、他の実施形態は、装置型の請求項を参照して説明される。しかしながら、当業者であれば、上記および下記の記述から、別段の指示がない限り、ある種類の主題に属する特徴の任意の組合せに加えて、異なる主題に関連する特徴同士の間の、具体的には方法型の請求項の特徴と装置型の請求項の特徴との間の任意の組合せも、本文書内で記載されているものと考えられることを理解するであろう。
【0008】
これらおよび他の特徴および利点は、添付図面と関連して読まれる例示的な実施形態の以下の詳細な説明から明らかになるであろう。
【0009】
本発明は、以下の図を参照する好ましい実施形態の以下の説明において詳細を提供する。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による、基板上に形成されたナノシート積層体と、ナノシート積層体上に形成された犠牲ゲート・ライナとを含む半導体構造の断面図である。
【図13】本発明の一実施形態による、ソース／ドレイン・コンタクトとダミー・ゲートとの間の寄生キャパシタンスが低減されていることを示す半導体構造の断面図である。
【発明を実施するための形態】
【0011】
図面を通して、同一または類似の参照数字は、同一または類似の要素を表す。
【0012】
本発明による実施形態は、改善された機械的安定性を有する半導体構造において、ゲートを形成するための方法およびデバイスを提供する。
【0013】
ＦｉｎＦＥＴは、ゲート長と要求される静電容量とを縮小することによって課される、デバイスの微細化（ｓｃａｌｉｎｇ）の制約に対する答えであった。ＦｉｎＦＥＴの導入は、２２ｎｍノードから始まり、７ｎｍノードまで続いてきた。７ｎｍを超えて、ナノシート・デバイス構造は、少なくとも５ｎｍ、そしておそらくは３ｎｍのノードに使用されることになると思われる。ナノシート・デバイス構造は、ＦｉｎＦＥＴ構造を横に倒して、次いで、これらのナノシートのいくつかを１枚ずつ重ねて積層する。これによって、アクティブ占有スペースあたりの実効デバイス幅が広がり、最終的には利用可能な駆動電流が増加する。ナノシート性能を最適化するには、ナノシート幅（Ｄｗｉｒｅ）、ナノシート厚さ（Ｔｗｉｒｅ）、およびナノシート間隔（Ｔｓｕｓ）を注意深く設計する必要がある。幾何学的形状を注意深く最適化することで、ナノシートは、静電的にも、Ｉｏｎ／Ｉｏｆｆ性能に関しても、ＦｉｎＦＥＴの性能を超える。また、潜在的に高い総実効キャパシタンスがある場合であっても、ナノシートはＡＣ周波数性能もＦｉｎＦＥＴ先行技術を上回る。
【0014】
半導体技術が３ｎｍ以下へと微細化すると、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ ｌｉｎｅ）相互接続技術もまた、これらの新しいデバイス構造によって実現される電力性能の向上を利用するために微細化する必要がある。ＢＥＯＬ相互接続は、電力効率を確保し、かつより小さな線幅で信頼性要件を満たすために、ワイヤおよびビアの抵抗の低減を実現する必要がある。デュアル・ダマシンの相互接続プロセスは、現在に至るまでの複数の技術世代にわたるＢＥＯＬの主力技術であったが、将来的な微細化問題を抱えている可能性がある。これまで、銅（Ｃｕ）は相互接続のために一般的に選択される金属となっていたが、デバイスが金属ピッチの狭小化へ向かって微細化し続けるのに伴い、抵抗性および信頼性の両側面から、それが困難になりつつある。銅のライナに求められる要件ゆえに、この金属をさらに小さな寸法に微細化する能力に制約がある。この制約により、局所的な金属レベルで銅をＣｏ、Ｒｕ、およびＭｏなどの代替的な金属に置き換える研究が活発化している。ハイブリッド・メタライゼーションまたはビア・プレフィルは、ＢＥＯＬ相互接続を微細化するために検討されている他の技術オプションである。
【0015】
さらに、ナノシート・デバイスのもう１つの難題は、ゲート構造、特に、ゲート倒壊の問題と寄生キャパシタンスの増加である。フィンの高さが高くなるゆえにゲートの高さが高くなると、ゲートの倒壊（またはゲートの屈曲）が引き起こされる可能性があり、寄生キャパシタンスが増加する可能性がある。本発明の例示的な実施形態は、「より太った」または厚いサイズのダミー・ゲートを形成し、ゲートをより機械的に安定させるように構造を支持するための、方法および構造を提示する。
【0016】
このようなナノシート構造の形成に使用できる半導体材料の例としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム合金（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、炭化シリコン・ゲルマニウム（ＳｉＧｅＣ）、ＩＩＩ－Ｖ族化合物半導体もしくはＩＩ－ＶＩ族化合物半導体またはその両方が挙げられる。ＩＩＩ－Ｖ族化合物半導体は、元素周期表のＩＩＩ族から少なくとも１つの元素と、元素周期表のＶ族から少なくとも１つの元素とを含む材料である。ＩＩ－ＶＩ族化合物半導体は、元素周期表のＩＩ族から少なくとも１つの元素と、元素周期表のＶＩ族から少なくとも１つの元素とを含む材料である。
【0017】
本発明は、所与の例示的な体系に関して説明されるが、他の体系、構造、基板材料、および処理機構、ならびにステップ／ブロックは、本発明の範囲内で変更可能であることを理解されたい。わかりやすくするため、特定の特徴を全図に示していない場合があることに留意されたい。これは、特定の実施形態、図、または特許請求の範囲の限定として解釈されることを意図したものではない。
【0018】
図１は、本発明の一実施形態による、基板上に形成されたナノシート積層体と、ナノシート積層体上に形成された犠牲ゲート・ライナとを含む半導体構造の断面図である。
【0019】
様々な例示的実施形態において、半導体構造５は、基板１０内に形成されたシャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２を含む。一例として、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）デバイスを基板１０上に形成することができる。ＦＥＴデバイスは、ナノシート積層体を構築することによって形成することができる。
【0020】
構造５のナノシート積層体２０は、第１の半導体層２２と、第２の半導体層２４とを交互に含み得る。第１の半導体層２２は、例えばシリコン・ゲルマニウム（ＳｉＧｅ）であり、第２の半導体層２４は、例えばシリコン（Ｓｉ）である。ナノシート積層体２０は、ナノシート構造とも呼ばれる場合がある。
【0021】
犠牲ゲート・ライナ２６は、ナノシート積層体２０上に堆積される。犠牲ゲート・ライナ２６は、ダミー・ゲート・ライナとも呼ばれる場合がある。
【0022】
構造５は、Ｘ軸に沿った断面図である。
【0023】
構造５’は、Ｙ軸に沿った断面図である。構造５’はさらに、Ｔｓｕｓとして指定されている第１の半導体層２２の厚さと、「ｈ」として指定されている犠牲ゲート・ライナ２６の厚さとを示している。例示の一実施形態では、ｈ～Ｔｓｕｓである。
【0024】
構造７は、構造５、５’の上面図である。構造７は、ナノシート積層体２０上に形成された犠牲ゲート・ライナ２６を示している。
【0025】
１つまたは複数の実施形態において、基板１０は、アクティブ面半導体層を有する半導体または絶縁体であり得る。基板１０は、結晶性、半結晶性、微結晶性、または非晶質であり得る。基板１０は、本質的に（例えば、汚染物質を除いて）単一元素（例えば、シリコン）であり得、主に、例えば、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）の単一元素（の添加）からなり得るか、または基板１０は、例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＧａＡｓ、ＳｉＣ、もしくはＳｉＧｅなどの化合物を含み得る。基板１０は、例えば、セミコンダクタ・オン・インシュレータ基板（ＳｅＯＩ）、シリコン・オン・インシュレータ基板（ＳＯＩ）、ゲルマニウム・オン・インシュレータ基板（ＧｅＯＩ）、またはシリコン－ゲルマニウム・オン・インシュレータ基板（ＳＧＯＩ）などの複数の材料層も有し得る。基板１０は、高ｋ酸化物もしくは窒化物またはその両方を含む、基板１０を形成する他の層も有し得る。１つまたは複数の実施形態では、基板１０は、シリコン・ウェハであり得る。一実施形態では、基板１０は、単一の結晶シリコン・ウェハである。
【0026】
シャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２は、反応性イオン・エッチング（ＲＩＥ）またはプラズマ・エッチングなどの従来のドライ・エッチング処理を利用して、隣り合ったアクティブ・ナノシート間で基板１０にトレンチをエッチングすることによって形成することができる。トレンチは、任意選択的に、従来のライナ材料、例えば窒化シリコンまたは酸窒化シリコンでライニングすることができ、次いで、化学蒸着（ＣＶＤ）または別の同様の蒸着処理を使用して、トレンチを酸化シリコンまたは別の同様のＳＴＩ誘電体材料で充填する。ＳＴＩ誘電体は、任意選択的に、蒸着後に高密度化することができる。化学機械研磨（ＣＭＰ）などの従来の平坦化処理が、任意選択的に使用されて、平面構造とそれに続くＳＴＩ誘電体凹部とを提供し、ナノシート積層体をさらなる加工のために曝露するようにすることができる。
【0027】
例えば、ナノシート積層体２０を参照すると、第１の半導体層２２は、材料が交互に配置されたシートの積層体における最初の層であり得る。ナノシート積層体２０は、第１の半導体層２２と、第２の半導体層２４とを含む。第１の半導体層２２がシリコン・ゲルマニウムから形成され得、第２の半導体層２４がシリコンから形成され得ることが特に企図されているが、２つの半導体材料が互いに対するエッチング選択比を有する限り、任意の適切な材料が代わりに使用され得ることを理解されたい。本明細書で使用される場合、材料除去処理への言及における「選択」という用語は、第１の材料に対する材料除去率が、その材料除去処理が適用されている構造の少なくとも別の材料に対する材料除去率よりも大きいことを示す。交互の半導体層２２／２４は、適切な機構によって堆積され得る。半導体層２２／２４は、互いにエピタキシャル成長させることができることが特に企図されているが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはガス・クラスタ・イオン・ビーム（ＧＣＩＢ）蒸着などの代替的な蒸着処理も企図されている。
【0028】
犠牲ゲート・ライナ２６は、例えば、ＡｌＯｘ、ＳｉＯ２、ＴｉＯｘ、ＴｉＮなどであり得る。
【0029】
【0030】
第１の誘電体３０が、ナノシート積層体２０上に堆積される。次いで、第１の誘電体３０が犠牲ゲート・ライナ２６の側壁に直接接触しながらナノシート積層体２０と隣り合って形成されるように、例えば化学機械研磨（ＣＭＰ）により、第１の誘電体３０が平坦化される。続いて、第２の誘電体３２は、ナノシート積層体２０上に、犠牲ゲート・ライナ２６の上面に直接接触して堆積される。第２の誘電体３２は、第１の誘電体３０の上面に直接接触する。
【0031】
第１および第２の誘電体３０、３２は、ＳｉＮ、ＳｉＯＣＮ、ＳｉＯＣ、ＳｉＢＣＮ、ＳＯ２、または超低ｋ誘電率（ＵＬＫ）材料、例えば、多孔質シリケート、炭素ドープ酸化物、二酸化シリコン、窒化シリコン、酸窒化シリコン、炭素ドープ酸化シリコン（ＳｉＣＯＨ）およびその多孔質変形体、シルセスキオキサン、シロキサン、または、例えば、約２～約１０の範囲内の誘電定数を有する他の誘電体材料を含み得るが、これらに限定されない。
【0032】
いくつかの実施形態では、第１および第２の誘電体３０、３２は、原子層堆積（ＡＬＤ）または化学蒸着（ＣＶＤ）を用いて等角的に堆積され得る。第１および第２の誘電体３０、３２を形成するのに好適なＣＶＤ処理の変形例としては、常圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、およびプラズマ加速ＣＶＤ（ＰＥＣＶＤ）、有機金属気相ＣＶＤ（ＭＯＣＶＤ）が挙げられるがこれらに限定されず、それらの組合せを採用することもできる。
【0033】
【0034】
開口部３４が、基材１０の上面が露出するように、第２の誘電体３２を貫通し、ナノシート積層体２０を貫通して形成されている。
【0035】
構造４０では、Ｘ断面において、犠牲ゲート・ライナ２６と第２の誘電体３２とを合わせた高さをＨとする。一例では、Ｈは、約３５ｎｍであり得る。ナノシート積層体２０、犠牲ゲート・ライナ２６、および第２の誘電体３２を合わせた高さをＨ１とする。一例では、Ｈ１＜２００ｎｍである。ナノシート積層体２０の幅は、例えば、Ｌｇ＋２＊スペーサとすることができ、ここで、Ｌｇは、ゲート長であり、「スペーサ」は、後に形成されるゲート・スペーサまたは内部スペーサを表す。一例では、この幅は、約３０ｎｍである。
【0036】
構造４０’において、Ｙ１断面では、開口部３４は可視ではない。
【0037】
構造４０’’において、Ｙ２断面では、開口部３４は、可視であり、基板１０の上面まで延びている。開口部３４をエッチングするエッチング処理は、第１の誘電体３０をエッチングしない。Ｙ２断面の残りの第１の誘電体３０は、ゲート倒壊またはゲート屈曲を防止するようにゲートを安定化させるのに役立つ。
【0038】
上面図４１は、Ｘ断面、Ｙ１断面、およびＹ２断面の方向を示している。
【0039】
凹部の形成には、当該技術分野で公知のあらゆるエッチング技法を用いることができる。
【0040】
【0041】
犠牲ゲート・ライナ２６が、選択的にエッチングされて、第１の内部スペーサ４２で満たされたくぼみを作成する。第１の内部スペーサ４２は、Ｘ断面とＹ２断面で可視である。第１の内部スペーサ４２は、犠牲ゲート・ライナ２６の側壁に直接接触する。Ｘ断面では、第１の内部スペーサ４２が、ナノシート積層体２０の上面に直接接触する。
【0042】
第１の内部スペーサ４２は、ＳｉＮ、ＳｉＢＮ、ＳｉＣＮ、ＳｉＣ、もしくはＳｉＢＣＮまたはそれらの組合せの膜のうちの１つまたは複数のいずれかを含むことができる。
【0043】
【0044】
ナノシート積層体２０の交互の犠牲層２２は、くぼんで第２の内部スペーサ４４を形成する。第２の内部スペーサ４４は、第１の内部スペーサ４２と垂直方向に整列している。Ｘ断面では、第２のスペーサ４４のうちの少なくとも１つが、第１のスペーサ４２に直接接触する。
【0045】
第２の内部スペーサ４４は、ＳｉＮ、ＳｉＢＮ、ＳｉＣＮ、ＳｉＣ、もしくはＳｉＢＣＮまたはそれらの組合せの膜のうちの１つまたは複数のいずれかを含むことができる。
【0046】
エッチングは、選択的ドライまたはウェットのエッチング処理を含み得る。
【0047】
いくつかの例では、選択的ウェット・エッチングまたは選択的ドライ・エッチングは、第１の半導体層２２の一部分（例えば、ＳｉＧｅ層）を選択的に除去し、第２の半導体層２４の全体または一部分を残すことができる。このため、ＦＥＴデバイスの第２の半導体層２４間に間隙または開口部またはくぼみが生じる。
【0048】
ドライ・エッチングおよびウェット・エッチングの処理は、使用されるエッチャント、エッチング温度、エッチング溶液濃度、エッチング圧力、電源電力、ＲＦバイアス電圧、ＲＦバイアス電力、エッチャント流量、および他の好適なパラメータなど、調整可能なエッチング・パラメータを有することができる。ドライ・エッチング処理は、塩素系の化学薬品を使用するバイアス・プラズマ・エッチング処理を含むことができる。他のドライ・エッチャント・ガスは、テトラフルオロメタン（ＣＦ４）、三フッ化窒素（ＮＦ３）、六フッ化硫黄（ＳＦ６）、ヘリウム（Ｈｅ）、および三フッ化塩素（ＣｌＦ３）を含み得る。ドライ・エッチングは、ＤＲＩＥ（深部反応性イオン・エッチング）などの機構を使用して異方的に行うこともできる。選択的エッチング方法として、気相化学エッチングを使用することができ、エッチング・ガスは、塩化水素（ＨＣｌ）、テトラフルオロメタン（ＣＦ４）、および水素との混合ガス（Ｈ２）が使用できる。気相化学エッチングは、好適な圧力および温度でＣＶＤによって行うことができる。
【0049】
【0050】
ソース／ドレイン・エピタキシャル領域５０が形成される。
【0051】
Ｘ断面では、ソース／ドレイン・エピタキシャル領域５０が、ナノシート積層体２０の間に形成されている。Ｙ２断面では、第１の誘電体３０間にソース／ドレイン・エピタキシャル領域５０が形成されている。ソース／ドレイン・エピタキシャル領域５０は、基板１０の上面に直接接触する。
【0052】
Ｘ断面では、ソース／ドレイン・エピタキシャル領域５０は、第２の内部スペーサ４４の側壁、およびナノシート積層体２０の交互に配置された第２の半導体層２４（例えば、Ｓｉ層）の側壁に直接接触する。ソース／ドレイン・エピタキシャル領域５０は、第１の内部スペーサ４２の下面まで延在する。
【0053】
Ｙ２断面では、ソース／ドレイン・エピタキシャル領域５０は、第１の内部スペーサ４２の側壁に直接接触する。ソース／ドレイン・エピタキシャル領域５０は、第１の誘電体３０の側壁に直接接触する。
【0054】
したがって、第１の内部スペーサ４２と第２の内部スペーサ４４とは、ソース／ドレイン・エピタキシャル領域５０の側壁に直接接触する。第１の内部スペーサ４２は、ソース／ドレイン・エピタキシャル領域５０の下部側壁に直接接触して、第２のゲート積層体をＳＴＩ領域１２（断面Ｙ２）から分離する。
【0055】
「エピタキシャル成長」および「エピタキシャル蒸着」という用語は、半導体材料の堆積面上の半導体材料の成長を指し、成長する半導体材料は、堆積面の半導体材料と実質的に同じ結晶特性を有する。「エピタキシャル材料」という用語は、エピタキシャル成長を使用して形成された材料を示す。いくつかの実施形態では、化学反応物が制御され、システムパラメータが正しく設定されると、堆積している原子は、表面上を移動し、堆積面の原子の結晶配座に配向するのに十分なエネルギーで堆積面に到達する。このように、いくつかの例では、｛１００｝結晶表面上に堆積したエピタキシャル膜は、｛１００｝配向をとる。
【0056】
【0057】
第２の誘電体３２が、第１の内部スペーサ４２の上面４３を露出するように選択的にトリミングされる。残りの第２の誘電体を３２’とする。第２の誘電体３２は、任意の公知のエッチング技法によって選択的にトリミングすることができる。
【0058】
【0059】
ＩＬＤ５２が、ソース／ドレイン・エピタキシャル領域５０上に形成され、ソース／ドレイン・エピタキシャル領域５０に直接接触する。ＩＬＤ５２はまた、第１の誘電体３０の上面に直接接触する。
【0060】
ＩＬＤ５２は、例えば、多孔質シリケート、炭素ドープ酸化物、二酸化シリコン、窒化シリコン、酸窒化シリコン、または他の誘電体材料など、任意の好適な材料であり得る。ＩＬＤ５２を形成する任意の公知の方法が利用され得る。ＩＬＤ５２は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、流動性ＣＶＤ、スピンオン誘電体、またはＰＶＤを使用して形成され得る。
【0061】
【0062】
トリミングされた第２の誘電体３２’が、選択的に除去されて、犠牲ゲート・ライナ２６の上面２７を露出する。開口部５４は、Ｘ断面において、ＩＬＤ５２の間に画定されている。
【0063】
【0064】
ナノシート積層体２０の犠牲ゲート・ライナ２６およびくぼんだ交互犠牲の第２の半導体層２２は、選択的に除去され、それによって開口部または間隙５６が形成される。間隙５６は、第１の内部スペーサ４２と第２の内部スペーサ４４の側壁を露出する。
【0065】
【0066】
高ｋ誘電率金属ゲート（ＨＫＭＧ）６０が、開口部または間隙５６内に堆積される。
【0067】
Ｙ１断面およびＹ２断面に示すように、ゲート・カット６２も形成される。ゲート・カット６２は、第１の誘電体３０を貫通して延びている。ゲート・カット６２は、ＳＴＩ領域１２内まで延在している。ゲート・カット６２には、ＳｉＯ２、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＳｉＯＣ、ＳｉＣなどの誘電体が充填されている。
【0068】
様々な実施形態において、高ｋ材料としては、以下に限定されないが、窒化チタン、炭化チタン、炭化アルミニウム・チタン、窒化タンタル、および炭化タンタルなどの仕事関数金属、タングステン、アルミニウム、および銅などの導電性金属、ならびに、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（例えば、ＨｆＯ２）、ハフニウム・シリコン酸化物（例えばＨｆＳｉＯ４）、ハフニウム・シリコン酸窒化物（ＨｆｗＳｉｘＯｙＮｚ）、ランタン酸化物（例えば、Ｌａ２Ｏ３）、ランタン・アルミニウム酸化物（例えば、ＬａＡｌＯ３）、ジルコニウム酸化物（例えば、ＺｒＯ２）、ジルコニウム・シリコン酸化物（例えばＺｒＳｉＯ４）、ジルコニウム・シリコン酸窒化物（ＺｒｗＳｉｘＯｙＮｚ）、タンタル酸化物（例えば、ＴａＯ２、Ｔａ２Ｏ５）、酸化チタン（例えば、ＴｉＯ２）、酸化チタン・バリウム・ストロンチウム（例えば、ＢａＴｉＯ３－ＳｒＴｉＯ３）、酸化チタンバリウム（例えば、ＢａＴｉＯ３）、酸化チタン・ストロンチウム（例えば、ＳｒＴｉＯ３）、酸化イットリウム（例えば、Ｙ２Ｏ３）、酸化アルミニウム（例えば、Ａｌ２Ｏ３）、酸化タンタル・スカンジウム鉛（Ｐｂ（ＳｃｘＴａ１－ｘ）Ｏ３）、および亜鉛ニオブ酸鉛（例えば、ＰｂＺｎ１／３Ｎｂ２／３Ｏ３）などの酸化物を挙げることができる。
【0069】
【0070】
構造７０では、Ｘ断面において、ソース／ドレイン・エピタキシャル領域５０の上面に、ソース／ドレイン・コンタクト７２が形成されている。ソース／ドレイン・コンタクト７２は、ＩＬＤ７４を貫通して形成されている。
【0071】
構造７０’では、Ｙ１断面において、ゲート・コンタクト７６が、ＨＫＭＧ６０の上面に対して形成されている。ゲート・コンタクト７６は、ＩＬＤ７４を貫通して形成されている。
【0072】
構造７０’では、Ｙ２断面において、ソース／ドレイン・コンタクト７２が、ＩＬＤ７４を貫通して延び、ソース／ドレイン・エピタキシャル領域５０の上面に直接接触する。
【0073】
追加のＩＬＤが、既存のＩＬＤ５２上に堆積され、ここでは、ＩＬＤ７４は、前出のＩＬＤ５２と、コンタクト形成前に堆積された新しいＩＬＤとを含めて、複合ＩＬＤ層と呼ばれる。
【0074】
ソース／ドレイン・コンタクト７２およびゲート・コンタクト７６は、Ｔｉ、Ｎｉ、ＮｉＰｔなどのシリサイド・ライナ、ＴｉＮまたはＴａＮなどの薄膜金属接着層、およびＣｏ、Ｗ、Ｒｕなどの高電導性金属などの金属を含み得る。
【0075】
様々な例示的な実施形態において、ソース／ドレイン・コンタクト７２およびゲート・コンタクト７６のための金属の過重負担は、ＣＭＰ処理によって取り除くことができる。
【0076】
ＩＬＤ７４は、任意の好適な誘電体、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン、シリコン硼炭窒化物（ＳｉＢＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、炭素添加シリコン酸化物（ＳｉＯＣ）、シリコン炭窒化物（ＳｉＣＮ）、水素化酸化シリコン炭素（ＳｉＣＯＨ）、低ｋ誘電体（ｋ値＜３．９）、またはこれらの材料の任意の適切な組合せなどとすることができる。一例では、ＩＬＤ７４は、低ｋ誘電体である。
【0077】
図１３は、本発明の一実施形態による、ソース／ドレイン・コンタクトとダミー・ゲートとの間の寄生キャパシタンスが低減されていることを示す半導体構造の断面図である。
【0078】
構造８０は、ソース／ドレイン・コンタクト７８と、非アクティブ領域上に形成されているゲート６１との間の寄生キャパシタンスが低減される領域８２を示す。領域８４は、第１の誘電体３０上に形成されている短ゲート６１を示す。従来、非アクティブ領域上のゲート高さは高く、これらのゲートと近傍のＳ／Ｄコンタクトとの間に非常に大きな寄生キャパシタンスを形成する。例示的な実施形態のゲート・パターニング処理中、ゲート・エッチングは、第１の誘電体３０をエッチングしないため、厚い第１の誘電体を非アクティブ領域上に残し、これにより金属ゲート高さが減少することから、ゲート６１と近傍のＳ／Ｄコンタクトとの間の寄生キャパシタンスが減少する。
【0079】
したがって、図１３では、第１のゲート積層体が第２のゲート積層体よりも高くなるように、ＳＴＩ１２上において、アクティブ領域上に第１のゲート積層体が配設され、非アクティブ領域上に第２のゲート積層体が配設される。第１のゲート積層体は、基板１０の上面まで延在し、第２のゲート積層体は、第１の誘電体３０の上面まで延在する。第２のゲート積層体は、複数の短ゲート６１を含む。複数の短ゲート６１は、第１の誘電体３０上に配設されている。ナノシート積層体は、アクティブ領域に配設され、第１の内部スペーサ４２と第２の内部スペーサ４４とを含む。第１の内部スペーサ４２と第２の内部スペーサ４４とは、ソース／ドレイン・エピタキシャル領域５０の側壁に直接接触する。第１の内部スペーサ４２は、ソース／ドレイン・エピタキシャル領域５０の下部側壁に直接接触して、第２のゲート積層体をＳＴＩ領域１２（図１２の断面Ｙ２）から分離する。
【0080】
まとめると、本方法は、ナノシート積層体およびＳＴＩを形成することと、ナノシート積層体およびＳＴＩ上に、ダミー・ゲート・ライナを形成することと、ダミー・ゲート・ライナ上に、第１の誘電体材料を形成することと、第１の誘電体材料およびダミー・ゲート・ライナ上に、第２の誘電体材料を形成することと、第２の誘電体におけるゲートをパターニングして、ダミー・ゲート・ライナおよびナノシート積層体を選択的にエッチングすることと、ダミー・ゲート・ライナをくぼませて第１の内部スペーサを形成することと、犠牲ＳｉＧｅをくぼませて第２の内部スペーサを形成することと、第２の誘電体材料、ダミー・ゲート・ライナ、および犠牲ＳｉＧｅを除去することと、置換金属ゲートおよびゲート・カットを形成することとを含む。この構造は、ＳＴＩのアクティブ領域上に第１のゲート積層体と、非アクティブ領域上に第２のゲート積層体とを含み、第１のゲート積層体の高さは、第２のゲート積層体の高さよりも高い。また、ＳＴＩの非アクティブ領域上では、短ゲートが第１の誘電体上に形成され、これはいくつかのゲートによって共有され得る。最後に、第１の内部スペーサは、第２の内部スペーサ上、かつソース／ドレイン・エピタキシャル領域の底部分または下部分の縁部に形成され、ゲートをソース／ドレイン・エピタキシャル領域から分離する。
【0081】
図１～図１３に関して、堆積は、材料をウエハ上へ成長させるか、コートするか、または別途転写する任意の処理である。利用可能な技術としては、限定されるものではないが、数ある中でも、熱酸化、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子ビーム・エピタキシ（ＭＢＥ）、およびさらに最近では、原子層堆積（ＡＬＤ）が挙げられる。本明細書で使用される場合、「堆積すること」は、堆積される材料に適した任意の現在公知のまたは後に開発される技法を含み得る。そのような技法としては、以下に限定されないが、例えば、化学蒸着（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ加速ＣＶＤ（ＰＥＣＶＤ）、半大気ＣＶＤ（ＳＡＣＶＤ）および高密プラズマＣＶＤ（ＨＤＰＣＶＤ）、高速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、金属有機ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオン・ビーム堆積、電子ビーム堆積、レーザによる堆積、熱酸化、熱窒化、スピンオン法、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学酸化、分子ビーム・エピタキシ（ＭＢＥ）、めっき、蒸発が挙げられる。
【0082】
用語「処理」は、本明細書で使用される場合、説明した構造体の形成に必要とされるような、材料もしくはフォトレジストの堆積、パターニング、曝露、現像、エッチング、洗浄、剥ぎ取り、埋め込み、ドーピング、応力の印加、層化、または材料もしくはフォトレジストの除去、またはそれらの組合せを含む。
【0083】
本発明は、所与の例示的な体系に関して説明されることを理解されたい。
【0084】
層、領域、または基板などの要素が、別の要素の「上（ｏｎ）」または「上（ｏｖｅｒ）」にあると称されるとき、それは、他の要素の上に直接あり得るか、または介在要素も存在し得るということも理解されたい。対照的に、要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」または「上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あると称されるとき、介在要素は存在しない。要素が別の要素に「接続される」または「結合される」と称されるとき、それは、他の要素に直接的に接続もしくは結合され得るか、または介在要素が存在し得るということも理解されたい。対照的に、要素が別の要素に「直接接続される」または「直接結合される」と称されるとき、介在要素は存在しない。
【0085】
本実施形態は、グラフィック・コンピュータ・プログラミング言語で作成され得、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど）に記憶され得る、集積回路チップのための設計を含み得る。設計者がチップまたはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合、設計者は、結果として生じる設計を、物理機構によって（例えば、設計を記憶する記憶媒体の複製を提供することによって）、または電子的に（例えば、インターネットを通じて）、そのようなエンティティに、直接的または間接的に伝達し得る。記憶された設計は、次いで、通常、ウエハ上に形成されるべき当該チップ設計の複数の複製を含むフォトリソグラフィ・マスクの製造のための適切な形式（例えば、ＧＤＳＩＩ）へ変換される。フォトリソグラフィ・マスクは、エッチングまたは別途処理されるべきウエハ（もしくはその上の層またはそれらの組合せ）の領域を画定するために利用される。
【0086】
本明細書に説明される方法は、集積回路チップの製造において使用され得る。結果として生じる集積回路チップは、原料ウエハ形態（すなわち、複数のパッケージ化されていないチップを有する単一ウエハ）で、ベア・ダイとして、またはパッケージ化形態で、製造者により流通され得る。後者の場合、チップは、単一チップ・パッケージ（プラスチック・キャリアなど、マザーボードまたは他の高レベル・キャリアに取り付けられるリードを伴う）またはマイクロチップ・パッケージ（表面配線または埋め込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に搭載される。いずれの場合においても、チップは、その後、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、離散回路素子、もしくは他の信号処理デバイスまたはそれらの組合せと統合される。最終製品は、玩具および他のローエンド応用から、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品に至るまで、集積回路チップを含む任意の製品であり得る。
【0087】
材料化合物は、列挙された元素、例えば、ＳｉＧｅに関して説明されるということも理解されたい。これらの化合物は、化合物内に異なる割合の元素を含み、例えば、ＳｉＧｅは、ｘが１以下であるＳｉｘＧｅ１－ｘを含む、などである。加えて、他の元素が化合物に含まれてもよく、本実施形態に従ってなおも機能する。追加の元素を有する化合物は、本明細書では合金と称される。
【0088】
本発明の「一実施形態」または「実施形態」、ならびにそれらの他の変形への本明細書における言及は、その実施形態と関連して説明される特定の特徴、構造体、特性などが、本発明の少なくとも一実施形態に含まれることを意味する。ゆえに、本明細書全体を通して様々な場所に登場する、「一実施形態において」または「実施形態において」という表現ならびに任意の他の変形の登場は、必ずしもすべてが同じ実施形態を指すわけではない。
【0089】
以下「／」、「もしくは・・・またはそれらの組合せ」、および「のうちの少なくとも１つ」のうちのいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡもしくはＢまたはそれらの組合せ」、および「ＡおよびＢのうちの少なくとも１つ」の場合、第１の列挙された選択肢（Ａ）のみの選択、第２の列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することが意図されるということを理解されたい。さらなる例として、「Ａ、Ｂ、もしくはＣまたはそれらの組合せ」、および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、そのような表現は、第１の列挙された選択肢（Ａ）のみの選択、または第２の列挙された選択肢（Ｂ）のみの選択、または第３の列挙された選択肢（Ｃ）のみの選択、または第１および第２の列挙された選択肢（ＡおよびＢ）のみの選択、または第１および第３の列挙された選択肢（ＡおよびＣ）のみの選択、または第２および第３の列挙された選択肢（ＢおよびＣ）のみの選択、または３つすべての選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図される。これは、当業者には容易に明白であるように、列挙された項目と同じ数だけ拡大され得る。
【0090】
本明細書で使用される用語は、特定の実施形態を説明する目的のためにすぎず、実施形態例の限定であることは意図されない。本明細書で使用される場合、単数形「１つ（ａ）」、「１つ（ａｎ）」、および「その（ｔｈｅ）」は、文脈が別のことを明白に示さない限り、複数形も含むことが意図される。用語「備える」、「備えること」、「含む」、もしくは「含むこと」、またはそれらの組合せは、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、もしくは構成要素、またはそれらの組合せの存在を記述するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素もしくはその群、またはそれらの組合せの存在または追加を除外しないことをさらに理解されたい。
【0091】
「下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下方」、「上」、「上方」および同様のものなどの空間関連の用語は、図に例証されるような、１つの要素または特徴の、別の要素または特徴との関係を説明するために、説明を容易にする目的で本明細書において使用され得る。空間関連の用語は、図に描写される配向に加えて、使用または動作中のデバイスの異なる配向を包含することが意図されるということを理解されたい。例えば、図内のデバイスが裏返される場合に、他の要素または特徴の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」として説明される要素は、他の要素または特徴の「上」に方向付けられることになる。ゆえに、用語「下」は、上と下との両方の向きを包含し得る。デバイスは、別途方向付ける（９０度または他の向きに回転させる）ことができ、本明細書で使用される空間関連の説明は、それに応じて解釈され得る。加えて、層が２つの層の「間」にあると称されるとき、それは、２つの層の間の唯一の層であり得るか、または１つもしくは複数の介在層も存在し得るということも理解されたい。
【0092】
第１、第２などの用語は、様々な要素を説明するために本明細書において使用され得るが、これらの要素は、これらの用語によって限定されるべきではないということを理解されたい。これらの用語は、ある要素を別の要素から区別するために使用されるにすぎない。ゆえに、以下に論じられる第１の要素は、本概念の範囲から逸脱することなく、第２の要素と名付けられてもよい。
【0093】
これまで、改善された機械的安定性を有する半導体構造においてナノシート（ＮＳ）ゲートを形成するための方法の好ましい実施形態（例示であり、限定を意図するものではない）について説明してきたが、上記の教示に照らして、当業者によって修正および変形がなされ得ることに留意されたい。したがって、添付のクレームによって概説されるような本発明の範囲内である変更が、説明される特定の実施形態においてなされ得るということを理解されたい。以上、特許法によって必要とされる詳細と併せて、本発明の態様を説明してきたが、特許状によって請求され、保護を所望されるものは、添付の特許請求の範囲に記載されている。
【0094】
本明細書に記載される本発明の一実施形態では、基板上に配設されており、非アクティブ領域上に配設された複数のゲートを含む第１のゲート積層体とシャロー・トレンチ・アイソレーション（ＳＴＩ）領域上に配設された第２のゲート積層体とを有するナノシート構造を備えた半導体デバイスであって、第１のゲート積層体は、第２のゲート積層体よりも高さが高い、半導体デバイスが提供される。このナノシート構造は、好ましくは、第１の内部スペーサと、第２の内部スペーサとを含む。第１の内部スペーサは、好ましくは、第２の内部スペーサと垂直方向に整列している。第１の内部スペーサと第２の内部スペーサとは、ソース／ドレイン・エピタキシャル領域の側壁に直接接触し得る。第１の内部スペーサは、ソース／ドレイン・エピタキシャル領域の下部側壁に直接接触して、第２のゲート積層体をＳＴＩ領域から分離し得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【国際調査報告】