特表 2024-545354 電流保護型半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-05

(54)【発明の名称】電流保護型半導体装置

(51)【国際特許分類】

   H01L 21/329 20060101AFI20241128BHJP

   H01L 29/861 20060101ALI20241128BHJP

【ＦＩ】

H01L29/88 F

H01L29/91 C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024538981

(86)(22)【出願日】2022-01-13

(85)【翻訳文提出日】2024-06-25

(86)【国際出願番号】 CN2022071710

(87)【国際公開番号】W WO2023123564

(87)【国際公開日】2023-07-06

(31)【優先権主張番号】202111609485.0

(32)【優先日】2021-12-27

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】524240870

【氏名又は名称】南京芯舟科技有限公司

【氏名又は名称原語表記】ＮＡＮＪＩＮＧ ＳＩＮＮＯＰＯＷＥＲ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．， ＬＴＤ

【住所又は居所原語表記】Ｄｕ， Ｗｅｎｆａｎｇ Ｒｏｏｍ ５０２， Ｔｏｗｅｒ Ａ， Ｎｅｗ Ｃｉｔｙ Ｈｅａｄｑｕａｒｔｅｒｓ Ｂｕｉｌｄｉｎｇ， Ｎｏ． １ Ｐｕｋｏｕ Ａｖｅｎｕｅ， Ｐｕｋｏｕ Ｄｉｓｔｒｉｃｔ Ｎａｎｊｉｎｇ， Ｊｉａｎｇｓｕ ２１００９６ Ｃｈｉｎａ

(74)【代理人】

【識別番号】100167184

【弁理士】

【氏名又は名称】井上 真一郎

(72)【発明者】

【氏名】▲呂▼ 信江

(72)【発明者】

【氏名】朱 旭▲強▼

(72)【発明者】

【氏名】社 文芳

(57)【要約】

本発明は電流保護型半導体装置が開示され、半導体装置に係る。当該半導体装置の内部抵抗は、回路過負荷電流の発生時にローインピーダンスからハイインピーダンスに瞬時に切り替えることができ、これにより、サージ電流を遮断し、回路における他の素子を保護するという目的を実現し、応答時間はマイクロ秒レベルひいてはナノ秒レベルとなる。電流保護型半導体装置は、Ｎ＋型の半導体基板００１を含み、Ｎ＋型の半導体基板００１の上方に、装置に対して主に耐圧する層であるＮ型の耐圧層００２が設けられている。Ｎ型の耐圧層００２の上面には、少なくとも１つのＮ型の転流領域００７と、少なくとも１つのＰ型のソース領域００４と、が設けられる。Ｎ型の耐圧層００２内には、さらに少なくとも１つのＰ型の埋め込み層００３が設けられ、当該Ｐ型の埋め込み層００３はＮ型の耐圧層００２によって囲まれている。ＴＢＣの両端間の異なる電圧の下で、ＴＢＣ装置の内部抵抗は、ローインピーダンスとハイインピーダンスとの２種の異なる状態の間で切り替える。
【選択図】図２

【特許請求の範囲】

【請求項1】

少なくとも１つのセル構造を含む、電流保護型半導体装置であって、
前記セル構造は、基板領域と、を含み、前記基板領域の上方に第１の導電型の耐圧層が設けられ、
前記耐圧層の上面には、第１の導電型の転流領域と、少なくとも１つの第２の導電型のソース領域とが設けられ、前記耐圧層内には、少なくとも１つの第２の導電型の埋め込み層が設けられ、前記埋め込み層は、前記耐圧層によって囲まれ、
前記基板領域の底部には、第１の電極が接続され、前記耐圧層の上面には、第２の電極と、フローティングオーミック接触電極とが設けられ、前記第２の電極は、前記ソース領域に接続され、前記フローティングオーミック接触電極は、前記転流領域と前記ソース領域にそれぞれ接続され、
前記基板領域の導電型は第１の導電型又は第２の導電型であり、前記基板領域が第１の導電型である場合、前記基板領域の不純物濃度は、前記耐圧層の不純物濃度以上である、
ことを特徴とする電流保護型半導体装置。

【請求項2】

前記基板領域が第２の導電型である場合、前記基板領域と前記耐圧層との間に、第１の導電型のストップ層が設けられる、
ことを特徴とする請求項１に記載の電流保護型半導体装置。

【請求項3】

前記基板領域内には、第１の導電型のアノード短絡領域が設けられ、前記アノード短絡領域の一方側は、前記ストップ層に接続され、他方側は前記第１の電極に接続される、
ことを特徴とする請求項２に記載の電流保護型半導体装置。

【請求項4】

前記耐圧層には、第１の導電型と第２の導電型が交互に配列されるスーパージャンクション構造が設けられる、
ことを特徴とする請求項１－３のいずれかの１項に記載の電流保護型半導体装置。

【請求項5】

前記ソース領域内の頂部には、第１の導電型の電荷補償領域が設けられる、
ことを特徴とする請求項１－３のいずれかの１項に記載の電流保護型半導体装置。

【請求項6】

前記ソース領域の外部の上面には、平面型の金属－媒体－半導体構造が設けられ、前記平面型の金属－媒体－半導体構造の金属層は第３の電極である、
ことを特徴とする請求項１－３のいずれかの１項に記載の電流保護型半導体装置。

【請求項7】

前記ソース領域内の上面には、トレンチ型の金属－媒体－半導体構造が設けられ、前記トレンチ型の金属－媒体－半導体構造の金属層は第３の電極である、
ことを特徴とする請求項１－３のいずれかの１項に記載の電流保護型半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、特に高圧及び／又は大電力に係る電流保護型半導体装置に関する。

【背景技術】

【0002】

半導体の保護装置は、家電製品、白家電、産業制御、パワーエレクトロニクス，及び防衛電子装備などの分野に広く用いられている。余った電圧又は電流を瞬間に放出する電子部品として、正常状態において、保護装置は主回路の補助素子とされるのみで、主回路の正常の回路機能に関与せず、又は影響を与えない。保護装置の両端の電圧又は保護装置を流れる電流が所定の閾値を超えた場合のみに、主回路を保護するという目的を達成するために、保護装置は、保護作業状態に入る。

【0003】

現在、保護装置の保護モードの多くは、電圧型保護であり、即ち、保護されている回路の両端の電圧が過負荷になると、保護装置の等価インピーダンスが変化され、電圧のオーバーシュートを制御し、回路を保護する効果を奏する（図１の破線で示したように）。しかし、回路において過電流が発生した場合、電圧型保護装置の保護効果が限られているため、電流型保護装置又は電流・電圧型の組み合わせ保護システムを採用する必要がある。

【0004】

現在の電流型保護装置の多くは、温度に係る熱電素子であり、熱電素子を流れる電流が所定の値を超えた後に、当該素子の温度が上昇し、その等価インピーダンスが大きくなり、過電流が弱くなることにより保護の目的を達成している。明らかに、熱電型の電流保護装置は、温度が変化することにより保護効果を奏するので、その反応速度が遅すぎて、例えば高速デジタル通信インターフェースの雷サージ等に対する防護などの、短い反応時間を求める応用分野には適合ではない。そのため、高い応答速度（マイクロ秒レベル、ひいてはナノ秒レベル）の電流型防護半導体装置が早急に求められている。

【発明の概要】

【0005】

本発明は、超急速電流過渡抑制半導体二端装置（Ｔｒａｎｓｉｅｎｔ Ｂｌｏｃｋｉｎｇ Ｂｌｏｃｋｉｎｇ Ｃｏｍｐｏｎｅｎｔ、以下ＴＢＣと略称する）である電流保護型半導体装置を開示する。その目的は、回路が正常に動作している初期状態において電流過渡抑制器ＴＢＣがローインピーダンス状態となり、回路の電流がＴＢＣの最大ピーク電流を超えた場合、ＴＢＣの等価インピーダンスがマイクロ秒レベルひいてはナノ秒レベルの時間内にローインピーダンスからハイインピーダンスに切り替えることにより、回路のサージ電流（ＴＢＣの電流－電圧出力特性曲線は図１の実線で示される）を遮断し、サージ電圧が印加されなくなり又は電流過渡抑制器の両端の電圧が小さい場合、ＴＢＣの等価インピーダンスがハイインピーダンスからローインピーダンスに回復することである。

【0006】

本開示の上記技術的目的は、以下の技術案で実現される。
電流保護型半導体装置は、少なくとも１つのセル構造を含み、前記セル構造は、基板領域と、を含み、前記基板領域の上方に第１の導電型の耐圧層が設けられ、前記耐圧層の上面には、第１の導電型の転流領域と、少なくとも１つの第２の導電型のソース領域とが設けられ、前記耐圧層内には、少なくとも１つの第２の導電型の埋め込み層が設けられ、前記埋め込み層は、前記耐圧層によって囲まれ、前記基板領域の底部には、第１の電極が接続され、前記耐圧層の上面には、第２の電極と、フローティングオーミック接触電極とが設けられ、前記第２の電極は、前記ソース領域に接続され、前記フローティングオーミック接触電極は、前記転流領域と前記ソース領域にそれぞれ接続され、前記基板領域の導電型は第１の導電型又は第２の導電型であり、前記基板領域が第１の導電型である場合、前記基板領域の不純物濃度は、前記耐圧層の不純物濃度以上である。

【0007】

さらに、前記基板領域が第２の導電型である場合、前記基板領域と前記耐圧層との間に、第１の導電型のストップ層が設けられる。

【0008】

さらに、前記基板領域内には、第１の導電型のアノード短絡領域が設けられ、前記アノード短絡領域の一方側は、前記ストップ層に接続され、他方側は前記第１の電極に接続される。

【0009】

さらに、前記耐圧層には、第１の導電型と第２の導電型が交互に配列されるスーパージャンクション構造が設けられる。

【0010】

さらに、前記ソース領域内の頂部には、第１の導電型の電荷補償領域が設けられる。

【0011】

さらに、前記ソース領域の外部の上面には、平面型の金属－媒体－半導体構造が設けられ、前記平面型の金属－媒体－半導体構造の金属層は第３の電極である。

【0012】

さらに、前記ソース領域内の上面には、トレンチ型の金属－媒体－半導体構造が設けられ、前記トレンチ型の金属－媒体－半導体構造の金属層は第３の電極である。

【0013】

本開示の有益な効果はいかのようである：本開示に記載の電流保護型半導体装置は、基板領域と、を含み、前記基板領域の上方に第１の導電型の耐圧層が設けられ、前記耐圧層の上面には、第１の導電型の転流領域と、少なくとも１つの第２の導電型のソース領域とが設けられ、前記耐圧層内には、少なくとも１つの第２の導電型の埋め込み層が設けられ、前記埋め込み層は、前記耐圧層によって囲まれる。前記基板領域の底部には、第１の電極が接続され、前記耐圧層の上面には、第２の電極と、ＦＯＣ電極とが設けられ、前記第２の電極は、前記ソース領域に接続され、前記ＦＯＣ電極は、前記転流領域と前記ソース領域にそれぞれ接続される。
上記の電流保護型半導体装置によれば、当該半導体装置の内部抵抗は、回路過負荷電流の発生時にローインピーダンスからハイインピーダンスに瞬時に切り替えることができ、それにより、サージ電流を早速に遮断し、回路における他の素子保護する目的を実現できる。応答時間はマイクロ秒レベルひいてはナノ秒レベルとなる。

【図面の簡単な説明】

【0014】

【図1】図１は、電圧保護型半導体装置（破線）及び本発明に係る電流保護型半導体装置（実線）の電流－電圧出力特性曲線の模式図である。

【図2】図２は、本発明に係る電流過渡抑制器のチップのセル構造の模式図である。

【図3】図３は、本発明に係る実施例１の構造模式図である。

【図4】図４は、本発明に係る実施例２の構造模式図である。

【図5】図５は、本発明に係る実施例３の構造模式図である。

【図6】図６は、本発明に係る実施例４の構造模式図である。

【図7】図７は、本発明に係る実施例５の構造模式図である。

【図8】図８は、本発明に係る実施例６の構造模式図である。

【図9】図９は、本発明に係る実施例７の構造模式図である。

【図10】図１０は、本発明に係る実施例８の構造模式図である。

【発明を実施するための形態】

【0015】

以下、図面を参照しながら本開示の技術的案について詳細に説明する。本願の説明において、「第１」、「第２」、「第３」という用語は、単に目的を説明するためのものであり、相対的な重要性を指示又は暗示したり、示す技術的特徴の数を暗黙的に指示したりするものではなく、異なる構成部分を区別するのみに使用されるものである。本願の説明において、第１の導電型はＮ型とＰ型とを含み、第２の導電型は同じくＮ型とＰ型とを含み、第１の導電型がＮ型である場合、第２の導電型はＰ型であり、第１の導電型がＰ型である場合、第２の導電型はＮ型である。

【0016】

また、「上」、「下」、「前」、「後」、「左」、「右」、「頂部」、「底部」、「側壁」、「垂直」、「水平」、「上面」等の用語が示す方位又は位置関係は、図面に示す方位又は位置関係に基づくものであり、本発明をより説明しやすく及び説明を簡単にするためのものであり、示す装置又は素子が必ず特定の方位を有し、特定の方位で構造及び操作されることを指示又は暗示するものではないため、本発明を制限するものと理解すべきではない。

【0017】

図面および説明は、本質上模式的であって、限定的なものではない。図面において、似たような構成の要素には同一の符号を付与している。また、図面に示された各アセンブリの寸法及び厚さは、理解及び説明の便宜のため、任意に示されているが、本願はこれに限定されない。

【0018】

図面では、明瞭、理解および説明の便宜のため、設備、システム、アセンブリ、及び回路の配置範囲を誇張している。理解すべきこととして、アセンブリが他のアセンブリの「上」に「位置」するとした場合、前記アセンブリは、前記他のアセンブリの上に直接位置することを示してもよく、又は中間アセンブリがあってもよい。

【0019】

また、説明において、明確に反対的に記載されていない限り、「含む」という言葉は、当該アセンブリを含むことに解釈されるべきであり、他のアセンブリを排除しないことに解釈される。なお、明細書において、「・・・の上に位置する」という記載は、対象アセンブリの上方又は下方に位置することを意味し、必ずしも重力方向の頂部上に位置することを意味しない。

【0020】

本願は、所定の発明の目的を達成するために採用される技術的手段及び効果を更に説明するために、以下、図面及び具体的な実施例を参照して、本願による高圧及び/又は大電力の能動防護型半導体装置について、その具体的な実施形態、構造、特徴及びその効果を詳細に説明する。

【0021】

図１は、電圧保護型半導体装置（破線）及び本発明に係る電流保護型半導体装置（実線）の電流－電圧出力特性曲線の模式図である。電圧保護型半導体装置の両端のバイアス電圧が小さい場合、装置はハイインピーダンスの特性を現し、装置の両端電圧が臨界トリガ最大電圧Ｖｍａｘに達した場合、装置は瞬間的にローインピーダンスに切り替え、電圧が抑制される。一方、電流保護型半導体装置において、当該装置を流れる電流が小さい場合、装置はローインピーダンスの特性を現し、装置を流れる電流が臨界トリガ最大電流Ｉｍａｘに達した場合、装置は瞬間的にハイインピーダンスに切り替え、電流が遮断され、回路をサージ電流による衝撃から保護することを実現する。

【0022】

図１に示すような電流保護型半導体装置の電圧－電流出力特性曲線を得るために、本発明は、超急速電流過渡抑制半導体二端装置を提供する。当該装置は、複数のセルユニットから構成され、図２は、本発明に係る超急速電流過渡状態抑制半導体二端装置（ＴＢＣ）の１つのセル構造の断面模式図である。具体的な実施例として、セル構造は、Ｎ＋型の半導体基板００１と、Ｎ＋型の半導体基板００１の上方に設けられ、耐圧層として装置に対して主に耐圧する層であるＮ型の耐圧層００２と、を含む。Ｎ型の耐圧層００２の上面には、少なくとも１つのＮ型の転流領域００７と、少なくとも１つのＰ型のソース領域００４と、が設けられる。Ｎ型の耐圧層００２内には、さらに少なくとも１つのＰ型の埋め込み層００３が設けられ、当該Ｐ型の埋め込み層００３はＮ型の耐圧層００２によって囲まれている。第１の電極Ｔ及び第２の電極Ｓは、金属材料を含むか又は金属材料からなる。第１の電極Ｔは、Ｎ＋型の半導体基板００１に直接に接触し、第２の電極Ｓは、Ｐ型のソース領域００４に直接に接触する。また、さらに少なくとも１つのフローティングオーミック接触電極（Ｆｌｏａｔｉｎｇ Ｏｈｍｉｃ Ｃｏｎｔａｃｔ、以下ＦＯＣ電極と略称する）を含み、ＦＯＣ電極は、少なくとも一部のＮ型の転流領域００７及び少なくとも一部のＰ型ソース領域００４に接触し、ＦＯＣ電極は、Ｎ型の転流領域００７とＰ型のソース領域００４とそれぞれオーミック接触を形成する。前記Ｐ型の埋め込み層００３の電位は、第２の電極Ｓの電位と等しい。

【0023】

以下、図２に示す実施例に基づいて、本発明に係る超急速電流過渡抑制半導体装置の主な電気的特性を説明する。

【0024】

（１）、第１の電極Ｔと第２の電極Ｓとのバイアス電圧ＶＳＴがゼロから増加し且つＶＳＴの値が小さい場合、図２に示す実施例において、第１の電極Ｔと第２の電極Ｓとの間がローインピーダンスの特性を示す。その理由は以下のようである：ＶＳＴの値が小さい場合、ほとんどのＮ型の耐圧層００２が空乏化されず、この時のＮ＋型の半導体基板００１、中性のＮ型の耐圧層００２及びＮ型の転流領域００７の３者の電位は等しく、即ち、ＦＯＣ電極と第１の電極Ｔとの電位が等しいため、ＦＯＣ電極とＳ電極との間の電圧はＶＳＴの値とが等しく、Ｐ型のソース領域００４にはＦＯＣ領域から電極Ｓに向かう電界が存在する。この時、Ｐ型のソース領域００４において、多数キャリア（正孔）がＦＯＣ電極から出発し、Ｐ型のソース領域００４を介して電極Ｓに到達することが明らかである。それと同時に、電流の連続性を保つため、Ｎ型の耐圧層００２において、多数キャリア（電子）がＦＯＣ電極から出発し、Ｎ型の転流領域００７、Ｎ型の耐圧層００２、及びＮ＋型半導体基板００１を介して第１の電極Ｔに到達することで、電極Ｔと電極Ｓの間で継続的な電流を形成する。ＶＳＴが小さい場合、直列されているＰ型のソース領域００４、Ｎ型の転流領域００７、Ｎ型の耐圧層００２、及びＮ＋型の半導体基板００１の抵抗である装置の等価抵抗がローインピーダンスの特性を示すことは明らかである。

【0025】

（２）、第１の電極Ｔと第２の電極Ｓとのバイアス電圧ＶＳＴが所定値まで増加した場合、第１の電極Ｔと第２の電極Ｓとの間が突然ハイインピーダンスの特性に切り替える。その理由は以下のようである：ＶＳＴの増加に伴い、Ｎ型の耐圧層００２のＰ型の埋め込み層００３とＰ型のソース領域００４にそれぞれ近い付近の領域が徐々に空乏化される同時に、Ｐ型の埋め込み層００３とＰ型のソース領域００４内にも対応の空乏領域が現し、且つ空乏領域の幅がＶＳＴの増加につれて増加する。空乏領域がＰ型の埋め込み層００３とＰ型のソース領域００４との間のＮ型の耐圧層００２がすべて空乏化されるように拡散された場合、Ｎ型の転流領域００７、Ｎ型の耐圧層００２、及びＮ＋の型半導体基板００１との間には、線形の抵抗の特性を示さなくなり、Ｎ型の耐圧層００２内の電子電流の通路は、高次微分の抵抗の特性を示す。ＶＳＴがさらに増加するに伴い、Ｐ型の埋め込み層００３及びＰ型のソース領域００４内の空乏層が徐々に拡散され、ＶＳＴが増加されてＰ型のソース領域００４のほとんどの部分を空乏化された場合、Ｐ型のソース領域００４内の正孔電流の通路も高次微分の抵抗の特性を現し、この時電極Ｔから電極Ｓに流れる電流がピーク値に達する（図１に示されるＩＭＡＸ）。ＶＳＴがさらに増加するに伴い、空乏化されたＮ型の耐圧層００２の領域内のイオン化ドナーの正電荷が発する電気力線のほとんどは、空乏化されたＰ型のソース領域００４の領域内のイオン化アクセプターの負電荷によって吸収されることで、Ｐ型のソース領域００４の領域内の電界分布を変える。Ｐ型のソース領域００４の領域内の電界の方向が当初のＦＯＣから電極Ｓに向かう方向から電極ＳからＦＯＣに向かう方向に変更した場合、電極Ｔと電極Ｓの間には電流の通路が存在しなくなり、即ち、電極Ｔと電極Ｓの間は遮断（ハイインピーダンス）の特性を現し、図１に示すように、電圧が大きい場合、電流が大幅に低下される。

【0026】

（３）、第１の電極Ｔと第２の電極Ｓとの等価抵抗の抵抗値が低抵抗から高抵抗に切り替える速度は、マイクロ秒レベルひいてはナノ秒レベルとなる。それは、半導体内部の空乏層の構成と対応する各半導体領域内部の電界分布の変更がナノ秒レベルであるからである。

【0027】

図２に示す実施例において、多数キャリアを導電キャリアとしている。ただし、多数キャリアと少数キャリアとが同時に導電（双極型）するものであってもよい。図３は、図２における実施例を双極型導電に改善した具体的な実施形態を示す。図３における実施例の基板領域がＰ型の基板領域０２０を採用していることが図２における実施例との相違点である。図２における実施例の原理と類似で、ＶＳＴの値が小さい場合、ほとんどのＮ型の耐圧層００２が空乏化されず、この時、Ｐ型のソース領域００４内に多数キャリア（正孔）がＦＯＣ電極から出発してＰ型のソース領域００４を介して電極Ｓに達する。それと同時に、電流の連続性を保証するために、Ｎ型の耐圧層００２内に多数キャリア（電子）がＦＯＣ電極から出発してＮ型の転流領域００７、及びＮ型の型耐圧層００２を介してＰ型の基板領域０２０に達し、最終的に第１の電極Ｔに達する。電子がＰ型の基板領域０２０に注入されることに伴い、さらに少数キャリア（正孔）がＰ型の基板領域０２０からＮ型の耐圧層００２に注入されることになり、最終的にＰ型のソース領域００４に達することにより、電極Ｔと電極Ｓとの間に持続的な電流が形成される。２種類のキャリアによって同時に導電するため、図３の実施例は、図２の実施例よりもっと小さい等価抵抗を有する。ＶＳＴがさらに増加することに伴い、Ｎ型の耐圧層００２、Ｐ型の埋め込み層００３、及びＰ型のソース領域００４の一部の領域が徐々に空乏化され、最終的に電極Ｔと電極Ｓとの間は遮断（ハイインピーダンス）の特性を示すことになる。抵抗値が変化する原理は図２における実施例と同様であるため、ここでは説明を省略する。

【0028】

図４は、図３に基づいてＮ型の電界ストップ層００５が追加された実施例の構造模式図である。同じ耐圧で、図４におけるＮ型の電界ストップ層００５の導入によって、Ｎ型の耐圧層００２の厚さをより小さくすることができ、それにより、デバイスのオン抵抗を低減することができる。

【0029】

図５は、図４に基づいてＰ型の基板領域内にＮ型のアノード短絡領域００８が追加された実施例の構造模式図である。Ｎ型のアノード短絡領域００８は、一方側がＮ型の電界ストップ層００５に接し、他方側が電極Ｔに直接に接している。Ｎ型の領域００８の存在によって、Ｐ型のソース領域００４、Ｎ型の耐圧層００２、及びＮ型の電界ストップ層００５とＮ型のアノード短絡領域００８との間に、ＰＮダイオード構造が形成されるため、図５は、電極Ｓから電極Ｔ方向への電流の導通能力を有する。

【0030】

特に説明しない限り、以下に提供される実施例はいずれも図２において実施例の基板構造を例として説明するが、これは本発明の保護範囲をいかなる方式で限定するものではない。以下に係る実施例は、図３－図５に示す基板構造にも同様に適用される。

【0031】

図６は、図２における実施例に基づいて、２つのＰ型の埋め込み層００３を用いた実施例の構造模式図である。図２における実施例の原理説明により、Ｐ型の埋め込み層００３とＰ型のソース領域００４との間のＮ型の耐圧層００２の空乏領域の幅が、本発明のＴＢＣ装置の出力電気特性を決めることが分かる。図６は、２つのＰ型の埋め込み層００３を用いることで、空乏層の拡散範囲をさらに最適化し、図２における実施例の電気特性がより容易に得られる。Ｐ型の埋め込み層００３は複数存在してもよいことは明らかであるので、ここでは説明を省略する。

【0032】

図７は、図２における実施例に基づいて、Ｎ型の耐圧層００２内にスーパージャンクション（Ｓｕｐｅｒ－Ｊｕｎｃｔｉｏｎ）構造を採用した模式図である。図７の主な特徴は、Ｎ型の耐圧層００２内にＮＰＮＰＮＰが交互に配列されるスーパージャンクション構造を採用していることにある。スーパージャンクション（Ｓｕｐｅｒ－Ｊｕｎｃｔｉｏｎ）構造を採用することで、同じ耐圧で、より低いオン抵抗を得ることができることは周知である。

【0033】

図８は、図２における実施例に基づいて、Ｐ型のソース領域００４内にＮ型の補助電荷補償領域０１０が設けられている構造模式図である。図２における実施例の原理説明により、ＶＳＴ値が大きい場合、空乏化されたＮ型００２領域内のイオン化ドナーの正電荷が発する電気力線のほとんどは、空乏化されたＰ型のソース領域００４の領域内のイオン化アクセプターの負電荷によって吸収されることで、Ｐ型のソース領域００４の領域内の電界分布を変えた。Ｐ型のソース領域００４の領域内の電界の方向が当初のＦＯＣから電極Ｓに向かう方向から電極ＳからＦＯＣに向かう方向に変更した場合、電極Ｔと電極Ｓの間には電流の通路が存在しなくなり、即ち、電極Ｔと電極Ｓの間は遮断（ハイインピーダンス）の特性を示すことが分かる。図８における実施例では、Ｐ型のソース領域００４内にＮ型の補助電荷補償領域０１０を設けることで、Ｐ型のソース領域００４の有効電荷量を低下させ、Ｐ型のソース領域００４の空乏領域の拡散速度を向上させ、より図１に示すような電気特性を容易に得られる。

【0034】

図９は、図２における実施例に基づいて、平面の「金属－媒体－半導体」（ＭＩＳ）構造が採用された模式図である。一部のＰ型のソース領域００４の上に誘電体層１０１が被覆され、誘電体層１０１の上に電極Ｍが被覆される。電極Ｍに所定の電圧を印加することによって、Ｐ型のソース領域００４の空乏領域の幅を容易に変化させ、これにより、Ｐ型のソース領域００４の有効電荷量を調整することができる。

【0035】

図１０は、図２における実施例に基づいて、トレンチの「金属－媒体－半導体」（ＭＩＳ）構造が採用された模式図である。一部のＰ型のソース領域００４の内部の上面に誘電体層１０１が設けられ、誘電体層１０１とソース領域００４との間に内部電極Ｍが設けられる。電極Ｍに所定の電圧を印加することによって、Ｐ型のソース領域００４の空乏領域の幅を容易に変化させ、これにより、Ｐ型のソース領域００４の有効電荷量を調整することができる。明らかに、トレンチユニットは１つ又は複数あってもよい。

【0036】

以上は、本開示の例示的な実施例であり、本開示の保護範囲は、特許請求の範囲及びその均等物によって限定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】