特表 2024-545412 低ゲート酸化物トランジスタを用いた広電圧ゲートドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-06

(54)【発明の名称】低ゲート酸化物トランジスタを用いた広電圧ゲートドライバ

(51)【国際特許分類】

   H03K 17/0812 20060101AFI20241129BHJP

   H03K 17/687 20060101ALI20241129BHJP

   H03K 17/08 20060101ALN20241129BHJP

【ＦＩ】

H03K17/0812

H03K17/687 A

H03K17/08 C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024532395

(86)(22)【出願日】2022-11-30

(85)【翻訳文提出日】2024-07-05

(86)【国際出願番号】 US2022051320

(87)【国際公開番号】W WO2023101999

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】17/538,953

(32)【優先日】2021-11-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】アフメッド エッサム ハシム

(72)【発明者】

【氏名】カーティケヤン カンダスワミ

(72)【発明者】

【氏名】アビヒシェク バダリナス

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX33

5J055BX16

5J055DX13

5J055DX22

5J055DX56

5J055EX07

5J055EY01

5J055EY13

5J055EY21

5J055EZ03

5J055EZ04

5J055EZ07

5J055EZ16

5J055EZ25

5J055EZ31

5J055EZ50

5J055GX01

5J055GX06

(57)【要約】

ゲートドライバ回路が、第１～第３のトランジスタ（Ｍ１、Ｍ３、Ｍ４）と第１の電圧クランプ（２０６）と制御論理（２１０）とを含む。第１のトランジスタ（Ｍ１）は第１の制御入力と第１及び第２の電流端子とを有する。第１の電流端子は第１の電圧端子に結合する。第１の電圧クランプは第１の電圧端子と第１の制御入力との間に結合する。第２のトランジスタ（Ｍ３）は、第１の制御入力と第２の電圧端子との間に結合する。第３のトランジスタ（Ｍ４）は第１の制御入力と第２の電圧端子との間に結合する。第３トランジスタは第２トランジスタより小さい。制御論理は、第２及び第３のトランジスタの両方をオンにし、それによって第１のトランジスタをオンにするように構成され、第１の制御論理（２１０）は、第１のトランジスタをオン状態に保つため第３のトランジスタをオン状態に保つ一方で、第１のトランジスタがオンになった後に第２のトランジスタをオフにするように構成されている。

【特許請求の範囲】

【請求項1】

ゲートドライバ回路であって、
第１の制御入力と第１及び第２の電流端子とを有する第１のトランジスタであって、前記第１の電流端子が第１の電圧端子に結合される、前記第１のトランジスタと、
第２の制御入力と第３及び第４の電流端子とを有する第２のトランジスタであって、前記第４の電流端子が第２の電圧端子に結合され、前記第２及び第３の電流端子が、前記ゲートドライバ回路の出力端子において共に結合される、前記第２のトランジスタと、
前記第１の電圧端子と前記第１の制御入力との間に結合される第１の電圧クランプと、
前記第２の制御入力と前記第２の電圧端子との間に結合される第２の電圧クランプと、
前記第１の制御入力と前記第２の電圧端子との間に結合される第１の電流経路と、
前記第１の制御入力と前記第２の電圧端子との間に結合される第２の電流経路であって、前記第１の電流経路が、前記第２の電流経路よりも大きな電流を提供するように構成されている、前記第２の電流経路と、
前記第１及び第２の電流経路の両方をオンにすることによって前記第１のトランジスタをオンにするように構成されている制御論理と、
を含み、
前記制御論理が、前記第１のトランジスタをオン状態に維持するため前記第２の電流経路をオンにする一方で、前記第１のトランジスタがオンにされた後に前記第１の電流経路をオフにするように構成されている、
ゲートドライバ回路。

【請求項2】

請求項１のゲートドライバ回路であって、
前記第１の電圧クランプが第１の電圧クランプ制御出力を含み、前記第１の電圧端子と前記第１の制御入力との間の電圧差が閾値を超えることに応答して、前記第１の電圧クランプが、前記第１の電圧クランプ制御出力上に信号をアサートするように構成され、
前記第１の電圧クランプ制御出力に結合される第１の入力と、第２の入力と、出力とを有するフリップフロップを更に含む、
ゲートドライバ回路。

【請求項3】

請求項２のゲートドライバ回路であって、
第１の入力、第２の入力、及び論理ゲート出力を有する論理ゲートを更に含み、前記論理ゲートの前記第１の入力が前記フリップフロップの前記出力に結合され、前記論理ゲート出力が前記第１の電流経路に結合される、ゲートドライバ回路。

【請求項4】

請求項２のゲートドライバ回路であって、前記フリップフロップが、セット・リセットフリップフロップである、ゲートドライバ回路。

【請求項5】

請求項１のゲートドライバ回路であって、前記第１の電圧クランプがデュアルニー電圧クランプであり、前記第２の電圧クランプもデュアルニー電圧クランプである、ゲートドライバ回路。

【請求項6】

請求項１のゲートドライバ回路であって、前記第１の電圧クランプが、
第３の電圧端子において電流源に結合される第１の抵抗器と、
前記第３の電圧端子に結合される制御入力を有する第３のトランジスタであって、一対の電流端子を有する、前記第３のトランジスタと、
前記一対の電流端子のうちの一方に結合される制御入力を有する第４のトランジスタと、
を含む、ゲートドライバ回路。

【請求項7】

請求項６のゲートドライバ回路であって、前記第１の電圧クランプが、
前記一対の電流端子の他方に結合される電流ミラーと、
前記電流ミラーに結合される第２の抵抗器と、
を更に含み、
前記第２の抵抗器の電圧が前記第１の電圧クランプ制御出力を生成するように構成されている、
ゲートドライバ回路。

【請求項8】

請求項１のゲートドライバ回路であって、前記制御論理が、
入力と出力を有するワンショットと、
前記ワンショットの前記入力に結合される入力と、出力とを有する遅延と、
第１及び第２の入力を有する論理ゲートと、
を含み、
前記論理ゲートの前記第１の入力が前記ワンショットの前記出力に結合され、前記論理ゲートの前記第２の入力が前記遅延の前記出力に結合され、前記論理ゲートがさらに、前記第１の電流経路に結合される出力を有する、
ゲートドライバ回路。

【請求項9】

請求項１のゲートドライバ回路であって、前記制御論理が第１の制御論理であり、前記ゲートドライバ回路が更に、
前記第２のトランジスタをオンにするように構成されている第３の電流経路と、
前記第２のトランジスタをオンにするように構成されている第４の電流経路と、
前記第３及び第４の電流経路の両方をオンにして、それによって前記第２のトランジスタをオンにするように構成されている第２の制御論理と、
を含み、
前記第３の電流経路が、前記第４の電流経路よりも大きな電流を提供するように構成されており、
前記第２の制御論理が、前記第２のトランジスタをオン状態に維持するために前記第４の電流経路をオン状態に維持する一方で、前記第２のトランジスタがオンになった後に前記第３の電流経路をオフにするように構成されている、
ゲートドライバ回路。

【請求項10】

ゲートドライバ回路であって、
第１の制御入力と第１及び第２の電流端子とを有する第１のトランジスタであって、前記第１の電流端子が第１の電圧端子に結合される、前記第１のトランジスタと、
前記第１の電圧端子と前記第１の制御入力との間に結合される第１の電圧クランプと、
前記第１の制御入力と前記第２の電圧端子との間に結合される第２のトランジスタと、
前記第１の制御入力と前記第２の電圧端子との間に結合される第３のトランジスタであって、前記第２のトランジスタよりも小さい前記第３のトランジスタと、
前記第２及び第３のトランジスタの両方をオンにし、それによって前記第１のトランジスタをオンにするように構成されている第１の制御論理と、
を含み、
前記第１の制御論理が、前記第１のトランジスタをオン状態に維持するため前記第３のトランジスタをオン状態に維持する一方で、前記第１のトランジスタがオンになった後に前記第２のトランジスタをオフにするように構成されている、
ゲートドライバ回路。

【請求項11】

請求項１０のゲートドライバ回路であって、更に、
第２の制御入力と第３及び第４の電流端子とを有する第４のトランジスタであって、前記第４の電流端子が第２の電圧端子に結合され、前記第２及び第３の電流端子が、前記ゲートドライバ回路の出力端子において共に結合される、前記第４のトランジスタと、
前記第２の制御入力と前記第２の電圧端子との間に結合される第２の電圧クランプと、
オンのときに、前記第４のトランジスタをオンにするように構成されている第５のトランジスタと、
オンのときに、前記第４のトランジスタをオンにするように構成されている第６のトランジスタであって、前記第６のトランジスタが前記第５のトランジスタよりも小さい、前記第６のトランジスタと、
前記第５及び第６のトランジスタの両方をオンにし、それによって前記第４のトランジスタをオンにするように構成されている第２の制御論理と、
を含み、
前記第２の制御論理が、前記第４のトランジスタをオン状態に維持するため前記第６のトランジスタをオン状態に維持する一方で、前記第４のトランジスタをオンにした後に前記第５のトランジスタをオフにするように構成されている、
ゲートドライバ回路。

【請求項12】

請求項１０のゲートドライバ回路であって、
前記第１の電圧クランプが第１の電圧クランプ制御出力を含み、前記第１の電圧クランプが、前記第１の電圧端子と前記第１の制御入力との間の電圧差が閾値を超えることに応答して、前記第１の電圧クランプ制御出力上に信号をアサートするように構成され、
前記第１の電圧クランプ制御出力に結合される第１の入力と、第２の入力と、出力とを有するフリップフロップを更に含む、
ゲートドライバ回路。

【請求項13】

請求項１２のゲートドライバ回路であって、第１の入力、第２の入力、及び論理ゲート出力を有する論理ゲートを更に含み、前記論理ゲートの前記第１の入力が前記フリップフロップの前記出力に結合され、前記論理ゲート出力が前記第１の電流経路に結合される、ゲートドライバ回路。

【請求項14】

請求項１０のゲートドライバ回路であって、前記第１の電圧クランプが、デュアルニー電圧クランプである、ゲートドライバ回路。

【請求項15】

請求項１０のゲートドライバ回路であって、前記第１の電圧クランプが、
第３の電圧端子において電流源に結合される第１の抵抗器と、
前記第３の電圧端子に結合される制御入力を有する第４のトランジスタであって、一対の電流端子を有する、前記第４のトランジスタと、
前記一対の電流端子の一方に結合される制御入力を有する第５のトランジスタと、
を含む、ゲートドライバ回路。

【請求項16】

請求項１５のゲートドライバ回路であって、前記第１の電圧クランプが電圧クランプ出力制御端子を含み、前記第１の電圧クランプが、前記第１の電圧端子と前記第１の制御入力との間の電圧差がクランピング電圧閾値に達していることを示す信号を前記電圧クランプ出力制御端子上に生成するように構成されている、ゲートドライバ回路。

【請求項17】

ゲートドライバ回路であって、
第１の制御入力と第１及び第２の電流端子とを有する第１のトランジスタであって、前記第１の電流端子が第１の電圧端子に結合される、前記第１のトランジスタと、
第２の制御入力と第３及び第４の電流端子とを有する第２のトランジスタであって、前記第４の電流端子が第２の電圧端子に結合され、前記第２及び第３の電流端子が、前記ゲートドライバ回路の出力端子において共に結合される、前記第２のトランジスタと、
前記第１の電圧端子と前記第１の制御入力との間に結合される第１のデュアルニー電圧クランプであって、前記第１の電圧端子と前記第１の制御入力との間の電圧差を第１の電圧クランピング閾値でクランプするように構成されている、前記第１のデュアルニー電圧クランプと、
前記第２の制御入力と前記第２の電圧端子との間に結合される第２のデュアルニー電圧クランプであって、前記第２の制御入力と前記第２の電圧端子との間の電圧差を第２の電圧クランピング閾値でクランプするように構成されている、前記第２のデュアルニー電圧クランプ、
を含む、ゲートドライバ回路。

【請求項18】

請求項１７のゲートドライバ回路であって、前記第１又は第２の電圧クランプの少なくとも一方が、
第３の電圧端子において電流源に結合される第１の抵抗器と、
前記第３の電圧端子に結合される制御入力を有する第３のトランジスタであって、一対の電流端子を有する前記第３のトランジスタと、
前記一対の電流端子の一方に結合される制御入力を有する第４のトランジスタと、
を含む、ゲートドライバ回路。

【請求項19】

請求項１８のゲートドライバ回路であって、前記第４のトランジスタが前記第２のトランジスタより大きい、ゲートドライバ回路。

【請求項20】

請求項１７のゲートドライバ回路であって、前記第１又は第２の電圧クランプのうちの少なくとも一方が更に、
前記一対の電流端子の他方に結合される電流ミラーと、
前記電流ミラーに結合される第２の抵抗器であって、前記第２の抵抗器の電圧が前記第１の電圧クランプ制御出力を生成するように構成されている、前記第２の抵抗器と、
を含む、ゲートドライバ回路。

【発明の詳細な説明】

【技術分野】

【0001】

トランジスタは、制御入力と一対の電流端子とを有する。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の例において、制御入力はゲートであり、電流端子はソース及びドレインである。ゲートドライバは、デジタル制御信号を受け取り、トランジスタをオンオフするのに適した大きさの出力電圧を生成する回路である。

【発明の概要】

【0002】

一例において、ゲートドライバ回路が、第１、第２、及び第３のトランジスタと、第１の電圧クランプと、制御論理とを含む。第１のトランジスタは、第１の制御入力と、第１及び第２の電流端子とを有する。第１の電流端子は第１の電圧端子に結合する。第１の電圧クランプは、第１の電圧端子と第１の制御入力との間に結合する。第２のトランジスタは、第１の制御入力と第２の電圧端子との間に結合する。第３のトランジスタは、第１の制御入力と第２の電圧端子との間に結合する。第３のトランジスタは第２のトランジスタよりも小さい。制御論理は、第２及び第３トランジスタの両方をオンにし、それによって第１トランジスタをオンにするように構成されている。第１の制御論理は、第１のトランジスタをオン状態に維持するために第３のトランジスタをオン状態に維持する一方で、第１のトランジスタがオンになった後に、第２のトランジスタをオフにするように構成されている。

【図面の簡単な説明】

【0003】

【図1】一対のトランジスタを図示し、各トランジスタは、一例において、それぞれのドライバの出力に結合される制御入力を有する。

【0004】

【図2】一例におけるゲートドライバ回路である。

【0005】

【図3】図２のゲートドライバ回路の一部の論理回路である。

【0006】

【図4】一例における、図２のゲートドライバにおいて使用可能なデュアルニークランプの回路実装である。

【0007】

【図5】一例における、デュアルニークランプのデュアルニー動作を図示するグラフである。

【0008】

【図6】一例における、図２のゲートドライバにおいて使用可能なデュアルニークランプの別の回路実装である。

【0009】

【図7】一例におけるゲートドライバ回路である。

【発明を実施するための形態】

【0010】

いくつかの応用例において、トランジスタは、例えば、７Ｖ又はそれ以上のゲート－ソース間電圧（Ｖｇｓ）でオンにされるべきである。そのような応用例は、バックコンバータ及びモータコントローラを含み、これらはいずれも、スイッチノードにおいてローサイド（ＬＳ）トランジスタに結合されるハイサイド（ＨＳ）トランジスタを含む。従って、各ＨＳ及びＬＳトランジスタのゲートドライバは、適切なサイズの出力電圧（例えば、７Ｖ又はそれ以上）を生成することができなければならない。しかしながら、多くの半導体プロセスは、ゲートドライバの出力上に生成される必要がある電圧よりも小さい、それらのＶｇに対する最大定格を有する、ゲートドライバにおいて用いるためのトランジスタを生成する。そのようなトランジスタは、トランジスタのゲート上に形成された薄いゲート酸化物層に起因して、制限されたＶｇｓ電圧定格を有する。一例において、５Ｖ（Ｖｇｓ）定格トランジスタが、出力電圧が５Ｖよりも高い必要があるゲートドライバにおいて用いられる。１つのゲートドライバ回路において、トランジスタの５Ｖ Ｖｇｓを超えないことを確実にするため、ゲートドライバの主供給電圧と接地との間に供給電圧を生成するためにサブレールが生成される。そのようなゲートドライバは、残念ながら、ゲートドライバへの主供給電圧がかなり低いときに充分に大きな電流を提供するために大きいサブレールを生成するパストランジスタを含む場合がある。また、そのようなゲートドライバは、より低いレベルの供給電圧で適切な出力電圧及び電流を生成しない場合がある。しかしながら、本明細書に記載されるゲートドライバはこれらの問題に対処する。

【0011】

図１は、スイッチノード（ＳＷ）においてＬＳトランジスタに結合されるＨＳトランジスタの例を示す。ゲートドライバ１００ａが、ＳＷノードに対してＨＳトランジスタのゲート上の電圧に結合されてその電圧を駆動し、そのためＳＷノードにも接続する。ゲートドライバ１００ｂが、接地に対してＬＳトランジスタのゲート上の電圧に結合されてその電圧を駆動し、そのため接地にも接続する。ＨＳ＿ＯＮは、ゲートドライバ１００ａへの入力制御信号であり、ＨＳトランジスタがオンであるべきかオフであるべきかを指示する。ＬＳ＿ＯＮは、ゲートドライバ１００ｂへの入力制御信号であり、ＬＳトランジスタがオンであるべきかオフであるべきかを指示する。各ゲートドライバ１００ａ、１００ｂは、概して、同じ回路アーキテクチャを有しており、その例が図２の概略図に示されている。

【0012】

図２は、一例におけるゲートドライバ２００の回路図である。ゲートドライバ２００が、図１のゲートドライバ１００ａ及び１００ｂのいずれか又は両方を実装するために用いられ得る。ゲートドライバ２００は、電圧端子２０１及び２０３と、ゲート端子２０２とを含む。ゲート２０２は、それぞれのＨＳ又はＬＳトランジスタのゲートに結合する。電圧端子２０３は、ＨＳトランジスタの場合にはＳＷノードに結合し、ＬＳトランジスタの場合には接地に結合する。電圧端子２０１は、ゲートドライバ２００のための供給電圧レールである。

【0013】

ゲートドライバ２００は、トランジスタＭ１０～Ｍ１８と、抵抗器Ｒ１～Ｒ５と、デュアルニークランプ２０６、２０８、２３０と、制御論理回路Ａ２１０と、制御論理回路Ｂと、インバータ２２８とを含む。Ｍ１及びＭ２は、電圧端子２０１と電圧端子２０３との間に直列に結合される。この例では、Ｍ１はｐ型ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）であり、Ｍ２はｎ型ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）である。Ｍ１のソースは電圧端子２０１に結合され、Ｍ２のソースは電圧端子２０３に結合される。Ｍ１及びＭ２のドレインは、ゲート端子２０２を形成するように共に結合される。ゲートドライバ２００は、図２において「ＤＲＶ」と標示される入力制御信号２０５を受信する。制御信号ＤＲＶは、図１におけるＨＳ＿ＯＮ又はＬＳ＿ＯＮを表す。ＤＲＶが論理高（「１」）であることに応答して、ゲートドライバ２００は、Ｍ１をオンにし、Ｍ２をオフにする。Ｍ１がオンであるとき、ゲート端子２０２上の電圧は、ＶＣＣに向かって強制的に高にされる。Ｍ２がオンであるとき、ゲート端子２０２上の電圧は、接地／ＳＷに向かって強制的に低にされる。

【0014】

デュアルニークランプ２０６は、電圧端子２０１とＭ１のゲートとの間に結合される。デュアルニークランプ２０８は、Ｍ２のゲートと電圧端子２０３との間に結合される。従って、デュアルニークランプ２０６は、Ｍ１のゲート及びソースを横切って結合され、デュアルニークランプは、Ｍ２のゲート及びソースを横切って結合される。デュアルニークランプ２０６は、Ｍ１のＶｇｓが安全な動作電圧を超えないことを確実にする。一例において、Ｍ１及びＭ２が５Ｖ（Ｖｇｓ）トランジスタであり、そのため、デュアルニークランプ２０６は、Ｍ１のＶｇｓが５Ｖを超えないことを確実にし、デュアルニークランプ２０８は、Ｍ２のＶｇｓも５Ｖを超えないことを確実にする。しかしながら、Ｍ１及びＭ２のドレインソース電圧（Ｖｄｓ）は、はるかに高い電圧（例えば、２０Ｖ）に対して定格される。

【0015】

Ｍ３及びＭ４はＮＭＯＳトランジスタである。Ｍ３及びＭ４のドレインは、Ｍ１のゲートに結合される。Ｍ３及びＭ４がオンにされることに応答して、Ｍ１がオンにされる。Ｍ３は、Ｍ１よりも大きいサイズ（チャネル幅（Ｗ）のチャネル長（Ｌ）との比であるサイズ）である。従って、Ｍ３を流れる電流は、Ｍ４を流れる電流よりも大きい。一例において、Ｍ３を介する電流は３０ミリアンペア（ｍＡ）であり、一方、Ｍ４を介する電流は１５マイクロアンペアである。そのため、Ｍ３は、Ｍ１のゲートと電圧端子２０３との間のＭ４を介する電流経路よりも大きな電流経路を表す。制御論理Ａ２１０が、トランジスタＭ３及びＭ４のオン及びオフ状態、並びにそのため、Ｍ１のゲートと電圧端子２０３との間のより大きい電流経路及びより小さい電流経路のオン及びオフ状態を制御する。制御論理Ａ２１０は、エッジトリガフリップフロップ２１２、ＡＮＤゲート２１４、及び遅延２１６を含む。Ｍ１がオンにされるべきである（ＤＲＶが論理高にアサートされる）とき、制御論理回路Ａ２１０は、Ｍ３及びＭ４の両方をオンにして、Ｍ１のゲートを非常に迅速に放電し、そのため、非常に迅速にＭ１をオンにする。Ｍ１がオンになると、制御論理回路Ａ２１０は、Ｍ３（大きい方の電流経路）をオフにする一方で、Ｍ４をオンに維持してＭ１をオン状態に維持する。この例では、各デュアルニークランプ２０６／２０８が、それぞれのデュアルニークランプが、それぞれのＭ１及びＭ２トランジスタのＶｇｓがクランピング電圧（例えば、５Ｖ）を超えたことを検出したか否かを示すＣＬＡＭＰ１＿ＯＮ／ＣＬＡＭＰ２＿ＯＮと標示される出力制御信号を生成する。この制御信号は、それぞれのＭ１及びＭ２トランジスタがオンであることを示す。制御論理回路Ａ２１０は、デュアルニークランプ２０６からＣＬＡＭＰ１＿ＯＮを受け取り、制御論理回路Ｂ２２０は、デュアルニークランプ２０８からＣＬＡＭＰ２＿ＯＮを受け取る。制御論理回路Ａ２１０は、Ｍ３をオフにすることによって、ＣＬＡＭＰ１＿ＯＮのアサート（例えば、論理高）に応答する。

【0016】

Ｍ２がオン及びＭ１がオフの場合、ゲートドライバ２００は、Ｍ１をオンにするように下記のように動作する。ＤＲＶ信号２０５は、低から高に遷移して、Ｍ１をオンにするようにゲートドライバ２００に指令する。ＤＲＶ信号２０５の論理高アサートに応答して、Ｍ７はオンになり、Ｍ２のゲートを接地に向かってプルし、それによってＭ２をオフにする（又は、その他の方式でＭ２がオフのままであることを確実にする）。ＤＲＶ信号２０５の正のアサートは、また、Ｍ６をオンにし、フリップフロップ２１２のセット（Ｓ）入力を介してＭ５もオンにする。Ｍ５及びＭ６の両方がオンの場合、電流は、電圧端子２０１からＭ８を介し、Ｍ５及びＭ６を介して接地／ＳＷ端子２０３へ流れる。Ｍ８、Ｍ９、及びＭ１０は電流ミラーとして構成される。そのため、Ｍ８を介する電流は、Ｍ９を介してミラーリングされ、それによって、Ｍ１７をオフにする。以前にオンになっていたＭ１７はＭ２をオンにしていた。したがって、Ｍ１７がオフ（及びＭ７がオン）の場合、Ｍ２はオフであることが確実になる。

【0017】

制御論理Ａ２１０は、遅延２１６及びＡＮＤゲート２１４を含む。遅延２１６の入力は、ＤＲＶ信号２０５を受信する。遅延の出力は、ＡＮＤゲートの入力及びＭ４のゲートに結合される。ＡＮＤゲート２１４の出力は、Ｍ３のゲートに結合される。ＤＲＶ信号２０４の正のアサートは、フリップフロップを設定し、それによって、そのＱ出力を高に駆動して、（上述のように）Ｍ５をオンにし、論理高をＡＮＤゲート２１４の一方の入力に提供する。遅延２１６によって実装される遅延時間期間の満了に続いて、ＡＮＤゲート２１４の他方の入力は高に駆動され、その結果、Ｍ３がオンにされる。また、遅延時間の満了の結果、Ｍ４がオンにされる。ＤＲＶ信号２０５の正のアサートからの時間遅延は、制御論理Ａ２１０がＭ１をオンにしようとする前にＭ２がオフにされることを確実にするのに充分な時間を提供する。

【0018】

Ｍ３及びＭ４の両方がオンであるとき、大きい方の電流経路（Ｍ３）及び小さい方の電流経路（Ｍ４）を介する合成電流は、Ｍ１のゲートから流れてＭ１のゲートを放電し、Ｍ１を急速にオンにする。Ｍ１がオンであると、ゲート端子２０２上の電圧は、電圧端子２０１上の電圧に向かって急速に上昇する。また、Ｍ１のＶｇｓは、Ｍ１がオンになるにつれて増大する。Ｍ１のＶｇｓが、デュアルニークランプ２０６内に実装されたクランピング電圧に達すると、デュアルニークランプ２０６は、Ｍ１のＶｇｓがクランピング電圧（例えば、５Ｖ）を超えることを防止するように作動する。デュアルニークランプがＭ１のＶｇをクランプするために作動される時点で、デュアルニークランプ２０６は、ＣＬＡＭＰ１＿ＯＮを論理高レベルにアサートする。ＣＬＡＭＰ１＿ＯＮは、フリップフロップ２１２のリセット（Ｒ）入力に結合される。フリップフロップ２１２は、そのＱ出力を論理低にさせることによって、ＣＬＡＭＰ１＿ＯＮの正のアサートに応答する。フリップフロップ２１２のＱ出力上の論理低は、ＡＮＤゲート２１４の出力を論理低にし、それによって、大きい方の電流経路（Ｍ３）をオフにする。小さい方の電流経路（Ｍ４）はオンのままであり、それによってＭ１をオン状態に維持する。Ｍ３をオフにすることによって、ゲートドライバ２００の平均静止電流は、Ｍ３がオンに維持された場合と比較して低減される。

【0019】

ゲートドライバ２００の、Ｍ１をオフにし、Ｍ２をオンにする動作は、上述した動作と同様である。制御論理Ｂ２２０もまた、フリップフロップ２２２、ＡＮＤゲート２２４、及び遅延２２６を含む。ゲートドライバ２００は、Ｍ１をオフにし、Ｍ２をオンにすることによって、ＤＲＶ信号の論理低アサートに応答する。インバータ２２８を介して、ＤＲＶ信号２０５は、フリップフロップを設定し、それによってそのＱ出力を強制的に高にする。この時点で、Ｍ１３及びＭ１４の両方がオンであり、その結果、抵抗器Ｒ５を介して電流が流れ、それによってＭ１６のゲートを、Ｍ１６をオンにするのに充分なほど低に強制し、そのためＭ１をオフにする。Ｍ１がオンでありＭ２がオフである一方で、Ｍ７はオンにされ、上述のように、Ｍ２がオンになることを防止する。ＤＲＶ信号２０５が論理低になってＭ２をオンにすると、ＤＲＶ信号２０５はＭ７をオフにさせる。

【0020】

ＤＲＶ信号２０５の負のエッジからの遅延（遅延２２６によって実装される）に続いて、Ｍ１１及びＭ１２の両方がオンにされ、それによって、大きい方の電流経路（Ｍ１１）及び小さい方の電流経路（Ｍ１２）がオンにされる。合成された電流は、Ｍ１５を介して流れ、Ｍ１７を介してミラーリングされ、それによって、Ｍ２のゲートを強制的に増大させ、オンにする。

【0021】

デュアルニークランプ２０８は、Ｍ２のＶｇｓがクランピング電圧（例えば、５Ｖ）を超えないことを確実にする。Ｍ２のＶｇがデュアルニークランプ２０８のクランピング電圧に達すると、デュアルニークランプ２０８は、フリップフロップ２２２をリセットする論理高状態ＣＬＡＭＰ２＿ＯＮまでアサートする。フリップフロップ２２２のＱ出力が論理低になることに応答して、Ｍ１１によって実装された大きい方の電流経路がオフにされ、それによって、ゲートドライバ２００の平均静止電流が低減される。

【0022】

電圧端子２０１上の電圧は、Ｍ１及びＭ２（並びにゲートドライバ２００内の他のトランジスタ）に対して許容される最大Ｖｇｓよりも実質的に高くなり得る。デュアルニークランプ２０６及び２０８は、トランジスタを損傷させる可能性があるそれらのゲートとソースとの間の電圧差を被ることからＭ１及びＭ２を保護する。一例において、Ｍ１及びＭ２は、５ＶまでのＶｇ及び２０ＶまでのＶｄで安全に動作する、ドレイン拡張トランジスタとし得る。また、ドライバ２００内のサブレール電圧のみが、サブレール基準２４０及びＭ１８によってサブレール２４５上に生成される。サブレール２４５は、フリップフロップ２１２及び２２２、インバータ２２８、遅延２１６及び２２６、並びにＡＮＤゲート２１４及び２２４を含むデジタル電子機器に電力を供給するために用いられ、ゲートドライバの全出力電流が流れるトランジスタは用いられない。

【0023】

ＡＮＤゲート２１４及び２２４が図２の例において示されているが、他の例において、様々なタイプの論理ゲート又は論理ゲートの組合せを用いることができる。

【0024】

付加的なデュアルニークランプ２３０は、デュアルニークランプ２０６及び２０８とほぼ同じ理由で含まれる。図２中のＭ１６は、そのゲートを比較的高電流で接地までプルすることによってオンにされ、次いで、Ｍ１６のオン状態を維持するために小電流が用いられる。デュアルニークランプ２３０は、Ｍ１６のゲートを保護するために用いられる。代替の例において、Ｍ１６のための大電流はＭ１及びＭ２のものほど高くないので、Ｍ１６のゲートを保護するためのクランプとしてツェナーダイオードを用いることができる。

【0025】

電圧端子２０１上の電圧は、デュアルニークランプ２０６及び２０８のいずれか又は両方がそれぞれのＭ１及びＭ２のＶｇをクランプするために作動しない程度に接地／ＳＷノード端子２０３に対して充分に低くすることが可能である。従って、Ｖｇｓは、デュアルニークランプのクランピング電圧未満のままであり得る。この状態は、より低いレベルの供給電圧（ＶＣＣ）に対して生じる可能性がある。この状態が発生した場合、デュアルニークランプは、それらの出力制御信号ＣＬＡＭＰ１＿ＯＮ及びＣＬＡＭＰ２＿ＯＮをアサートしない。また、ＣＬＡＭＰ１＿ＯＮもＣＬＡＭＰ２＿ＯＮも高をアサートしない場合、それぞれのフリップフロップ２１２及び２１４は、それらのリセット入力上で論理高を受け取らず、従って、大きい方の電流経路（Ｍ３及びＭ１１）は、Ｍ１／Ｍ２がオンになった後でもオンのままである。

【0026】

図３は、図２のフリップフロップ２１２及び２２２のいずれか又は両方を実装するために使用可能な例示のラッチ３００である。ラッチ３００は、ＲＳフリップフロップ３０２と、遅延３０４と、ＯＲゲート３０６とを含む。フリップフロップ３０２のＱ出力は、遅延３０４の入力に結合され、遅延の出力は、ＯＲゲート３０６の入力に結合される。ＯＲゲート３０６の他方の入力は、それぞれのデュアルニークランプに結合され、そのため、そのクランプのＣＬＡＭＰ１＿ＯＮ又はＣＬＡＭＰ２_ＯＮ（ＣＬＡＭＰｘ_ＯＮ）出力制御信号を受信する。そのため、フリップフロップ３０２は、ＣＬＡＭＰｘ＿ＯＮ信号がクランプによって高にアサートされるとき、又はフリップフロップのＱ出力が論理高になった後の固定時間遅延のいずれかに、リセットされる（そのＲ入力上での正のアサート）。従って、フリップフロップによって制御される大きい方の電流経路は、クランプが、クランプのクランピング電圧に等しいそれぞれのＭ１又はＭ２のＶｇｓを検出することに応答してオフにされるが、対応するＭ１又はＭ２が完全にオンであることを確実にする固定の時間期間の間オンにされた後にかかわらずオフにされる。

【0027】

図４は、デュアルニークランプ２０８を実装するための例示の回路である。図５は、クランプ（Ｉｃｌａｍｐ）を介する電流と、Ｍ２のゲートと電圧端子２０３との間の電圧差（Ｖｃｌａｍｐ）との間のデュアルニー関係を図示するグラフである。第１のニーは５０１で図示され、第２のニーは５０２で図示される。

【0028】

デュアルニークランプ２０８は、電流源Ｉ１（「Ｉ１」は、電流源及びそれが生成する電流の大きさの両方を指す）、抵抗器ＲＣ１、ＲＣ２、及びＲ４１、トランジスタＭＣ１及びＭＣ２、電流ミラー４０２、並びにインバータ４１０を含む。抵抗器ＲＣ１は、ＭＣ１のゲート上に基準電圧（ＶＲＥＦ、例えば、３Ｖ）を生成するために、電流源Ｉ１に直列に結合される。その電圧は、ＭＣ１のゲート電圧を固定する。ＰＭＯＳデバイスとして、ＭＣ１は、そのソース電圧が、そのゲート電圧を上回るトランジスタの閾値電圧を上回るまでオンにならない。Ｍ１７がオンになると、Ｍ２上のゲート電圧が増大する。Ｍ２のゲート電圧が、ＭＣ１のゲート電圧（ＶＲＥＦ）を上回るＭＣ１の閾値電圧より大きいとき、ＭＣ１はオンになり、ＭＣ１のソース及びＭＣ２のゲートは、ＶＲＥＦを上回る閾値電圧になる。これが第１の「ニー」５０１である。一例において、第１のニーは、４ＶのＶｃｌａｍｐ電圧Ｖｔｈ１にある。

【0029】

Ｍ１のゲート上の電圧が、そのゲート電圧を上回る１つの閾値電圧（例えば、ＭＣ２のＶｔが１Ｖであると仮定して、４ＶのＶｔｈ１に対して５Ｖ）である地点まで増大すると、ＭＣ２もオンになる。その時点（第２のニー５０２）において、ＭＣ１及びＭＣ２の両方がオンである。ＭＣ２は、ＭＣ１よりも大きいトランジスタであり、そのため、ＭＣ１よりも多くのＩｃｌａｍｐ電流がＭＣ２を介して流れる。Ｍ１７のＶｇｓは、Ｍ１７をオンにするために用いられるゲート電圧と、電圧端子２０１の電圧であるＭ１７のドレイン電圧とにより固定されている。そのため、Ｍ１７は、デュアルニークランプ２０８を介するＩｃｌａｍｐとして固定電流を生成するための電流源として機能する。Ｉｃｌａｍｐの大部分（例えば、９０％）は、ＭＣ２を介して流れる。ＭＣ２のゲート上の電圧は、固定され、電流がＭ１７の電流源に対して均衡するために、ＭＣ２のソース上の電圧は、ＭＣ２を介してＩｃｌａｍｐ電流を生成するレベルに設定される。従って、ＭＣ２のソース電圧は、Ｍ２のゲート電圧の更なる増大の試みにかかわらず、固定されたままである。

【0030】

ＭＣ２がオンになると、電流ミラー４０２は、抵抗Ｒ４１を介して電流を流す。ＭＣ２がオンになる前に、インバータ４１０の入力は、抵抗器Ｒ４１を介して高までプルされ、そのため、インバータの出力（ＣＬＡＭＰ２＿ＯＮ）は論理低である。ＭＣ２がオンになると（これは、Ｍ２のゲートと端子２０３との間の電圧が第２のニー５０２に達すると生じる）、インバータ４１０への入力は論理低になり、ＣＬＡＭＰ２＿ＯＮは論理高になる。

【0031】

図６は、デュアルニークランプ２０６を実装するための例示の回路である。この回路のアーキテクチャは、図４のデュアル－ニークランプ２０８のアーキテクチャとほぼ同じである。図４のＰＭＯＳデバイスＭＣ１及びＭＣ２は、図６におけるＮＭＯＳデバイスＭＣ１Ａ及びＭＣ２Ａである。Ｍ１のゲートが減少すると、ＭＣ１Ａがまず第１のニーでオンになり、次いで第２のニーでＭＣ２Ａがオンになる。この例においてインバータは含まれていない。これは、Ｒ６の両端の電圧（ＣＬＡＭＰ１＿ＯＮ）が、クランプが第２のニーに達する前にまず低くなるためである。その時点で、電流は抵抗器Ｒ６を介して流れ、ＣＬＡＭＰ１＿ＯＮは論理高になる。

【0032】

図７は、一例におけるゲートドライバ７００の回路図である。ゲートドライバ７００は、図１のゲートドライバ１００ａ及び１００ｂのいずれか又は両方を実装するために用いられ得る。ゲートドライバ７００は、図２のゲートドライバ２００とほぼ同様である。相違点は下記の通りである。上述のように、ゲートドライバ２００は、それぞれのＭ１及びＭ２がオンにされたことを示すデュアルニークランプ２０６及び２０８からのフィードバック制御信号ＣＬＡＭＰ１＿ＯＮ及びＣＬＡＭＰ２＿ＯＮを含み、制御論理回路２１０及び２２０は、それぞれの大きい方の電流経路（Ｍ３及びＭ1１）をオフにすることによって、ＣＬＡＭＰ１＿ＯＮ及びＣＬＡＭＰ２＿ＯＮのアサートに応答する。しかしながら、ゲートドライバ７００は、対応するデュアルニークランプ２０６及び２０８と同様のデュアルニークランプ７０６及び７０８を有するが、フィードバック制御信号ＣＬＡＭＰ１＿ＯＮ及びＣＬＡＭＰ２＿ＯＮを生成するための出力回路構成要素を有さない。例えば、図６のクランプ２０６と比較すると、図７のクランプ７０６は、ＣＬＡＭＰ１を生成するための電流ミラー６０２も抵抗器Ｒ６も有していない。同様に、図４のクランプ２０８と比較すると、図７のクランプ７０８は、ＣＬＡＭＰ２を生成するための、電流ミラー４０２、抵抗器Ｒ４１、又はインバータ４１０を有していない。クランプ７０６は、Ｍ１のためのデュアルニークランプ、並びに、Ｍ１６のためのデュアルニークランプである。図２において、２つの別個のデュアルニークランプ２０６及び２３０が、それぞれ、Ｍ１及びＭ１６を保護するために含まれていたが、図７において、単一のデュアルニークランプが、Ｍ１及びＭ１６を保護するために同じ機能性を提供する。ＭＣ４Ａは、その下の電流源（Ｉ１）のための電圧保護デバイスである。電流源Ｉ１が適用可能な電圧、例えば２０Ｖ、を扱うことができる場合、ＭＣ４Ａは、他の例において省かれてもよい。ＭＣ３Ａ及び抵抗器ＲＣ３は、共に結合され、Ｍ１６のためのクランプを提供する。

【0033】

図７において、制御論理は、制御論理回路７１０及び７２０として識別される。図７のゲートドライブ７００と図２のゲートドライバ２００との間のもう１つの違いは、図７の制御論理回路７１０及び７２０が、フリップフロップの代わりにワンショット７１２及び７２２を含むことである。これらの時間ワンショットは、定義された時間期間（ワンショットの出力パルスのパルス幅）の間、それぞれの大きい方の電流経路（Ｍ３）及び（Ｍ１１）を作動させ、そのため、制御論理回路７１０及び７２０は、Ｍ１及びＭ２がいつオンになったかを特定するためにフィードバック制御信号に依存しない。ワンショットからのパルスの幅は、Ｍ１及びＭ２がオンになるのに充分な時間を有することを確実にするのに充分な長さである。

【0034】

本記載において、「結合する」という用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を行うためにデバイスＢを制御するための信号を生成する場合、（ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合され、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合に、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合され、そのためデバイスＢはデバイスＡによって生成された制御信号を介してデバイスＡによって制御されるようになる。

【0035】

或るタスク又は機能を実施する「ように構成された」デバイスが、その機能を実施するために、製造業者によって製造時に構成され（例えば、プログラムされ、及び／又は配線接続され）、及び／又は、その機能及び／又は他の付加的な又は代替の機能を実施するために、製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介するもの、ハードウェア構成要素の構築及び／又はレイアウトを介するもの、デバイスの相互接続を介するもの、又はそれらの組み合わせであってもよい。

【0036】

本明細書で用いる場合、「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」という用語は、交換可能に用いられる。特に断りのない限り、これらの用語は概して、デバイス要素、回路要素、集積回路、デバイス、又は他の電子機器若しくは半導体構成要素の間の、相互接続、又はそれらの終端を意味するために用いられる。

【0037】

或る構成要素を含むものとして本明細書に記載される回路又はデバイスが、代わりに、それらの構成要素に結合されように適合されて、記載される回路又はデバイスを形成してもよい。例えば、１つ又は複数の半導体素子（トランジスタなど）、１つ又は複数の受動素子（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は、１つ又は複数の供給源（電圧及び／又は電流源など）を含むものとして記載される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体素子のみを含み得、例えば、エンドユーザー及び／又は第三者によって、製造時又は製造後に、記載される構造を形成するために受動素子及び／又は供給源の少なくともいくつかに結合されるように適合されてもよい。

【0038】

本明細書において特定のトランジスタの使用について記載するが、他のトランジスタ（又は同等のデバイス）を代わりに用いてもよい。例えば、ｐ型金属酸化物シリコン電界効果トランジスタ（「ＭＯＳＦＥＴ」）が、回路にほとんど又は全く変更することなくｎ型ＭＯＳ ＦＥＴの代わりに用いられ得る。また、他のタイプのトランジスタ（バイポーラ接合トランジスタ（ＢＪＴ）など）が用いられてもよい。トランジスタの「制御入力」とは、ＭＯＳＦＥＴのゲート又はＢＪＴのベースである。トランジスタの「電流端子」とは、ＭＯＳＦＥＴのドレイン又はソース、若しくはＢＪＴのコレクタ又はエミッタである。

【0039】

本明細書に記載される回路は、構成要素交換前に利用可能な機能性と少なくとも部分的に同様の機能性を提供するように、付加的な又は異なる構成要素を含むように再構成可能である。抵抗器として示される構成要素は、別途記載がない限り、概して、示される抵抗器によって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合される任意の１つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサが、代わりに、それぞれ、同じノード間で並列に結合される複数の抵抗器又はコンデンサであってもよい。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサが、代わりに、単一の抵抗器又はコンデンサと同じ２つのノード間に直列に結合される、それぞれ複数の抵抗器又はコンデンサであってもよい。

【0040】

上述の記載における「接地」という語句の使用は、シャーシ接地、アース接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は、本記載の教示に適用可能であるか又は本記載の教示に適した任意の他の形態の接地接続を含む。特に明記しない限り、或る値に先行する「約」、「およそ」、又は「実質的に」は、記載された値の＋／－１０％を意味する。本発明の特許請求の範囲内で、記載した例示の実施例に改変が成され得、他の実施例も可能である。

【0041】

本発明の特許請求の範囲内で、記載した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】