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特表2024-545534チップ、チップ製造方法、無線周波数パワーアンプ、及び端末

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-09

(54)【発明の名称】チップ、チップ製造方法、無線周波数パワーアンプ、及び端末

(51)【国際特許分類】

H01L 21/338 20060101AFI20241202BHJP

【ＦＩ】

H01L29/80 H

H01L29/80 U

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024539690

(86)(22)【出願日】2022-02-28

(85)【翻訳文提出日】2024-06-28

(86)【国際出願番号】 CN2022078378

(87)【国際公開番号】W WO2023159589

(87)【国際公開日】2023-08-31

(81)【指定国・地域】

(71)【出願人】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩＴＥＣＨＮＯＬＯＧＩＥＳＣＯ．，ＬＴＤ．

【住所又は居所原語表記】ＨｕａｗｅｉＡｄｍｉｎｉｓｔｒａｔｉｏｎＢｕｉｌｄｉｎｇ，Ｂａｎｔｉａｎ，ＬｏｎｇｇａｎｇＤｉｓｔｒｉｃｔ，Ｓｈｅｎｚｈｅｎ，Ｇｕａｎｇｄｏｎｇ５１８１２９，Ｐ．Ｒ．Ｃｈｉｎａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東忠重

(74)【代理人】

【識別番号】100229448

【弁理士】

【氏名又は名称】中槇利明

(72)【発明者】

【氏名】リー，シュウイミーン

(72)【発明者】

【氏名】リー，ハイジュイン

(72)【発明者】

【氏名】ジャーン，ジーリー

(72)【発明者】

【氏名】リウ，タオ

(72)【発明者】

【氏名】ゥラオ，ジン

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102GB01

5F102GC01

5F102GD01

5F102GL04

5F102GL05

5F102GQ01

5F102GS09

5F102HC01

5F102HC15

5F102HC16

(57)【要約】

この出願の実施形態は、チップ、チップ製造方法、無線周波数パワーアンプ、及び端末を提供し、半導体技術の分野に関し、エピタキシャル層がソース導電層と十分に接触することを確保する。チップは第１トランジスタ及び第２トランジスタを含み、当該方法は、基板（１０）上に、積層して順に配置されたエピタキシャル層（１１）及びソース導電層（２１）を形成して、第１トランジスタの第１エピタキシャル層（１０１）及び第２トランジスタの第２エピタキシャル層（１０２）を形成し、エピタキシャル層は第１ビアを含み、ソース導電層は、第１トランジスタの第１ソース（２１１）及び第２トランジスタの第２ソース（２１２）を含み、第１ソース（２１１）のエッジが、第１ビア側に近い第１エピタキシャル層（１０１）のエッジと同一平面をなし、第２ソース（２１２）のエッジが、第１ビア側に近い第２エピタキシャル層（１０２）のエッジと同一平面をなし、第１ビア内に第１導電層（１３）を形成し、第１導電層（１３）は第１ソース（２１１）及び第２ソース（２１２）と接触し、第２ビアを形成し、第２ビア内に第２導電層（１４）を形成し、第２導電層（１４）は第１導電層（１３）と接触し且つ接地される、ことを含む。

【特許請求の範囲】

【請求項1】

チップ製造方法であって、チップは第１トランジスタ及び第２トランジスタを有し、当該チップ製造方法は、
基板上に、積層して順に配置されたエピタキシャル層及びソース導電層を形成して、前記第１トランジスタの第１エピタキシャル層及び前記第２トランジスタの第２エピタキシャル層を形成し、前記エピタキシャル層は第１ビアを有し、前記ソース導電層は、前記第１トランジスタの第１ソース及び前記第２トランジスタの第２ソースを有し、前記第１ソースは、前記第１エピタキシャル層の前記基板とは反対側に配置され、前記第２ソースは、前記第２エピタキシャル層の前記基板とは反対側に配置され、前記第１ソースのエッジが、前記第１ビア側に近い前記第１エピタキシャル層のエッジと同一平面をなし、前記第２ソースのエッジが、前記第１ビア側に近い前記第２エピタキシャル層のエッジと同一平面をなし、
第１導電層を形成し、該第１導電層は少なくとも前記第１ビア内に充填され、且つ前記第１ソース及び前記第２ソースと別々に接触し、
前記基板に第２ビアを形成し、該第２ビアと前記第１ビアとが少なくとも部分的に重なり合い、
第２導電層を形成し、該第２導電層は前記第２ビア内に位置し、該第２導電層は前記第１導電層と接触し且つ接地される、
ことを有するチップ製造方法。

【請求項2】

基板上に、積層して順に配置されたエピタキシャル層及びソース導電層を形成することは、
前記基板上に半導体膜及び前記ソース導電層を順に形成することと、
前記半導体膜に前記第１ビアを設けて前記エピタキシャル層を得ることと、
を有する、請求項１に記載のチップ製造方法。

【請求項3】

基板上に、積層して順に配置されたエピタキシャル層及びソース導電層を形成することは、
前記基板上に半導体膜を形成することと、
前記半導体膜に前記第１ビアを設けて前記エピタキシャル層を得ることと、
前記エピタキシャル層の前記基板とは反対側に前記ソース導電層を形成することと、
を有する、請求項１に記載のチップ製造方法。

【請求項4】

前記半導体膜に前記第１ビアを設けて前記エピタキシャル層を得ることは、
前記半導体膜の前記基板とは反対側にフォトレジストを形成することと、
前記フォトレジストを露光し、前記フォトレジストを現像して、フォトレジストパターンを得ることと、
前記エピタキシャル層から前記基板への方向に沿って前記半導体膜をエッチングして前記エピタキシャル層を得ることと、
を有する、請求項２又は３に記載のチップ製造方法。

【請求項5】

前記半導体膜をエッチングする際のアライメント精度が１００ｎｍ未満である、請求項４に記載のチップ製造方法。

【請求項6】

前記半導体膜をエッチングして前記エピタキシャル層を得ることは、
塩素系ガスを用いて前記半導体膜をエッチングして前記エピタキシャル層を得ること、
を有する、請求項５に記載のチップ製造方法。

【請求項7】

前記基板に第２ビアを形成することは、
前記基板から前記エピタキシャル層への方向に沿って前記基板をエッチングして前記第２ビアを得ること、
を有する、請求項１乃至６のいずれか一項に記載のチップ製造方法。

【請求項8】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズよりも小さい、請求項１乃至７のいずれか一項に記載のチップ製造方法。

【請求項9】

前記基板上への前記ソース導電層及び前記第１ビアの正投影が前記第２ビアの範囲内にあり、前記第１ソースから前記第２ソースへの前記方向に沿って、前記第２ソースとは反対側の前記第１ソースのエッジから、前記第１ソースとは反対側の前記第２ソースのエッジまでの全長が、前記第２ビアの前記サイズよりも小さく、
前記第２導電層を形成する前に、トランジスタ製造方法が更に、
前記エピタキシャル層の前記基板とは反対側に前記第１トランジスタの第１ゲート及び前記第２トランジスタの第２ゲートを形成し、前記第１ゲートは、前記第１ソースの前記第２ソースとは反対側に位置し、前記第２ゲートは、前記第２ソースの前記第１ソースとは反対側に位置する、
ことを有する、請求項８に記載のチップ製造方法。

【請求項10】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズ以上である、請求項１乃至７のいずれか一項に記載のチップ製造方法。

【請求項11】

前記第１ビアの中心と前記第２ビアの中心とが重なり合う、請求項８乃至１０のいずれか一項に記載のチップ製造方法。

【請求項12】

基板と、該基板上に配置された第１トランジスタ及び第２トランジスタと、を有するチップであって、
前記第１トランジスタは、積層して前記基板上に順に配置された第１エピタキシャル層及び第１ソースを有し、前記第２トランジスタは、積層して前記基板上に順に配置された第２エピタキシャル層及び第２ソースを有し、前記第１エピタキシャル層と前記第２エピタキシャル層との間に第１ビアが設けられ、前記第１ソースのエッジが、前記第１ビア側に近い前記第１エピタキシャル層のエッジと同一平面をなし、前記第２ソースのエッジが、前記第１ビア側に近い前記第２エピタキシャル層のエッジと同一平面をなし、当該チップは更に第１導電層を有し、該第１導電層は、前記第１ソース及び前記第２ソースと別々に接触し、且つ前記第１ビア内に充填され、
前記基板は第２ビアを有し、当該チップは更に第２導電層を有し、該第２導電層は前記第２ビア内に充填され、該第２導電層は前記第１導電層と接触し且つ接地される、
チップ。

【請求項13】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズよりも小さい、請求項１２に記載のチップ。

【請求項14】

前記第１トランジスタは更に第１ゲートを有し、前記第２トランジスタは更に第２ゲートを有し、前記第１ゲートは、前記第１エピタキシャル層の前記基板とは反対側に配置され、且つ前記第１ソースの前記第２ソースとは反対側に位置し、前記第２ゲートは、前記第２エピタキシャル層の前記基板とは反対側に配置され、且つ前記第２ソースの前記第１ソースとは反対側に位置し、
前記基板上への前記第１ソース、前記第１ビア、及び前記第２ソースの正投影が前記第２ビアの範囲内にあり、前記第１ソースから前記第２ソースへの前記方向に沿って、前記第２ソースとは反対側の前記第１ソースのエッジから、前記第１ソースとは反対側の前記第２ソースのエッジまでの全長が、前記第２ビアの前記サイズよりも小さい、
請求項１３に記載のチップ。

【請求項15】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズ以上である、請求項１２に記載のチップ。

【請求項16】

前記第１ビアの中心と前記第２ビアの中心とが重なり合う、請求項１２乃至１５のいずれか一項に記載のチップ。

【請求項17】

無線周波数入力端と、グランド端と、電圧端と、出力端と、請求項１２乃至１６のいずれか一項に記載のチップと、を有する無線周波数パワーアンプであって、
前記チップにおける第１ゲート及び第２ゲートが前記無線周波数入力端に結合され、第１ソース及び第２ソースが前記グランド端に結合され、前記チップの第１トランジスタが更に第１ドレインを有し、前記チップの第２トランジスタが更に第２ドレインを有し、前記第１ドレイン及び前記第２ドレインが、それぞれ、前記動作電圧端及び前記出力端に結合される、
無線周波数パワーアンプ。

【請求項18】

送信器を有する端末であって、前記無線周波数送信器が、請求項１７に記載の無線周波数パワーアンプを有する、端末。

【発明の詳細な説明】

【技術分野】

【0001】

この出願は、半導体技術の分野に関し、特に、チップ、チップ製造方法、無線周波数パワーアンプ、及び端末に関する。

【背景技術】

【0002】

化合物半導体材料に基づく無線周波数コンポーネントが、基地局、レーダ、家庭用電化製品、及び他の製品において広く使用されている。例えばトランジスタといった無線周波数コンポーネントは、一般に、ソース、ゲート、及びドレインを含む。ソースは、導電ワイヤボンディングを介して接地されることがある。

【0003】

しかしながら、導電ワイヤには寄生インダクタンスが存在し、該導電ワイヤにトランジスタのソースが電気的に接続される。その結果、ソースの寄生インダクタンスが増加し、トランジスタの利得が低下する。

【0004】

従って、トランジスタのソースは通常、導電ワイヤボンディングを介して接地される代わりに、基板のバックホール（back hole）を通じて直接接地される。斯くして、寄生パラメータを低減させることができ、トランジスタの性能を向上させることができる。しかし、基板のバックホールは通常、ソースメタルの直下に設計されるので、基板のバックホールが導入される設計は、必然的にソースメタルの幅を増大させる。これは、トランジスタチップの面積を増加させ、無線周波数コンポーネントのコストを増加させる。

【発明の概要】

【0005】

上述の技術的問題を解決するために、この出願は、ソース導電層が不正確にエッチングされ、その結果、チップのレイアウト面積が縮小されるときにエピタキシャル層がソース導電層と十分に接触することができないというケースを回避するための、チップ、チップ製造方法、無線周波数パワーアンプ、及び端末を提供する。

【0006】

第１の態様によれば、この出願はチップ製造方法を提供する。チップは、第１トランジスタ及び第２トランジスタを含み、当該チップ製造方法は、先ず、基板上に、積層して順に配置されたエピタキシャル層及びソース導電層を形成して、第１トランジスタの第１エピタキシャル層及び第２トランジスタの第２エピタキシャル層を形成し、エピタキシャル層は第１ビアを含み、ソース導電層は、第１トランジスタの第１ソース及び第２トランジスタの第２ソースを含み、第１ソースは、第１エピタキシャル層の基板とは反対側に配置され、第２ソースは、第２エピタキシャル層の基板とは反対側に配置され、第１ソースのエッジが、第１ビア側に近い第１エピタキシャル層のエッジと同一平面をなし、第２ソースのエッジが、第１ビア側に近い第２エピタキシャル層のエッジと同一平面をなし、次いで、第１導電層を形成し、該第１導電層は第１ビア内に充填され、且つ第１ソース及び第２ソースと別々に接触し、次いで、基板に第２ビアを形成し、該第２ビアと第１ビアとが少なくとも部分的に重なり合い、そして、第２導電層を形成し、該第２導電層は第２ビア内に位置し、該第２導電層は第１導電層と接触し且つ接地される、ことを含む。

【0007】

この出願のソリューションでは、前面（フロントサイド）リソグラフィプロセスを通じてエピタキシャル層が形成される。具体的には、ソース導電層から半導体膜への方向に沿って半導体膜に対してリソグラフィが行われる。また、前面リソグラフィプロセスのリソグラフィ精度は１００ｎｍ未満であることができ、裏面（バックサイド）リソグラフィプロセスのそれよりも遥かに高い。従って、半導体膜がエッチングされるときに、リソグラフィプロセスの狂いに起因してソース導電層が不正確にエッチングされ、第１エピタキシャル層及び第２エピタキシャル層がオーバーエッチングされてしまうケースが回避され、その結果、第１エピタキシャル層が第１ソースと十分に接触し、且つ第２エピタキシャル層が第２ソースと十分に接触することを確保することができる。第１トランジスタが接続されたとき、第１エピタキシャル層は電流を第１ソースに効果的に伝送することができ、そして、第１ソースは、第１導電層及び第２導電層を通じて、電流をグランドに放出する。第２トランジスタが接続されたとき、第２エピタキシャル層は電流を第２ソースに効果的に伝送することができ、そして、第２ソースは、第１導電層及び第２導電層を通じて、電流をグランドに放出する。また、関連技術と比較して、この出願におけるトランジスタでは、第１ソースから突出する第１エピタキシャル層の長さ、及び第２ソースから突出する第２エピタキシャル層の長さを確保する必要がない。従って、第１トランジスタ、第２トランジスタ、ひいてはチップのレイアウト面積を縮小することができる。

【0008】

取り得る一実装において、基板上に、積層して順に配置されたエピタキシャル層及びソース導電層を形成する工程は、具体的に、先ず、基板上に半導体膜及びソース導電層を順に形成し、次いで、半導体膜に第１ビアを設けてエピタキシャル層を得ることを含む。

【0009】

この場合、第１ソースのエッジは、第１ビア側に近い第１エピタキシャル層のエッジと同一平面をなし、第２ソースのエッジは、第１ビア側に近い第２エピタキシャル層のエッジと同一平面をなす。あるいは、プロセス上の理由により、実際に形成される第１エピタキシャル層と第１ソースとの間に公差が存在し得るとともに、第２エピタキシャル層と第２ソースとの間に公差が存在し得る。第１エピタキシャル層の基板とは反対側の表面が、第１ソースのエッジと同一平面をなしてもよく、また、第２エピタキシャル層の基板とは反対側の表面が、第２ソースのエッジと同一平面をなしてもよい。しかしながら、基板に面する第１エピタキシャル層の表面は、第１ソースのエッジから突出することができ、基板に面する第２エピタキシャル層の表面は、第２ソースのエッジから突出することができる。

【0010】

他の取り得る一実装において、基板上に、積層して順に配置されたエピタキシャル層及びソース導電層を形成する工程は、具体的に、先ず、基板上に半導体膜を形成し、次いで、半導体膜に第１ビアを設けてエピタキシャル層を取得し、次いで、エピタキシャル層の基板とは反対側にソース導電層を形成することを含む。第１エピタキシャル層及び第２エピタキシャル層が形成された後に第１ソース及び第２ソースが形成されるので、半導体膜をエッチングするためのエッチング材が第１ソース及び第２ソースのパターンに影響を与えることがない。

【0011】

この場合、第１ソースのエッジは、第１ビア側に近い第１エピタキシャル層のエッジと同一平面をなし、第２ソースのエッジは、第１ビア側に近い第２エピタキシャル層のエッジと同一平面をなす。あるいは、第１ソースの一部及び第２ソースの一部が第１ビアまで更に延在する。プロセス上の理由により、実際に形成される第１エピタキシャル層と第１ソースとの間に公差が存在し得るとともに、第２エピタキシャル層と第２ソースとの間に公差が存在し得る。第１エピタキシャル層の基板とは反対側の表面が、第１ソースのエッジと同一平面をなしてもよく、また、第２エピタキシャル層の基板とは反対側の表面が、第２ソースのエッジと同一平面をなしてもよい。しかしながら、基板に面する第１エピタキシャル層の表面は、第１ソースのエッジから突出することができ、基板に面する第２エピタキシャル層の表面は、第２ソースのエッジから突出することができる。

【0012】

一部の取り得る実装において、上述の２つの実装において、半導体膜に第１ビアを設けてエピタキシャル層を得る工程は、具体的に、先ず、半導体膜の基板とは反対側にフォトレジストを形成し、次いで、フォトレジストを露光し、フォトレジストを現像して、フォトレジストパターンを取得し、次いで、エピタキシャル層から基板への方向に沿って半導体膜をエッチングして第１エピタキシャル層及び第２エピタキシャル層を得ることを含む。

【0013】

一部の取り得る実装において、半導体膜は、前面リソグラフィプロセスを通じてエッチングされることができる。前面リソグラフィプロセスの精度は裏面リソグラフィプロセスの精度よりも高く、前面リソグラフィプロセスのアライメント精度は１００ｎｍ未満であることができる。従って、半導体膜が前面リソグラフィプロセスを通じてエッチングされるときに、リソグラフィプロセスの狂いに起因して第１ソース及び第２ソースが不正確にエッチングされ、第１エピタキシャル層及び第２エピタキシャル層がオーバーエッチングされてしまうケースが回避され、その結果、第１ソースが第１エピタキシャル層と十分に接触することが確保され、第２ソースが第２エピタキシャル層と十分に接触することが確保される。

【0014】

一部の取り得る実装において、一般的に使用される塩素系ガスは、第１エピタキシャル層及び第２エピタキシャル層の材料並びに第１ソース及び第２ソースの材料に対してエッチング効果を持つものの、この出願において半導体膜は前面リソグラフィプロセスを通じてエッチングされ、アライメント精度は非常に高いので、塩素系ガスは第１ソース及び第２ソースと接触せず、それ故に、ソースのパターンに影響を及ぼさない。これに基づいて、この出願では、塩素系ガスを使用することによって半導体膜に対して更にエッチングを実行して、第１エピタキシャル層及び第２エピタキシャル層を得ることができる。

【0015】

一部の取り得る実装において、基板に第２ビアを形成する工程は、具体的に、基板からエピタキシャル層への方向に沿って基板をエッチングして第２ビアを得ることを含む。

【0016】

一部の取り得る実装において、第１ビア及び第２ビアは対向して配置され、第２ソースに面する第１ソースのエッジは、第２エピタキシャル層に面する第１エピタキシャル層のエッジと同一平面をなす。換言すれば、第１ソースのエッジは、第１ビア側に近い第１エピタキシャル層のエッジと同一平面をなし、第２ソースのエッジは、第１ビア側に近い第２エピタキシャル層のエッジと同一平面をなし、その結果、第２導電層が第１導電層と接触する。また、第１ソースから第２ソースへの方向に沿って、第１ビアの長さは第２ビアの長さと同じである。斯くして、形成される第２導電層が第１導電層と十分に接触し得る。

【0017】

一部の取り得る実装において、第１ビア及び第２ビアは、第２導電層が第１導電層と接触するように、対向して配置される。加えて、第１ソースから第２ソースへの方向に沿って、第１ビアの長さは第２ビアの長さよりも短い。斯くして、形成される第２導電層が第１導電層と十分に接触し得る。さらに、第２ビアの長さは変えられないまま、第１ビアの長さが短縮され得る。これは、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を更に縮小する。

【0018】

一部の取り得る実装において、第１ビア及び第２ビアは対向して配置されないが、第２導電層はなおも第１導電層と接触する。加えて、第１ソースから第２ソースへの方向に沿って、第１ビアの長さは第２ビアの長さよりも短い。斯くして、第２ビアの長さは変えられないまま、第１ビアの長さが短縮され得る。これは、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を更に縮小する。

【0019】

一部の取り得る実装において、第１ビア及び第２ビアは、対向して配置されてもよいし、対向して配置されなくてもよく、第２導電層は第１導電層と接触する。加えて、基板上へのソース導電層及び第１ビアの正投影が第２ビアの範囲内にあり、第１ソースから第２ソースへの方向に沿って、第２ソースとは反対側の第１ソースのエッジから、第１ソースとは反対側の第２ソースのエッジまでの全長が、第２ビアの長さよりも短い。斯くして、形成される第２導電層が第１導電層と十分に接触し得る。また、エピタキシャル層の基板とは反対側に第１ゲートが配置され、第１ゲートは、第１ソースの第２ソースとは反対側に位置し、第２ゲートは、第２ソースの第１ソースとは反対側に位置する。第２導電層の材料は金属材料とすることができ、金属材料の熱伝導率は基板の材料の熱伝導率よりも高い。従って、第１ゲート及び第２ゲートが熱を発生するとき、第１ゲート上の熱は、第１エピタキシャル層を通して第２導電層に伝導されることができ、第２ゲート上の熱は、第２エピタキシャル層を通して第２導電層に伝導されることができ、第１ゲート及び第２ゲートの過度に高い温度によるトランジスタの性能への影響が回避される。

【0020】

第２の態様によれば、この出願はチップを提供する。当該チップは、第１の態様に従った方法を使用することによって製造され得る。当該チップは、基板と、該基板上に配置された第１トランジスタ及び第２トランジスタとを含む。第１トランジスタは、積層して基板上に順に配置された第１エピタキシャル層及び第１ソースを含み、第２トランジスタは、積層して基板上に順に配置された第２エピタキシャル層及び第２ソースを含み、第１エピタキシャル層と第２エピタキシャル層との間に第１ビアが設けられる。第１ソースのエッジが、第１ビア側に近い第１エピタキシャル層のエッジと同一平面をなし、第２ソースのエッジが、第１ビア側に近い第２エピタキシャル層のエッジと同一平面をなす。当該チップは更に第１導電層を含み、第１導電層は、第１ソース及び第２ソースと別々に接触し、且つ第１エピタキシャル層と第２エピタキシャル層との間の第１ビア内に充填される。基板は第２ビアを含み、当該チップは更に第２導電層を含み、第２導電層は第２ビア内に充填され、第２導電層は第１導電層と接触し且つ接地される。

【0021】

この出願のソリューションでは、前面リソグラフィプロセスを通じて第１エピタキシャル層及び第２エピタキシャル層が形成される。具体的には、ソース導電層から半導体膜への方向に沿って半導体膜に対してリソグラフィが行われる。また、前面リソグラフィプロセスのリソグラフィ精度は１００ｎｍ未満であることができ、裏面リソグラフィプロセスのそれよりも遥かに高い。従って、半導体膜がエッチングされるときに、リソグラフィプロセスの狂いに起因してソース導電層が不正確にエッチングされ、エピタキシャル層がオーバーエッチングされてしまうケースが回避され、その結果、エピタキシャル層が第１ソース及び第２ソースと別々に十分に接触することを確保することができる。第１トランジスタが接続されたとき、第１エピタキシャル層は電流を第１ソースに効果的に伝送することができ、そして、第１ソースは、第１導電層及び第２導電層を通じて、電流をグランドに放出する。第２トランジスタが接続されたとき、第２エピタキシャル層は電流を第２ソースに効果的に伝送することができ、そして、第２ソースは、第１導電層及び第２導電層を通じて、電流をグランドに放出する。また、関連技術と比較して、この出願におけるトランジスタでは、ソースから突出するエピタキシャル層の長さＬ２を確保する必要がない。従って、第１トランジスタ、第２トランジスタ、ひいてはチップのレイアウト面積を縮小することができる。

【0022】

取り得る一実装において、第１ソースのエッジは、第１ビア側に近い第１エピタキシャル層のエッジと同一平面をなし、第２ソースのエッジは、第１ビア側に近い第２エピタキシャル層のエッジと同一平面をなす。この実装における構造は、第１の態様におけるプロセスを通じて実装され得る。具体的には、当該構造は、先ず、基板上に半導体膜及びソース導電層を順に形成し、次いで、半導体膜内に第１ビアを設けてエピタキシャル層を得ることによって実装され得る。あるいは、最初に基板上に半導体膜を形成してもよく、次いで、半導体膜内に第１ビアが設けられてエピタキシャル層が得られ、次いで、エピタキシャル層の基板とは反対側にソース導電層が形成される。

【0023】

他の取り得る一実装において、第２ソースに面する第１ソースのエッジが、第２エピタキシャル層に面する第１エピタキシャル層のエッジから突出し、第１ソースに面する第２ソースのエッジが、第１エピタキシャル層に面する第２エピタキシャル層のエッジから突出する。換言すれば、第１ソースの一部及び第２ソースの一部が第１ビアまで更に延在する。この実装における構造は、第１の態様におけるプロセスを通じて実装され得る。具体的には、先ず、基板上に半導体膜を形成することができ、次いで、半導体膜内に第１ビアが設けられて、第１エピタキシャル層及び第２エピタキシャル層が得られる。そして、第１エピタキシャル層の基板とは反対側に第１ソースが形成され、第２エピタキシャル層の基板とは反対側に第２ソースが形成される。

【0024】

また、プロセス上の理由により、実際に形成される第１エピタキシャル層と第１ソースとの間に公差が存在し得るとともに、第２エピタキシャル層と第２ソースとの間に公差が存在し得る。第１エピタキシャル層の基板とは反対側の表面が、第１ソースのエッジと同一平面をなしてもよく、また、第２エピタキシャル層の基板とは反対側の表面が、第２ソースのエッジと同一平面をなしてもよい。しかしながら、基板に面する第１エピタキシャル層の表面は、第１ソースのエッジから突出することができ、基板に面する第２エピタキシャル層の表面は、第２ソースのエッジから突出することができる。

【0025】

【0026】

【0027】

【0028】

一部の取り得る実装において、第１ビア及び第２ビアは、対向して配置されてもよいし、対向して配置されなくてもよく、第２導電層は第１導電層と接触する。加えて、基板上へのソース導電層及び第１ビアの正投影が第２ビアの範囲内にあり、第１ソースから第２ソースへの方向に沿って、第２ソースとは反対側の第１ソースのエッジから、第１ソースとは反対側の第２ソースのエッジまでの全長が、第２ビアの長さよりも短い。斯くして、形成される第２導電層が第１導電層と十分に接触し得る。また、エピタキシャル層の基板とは反対側に第１ゲートが配置され、第１ゲートは、第１ソースの第２ソースとは反対側に位置し、第２ゲートは、第２ソースの第１ソースとは反対側に位置する。第２導電層の材料は金属材料とすることができ、金属材料の熱伝導率は基板の材料の熱伝導率よりも高い。従って、第１ゲート及び第２ゲートが熱を発生するとき、第１ゲート上の熱は、第１エピタキシャル層を通して第２導電層へと運び去られることができ、第２ゲート上の熱は、第２エピタキシャル層を通して第２導電層へと運び去られることができ、第１ゲート及び第２ゲートの過度に高い温度によるトランジスタの性能への影響が回避される。

【0029】

第３の態様によれば、この出願は無線周波数パワーアンプを提供する。当該無線周波数パワーアンプは、無線周波数入力端と、グランド端と、電圧端と、出力端と、第２の態様に従ったチップとを含む。チップにおける第１トランジスタの第１ゲート及び第２トランジスタの第２ゲートが無線周波数入力端に結合され、第１トランジスタの第１ソース及び第２トランジスタの第２ソースがグランド端に結合され、第１トランジスタの第１ドレイン及び第２トランジスタの第２ドレインが、それぞれ、動作電圧端及び出力端に結合される。

【0030】

第３の態様の一実装は、第２の態様の実装のうちのいずれかの実装に対応する。第３の態様の実装に対応する技術的効果については、第２の態様及び第２の態様の実装のうちのいずれか１つに対応する技術的効果を参照されたい。詳細をここで再び説明することはしない。

【0031】

第４の態様によれば、この出願は端末を提供する。当該端末は送信器を含み、該無線周波数送信器は、第３の態様に従った無線周波数パワーアンプを含む。

【0032】

第４の態様の一実装は、第２の態様の実装のうちのいずれかの実装に対応する。第４の態様の実装に対応する技術的効果については、第２の態様及び第２の態様の実装のうちのいずれか１つに対応する技術的効果を参照されたい。詳細をここで再び説明することはしない。

【図面の簡単な説明】

【0033】

【図1】この出願の一実施形態に従った端末の構成のブロック図である。

【図2】この出願の一実施形態に従ったパワーアンプの回路図である。

【図3a】関連技術に従ったトランジスタの構造の図である。

【図3b】図３ａのトランジスタのソースが不正確にエッチングされたときの構造の図である。

【図4a】関連技術に従った他のトランジスタの構造の図である。

【図4b】図３ａのトランジスタの基板及びエピタキシャル層にエッチング誤差が発生したときの構造の図である。

【図5】この出願の一実施形態に従った複数のトランジスタの上面図である。

【図6】この出願の一実施形態に従ったトランジスタ製造の概略フローチャートである。

【図7a】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7b】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7c】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7d】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7e】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7f】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7g】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7h】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7i】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7j】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7k】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7l】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7m】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7n】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図7o】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図8】この出願の一実施形態に従った他のトランジスタ製造の概略フローチャートである。

【図9a】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図9b】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図9c】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図9d】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図9e】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図9f】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図9g】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【図9h】この出願の一実施形態に従ったトランジスタ製造プロセスの図である。

【符号の説明】

【0034】

１０１ベースバンド処理ユニット；１０２送信器；
１０２１無線周波数信号生成回路；１０２２パワーアンプ；
１０２３フィルタ；１０２４アンテナ；１０基板；
１１エピタキシャル層；１０１第１エピタキシャル層；
１０２第２エピタキシャル層；１１１半導体膜；１２ソース；
１３第１導電層；１４第２導電層；２１ソース導電層；
２１１第１ソース；２１２第２ソース；２２ドレイン；
２２１第１ドレイン；２２２第２ドレイン；２３１第１ゲート；
２３２第２ゲート；３３第３フォトレジストパターン。

【発明を実施するための形態】

【0035】

以下、この出願の実施形態における添付図面を参照して、この出願の実施形態における技術的ソリューションを明瞭且つ完全に説明する。明らかなことには、説明される実施形態は、この出願の実施形態の全てではなく一部である。当業者によって創造的労力なしにこの出願の実施形態に基づいて得られる他の実施形態は全て、この出願の保護範囲に入るものである。

【0036】

この明細書における用語“及び／又は”は、単に、関連するオブジェクトを記述するための関連関係を記述するものであり、３つの関係が存在し得ることを表す。例えば、Ａ及び／又はＢは、Ａのみが存在する、ＡとＢの両方が存在する、及びＢのみが存在する、という３つのケースを表し得る。

【0037】

この出願の実施形態における明細書及び特許請求の範囲において、“第１”、“第２”などは、異なるオブジェクト間で区別を行うことを意図しており、オブジェクトの特定の順序を示すものではない。例えば、第１のターゲットオブジェクト、第２のターゲットオブジェクトなどは、異なるターゲットオブジェクト間で区別を行うために使用され、ターゲットオブジェクトの特定の順序を記述するために使用されるものではない。

【0038】

また、この出願の実施形態において、用語“例示的な”又は“例えば”は、例、例示、又は説明を与えることを表すために使用される。この出願の実施形態において“例”又は“例えば”として記述されるいずれの実施形態又は設計スキームも、他の実施形態又は設計スキームよりも好ましい、又はより多くの利点を持つものとして説明されるべきでない。正確には、用語“例”、“例えば”、又はこれらに類するものは、関係する概念を具体的に提示することを意図している。

【0039】

この出願の実施形態の説明において、別段の断りがない限り、“複数の”は、２つ以上を意味する。例えば、複数の処理ユニットは２以上の処理ユニットであり、複数のシステムは２以上のシステムである。

【0040】

この出願の一実施形態は、トランジスタのソースの寄生容量が低減されることができ、トランジスタの利得が増加されることができ、トランジスタのレイアウト面積が縮小されることができるような端末を提供する。

【0041】

以下、この出願のこの実施形態で提供される端末の具体的な構造及び使用について説明する。

【0042】

端末１は、基地局、コンピュータ、タブレットコンピュータ、携帯情報端末（personal digital assistant，略してＰＤＡ）、インテリジェントウェアラブルデバイス、スマートホームデバイス、又はこれらに類するものとし得る。これは、この出願のこの実施形態において限定されることではない。

【0043】

図１は、この出願の一実施形態に従った端末１の適用シナリオの図である。端末１は基地局とすることができ、該基地局は、ベースバンド処理ユニット（baseband unit）１０１と送信器１０２とを含み得る。送信器１０２は、無線周波数信号生成回路１０２１、パワーアンプ（power amplifier）１０２２、フィルタ１０２３、及びアンテナ１０２４を含み得る。

【0044】

ベースバンド処理ユニット１０１は、ベースバンドデジタル信号を生成するように構成される。

【0045】

無線周波数信号生成回路１０２１は、ベースバンドデジタル信号を処理して無線周波数信号を取得するように構成される。

【0046】

パワーアンプ１０２２は、無線周波数信号に対して電力増幅を実行するように構成される。

【0047】

フィルタ１０２３は、電力増幅された無線周波数信号に対してフィルタリング処理を実行して、送信対象信号を取得するように構成される。

【0048】

アンテナ１０２４は、送信対象信号を送信するように構成される。

【0049】

図２は、上記パワーアンプ１０２２の回路図を示している。パワーアンプ１０２２は、直流入力端Ｖｇａｔｅ、無線周波数入力端ＲＦＩｎ、電圧端ＶＤＤ、トランジスタ、及び出力端ＲＦＯｕｔを含んでいる。

【0050】

トランジスタがＮ型トランジスタであり、且つ無線周波数信号が正弦波である例を使用する。トランジスタのゲートＧａｔｅが、直流入力端Ｖｇａｔｅを介して入力された直流信号と、無線周波数入力端ＲＦＩｎを介して入力された無線周波数信号とを受信する。無線周波数信号が正であるとき、トランジスタが接続され、電圧端ＶＤＤがトランジスタを介して接地され、また、無線周波数信号が負であるとき、トランジスタが遮断され、電圧端ＶＤＤが出力端ＲＦＯｕｔに接続され、電力増幅された無線周波数信号が出力端ＲＦＯｕｔを介して出力される。

【0051】

背景技術で提案されたように、現在、トランジスタのソースが接地され、それが導電ワイヤを介して接地されることがある。しかしながら、導電ワイヤには寄生インダクタンスが存在する。結果として、ソースの寄生インダクタンスが増加され、トランジスタの性能が低下する（利得が低下される）。あるいは、ソースが基板のバックホールを通じて接地されることがある。しかしながら、チップ設計において基板のバックホールを設けるためのスペースを確保する必要があるため、チップのレイアウト面積が増大し、コストが増大する。

【0052】

具体的には、図３ａに示すように、トランジスタは、基板１０上に配置されたエピタキシャル層１１、ソース１２、及び第１導電層１３を含み、第２導電層１４を更に含む。基板１０及びエピタキシャル層１１に、裏面リソグラフィプロセスを通じて、基板１０からエピタキシャル層１１への方向に沿ってビアが形成され、該ビア内に第２導電層１４が配置されて第１導電層１３と接触する。斯くして、トランジスタが接続されたとき、エピタキシャル層１１が、エピタキシャル層１１からソース１２への方向に沿って、電流をソース１２に伝送する。また、ソース１２が、第１導電層１３を介して、接地された第２導電層１４に電流を伝送する。

【0053】

しかしながら、関連技術のソリューションでは、ソース１２が形成された後に、裏面リソグラフィプロセスを使用することによるエッチングを通じて、基板及びエピタキシャル層１１のパターンが取得される。図３ｂに示すように、裏面リソグラフィプロセスのアライメント精度は過度に低く（このリソグラフィプロセスには、通常、コンタクトリソグラフィマシンが選択される）、アライメントの狂いが一般的に３μｍ以上である。エピタキシャル層１１がエッチングされるときに、エピタキシャル層１１がオーバーエッチングされることがあり、その結果、エピタキシャル層１１がソース１２と十分に接触することができない。さらに、図３ｂに示すように、エピタキシャル層１１は、通常、塩素系ガスを用いてエッチングされし、塩素系ガスはソース１２に対してもエッチング効果を持つ。従って、エピタキシャル層１１がエッチングされるときに、ソース１２もエッチングされてしまうことがあり、ソース１２の長さＬ１が短くなる。その結果、エピタキシャル層１１がソース１２と十分良く接触することができず、オーミックコンタクトが異常となる。エピタキシャル層１１がソース１２と十分に接触できない場合、エピタキシャル層１１は電流をソース１２に伝送し損い得る。

【0054】

ここで言及しておくべきことには、トランジスタのゲートが形成される前に、ソース１２のパターンが形成され、ソース１２に対して高温アニール処理が実行される。従って、ソース１２とエピタキシャル層１１との間に相互容量が実現されてオーミック接触を形成することができる。第１導電層１３は、ゲートが形成された後に形成される。ゲートに対するアニールプロセスの影響と、ゲートによってエピタキシャル層１１を制御する際の問題とを回避するために、第１導電層１３のパターンが形成された後にアニールプロセスは実行されない。それ故に、第１導電層１３がエピタキシャル層１１に接触しても、第１導電層１３とエピタキシャル層１１との間（オーミック接触が形成されるところ）に相互容量を実現することはできない。換言すれば、エピタキシャル層１１は電流を直に第１導電層１３に伝送することはできない。

【0055】

図４ａに示すように、ソース１２が部分的に損傷される問題を解決するために、関連技術は、エピタキシャル層１１がソース１２から突出し得ることを提案しており、ソース１２から突出するエピタキシャル層１１の長さがＬ２である。しかしながら、このようにすると、トランジスタのレイアウト面積が増大し、特に、一般的に複数のトランジスタがチップ上で並列に接続され、チップ面積の大幅な増加をもたらす。また、図４ｂに示すように、裏面リソグラフィプロセスのアライメント精度が低いため、エピタキシャル層１１のビアがソース１２の直下に形成されるケースがなおも存在する。従って、エピタキシャル層１１がエッチングされる間にソース１２がエッチングされるケースがなおも存在する。

【0056】

上述の問題に基づいて、この出願の一実施形態はチップ製造方法を提供する。図５に示すように、チップ上に複数のトランジスタを配置することができ、各トランジスタが、ソース２１１／２１２及びドレイン２２を含み、ドレイン２２は、２つの隣接するトランジスタが同一のドレイン２２を共有するように、２つの隣接するトランジスタのソース２１１とソース２１２との間に配置され得る。上記複数のトランジスタは、第１トランジスタ及び第２トランジスタを含み得る。第１トランジスタ及び第２トランジスタは、窒化ガリウム（gallium nitride，ＧａＮ）ベースの高電子移動度トランジスタ（high electron mobility transistor，ＨＥＭＴ）、ガリウム砒素（gallium arsenide，ＧａＡｓ）ベースの擬似高電子移動度トランジスタ（pseudomorphic high electron mobility transistor，ＰＨＥＭＴ）。又はこれらに類するものとし得る。

【0057】

この出願においては、第１トランジスタの第１エピタキシャル層１０１及び第２トランジスタの第２エピタキシャル層１０２が、前面リソグラフィプロセスによってエッチングされ得る。換言すれば、第１トランジスタの第１エピタキシャル層１０１及び第２トランジスタの第２エピタキシャル層１０２を、エピタキシャル層１１から基板１０への方向に沿ってエッチングして、ソース１２のパターンに対する第１エピタキシャル層１０１及び第２エピタキシャル層１０２のエッチングの影響を回避することができる。加えて、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積が更に縮小され得る。具体的には、以下の２つの実施形態でトランジスタを形成することができる。

【0058】

一実施形態において、図６に示すように、トランジスタを形成する工程は、以下の工程を通じて実施され得る。

【0059】

Ｓ１１０：図７ａに示すように、基板１０上に半導体膜１１１及びソース導電層２１を順に形成する。ソース導電層２１は、間隔を置いて配置された第１ソース２１１及び第２ソース２１２を含む。チップが第１トランジスタと第２トランジスタとを含む例を使用する。第１ソース２１１は、第１トランジスタのソース１２として使用されることができ、第２ソース２１２は、第２トランジスタのソース１２として使用されることができる。

【0060】

一部の取り得る実装において、半導体膜１１１及びソース導電層２１を形成する具体的なプロセスは、先ず、基板１０上に半導体膜１１１、第１導電膜、及び第１フォトレジストを順に形成し、次いで、第１フォトレジストを露光し、第１フォトレジストを現像して第１フォトレジストパターンを取得し、第１フォトレジストパターンの保護の下で第１導電膜をエッチングして、ソース導電層２１のパターンを取得し、第１フォトレジストパターンを除去し、そして、ソース導電層２１のパターンに対して高温アニール処理を行って、ソース導電層２１を取得することを含み得る。明らかなことには、ソース導電層２１は代わりに他の手法で形成されてもよい。これは、この出願のこの実施形態において特に限定されることではない。

【0061】

一部の取り得る実装において、図７ｂに示すように、ソース導電層２１が形成されるときに、同じ半導体プロセスを通じて、第１トランジスタの第１ドレイン２２１及び第２トランジスタの第２ドレイン２２２を更に形成して、第１ドレイン２２１及び第２ドレイン２２２を加えて形成するプロセスを省略し、マスク（mask）を節減してもよい。第１ドレイン２２１及び第２ドレイン２２２は、第１ソース２１１及び第２ソース２１２と同じ層に配置され、第１ドレイン２２１は、第１ソース２１１の第２ソース２１２とは反対側に配置され、第２ドレイン２２２は、第２ソース２１２の第１ソース２１１とは反対側に配置される。

【0062】

一部の取り得る実装において、図７ｃに示すように、工程Ｓ１１０の後、且つ工程Ｓ１２０の前に、トランジスタ製造方法は更に、第１トランジスタの第１ゲート２３１及び第２トランジスタの第２ゲート２３２を形成することを含み得る。具体的には、第１ゲート２３１及び第２ゲート２３２を形成する特定のプロセスは、半導体膜１１１の基板１０とは反対側にゲート膜及び第２フォトレジストを順に形成し、第２フォトレジストを露光し、第２フォトレジストを現像して第２フォトレジストパターンを取得し、第２フォトレジストパターンの保護の下でゲート膜をエッチングして第１ゲート２３１及び第２ゲート２３２のパターンを取得し、第２フォトレジストパターンを除去し、そして、第１ゲート２３１及び第２ゲート２３２のパターンに対して高温アニール処理を行って第１ゲート２３１及び第２ゲート２３２を取得することを含む。明らかなことには、第１ゲート２３１及び第２ゲート２３２を形成する工程は、工程Ｓ１２０と工程Ｓ１３０との間に実行されてもよい。これは、この出願のこの実施形態において限定されることではない。

【0063】

図７ｃに示すように、第１ゲート２３１及び第２ゲート２３２は、半導体膜１１１の基板１０とは反対側に配置され、第１ゲート２３１は、第１ソース２１１の第２ソース２１２とは反対側に配置され、第２ゲート２３２は、第２ソース２１２の第１ソース２１１とは反対側に配置される。

【0064】

一部の取り得る実装において、第１ソース２１１及び第２ソース２１２は、１つの層を有してもよいし、積層されてもよい。第１ソース２１１及び第２ソース２１２の材料は、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、及び金（Ａｕ）などのメタルのうちの少なくとも１つを含み得る。第１ソース２１１及び第２ソース２１２の材料は、代わりに、例えばインジウム錫酸化物（indium tin oxide，ＩＴＯ）などの導電性酸化物材料を含んでもよい。第１ソース２１１と第２ソース２１２とが同じ半導体プロセスを通じて製造され得ることを考えると、第１ソース２１１と第２ソース２１２は、同じ数の層を持つことができ、第１ソース２１１及び第２ソース２１２の各層が同じ材料を有する。

【0065】

Ｓ１２０：図７ｄに示すように、半導体膜１１１に第１ビアを設けて、第１エピタキシャル層１０１及び第２エピタキシャル層１０２を含むエピタキシャル層１１を取得し、第１ビアは、第１エピタキシャル層１０１と第２エピタキシャル層１０２との間に位置する。また、第１ソース２１１は、第１エピタキシャル層１０１の基板１０とは反対側に配置され、第２ソース２１２は、第２エピタキシャル層１０２の基板１０とは反対側に配置される。

【0066】

一部の取り得る実装において、図７ｄに示すように、半導体膜１１１に第１ビアを設けてエピタキシャル層１１を得る特定のプロセスは、半導体膜１１１の基板１０とは反対側に第３フォトレジストを形成し、第３フォトレジストを露光し、第３フォトレジストを現像して第３フォトレジストパターン３３を取得し、第３フォトレジストパターン３３の保護の下で半導体膜１１１をエッチングして、第１エピタキシャル層１０１と、第２エピタキシャル層１０２と、第１ビアとを含んだエピタキシャル層１１を得ることを含み得る。

【0067】

これに基づいて、工程Ｓ１２０の後、且つ工程Ｓ１３０の前に、当該チップ製造方法は更に、第３フォトレジストパターン３３を剥離することを含み得る。

【0068】

取り得る一実装において、一般的に使用される塩素系ガスは、エピタキシャル層１１及びソース１２の材料に対してエッチング効果を持つものの、この出願において半導体膜は前面リソグラフィプロセスを通じてエッチングされ、前面リソグラフィプロセスのアライメント精度は非常に高く、裏面リソグラフィプロセスのアライメント精度よりも遥かに高いので、塩素系ガスは第１ソース１２１及び第２ソース１２２と接触せず、それ故に、この出願のリソグラフィ方式で塩素系ガスを用いることによって半導体膜１１１がエッチングされるときに、第１ソース１２１及び第２ソース１２２のパターンに影響を及ぼして、第１エピタキシャル層１０１が第１ソース１２１と十分に接触せず、第２エピタキシャル層１０２が第２ソース１２２と十分に接触しないケースをもたらすことはない。

【0069】

これに基づいて、この出願において、半導体膜１１１は、塩素系ガスを用いることによって、ソース導電層２１から半導体膜１１１への方向に沿ってエッチングされることができ、第１エピタキシャル層１０１と、第２エピタキシャル層１０２と、第１ビアとを含んだエピタキシャル層１１が得られる。明らかなことには、半導体膜１１１は他のエッチング材を用いてエッチングされてもよい。これは、この出願のこの実施形態において限定されることではない。

【0070】

ここで言及しておくべきことには、図７ｄに示すように、第３フォトレジストパターン３３は、半導体膜１１１のうち第１ビアが形成されるべき部分を露出させ、ソース導電層２１の各露出表面と、第１ビアが形成されるべき部分以外の半導体膜１１１の部分とを覆うことができ、半導体膜１１１をエッチングするプロセスにおいて（特に、塩素系ガスを用いることによって半導体膜１１１をエッチングするプロセスにおいて）ソース導電層２１が不正確にエッチングされるケースが回避される。

【0071】

これに基づき、この出願では、前面リソグラフィプロセスを通じてエピタキシャル層１１が形成される。具体的には、ソース導電層２１から半導体膜１１１への方向に沿って半導体膜１１１に対してリソグラフィが行われる。また、前面リソグラフィプロセスのアライメント精度は１００ｎｍ未満であることができ、裏面リソグラフィプロセスのアライメント精度よりも遥かに高い。従って、半導体膜１１１がエッチングされるときに、リソグラフィプロセスの狂いに起因してソース導電層２１が不正確にエッチングされ、第１エピタキシャル層１０１及び第２エピタキシャル層１０２がオーバーエッチングされてしまうケースが回避され、その結果、第１エピタキシャル層１０１が第１ソース２１１と十分に接触し、且つ第２エピタキシャル層１０２が第２ソース２１２と十分に接触することを確保することができる。第１トランジスタが接続されたとき、第１エピタキシャル層１０１は電流を第１ソース２１１に効果的に伝送することができ、そして、第１ソース２１１を通じて電流がグランドに放出される。第２トランジスタが接続されたとき、第２エピタキシャル層１０２は電流を第２ソース２１２に効果的に伝送することができ、そして、第２ソース２１２を通じて電流がグランドに放出される。

【0072】

また、上述の工程Ｓ１１０－Ｓ１３０で形成される第１トランジスタ及び第２トランジスタにおいては、ソース導電層２１とエピタキシャル層１１との位置関係に以下の幾つかのケースが存在し得る。

【0073】

図７ｅに示すように、第２ソース２１２に面する第１ソース２１１のエッジは、第１ソース２１１に近い第１ビアのエッジと同一平面をなすことができ、第１ソース２１１に面する第２ソース２１２のエッジは、第２ソース２１２に近い第１ビアのエッジと同一平面をなすことができる。換言すれば、第１ソース２１１のエッジは、第１ビア側に近い第１エピタキシャル層１０１のエッジと同一平面をなし、第２ソース２１２のエッジは、第１ビア側に近い第２エピタキシャル層１０２のエッジと同一平面をなす。また、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ１’及び第２ソース２１２の長さＬ１”はどちらも、図４ａに示した関連技術におけるソース１２の長さＬ１に等しい。しかしながら、この出願のソリューションでは、第１ソース２１１から第２ソース２１２への方向に沿って第１エピタキシャル層１０１が第１ソース２１１から突出する必要はなく、また、第２ソース２１２から第１ソース２１１への方向に沿って第２エピタキシャル層１０２が第２ソース２１２から突出する必要はない。換言すれば、第１ソース２１１から突出する第１エピタキシャル層１０１の長さは０であり、第２ソース２１２から突出する第２エピタキシャル層１０２の長さは０である。従って、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を縮小することができ、チップ全体のレイアウト面積が更に縮小される。

【0074】

例えば、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ１’及び第２ソース２１２の長さＬ１”はどちらも８μｍである。図４ａに示した関連技術において、ソース１２から突出するエピタキシャル層１１の長さＬ２は８μｍである。従って、関連技術と比較して、この出願のソリューションでは、１つの第１トランジスタ及び１つの第２トランジスタによって占有されるソース１２のレイアウトが、２＊Ｌ２＝１６μｍだけ削減されることができ、削減率は５０％である。

【0075】

あるいは、図７ｆに示すように、上述のプロセスを通じて形成されるソース導電層２１及びエピタキシャル層１１において、第１ソース２１１から第２ソース２１１への方向に沿って第１エピタキシャル層１０１が第１ソース２１１から突出し、突出部分の長さはＬ２’であり、第２ソース２１２から第１ソース２１２への方向に沿って第２エピタキシャル層１０２が第２ソース２１２から突出し、突出部分の長さはＬ２’である。しかしながら、この出願では、前面リソグラフィプロセスを通じて第１エピタキシャル層１０１及び第２エピタキシャル層１０２が形成され、前面リソグラフィプロセスのアライメント精度は、裏面リソグラフィプロセスのアライメント精度よりも遥かに高い。従って、この出願では、第１ソース２１１から突出する第１エピタキシャル層１０１の長さＬ２’及び第２ソース２１２から突出する第２エピタキシャル層１０２の長さＬ２’は、図４ａに示した関連技術においてソース１２から突出するエピタキシャル層１１の長さＬ２よりも遥かに短くし得る。故に、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を縮小することができ、チップ全体のレイアウト面積が更に縮小される。

【0076】

例えば、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ１’及び第２ソース２１２の長さＬ１”はどちらも８μｍである。図４ａに示した関連技術において、ソース１２から突出するエピタキシャル層１１の長さＬ２は８μｍである。しかしながら、この出願では、第１ソース２１１から突出する第１エピタキシャル層１０１の長さＬ２’及び第２ソース２１２から突出する第２エピタキシャル層１０２の長さＬ２’はどちらも１μｍである。従って、関連技術と比較して、この出願のソリューションでは、１つの第１トランジスタ及び１つの第２トランジスタによって占有されるソース１２のレイアウトが、２＊（Ｌ２－Ｌ２’）＝１４μｍだけ削減されることができ、削減率は４４％である。

【0077】

あるいは、プロセス上の理由により、実際に形成される第１エピタキシャル層１０１と第１ソース２１１との間に公差が存在し得るとともに、第２エピタキシャル層１０２と第２ソース２１２との間に公差が存在し得る。従って、一部の取り得る実装では、図７ｄに示すように、第１エピタキシャル層１０１の基板１０とは反対側の表面が、第１ソース２１１のエッジと同一平面をなしてもよく、また、第２エピタキシャル層１０２の基板１０とは反対側の表面が、第２ソース２１２のエッジと同一平面をなしてもよい。しかしながら、基板１０に面する第１エピタキシャル層１０１の表面は、第１ソース２１１のエッジから突出することができ、基板１０に面する第２エピタキシャル層１０２の表面は、第２ソース２１２のエッジから突出することができる。

【0078】

一部の取り得る実装において、第１エピタキシャル層１０１及び第２エピタキシャル層１０２は多層構造を含み得る。第１トランジスタ及び第２トランジスタがＧａＮ系ＨＥＭＴである場合、多層構造の材料は、Ａｌ_ｘＧａ_ｙＮを含むことができ、ここで、０≦ｘ≦１、０≦ｙ≦１、且つｘ＋ｙ＝１である。第１トランジスタ及び第２トランジスタがＧａＡｓ系ＰＨＥＭＴである場合、多層構造の材料は、ＡｌＧａＡｓ又は高純度のＧａＡｓを含み得る。第１エピタキシャル層１０１と第２エピタキシャル層１０２とが同じ半導体プロセスを通じて製造され得ることを考えると、第１エピタキシャル層１０１と第２エピタキシャル層１０２は、同じ数の層を持つことができ、第１エピタキシャル層１０１及び第２エピタキシャル層１０２の各層が同じ材料を有する。

【0079】

Ｓ１３０：図７ｇ－図７ｉに示すように、第１導電層１３を形成する。第１導電層１３は、第１ビア内に充填され、第１ソース２１１及び第２ソース２１２と別々に接触する。

【0080】

一部の取り得る実装において、第１導電層１３を形成する具体的なプロセスは、先ず、ソース導電層２１の基板１０とは反対側に第２導電膜及び第４フォトレジストを順に形成し、次いで、第４フォトレジストを露光し、第４フォトレジストを現像して第４フォトレジストパターンを取得し、第４フォトレジストパターンの保護の下で第２導電膜をエッチングして第１導電層１３を取得し、そして、第４フォトレジストパターンを除去することを含み得る。明らかなことには、ソース導電層２１は代わりに他の手法で形成されてもよい。これは、この出願のこの実施形態において特に限定されることではない。

【0081】

一部の取り得る実装において、第１導電層１３が配置される具体的な位置は、第１導電層１３が第１ビア内に充填されて第１ソース２１１及び第２ソース２１２と別々に接触する限り、この出願のこの実施形態において限定されることではない。オプションで、図７ｇに示すように、第１導電層１３は、第１ビア内に充填され、基板１０とは反対側のソース導電層２１の表面を完全に覆う。あるいは、図７ｈに示すように、第１導電層１３は、第１ビア内に充填され、ソース導電層２１の基板１０とは反対側に配置され、基板１０とは反対側のソース導電層２１の表面を部分的に覆う。あるいは、図７ｉに示すように、第１導電層１３は、第１ビア内に充填されるのみであり、第２ソース２１２に面する第１ソース２１１の側面と、第１ソース２１１に面する第２ソース２１２の側面とに別々に接触する。図７ｈ及び図７ｉに示す２つのソリューションと比較して、図７ｇに示すソリューションでは、第１ソース２１１及び第２ソース２１２が第１導電層１３と十分に接触することができ、プロセス誤差のために第１導電層１３が第１ソース２１１及び／又は第２ソース２１２と十分に接触しないケースが回避され得る。

【0082】

一部の取り得る実装において、第１導電層１３は、１つの層を有してもよいし、積層されてもよい。第１導電層１３の材料は、例えばＴｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ｃｒ、又はＡｕなどのメタルであってもよいし、例えばＩＴＯなどの導電性酸化物材料であってもよい。

【0083】

Ｓ１４０：図７ｊに示すように、基板１０からエピタキシャル層１１への方向に沿って基板１０に第２ビアを形成する。第２ビアと第１ビアは少なくとも部分的に重なり合う。

【0084】

一部の取り得る実装において、基板１０は、第２ビアを得るために、裏面リソグラフィプロセスを通じてエッチングされ得る。基板１０の材料が炭化珪素（ＳｉＣ）又はシリコン（Ｓｉ）を含む例を使用する。基板１０は、第２ビアを得るために、フッ素系ガスを使用することによってエッチングされ得る。フッ素系ガスは、エピタキシャル層１１の材料、第１導電層１３の材料、及び形成される第２導電層１４の材料に対して高いエッチング選択性を持つので、フッ素系ガスは第２ビアの表面に留まることができる。これは、続く工程Ｓ１５０における第２導電層１４の形成に影響を与えたり、形成されている第１エピタキシャル層１０１、第２エピタキシャル層１０２、及び第１導電層１３のパターンに影響を与えたりせず、故に、その後の第２導電層１４と第１導電層１３との間の正常な接触に影響を与えない。

【0085】

一部の取り得る実装において、第２ビアの具体的な位置は、第２ビア内に充填される第２導電層１４が第１導電層１３と接触できることを保証することができる限り、この出願のこの実施形態において限定されることではない。第２ビアの位置は、形成される第２導電層１４に関係する。工程Ｓ１５０で第２導電層１４を説明するときに、第２ビアの位置を詳細に説明する。

【0086】

Ｓ１５０：図７ｋ－図７ｏに示すように、第２ビア内に第２導電層１４を形成する。第２導電層１４は、第１導電層１３と接触し、且つ接地される。斯くして、第１エピタキシャル層１０１によって第１ソース２１１及び第１導電層１３へと順に伝送される電流、並びに第２エピタキシャル層１０２によって第２ソース２１２及び第１導電層１３へと順に伝送される電流が、第２導電層１４に伝送されてグランドに放出され得る。

【0087】

一部の取り得る実装において、図７ｋ－図７ｎに示すように、第２導電層１４は、電気めっきプロセスを通じて第２ビア内に形成され得る。基板１０からエピタキシャル層１１への方向に沿って、第２導電層１４の厚さは、第２ビアの深さよりも小さく、第２導電層１４は、第２ビアの側壁から、基板１０に面する第１導電層１３の表面まで延在する。また、図７ｏに示すように、第２導電層１４は、第２ビアの全体に充填されてもよい。

【0088】

一部の取り得る実装において、第１導電層１３に対する第２導電層１４の具体的な位置は、第２導電層１４と第１導電層１３とが接触することができる限り、この出願のこの実施形態において限定されることではない。

【0089】

第１のケースにおいて、図７ｋに示すように、第１ビア及び第２ビアは対向して配置され、第２ソース２１２に面する第１ソース２１１のエッジは、第２エピタキシャル層１０２に面する第１エピタキシャル層１０１のエッジと同一平面をなす。換言すれば、第１ソース２１１のエッジは、第１ビア側に近い第１エピタキシャル層１０１のエッジと同一平面をなし、第２ソース２１２のエッジは、第１ビア側に近い第２エピタキシャル層１０２のエッジと同一平面をなし、その結果、第２導電層１４が第１導電層１３と接触する。また、第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は第２ビアの長さＬ４と同じである。斯くして、形成される第２導電層１４が第１導電層１３と十分に接触し得る。

【0090】

第２のケースでは、図７ｌに示すように、第１ビア及び第２ビアは、第２導電層１４が第１導電層１３と接触するように、対向して配置される。加えて、第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は第２ビアの長さＬ４よりも短い。斯くして、形成される第２導電層１４が第１導電層１３と十分に接触し得る。さらに、第２ビアの長さＬ４は変えられないまま、第１ビアの長さＬ３が短縮され得る。これは、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を更に縮小する。

【0091】

第３のケースでは、図７ｍに示すように、第１ビア及び第２ビアは対向して配置されないが、第２導電層１４はなおも第１導電層１３と接触する。加えて、第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は第２ビアの長さＬ４よりも短い。斯くして、第２ビアの長さＬ４は変えられないまま、第１ビアの長さＬ３が短縮され得る。これは、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を更に縮小する。

【0092】

第４のケースでは、図７ｎ及び図７ｏに示すように、第１ビア及び第２ビアは、対向して配置されてもよいし、対向して配置されなくてもよく、第２導電層１４は第１導電層１３と接触する。加えて、基板１０上へのソース導電層２１及び第１ビアの正投影が第２ビアの範囲内にあり、第１ソース２１１から第２ソース２１２への方向に沿って、第２ソース２１２とは反対側の第１ソース２１１のエッジから、第１ソース２１１とは反対側の第２ソース２１２のエッジまでの全長Ｌ５が、第２ビアの長さＬ４よりも短い。斯くして、形成される第２導電層１４が第１導電層１３と十分に接触し得る。また、図５、図７ｎ、及び図７ｏに示すように、エピタキシャル層１１の基板１０とは反対側に第１ゲート２３１が配置され、第１ゲート２３１は、第１ソース２１１の第２ソース２１２とは反対側に位置し、第２ゲート２３２は、第２ソース２１２の第１ソース２１１とは反対側に位置する。第２導電層１４の材料は金属材料とすることができ、金属材料の熱伝導率は基板１０の材料の熱伝導率よりも高い。従って、第１ゲート２３１及び第２ゲート２３２が熱を発生するとき、第１ゲート２３１上の熱は、第１エピタキシャル層１０１を通して第２導電層１４へと運び去られることができ、第２ゲート２３２上の熱は、第２エピタキシャル層１０２を通して第２導電層１４へと運び去られることができ（図７ｎ及び図７ｏに、矢印付きの直線で熱伝導経路を示している）、第１ゲート２３１及び第２ゲート２３２の過度に高い温度によるトランジスタの性能への影響が回避される。

【0093】

例えば、図７ｎに示すように、第１ビア及び第２ビアは対向して配置され、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ’及び第２ソース２１２の長さＬ”はどちらも８μｍであり、第１ビアの長さＬ３は８μｍであり、第２ビアのサイズＬ４は２５μｍである。この場合、基板１０上のソース導電層２１及び第１ビアの正投影が第２ビアの範囲内にあり、第２ビアは第１ソース２１１及び第２ソース２１２から別々に突出する。斯くして、ゲート２３の熱が、第２ビアに充填された第２導電層１４を介して運び去られ得る。

【0094】

第４のケースにおいて、第２導電層１４の厚さが第２ビアの深さよりも小さく、第２導電層１４が、第２ビアの側壁から、基板１０に面する第１導電層１３の表面まで延在するソリューション（図７ｎ）と比較して、第２導電層１４が第２ビア全体に充填されるソリューション（図７ｏ）は、より良好な熱伝導効果をゲート２３に対して持つ。

【0095】

また、第４のケースにおいて、第１ビア及び第２ビアは、対向して配置されてもよいし、対向して配置されなくてもよい。第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は、第２ビアの長さＬ４に等しくてよいし、第２ビアの長さＬ４よりも小さくてよい。

【0096】

なお、第１ビア及び第２ビアが対向して配置されることは、次のように理解されてもよく、すなわち、第１ビアの中心と第２ビアの中心とが重なり合うこととして理解されてもよい。

【0097】

また、上述の４つのケースは全て、ＧａＮ系ＨＥＭＴに適用可能である。ＧａＡｓ系ＰＨＥＭＴの場合、基板１０の材料と第１エピタキシャル層１０１及び第２エピタキシャル層１０２の材料とが両方ともＧａＡｓを含むので、裏面リソグラフィプロセスを通じて基板１０がエッチングされるときに、第１エピタキシャル層１０１及び第２エピタキシャル層１０２が不正確にエッチングされ得る。従って、第１ソース２１１から第２ソース２１２への方向に沿って、基板１０の第２ビアのサイズＬ４が第１ビアの長さＬ３以下であるべきである。

【0098】

他の一実施形態において、図８に示すように、第１トランジスタ及び第２トランジスタを形成する工程は、以下の工程を通じて実施されてもよい。

【0099】

Ｓ２１０：図９ａに示すように、基板１０上に半導体膜１１１を形成する。

【0100】

Ｓ２２０：図９ｂに示すように、半導体膜１１１に第１ビアを設けて、第１エピタキシャル層１０１及び第２エピタキシャル層１０２を含むエピタキシャル層１１を取得する。

【0101】

一部の取り得る実装において、半導体膜１１１に第１ビアを設けてエピタキシャル層１１を得る特定のプロセスは、半導体膜１１１の基板１０とは反対側に第５フォトレジストを形成し、第５フォトレジストを露光し、第５フォトレジストを現像して第５フォトレジストパターンを取得し、第５フォトレジストパターンの保護の下で半導体膜１１１をエッチングして、第１エピタキシャル層１０１と、第２エピタキシャル層１０２と、第１ビアとを含んだエピタキシャル層１１を得ることを含み得る。工程Ｓ２３０の前に、第５フォトレジストパターンが更に除去され得る。

【0102】

取り得る実装において、半導体膜１１１は、塩素系ガスを用いることによって、半導体膜１１１から基板１０への方向に沿ってエッチングされることができ、第１エピタキシャル層１０１及び第２エピタキシャル層１０２が得られる。明らかなことには、半導体膜１１１は他のエッチング材を用いてエッチングされてもよい。これは、この出願のこの実施形態において限定されることではない。

【0103】

一部の取り得る実装において、この出願では、前面リソグラフィプロセスを通じて第１エピタキシャル層１０１及び第２エピタキシャル層１０２が形成される。具体的には、ソース導電層２１から半導体膜１１１への方向に沿って半導体膜１１１に対してリソグラフィが行われる。また、前面リソグラフィプロセスのアライメント精度は１００ｎｍ未満であることができ、裏面リソグラフィプロセスのアライメント精度よりも遥かに高い。従って、半導体膜１１１がエッチングされるときに、リソグラフィプロセスの狂いに起因して第１エピタキシャル層１０１及び第２エピタキシャル層１０２がオーバーエッチングされてしまうケースが回避され、その結果、第１エピタキシャル層１０１が第１ソース２１１と十分に接触し、且つ第２エピタキシャル層１０２が第２ソース２１２と十分に接触することを確保することができる。第１トランジスタが接続されたとき、第１エピタキシャル層１０１は電流を第１ソース２１１に効果的に送ることができ、そして、第１ソース２１１を通じて電流がグランドに放出される。第２トランジスタが接続されたとき、第２エピタキシャル層１０２は電流を第２ソース２１２に効果的に送ることができ、そして、第２ソース２１２を通じて電流がグランドに放出される。

【0104】

【0105】

Ｓ２３０：図９ｃ及び図９ｄに示すように、エピタキシャル層１１の基板１０とは反対側にソース導電層２１を形成する。換言すれば、第１エピタキシャル層１０１の基板１０とは反対側に第１ソース２１１が形成され、第２エピタキシャル層１０２の基板１０とは反対側に第２ソース２１２が形成される。チップが第１トランジスタ及び第２トランジスタを含む例を使用する。第１ソース２１１は、第１トランジスタのソース１２として使用されることができ、第２ソース２１２は、第２トランジスタのソース１２として使用されることができる。

【0106】

ここで言及しておくべきことには、第１ソース２１１及び第２ソース２１２は工程Ｓ２２０の後に形成されるので、半導体膜１１１をエッチングするためのエッチング材が第１ソース２１１及び第２ソース２１２のパターンに影響を及ぼすことはない。

【0107】

一部の取り得る実装において、ソース導電層２１を形成する具体的なプロセスは、先ず、第１エピタキシャル層１０１の基板１０とは反対側及び第２エピタキシャル層１０２の基板１０とは反対側に、第１導電膜及び第１フォトレジストを順に形成し、次いで、第１フォトレジストを露光し、第１フォトレジストを現像して第１フォトレジストパターンを取得し、第１フォトレジストパターンの保護の下で第１導電膜をエッチングして、ソース導電層２１のパターンを取得し、第１フォトレジストパターンを除去し、そして、ソース導電層２１のパターンに対して高温アニール処理を行って、第１ソース２１１及び第２ソース２１２を取得することを含み得る。明らかなことには、第１ソース２１１及び第２ソース２１２は代わりに他の手法で形成されてもよい。これは、この出願のこの実施形態において特に限定されることではない。

【0108】

図７ｂを参照するに、一部の取り得る実装において、第１ソース２１１及び第２ソース２１２が形成されるときに、同じ半導体プロセスを通じて、第１トランジスタの第１ドレイン２２１及び第２トランジスタの第２ドレイン２２２を更に形成して、第１ドレイン２２１及び第２ドレイン２２を加えて形成するプロセスを省略し、マスクを節減してもよい。第１ドレイン２２１及び第２ドレイン２２２は、第１ソース２１１及び第２ソース２１２と同じ層に配置され、第１ドレイン２２１は、第１ソース２１１の第２ソース２１２とは反対側に配置され、第２ドレイン２２２は、第２ソース２１２の第１ソース２１１とは反対側に配置される。

【0109】

一部の取り得る実装において、第１ソース２１１及び第２ソース２１２は、１つの層を有してもよいし、積層されてもよい。第１ソース２１１及び第２ソース２１２の材料は、例えばＴｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ｃｒ、又はＡｕなどのメタルのうちの少なくとも１つを含み得る。第１ソース２１１及び第２ソース２１２の材料は、代わりに、例えばＩＴＯなどの導電性酸化物材料を含んでもよい。第１ソース２１１と第２ソース２１２とが同じ半導体プロセスを通じて製造され得ることを考えると、第１ソース２１１と第２ソース２１２は、同じ数の層を持つことができ、第１ソース２１１及び第２ソース２１２の各層が同じ材料を有する。

【0110】

図７ｃを参照たい。一部の取り得る実装において、工程Ｓ２３０の後、且つ工程Ｓ２４０の前に、当該トランジスタ製造方法は更に、第１トランジスタの第１ゲート２３１及び第２トランジスタの第２ゲート２３２を形成することを含み得る。具体的には、第１ゲート２３１及び第２ゲート２３２を形成する特定のプロセスは、半導体膜１１１の基板１０とは反対側にゲート膜及び第２フォトレジストを順に形成し、第２フォトレジストを露光し、第２フォトレジストを現像して第２フォトレジストパターンを取得し、第２フォトレジストパターンの保護の下でゲート膜をエッチングして第１ゲート２３１及び第２ゲート２３２のパターンを取得し、第２フォトレジストパターンを除去し、そして、第１ゲート２３１及び第２ゲート２３２のパターンに対して高温アニール処理を行って第１ゲート２３１及び第２ゲート２３２を取得することを含む。

【0111】

上述の工程Ｓ２１０－Ｓ２３０で形成される第１トランジスタ及び第２トランジスタにおいては、ソース導電層２１とエピタキシャル層１１との位置関係に以下の幾つかのケースが存在し得る。

【0112】

図７ｅを参照されたい。第２ソース２１２に面する第１ソース２１１のエッジは、第１ソース２１１に近い第１ビアのエッジと同一平面をなすことができ、第１ソース２１１に面する第２ソース２１２のエッジは、第２ソース２１２に近い第１ビアのエッジと同一平面をなすことができる。換言すれば、第１ソース２１１のエッジは、第１ビア側に近い第１エピタキシャル層１０１のエッジと同一平面をなし、第２ソース２１２のエッジは、第１ビア側に近い第２エピタキシャル層１０２のエッジと同一平面をなす。また、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ１’及び第２ソース２１２の長さＬ１”はどちらも、図４ａに示した関連技術におけるソース１２の長さＬ１に等しい。しかしながら、この出願のソリューションでは、第１ソース２１１から第２ソース２１２への方向に沿って第１エピタキシャル層１０１が第１ソース２１１から突出する必要はなく、また、第２ソース２１２から第１ソース２１１への方向に沿って第２エピタキシャル層１０２が第２ソース２１２から突出する必要はない。換言すれば、第１ソース２１１から突出する第１エピタキシャル層１０１の長さは０であり、第２ソース２１２から突出する第２エピタキシャル層１０２の長さは０である。従って、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を縮小することができ、チップ全体のレイアウト面積が更に縮小される。

【0113】

【0114】

あるいは、図９ｄに示すように、上述のプロセスを通じて形成されるソース導電層２１及びエピタキシャル層１１において、第１ソース２１１から第２ソース２１２への方向に沿って第１ソース２１１が第１エピタキシャル層１０１から突出し、第２ソース２１２から第１ソース２１１への方向に沿って第２ソース２１２が第２エピタキシャル層１０２から突出する。換言すれば、第１ソース２１１の一部及び第２ソース２１２の一部が第１ビアまで更に延在する。また、この出願のソリューションでは、第１ソース２１１から第２ソース２１２への方向に沿って第１エピタキシャル層１０１が第１ソース２１１から突出する必要はなく、また、第２ソース２１２から第１ソース２１１への方向に沿って第２エピタキシャル層１０２が第２ソース２１２から突出する必要はない。換言すれば、第１ソース２１１から突出する第１エピタキシャル層１０１の長さは０であり、第２ソース２１２から突出する第２エピタキシャル層１０２の長さは０である。従って、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を縮小することができ、チップ全体のレイアウト面積が更に縮小される。

【0115】

あるいは、図９ｅに示すように、上述のプロセスを通じて形成されるソース導電層２１及びエピタキシャル層１１において、第１ソース２１１から第２ソース２１１への方向に沿って第１エピタキシャル層１０１が第１ソース２１１から突出し、突出部分の長さはＬ２’であり、第２ソース２１２から第１ソース２１２への方向に沿って第２エピタキシャル層１０２が第２ソース２１２から突出し、突出部分の長さはＬ２’である。しかしながら、この出願では、前面リソグラフィプロセスを通じてエピタキシャル層１１が形成され、前面リソグラフィプロセスのリソグラフィ精度は、裏面リソグラフィプロセスのアライメント精度よりも遥かに高い。従って、この出願では、第１ソース２１１から突出する第１エピタキシャル層１０１の長さＬ２’及び第２ソース２１２から突出する第２エピタキシャル層１０２の長さＬ２’は、図４ａに示した関連技術においてソース１２から突出するエピタキシャル層１１の長さＬ２よりも遥かに短くし得る。故に、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を縮小することができ、チップ全体のレイアウト面積が更に縮小される。

【0116】

【0117】

あるいは、プロセス上の理由により、実際に形成される第１エピタキシャル層１０１と第１ソース２１１との間に公差が存在し得るとともに、第２エピタキシャル層１０２と第２ソース２１２との間に公差が存在し得る。従って、一部の取り得る実装では、図９ｃに示すように、第１エピタキシャル層１０１の基板１０とは反対側の表面が、第１ソース２１１のエッジと同一平面をなしてもよく、また、第２エピタキシャル層１０２の基板１０とは反対側の表面が、第２ソース２１２のエッジと同一平面をなしてもよい。しかしながら、基板１０に面する第１エピタキシャル層１０１の表面は、第１ソース２１１のエッジから突出することができ、基板１０に面する第２エピタキシャル層１０２の表面は、第２ソース２１２のエッジから突出することができる。

【0118】

Ｓ２４０：図９ｆに示すように、第１導電層１３を形成する。第１導電層１３は、第１ビア内に充填され、第１ソース２１１及び第２ソース２１２と別々に接触する。

【0119】

【0120】

一部の取り得る実装において、第１導電層１３が配置される具体的な位置は、第１導電層１３が第１ビア内に充填されて第１ソース２１１及び第２ソース２１２と別々に接触する限り、この出願のこの実施形態において限定されることではない。図７ｆを参照されたい。オプションで、第１導電層１３は、第１ビア内に充填され、基板１０とは反対側のソース導電層２１の表面を完全に覆う。図７ｇを参照されたい。あるいは、第１導電層１３は、第１ビア内に充填され、ソース導電層２１の基板１０とは反対側に配置され、基板１０とは反対側のソース導電層２１の表面を部分的に覆う。図７ｈを参照されたい。あるいは、第１導電層１３は、第１ビア内に充填されるのみであり、第２ソース２１２に面する第１ソース２１１の側面と、第１ソース２１１に面する第２ソース２１２の側面とに別々に接触する。図７ｇ及び図７ｈに示す２つのソリューションと比較して、図７ｆに示すソリューションでは、第１ソース２１１及び第２ソース２１２が第１導電層１３と十分に接触することができ、プロセス誤差のために第１導電層１３が第１ソース２１１及び／又は第２ソース２１２と十分に接触しないケースが回避され得る。

【0121】

【0122】

Ｓ２５０：図９ｇに示すように、基板１０からエピタキシャル層１１への方向に沿って基板１０に第２ビアを形成する。第２ビアと第１ビアは少なくとも部分的に重なり合う。

【0123】

一部の取り得る実装において、基板１０は、第２ビアを得るために、裏面リソグラフィプロセスを通じてエッチングされ得る。基板１０の材料がＳｉＣ又はＳｉを含む例を使用する。基板１０は、第２ビアを得るために、フッ素系ガスを使用することによってエッチングされ得る。フッ素系ガスは、エピタキシャル層１１の材料、第１導電層１３の材料、及び形成される第２導電層１４の材料に対して高いエッチング選択性を持つので、フッ素系ガスは第２ビアの表面に留まることができる。これは、続く工程Ｓ１５０における第２導電層１４の形成に影響を与えたり、形成されている第１エピタキシャル層１０１、第２エピタキシャル層１０２、及び第１導電層１３のパターンに影響を与えたりせず、故に、その後の第２導電層１４と第１導電層１３との間の正常な接触に影響を与えない。

【0124】

【0125】

Ｓ２６０：図９ｈに示すように、第２ビア内に第２導電層１４を形成する。第２導電層１４は、第１導電層１３と接触し、且つ接地される。斯くして、第１エピタキシャル層１０１によって第１ソース２１１及び第１導電層１３へと順に伝送される電流、並びに第２エピタキシャル層１０２によって第２ソース２１２及び第１導電層１３へと順に伝送される電流が、第２導電層１４に伝送されてグランドに放出され得る。

【0126】

図７ｌ－図７ｎを参照されたい。一部の取り得る実装において、第２導電層１４は、電気めっきプロセスを通じて第２ビア内に形成され得る。基板１０からエピタキシャル層１１への方向に沿って、第２導電層１４の厚さは、第２ビアの深さよりも小さく、第２導電層１４は、第２ビアの側壁から、基板１０に面する第１導電層１３の表面まで延在する。図７ｏを参照されたい。また、第２導電層１４は第２ビアの全体に充填されてもよい。

【0127】

【0128】

図７ｋを参照されたい。第１のケースにおいて、第１ビア及び第２ビアは対向して配置され、第２ソース２１２に面する第１ソース２１１のエッジは、第２エピタキシャル層１０２に面する第１エピタキシャル層１０１のエッジと同一平面をなす。換言すれば、第１ソース２１１のエッジは、第１ビア側に近い第１エピタキシャル層１０１のエッジと同一平面をなし、第２ソース２１２のエッジは、第１ビア側に近い第２エピタキシャル層１０２のエッジと同一平面をなし、その結果、第２導電層１４が第１導電層１３と接触する。また、第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は第２ビアの長さＬ４と同じである。斯くして、形成される第２導電層１４が第１導電層１３と十分に接触し得る。

【0129】

図７ｌを参照されたい。第２のケースでは、第１ビア及び第２ビアは、第２導電層１４が第１導電層１３と接触するように、対向して配置される。加えて、第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は第２ビアの長さＬ４よりも短い。斯くして、形成される第２導電層１４が第１導電層１３と十分に接触し得る。さらに、第２ビアの長さＬ４は変えられないまま、第１ビアの長さＬ３が短縮され得る。これは、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を更に縮小する。

【0130】

図７ｍを参照されたい。第３のケースでは、第１ビア及び第２ビアは対向して配置されないが、第２導電層１４はなおも第１導電層１３と接触する。加えて、第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は第２ビアの長さＬ４よりも短い。斯くして、第２ビアの長さＬ４は変えられないまま、第１ビアの長さＬ３が短縮され得る。これは、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を更に縮小する。

【0131】

図７ｎ及び図７ｏを参照されたい。第４のケースでは、第１ビア及び第２ビアは、対向して配置されてもよいし、対向して配置されなくてもよく、第２導電層１４は第１導電層１３と接触する。加えて、基板１０上へのソース導電層２１及び第１ビアの正投影が第２ビアの範囲内にあり、第１ソース２１１から第２ソース２１２への方向に沿って、第２ソース２１２とは反対側の第１ソース２１１のエッジから、第１ソース２１１とは反対側の第２ソース２１２のエッジまでの全長Ｌ５が、第２ビアの長さＬ４よりも短い。斯くして、形成される第２導電層１４が第１導電層１３と十分に接触し得る。また、図５、図７ｎ、及び図７ｏに示すように、エピタキシャル層１１の基板１０とは反対側に第１ゲート２３１が配置され、第１ゲート２３１は、第１ソース２１１の第２ソース２１２とは反対側に位置し、第２ゲート２３２は、第２ソース２１２の第１ソース２１１とは反対側に位置する。第２導電層１４の材料は金属材料とすることができ、金属材料の熱伝導率は基板１０の材料の熱伝導率よりも高い。従って、第１ゲート２３１及び第２ゲート２３２が熱を発生するとき、第１ゲート２３１上の熱は、第１エピタキシャル層１０１を通して第２導電層１４へと運び去られることができ、第２ゲート２３２上の熱は、第２エピタキシャル層１０２を通して第２導電層１４へと運び去られることができ（図７ｎ及び図７ｏに、矢印付きの直線で熱伝導経路を示している）、第１ゲート２３１及び第２ゲート２３２の過度に高い温度によるトランジスタの性能への影響が回避される。

【0132】

図７ｎを参照されたい。例えば、第１ビア及び第２ビアは対向して配置され、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ’及び第２ソース２１２の長さＬ”はどちらも８μｍであり、第１ビアの長さＬ３は８μｍであり、第２ビアのサイズＬ４は２５μｍである。この場合、基板１０上のソース導電層２１及び第１ビアの正投影が第２ビアの範囲内にあり、第２ビアは第１ソース２１１及び第２ソース２１２から別々に突出する。斯くして、ゲート２３の熱が、第２ビアに充填された第２導電層１４を介して運び去られ得る。

【0133】

【0134】

【0135】

【0136】

更なる他の一実施形態において、この出願の一実施形態は更にチップを提供する。図５に示すように、当該チップは、基板１０と、基板１０上に配置された第１トランジスタ及び第２トランジスタとを含む。図７ｊ及び図９ｈに示すように、第１トランジスタは、積層して順に配置された第１エピタキシャル層及び第１ソース２１１を含み、第２トランジスタは、積層して順に配置された第２エピタキシャル層及び第２ソース２１２を含む。第１エピタキシャル層は、基板１０と第１ソース２１１との間に配置され、第２エピタキシャル層は、基板１０と第２ソース２１２との間に配置され、第１エピタキシャル層１０１と第２エピタキシャル層１０２との間に第１ビアが存在する。第１ソース２１１のエッジは、第１ビア側に近い第１エピタキシャル層１０１のエッジと同一平面をなし、第２ソース２１２のエッジは、第１ビア側に近い第２エピタキシャル層１０２のエッジと同一平面をなす。

【0137】

これに基づき、当該チップは更に、第１導電層１３及び第２導電層１４を含むことができる。第１導電層１３は、第１ソース２１１及び第２ソース２１２と別々に接触し、第１エピタキシャル層と第２エピタキシャル層との間の第１ビア内に充填される。基板１０は第２ビアを含み、該第２ビア内に第２導電層１４が充填され、第２導電層１４は第１導電層３と接触し且つ接地される。

【0138】

ここで言及しておくべきことには、当該チップは、上述の実施形態のうちのいずれかの実施形態で提供されるチップ製造方法を用いることによって製造されることができる。

【0139】

一部の取り得る実装において、第１ソース２１１及び第２ソース２１２は、１つの層を有してもよいし、積層されてもよい。第１ソース２１１及び第２ソース２１２の材料は、例えばＴｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ｃｒ、又はＡｕなどのメタルのうちの少なくとも１つを含んでもよいし、例えばＩＴＯなどの導電性酸化物材料であってもよい。第１ソース２１１及び第２ソース２１２が、上述の実施形態におけるチップ製造方法を用いることによって製造される場合、第１ソース２１１及び第２ソース２１２は、第１ソース２１１と第２ソース２１２とが同じ半導体プロセスを通じて製造され得る。第１ソース２１１と第２ソース２１２は、同じ数の層を持つことができ、第１ソース２１１及び第２ソース２１２の各層が同じ材料を有する。

【0140】

一部の取り得る実装において、第１エピタキシャル層及び第２エピタキシャル層は、第１ソース２１１及び第２ソース２１２と同じである前面リソグラフィプロセスによるエッチングを通じて得られる。しかしながら、前面リソグラフィプロセスのアライメント精度は１００ｎｍ未満であることができ、裏面リソグラフィプロセスのアライメント精度よりも遥かに高い。従って、半導体膜１１１がエッチングされるときに、リソグラフィプロセスの狂いに起因してソース導電層２１が不正確にエッチングされ、第１エピタキシャル層１０１及び第２エピタキシャル層１０２がオーバーエッチングされてしまうケースが回避され、その結果、第１エピタキシャル層１０１が第１ソース２１１と十分に接触し、且つ第２エピタキシャル層１０２が第２ソース２１２と十分に接触することを確保することができる。第１トランジスタが接続されたとき、第１エピタキシャル層１０１は電流を第１ソース２１１に効果的に伝送することができ、そして、第１ソース２１１を通じて電流がグランドに放出される。第２トランジスタが接続されたとき、第２エピタキシャル層１０２は電流を第２ソース２１２に効果的に伝送することができ、そして、第２ソース２１２を通じて電流がグランドに放出される。

【0141】

また、上述の方法を用いることによって形成される第１トランジスタ及び第２トランジスタにおいては、ソース導電層２１とエピタキシャル層１１との位置関係に以下の幾つかのケースが存在し得る。

【0142】

【0143】

例えば、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ１’及び第２ソース２１２の長さＬ１”はどちらも８μｍである。図４ａに示した関連技術において、第１ソース２１１から突出する第１エピタキシャル層１０１の長さＬ２は８μｍであり、第２ソース２１２から突出する第２エピタキシャル層１０２の長さＬ２は８μｍである。従って、関連技術と比較して、この出願のソリューションでは、１つの第１トランジスタ及び１つの第２トランジスタによって占有されるソース１２のレイアウトが、２＊Ｌ２＝１６μｍだけ削減されることができ、削減率は５０％である。

【0144】

あるいは、図７ｆに示すように、上述のプロセスを通じて形成されるソース導電層２１。第１エピタキシャル層１０１、及び第２エピタキシャル層１０２において、第１ソース２１１から第２ソース２１１への方向に沿って第１エピタキシャル層１０１が第１ソース２１１から突出し、突出部分の長さはＬ２’であり、第２ソース２１２から第１ソース２１２への方向に沿って第２エピタキシャル層１０２が第２ソース２１２から突出し、突出部分の長さはＬ２’である。しかしながら、この出願では、前面リソグラフィプロセスを通じて第１エピタキシャル層１０１及び第２エピタキシャル層１０２が形成され、前面リソグラフィプロセスのアライメント精度は、裏面リソグラフィプロセスのアライメント精度よりも遥かに高い。従って、この出願では、第１ソース２１１から突出する第１エピタキシャル層１０１の長さＬ２’及び第２ソース２１２から突出する第２エピタキシャル層１０２の長さＬ２’は、図４ａに示した関連技術においてソース１２から突出するエピタキシャル層１１の長さＬ２よりも遥かに短くし得る。故に、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を縮小することができ、チップ全体のレイアウト面積が更に縮小される。

【0145】

例えば、第１ソース２１１から第２ソース２１２への方向に沿って、第１ソース２１１の長さＬ１’及び第２ソース２１２の長さＬ１”はどちらも８μｍである。図４ａに示した関連技術において、第１ソース２１１から突出する第１エピタキシャル層１０１の長さＬ２及び第２ソース２１２から突出する第２エピタキシャル層１０２の長さＬ２がどちらも８μｍである。しかしながら、この出願では、第１ソース２１１から突出する第１エピタキシャル層１０１の長さＬ２’及び第２ソース２１２から突出する第２エピタキシャル層１０２の長さＬ２’はどちらも１μｍである。従って、関連技術と比較して、この出願のソリューションでは、１つの第１トランジスタ及び１つの第２トランジスタによって占有されるソース１２のレイアウトが、２＊（Ｌ２－Ｌ２’）＝１４μｍだけ削減されることができ、削減率は４４％である。

【0146】

あるいは、図９ｄに示すように、上述のプロセスを通じて形成されるソース導電層２１及びエピタキシャル層１１において、第１ソース２１１から第２ソース２１２への方向に沿って第１ソース２１１が第１エピタキシャル層１０１から突出し、第２ソース２１２から第１ソース２１１への方向に沿って第２ソース２１２が第２エピタキシャル層１０２から突出する。また、この出願のソリューションでは、第１ソース２１１から第２ソース２１２への方向に沿って第１エピタキシャル層１０１が第１ソース２１１から突出する必要はなく、また、第２ソース２１２から第１ソース２１１への方向に沿って第２エピタキシャル層１０２が第２ソース２１２から突出する必要はない。換言すれば、第１ソース２１１から突出する第１エピタキシャル層１０１の長さは０であり、第２ソース２１２から突出する第２エピタキシャル層１０２の長さは０である。従って、第１トランジスタ及び第２トランジスタによって占有されるレイアウト面積を縮小することができ、チップ全体のレイアウト面積が更に縮小される。

【0147】

【0148】

【0149】

【0150】

【0151】

一部の取り得る実装において、第２ビアの具体的な位置は、第２ビア内に充填される第２導電層１４が第１導電層１３と接触できることを保証することができる限り、この出願のこの実施形態において限定されることではない。

【0152】

【0153】

【0154】

【0155】

【0156】

第４のケースでは、図７ｎ及び図７に示すように、第１ビア及び第２ビアは、対向して配置されてもよいし、対向して配置されなくてもよく、第２導電層１４は第１導電層１３と接触する。加えて、基板１０上へのソース導電層２１及び第１ビアの正投影が第２ビアの範囲内にあり、第１ソース２１１から第２ソース２１２への方向に沿って、第２ソース２１２とは反対側の第１ソース２１１のエッジから、第１ソース２１１とは反対側の第２ソース２１２のエッジまでの全長Ｌ５が、第２ビアの長さＬ４よりも短い。斯くして、形成される第２導電層１４が第１導電層１３と十分に接触し得る。また、図５、図７ｎ、及び図７ｏに示すように、エピタキシャル層１１の基板１０とは反対側に第１ゲート２３１が配置され、第１ゲート２３１は、第１ソース２１１の第２ソース２１２とは反対側に位置し、第２ゲート２３２は、第２ソース２１２の第１ソース２１１とは反対側に位置する。第２導電層１４の材料は金属材料とすることができ、金属材料の熱伝導率は基板１０の材料の熱伝導率よりも高い。従って、第１ゲート２３１及び第２ゲート２３２が熱を発生するとき、第１ゲート２３１上の熱は、第１エピタキシャル層１０１を通して第２導電層１４へと運び去られることができ、第２ゲート２３２上の熱は、第２エピタキシャル層１０２を通して第２導電層１４へと運び去られることができ（図７ｎ及び図７ｏに、矢印付きの直線で熱伝導経路を示している）、第１ゲート２３１及び第２ゲート２３２の過度に高い温度によるトランジスタの性能への影響が回避される。

【0157】

【0158】

【0159】

また、第４のケースにおいて、第１ビア及び第２ビアは、対向して配置されてもよいし、対向して配置されなくてもよい。さらに、第１ソース２１１から第２ソース２１２への方向に沿って、第１ビアの長さＬ３は、第２ビアの長さＬ４に等しくてよいし、第２ビアの長さＬ４よりも小さくてよい。

【0160】

【0161】

また、この出願のこの実施形態の他の説明、記述、及び有益な効果は、上述の２つの実施形態のものと同じであり、詳細をここで再び説明することはしない。

【0162】

以上、添付の図面を参照しながら、この出願の実施形態を説明した。しかしながら、この出願は、上述の特定の実装に限定されるものではない。上述の特定の実装は、単なる例であり、限定的なものではない。この出願から着想を得て、当業者は、この出願の目的及び請求項の保護範囲から逸脱することなく、更に変更を為すことができ、それら全ての変更は、この出願の保護の範囲に入るものである。

【図1】

【図2】

【図3a】

【図3b】

【図4a】

【図4b】

【図5】

【図6】

【図7a】

【図7b】

【図7c】

【図7d】

【図7e】

【図7f】

【図7g】

【図7h】

【図7i】

【図7j】

【図7k】

【図7l】

【図7m】

【図7n】

【図7o】

【図8】

【図9a】

【図9b】

【図9c】

【図9d】

【図9e】

【図9f】

【図9g】

【図9h】

【手続補正書】

【提出日】2024-06-28

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

【請求項2】

【請求項3】

【請求項4】

【請求項5】

前記半導体膜をエッチングする際のアライメント精度が１００ｎｍ未満である、請求項４に記載のチップ製造方法。

【請求項6】

【請求項7】

【請求項8】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズよりも小さい、請求項１乃至６のいずれか一項に記載のチップ製造方法。

【請求項9】

【請求項10】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズ以上である、請求項１乃至６のいずれか一項に記載のチップ製造方法。

【請求項11】

前記第１ビアの中心と前記第２ビアの中心とが重なり合う、請求項１０に記載のチップ製造方法。

【請求項12】

【請求項13】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズよりも小さい、請求項１２に記載のチップ。

【請求項14】

【請求項15】

前記第１ソースから前記第２ソースへの方向に沿って、前記第１ビアのサイズは前記第２ビアのサイズ以上である、請求項１２に記載のチップ。

【請求項16】

前記第１ビアの中心と前記第２ビアの中心とが重なり合う、請求項１２乃至１５のいずれか一項に記載のチップ。

【請求項17】

無線周波数入力端と、グランド端と、電圧端と、出力端と、請求項１２乃至１５のいずれか一項に記載のチップと、を有する無線周波数パワーアンプであって、
前記チップにおける第１ゲート及び第２ゲートが前記無線周波数入力端に結合され、第１ソース及び第２ソースが前記グランド端に結合され、前記チップの第１トランジスタが更に第１ドレインを有し、前記チップの第２トランジスタが更に第２ドレインを有し、前記第１ドレイン及び前記第２ドレインが、それぞれ、前記電圧端及び前記出力端に結合される、
無線周波数パワーアンプ。

【請求項18】

送信器を有する端末であって、前記送信器が、請求項１７に記載の無線周波数パワーアンプを有する、端末。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正の内容】

【0043】

図１は、この出願の一実施形態に従った端末１の適用シナリオの図である。端末１は基地局とすることができ、該基地局は、ベースバンド処理ユニット１０１と送信器１０２とを含み得る。送信器１０２は、無線周波数信号生成回路１０２１、パワーアンプ（power amplifier）１０２２、フィルタ１０２３、及びアンテナ１０２４を含み得る。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００６８

【補正方法】変更

【補正の内容】

【0068】

取り得る一実装において、一般的に使用される塩素系ガスは、エピタキシャル層１１及びソース１２の材料に対してエッチング効果を持つものの、この出願において半導体膜は前面リソグラフィプロセスを通じてエッチングされ、前面リソグラフィプロセスのアライメント精度は非常に高く、裏面リソグラフィプロセスのアライメント精度よりも遥かに高いので、塩素系ガスは第１ソース２１１及び第２ソース２１２と接触せず、それ故に、この出願のリソグラフィ方式で塩素系ガスを用いることによって半導体膜１１１がエッチングされるときに、第１ソース２１１及び第２ソース２１２のパターンに影響を及ぼして、第１エピタキシャル層１０１が第１ソース２１１と十分に接触せず、第２エピタキシャル層１０２が第２ソース２１２と十分に接触しないケースをもたらすことはない。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】０１０８

【補正方法】変更

【補正の内容】

【0108】

図７ｂを参照するに、一部の取り得る実装において、第１ソース２１１及び第２ソース２１２が形成されるときに、同じ半導体プロセスを通じて、第１トランジスタの第１ドレイン２２１及び第２トランジスタの第２ドレイン２２２を更に形成して、第１ドレイン２２１及び第２ドレイン２２２を加えて形成するプロセスを省略し、マスクを節減してもよい。第１ドレイン２２１及び第２ドレイン２２２は、第１ソース２１１及び第２ソース２１２と同じ層に配置され、第１ドレイン２２１は、第１ソース２１１の第２ソース２１２とは反対側に配置され、第２ドレイン２２２は、第２ソース２１２の第１ソース２１１とは反対側に配置される。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】０１３７

【補正方法】変更

【補正の内容】

【0137】

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】０１５６

【補正方法】変更

【補正の内容】

【0156】