知財求人 - 知財ポータルサイト「IP Force」
特表2024-545632マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-12-10
(54)【発明の名称】マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システム
(51)【国際特許分類】
H10B 43/50 20230101AFI20241203BHJP
H01L 21/336 20060101ALI20241203BHJP
H10B 43/27 20230101ALI20241203BHJP
H10B 41/27 20230101ALI20241203BHJP
H10B 41/50 20230101ALI20241203BHJP
【ＦＩ】
H10B43/50
H01L29/78 371
H10B43/27
H10B41/27
H10B41/50
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024533949
(86)(22)【出願日】2022-11-10
(85)【翻訳文提出日】2024-07-08
(86)【国際出願番号】 US2022079661
(87)【国際公開番号】W WO2023107793
(87)【国際公開日】2023-06-15
(31)【優先権主張番号】17/643,061
(32)【優先日】2021-12-07
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】110004185
【氏名又は名称】インフォート弁理士法人
(72)【発明者】
【氏名】ルオ シュアンチャン
(72)【発明者】
【氏名】シュ リファン
(72)【発明者】
【氏名】リー シャオ
(72)【発明者】
【氏名】ジョティラマン ジヴァーン キショア
(72)【発明者】
【氏名】バボリ モハド
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA10
5F083GA27
5F083JA39
5F083JA60
5F083KA01
5F083LA03
5F083LA04
5F083LA05
5F083LA10
5F083MA06
5F083MA16
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH05
(57)【要約】
マイクロ電子デバイスは、階層に配置された導電性材料と絶縁性材料との交互になる配列を備えるスタック構造体を備え、誘電体スロット構造体によって分離されたブロックを有する。ブロックの各々は、スタジアム構造体と、スタジアム構造体の上にある充填トレンチと、充填トレンチ及びスタック構造体の階層を通って延在する支持構造体と、支持構造体の側壁を覆う誘電体ライナ構造体と、を備える。スタジアム構造体は、スタック構造体の階層の縁部を備えるステップを各々有する階段構造体を備える。充填トレンチは、少なくとも２つの追加の誘電体材料の間に介在する誘電体材料を備える。誘電体ライナ構造体は、誘電体材料の垂直方向位置にある第１の突起と、スタック構造体の階層の導電性材料の垂直方向位置にある第２の突起と、を備える。第２の突起は、水平方向寸法が第１の突起よりも大きい。メモリデバイス、電子システム、及び方法についても記載される。
【特許請求の範囲】
【請求項1】
マイクロ電子デバイスであって、階層に配置された導電性材料と絶縁性材料との垂直方向に交互になる配列を備えるスタック構造体を備え、前記スタック構造体が、誘電体スロット構造体によって互いに分離されたブロックを有し、前記ブロックの各々が、
前記スタック構造体の前記階層のうちの少なくともいくつかの縁部を備えるステップを各々有する階段構造体を備えるスタジアム構造体と、
前記スタジアム構造体の水平方向境界の垂直方向に上に及びその中にある充填トレンチであって、少なくとも２つの追加の誘電体材料間に介在する誘電体材料を備え、前記少なくとも２つの追加の誘電体材料は、前記誘電体材料とは異なる材料組成を有する、充填トレンチと、
前記充填トレンチ及び前記スタック構造体の前記階層のうちの前記少なくともいくつかを通って垂直方向に延在する支持構造体と、
前記支持構造体の側壁を実質的に覆う誘電体ライナ構造体と、を備え、前記誘電体ライナ構造体が、
前記誘電体材料の垂直方向位置にある第１の突起と、
前記スタック構造体の前記階層のうちの前記少なくともいくつかの前記導電性材料の垂直方向位置にある第２の突起であって、前記第１の突起よりも大きい水平方向寸法を有する、第２の突起と、を備える、マイクロ電子デバイス。
【請求項2】
前記誘電体材料が、誘電体窒化物材料を備える、請求項１に記載のマイクロ電子デバイス。
【請求項3】
前記２つの追加の誘電体材料が、前記スタジアム構造体の前記階段構造体の前記ステップの上に実質的に連続的に延在し、前記ステップに適合する第１の誘電体酸化物材料と、
前記誘電体窒化物材料の上に実質的に連続的に延在し、前記誘電体窒化物材料を覆う、第２の誘電体酸化物材料と、を備える、請求項２に記載のマイクロ電子デバイス。
【請求項4】
前記誘電体材料及び前記誘電体ライナ構造体の前記第１の突起の垂直方向寸法が、互いに実質的に等しく、前記導電性材料及び前記誘電体ライナ構造体の前記第２の突起の追加の垂直方向寸法よりも小さい、請求項１～３のいずれか一項に記載のマイクロ電子デバイス。
【請求項5】
前記誘電体材料が、相対的により低い温度で形成された他の窒化ケイ素材料よりも相対的により高い密度を有するように、約６３０℃以上の温度で形成された窒化ケイ素材料を含む、請求項１～３のいずれか一項に記載のマイクロ電子デバイス。
【請求項6】
前記充填トレンチを通って前記スタジアム構造体のうちの前記ステップのうちの少なくともいくつかまで垂直方向に延在する導電性コンタクト構造体を更に備える、請求項１～３のいずれか一項に記載のマイクロ電子デバイス。
【請求項7】
前記導電性コンタクト構造体の下端部の水平方向区域が、前記導電性コンタクト構造体の前記下端部と接触し、互いに水平方向に隣接する前記誘電体ライナ構造体のうちの少なくともいくつかの前記第１の突起間に水平方向に介在する、前記導電性材料の部分の追加の水平方向区域よりも小さい、請求項６に記載のマイクロ電子デバイス。
【請求項8】
メモリデバイスであって、導電性材料と、前記導電性材料に垂直方向に隣接する絶縁性材料と、を各々含む階層を備えるスタック構造体を備え、前記スタック構造体が、第１の方向に平行に延在し、誘電体スロット構造体によって第２の方向に互いに分離されたブロックに分割され、前記ブロックの各々が、
前記スタック構造体の前記階層のうちの少なくともいくつかの水平方向端部を備えるステップを個々に有する対向する階段構造体を備える、スタジアム構造体と、
前記第１の方向において前記スタジアム構造体の対向する端部に隣接する第１の隆起領域と、
前記第２の方向において前記スタジアム構造体の対向する側面に隣接する第２の隆起領域であって、前記第２の隆起領域の最上面が、前記第１の隆起領域の最上面と実質的に同一平面である、第２の隆起領域と、を備え、
前記メモリデバイスが更に、
前記スタック構造体の前記ブロック内の誘電体充填トレンチを備え、前記誘電体充填トレンチの各々が、前記スタック構造体の前記ブロックのうちの１つの前記スタジアム構造体の水平方向区域の垂直方向に上に及びその中にあり、
前記スタジアム構造体、前記第１の隆起領域、及び前記第２の隆起領域の表面上にある酸化物ライナと、
前記酸化物ライナの表面上にある窒化物ライナと、
前記窒化物ライナの上にある酸化物充填材料と、を備え、
前記メモリデバイスが更に、
前記誘電体充填トレンチを通って、前記ブロックの各々の前記スタジアム構造体の前記ステップのうちの少なくともいくつかまで垂直方向に延在する導電性コンタクトであって、前記導電性コンタクトの各々が、前記誘電体充填トレンチのうちの１つの前記窒化物ライナによって水平方向に取り囲まれ、前記窒化物ライナに物理的に接触する、導電性コンタクトと、
前記第１の方向において前記スタジアム構造体に隣接する前記ブロックの各々の部分を通って垂直方向に延在するメモリセルのストリングと、を備える、メモリデバイス。
【請求項9】
前記誘電体充填トレンチ及び前記スタック構造体の前記階層のうちの前記少なくともいくつかを通って垂直方向に延在する支持構造体を更に備え、前記支持構造体のうちの少なくともいくつかが、前記導電性コンタクトに水平方向に隣接する、請求項８に記載のメモリデバイス。
【請求項10】
前記支持構造体の側面を実質的に覆う誘電体ライナ構造体を更に備え、前記誘電体ライナ構造体が、個々に、前記スタジアム構造体の前記ステップのうちの前記少なくともいくつかの上にある前記窒化物ライナの垂直方向隆起にある第１の水平方向突起と、
前記スタック構造体の前記階層のうちの前記少なくともいくつかの前記導電性材料の垂直方向隆起にある第２の水平方向突起であって、前記第１の水平方向突起が、前記第２の水平方向突起よりも相対的に小さい水平方向寸法を有する、第２の水平方向突起と、を備える、請求項８に記載のメモリデバイス。
【請求項11】
前記窒化物ライナの部分が、前記導電性コンタクト、及び前記導電性コンタクトに水平方向に隣接する前記誘電体ライナ構造体のうちの少なくともいくつかの前記第１の水平方向突起から、それらの間に水平方向に延在する、請求項１０に記載のメモリデバイス。
【請求項12】
前記誘電体ライナ構造体が、誘電体酸化物材料を含む、請求項１０に記載のメモリデバイス。
【請求項13】
前記窒化物ライナが、約６８０℃以上の温度で形成された相対的に高密度の窒化ケイ素材料を含む、請求項８～１２のいずれか一項に記載のメモリデバイス。
【請求項14】
前記スタック構造体の上にあり、前記メモリセルのストリングに電気的に結合されたデジット線と、前記スタック構造体の下にあり、前記メモリセルのストリングに電気的に結合されたソース構造体と、
前記導電性コンタクトに結合された導電性ルーティング構造体と、
前記スタック構造体の下にあり、前記ソース構造体、前記デジット線、及び前記導電性ルーティング構造体に結合された制御ロジック回路と、を更に備える、請求項８～１２のいずれか一項に記載のメモリデバイス。
【請求項15】
マイクロ電子デバイスを形成する方法であって、階層に配置された犠牲材料と絶縁性材料との垂直方向に交互になる配列を備える予備スタック構造体を形成することであって、前記予備スタック構造体が、スタジアム構造体の行を更に含み、前記スタジアム構造体の行が、
第１の水平方向において互いに隣接し、各々、前記予備スタック構造体の前記階層のうちの少なくともいくつかの縁部を備えるステップを有する階段構造体を備える前記スタジアム構造体のうちの少なくとも２つを備える、形成することと、
前記スタジアム構造体のうちの前記少なくとも２つの前記階段構造体の前記ステップの上に、誘電体ライナ材料を形成することと、
約６３０℃以上の温度を用いる材料堆積プロセスを使用して、前記誘電体ライナ材料の上に追加の誘電体ライナ材料を形成することと、
前記スタジアム構造体のうちの前記少なくとも２つの水平方向区域の上に及びその中にあるトレンチを実質的に充填するために、前記追加の誘電体ライナ材料の上に誘電体充填材料を形成することと、
前記誘電体充填材料、前記追加の誘電体ライナ材料、前記誘電体ライナ材料、及び前記予備スタック構造体の前記階層のうちの前記少なくともいくつかを通って垂直方向に延在する支持構造体を形成することと、
前記支持構造体を形成した後、前記予備スタック構造体の前記犠牲材料を導電性材料で置換することと、を含む、方法。
【請求項16】
前記誘電体ライナ材料の上に追加の誘電体ライナ材料を形成することが、約６８０℃～約７６０℃の範囲内のＣＶＤプロセス温度を用いる化学気相堆積（ＣＶＤ）プロセスを使用して、前記追加の誘電体ライナ材料をコンフォーマルに形成することを含む、請求項１５に記載の方法。
【請求項17】
支持構造体を形成することが、前記誘電体充填材料、前記追加の誘電体ライナ材料、前記誘電体ライナ材料、及び前記予備スタック構造体の前記階層のうちの前記少なくともいくつかを通って垂直方向に延在する初期開口部を形成することと、
水平方向に突出する部分を備える修正開口部を形成するために、前記追加の誘電体ライナ材料及び前記予備スタック構造体の前記階層のうちの前記少なくともいくつかの前記犠牲材料を、前記誘電体ライナ材料及び前記予備スタック構造体の前記階層の前記少なくともいくつかの前記絶縁性材料に対して水平方向に凹ませることと、
前記修正開口部を更なる誘電体ライナ材料で部分的に充填することであって、前記更なる誘電体ライナ材料が、前記修正開口部の前記水平方向に突出する部分を実質的に充填する、部分的に充填することと、
前記修正開口部を更なる誘電体ライナ材料で部分的に充填した後、前記修正開口部の残りの部分を導電性材料で充填することと、を含む、請求項１６に記載の方法。
【請求項18】
前記追加の誘電体ライナ材料及び前記犠牲材料を水平方向に凹ませることが、前記追加の誘電体ライナ材料の垂直方向高さにおける前記修正開口部の前記水平方向に突出する部分のうちのいくつかを、前記予備スタック構造体の前記階層のうちの前記少なくともいくつかの前記犠牲材料の垂直方向高さにおける前記修正開口部の前記水平方向に突出する部分のうちの他のいくつかよりも小さい水平方向寸法を有するように形成することを含む、請求項１７に記載の方法。
【請求項19】
前記予備スタック構造体を、支持構造体を形成した後に、スロットによって互いに分離されたブロックに分割することであって、前記ブロックの各々が、前記スタジアム構造体の前記行のうちの１つを備える、分割することと、前記予備スタック構造体の前記犠牲材料を、前記スロットを介して前記導電性材料と置換することと、を更に含む、請求項１５～１８のいずれか一項に記載の方法。
【請求項20】
前記予備スタック構造体をスロットによって互いに分離されたブロックに分割することが、前記ブロックの各々を、前記第１の水平方向において前記スタジアム構造体の前記行のうちの前記１つの前記スタジアム構造体のうちの前記少なくとも２つの間に介在する少なくとも１つの頂上領域と、
前記少なくとも１つの頂上領域と一体且つ連続的であり、前記第１の水平方向と直交する第２の水平方向において、前記スタジアム構造体のうちの前記少なくとも２つに隣接するブリッジ領域と、を更に備えるように形成することを含む、請求項１９に記載の方法。
【請求項21】
前記予備スタック構造体の前記犠牲材料を導電性材料で置換した後、前記誘電体充填材料、前記追加の誘電体ライナ材料、前記誘電体ライナ材料を通って垂直方向に延在し、前記階段構造体のうちの少なくとも１つの前記ステップにおいて、前記階層の前記少なくともいくつかの前記導電性材料に物理的に接触する導電性コンタクト構造体を形成することを更に含む、請求項１５～１８のいずれか一項に記載の方法。
【請求項22】
導電性コンタクト構造体を形成することが、前記導電性コンタクト構造体の各々を、互いに水平方向に隣接する前記支持構造体のうちの少なくとも２つの間に水平方向に形成することを含む、請求項２１に記載の方法。
【請求項23】
前記導電性コンタクト構造体の各々を、互いに水平方向に隣接する前記支持構造体のうちの少なくとも２つの間に水平方向に形成することが、前記導電性コンタクト構造体の各々と前記支持構造体のうちの前記少なくとも２つとの間に、前記追加の誘電体ライナ材料の部分を水平方向に維持することを含む、請求項２２に記載の方法。
【請求項24】
電子システムであって、入力デバイスと、
出力デバイスと、
前記入力デバイス及び前記出力デバイスに動作可能に結合されたプロセッサデバイスと、
前記プロセッサデバイスに動作可能に結合され、少なくとも１つのマイクロ電子デバイス構造体を備えるメモリデバイスと、を備え、前記少なくとも１つのマイクロ電子デバイス構造体が、
階層に配置された導電性材料と絶縁性材料との垂直方向に交互になる配列を有するスタック構造体を備え、前記スタック構造体が、少なくとも１つの誘電体構造体によって互いに分離された少なくとも２つのブロックを備え、前記少なくとも２つのブロックの各々が、
２つの隆起領域と、
第１の水平方向において前記２つの隆起領域間に介在し、前記第１の水平方向において互いに対向する階段構造体を備えるスタジアム構造体であって、前記階段構造体が、前記スタック構造体の前記階層の縁部を備えるステップを各々有する、スタジアム構造体と、
前記第１の水平方向に垂直の第２の水平方向において、前記スタジアム構造体の対向する側面に隣接する２つの追加の隆起領域と、を備え、
前記少なくとも１つのマイクロ電子デバイス構造体が更に、
前記スタック構造体の前記少なくとも２つのブロックの水平方向境界の上に及びその中にある充填トレンチを備え、前記充填トレンチの各々が、
前記スタック構造体の前記少なくとも２つのブロックのうちの１つの前記スタジアム構造体、前記２つの隆起領域、及び前記２つの追加の隆起領域の表面上にある第１の誘電体ライナ材料と、
前記第１の誘電体ライナ材料の表面上にある第２の誘電体ライナ材料構造体と、
前記第１の誘電体ライナ材料の表面上にある誘電体充填材料と、を備え、
前記少なくとも１つのマイクロ電子デバイス構造体が更に、
前記充填トレンチ及び前記スタック構造体の前記階層のうちの前記少なくともいくつかを通って垂直方向に延在する支持構造体と、
前記支持構造体の側壁を実質的に覆う誘電体ライナ構造体とを備え、前記誘電体ライナ構造体が、
前記第２の誘電体ライナ材料の垂直方向位置にある第１の突起と、
前記スタック構造体の前記階層の前記導電性材料の垂直方向位置にある第２の突起であって、前記第１の突起よりも大きい水平方向寸法を有する、第２の突起と、を備え、
前記少なくとも１つのマイクロ電子デバイス構造体が更に、
前記誘電体ライナ構造体の間に水平方向に介在し、前記充填トレンチを完全に通って垂直方向に延在する導電性コンタクト構造体、を備える、電子システム。
【請求項25】
前記メモリデバイスが、３Ｄ ＮＡＮＤフラッシュメモリデバイスを含む、請求項２４に記載の電子システム。【発明の詳細な説明】
【技術分野】
【0001】
優先権主張
この出願は、２０２１年１２月７日に出願された「ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ， ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ」に関する米国特許出願第１７／６４３，０６１号の出願日の利益を主張するものであり、その開示は、この参照によりその全体が本明細書に組み込まれる。
この出願は、２０２１年１２月７日に出願された「ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ， ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ」に関する米国特許出願第１７／６４３，０６１号の出願日の利益を主張するものであり、その開示は、この参照によりその全体が本明細書に組み込まれる。
【0002】
本開示は、様々な実施形態において、一般に、マイクロ電子デバイスの設計及び製作の分野に関する。より具体的には、本開示は、マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システムに関する。
【背景技術】
【0003】
マイクロ電子デバイスの設計者は、個々のフィーチャの寸法を低減することにより、且つ隣接するフィーチャ間の分離距離を低減することにより、マイクロ電子デバイス内のフィーチャの集積又は密度のレベルを向上させることを望む場合が多い。加えて、マイクロ電子デバイスの設計者は、コンパクトであるのみならず、性能の利点、及び簡略化された設計を提供するアーキテクチャを設計することを求める場合が多い。
【0004】
マイクロ電子デバイスの一例はメモリデバイスである。メモリデバイスは、一般に、コンピュータ又はその他の電子デバイス内の内部集積回路として提供される。不揮発性メモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）を含むがこれらに限定されない多くのタイプのメモリデバイスが存在する。不揮発性メモリデバイス内のメモリ密度を向上させる１つの方法は、垂直メモリアレイ（「３次元（３Ｄ）メモリアレイ」とも称される）アーキテクチャを利用することである。従来の垂直メモリアレイは、導電性材料及び絶縁性材料の階層を含む１つ又は複数のスタック構造体を通って垂直方向に延在するメモリセルのストリングを含む。メモリセルの各ストリングは、それに結合された少なくとも１つの選択デバイスを含み得る。そうした構成は、トランジスタの従来の平面（例えば、二次元）配置を用いる構造体と比較して、ダイ上にアレイを上向きに（例えば、垂直方向に）構築することによって、ダイ面積（すなわち、消費される活性表面の長さ及び幅）の単位内により多くの数のスイッチングデバイス（例えば、トランジスタ）を位置させることを可能にする。
【0005】
垂直メモリアレイアーキテクチャは、一般に、垂直メモリアレイのメモリセルを、書き込み、読み出し、又は消去動作のために一意に選択できるように、メモリデバイスのスタック構造体の階層の導電性材料と制御ロジックデバイス（例えば、ストリングドライバ）との間の電気的接続を含む。このような電気的接続を形成する１つの方法は、メモリデバイスのスタック構造体の階層の縁部（例えば、水平方向端部）に、いわゆる「階段」（又は「段ステップ」）構造体を形成することを含む。階段構造体は、階層の導電性材料のコンタクト領域を画定する個々の「ステップ」を含み、その上に導電性コンタクト構造体が位置付けられて、導電性材料への電気的アクセスを提供し得る。更に、導電性コンタクト構造体を制御ロジックデバイスに結合するために、導電性ルーティング構造体が用いられ得る。残念なことに、フィーチャパッキング密度が増加し、形成誤差のマージンが減少するにつれて、従来の製作方法及び結果として生じる構造構成は、所望のメモリデバイスの性能、信頼性、及び耐久性を低下させ得る望ましくない欠陥をもたらしてきた。
【発明の概要】
【0006】
いくつかの実施形態では、マイクロ電子デバイスは、階層に配置された導電性材料と絶縁性材料との垂直方向の交互になる配列を備えるスタック構造体を備える。スタック構造体は、誘電体スロット構造体によって互いに分離されたブロックを有する。ブロックの各々は、スタジアム構造体と、スタジアム構造体の水平方向境界の垂直方向に上に及びその中にある充填トレンチと、充填トレンチ及びスタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体と、支持構造体の側壁を実質的に覆う誘電体ライナ構造体と、を備える。スタジアム構造体は、スタック構造体の階層のうちの少なくともいくつかの縁部を備えるステップを各々有する階段構造体を備える。少なくとも２つの追加の誘電体材料間に介在する誘電体材料を備え、少なくとも２つの追加の誘電体材料は、誘電体材料とは異なる材料組成を有する、充填トレンチ。誘電体ライナ構造体は、誘電体材料の垂直方向位置にある第１の突起と、スタック構造体の階層のうちの少なくともいくつかの導電性材料の垂直方向位置にある第２の突起と、を備える。第２の突起は、第１の突起よりも大きい水平方向寸法を有する。
【0007】
追加の実施形態では、マイクロ電子デバイスを形成する方法は、階層に配置された犠牲材料と絶縁材料との垂直方向に交互になる配列を備える予備スタック構造体を形成することを含む。第１の水平方向において互いに隣接し、予備スタック構造体の階層のうちの少なくともいくつかの縁部を備えるステップを有する階段構造体を各々備えるスタジアム構造体のうちの少なくとも２つを各々備えるスタジアム構造体の行を更に備える予備スタック構造体。誘電体ライナ材料が、スタジアム構造体のうちの少なくとも２つの階段構造体のステップの上に形成される。追加の誘電体ライナ材料が、約６３０℃以上の温度を用いる材料堆積プロセスを使用して、誘電体ライナ材料の上に形成される。誘電体充填材料が、スタジアム構造体のうちの少なくとも２つの水平方向区域の上に且つその中にあるトレンチを実質的に充填するために、追加の誘電体ライナ材料の上に形成される。支持構造体が、誘電体充填材料、追加の誘電体ライナ材料、誘電体ライナ材料、及び予備スタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在するように形成される。予備スタック構造体の犠牲材料は、支持構造体を形成した後に、導電性材料で置換される。
【0008】
更なる実施形態では、メモリデバイスは、導電性材料と、導電性材料に垂直方向に隣接する絶縁性材料と、を各々含む階層を備えるスタック構造体を備え、スタック構造体は、第１の方向において平行に延在し、誘電体スロット構造体によって第２の方向に互いに分離されたブロックに分割される。ブロックの各々は、スタック構造体の階層のうちの少なくともいくつかの水平方向端部を備えるステップを個々に有する対向する階段構造体を備えるスタジアム構造体と、第１の方向においてスタジアム構造体の対向する端部に隣接する第１の隆起領域と、第２の方向においてスタジアム構造体の対向する側面に隣接する第２の隆起領域であって、第２の隆起領域の最上面が、第１の隆起領域の最上面と実質的に同一平面である、第２の隆起領域と、を備える。メモリデバイスは、スタック構造体のブロック内に誘電体充填トレンチを更に備える。誘電体充填トレンチの各々は、スタック構造体のブロックのうちの１つのスタジアム構造体の水平方向区域の垂直方向に上に且つその中にある。誘電体充填トレンチの各々は、スタジアム構造体、第１の隆起領域、及び第２の隆起領域の表面上にある酸化物ライナと、酸化物ライナの表面上にある窒化物ライナと、窒化物ライナの上にある酸化物充填材料と、を備える。メモリデバイスは、誘電体充填トレンチを通って、ブロックの各々のスタジアム構造体のステップのうちの少なくともいくつかまで垂直方向に延在する導電性コンタクトを更に備える。導電性コンタクトの各々は、誘電体充填トレンチのうちの１つの窒化物ライナによって水平方向に取り囲まれ、窒化物ライナと物理的に接触する。メモリデバイスは、第１の方向においてスタジアム構造体に隣接するブロックの各々の部分を通って垂直方向に延在するメモリセルのストリングを更に備える。
【0009】
また更なる実施形態では、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスと、を備える。メモリデバイスは、階層に配置された導電性材料と絶縁性材料との垂直方向に交互になる配列を備えるスタック構造体を備える少なくとも１つのマイクロ電子デバイス構造体を備える。スタック構造体は、少なくとも１つの誘電体構造体によって分離された少なくとも２つのブロックを更に備える。少なくとも２つのブロックの各々は、２つの隆起領域と、スタジアム構造体と、２つの追加の隆起領域と、を備える。スタジアム構造体は、第１の水平方向において２つの隆起領域の間に介在し、第１の水平方向において互いに対向する階段構造体を備える。階段構造体は、スタック構造体の階層の縁部を備えるステップを各々有する。第１の水平方向に垂直の第２の水平方向において、スタジアム構造体の対向する側面に隣接する２つの追加の隆起領域。メモリデバイスは、スタック構造体のうちの少なくとも２つのブロックの水平方向境界の上に且つその中にある充填トレンチを更に備える。充填トレンチの各々は、スタック構造体の少なくとも２つのブロックのうちの１つのスタジアム構造体、２つの隆起領域、及び２つの追加の隆起領域の表面上の第１の誘電体ライナ材料と、第１の誘電体ライナ材料の表面上にある第２の誘電体ライナ材料構造体と、第１の誘電体ライナ材料の表面上にある誘電体充填材料と、を備える。メモリデバイスは、充填トレンチ及びスタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体を更に備える。メモリデバイスは、支持構造体の側壁を実質的に覆い、第２の誘電体ライナ材料の垂直方向位置における第１の突起と、スタック構造体の階層の導電性材料の垂直位置における第２の突起と、を含む誘電体ライナ構造体を更に備える。第２の突起は、第１の突起よりも大きい水平方向寸法を有する。導電性コンタクト構造体は、誘電体ライナ構造体の間に水平方向に介在し、充填トレンチを完全に通って垂直方向に延在する。
【図面の簡単な説明】
【0010】
【図1】本開示の実施形態による、マイクロ電子デバイスを形成する方法の処理段階におけるマイクロ電子デバイス構造体の簡略化された部分斜視図である。
【図8】本開示の実施形態による、マイクロ電子デバイスの簡略化された部分切断斜視図である。
【図9】本開示の実施形態による、電子システムを例示する概略ブロック図である。
【発明を実施するための形態】
【0011】
以下の説明は、本開示の実施形態の完全な説明を提供するために、材料組成、形状、及びサイズ等の具体的な詳細を提供する。しかしながら、本開示の実施形態は、これらの具体的な詳細を用いることなく実践され得ることを当業者は理解するであろう。実際、本開示の実施形態は、業界で用いられる従来のマイクロ電子デバイス製作技法と併せて実践され得る。加えて、以下に提供する説明は、マイクロ電子デバイス（例えば、メモリデバイス）を製造するための完全なプロセスフローを形成しない。以下に説明する構造体は、完全なマイクロ電子デバイスを形成しない。本開示の実施形態を理解するのに必要なプロセス動作及び構造体のみを以下に詳細に説明する。構造体から完全なマイクロ電子デバイスを形成するための追加の動作は、従来の製作技法によって実行され得る。
【0012】
本明細書で提示する図面は、例示のみを目的とし、任意の特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の図を意味しない。例えば、製造技法及び／又は公差の結果として、図面に描かれる形状からの変化が想定される。したがって、本明細書に記載の実施形態は、例示するような特定の形状又は領域に限定されるものとして解釈すべきではなく、例えば、製造からもたらされる形状の逸脱を含む。例えば、ボックス形状として例示又は説明される領域は、粗い及び／又は非線形のフィーチャを有し得、円形として例示又は説明される領域は、いくつかの粗い及び／又は線形のフィーチャを含み得る。更に、例示する鋭角は丸みを帯び得、その逆も然りである。したがって、図に例示する領域は、本質的に概略的であり、それらの形状は、領域の正確な形状を例示することを意図せず、本特許請求の範囲を限定しない。図面は必ずしも原寸に比例していない。加えて、図間で共通の要素は、同じ数値指定を保持し得る。
【0013】
本明細書で使用するとき、「メモリデバイス」は、メモリ機能を示すマイクロ電子デバイスを意味し、それを含むが、必ずしもメモリ機能に限定されるものではない。別の言い方をすれば、非限定的な例としてのみ、用語「メモリデバイス」は、従来のメモリ（例えば、従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等の従来の揮発性メモリ、従来のＮＡＮＤメモリ等の従来の不揮発性メモリ）を含むだけでなく、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）（例えば、システムオンチップ（ＳｏＣ：ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ））、ロジックとメモリを組み合わせたマイクロ電子デバイス、及びメモリを組み込んだグラフィック処理装置（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）も含む。
【0014】
本明細書で使用するとき、用語「構成された」は、構造体及び装置のうちの１つ又は複数の動作を所定の方式で容易にする、少なくとも１つの構造体及び少なくとも１つの装置のうちの１つ又は複数のサイズ、形状、材料組成、向き、及び構成を指す。
【0015】
本明細書で使用するとき、用語「垂直」、「縦」、「水平」、及び「横」は、構造体の主平面を参照するものであり、必ずしも地球の重力場によって定義されない。「水平」又は「横」方向は、構造体の主平面に実質的に平行な方向である一方、「垂直」又は「縦」方向は、構造体の主平面に実質的に垂直な方向である。構造体の主平面は、構造体の他の表面と比較して相対的に大きい面積を有する構造体の表面によって定義される。図面を参照すると、「水平」又は「横」方向は、示された「Ｚ」軸に垂直であり得、示された「Ｘ」軸に平行であり得、且つ／又は示された「Ｙ」軸に平行であり得る。また「垂直」又は「縦」方向は、示された「Ｚ」軸に平行であり得、示された「Ｘ」軸に垂直であり得、示された「Ｙ」軸に垂直であり得る。
【0016】
本明細書で使用するとき、相互に「隣接する」と説明されるフィーチャ（例えば、領域、構造体、デバイス）は、相互に最も近接して（例えば、最も近い）位置する開示した個性（又は複数の個性）のフィーチャを意味し、それを含む。「隣接する」フィーチャの開示した個性（又は複数の個性）と一致しない追加のフィーチャ（例えば、追加の領域、追加の構造体、追加のデバイス）は、「隣接する」フィーチャ間に配設され得る。別の言い方をすれば、「隣接する」フィーチャは、「隣接する」フィーチャ間に他のフィーチャが挟まらないように、互いに直接隣り合って位置付けられ得、又は「隣接する」フィーチャは、少なくとも１つの「隣接する」フィーチャと関連付けられた個性以外の個性を有する少なくとも１つのフィーチャが「隣接する」フィーチャ間に位置付けられるように、互いに間接的に隣り合って位置付けられ得る。したがって、互いに「垂直方向に隣接する」と説明されるフィーチャは、互いに最も垂直方向に近接して（例えば、垂直方向に最も近い）位置する開示した個性（又は複数の個性）のフィーチャを意味し、それを含む。更に、相互に「水平方向に隣接する」と説明されるフィーチャは、相互に最も水平方向に近接して（例えば、水平方向に最も近い）位置する開示した個性（又は複数の個性）のフィーチャを意味し、それを含む。
【0017】
本明細書で使用するとき、「下にある」、「下方の」、「下部の」、「底部の」、「上方の」、「上部の」、「頂部の」、「前の」、「後の」、「左の」、及び「右の」などの空間的に相対的な用語は、図に例示するようなある要素又はフィーチャの別の要素又はフィーチャとの関係を説明するための説明を容易にするために使用され得る。特に明記されていない限り、空間的に相対的な用語は、図に描かれる向きに加えて、材料の異なる向きを包含することを意図する。例えば、図中の材料を反転した場合、他の要素又はフィーチャの「下方の」又は「下にある」又は「下の」又は「の底部の」として説明した要素は、他の要素又はフィーチャの「上方の」又は「の頂部の」に向けられるであろう。したがって、用語「下方の」は、当該用語が使用される文脈に依存して、上方及び下方の両方の向きを包含し得、このことは当業者に明らかであろう。材料は、他の方法で方向付けられ（例えば、９０度回転され、反転され、逆にされ）得、本明細書で使用する空間的に相対的な記述子は、それに応じて解釈され得る。
【0018】
本明細書で使用するとき、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈より明らかにそうでないと示されない限り、複数形をも含むことを意図する。
【0019】
本明細書で使用するとき、「及び／又は」は、関連する列挙された項目のうちの１つ又は複数のあらゆる全ての組合せを含む。
【0020】
本明細書で使用するとき、語句「～に結合される」は、直接的なオーミック接続を介して、又は間接的な接続を介して（例えば、別の構造体を介して）電気的に接続されるなど、互いに動作可能に接続された構造体を指す。
【0021】
本明細書で使用するとき、所与のパラメータ、特質、又は条件に関する用語「実質的に」は、所与のパラメータ、特質、又は条件が許容可能な公差内などのある程度の変動を満たすことを当業者が理解するであろう程度を意味し、それを含む。例として、実質的に満たす特定のパラメータ、特質、又は条件に依存して、パラメータ、特質、又は条件は、少なくとも９０．０パーセント満たし得、少なくとも９５．０パーセント満たし得、少なくとも９９．０パーセント満たし得、少なくとも９９．９パーセント満たし得、又は１００．０パーセントさえも満たし得る。
【0022】
本明細書で使用するとき、特定のパラメータに対する数値に関する「約」又は「およそ」は、当該数値を含み、当業者が理解するであろう当該数値からの分散の程度は、特定のパラメータに対する許容可能な公差内にある。例えば、数値に関する「約」又は「およそ」は、数値の９５．０パーセント～１０５．０パーセントの範囲内、数値の９７．５パーセント～１０２．５パーセントの範囲内、数値の９９．０パーセント～１０１．０パーセントの範囲内、数値の９９．５パーセント～１００．５パーセントの範囲内、又は数値の９９．９パーセント～１００．１パーセントの範囲など、数値の９０．０パーセント～１１０．０パーセントの範囲内の追加の数値を含み得る。
【0023】
本明細書で使用するとき、「導電性材料」は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、及び導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ））のうちの１つ又は複数等の導電性材料を意味し、それを含む。加えて、「導電性構造体」は、導電性材料から形成され、導電性材料を含む構造体を意味し、それを含む。
【0024】
本明細書で使用するとき、「絶縁性材料」は、電気的絶縁性材料、少なくとも１つの誘電体酸化物材料（例えば、酸化ケイ素（ＳｉＯｘ）、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ニオブ（ＮｂＯｘ）、酸化チタン（ＴｉＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化タンタル（ＴａＯｘ）、及び酸化マグネシウム（ＭｇＯｘ）のうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、窒化ケイ素（ＳｉＮｙ））、少なくとも１つの誘電体酸窒化物材料（例えば、酸窒化ケイ素（ＳｉＯｘＮｙ））、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、カルボキシ窒化ケイ素（ＳｉＯｘＣｚＮｙ））のうちのこのような１つ又は複数を意味し、それを含む。本明細書で「ｘ」、「ｙ」、及び「ｚ」のうちの１つ又は複数を含む式（例えば、ＳｉＯｘ、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＳｉＮｙ、ＳｉＯｘＮｙ、ＳｉＯｘＣｚＮｙ）は、ある元素の「ｘ」個の原子、別の元素の「ｙ」個の原子、及び追加の元素（存在する場合）の「ｚ」個の原子を、別の元素（例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｎｂ、Ｔｉ）の原子一個ごとに対する平均比として含む材料を表す。式は相対的な原子比を表し、厳密な化学的構造ではないため、絶縁性材料は、１つ若しくは複数の化学量論的化合物及び／又は１つ若しくは複数の非化学量論的化合物を含み得、「ｘ」、「ｙ」、及び「ｚ」（存在する場合）の値は、整数であり得、又は非整数であり得る。本明細書で使用するとき、用語「非化学量論的化合物」は、明確に定義された自然数の比で表すことができず、定比例の法則に反する元素組成を有する化合物を意味し、それを含む。加えて、「絶縁性構造体」は、絶縁性材料から形成され、絶縁性材料を含む構造体を意味し、それを含む。
【0025】
本明細書で使用するとき、用語「均質」は、フィーチャ（例えば、材料、構造体）に含まれる要素の相対量が、フィーチャの異なる部分（例えば、異なる水平部分、異なる垂直部分）全体にわたって変化しないことを意味する。逆に、本明細書で使用するとき、用語「不均質」は、フィーチャ（例えば、材料、構造体）に含まれる要素の相対量がフィーチャの異なる部分にわたって変化することを意味する。フィーチャが不均質である場合、フィーチャに含まれる１つ又は複数の要素の量は、フィーチャの異なる部分にわたって、段階的に変化（例えば、急激に変化）し得るか、又は連続的に変化（例えば、直線状、対物線状など、徐々に変化）し得る。フィーチャは、例えば、少なくとも２つの異なる材料のスタックから形成され得、それを含み得る。
【0026】
文脈で別段示されない限り、本明細書に記載の材料は、スピンコーティング、ブランケットコーティング、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＡＬＤ）、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）（例えば、スパッタリング）、又はエピタキシャル成長を含むがこれらに限定されない、任意の好適な技法によって形成され得る。形成される具体的な材料に依存して、材料を堆積又は成長させるための技法は、当業者によって選択され得る。加えて、文脈で別段示されない限り、本明細書に記載の材料の除去は、エッチング（例えば、乾式エッチング、湿式エッチング、蒸気エッチング）、イオンミリング、研磨平坦化（例えば、化学機械的平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ））、又はその他の既知の方法を含むがこれらに限定されない、任意の好適な技法によって達成され得る。
【0027】
図１～図８Ｃは、本開示の実施形態による、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）を形成する方法の異なる処理段階におけるマイクロ電子デバイス構造体を例示する様々な図（以下で更に詳細に説明する）である。以下に提供する説明と共に、本明細書に記載の方法が様々なデバイスを形成するために使用され得ることは、当業者には容易に分かるであろう。言い換えれば、本開示の方法は、マイクロ電子デバイスを形成することが望まれるときはいつでも使用することができる。
【0028】
図１は、マイクロ電子デバイス構造体１００の簡略化された部分斜視図を描く。図１に示すように、マイクロ電子デバイス構造体１００は、階層１０８内に配置された絶縁性材料１０４と犠牲材料１０６との垂直方向に（例えば、Ｚ方向において）交互になる配列を含む予備スタック構造体１０２を含むように形成され得る。予備スタック構造体１０２の階層１０８の各々は、個々に、絶縁性材料１０４に垂直方向に隣接する（例えば、垂直方向に直接隣り合う）犠牲材料１０６を含み得る。予備スタック構造体１０２の追加のフィーチャ（例えば、材料、構造体）については、以下で更に詳細に説明する。図２Ａは、図１に描かれる処理段階におけるマイクロ電子デバイス構造体１００の部分Ａ（図１において破線のボックスで識別される）の簡略化された縦断面図である。
【0029】
予備スタック構造体１０２の階層１０８の各々の絶縁性材料１０４は、少なくとも１つの誘電体材料、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）のうちのこのような１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、予備スタック構造体１０２の階層１０８の各々の絶縁性材料１０４は、誘電体酸化物材料、例えば、ＳｉＯｘ（例えば、ＳｉＯ２）から形成され得、それを含み得る。階層１０８の各々の絶縁性材料１０４は、実質的に均質であり得、又は階層１０８のうちの１つ若しくは複数（例えば、各々）の絶縁性材料１０４は、不均質であり得る。
【0030】
予備スタック構造体１０２の階層１０８の各々の犠牲材料１０６は、絶縁性材料１０４に対して選択的に除去され得る、少なくとも１つの材料（例えば、少なくとも１つの絶縁性材料）から形成され得、それを含み得る。犠牲材料１０６は、第１のエッチャントへの共通の（例えば、集合的、相互の）曝露中に、絶縁性材料１０４に対して選択的にエッチング可能であり得、絶縁性材料１０４は、第２の異なるエッチャントへの共通の曝露中に、犠牲材料１０６に対して選択的にエッチング可能であり得る。本明細書で使用するとき、材料が別の材料のエッチング速度よりも少なくとも約５倍（５×）速い、例えば、約１０倍（１０×）速い、約２０倍（２０×）速い、又は約４０倍（４０×）速いエッチング速度を示す場合、材料は、別の材料に対して「選択的にエッチング可能」である。非限定的な例として、絶縁性材料１０４の材料組成に応じて、犠牲材料１０６は、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えばＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えばＳｉＯｘＮｙ）、少なくとも１つの誘電体酸炭化物材料（例えばＳｉＯｘＣｙ）、少なくとも１つの水素化誘電体酸炭化物材料（例えばＳｉＣｘＯｙＨｚ）、少なくとも１つの誘電体カルボキシ窒化物材料（例えばＳｉＯｘＣｚＮｙ）、及び少なくとも１つの半導電性材料（例えば、多結晶シリコン）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、予備スタック構造体１０２の階層１０８の各々の犠牲材料１０６は、誘電体窒化物材料、例えば、ＳｉＮｙ（例えば、Ｓｉ３Ｎ４）から形成され得、それを含み得る。犠牲材料１０６は、例えば、リン酸（Ｈ３ＰＯ４）を含む湿式エッチャントへの共通の曝露中に、絶縁性材料１０４に対して選択的にエッチング可能であり得る。
【0031】
予備スタック構造体１０２は、任意の所望の数の階層１０８を含むように形成され得る。非限定的な例として、予備スタック構造体１０２は、１６個（１６）以上の階層１０８、例えば、３２個（３２）以上の階層１０８、６４個（６４）以上の階層１０８、１２８個（１２８）以上の階層１０８、又は２５６個（２５６）以上の階層１０８を含むように形成され得る。
【0032】
図１に示すように、予備スタック構造体１０２は、その中に形成されたスタジアム構造体１１４を含む。図１Ａに示すように、予備スタック構造体１０２は、Ｘ方向に平行に延在するスタジアム構造体１１４の行と、Ｘ方向と直交するＹ方向に延在するスタジアム構造体１１４の列と、を含み得る。スタジアム構造体１１４の行は、個々に、Ｙ方向に少なくとも部分的に（例えば、実質的に）互いに整列したスタジアム構造体１１４のうちのいくつかを含み得る。スタジアム構造体１１４の列は、個々に、Ｘ方向に少なくとも部分的に（例えば、実質的に）互いに整列したスタジアム構造体１１４のうちの他のものを含み得る。スタジアム構造体１１４の異なる行は、以下で更に詳細に説明するように、予備スタック構造体１０２から形成されるスタック構造体の異なるブロック内に形成されるように、予備スタック構造体１０２の異なる水平方向区域内に位置付けられ得る。図１では、図面及び関連する説明を明瞭且つ容易に理解するために、予備スタック構造体１０２内に分布されたスタジアム構造体１１４のうちのいくつかをより明瞭に示すために、予備スタック構造体１０２の部分が透明として描かれている。
【0033】
スタジアム構造体１１４の個々の行内のスタジアム構造体１１４のうちの少なくともいくつか（例えば、各々）は、Ｚ方向において互いに異なる垂直方向高さに位置付けられ得る。例えば、図１に描くように、スタジアム構造体１１４の個々の行は、第１のスタジアム構造体１１４Ａと、予備スタック構造体１０２内の第１のスタジアム構造体１１４Ａよりも相対的により低い垂直方向位置（例えば、Ｚ方向）にある第２のスタジアム構造体１１４Ｂと、予備スタック構造体１０２内の第２のスタジアム構造体１１４Ｂよりも相対的により低い垂直方向位置にある第３のスタジアム構造体１１４Ｃと、予備スタック構造体１０２内の第３のスタジアム構造体１１４Ｃよりも相対的により低い垂直方向位置にある第４のスタジアム構造体１１４Ｄと、を含み得る。加えて、スタジアム構造体１１４の個々の行内で、水平方向に（例えば、Ｘ方向において）隣接するスタジアム構造体１１４は、実質的に均一に（例えば、同等に、均等に）水平方向に互いに離隔され得る。追加の実施形態では、スタジアム構造体１１４の１つ又は複数の行は、個々に、図１に描かれているものとは異なる量のスタジアム構造体１１４及び／又は異なる分布のスタジアム構造体１１４を含み得る。例えば、スタジアム構造体１１４の個々の行は、４個（４）以上のスタジアム構造体１１４（例えば、５個（５）以上のスタジアム構造体１１４、１０個（１０）以上のスタジアム構造体１１４、２５個（２５）以上のスタジアム構造体１１４、５０個（５０）以上のスタジアム構造体１１４）、又は４個（４）未満のスタジアム構造体１１４（例えば、３個（３）以下のスタジアム構造体１１４、２個（２）以下のスタジアム構造体１１４、１個（１）のみのスタジアム構造体１１４）を含み得る。別の例として、スタジアム構造体１１４の個々の行内で、スタジアム構造体１１４は、スタジアム構造体１１４のうちの少なくとも１つが、少なくとも１つのスタジアム構造体１１４に水平方向に（例えば、Ｘ方向において）隣接するスタジアム構造体１１４のうちの少なくとも他の２つから、異なる（例えば、非同等の）距離だけ分離し得るように、少なくとも部分的に不均一に（例えば、非同等に、非均等に）水平方向に離隔され得る。追加の非限定的な例として、スタジアム構造体１１４の個々の行内で、スタジアム構造体１１４の垂直方向位置（例えば、Ｚ方向）は、図１に描かれているものとは異なる様式で変化し得る（例えば、相対的により深い垂直方向位置と相対的により浅い垂直方向位置とが交互になり得る）。
【0034】
各スタジアム構造体１１４は、対向する階段構造体１１６と、対向する階段構造体１１６間に（例えば、Ｘ方向において）水平方向に介在する中央領域１２０と、を含み得る。各スタジアム構造体１１４の対向する階段構造体１１６は、順方向階段構造体１１６Ａと、逆方向階段構造体１１６Ｂと、を含み得る。順方向階段構造体１１６Ａの頂部から順方向階段構造体１１６Ａの底部まで延在する仮想線は、正の勾配を有し得、逆方向階段構造体１１６Ｂの頂部から逆方向階段構造体１１６Ｂの底部まで延在する別の仮想線は、負の勾配を有し得る。追加の実施形態では、スタジアム構造体１１４のうちの１つ又は複数は、個々に、図１に描かれているものとは異なる構成を示し得る。非限定的な例として、少なくとも１つのスタジアム構造体１１４は、順方向階段構造体１１６Ａを含むが逆方向階段構造体１１６Ｂを含まない（例えば、逆方向階段構造体１１６Ｂが存在しなくてもよい）ように変更され得、又は少なくとも１つのスタジアム構造体１１４は、逆方向階段構造体１１６Ｂを含むが順方向階段構造体１１６Ａを含まない（例えば、順方向階段構造体１１６Ａが存在しなくてもよい）ように変更され得る。そのような実施形態では、中央領域１２０は、（例えば、逆方向階段構造体１１６Ｂが存在しない場合）順方向階段構造体１１６Ａの底部に水平方向に隣接し、又は（例えば、順方向階段構造体１１６Ａが存在しない場合）逆方向階段構造体１１６Ｂの底部に水平方向に隣接する。
【0035】
個々のスタジアム構造体１１４の対向する階段構造体１１６（例えば、順方向階段構造体１１６Ａ及び逆方向階段構造体１１６Ｂ）は、各々、予備スタック構造体１０２の階層１０８の縁部（例えば、水平方向端部）によって画定されるステップ１１８を含む。個々のスタジアム構造体１１４の対向する階段構造体１１６について、順方向階段構造体１１６Ａの各ステップ１１８は、実質的に同じ幾何学的構成（例えば、形状、寸法）、垂直方向位置（例えば、Ｚ方向における）、及びスタジアム構造体１１４の中央領域１２０の水平方向中心（例えば、Ｘ方向における）からの水平方向距離（例えば、Ｘ方向における）を有する逆方向階段構造体１１６Ｂ内の対応するステップ１１８を有し得る。追加の実施形態では、順方向階段構造体１１６Ａの少なくとも１つのステップ１１８は、実質的に同じ幾何学的構成（例えば、形状、寸法）、垂直方向位置（例えば、Ｚ方向における）、及び／又はスタジアム構造体１１４の中央領域１２０の水平方向中心（例えば、Ｘ方向における）からの水平方向距離（例えば、Ｘ方向における）を有する逆方向階段構造体１１６Ｂ内の対応するステップ１１８を有せず、且つ／又は逆方向階段構造体１１６Ｂの少なくとも１つのステップ１１８は、実質的に同じ幾何学的構成（例えば、形状、寸法）、垂直方向位置（例えば、Ｚ方向における）、及び／又はスタジアム構造体１１４の中央領域１２０の水平方向中心（例えば、Ｘ方向における）からの水平方向距離（例えば、Ｘ方向における）を有する順方向階段構造体１１６Ａ内の対応するステップ１１８を有しない。
【0036】
予備スタック構造体１０２のスタジアム構造体１１４の各々は、個々に、所望の量のステップ１１８を含み得る。スタジアム構造体１１４の各々は、スタジアム構造体１１４のうちの他の各々と実質的に同じ量のステップ１１８を含み得るか、又はスタジアム構造体１１４のうちの少なくとも１つは、スタジアム構造体１１４のうちの他の少なくとも１つとは異なる量のステップ１１８を含み得る。いくつかの実施形態では、スタジアム構造体１１４のうちの少なくとも１つは、スタジアム構造体１１４のうちの他の少なくとも１つとは異なる（例えば、より大きい、より小さい）量のステップ１１８を含む。図１に示すように、いくつかの実施形態では、スタジアム構造体１１４の各々のステップ１１８は、互いに直接水平方向に（例えば、Ｘ方向において）隣り合うステップ１１８が、互いに直接垂直方向に（例えば、Ｚ方向において）隣り合う予備スタック構造体１０２の階層１０８に対応するように、順序どおりに配置される。追加の実施形態では、スタジアム構造体１１４のうちの少なくとも１つのステップ１１８は、互いに直接水平方向に（例えば、Ｘ方向において）隣り合うスタジアム構造体１１４のうちの少なくともいくつかのステップ１１８が、互いに直接垂直方向に（例えば、Ｚ方向において）隣り合わない予備スタック構造体１０２の階層１０８に対応するように、順不同に配置される。いくつかの実施形態では、個々のスタジアム構造体１１４は、スタジアム構造体１１４を分離する水平方向領域（例えば、Ｙ方向における）が存在しないように、水平方向に（例えば、Ｙ方向において）連続し得る。
【0037】
引き続き図１を参照すると、個々のスタジアム構造体１１４について、その中央領域１２０は、その順方向階段構造体１１６Ａとその逆方向階段構造体１１６Ｂとの間に水平方向に（例えば、Ｘ方向において）挟まり、その順方向階段構造体１１６Ａとその逆方向階段構造体１１６Ｂとを分離し得る。中央領域１２０は、順方向階段構造体１１６Ａの垂直方向最下ステップ１１８に水平方向に隣接し得、逆方向階段構造体１１６Ｂの垂直方向最下ステップ１１８にも水平方向に隣接し得る。個々のスタジアム構造体１１４の中央領域１２０は、任意の所望の水平方向寸法を有し得る。加えて、個々の予備スタック構造体１０２内で、スタジアム構造体１１４の各々の中央領域１２０は、スタジアム構造体１１４の他の各々の中央領域１２０と実質的に同じ水平方向寸法を有し得、又はスタジアム構造体１１４のうちの少なくとも１つの中央領域１２０は、スタジアム構造体１１４の他の少なくとも１つの中央領域１２０とは異なる水平方向寸法を有し得る。
【0038】
予備スタック構造体１０２内の各スタジアム構造体１１４（順方向階段構造体１１６Ａ、逆方向階段構造体１１６Ｂ、及びその中央領域１２０を含む）は、個々に、予備スタック構造体１０２を通って垂直方向に（例えば、Ｚ方向において）延在する充填トレンチ１２２の境界（例えば、水平方向境界、垂直方向境界）を部分的に画定し得る。個々のスタジアム構造体１１４に水平方向に隣接する予備スタック構造体１０２の部分もまた、スタジアム構造体１１４に関連付けられている充填トレンチ１２２の境界を部分的に画定し得る。充填トレンチ１２２は、スタジアム構造体１１４の順方向階段構造体１１６Ａ及び逆方向階段構造体１１６Ｂを画定する予備スタック構造体１０２の階層１０８を通って垂直方向にのみ延在し得るか、又はスタジアム構造体１１４の順方向階段構造体１１６Ａ及び逆方向階段構造体１１６Ｂを画定しない予備スタック構造体１０２の追加の階層１０８、例えば、スタジアム構造体１１４の垂直方向に上にある予備スタック構造体１０２の追加の階層１０８を通って垂直方向にも延在し得る。予備スタック構造体１０２の追加の階層１０８の縁部は、例えば、スタジアム構造体１１４の垂直方向に上にあり、スタジアム構造体１１４から水平方向にオフセットされた１つ又は複数の追加のスタジアム構造体を画定し得る。充填トレンチ１２２は、図２Ａを参照して以下で更に詳細に説明するように、１つ又は複数の誘電体材料で充填され得る。
【0039】
前述したように、図２Ａは、図１に描かれる処理段階におけるマイクロ電子デバイス構造体１００の部分Ａ（図１において破線のボックスで識別される）の簡略化された縦断面図である。部分Ａは、予備スタック構造体１０２（図１）のスタジアム構造体１１４の個々の行の第１のスタジアム構造体１１４Ａを包含する。部分Ａはまた、Ｙ方向において第１のスタジアム構造体１１４Ａに水平方向に隣接する予備スタック構造体１０２の領域、並びに第１のスタジアム構造体１１４Ａによって画定される境界を有する充填トレンチ１２２、及び第１のスタジアム構造体１１４Ａに水平方向に隣接する予備スタック構造体１０２の領域を包含する。マイクロ電子デバイス構造体１００の追加のフィーチャ（例えば、構造体、材料）を、マイクロ電子デバイス構造体１００の部分Ａを参照して本明細書で以下に説明するが、そのような追加のフィーチャは、予備スタック構造体１０２（図１）の追加のスタジアム構造体１１４を包含する追加の部分、並びに予備スタック構造体１０２の追加の領域、及び追加のスタジアム構造体１１４によって画定される境界を有する追加の充填トレンチ１２２を含む、マイクロ電子デバイス構造体１００の追加の部分にも形成され得、それを含み得る。
【0040】
充填トレンチ１２２は、個々に、複数の（例えば、１つよりも多い）誘電体材料で充填され得る。例えば、図２Ａに示すように、各充填トレンチ１２２は、第１の誘電体材料１２８（例えば、誘電体ライナ材料）と、第２の誘電体材料１２９（例えば、追加の誘電体ライナ材料）と、第３の誘電体材料１３０（例えば、誘電体充填材料）と、を含み得る。個々の充填トレンチ１２２について、第１の誘電体材料１２８は、スタジアム構造体１１４（例えば、第１のスタジアム構造体１１４Ａ）の表面（例えば、水平方向に延在する表面、垂直方向に延在する表面）、及び充填トレンチ１２２の境界（例えば、水平方向境界、垂直方向境界）に水平方向に隣接し、部分的に境界を画定する予備スタック構造体１０２の領域の上に又はそれを覆って形成され得、第２の誘電体材料１２９は、第１の誘電体材料１２８の上に又はそれを覆って形成され得、第３の誘電体材料１３０は、第２の誘電体材料１２９の上に又はそれを覆って形成され得る。第１の誘電体材料１２８、第２の誘電体材料１２９、及び第３の誘電体材料１３０のうちの１つ又は複数（例えば、各々）はまた、充填トレンチ１２２の境界（例えば、水平方向境界、垂直方向境界）を越えて延在するように形成され得る。例えば、第１の誘電体材料１２８、第２の誘電体材料１２９、及び第３の誘電体材料１３０はまた、充填トレンチ１２２に水平方向に隣接する予備スタック構造体１０２（図１）の領域の最上面よりも上に延在するように形成され得る。
【0041】
第１の誘電体材料１２８は、以下で更に詳細に説明するように、後続の処理動作（例えば、後続のエッチング動作）中に第２の誘電体材料１２９が除去されないように保護する（例えば、マスクする）バリア材料として用いられ得る（例えば、機能し得る）。第１の誘電体材料１２８は、後続の処理動作中に第２の誘電体材料１２９を保護することができる所望の厚さを有するように形成され得る。第１の誘電体材料１２８は、予備スタック構造体１０２の表面の上に又はそれを覆って実質的に連続的に延在するように形成され得る。第１の誘電体材料１２８は、スタジアム構造体１１４の各々（例えば、第１のスタジアム構造体１１４Ａ、第２のスタジアム構造体１１４Ｂ、第３のスタジアム構造体１１４Ｃ、第４のスタジアム構造体１１４Ｄ）の対向する階段構造体１１６（例えば、順方向階段構造体１１６Ａ及び逆方向階段構造体１１６Ｂ）の表面の上に又はそれを覆って、並びにスタジアム構造体１１４に水平方向に（例えば、Ｙ方向において）隣接する予備スタック構造体１０２の領域の内側側壁の上に又はそれを覆って実質的に連続的に延在し得る。
【0042】
第１の誘電体材料１２８は、予備スタック構造体１０２の階層１０８の犠牲材料１０６とは異なるエッチング選択性を有する少なくとも１つの誘電体材料から形成され得、それを含み得る。第１の誘電体材料１２８は、第２の誘電体材料１２９とは異なるエッチング選択性を有し得る。第１の誘電体材料１２８は、例えば、予備スタック構造体１０２の階層１０８の絶縁性材料１０４と実質的に同様のエッチング選択性を有し得る。非限定的な例として、第１の誘電体材料１２８は、少なくとも１つの酸素含有誘電体材料、例えば、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、及びＴｉＯｘのうちの１つ又は複数）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第１の誘電体材料１２８は、ＳｉＯｘ（例えば、ＳｉＯ２）から形成され得、それを含み得る。
【0043】
第２の誘電体材料１２９は、以下で更に詳細に説明するように、第３の誘電体材料１３０を通って垂直方向に延在する開口部（例えば、コンタクト開口部、コンタクトビア）を形成するために、後続の処理動作（例えば、後続のエッチング動作）中に、エッチングストップ材料として用いられ得る（例えば、機能し得る）。第２の誘電体材料１２９は、第２の誘電体材料１２９の下にある第１の誘電体材料１２８を後続の処理動作中の除去から保護することができる所望の厚さを有するように形成され得る。非限定的な例として、第２の誘電体材料１２９は、約１０ｎｍ又はそれ以上の厚さを有するように形成され得る。いくつかの具体的な実施形態では、第２の誘電体材料１２９は、１０ｎｍ～４０ｎｍの厚さを有するように形成され得る。第２の誘電体材料１２９は、第１の誘電体材料１２８の上に又はそれを覆って実質的に連続的に延在するように形成され得る。
【0044】
第２の誘電体材料１２９は、第３の誘電体材料１３０、第１の誘電体材料１２８、犠牲材料１０６、及び絶縁性材料１０４とは異なるエッチング選択性を有する少なくとも１つの誘電体材料から形成され得、それを含み得る。第２の誘電体材料１２９及び犠牲材料１０６は、各々、エッチャントへの相互曝露時に、第３の誘電体材料１３０、第１の誘電体材料１２８、及び絶縁性材料１０４に対して選択的にエッチング可能であり得る。しかしながら、エッチャントへの曝露中の犠牲材料１０６のエッチング速度は、エッチャントへの曝露中の第２の誘電体材料１２９のエッチング速度よりも相対的に速い。いくつかの実施形態では、第２の誘電体材料１２９の密度は、犠牲材料１０６の密度よりも大きい。いくつかの実施形態では、第２の誘電体材料１２９は、予備スタック構造体１０２の階層１０８の犠牲材料１０６の少なくとも１つの追加の窒素含有誘電体材料（例えば、追加のＳｉＮｙなどの追加の誘電体窒化物材料）よりも大きい密度を有する少なくとも１つの窒素含有誘電体材料（例えば、ＳｉＮｙ等の誘電体窒化物材料）から形成され、それを含む。非限定的な例として、第２の誘電体材料１２９は、予備スタック構造体１０２の階層１０８の犠牲材料１０６の相対的により低い密度の誘電体窒化物材料よりも相対的により高い温度で形成された相対的により高密度の誘電体窒化物材料から形成され、それを含み得る。いくつかの実施形態では、約６３０℃以上の温度が、第２の誘電体材料１２９を形成するために用いられ得る。例えば、第２の誘電体材料は、約６８０℃～約７６０℃の範囲内の温度を用いる少なくとも１つの材料堆積プロセス（例えば、少なくとも１つのＣＶＤプロセス）を使用して形成され得る。いくつかの実施形態では、第２の誘電体材料１２９は、Ｓｉ３Ｎ４から形成され、それを含む。依然として図２Ａを参照すると、第３の誘電体材料１３０は、第１の誘電体材料１２８及び第２の誘電体材料１２９によって占有されていない充填トレンチ１２２の部分を実質的に充填し得る。第３の誘電体材料１３０は、第２の誘電体材料１２９の上に又はそれを覆って実質的に連続的に延在するように形成され得る。第３の誘電体材料１３０は、実質的に平坦な上部垂直方向境界、及びその下の地形に相補的な（例えば、実質的に鏡面化された）実質的に非平坦な下部垂直方向境界を示すように形成され得る。
【0045】
第３の誘電体材料１３０は、第２の誘電体材料１２９とは異なるエッチング選択性を有する少なくとも１つの誘電体材料から形成され得、それを含み得る。第３の誘電体材料１３０は、例えば、予備スタック構造体１０２の階層１０８の絶縁性材料１０４の第１の誘電体材料１２８の１つ又は複数と実質的に同様のエッチング選択性を有し得る。非限定的な例として、第３の誘電体材料１３０は、少なくとも１つの酸素含有誘電体材料、例えば、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、及びＴｉＯｘのうちの１つ又は複数）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、及び少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、第３の誘電体材料１３０は、ＳｉＯｘ（例えば、ＳｉＯ２）から形成され得、それを含み得る。
【0046】
図２Ａの処理段階におけるマイクロ電子デバイス構造体１００の図２Ａに示される部分Ｂ－Ｂの簡略化された縦断面図である図２Ｂを参照すると、第１の誘電体材料１２８及び第２の誘電体材料１２９は、充填トレンチ１２２に水平方向に隣接する予備スタック構造体１０２の表面の上に又はそれを覆って実質的に連続的に延在するように形成され得る。例えば、第１の誘電体材料１２８は、充填トレンチ１２２の外側境界を画定する絶縁性材料１０４及び犠牲材料１０６の内側側面の上に又はそれを覆って実質的に連続的に延在するように形成され得、第２の誘電体材料１２９は、第１の誘電体材料１２８の表面の上に又はそれを覆って実質的に連続的に延在するように形成され得る。
【0047】
図１、図２Ａ、及び図２Ｂを参照して以前に説明した処理段階に続く（例えば、その後の）マイクロ電子デバイス構造体１００の部分Ａの簡略化された縦断面図である図３Ａを参照すると、第１の開口部１５４は、充填トレンチ１２２（その第３の誘電体材料１３０、第２の誘電体材料１２９、及び第１の誘電体材料１２８を含む）、及び充填トレンチ１２２の水平方向区域の垂直方向に下に及びその中にある予備スタック構造体１０２の部分を通って、垂直方向に（例えば、Ｚ方向において）延在するように形成され得る。以下で更に詳細に説明するように、第１の開口部１５４の各々は、充填トレンチ１２２及び第１の開口部１５４の水平方向区域の垂直方向に下に及びその中にある予備スタック構造体１０２の階層１０８の第２の誘電体材料１２９及び犠牲材料１０６内に水平方向に外向きに延在する突出部分１５５を含むように形成され得る。図３Ｂは、図３Ａに示される破線Ｂ－Ｂを中心とした、図３Ａの処理段階におけるマイクロ電子デバイス構造体の部分の簡略化された部分縦断面図である。図３Ｃは、図３Ａの処理段階におけるマイクロ電子デバイス構造体の簡略化された部分的な上から見た図である。
【0048】
図３Ａに示すように、第１の開口部１５４は、スタジアム構造体１１４の階段構造体１１６のステップ１１８の水平方向端部（例えば、Ｘ方向における）に水平方向に位置付けられるように形成され得る。第１の開口部１５４は、個々に、個々の階段構造体１１６の水平方向に隣接するステップ１１８の境界に水平方向に延在し得る。
【0049】
第１の開口部１５４は、各々個々に、所望の水平方向断面形状を示すように形成され得る。いくつかの実施形態では、第１の開口部１５４の各々は、実質的に円形の水平方向断面形状を示すように形成され得る。追加の実施形態では、第１の開口部１５４のうちの１つ又は複数（例えば、各々）は、非円形の断面形状、例えば、もう１つの長円形の断面形状、楕円形の断面形状、方形の断面形状、矩形の断面形状、涙滴の断面形状、半円形の断面形状、墓石の断面形状、三日月の断面形状、三角形の断面形状、凧の断面形状、及び不規則断面形状を示す。加えて、第１の開口部１５４の各々は、実質的に同じ水平方向断面寸法（例えば、実質的に同じ水平方向直径）を示すように形成され得るか、又は第１の開口部１５４のうちの少なくとも１つは、第１の開口部１５４のうちの他の少なくとも１つとは異なる１つ又は複数の水平方向の断面寸法（例えば、異なる水平方向直径）を示すように形成され得る。いくつかの実施形態では、第１の開口部１５４の全ては、実質的に同じ水平方向断面寸法を示すように形成される。
【0050】
図３Ａ及び図３Ｂに示すように、第１の開口部１５４の突出部分１５５は、第１の突出部分１５５Ａ及び第２の突出部分１５５Ｂを含み得る。第１の開口部１５４の第１の突出部分１５５Ａは、スタジアム構造体１１４の階段構造体１１６のステップ１１８に垂直方向に隣接する第２の誘電体材料１２９の水平方向に延在する部分の垂直方向の位置に位置し得る。第１の開口部１５４の第１の突出部分１５５Ａは、第２の誘電体材料１２９の部分を除去する（例えば、水平方向に凹ませる）ことによって形成され得る。第１の開口部１５４の第２の突出部分１５５Ｂは、充填トレンチ１２２の水平方向区域の垂直方向に下に且つその中にある予備スタック構造体１０２の階層１０８の犠牲材料１０６の垂直方向の位置において位置し得る。第１の開口部１５４の第２の突出部分１５５Ｂは、充填トレンチ１２２の水平方向区域の垂直方向に下に且つその中にある予備スタック構造体１０２の階層１０８の犠牲材料１０６の部分を除去する（例えば、水平方向に凹ませる）ことによって形成され得る。
【0051】
図３Ａ及び図３Ｂに示すように、第１の開口部１５４の第１の突出部分１５５Ａは、第１の開口部１５４の第２の突出部分１５５Ｂよりも相対的に小さい水平方向寸法（例えば、Ｘ方向における、Ｙ方向における）を示し得る。第２の突出部分１５５Ｂに対する第１の突出部分１５５Ａのより小さい水平方向寸法は、第１の開口部１５４を形成するために用いられるエッチャントへの相互の（例えば、共通の）曝露中、犠牲材料１０６と比較して、第２の誘電体材料１２９の相対的に遅いエッチング速度に起因し得る。以前に説明したように、第２の誘電体材料１２９の相対的に遅いエッチング速度は、犠牲材料１０６と比較して、第２の誘電体材料１２９の相対的により高い密度によってもたらされ得る。第１の開口部１５４の第１の突出部分１５５Ａの水平方向寸法が小さくなる結果、第１の突出部分１５５Ａに水平方向に隣接する第２の誘電体材料１２９の残りの部分は、第２の誘電体材料１２９が予備スタック構造体１０２の階層１０８の犠牲材料１０６よりも相対的に大きい密度（及び相対的に遅いエッチング速度）を有するように構成されていない場合に、他の方法で可能な場合よりも相対的に大きい水平方向寸法を示し得る。第２の誘電体材料１２９の残りの部分の相対的に大きい水平方向寸法は、以下で更に詳細に説明するように、導電性コンタクト構造体を後で形成するためにエッチングストップ材料として第２の誘電体材料１２９の残りの部分を後で使用する際に有利であり得る。
【0052】
次に、図３Ａ～図３Ｃを参照して以前に説明した処理段階に続く（例えば、その後の）マイクロ電子デバイス構造体１００の部分Ａの簡略化された縦断面図である図４Ａを参照すると、支持構造体１４８及びライナ構造体１５０が、第１の開口部１５４（図３Ａ及び図３Ｂ）内に形成され得る。ライナ構造体１５０は、支持構造体１４８の側壁を実質的に囲む（例えば、実質的に水平方向及び垂直方向に覆う）ように形成され得る。ライナ構造体１５０は、支持構造体１４８の各々と予備スタック構造体１０２の階層１０８（その犠牲材料１０６及び絶縁性材料１０４を含む）との間に水平方向に介在し得る。支持構造体１４８及びライナ構造体１５０は、一緒に、第１の開口部１５４（図３Ａ及び図３Ｂ）を実質的に充填し得る。ライナ構造体１５０は、第１の開口部１５４（図３Ａ及び図３Ｂ）の突出部分１５５（第１の突出部分１５５Ａ及び第２の突出部分１５５Ｂを含む）（図３Ａ及び図３Ｂ）を充填し得、第１の開口部１５４の境界を画定する予備スタック構造体１０２の充填トレンチ１２２（その第３の誘電体材料１３０、第２の誘電体材料１２９、及び第１の誘電体材料１２８を含む）の側面を実質的に覆い得る。支持構造体１４８は、ライナ構造体によって占有されていない第１の開口部１５４（図３Ａ及び図３Ｂ）の残りの部分（例えば、中央部分）を充填し得る。図４Ｂは、図４Ａに示される破線Ｂ－Ｂを中心とした、図４Ａの処理段階におけるマイクロ電子デバイス構造体の部分の簡略化された部分縦断面図である。図４Ｃは、図４Ａの処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分的な上から見た図である。
【0053】
予備スタック構造体１０２内の支持構造体１４８及びライナ構造体１５０の分布は、予備スタック構造体１０２内に形成された第１の開口部１５４（図３Ａ及び図３Ｂ）の分布に対応し得る。支持構造体１４８及びライナ構造体１５０の分布は、以下で更に詳細に説明するように、階層１０８の各々の犠牲材料１０６を導電性構造体１３４で置換する間、予備スタック構造体１０２の階層１０８の各々の絶縁性材料１０４の支持を容易にするように選択され得る。
【0054】
図４Ｃに示すように、いくつかの実施形態では、支持構造体１４８のうちの少なくとも１つのアレイ（ひいては、ライナ構造体１５０のうちの少なくとも１つのアレイ）が、予備スタック構造体１０２内に形成され得る。支持構造体１４８のアレイは、Ｘ方向に延在する支持構造体１４８及びライナ構造体１５０の行と、Ｙ方向に延在し得る支持構造体１４８及びライナ構造体１５０の列と、を含み得る。非限定的な例として、支持構造体１４８のアレイは、Ｘ方向において各々延在する支持構造体１４８のうちの少なくとも２つの（２）行（例えば、少なくとも４つの（４）行）を含み得る。いくつかの実施形態では、予備スタック構造体１０２は、支持構造体１４８のうちの少なくとも４つの（４）行を示す支持構造体１４８のうちの少なくとも１つのアレイを含む。支持構造体１４８のアレイの部分は、予備スタック構造体１０２内のスタジアム構造体１１４の水平方向区域内に位置し得る。
【0055】
支持構造体１４８は、各々個々に、所望の水平方向の断面形状を示すように形成され得る。いくつかの実施形態では、支持構造体１４８の各々は、実質的に円形の水平方向断面形状を示すように形成され得る。追加の実施形態では、支持構造体１４８のうちの１つ又は複数（例えば、各々）は、非円形の断面形状、例えば、より多くの、方形の断面形状、矩形の断面形状、長円形の断面形状、楕円形の断面形状、涙滴の断面形状、半円形の断面形状、墓石の断面形状、三日月の断面形状、三角形の断面形状、凧の断面形状、及び不規則な断面形状のうちの１つを示す。加えて、支持構造体１４８の各々は、実質的に同じ水平方向断面寸法（例えば、実質的に同じ水平方向直径）を示すように形成され得るか、又は支持構造体１４８のうちの少なくとも１つは、支持構造体１４８のうちの他の少なくとも１つとは異なる１つ又は複数の水平方向断面寸法（例えば、異なる水平方向直径）を示すように形成され得る。いくつかの実施形態では、支持構造体１４８の全ては、実質的に同じ水平方向の断面寸法を示すように形成される。
【0056】
支持構造体１４８は、各々個々に、少なくとも１つの導電性材料、例えば、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、及び少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、導電的にドープされたＳｉＧｅ）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、支持構造体１４８は、個々に、Ｗから形成され、それを含む。追加の実施形態では、支持構造体１４８のうちの１つ又は複数は、絶縁性材料及び半導電性材料のうちの１つ又は複数から形成され、それを含む。
【0057】
ライナ構造体１５０は、各々個々に、支持構造体１４８を囲む所望の水平方向の断面形状を示すように形成され得る。図４Ａ及び図４Ｂに示すように、個々のライナ構造体１５０は、第１の開口部１５４（図３Ａ及び図３Ｂ）の突出部分１５５（図３Ａ及び図３Ｂ）を実質的に充填する突出部１５１を含む。突出部１５１は、第１の開口部１５４（図３Ａ及び図３Ｂ）の第１の突出部分１５５Ａ（図３Ａ及び図３Ｂ）を充填する第１の突出部１５１Ａ、及び第１の開口部１５４（図３Ａ及び図３Ｂ）の第２の突出部分１５５Ｂ（図３Ａ及び図３Ｂ）を充填する第２の突出部１５１Ｂを含み得る。ライナ構造体１５０の第１の突出部１５１Ａは、ライナ構造体１５０の第２の突出部１５１Ｂよりも相対的に小さい水平方向寸法（例えば、Ｘ方向における、Ｙ方向における）を示し得る。加えて、ライナ構造体１５０の第１の突出部１５１Ａは、ライナ構造体１５０の第２の突出部１５１Ｂよりも相対的に小さい垂直方向寸法（例えば、Ｚ方向における）を示し得る。
【0058】
ライナ構造体１５０は、少なくとも１つの絶縁性材料、例えば、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘのうちの１つ又は複数）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）、及びアモルファスカーボンのうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、ライナ構造体１５０は、ＳｉＯ２を含む。
【0059】
次に、図４Ａ～図４Ｃを参照して以前に説明した処理段階に続く（例えば、その後の）マイクロ電子デバイス構造体１００の簡略化された部分斜視図である図５Ａを参照すると、予備スタック構造体１０２（図４Ａ～図４Ｃ）のマイクロ電子デバイス構造体１００は、スタック構造体１３２を形成するために、仕切られ（例えば、分割され、セグメント化され）、置換ゲート処理に供され得る。スタック構造体１３２は、スロット構造体１４２によって互いに分離されたブロック１５２に分割され得る。スロット構造体１４２は、スタック構造体１３２を完全に通って垂直方向に（例えば、Ｚ方向に）延在し得る。スタック構造体１３２（そのブロック１５２を含む）の追加のフィーチャ（例えば、材料、構造体）は、以下で更に詳細に説明する。図５Ａでは、図面及び関連する説明を明瞭且つ容易に理解するために、スロット構造体１４２は、ブロック１５２のフィーチャをより明瞭に示すために透明として描かれている。図５Ｂは、図５Ａに描かれる処理段階におけるマイクロ電子デバイス構造体１００の部分Ａの簡略化された縦断面図である。図５Ｃは、図５Ｂに示される破線Ｂ－Ｂを中心とした、図５Ａの処理段階におけるマイクロ電子デバイス構造体１００の部分の簡略化された縦断面図である。図５Ｄは、図５Ａの処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分的な上から見た図である。
【0060】
図５Ａに示すように、スタック構造体１３２のブロック１５２は、Ｘ方向において水平方向に平行に延在するように形成され得る。本明細書で使用するとき、用語「平行」は、実質的に平行であることを意味する。スタック構造体１３２の水平方向に隣接するブロック１５２は、スロット構造体１４２によって、Ｘ方向と直交するＹ方向に互いに分離され得る。スロット構造体１４２はまた、Ｘ方向において水平方向に平行に延在し得る。スタック構造体１３２のブロック１５２の各々は、ブロック１５２の他の各々と実質的に同じ幾何学的構成（例えば、実質的に同じ寸法及び実質的に同じ形状）を示し得、又はブロック１５２のうちの１つ若しくは複数は、ブロック１５２のうちの他の１つ若しくは複数とは異なる幾何学的構成（例えば、１つ若しくは複数の異なる寸法及び／又は異なる形状）を示し得る。加えて、スタック構造体１３２の水平方向に隣接するブロック１５２の各ペアは、スタック構造体１３２の水平方向に隣接するブロック１５２の他の各ペアと実質的に同じ距離（例えば、スロット構造体１４２の各々のＹ方向における幅に対応する）だけ互いから水平方向に分離し得、又はスタック構造体１３２の水平方向に隣接するブロック１５２のうちの少なくとも１つのペアは、スタック構造体１３２の水平方向に隣接するブロック１５２のうちの他の少なくとも１つのペアを分離する距離とは異なる距離だけ互いから水平方向に分離し得る。いくつかの実施形態では、スタック構造体１３２のブロック１５２は、互いに対して、実質的に均一に（例えば、実質的に非変動的に、実質的に同等に、実質的に一貫して）サイズ決め、成形、及び離隔される。
【0061】
スタック構造体１３２のブロック１５２の各々は、階層１３６に配置された絶縁性構造体１３３と導電性構造体１３４との垂直方向に（例えば、Ｚ方向において）交互になる配列を含むように形成され得る。スタック構造体１３２の個々のブロック１５２内で、階層１３６の各々は、個々に、絶縁性構造体１３３のうちの１つに垂直方向に隣接する（例えば、垂直方向に直接隣り合う）導電性構造体１３４のうちの１つを含み得る。スタック構造体１３２のブロック１５２の絶縁性構造体１３３は、ブロック１５２の形成後に残る予備スタック構造体１０２（図４Ａ及び図４Ｂ）の絶縁性材料１０４（図４Ａ及び図４Ｂ）の部分を備え得る。スタック構造体１３２のブロック１５２の導電性構造体１３４は、以下で更に詳細に説明するように、置換ゲートプロセスを通じて、階層の予備スタック構造体１０２（図４Ａ及び図４Ｂ）の犠牲材料１０６（図４Ａ及び図４Ｂ）の代わりに形成された（例えば、堆積された）少なくとも１つの導電性材料を含み得る。導電性材料は、少なくとも１つの導電性ドープ半導体材料、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、最後の１つの導電性金属窒化物、少なくとも１つの導電性金属シリサイド、少なくとも１つの導電性金属炭化物、少なくとも１つの導電性金属酸化物）のうちの１つ又は複数から形成され得、これを含み得る。いくつかの実施形態では、導電性構造体１３４は、Ｗから形成され、それを含む。任意選択的に、少なくとも１つのライナ材料（例えば、少なくとも１つの絶縁性ライナ材料、少なくとも１つの導電性ライナ材料）が、導電性構造体１３４の周囲に形成され得る。ライナ材料は、例えば、１つ又は複数の金属（例えば、チタン、タンタル）、合金、金属窒化物（例えば、窒化タングステン、窒化チタン、窒化タンタル）、及び金属酸化物（例えば、酸化アルミニウム）から形成され得、それを含み得る。いくつかの実施形態では、ライナ材料は、導電性構造体１３４の形成のためのシード材料として用いられる少なくとも１つの導電性材料を含む。いくつかの実施形態では、ライナ材料は、窒化チタン（ＴｉＮなどのＴｉＮｘ）を含む。更なる実施形態では、ライナ材料は、酸化アルミニウム（Ａｌ２Ｏ３などのＡｌＯｘ）を更に含む。非限定的な例として、スタック構造体１３２のブロック１５２の各々について、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）が絶縁性構造体１３３に直接隣り合って形成され得、ＴｉＮｘ（例えば、ＴｉＮ）が、ＡｌＯｘに直接隣り合って形成され得、Ｗが、ＴｉＮｘに直接隣り合って形成され得る。説明を明瞭且つ容易に理解するために、ライナ材料は図４Ａ～図４Ｃに例示されていないが、ライナ材料は、導電性構造体１３４の周りに配設され得ることが理解されるであろう。
【0062】
図５Ｂを参照すると、スタック構造体１３２の各ブロック１５２内で、１つ又は複数の相対的に垂直方向により高い階層１３６Ａ（例えば、上部階層）の導電性構造体１３４は、以下で更に詳細に説明するように、ブロック１５２の上部選択トランジスタ（例えば、ドレイン側選択トランジスタ）のための上部選択ゲート構造体（例えば、ドレイン側選択ゲート（ＳＧＤ：ｄｒａｉｎ ｓｉｄｅ ｓｅｌｅｃｔ ｇａｔｅ）構造体）を形成するために用いられ得る。相対的に垂直方向により高い階層１３６Ａの導電性構造体１３４は、以下でも更に詳細に説明するように、ブロック１５２の上部選択ゲート構造体を形成するために、１つ又は複数の充填スロット（例えば、充填ＳＧＤスロット）によって分割され得る。いくつかの実施形態では、スタック構造体１３２の各ブロック１５２内で、スタック構造体１３２の８個（８）以下の相対的に垂直方向により高い階層１３６Ａ（例えば、１個（１）の相対的に垂直方向により高い階層１３６Ａから８個（８）の相対的に垂直方向により高い階層１３６Ａまで）の各々の導電性構造体１３４が、ブロック１５２の上部選択ゲート構造体（例えば、ＳＧＤ構造体）を形成するために用いられ得る。加えて、スタック構造体１３２の各ブロック１５２内で、相対的に垂直方向により高い階層１３６Ａの垂直方向の下にある少なくともいくつかの相対的に垂直方向により低い階層１３６Ｂの導電性構造体１３４が、以下でも更に詳細に説明するように、ブロック１５２のアクセス線構造体（例えば、ワード線構造体）を形成するために用いられ得る。更に、スタック構造体１３２の各ブロック１５２内で、少なくとも相対的に垂直方向に最も低い階層１３６Ｂの導電性構造体１３４が、以下でも更に詳細に説明するように、ブロック１５２のより低い選択トランジスタ（例えば、ソース側選択トランジスタ）の少なくとも１つのより低い選択ゲート構造体（例えば、少なくとも１つのソース側選択ゲート（ＳＧＳ）構造体）として形成するために用いられ得る。
【0063】
スタック構造体１３２を、そのブロック１５２を含めて形成するために、スロット構造体１４２の（例えば、実質的に同じ）幾何学的構成（例えば、形状、寸法）及び位置に対応する、幾何学的構成（例えば、形状、寸法）及び位置を有するスロット（例えば、トレンチ、開口部、アパーチャ）が、予備スタック構造体１０２（図４Ａ及び図４Ｂ）に形成され得る。その後、マイクロ電子デバイス構造体１００は、スロットを通して予備スタック構造体１０２（図４Ａ及び図４Ｂ）の階層１０８（図４Ａ及び図４Ｂ）の犠牲材料１０６（図４Ａ及び図４Ｂ）の部分を選択的に除去するように調合された少なくとも１つの湿式エッチャントで処理され得る。湿式エッチャントは、予備スタック構造体１０２（図４Ａ及び図４Ｂ）の階層１０８（図４Ａ及び図４Ｂ）の絶縁性材料１０４（図４Ａ及び図４Ｂ）の部分を実質的に除去することなく、且つ第１の誘電体材料１２８の部分を実質的に除去することなく、犠牲材料１０６（図４Ａ及び図４Ｂ）の部分を除去するように選択され得る。材料除去プロセス中、第１の誘電体材料１２８は、充填トレンチ１２２の第２の誘電体材料１２９及び第３の誘電体材料１３０が除去されないように保護（例えば、マスク）し得る。犠牲材料１０６（図４Ａ及び図４Ｂ）が誘電体窒化物材料（例えば、Ｓｉ３Ｎ４などのＳｉＮｙ）を含み、絶縁性材料１０４及び第１の誘電体材料１２８が誘電体酸化物材料（例えば、ＳｉＯ２などのＳｉＯｘ）を含む、いくつかの実施形態では、予備スタック構造体１０２（図４Ａ及び図４Ｂ）の階層１０８（図４Ａ及び図４Ｂ）の犠牲材料１０６（図４Ａ及び図４Ｂ）は、Ｈ３ＰＯ４を含む湿式エッチャントを使用して選択的に除去される。犠牲材料１０６（図４Ａ及び図４Ｂ）の部分の選択的除去に続いて、結果として生じる凹部が導電性材料で充填されて、スタック構造体１３２のブロック１５２の導電性構造体１３４を形成し得る。加えて、ブロック１５２の形成に続いて、ブロック１５２間のスロットが、少なくとも１つの誘電体材料（例えば、ＳｉＯｘなどの少なくとも１つの誘電体酸化物材料、ＳｉＮｙなどの少なくとも１つの誘電体窒化物材料）で充填されて（例えば、実質的に充填されて）、スロット構造体１４２を形成し得る。いくつかの実施形態では、スロット構造体１４２は、ＳｉＯ２から形成され、それを含む。スロット構造体１４２は、個々に、実質的に均質であるように形成され得るか、又は個々に、不均質であるように形成され得る。
【0064】
再び図５Ａを参照すると、スタック構造体１３２の各ブロック１５２は、個々に、スタジアム構造体１１４の行（例えば、行の第１のスタジアム構造体１１４Ａ、第２のスタジアム構造体１１４Ｂ、第３のスタジアム構造体１１４Ｃ、及び第４のスタジアム構造体１１４Ｄを含む）、頂上領域１２４（例えば、隆起領域）、及びブリッジ領域１２６（例えば、追加の隆起領域）を含むように形成され得る。スタジアム構造体１１４は、ブロック１５２の水平方向区域全体に分布し、実質的にブロック１５２の水平方向区域内に限定され得る。頂上領域１２４は、Ｘ方向において互いに水平方向に隣接するスタジアム構造体１１４の間に水平方向に介在し得る。ブリッジ領域１２６は、Ｙ方向において個々のスタジアム構造体１１４の対向する側面に水平方向に隣接し得、Ｘ方向において互いに水平方向に隣接する頂上領域１２４から及びその間に水平方向に延在し得る。図５Ａでは、図面及び関連する説明を明瞭且つ容易に理解するために、スタック構造体１３２のブロック１５２のうちの１つの部分（例えば、Ｙ方向においてスタジアム構造体１１４の第１の側面に水平方向に隣接するブリッジ領域１２６のうちのいくつか）が、ブロック１５２内に分布するスタジアム構造体１１４をより明瞭に示すために透明として描かれている。
【0065】
図５Ａに示すように、スタック構造体１３２の個々のブロック１５２の頂上領域１２４は、Ｘ方向において互いに水平方向に隣接するスタジアム構造体１１４の間に挟まり、それらを分離し得る。例えば、頂上領域１２４のうちの１つは、第１のスタジアム構造体１１４Ａと第２のスタジアム構造体１１４Ｂとの間に挟まり、それらを分離し得、頂上領域１２４のうちの追加の１つは、第２のスタジアム構造体１１４Ｂと第３のスタジアム構造体１１４Ｃとの間に挟まり、それらを分離し得、頂上領域１２４のうちの更なる１つは、第３のスタジアム構造体１１４Ｃと第４のスタジアム構造体１１４Ｄとの間に挟まり、それらを分離し得る。Ｚ方向における頂上領域１２４の垂直方向高さは、Ｚ方向におけるブロック１５２の最大垂直方向高さに実質的に同等であり得、Ｙ方向における頂上領域１２４の水平方向幅は、Ｙ方向におけるブロック１５２の最大水平方向幅に実質的に同等であり得る。加えて、頂上領域１２４の各々は、個々に、Ｘ方向において所望の水平方向長さを示し得る。スタック構造体１３２の個々のブロック１５２の頂上領域１２４の各々は、ブロック１５２の頂上領域１２４の他の各々とＸ方向において実質的に同じ水平方向長さを示し得、又は、ブロック１５２の頂上領域１２４のうちの少なくとも１つは、ブロック１５２の頂上領域１２４のうちの他の少なくとも１つとＸ方向において異なる水平方向長さを示し得る。
【0066】
依然として図５Ａを参照すると、スタック構造体１３２の個々のブロック１５２のブリッジ領域１２６は、ブロック１５２のスタジアム構造体１１４と、Ｙ方向においてブロック１５２に水平方向に隣接するスロット構造体１４２との間に挟まり、それらを分離するように形成され得る。例えば、スタック構造体１３２の個々のブロック１５２内の各スタジアム構造体１１４について、第１のブリッジ領域１２６Ａが、スタジアム構造体１１４の第１の側面と、ブロック１５２に水平方向に隣接するスロット構造体１４２の第１の側面との間にＹ方向において水平方向に介在し得、第２のブリッジ領域１２６Ｂが、スタジアム構造体１１４の第２の側面と、ブロック１５２に水平方向に隣接するスロット構造体１４２の第２の側面との間にＹ方向において水平方向に介在し得る。第１のブリッジ領域１２６Ａ及び第２のブリッジ領域１２６Ｂは、Ｘ方向において平行に水平方向に延在し得る。加えて、第１のブリッジ領域１２６Ａ及び第２のブリッジ領域１２６Ｂは、各々、Ｘ方向において互いに水平方向に隣接するブロック１５２の頂上領域１２４から、及びその間に水平方向に延在し得る。ブロック１５２のブリッジ領域１２６は、ブロック１５２の頂上領域１２４と一体且つ連続的であり得る。ブリッジ領域１２６の上部境界（例えば、上面）は、頂上領域１２４の上部境界と実質的に同一平面であり得る。ブリッジ領域１２６のＺ方向における垂直方向高さは、ブロック１５２のＺ方向における最大垂直方向高さに実質的に同等であり得る。加えて、ブリッジ領域１２６の各々（各第１のブリッジ領域１２６Ａ及び各第２のブリッジ領域１２６Ｂを含む）は、個々に、Ｙ方向における所望の水平方向幅及びＸ方向における所望の水平方向長さを示し得る。ブロック１５２のブリッジ領域１２６の各々は、ブロック１５２のブリッジ領域１２６の他の各々と実質的に同じＸ方向における水平方向長さを示し得、又は、ブロック１５２のブリッジ領域１２６のうちの少なくとも１つは、ブロック１５２のブリッジ領域１２６のうちの他の少なくとも１つとは異なるＸ方向における水平方向長さを示し得る。加えて、ブロック１５２のブリッジ領域１２６の各々は、ブロック１５２のブリッジ領域１２６の他の各々と実質的に同じＹ方向における水平方向幅を示し得、又はブロック１５２のブリッジ領域１２６のうちの少なくとも１つは、ブロック１５２のブリッジ領域１２６のうちの他の少なくとも１つとは異なるＹ方向における水平方向幅を示し得る。
【0067】
スタック構造体１３２の各ブロック１５２について、そのブリッジ領域１２６は、ブロック１５２の充填トレンチ１２２の周りに水平方向に延在し得る。ブロック１５２のブリッジ領域１２６のうちのいくつかは、ブロック１５２の水平方向に隣接する頂上領域１２４から及びその間に延在する連続導電性経路を形成するために用いられ得る。充填トレンチ１２２の第１の誘電体材料１２８（図５Ｂ）は、ブリッジ領域１２６の内側側面（例えば、内側側壁）に直接水平方向に（例えば、Ｙ方向において）隣り合って位置付けられ得、スロット構造体１４２（図５Ａ及び図５Ｄ）は、ブリッジ領域１２６の外側側面（例えば、外側側壁）に直接水平方向に（例えば、Ｙ方向において）隣り合って位置付けられ得る。
【0068】
図５Ｃを参照すると、スタック構造体１３２の各ブロック１５２のブリッジ領域１２６の各々（例えば、第１のブリッジ領域１２６Ａの各々、第２のブリッジ領域１２６Ｂの各々）の内側水平方向境界（例えば、内側側壁）は、ブロック１５２の最上垂直方向境界（例えば、最上面）に対して実質的に非垂直に方向付けられ得る。例えば、個々のブロック１５２の第１のブリッジ領域１２６Ａの内側の水平方向境界は、負の傾斜を示し得、ブロック１５２の第２のブリッジ領域１２６Ｂの内側の水平方向境界は正の傾斜を示し得る。ブロック１５２の個々のスタジアム構造体１１４（例えば、第１のスタジアム構造体１１４Ａ）にＹ方向において水平方向に隣接する一対のブリッジ領域１２６の各ブリッジ領域１２６（例えば、第１のブリッジ領域１２６Ａ及び第２のブリッジ領域１２６Ｂ）のＹ方向の水平方向幅は、スタジアム構造体１１４の最上垂直方向境界からスタジアム構造体１１４の最下垂直方向境界まで、下向きのＺ方向（例えば、負のＺ方向）に増加し得る。したがって、スタジアム構造体１１４の相対的に垂直方向により低いステップ１１８は、スタジアム構造体１１４の相対的に垂直方向により高いステップ１１８よりも、Ｙ方向において相対的により小さい（例えば、より狭い）水平方向幅を有し得る。
【0069】
第１の誘電体材料１２８は、スタック構造体１３２の各ブロック１５２のブリッジ領域１２６の各々（例えば、第１のブリッジ領域１２６Ａの各々、第２のブリッジ領域１２６Ｂの各々）の内側の水平方向境界（例えば、内側側壁、内側側面）を実質的に覆い、連続的に延在し得る。また、第１の誘電体材料１２８は、スタック構造体１３２の各ブロック１５２内の各スタジアム構造体１１４の境界（例えば、水平方向境界、垂直方向境界）を実質的に覆い、連続的に延在し得る。更に、第２の誘電体材料１２９は、少なくとも部分的に（例えば、実質的に）第１の誘電体材料１２８を覆い、第１の誘電体材料１２８にわたって連続的に延在し得、第３の誘電体材料１３０は、実質的に第２の誘電体材料１２９を覆い、第２の誘電体材料１２９にわたって連続的に延在し得る。
【0070】
図５Ｄを参照すると、図５Ａ、図５Ｂ、及び図５Ｃを参照して以前に説明したフィーチャ（例えば、構造、材料）に加えて、マイクロ電子デバイス構造体１００は、追加の充填スロット構造体１４４を更に含むように形成され得る。追加の充填スロット構造体１４４は、スタック構造体１３２の各ブロック１５２を部分的に通って垂直方向に（例えば、Ｚ方向において）延在するように形成され得、スタック構造体１３２の各ブロック１５２の上部選択ゲート構造体のために設計された領域を部分的に画定し、それらを水平方向に（例えば、Ｙ方向において）分離し得る。
【0071】
スタック構造体１３２の各ブロック１５２内で、追加の充填スロット構造体１４４は、ブロック１５２内の第１のスタジアム構造体１１４Ａの水平方向区域にＸ方向において平行に水平方向に延在するように形成され得る。追加の充填スロット構造体１４４は、例えば、個々に、第１のスタジアム構造体１１４Ａに水平方向に隣接するブロック１５２の頂上領域１２４を通ってＸ方向において水平方向に延在し、第１のスタジアム構造体１１４Ａの対向する階段構造体１１６のうちの１つ（例えば、逆方向階段構造体１１６Ｂ）の水平方向区域内に部分的に延在し得る。いくつかの実施形態では、追加の充填スロット構造体１４４の各々は、スタック構造体１３２の相対的に垂直方向により高い階層１３６Ａの垂直方向境界内（例えば、Ｚ方向）において、対向する階段構造体１１６のうちの１つ（例えば、逆方向階段構造体１１６Ｂ）の相対的に最も低いステップ１１８において又はそれに近接して、Ｘ方向において水平方向に終端する（例えば、水平方向に終了する）。加えて、追加の充填スロット構造体１４４の各々は、Ｚ方向において垂直方向に、スタック構造体１３２の相対的に垂直方向により高い階層１３６Ａの相対的に最も低い階層１３６Ｂまで延在し得、又はその垂直方向境界で若しくはその中で終端し得る。ブロック１５２内で、スタック構造体１３２の相対的に垂直方向により高い階層１３６Ａの相対的に最も低い階層１３６の水平方向の端部は、対向する階段構造体１１６（例えば、逆方向階段構造体１１６Ｂ）のうちの１つの相対的に最も低いステップ１１８を画定し得る。
【0072】
各追加の充填スロット構造体１４４は、少なくとも１つの誘電体材料で充填されたスタック構造体１３２のブロック１５２内のスロット（例えば、開口部、トレンチ、スリット）を備え得る。追加の充填スロット構造体１４４の誘電体材料の材料組成は、充填スロット構造体１４２の誘電体材料の材料組成と実質的に同じであり得、追加の充填スロット構造体１４４の誘電体材料の材料組成は、充填スロット構造体１４２の誘電体材料の材料組成と異なり得る。いくつかの実施形態では、追加の充填スロット構造体１４４は、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯ２などのＳｉＯｘ）から形成され、それを含む。
【0073】
スタック構造体１３２の各ブロック１５２は、その水平方向区域内に、追加の充填スロット構造体１４４のうちの１個（１）以上、例えば追加の充填スロット構造体１４４のうちの２個（２）以上、又は追加の充填スロット構造体１４４の３個（３）以上を含み得る。いくつかの実施形態では、スタック構造体１３２の各ブロック１５２は、その水平方向区域内に追加の充填スロット構造体１４４を３個（３）含む。追加の充填スロット構造体１４４は、各ブロック１５２を少なくとも２個（２）のサブブロック１４６に細分割し得る。例えば、図５Ｄに示すように、個々のブロック１５２がその水平方向区域内に追加の充填スロット構造体１４４のうちの３個（３）を含む場合、追加の充填スロット構造体１４４は、ブロック１５２を、４個（４）のサブブロック１４６、例えば、第１のサブブロック１４６Ａ、第２のサブブロック１４６Ｂ、第３のサブブロック１４６Ｃ、及び第４のサブブロック１４６Ｄに細分割し得る。
【0074】
次に、図５Ａ～図５Ｃを参照して以前に説明した処理段階に続く（例えば、その後の）マイクロ電子デバイス構造体１００の部分Ａの簡略化された縦断面図である図６Ａを参照すると、第３の誘電体材料１３０、第２の誘電体材料１２９、及び第１の誘電体材料１２８の部分が除去され（例えば、エッチングされ）、そこを通って垂直方向に（例えば、Ｚ方向において）延在するコンタクト開口部１３８（例えば、アパーチャ、ビア）が形成される。コンタクト開口部１３８は、スタジアム構造体１１４のうちの１つ又は複数（例えば、各々）のステップ１１８、例えば、スタジアム構造体１１４のうちの１つ又は複数の順方向階段構造体１１６Ａのステップ１１８及び／又はスタジアム構造体１１４の１つ又は複数の逆方向階段構造体１１６Ｂのステップ１１８まで垂直方向に延在し得る。各コンタクト開口部１３８の底部（例えば、下部垂直方向端部）は、スタック構造体１３２の個々のブロック１５２の個々のスタジアム構造体１１４の個々のステップ１１８において、スタック構造体１３２の個々の階層１３６の導電性構造体１３４の上面を露出させ得、それによって画定され得る。図６Ｂは、図６Ａに示される破線Ｂ－Ｂを中心とした、図６Ａの処理段階におけるマイクロ電子デバイス構造体の部分の簡略化された部分縦断面図である。図６Ｃは、図６Ａの処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分的な上から見た図である。
【0075】
図６Ａに示すように、スタック構造体１３２の個々のブロック１５２内の第１のスタジアム構造体１１４Ａ（例えば、垂直方向最上のスタジアム構造体１１４）の水平方向区域内において、コンタクト開口部１３８は、第１のコンタクト開口部１３８Ａ及び第２のコンタクト開口部１３８Ｂを含み得る。ブロック１５２の水平方向境界内では、第１のコンタクト開口部１３８Ａは、スタック構造体１３２の相対的に垂直方向により高い階層１３６Ａまで垂直方向に延在し得、そこで終端し得、第２のコンタクト開口部１３８Ｂは、スタック構造体１３２の相対的に垂直方向により低い階層１３６Ｂまで垂直方向に延在し得、そこで終端し得る。第１のコンタクト開口部１３８Ａは、スタック構造体１３２の個々の相対的に垂直方向により高い階層１３６Ａの導電性構造体１３４の部分によって形成されたブロック１５２の上部選択ゲート構造体（例えば、ＳＧＤ構造体）まで垂直方向に延在し得、それを部分的に露出し得る。第２のコンタクト開口部１３８Ｂは、スタック構造体１３２の個々の相対的に垂直方向により低い階層１３６Ｂの導電性構造体１３４によって形成されたブロック１５２のアクセス線構造体まで垂直方向に延在し得、それを部分的に露出し得る。
【0076】
スタック構造体１３２の各ブロック１５２内で、各コンタクト開口部１３８は、スタジアム構造体１１４のうちの１つのステップ１１８の上又はそれを覆って所望の水平方向位置（例えば、Ｘ方向及びＹ方向において）に形成され得る。図６Ｃを参照して以下で更に詳細に説明するように、第１のスタジアム構造体１１４Ａの水平方向区域内で、第２のコンタクト開口部１３８Ｂのうちの少なくともいくつかは、第１のコンタクト開口部１３８Ａのうちの少なくともいくつかからＹ方向において水平方向にオフセットし得る。図６Ａにおいて、そのような水平方向のオフセットは、第２のコンタクト開口部１３８Ｂの境界（例えば、水平方向境界、垂直方向境界）における破線によって描かれている。加えて、第１のスタジアム構造体１１４Ａの個々のステップ１１８（例えば、その順方向階段構造体１１６Ａの個々のステップ１１８、その逆方向階段構造体１１６Ｂの個々のステップ１１８）は、そこへ垂直方向に延在する単一の（例えば、１つのみの）コンタクト開口部１３８を有してもよいし、そこへ垂直方向に延在する複数の（例えば、１つよりも多い）コンタクト開口部１３８を有してもよいし、そこへ垂直方向に延在するコンタクト開口部１３８を有しなくてもよい。
【0077】
コンタクト開口部１３８は、各々個々に、所望の水平方向断面形状を示すように形成され得る。いくつかの実施形態では、コンタクト開口部１３８の各々は、実質的に円形の水平方向断面形状を示すように形成され得る。追加の実施形態では、コンタクト開口部１３８のうちの１つ又は複数（例えば、各々）は、非円形の断面形状、例えば、もう１つの長円形の断面形状、楕円形の断面形状、方形の断面形状、矩形の断面形状、涙滴の断面形状、半円形の断面形状、墓石の断面形状、三日月の断面形状、三角形の断面形状、凧の断面形状、及び不規則な断面形状を示す。加えて、コンタクト開口部１３８の各々は、実質的に同じ水平方向断面寸法（例えば、実質的に同じ水平方向直径）を示すように形成され得るか、又はコンタクト開口部１３８のうちの少なくとも１つは、コンタクト開口部１３８のうちの他の少なくとも１つとは異なる１つ又は複数の水平方向の断面寸法（例えば、異なる水平方向の直径）を示すように形成され得る。いくつかの実施形態では、コンタクト開口部１３８の全ては、実質的に同じ水平方向の断面寸法を示すように形成される。
【0078】
コンタクト開口部１３８は、複数の材料除去動作を使用して形成され得る。例えば、第３の誘電体材料１３０の部分は、第１の材料除去動作（例えば、第１のエッチングプロセス）を使用して除去されて、第２の誘電体材料１２９の部分まで垂直方向に延在してそれを露出させる予備コンタクト開口部を形成し得、次いで、予備コンタクト開口部の水平方向境界内の第２の誘電体材料１２９及び第１の誘電体材料１２８の部分は、第２の材料除去動作（例えば、第２のエッチングプロセス）を使用して除去され、予備コンタクト開口部をスタジアム構造体１１４のステップ１１８まで垂直方向に延在させ、コンタクト開口部１３８を形成し得る。非限定的な例として、第１の材料除去動作は、第１のエッチングプロセス（例えば、異方性乾式エッチング、例えば、ＲＩＥ、深掘りＲＩＥ、プラズマエッチング、反応性イオンビームエッチング、及び化学アシストイオンビームエッチングのうちの１つ又は複数）を含み得、第２の材料除去動作は、第２の異なるエッチングプロセス（例えば、いわゆる「パンチスルー」エッチング）を含み得る。第１のエッチングプロセスの間、第２の誘電体材料１２９は、第１の誘電体材料１２８及びスタック構造体１３２の下にある部分を除去から保護するための、いわゆる「エッチストップ」材料として機能し得る。
【0079】
図６Ｂに示すように、ライナ構造体１５０の第１の突出部１５１Ａは、ライナ構造体１５０の第２の突出部１５１Ｂよりも相対的に小さくなるように形成されるので（犠牲材料１０６（図４Ａ及び図４Ｂ）と比較して、第２の誘電体材料１２９のエッチング速度が相対的に遅いため）、第２の誘電体材料１２９の残りの部分は、第２の誘電体材料１２９が本開示の構成を有していなかった場合に達成され得る他の場合よりも、予備コンタクト開口部のための相対的に大きいエッチングストップ構造体として効果的に機能し得る。第２の誘電体材料１２９の残りの部分の相対的に大きい水平方向のサイズは、コンタクト開口部１３８の下端部が、ライナ構造体１５０の間に水平方向に介在し、コンタクト開口部１３８によって露出する導電性構造体１３４の部分よりも相対的に小さい水平方向寸法（例えば、Ｙ方向における）を有することを可能にし得る。すなわち、第２の誘電体材料１２９の更なる残りの部分は、コンタクト開口部１３８の下端部とライナ構造体１５０の第１の突出部１５１Ａとの間に水平方向に介在し得る。コンタクト開口部１３８の下端部の水平方向区域は、ライナ構造体１５０の間に水平方向に介在する導電性構造体１３４の部分の水平方向区域内に完全に限定され得、コンタクト開口部１３８は、それによって露出した導電性構造体１３４の上面で終端し得る。すなわち、第２の誘電体材料１２９（ひいては、ライナ構造体１５０の第１の突出部１５１Ａ）の結果として、個々のコンタクト開口部１３８のどの部分も、それによって露出した個々の導電性構造体１３４を越えて垂直方向に延在しないことがある。したがって、本開示の第２の誘電体材料１２９（ひいては、ライナ構造体１５０の第１の突出部１５１Ａ）は、コンタクト開口部１３８が後で導電性材料で充填された後に（以下で更に詳細に説明するように）本来であれば起こり得る、スタック構造体１３２の隣接する導電性構造体１３４間の望ましくない短絡を実質的に防ぎ得る。
【0080】
図６Ａに示すように、個々のブロック１５２の水平方向境界内の第１のスタジアム構造体１１４Ａ（例えば、垂直方向最上のスタジアム構造体１１４）の水平方向区域内で、第２のコンタクト開口部１３８Ｂは、スタック構造体１３２の相対的に垂直方向により低い階層１３６Ｂまで垂直方向に延在し得、そこで終端し得、第２のコンタクト開口部１３８Ｂは、個々に、Ｘ方向において互いに水平方向に隣接する支持構造体１４８（及びライナ構造体１５０）間に水平方向に位置付けられ得る。加えて、図６Ｂに示すように、コンタクト開口部１３８のうちのいくつか（例えば、第２のコンタクト開口部１３８Ｂ）もまた、個々に、Ｙ方向において互いに水平方向に隣接する支持構造体１４８（及びライナ構造体１５０）の間に水平方向に位置付けられ得る。
【0081】
次に、図６Ａ～図６Ｃを参照して以前に説明した処理段階の後のマイクロ電子デバイス構造体１００の部分Ａの縦断面図である図７Ａを参照すると、コンタクト構造体１４０が、コンタクト開口部１３８（図６Ａ）内に形成され得る。コンタクト構造体１４０は、コンタクト開口部１３８（図６Ａ）の境界（例えば、水平方向境界、垂直方向境界）内に実質的に限定され得、コンタクト開口部１３８（図６Ａ）を実質的に充填し得る。各コンタクト構造体１４０は、コンタクト構造体１４０で充填されたコンタクト開口部１３８（図６Ａ）の幾何学的構成に対応する（例えば、実質的に同じ）幾何学的構成（例えば、形状、寸法）を有し得る。図７Ａに示すように、各コンタクト構造体１４０は、第３の誘電体材料１３０の最上垂直方向境界（例えば、最上面）と実質的に同一平面である最上垂直方向境界（例えば、最上面）と、スタック構造体１３２の個々の階層１３６の導電性構造体１３４の最上垂直方向境界（例えば、最上面）に垂直方向に隣り合う最下垂直方向境界（例えば、最下面）と、を有し得る。各コンタクト構造体１４０は、個々に、スタック構造体１３２の個々のブロック１５２の個々のスタジアム構造体１１４の個々のステップ１１８において、スタック構造体１３２の個々の階層１３６の導電性構造体１３４に接触（例えば、物理的に接触、電気的に接触）し得る。図７Ｂは、図６Ａに示す破線Ｂ－Ｂを中心とした、図７Ａの処理段階におけるマイクロ電子デバイス構造体の一部分の簡略化された部分縦断面図である。図７Ｃは、図７Ａに示されるマイクロ電子デバイス構造体の部分Ａの簡略化された部分縦断面図のサブ部分Ｃ（図７Ａにおいて破線で識別される）の拡大図である。図７Ｄは、図７Ａの処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分的な上から見た図である。
【0082】
図７Ａに示すように、スタック構造体１３２の個々のブロック１５２内の第１のスタジアム構造体１１４Ａ（例えば、垂直方向最上のスタジアム構造体１１４）の水平方向区域内において、コンタクト構造体１４０は、第１のコンタクト開口部１３８Ａ（図３Ａ）を充填する第１のコンタクト構造体１４０Ａと、第２のコンタクト開口部１３８Ｂを充填する第２のコンタクト構造体１４０Ｂと、を含み得る。ブロック１５２の水平方向境界内では、第１のコンタクト構造体１４０Ａは、スタック構造体１３２の相対的に垂直方向により高い階層１３６Ａまで垂直方向に延在し得、そこで終端し得、第２のコンタクト構造体１４０Ｂは、スタック構造体１３２の相対的に垂直方向により低い階層１３６Ｂまで垂直方向に延在し得、そこで終端し得る。第１のコンタクト構造体１４０Ａは、スタック構造体１３２の個々の相対的に垂直方向により高い階層１３６Ａの導電性構造体１３４の部分によって形成されたブロック１５２の上部選択ゲート構造体（例えば、ＳＧＤ構造体）まで垂直方向に延在し得、それと物理的に接触し得る。第２のコンタクト構造体１４０Ｂは、スタック構造体１３２の個々の相対的に垂直方向により低い階層１３６Ｂの導電性構造体１３４によって形成されたブロック１５２のローカルアクセス線構造体まで垂直方向に延在し得、それと物理的に接触し得る。
【0083】
コンタクト構造体１４０は、導電性材料から形成され得、それを含み得る。非限定的な例として、コンタクト構造体１４０は、少なくとも１つの金属、少なくとも１つの合金、及び少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）のうちの１つ又は複数から形成され得、それを含み得る。コンタクト構造体１４０の材料組成は、スタック構造体１３２の階層１３６の導電性構造体１３４の材料組成と実質的に同じであり得、又はコンタクト構造体１４０の材料組成は、スタック構造体１３２の階層１３６の導電性構造体１３４の材料組成とは異なり得る。いくつかの実施形態では、コンタクト構造体１４０は、個々に、Ｗから形成され、それを含む。コンタクト構造体１４０は、個々に、均質であり得、又はコンタクト構造体１４０は、個々に、不均質であり得る。
【0084】
コンタクト構造体１４０は、コンタクト開口部１３８（図３Ａ）の内側及び外側に導電性材料を形成し（例えば、ＰＶＤプロセス及び非コンフォーマルなＣＶＤプロセスのうちの１つ又は複数などを通じて非コンフォーマルに堆積させ）、次いで、第３の誘電体材料１３０の最上垂直方向境界（例えば、最上面）の上にある導電性材料の部分を除去する（例えば、ＣＭＰプロセスなどの研磨平坦化プロセスを通じて）ことによって形成され得る。
【0085】
図７Ｂを参照すると、いくつかの実施形態では、スタック構造体１３２のブロック１５２の各々について、第２のコンタクト構造体１４０Ｂの全ては、それと物理的に接触する第１のスタジアム構造体１１４Ａのステップ１１８上で少なくともＹ方向において水平方向に中心合わせされる。例えば、各第２のコンタクト構造体１４０ＢのＹ方向における水平方向中心は、第２のコンタクト構造体１４０Ｂが物理的に接触する第１のスタジアム構造体１１４Ａのステップ１１８のＹ方向における水平方向中心と実質的に整列し得る。加えて、各第２のコンタクト構造体１４０ＢのＸ方向における水平方向中心は、第２のコンタクト構造体１４０Ｂが物理的に接触する第１のスタジアム構造体１１４Ａのステップ１１８のＸ方向における水平方向中心と実質的に整列し得る。追加の実施形態では、スタック構造体１３２のブロック１５２の各々について、第２のコンタクト構造体１４０Ｂのうちの１つ又は複数は、それと物理的に接触する第１のスタジアム構造体１１４Ａのステップ１１８のＹ方向における水平方向中心からＹ方向において水平方向にオフセットされ、且つ／又は第２のコンタクト構造体１４０Ｂのうちの１つ又は複数と物理的に接触する第１のスタジアム構造体１１４Ａのステップ１１８のＸ方向における水平方向中心からＸ方向において水平方向にオフセットされる。図７Ｂには示されていないが、スタック構造体１３２の各ブロック１５２の水平方向区域内の第１のコンタクト構造体１４０Ａ（図７Ａ）の水平方向位置は、図７Ｄを参照して以下で更に詳細に説明する。
【0086】
図７Ａ及び図７Ｃを集合的に参照すると、ブロック１５２の水平方向境界内の第１のスタジアム構造体１１４Ａ（例えば、垂直方向最上のスタジアム構造体１１４）の水平方向区域内で、第２のコンタクト構造体１４０Ｂは、スタック構造体１３２の相対的に垂直方向により低い階層１３６Ｂのステップ１１８まで垂直方向に延在し得、そこで終端し得、第１のコンタクト構造体１４０Ａは、スタック構造体１３２の相対的に垂直方向により高い階層１３６Ａのステップ１１８まで垂直方向に延在し得、そこで終端し得る。コンタクト構造体１４０の各々は、個々に、Ｘ方向において互いに水平方向に隣接する少なくとも２つの支持構造体１４８（ひいては、ライナ構造体１５０）の間に水平方向に位置付けられ得る。
【0087】
図７Ｂ及び図７Ｃを集合的に参照すると、第２の誘電体材料１２９の更なる残りの部分は、コンタクト構造体１４０とライナ構造体１５０の第１の突出部１５１Ａとの間に水平方向に介在し得る。第２の誘電体材料１２９の更なる残りの部分は、コンタクト構造体１４０とライナ構造体１５０の第１の突出部１５１Ａとの間から水平方向に（例えば、Ｘ方向において、Ｙ方向において）延在し得る。
【0088】
次に図７Ｄを参照すると、スタック構造体１３２の個々のブロック１５２の各サブブロック１４６は、個々に、第１のコンタクト構造体１４０Ａの行を含み得る。例えば、個々のブロック１５２が、４個の（４）サブブロック１４６（例えば、第１のサブブロック１４６Ａ、第２のサブブロック１４６Ｂ、第３のサブブロック１４６Ｃ、及び第４のサブブロック１４６Ｄ）を含むように形成され得る場合、４個（４）のサブブロック１４６の各々は、ブロック１５２が第１のコンタクト構造体１４０Ａの４個（４）の行を含むように、その水平方向区域内に第１のコンタクト構造体１４０Ａの１個（１）の行を含み得る。第１のコンタクト構造体１４０Ａの各行は、Ｘ方向において水平方向に延在し得、ブロック１５２の水平方向区域内に提供された第１のコンタクト構造体１４０Ａの一部分を個々に含み得る。個々のブロック１５２が異なる数のサブブロック１４６に再分割され得る追加の実施形態では、ブロック１５２は、異なる数のサブブロック１４６に同等の第１のコンタクト構造体１４０Ａの異なる数の行を含み得る。加えて、図７Ｄに描くように、スタック構造体１３２の個々のブロック１５２内では、第１のコンタクト構造体１４０Ａの列は、Ｙ方向において水平方向に延在し得る。第１のコンタクト構造体１４０Ａの各列は、ブロック１５２の互いに異なるサブブロック１４６内に提供された第１のコンタクト構造体１４０Ａを含み得る。
【0089】
依然として図７Ｄを参照すると、スタック構造体１３２の各ブロック１５２は、個々に、スタジアム構造体１１４の水平方向区域内に第２のコンタクト構造体１４０Ｂの所望の分布を含み得る。図７Ｄに示すように、スタック構造体１３２の個々のブロック１５２について、第１のスタジアム構造体１１４Ａは、第２のコンタクト構造体１４０Ｂの少なくとも１つ（１）の行を含み得る。第２のコンタクト構造体１４０Ｂの各行は、Ｘ方向において水平方向に延在し得、ブロック１５２の水平方向区域内に提供された第２のコンタクト構造体１４０Ｂの一部分を個々に含み得る。個々のブロック１５２について、各行の第２のコンタクト構造体１４０Ｂは、スタック構造体１３２の相対的に垂直方向により低い階層１３６Ｂの垂直方向境界内で、第１のスタジアム構造体１１４Ａのステップ１１８に落ち得る。いくつかの実施形態では、第１のスタジアム構造体１１４Ａの対向する階段構造体１１６（例えば、逆方向階段構造体１１６Ｂ及び／又は順方向階段構造体１１６Ａ）のうちの少なくとも１つは、その水平方向区域内に、第２のコンタクト構造体１４０Ｂの単一の（例えば、１つ（１）のみの）行を含む。第２のコンタクト構造体１４０Ｂの単一の行の水平方向中心線は、（図７Ｄに描くように）ブロック１５２の水平方向中心線と実質的に整列し得、又は第２のコンタクト構造体１４０Ｂの単一の行の水平方向中心線は、ブロック１５２の水平方向中心線から水平方向に（例えば、Ｙ方向において）オフセットし得る。追加の実施形態では、第１のスタジアム構造体１１４Ａの対向する階段構造体１１６（例えば、逆方向階段構造体１１６Ｂ及び／又は順方向階段構造体１１６Ａ）のうちの少なくとも１つは、その水平方向区域内に第２のコンタクト構造体１４０Ｂの１つ（１）よりも多い行、例えば、第２のコンタクト構造体１４０Ｂの少なくとも２つ（２）の行、第２のコンタクト構造体１４０Ｂの少なくとも３つ（３）の行、又は第２のコンタクト構造体１４０Ｂの少なくとも４つ（３）の行を含む。更なる実施形態において、第２のコンタクト構造体１４０Ｂは、Ｘ方向において水平方向に延在する行のうちの１つ又は複数とは異なる配置で、第１のスタジアム構造体１１４Ａのステップ１１８上に提供される。例えば、第２のコンタクト構造体１４０Ｂは、第１のスタジアム構造体１１４Ａのステップ１１８上に、Ｘ方向及びＹ方向において実質的に直線的に延在する対角線パターンで配置され得るか、又は第１のスタジアム構造体１１４Ａのステップ１１８上に、少なくとも部分的に非直線パターン（例えば、曲線パターン、ジグザグパターン、ランダムパターン、不規則パターン）で配置され得る。
【0090】
したがって、本開示の実施形態では、マイクロ電子デバイスは、階層に配置された導電性材料及び絶縁性材料の垂直方向に交互になる配列を備えるスタック構造体を備える。スタック構造体は、誘電体スロット構造体によって互いに分離されたブロックを有する。ブロックの各々は、スタジアム構造体と、スタジアム構造体の水平方向境界の垂直方向に上に及びその中にある充填トレンチと、充填トレンチ及びスタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体と、支持構造体の側壁を実質的に覆う誘電体ライナ構造体と、を備える。スタジアム構造体は、スタック構造体の階層のうちの少なくともいくつかの縁部を備えるステップを各々有する階段構造体を備える。少なくとも２つの追加の誘電体材料間に介在する誘電体材料を備え、少なくとも２つの追加の誘電体材料は、誘電体材料とは異なる材料組成を有する、充填トレンチ。誘電体ライナ構造体は、誘電体材料の垂直方向位置にある第１の突起と、スタック構造体の階層のうちの少なくともいくつかの導電性材料の垂直方向位置にある第２の突起と、を備える。第２の突起は、第１の突起よりも大きい水平方向寸法を有する。
【0091】
更に、本開示の実施形態によれば、マイクロ電子デバイスを形成する方法は、階層に配置された犠牲材料と絶縁性材料との垂直方向に交互になる配列を備える予備スタック構造体を形成することを含む。第１の水平方向において互いに隣接し、予備スタック構造体の階層のうちの少なくともいくつかの縁部を備えるステップを有する階段構造体を各々備えるスタジアム構造体のうちの少なくとも２つを各々備えるスタジアム構造体の行を更に備える予備スタック構造体。誘電体ライナ材料が、スタジアム構造体のうちの少なくとも２つの階段構造体のステップの上に形成される。追加の誘電体ライナ材料が、約６３０℃以上の温度を用いる材料堆積プロセスを使用して、誘電体ライナ材料の上に形成される。誘電体充填材料が、スタジアム構造体のうちの少なくとも２つの水平方向区域の上に及びその中にあるトレンチを実質的に充填するために、追加の誘電体ライナ材料の上に形成される。支持構造体が、誘電体充填材料、追加の誘電体ライナ材料、誘電体ライナ材料、及び予備スタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在するように形成される。予備スタック構造体の犠牲材料は、支持構造体を形成した後に、導電性材料で置換される。
【0092】
本開示のマイクロ電子デバイス構造体（例えば、図７Ａ～図７Ｄを参照して以前に説明した処理段階に続くマイクロ電子デバイス構造体１００）は、本開示のマイクロ電子デバイスに含まれ得る。例えば、図８は、マイクロ電子デバイス構造体２００を含むマイクロ電子デバイス２０１（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス）の一部分の部分切断斜視図を例示する。マイクロ電子デバイス構造体２００は、図７Ａ～図７Ｄを参照して以前に説明したマイクロ電子デバイス構造体２００と実質的に類似し得る。図８及び関連する説明において、機能的に類似するフィーチャ（例えば、構造体、材料）は、１００ずつ増加する同様の参照番号を用いて言及される。繰り返しを避けるために、図８に示す全ての機構が、本明細書に詳細には説明されるわけではない。むしろ、以下に別段の説明がない限り、以前に説明したフィーチャの参照番号の１００の増分である参照番号により指定されるフィーチャは、以前に説明したフィーチャと実質的に同様であると理解されよう。非限定的な例として、以下に別段の説明がない限り、図８において参照数字２２２によって指定されるフィーチャは、図７Ａ～図７Ｄのうちの１つ又は複数を参照して本明細書で以前に説明した充填トレンチ１２２（その第１の誘電体材料１２８、第２の誘電体材料１２９、及び第３の誘電体材料１３０を含む）と実質的に同様であると理解されよう。加えて、図面及び関連する説明を明瞭且つ容易に理解するために、本明細書で以前に説明したマイクロ電子デバイス構造体１００のいくつかのフィーチャ（例えば、構造体、材料）は、図８には示されない。しかしながら、図７Ａ～図７Ｄのうちの１つ又は複数を参照して以前に説明したマイクロ電子デバイス構造体１００の任意のフィーチャは、図８を参照して本明細書で説明したマイクロ電子デバイス２０１のマイクロ電子デバイス構造体２００に含まれ得ることが理解されよう。
【0093】
図８に示すように、マイクロ電子デバイス構造体１００（図７Ａ～図７Ｄ）に関連して本明細書で以前に説明したマイクロ電子デバイス構造体２００のフィーチャに加えて、マイクロ電子デバイス２０１は、スタック構造体２３２の各ブロック２５２を通って垂直方向に延在するセルピラー構造体２７０を更に含み得る。セルピラー構造体２７０は、ブロック２５２内のスタジアム構造体２１４（例えば、第１のスタジアム構造体２１４Ａ）（したがって、ブリッジ領域２２６）から水平方向に（例えば、Ｘ方向において）オフセットされたブロック２５２の領域（例えば、メモリアレイ領域）内に位置付けられ得る。ブロック２５２の水平方向区域内のセルピラー構造体２７０と、スタック構造体２３２の階層２３６の導電性構造体２３４との交差部は、スタック構造体２３２の各ブロック２５２を通って垂直方向に延在するメモリセル２７１のストリングを形成する。メモリセル２７１の各ストリングについて、そのメモリセル２７１は、互いに直列に結合され得る。各ブロック２５２内で、スタック構造体２３２の階層２３６のうちのいくつかの導電性構造体２３４は、ブロック２５２の水平方向区域内のメモリセル２７１のストリングのアクセス線構造体（例えば、ワード線構造体）として機能し得る。いくつかの実施形態では、各ブロック２５２内で、階層２３６のうちのいくつかの導電性構造体２３４とセルピラー構造体２７０との交差部に形成されたメモリセル２７１は、いわゆる「ＭＯＮＯＳ」（金属－酸化物－窒化物－酸化物－半導体）メモリセルを含む。追加の実施形態では、メモリセル２７１は、いわゆる「ＴＡＮＯＳ」（窒化タンタル－酸化アルミニウム－窒化物－酸化物－半導体）メモリセル、又はいわゆる「ＢＥＴＡＮＯＳ」（バンド／バリア設計ＴＡＮＯＳ）メモリセルを含み、これらの各々は、ＭＯＮＯＳメモリセルのサブセットである。更なる実施形態では、メモリセル２７１は、電荷蓄積構造体としてフローティングゲート（例えば、金属フローティングゲート）を含む、いわゆる「フローティングゲート」メモリセルを含む。フローティングゲートは、セルピラー構造体２７０の中央構造体とスタック構造体２３２の異なる階層２３６の導電性構造体２３４との間に水平方向に挟まり得る。
【0094】
マイクロ電子デバイス２０１は、少なくとも１つのソース構造体２６０と、アクセス線ルーティング構造体２６４と、第１の選択ゲート２５６（例えば、上部選択ゲート、ドレイン選択ゲート（ＳＧＤ））と、選択線ルーティング構造体２６６と、１つ又は複数の第２の選択ゲート２５８（例えば、下部選択ゲート、ソース選択ゲート（ＳＧＳ））と、デジット線構造体２６２と、を更に含み得る。デジット線構造体２６２は、セルピラー構造体２７０（ひいては、メモリセル２７１のストリング）の垂直方向に上にあり得、セルピラー構造体２７０と結合され得る。ソース構造体２６０は、セルピラー構造体２７０（ひいては、メモリセル２７１のストリング）の垂直方向に下にあり得、セルピラー構造体２７０と結合され得る。加えて、第１のコンタクト構造体２４０Ａ（例えば、選択線コンタクト構造体）及び第２のコンタクト構造体２４０Ｂ（例えば、アクセス線コンタクト構造体）は、図示されるように、マイクロ電子デバイス２０１の様々なフィーチャを互いに（例えば、選択線ルーティング構造体２６６を第１の選択ゲート２５６に、アクセス線ルーティング構造体２６４を、第１の選択ゲート２５６の下にあり、マイクロ電子デバイス２０１のアクセス線構造体を画定するスタック構造体２３２の階層２３６の導電性構造体２３４に）結合し得る。
【0095】
マイクロ電子デバイス２０１はまた、セルピラー構造体２７０（ひいては、メモリセル２７１のストリング）の垂直方向下方に位置付けられたベース構造体２６８を含み得る。ベース構造体２６８は、マイクロ電子デバイス２０１の他の機能（例えば、メモリセル２７１のストリング）の様々な動作を制御するように構成された制御ロジックデバイスを含む少なくとも１つの制御ロジック領域を含み得る。非限定的な例として、ベース構造体２６８の制御ロジック領域は、チャージポンプ（例えば、ＶＣＣＰチャージポンプ、ＶＮＥＧＷＬチャージポンプ、ＤＶＣ２チャージポンプ）、遅延ロックループ（ＤＬＬ：ｄｅｌａｙ－ｌｏｃｋｅｄ ｌｏｏｐ）回路（例えば、リングオシレータ）、Ｖｄｄレギュレータ、ドライバ（例えば、ストリングドライバ）、ページバッファ、デコーダ（例えば、ローカルデッキデコーダ、列デコーダ、行デコーダ）、センスアンプ（例えば、イコライゼーション（ＥＱ：ｅｑｕａｌｉｚａｔｉｏｎ）アンプ、アイソレーション（ＩＳＯ：ｉｓｏｌａｔｉｏｎ）アンプ、ＮＭＯＳセンスアンプ（ＮＳＡ：ＮＭＯＳ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）、ＰＭＯＳセンスアンプ（ＰＳＡ：ＰＭＯＳ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ））、修復回路（例えば、列修復回路、行修復回路）、Ｉ／Ｏデバイス（例えば、ローカルＩ／Ｏデバイス）、メモリテストデバイス、ＭＵＸ、誤り検査及び訂正（ＥＣＣ：ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ）デバイス、セルフリフレッシュ／ウェアレベリングデバイス、並びにその他のチップ／デッキ制御回路のうちの１つ又は複数（例えば、各々）を更に含み得る。ベース構造体２６８の制御ロジック領域は、ソース構造体２６０、アクセス線ルーティング構造体２６４、選択線ルーティング構造体２６６、及びデジット線構造体２６２に結合され得る。いくつかの実施形態では、ベース構造体２６８の制御ロジック領域は、ＣＭＯＳ（相補型金属酸化膜半導体）回路を含む。そのような実施形態では、ベース構造体２６８の制御ロジック領域は、「ＣＭＯＳアンダーアレイ」（「ＣｕＡ」）構成を有するものとして特徴付けられ得る。
【0096】
したがって、本開示の実施形態によれば、メモリデバイスは、導電性材料と、導電性材料に垂直方向に隣接する絶縁性材料と、を各々含む階層を含むスタック構造体を備え、スタック構造体は、第１の方向に平行に延在し、誘電体スロット構造体によって第２の方向に互いに分離されたブロックに分割される。ブロックの各々は、スタック構造体の階層のうちの少なくともいくつかの水平方向端部を備えるステップを個々に有する対向する階段構造体を備えるスタジアム構造体と、第１の方向においてスタジアム構造体の対向する端部に隣接する第１の隆起領域と、第２の方向においてスタジアム構造体の対向する側面に隣接する第２の隆起領域であって、第２の隆起領域の最上面が、第１の隆起領域の最上面と実質的に同一平面である、第２の隆起領域と、を備える。メモリデバイスは、スタック構造体のブロック内に誘電体充填トレンチを更に備える。誘電体充填トレンチの各々は、スタック構造体のブロックのうちの１つのスタジアム構造体の水平方向区域の垂直方向に上に及びその中にある。誘電体充填トレンチの各々は、スタジアム構造体、第１の隆起領域、及び第２の隆起領域の表面上にある酸化物ライナと、酸化物ライナの表面上にある窒化物ライナと、窒化物ライナの上にある酸化物充填材料と、を備える。メモリデバイスは、誘電体充填トレンチを通って、ブロックの各々のスタジアム構造体のステップのうちの少なくともいくつかまで垂直方向に延在する導電性コンタクトを更に備える。導電性コンタクトの各々は、誘電体充填トレンチのうちの１つの窒化物ライナによって水平方向に取り囲まれ、窒化物ライナと物理的に接触する。メモリデバイスは、第１の方向においてスタジアム構造体に隣接するブロックの各々の部分を通って垂直方向に延在するメモリセルのストリングを更に備える。
【0097】
本開示の実施形態によるマイクロ電子デバイス構造体（例えば、図７Ａ～図７Ｄ、及び図８のうちの１つ又は複数を参照して以前に説明したマイクロ電子デバイス構造体１００、２００）及びマイクロ電子デバイス（例えば、図８を参照して以前に説明したマイクロ電子デバイス２０１）は、本開示の電子システムの実施形態において使用され得る。例えば、図９は、本開示の実施形態による例示的な電子システム３００のブロック図である。電子システム３００は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルメディア（例えば、音楽）プレーヤ、例えば、ｉＰａｄ（登録商標）又はＳＵＲＦＡＣＥ（登録商標）タブレットなどのＷｉ－Ｆｉ又はセルラ対応タブレット、電子ブック、ナビゲーションデバイス等を含み得る。電子システム３００は、少なくとも１つのメモリデバイス３０２を含む。メモリデバイス３０２は、例えば、本明細書で以前に説明したマイクロ電子デバイス構造体（例えば、図７Ａ～図７Ｄ、及び図８のうちの１つ又は複数を参照して以前に説明したマイクロ電子デバイス構造体１００、２００）、及びマイクロ電子デバイス（例えば、図８を参照して以前に説明したマイクロ電子デバイス２０１）のうちの１つ又は複数を備え得る。電子システム３００は、少なくとも１つの電子信号プロセッサデバイス３０４（「マイクロプロセッサ」としばしば称される）を更に含み得る。電子信号プロセッサデバイス３０４は、任意選択的に、本明細書で以前に説明したマイクロ電子デバイス構造体（例えば、図７Ａ～図７Ｄ、及び図８のうちの１つ又は複数を参照して以前に説明したマイクロ電子デバイス構造体１００、２００のうちの１つ）及びマイクロ電子デバイス（例えば、図８を参照して以前に説明したマイクロ電子デバイス２０１）のうちの１つ又は複数を含み得る。メモリデバイス３０２及び電子信号プロセッサデバイス３０４は、図９において２つ（２）の別個のデバイスとして描かれているが、追加の実施形態では、メモリデバイス３０２及び電子信号プロセッサデバイス３０４の機能を有する単一の（例えば、唯一の）メモリ／プロセッサデバイスが電子システム３００内に含まれ得る。そのような実施形態では、メモリ／プロセッサデバイスは、本明細書で以前に説明したマイクロ電子デバイス構造体（例えば、図７Ａ～図７Ｄ、及び図８のうちの１つ又は複数を参照して以前に説明したマイクロ電子デバイス構造体１００、２００）、及びマイクロ電子デバイス（例えば、図８を参照して以前に説明したマイクロ電子デバイス２０１）のうちの１つ又は複数を含み得る。電子システム３００は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネルなどの、ユーザにより電子システム３００に情報を入力するための１つ又は複数の入力デバイス３０６を更に含み得る。電子システム３００は、例えば、モニタ、ディスプレイ、プリンタ、オーディオ出力ジャック、及び／又はスピーカー等の、情報（例えば、視覚又は音声出力）をユーザに出力するための１つ又は複数の出力デバイス３０８を更に含み得る。いくつかの実施形態では、入力デバイス３０６及び出力デバイス３０８は、電子システム３００に情報を入力することと、ユーザに視覚情報を出力することの両方に使用され得る単一のタッチスクリーンデバイスを含む。入力デバイス３０６及び出力デバイス３０８は、メモリデバイス３０２及び電子信号プロセッサデバイス３０４のうちの１つ又は複数と電気的に連通し得る。
【0098】
したがって、本開示の実施形態によれば、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に接続されたプロセッサデバイスと、プロセッサデバイスに動作可能に接続されたメモリデバイスと、を備える。メモリデバイスは、階層に配置された導電性材料と絶縁性材料との垂直方向に交互になる配列を備えるスタック構造体を備える少なくとも１つのマイクロ電子デバイス構造体を備える。スタック構造体は、少なくとも１つの誘電体構造体によって分離された少なくとも２つのブロックを更に備える。少なくとも２つのブロックの各々は、２つの隆起領域と、スタジアム構造体と、２つの追加の隆起領域と、を備える。スタジアム構造体は、第１の水平方向において２つの隆起領域の間に介在し、第１の水平方向において互いに対向する階段構造体を備える。階段構造体は、スタック構造体の階層の縁部を備えるステップを各々有する。第１の水平方向に垂直の第２の水平方向において、スタジアム構造体の対向する側面に隣接する２つの追加の隆起領域。メモリデバイスは、スタック構造体のうちの少なくとも２つのブロックの水平方向境界の上に及びその中にある充填トレンチを更に備える。充填トレンチの各々は、スタック構造体の少なくとも２つのブロックのうちの１つのスタジアム構造体、２つの隆起領域、及び２つの追加の隆起領域の表面上の第１の誘電体ライナ材料と、第１の誘電体ライナ材料の表面上にある第２の誘電体ライナ材料構造体と、第１の誘電体ライナ材料の表面上にある誘電体充填材料と、を備える。メモリデバイスは、充填トレンチ及びスタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体を更に備える。メモリデバイスは、支持構造体の側壁を実質的に覆い、第２の誘電体ライナ材料の垂直方向位置における第１の突起と、スタック構造体の階層の導電性材料の垂直方向位置における第２の突起と、を含む誘電体ライナ構造体を更に備える。第２の突起は、第１の突起よりも大きい水平方向寸法を有する。導電性コンタクト構造体は、誘電体ライナ構造体の間に水平方向に介在し、充填トレンチを完全に通って垂直方向に延在する。
【0099】
本開示の構造体、デバイス、及び方法は、従来の構造体、従来のデバイス、及び従来の方法と比較して、マイクロ電子デバイスの性能の向上、コスト（例えば、製造コスト、材料コスト）の低減、コンポーネントの小型化の向上、及びパッケージング密度の向上のうちの１つ又は複数を有利に促進する。本開示の構造体、デバイス、及び方法はまた、従来の構造体、従来のデバイス、及び従来の方法と比較して、拡張性、効率性、及び単純性を改善し得る。
【0100】
本開示の追加の非限定的な例示的な実施形態を以下に記載する。
【0101】
実施形態１：マイクロ電子デバイスであって、階層に配置された導電性材料と絶縁性材料との垂直方向に交互になる配列を備えるスタック構造体を備え、スタック構造体が、誘電体スロット構造体によって互いに分離されたブロックを有し、ブロックの各々が、スタック構造体の階層のうちの少なくともいくつかの縁部を備えるステップを各々有する階段構造体を備えるスタジアム構造体と、スタジアム構造体の水平方向境界の垂直方向に上に及びその中にある充填トレンチであって、少なくとも２つの追加の誘電体材料間に介在する誘電体材料を備え、少なくとも２つの追加の誘電体材料は、誘電体材料とは異なる材料組成を有する、充填トレンチと、充填トレンチ及びスタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体と、支持構造体の側壁を実質的に覆う誘電体ライナ構造体と、を備え、誘電体ライナ構造体が、誘電体材料の垂直方向位置にある第１の突起と、スタック構造体の階層のうちの少なくともいくつかの導電性材料の垂直方向位置にある第２の突起であって、第１の突起よりも大きい水平方向寸法を有する、第２の突起と、を備える、マイクロ電子デバイス。
【0102】
実施形態２：誘電体材料が、誘電体窒化物材料を備える、実施形態１に記載のマイクロ電子デバイス。
【0103】
実施形態３：２つの追加の誘電体材料が、スタジアム構造体の階段構造体のステップの上に実質的に連続的に延在し、ステップに適合する第１の誘電体酸化物材料と、誘電体窒化物材料の上に実質的に連続的に延在し、誘電体窒化物材料を覆う、第２の誘電体酸化物材料と、を備える、実施形態２に記載のマイクロ電子デバイス。
【0104】
実施形態４：誘電体材料及び誘電体ライナ構造体の第１の突起の垂直方向寸法が、互いに実質的に同等であり、導電性材料及び誘電体ライナ構造体の第２の突起の追加の垂直方向寸法よりも小さい、実施形態１～３のいずれか１つに記載のマイクロ電子デバイス。
【0105】
実施形態５：誘電体材料が、相対的により低い温度で形成された他の窒化ケイ素材料よりも相対的により高い密度を有するように、約６３０℃以上の温度で形成された窒化ケイ素材料を含む、実施形態１～４のいずれか１つに記載のマイクロ電子デバイス。
【0106】
実施形態６：充填トレンチを通ってスタジアム構造体のうちのステップのうちの少なくともいくつかまで垂直方向に延在する導電性コンタクト構造体を更に備える、実施形態１～５のいずれか１つに記載のマイクロ電子デバイス。
【0107】
実施形態７：導電性コンタクト構造体の下端部の水平方向区域が、導電性コンタクト構造体の下端部と接触し、互いに水平方向に隣接する誘電体ライナ構造体のうちの少なくともいくつかの第１の突起間に水平方向に介在する、導電性材料の部分の追加の水平方向区域よりも小さい、実施形態６に記載のマイクロ電子デバイス。
【0108】
実施形態８：メモリデバイスであって、導電性材料と、導電性材料に垂直方向に隣接する絶縁性材料と、を各々含む階層を備えるスタック構造体を備え、スタック構造体が、第１の方向に平行に延在し、誘電体スロット構造体によって第２の方向に互いに分離されたブロックに分割され、ブロックの各々が、スタック構造体の階層のうちの少なくともいくつかの水平方向端部を備えるステップを個々に有する対向する階段構造体を備えるスタジアム構造体と、第１の方向においてスタジアム構造体の対向する端部に隣接する第１の隆起領域と、第２の方向においてスタジアム構造体の対向する側面に隣接する第２の隆起領域であって、第２の隆起領域の最上面が、第１の隆起領域の最上面と実質的に同一平面である、第２の隆起領域と、を備え、メモリデバイスが更に、スタック構造体のブロック内の誘電体充填トレンチを備え、誘電体充填トレンチの各々が、スタック構造体のブロックのうちの１つのスタジアム構造体の水平方向区域の垂直方向に上に及びその中にあり、スタジアム構造体、第１の隆起領域、及び第２の隆起領域の表面上にある酸化物ライナと、酸化物ライナの表面上にある窒化物ライナと、窒化物ライナの上にある酸化物充填材料と、を備え、メモリデバイスが更に、誘電体充填トレンチを通って、ブロックの各々のスタジアム構造体のステップのうちの少なくともいくつかまで垂直方向に延在する導電性コンタクトであって、導電性コンタクトの各々が、誘電体充填トレンチのうちの１つの窒化物ライナによって水平方向に取り囲まれ、窒化物ライナに物理的に接触する、導電性コンタクトと、第１の方向においてスタジアム構造体に隣接するブロックの各々の部分を通って垂直方向に延在するメモリセルのストリングと、を備える、メモリデバイス。
【0109】
実施形態９：誘電体充填トレンチ及びスタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体を更に備え、支持構造体のうちの少なくともいくつかが、導電性コンタクトに水平方向に隣接する、実施形態８に記載のメモリデバイス。
【0110】
実施形態１０：支持構造体の側面を実質的に覆う誘電体ライナ構造体を更に備え、誘電体ライナ構造体が、個々に、スタジアム構造体のステップのうちの少なくともいくつかの上にある窒化物ライナの垂直方向隆起にある第１の水平方向突起と、スタック構造体の階層のうちの少なくともいくつかの導電性材料の垂直方向隆起にある第２の水平方向突起であって、第１の水平方向突起が、第２の水平方向突起よりも相対的に小さい水平方向寸法を有する、第２の水平方向突起と、を備える、実施形態８又は９に記載のメモリデバイス。
【0111】
実施形態１１：窒化物ライナの部分が、導電性コンタクト、及び導電性コンタクトに水平方向に隣接する誘電体ライナ構造体のうちの少なくともいくつかの第１の水平方向突起から、それらの間に水平方向に延在する、実施形態１０に記載のメモリデバイス。
【0112】
実施形態１２：誘電体ライナ構造体が、誘電体酸化物材料を含む、実施形態１０又は１１に記載のメモリデバイス。
【0113】
実施形態１３：窒化物ライナが、約６８０℃以上の温度で形成された相対的に高密度の窒化ケイ素材料を含む、実施形態８～１２のいずれか１つに記載のメモリデバイス。
【0114】
実施形態１４：スタック構造体の上にあり、メモリセルのストリングに電気的に結合されたデジット線と、スタック構造体の下にあり、メモリセルのストリングに電気的に結合されたソース構造体と、導電性コンタクトに結合された導電性ルーティング構造体と、スタック構造体の下にあり、ソース構造体、デジット線、及び導電性ルーティング構造体に結合された制御ロジック回路と、を更に備える、実施形態８～１３のいずれか１つに記載のメモリデバイス。
【0115】
実施形態１５：マイクロ電子デバイスを形成する方法であって、階層に配置された犠牲材料と絶縁性材料との垂直方向に交互になる配列を備える予備スタック構造体を形成することであって、予備スタック構造体が、スタジアム構造体の行を更に含み、スタジアム構造体の行が、第１の水平方向において互いに隣接し、各々、予備スタック構造体の階層のうちの少なくともいくつかの縁部を備えるステップを有する階段構造体を備えるスタジアム構造体のうちの少なくとも２つを備える、形成することと、スタジアム構造体のうちの少なくとも２つの階段構造体のステップの上に、誘電体ライナ材料を形成することと、約６３０℃以上の温度を用いる材料堆積プロセスを使用して、誘電体ライナ材料の上に追加の誘電体ライナ材料を形成することと、スタジアム構造体のうちの少なくとも２つの水平方向区域の上に及びその中にあるトレンチを実質的に充填するために、追加の誘電体ライナ材料の上に誘電体充填材料を形成することと、誘電体充填材料、追加の誘電体ライナ材料、誘電体ライナ材料、及び予備スタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体を形成することと、支持構造体を形成した後、予備スタック構造体の犠牲材料を導電性材料で置換することと、を含む、方法。
【0116】
実施形態１６：誘電体ライナ材料の上に追加の誘電体ライナ材料を形成することが、約６８０℃～約７６０℃の範囲内のＣＶＤプロセス温度を用いる化学気相堆積（ＣＶＤ）プロセスを使用して、追加の誘電体ライナ材料をコンフォーマルに形成することを含む、実施形態１５に記載の方法。
【0117】
実施形態１７：支持構造体を形成することが、誘電体充填材料、追加の誘電体ライナ材料、誘電体ライナ材料、及び予備スタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する初期開口部を形成することと、水平方向に突出する部分を備える修正開口部を形成するために、追加の誘電体ライナ材料及び予備スタック構造体の階層のうちの少なくともいくつかの犠牲材料を、誘電体ライナ材料及び予備スタック構造体の階層の少なくともいくつかの絶縁性材料に対して水平方向に凹ませることと、修正開口部を更なる誘電体ライナ材料で部分的に充填することであって、更なる誘電体ライナ材料が、修正開口部の水平方向に突出する部分を実質的に充填する、部分的に充填することと、修正開口部を更なる誘電体ライナ材料で部分的に充填した後、修正開口部の残りの部分を導電性材料で充填することと、を含む、実施形態１６に記載の方法。
【0118】
実施形態１８：追加の誘電体ライナ材料及び犠牲材料を水平方向に凹ませることが、追加の誘電体ライナ材料の垂直方向高さにおける修正開口部の水平方向に突出する部分のうちのいくつかを、予備スタック構造体の階層のうちの少なくともいくつかの犠牲材料の垂直方向高さにおける修正開口部の水平方向に突出する部分のうちの他のいくつかよりも小さい水平方向寸法を有するように形成することを含む、実施形態１７に記載の方法。
【0119】
実施形態１９：予備スタック構造体を、支持構造体を形成した後に、スロットによって互いに分離されたブロックに分割することであって、ブロックの各々が、スタジアム構造体の行のうちの１つを備える、分割することと、予備スタック構造体の犠牲材料を、スロットを介して導電性材料と置換することと、を更に含む、実施形態１５～１８のいずれか１つに記載の方法。
【0120】
実施形態２０：予備スタック構造体をスロットによって互いに分離されたブロックに分割することが、ブロックの各々を、第１の水平方向においてスタジアム構造体の行のうちの１つのスタジアム構造体のうちの少なくとも２つの間に介在する少なくとも１つの頂上領域と、少なくとも１つの頂上領域と一体且つ連続的であり、第１の水平方向と直交する第２の水平方向において、スタジアム構造体のうちの少なくとも２つに隣接するブリッジ領域と、を更に備えるように形成することを含む、実施形態１９に記載の方法。
【0121】
実施形態２１：予備スタック構造体の犠牲材料を導電性材料で置換した後、誘電体充填材料、追加の誘電体ライナ材料、誘電体ライナ材料を通って垂直方向に延在し、階段構造体のうちの少なくとも１つのステップにおいて、階層のうちの少なくともいくつかの導電性材料に物理的に接触する導電性コンタクト構造体を形成することを更に含む、実施形態１５～２０のいずれか１つに記載の方法。
【0122】
実施形態２２：導電性コンタクト構造体を形成することが、導電性コンタクト構造体の各々を、互いに水平方向に隣接する支持構造体のうちの少なくとも２つの間に水平方向に形成することを含む、実施形態２１に記載の方法。
【0123】
実施形態２３：導電性コンタクト構造体の各々を、互いに水平方向に隣接する支持構造体のうちの少なくとも２つの間に水平方向に形成することが、導電性コンタクト構造体の各々と支持構造体のうちの少なくとも２つとの間に、追加の誘電体ライナ材料の部分を水平方向に維持することを含む、実施形態２２に記載の方法。
【0124】
実施形態２４：電子システムであって、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合され、少なくとも１つのマイクロ電子デバイス構造体を備えるメモリデバイスと、を備え、少なくとも１つのマイクロ電子デバイス構造体が、階層に配置された導電性材料と絶縁性材料との垂直方向に交互になる配列を有するスタック構造体を備え、スタック構造体が、少なくとも１つの誘電体構造体によって互いに分離された少なくとも２つのブロックを備え、少なくとも２つのブロックの各々が、２つの隆起領域と、第１の水平方向において２つの隆起領域間に介在し、第１の水平方向において互いに対向する階段構造体を備えるスタジアム構造体であって、階段構造が、スタック構造体の階層の縁部を備えるステップを各々有する、スタジアム構造体と、第１の水平方向に垂直の第２の水平方向において、スタジアム構造体の対向する側面に隣接する２つの追加の隆起領域と、を備え、少なくとも１つのマイクロ電子デバイス構造体が更に、スタック構造体の少なくとも２つのブロックの水平方向境界の上に及びその中にある充填トレンチを備え、充填トレンチの各々が、スタック構造体の少なくとも２つのブロックのうちの１つのスタジアム構造体、２つの隆起領域、及び２つの追加の隆起領域の表面上にある第１の誘電体ライナ材料と、第１の誘電体ライナ材料の表面上にある第２の誘電体ライナ材料構造体と、第１の誘電体ライナ材料の表面上にある誘電体充填材料と、を備え、少なくとも１つのマイクロ電子デバイス構造体が更に、充填トレンチ及びスタック構造体の階層のうちの少なくともいくつかを通って垂直方向に延在する支持構造体と、支持構造体の側壁を実質的に覆う誘電体ライナ構造体とを備え、誘電体ライナ構造体が、第２の誘電体ライナ材料の垂直方向位置にある第１の突起と、スタック構造体の階層の導電性材料の垂直方向位置にある第２の突起であって、第１の突起よりも大きい水平方向寸法を有する、第２の突起と、を備え、少なくとも１つのマイクロ電子デバイス構造体が更に、誘電体ライナ構造体の間に水平方向に介在し、充填トレンチを完全に通って垂直方向に延在する導電性コンタクト構造体、を備える、電子システム。
【0125】
実施形態２５：メモリデバイスが、３Ｄ ＮＡＮＤフラッシュメモリデバイスを含む、実施形態２４に記載の電子システム。
【0126】
本開示は、様々な変更及び代替形態が可能であるが、具体的な実施形態は、例として図面に示され、本明細書で詳細に説明されている。しかしながら、本開示は、開示した特定の形態に限定されない。むしろ、本開示は、以下の添付の特許請求の範囲及びそれらの法的均等物の範囲内にある全ての変更、均等物、及び代替物を網羅すべきである。例えば、本開示の一実施形態に関連して開示した要素及びフィーチャは、本開示の他の実施形態に関連して開示した要素及びフィーチャと組み合わされ得る。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【手続補正書】
【提出日】2024-08-07
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【0001】
関連出願へのクロスリファレンス
この出願は、２０２２年１１月１０日に出願され、日本を指定して２０２３年６月１５日に国際特許公開ＷＯ２０２３／１０７７９３Ａ１として英語で公開された国際特許出願ＰＣＴ／ＵＳ２０２２／０７９６６１の国内段階移行出願であり、それは、２０２１年１２月７日に出願された米国特許出願第１７／６４３，０６１号に対する特許協力条約第８条に基づく利益を主張するものである。
この出願は、２０２２年１１月１０日に出願され、日本を指定して２０２３年６月１５日に国際特許公開ＷＯ２０２３／１０７７９３Ａ１として英語で公開された国際特許出願ＰＣＴ／ＵＳ２０２２／０７９６６１の国内段階移行出願であり、それは、２０２１年１２月７日に出願された米国特許出願第１７／６４３，０６１号に対する特許協力条約第８条に基づく利益を主張するものである。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【0023】
本明細書で使用するとき、「導電性材料」は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、及び導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ））のうちの１つ又は複数等の導電性材料を意味し、それを含む。加えて、「導電性構造体」は、導電性材料から形成され、導電性材料を含む構造体を意味し、それを含む。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【0056】
支持構造体１４８は、各々個々に、少なくとも１つの導電性材料、例えば、少なくとも１つの金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ）、少なくとも１つの合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、少なくとも１つの導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、及び少なくとも１つの導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、導電的にドープされたＳｉＧｅ）のうちの１つ又は複数から形成され得、それを含み得る。いくつかの実施形態では、支持構造体１４８は、個々に、Ｗから形成され、それを含む。追加の実施形態では、支持構造体１４８のうちの１つ又は複数は、絶縁性材料及び半導電性材料のうちの１つ又は複数から形成され、それを含む。
【国際調査報告】