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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-12-13
(54)【発明の名称】量子ドット構造を含む半導体デバイスの製造
(51)【国際特許分類】
H01L 29/06 20060101AFI20241206BHJP
H01L 21/20 20060101ALI20241206BHJP
【ＦＩ】
H01L29/06 601D
H01L21/20
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024528607
(86)(22)【出願日】2022-11-09
(85)【翻訳文提出日】2024-05-14
(86)【国際出願番号】 IB2022060793
(87)【国際公開番号】W WO2023084415
(87)【国際公開日】2023-05-19
(31)【優先権主張番号】17/454,830
(32)【優先日】2021-11-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(74)【復代理人】
【識別番号】110000420
【氏名又は名称】弁理士法人ＭＩＰ
(72)【発明者】
【氏名】シェラー、マーカス
(72)【発明者】
【氏名】モーズランド、キルスティン、エミリー
(72)【発明者】
【氏名】ティワリ、プレクシャ
(72)【発明者】
【氏名】ヴィコ、トリヴィーノ、ノエリア
【テーマコード（参考）】
5F152
【Ｆターム（参考）】
5F152LL03
5F152LL04
5F152LL05
5F152LL07
5F152LL09
5F152LM02
5F152LM05
5F152LN32
5F152LN35
5F152LN36
5F152MM16
5F152NN03
5F152NN04
5F152NN05
5F152NP12
5F152NP13
5F152NP14
5F152NQ05
5F152NQ06
5F152NQ07
5F152NQ08
(57)【要約】
本発明は、半導体デバイスを製造するための方法に関する。本方法は、空洞構造を提供するステップを含み、空洞構造はシード材料を含むシード領域を含む。本方法は、空洞構造内で、シード材料のシード表面から第１の成長方向に第１の埋め込み層を成長させることをさらに含む。本方法は、シード材料を除去するステップと、第１の埋め込み層のシード表面から第２の成長方向に、量子ドット構造を成長させるステップと、空洞構造内で、量子ドット構造の表面上に、第２の成長方向に第２の埋め込み層を成長させるステップとをさらに含む。第２の成長方向は第１の成長方向とは異なる。本発明はさらに、このような方法によって得られるデバイスに関する。
【選択図】図１ｊ
【選択図】図１ｊ
【特許請求の範囲】
【請求項1】
半導体デバイスを製造するための方法であって、空洞構造を提供することであり、前記空洞構造は、シード材料を含むシード領域を備える、前記空洞構造を提供することと、
前記空洞構造内で、前記シード材料のシード表面から第１の成長方向に第１の埋め込み層を成長させることと、
前記シード材料を除去することと、
第２の成長方向において、前記第１の埋め込み層のシード表面から、量子ドット構造を成長させることと、
前記空洞構造内で、前記量子ドット構造の表面上に、前記第２の成長方向に第２の埋め込み層を成長させることであり、前記第２の成長方向は、前記第１の成長方向とは異なる、前記第２の埋め込み層を成長させることとを含む、方法。
【請求項2】
前記量子ドット構造が１つまたは複数の量子ドットを含む、請求項１に記載の方法。
【請求項3】
前記第１の成長方向が、前記第２の成長方向と反対の方向である、請求項１に記載の方法。
【請求項4】
前記量子ドット構造の位置は、前記シード領域によって規定される、請求項１に記載の方法。
【請求項5】
前記シード領域が１００ｎｍ２～４０００ｎｍ２の断面積を有する、請求項１に記載の方法。
【請求項6】
前記空洞構造を提供することは、半導体基板を提供することと、
前記半導体基板上に犠牲構造をパターン化することであって、前記犠牲構造は、前記シード材料を含む、前記犠牲構造をパターン化することと、
前記半導体基板および前記犠牲構造上にコーティング材料を含むコーティング層を形成することと、
前記犠牲構造の第１の部分を選択的に除去することであって、以て、前記シード表面を形成する、前記選択的に除去することとを含む、請求項１に記載の方法。
【請求項7】
前記犠牲構造の第２の部分を選択的に除去することであって、以て、前記第１の埋め込み層の前記シード表面を提供する、前記選択的に除去することをさらに含む、請求項６に記載の方法。
【請求項8】
前記シード領域が、前記空洞構造の中心部分内に形成されている、請求項１に記載の方法。
【請求項9】
前記シード材料が酸化材料であり、前記方法が、前記シード領域において前記コーティング層内に開口部を形成することと、
前記シード領域において前記シード材料の制御された酸化を実施することであって、以て、前記シード領域の断面の制御された縮小を実施する、前記実施することとをさらに含む、請求項６に記載の方法。
【請求項10】
前記シード材料が、ＳｉおよびＳｉＧｅからなる群から選択される材料を含むＩＶ族材料である、請求項１に記載の方法。
【請求項11】
前記シード材料が、ＧａＡｓ、ＩｎＡｓおよびＩｎＰからなる群から選択される材料を含むＩＩＩ－Ｖ族材料である、請求項１に記載の方法。
【請求項12】
前記量子ドット構造がＩＩＩ－Ｖ族半導体材料を含む、請求項１に記載の方法。
【請求項13】
前記第１の埋め込み層または前記第２の埋め込み層あるいはその両方が、ＩＩＩ－Ｖ族半導体材料を含む、請求項１に記載の方法。
【請求項14】
前記第１の埋め込み層は、第１の半導体材料のドープ半導体層を含み、前記第２の埋め込み層は、前記第１の半導体材料または第３の半導体材料のドープ半導体層を含み、
前記量子ドット構造は、第２の半導体材料を含む、請求項１に記載の方法。
【請求項15】
前記第１の半導体材料および前記第２の半導体材料は、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＰ／ＩｎＡｌＧａＡｓ、ＧａＡｓ／ＡｌＧａＡｓ、ＧａＡｓ／ＩｎＡｓ、ＩｎＰ／ＩｎＡｓＳｂ、ＧａＮ／ＩｎＧａＮ、およびＩｎＡｓ／ＣｄＳｅからなる対から選択される、請求項１４に記載の方法。
【請求項16】
前記量子ドット構造の前記成長、前記第１の埋め込み層の前記成長、および前記第２の埋め込み層の前記成長が、有機金属化学気相成長（ＭＯＣＶＤ）、大気圧ＣＶＤ、低圧または減圧ＣＶＤ、超高真空ＣＶＤ、分子線エピタキシ（ＭＢＥ）、原子層堆積（ＡＬＤ）、および水素化物気相エピタキシのうちの１つによって実施される、請求項１に記載の方法。
【請求項17】
前記シード材料の前記第１の部分を選択的に除去することが、選択的エッチングを実施することを含む、請求項６に記載の方法。
【請求項18】
前記第１の埋め込み層および前記第２の埋め込み層が、それぞれ前記第１の成長方向または前記第２の成長方向あるいはその両方に沿ってヘテロ構造を含む、請求項１に記載の方法。
【請求項19】
前記第１の埋め込み層および前記第２の埋め込み層が、それぞれ前記第１の成長方向または前記第２の成長方向あるいはその両方に沿ってヘテロ構造組成の変形を含む、請求項１に記載の方法。
【請求項20】
半導体デバイスであって、第１の埋め込み層と第２の埋め込み層との間に配置されている量子ドット構造であり、
前記量子ドット構造は、前記第１の埋め込み層のシード表面からエピタキシャル成長されている、前記量子ドット構造と、
前記量子ドット構造の表面上にエピタキシャル成長されている前記第２の埋め込み層であり、前記量子ドット構造の前記表面および前記第１の埋め込み層の前記シード表面は、前記量子ドット構成の対向する両側に配置されている、前記第２の埋め込み層とを備える、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、一般に、量子ドット構造を含む半導体デバイスを製造するための方法に関する。本発明の実施形態はさらに、このような方法によって得られるデバイスに関する。
【背景技術】
【0002】
統合量子光学は、光量子コンピューティングについて高い関心を寄せられている。最初の原理証明実験では、光子を使用した量子ビット演算が示されている。
【0003】
光コンピューティングの主要なデバイスは、単一光子源および単一光子検出器である。最初のデバイスは実証されているが、拡張が容易で高度に制御されたプロセスが必要とされている。超伝導ナノワイヤ技術に基づく単一光子検出器はよく確立されているが、常温よりも高い温度で、例えば、特に室温で動作することができるスケーリングされたデバイスにおける関心が高まっている。
【0004】
単一光子デバイスは、多くの場合、単一量子ドットを組み込んだ材料に基づく。効率的な単一光子操作を達成し、より先進的なデバイスを製造するためには、量子ドットの精密な位置整合が極めて重要である。それゆえ、半導体材料系における量子ドット構造の精密な製造を可能にする製造手法が必要とされている。
【0005】
量子ドットは、電子を輸送することができるナノスケールで作成された半導体粒子である。量子ドットは、量子力学に起因するより大きい粒子とは異なる電気的特性および光学的特性を有する。
【発明の概要】
【0006】
一態様によれば、本発明は、半導体デバイスを製造するための方法として具現化される。本方法は、空洞構造を提供するステップを含み、空洞構造はシード材料を含むシード領域を含む。本方法は、空洞構造内で、シード材料のシード表面から第１の成長方向に第１の埋め込み層を成長させることをさらに含む。本方法は、シード材料を除去するステップと、第１の埋め込み層のシード表面から第２の成長方向に、量子ドット構造を成長させるステップと、空洞構造内で、量子ドット構造の表面上に、第２の成長方向に第２の埋め込み層を成長させるステップとをさらに含む。第２の成長方向は第１の成長方向とは異なる。
【0007】
本発明のさらなる態様の一実施形態によれば、第１の態様による方法によって得られる半導体デバイスが提供される。
【0008】
本発明のさらなる態様の一実施形態によれば、量子ドット構造を含む半導体デバイスが提供される。量子ドット構造は、第１の埋め込み層と第２の埋め込み層との間に配置される。量子ドット構造は、第１の埋め込み層のシード表面からエピタキシャル成長されている。さらに、第２の埋め込み層が、量子ドット構造の表面上にエピタキシャル成長されている。量子ドット構造の表面および第１の埋め込み層のシード表面は、量子ドット構造の対向する側に配置されている。
【0009】
本発明のさらなる態様の一実施形態によれば、提案されている半導体構造は、共振モードにおいて増強発光を提供するために、フォトニック結晶格子などの共振構成内に配置することができる。
【0010】
本発明のさらなる態様の一実施形態によれば、提案されている半導体構造は、導波路や他の受動構造に対して、光の入力または出力結合を容易にすることを可能にするように構成することができる。
【0011】
本発明の方法態様のステップは、適宜、異なる順序で実施されてもよい。重要なことには、量子ドット（ＱＤ）の成長は、第２の埋め込み層の成長の直前のステップ内で行われてもよい。これは、シード層からの格子不整合の影響を低減することができる。
【0012】
さらに、ステップはまた、適宜組み合わされてもよい、すなわち、例えば、２つ以上のステップがともに実施されてもよい。
【0013】
本発明の１つの態様の特徴の利点は、本発明の別の態様の対応する特徴に適用することができる。
【0014】
以下、本発明の実施形態について、添付図面を参照しながら、例示的かつ非限定的な例により、より詳細に説明する。
【0015】
本発明のこれらおよび他の目的、特徴および利点は、添付図面と共に参照される例示的な実施形態の以下の詳細な説明から明らかになるであろう。図解は、当業者が詳細な説明とともに本発明を理解するのを容易にするために明確にするためのものであり、図面の様々な特徴は、原寸に比例しない。
【図面の簡単な説明】
【0016】
【図1a】本発明の実施形態による製造方法の段階中に形成される初期構造の拡大上面図である。
【図1b】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1c】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1d】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1e】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1f】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1g】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1h】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1i】本発明の実施形態による製造方法の段階中に形成される中間構造の拡大上面図である。
【図1j】本発明の実施形態による製造方法の段階中に形成される最終構造の拡大上面図である。
【図3】本発明の実施形態による半導体構造を製造するための方法の方法ステップの流れ図である。
【発明を実施するための形態】
【0017】
【0018】
図のいずれかまたはすべてにおいて、寸法は原寸に比例して描かれていない場合があり、本発明の実施形態の特徴および原理を説明するために単純化した図式で示されている場合がある。
【0019】
本明細書における「空洞」とは、その中に量子ドット（ＱＤ）および埋め込み層を成長させることができるテンプレートで覆われた中空空間を指す。これは、レーザーまたは他の共振デバイスを製造するために使用される共振キャビティと混同してはならないが、「空洞」はそのような共振構造に統合される場合がある。
【0020】
「上」および「上方」という用語は、この文脈において、慣例と同様に、基板の表面に対して垂直方向または直交方向に、特に垂直ｚ方向における向きまたは相対位置を示すために使用される。
【0021】
「横方向」または「横方向に」という用語は、この文脈において、慣例と同様に、基板表面から概して垂直方向または外向きとは反対に、基板の平面に概して平行な向きを示すために使用される。
【0022】
「半導体基板上に配置されている」という用語は、広範な意味において理解されるべきであり、特に、例えば、絶縁層などの中間層が、基板とフォトニック結晶構造との間に配置される実施形態を含むものとする。したがって、「基板上に配置されている」という用語は、「基板の上方に」配置されているという意味を含むものとする。
【0023】
本発明の実施形態による方法は、統合能動半導体デバイス内に、特にシリコンまたはシリコン・オン・インシュレータ（ＳＯＩ）上に、量子ドット構造、特に局所的な量子ドットを製造することを可能にする。
【0024】
本発明の実施形態は、空洞構造内で２段階エピタキシャル成長プロセスを実施する。２段階成長プロセスによって、埋め込み材料の第１の埋め込み層および第２の埋め込み層を、量子ドット構造の対向する両側に成長させることができる。これにより、量子ドット構造を埋め込み材料内に精密に位置付けることができる。埋め込み材料は、特に半導体材料、特にＩＩＩ－Ｖ族半導体材料であってもよい。
【0025】
実施形態によれば、量子ドット構造の成長は、第２の埋め込み層の成長の直前に実施される。これによって、シード層からの格子不整合の影響を低減することができる。
【0026】
本発明の実施形態による方法は、スケーリングされた単一光子検出器または放出器の製造を可能にすることができる。
【0027】
図１ａ～図１ｊは、本発明の実施形態による製造方法の段階中に形成される初期構造、中間構造、および最終構造の拡大上面図を示し、図１ａ～図１ｆは、空洞の作成を示し、図１ｇ～図１ｊは、空洞内の半導体材料の成長を示す。
【0028】
【0029】
【0030】
初期構造１０１は、基板１２０を含む。基板１２０は、半導体材料を含み、例えばバルク半導体基板であってもよい。基板１２０は、結晶性半導体または直径のより大きい化合物半導体ウェハとして具現化されてもよい。基板は、例えば、周期表のＩＶ族からの材料を、半導体材料として含んでもよい。ＩＶ族の材料は、例えば、ケイ素、ゲルマニウム、ケイ素とゲルマニウムとの混合物、ケイ素と炭素との混合物、ケイ素とゲルマニウムと炭素との混合物などを含む。例えば、基板１２０は、半導体産業で使用される結晶シリコンウェハであってもよい。以下の例示的な説明では、基板はＳｉを含むと仮定しており、これは垂直ストライプで示されている。
【0031】
構造１０１は、基板１２０上の絶縁層１２１をさらに含む。絶縁層１２１は、例えば、誘電体層として具現化されてもよい。絶縁層１２１は、例えば、熱酸化、化学気相成長（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、化学溶液堆積、有機金属化学気相成長（ＭＯＣＶＤ）、蒸着、スパッタリング、および他の堆積プロセスのような既知の方法によって形成することができる。このような誘電体材料の例は、限定ではないが、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ＺｒＯ２、Ｙ２Ｏ３、Ｇｄ２Ｏ３、ＭｇＯ、ＭｇＮＯ、Ｈｆ系材料およびこれらの多層を含む組合せを含む。
【0032】
以下の例示的な説明では、絶縁層１２１が、ドット・パターンで示されるＳｉＯ２を含むと仮定する。
【0033】
構造１０１は、絶縁層１２１上の犠牲構造１２２をさらに含む。犠牲構造１２２は、シード材料を含むか、またはシード材料から構成されている。シード材料は、ＩＶ族またはＩＩＩ－Ｖ族材料であってもよい。シード材料は、特に、ここでも例示的に垂直ストライプで示されているＳｉであってもよい。他の実施形態によれば、シード材料は、ガリウム（Ｇａ）またはインジウム（Ｉｎ）を含むＩＩＩ－Ｖ族化合物材料であってもよい。
【0034】
基板１２０、絶縁層１２１および犠牲構造１２２の厚さは、任意の適切な厚さとすることができる。実施形態によれば、基板１２０および犠牲構造１２２は、Ｓｉから構成されてもよい。絶縁性層１２１は、ＳｉＯ２から構成されてもよい。
【0035】
実施形態によれば、基板１２０、絶縁層１２１、および犠牲構造１２２を含む構造１０１は、特にシリコン・オン・インシュレータ・ウェハ、特に市販のＳＯＩウェハとして具現化されてもよい。
【0036】
犠牲構造１２２は、所望の様式でパターン化されている。犠牲構造１２２は、その後に形成される空洞構造の内側部分を形成し、局所的に別の半導体材料、特にＩＩＩ－Ｖ族半導体材料に置き換えられる。犠牲構造は、リソグラフィおよびその後のエッチングによって形成されてもよい。エッチングは、特に、当該技術分野で知られており、Ｓｉフォトニクスにおける標準的な技法として使用されているような、臭化水素（ＨＢｒ）化学に基づいてもよい。これには、平滑な側壁を提供するという利点がある。
【0037】
【0038】
図１ｂは、構造１０２の上面図を示し、図２ｂは、対応する断面図を示す。構造１０２は、犠牲構造１２２を酸化物でカプセル化することにより、構造１０１から形成されている。より詳細には、犠牲構造１２２が、誘電体材料のコーティング層１２３で覆われている。図１ｂおよび図２ｂの例示的な実施形態では、コーティング層１２３が、ドット・パターンによって示されているＳｉＯ２を含むと仮定している。
【0039】
図１ｃは、構造１０３の上面図を示し、図２ｃは、対応する断面図を示す。構造１０３は、シード領域１２６および（これから形成される）量子ドット構造の想定される位置において、コーティング層１２３内に開口部１２４を形成することによって、構造１０２から形成されている。開口部１２４は、特にエッチング・ステップによって形成されてもよい。実施形態によれば、エッチングは、犠牲構造１２２の下方の開口部１２５をも形成するためのアンダーエッチングを含んでもよい。シード領域１２６は、犠牲構造１２２の中心部分に位置付けられる。
【0040】
図１ｄは、構造１０４の上面図を示し、図２ｄは、対応する断面図を示す。構造１０４は、シード領域１２６において犠牲構造１２２のシード材料の制御された酸化を実施することにより、構造１０３から形成されている。これにより、横Ｙ方向または垂直Ｚ方向あるいはその両方におけるシード領域１２６の断面の制御された縮小（controlled reduction）が実施される。このような実施形態によれば、犠牲構造１２２のシード材料は、特に任意の適切な酸化材料（oxidizing material）であってもよい。実施形態によれば、シード領域１２６は、１００ｎｍ２～４０００ｎｍ２のｙ－ｚ平面における断面積を有する。
【0041】
図１ｅは、構造１０５の上面図を示し、図２ｅは、対応する断面図を示す。構造１０５は、第１の窓１２７を犠牲構造１２２へと開くことにより、構造１０４から形成されている。より詳細には、コーティング層１２３のＳｉＯ２は、犠牲Ｓｉ材料にアクセスすることができるように、例えば反応性イオン・エッチング（ＲＩＥ）によってエッチングされている。
【0042】
図１ｆは、構造１０６の上面図を示し、図２ｆは、対応する断面図を示す。構造１０６は、シード材料、特にＳｉの、量子ドット構造の所望の部分まで戻る選択的除去を実施することによって、構造１０５から形成されている。これにより、後続の成長ステップのための空洞構造１２８の第１の中空空洞１２８ａが形成されている。選択的除去は、特に、Ｓｉ材料に対するＴＭＡＨまたはＸｅＦ２系エッチャントなどの、選択エッチング技法によって実施されてもよい。第１の中空空洞１２８ａは、シード領域１２６内のシード材料のシード表面１２９を含む。
【0043】
図１ｇは、構造１０７の上面図を示し、図２ｇは、対応する断面図を示す。構造１０７は、空洞構造１２８内、より詳細には第１の空洞１２８ａ内で、シード表面１２９から第１の埋め込み層１３０を成長させることにより、構造１０６から形成されている。第１の埋め込み層１３０の成長は、第１の成長方向１４０に実施される。第１の成長方向１４０は、特に横方向であってもよい。
【0044】
図１ｈは、構造１０８の上面図を示し、図２ｈは、対応する断面図を示す。構造１０８は、第１の埋め込み層１３０をコーティング層１３２、特に酸化物層によってカプセル化することにより、構造１０７から形成されている。コーティング層１３２は、空洞構造１２８のコーティング層１２３よりも薄くてもよい。
【0045】
図１ｉは、構造１０９の上面図を示し、図２ｉは、対応する断面図を示す。構造１０９は、第２の窓１３７を犠牲構造１２２へと開くことにより、構造１０８から形成されている。より詳細には、犠牲Ｓｉ材料にアクセスすることができるように、コーティング層１２３のＳｉＯ２はＲＩＥによってエッチングされる。さらに、シード材料、特にＳｉの、第１の埋め込み層１３０、すなわち以前の核形成まで戻る選択的除去が実施されている。これにより、後続の成長ステップのための空洞構造１２８の第２の中空空洞１２８ｂが形成されている。選択的除去は、特に選択エッチング技法によって実施されてもよい。
【0046】
選択的エッチングにより、第１の埋め込み層１３０のシード表面１３１が形成されている。言い換えれば、犠牲Ｓｉ材料が、以前の核形成の位置まで戻るように選択的に除去される。
【0047】
図１ｊは、構造１１０の上面図を示し、図２ｊは、対応する断面図を示す。構造１１０は、空洞構造１２８内、より詳細には第２の空洞１２８ｂ内で、第１の埋め込み層１３０のシード表面１３１から第２の成長方向１４１に量子ドット構造１５０を成長させることにより、構造１０９から形成されている。量子ドット構造１５０は、特にシード領域１２６内に成長されている。加えて、第２の埋め込み層１６０が、量子ドット構造１５０の表面１５１上の空洞構造１２８内で第２の成長方向１４１に成長されている。量子ドット構造１５０および第２の埋め込み層１６０の成長により、第２の成長ステップが確立される。第２の成長ステップは、核形成段階、量子ドット構成１５０の成長、およびそれに続く第２の埋め込み層１６０の成長を含む。したがって、空洞構造内に、２つの連続する半導体層、すなわち、第１に、量子ドット構造１５０、および、第２に、第２の埋め込み層１６０が成長されている。
【0048】
量子ドット構造１５０は、特に単一量子ドットとして具現化されてもよい。したがって、このような実施形態によれば、量子ドット構造１５０は、シード層が除去された後、第２の埋め込み層１６０の成長の直前に、かつそれと同じ方向に、第１の埋め込み層１３０の表面から成長される。
【0049】
量子ドットのロケーションの精密な制御は、デバイスの制御された製造を可能にするために極めて重要である。この方法により、２段階成長プロセスを用いて能動デバイス構造内での単一量子ドットの自己整合配置が可能になる。
【0050】
量子ドット構造成長が、第１の埋め込み層１３０の第１の埋め込み材料上で核形成するため、第２の成長ステップにおける量子ドット構造１５０の成長は、高い材料品質を保証する。第１の埋め込み層１３０および量子ドット構造１５０の材料は、有利には、わずかな格子不整合を有するように選択することができる。
【0051】
さらに、空洞形状、その中の量子ドット構造１５０のロケーション、および成長方法の制御は、デバイス内のＱＤの数の精密な制御を可能にする。
【0052】
したがって、本発明の実施形態による方法は、特にＳｉ受動素子に対する自己整合されたデバイスの製造を可能にする。
【0053】
上述したように、量子ドット構造１５０および第２の埋め込み層１６０の成長は、第２の成長方向１４１で実施される。第１の成長方向１４０および第２の成長方向１４１は、特にｙ－ｘ平面における横方向である。第１の成長方向１４０は、特に、第２の成長方向１４１と反対の方向である。
【0054】
第１の埋め込み層１３０のシード表面１３１および量子ドット構造１５０の表面１５１は、量子ドット構造１５０の対向する両側に配置される。したがって、第１の埋め込み層１３０および第２の埋め込み層１６０は、量子ドット構造１５０の対向する両側に配置される。
【0055】
実施形態によれば、量子ドット構造１５０の寸法は、すべての次元、すなわちｘ方向、ｙ方向およびｚ方向において、１０ｎｍ～６０ｎｍの範囲内であってもよい。
【0056】
量子ドット構造１５０は、特にＩＩＩ－Ｖ族半導体材料を含んでもよい。第１の埋込み層１３０および第２の埋込み層１６０もまた、特にＩＩＩ－Ｖ族半導体材料を含んでもよい。
【0057】
実施形態によれば、量子ドット構造１５０は、第２の半導体材料、特に第２のＩＩＩ－Ｖ族半導体材料を含んでもよく、一方、第１の埋め込み層１３０および第２の埋め込み層１６０は、第１の半導体材料、特に第１のＩＩＩ－Ｖ族半導体材料を含んでもよい。第１の半導体材料および第２の半導体材料は、量子閉じ込めを提供するために異なるバンド・ギャップを有してもよい。特に、第１の埋め込み層１３０および第２の埋め込み層１６０の第１の半導体材料は、量子ドット構造１５０の第２の半導体材料よりも大きいバンド・ギャップを有してもよい。第１のＩＩＩ－Ｖ族半導体材料および第２のＩＩＩ－Ｖ族半導体材料の１つの好ましい組合せは、埋め込み層１３０、１６０の第１の半導体材料としてのＩｎＰ、および、量子ドット構造１５０の第２の半導体材料としてのＩｎＧａＡｓを含む。他の好ましい組合せは、ＡｌＧａＡｓとＧａＡｓとの組合せ、および、ＧａＡｓとＩｎＧａＡｓとの組合せを包含する。
【0058】
実施形態によれば、第１の埋込み層１３０は、第１の半導体材料を含んでもよく、第２の埋込み層１６０は、第１の半導体材料とは異なる第３の半導体材料を含んでもよい。
【0059】
しかしながら、ＩＩＩ－Ｖ族材料は一般に２価および３価または４価の材料であってもよいことに留意すべきである。
【0060】
他の実施形態によれば、ＩＩ－ＶＩ族半導体化合物、混合ＩＩ－ＶＩ化合物、およびＩＶ－ＩＶ化合物の適切な対が使用されてもよい。
【0061】
実施形態によれば、量子ドット構造１５０は、第２の半導体材料を含んでもよく、第１の埋め込み層１３０は、第１の半導体材料のドープ半導体層を含んでもよく、第２の埋め込み層１６０は、第１の半導体材料または第３の半導体材料のドープ半導体層を含んでもよい。
【0062】
実施形態によれば、第１の半導体材料／第２の半導体材料の対は、特に、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＰ／ＩｎＡｌＧａＡｓ、ＧａＡｓ／ＡｌＧａＡｓ、ＧａＡｓ／ＩｎＡｓ、ＩｎＰ／ＩｎＡｓＳｂ、ＧａＮ／ＩｎＧａＮまたはＩｎＡｓ／ＣｄＳｅの対によって確立されてもよい。
【0063】
第１の埋め込み層１３０の成長、量子ドット構造１５０の成長、および第２の埋め込み層１６０の成長は、例えば、ＭＯＣＶＤ、大気圧ＣＶＤ、低圧もしくは減圧ＣＶＤ、超高真空ＣＶＤ、分子線エピタキシ（ＭＢＥ）、ＡＬＤ、または水素化物気相エピタキシによって実施されてもよい。
【0064】
一般的に、本発明の実施形態による方法の汎用性は、埋め込み量子ウェル、量子ドット、量子ワイヤ、ドープまたは真性半導体層およびヘテロ接合を含む、空洞構造１２８内のＩＩＩ－Ｖ族半導体材料の任意の組合せを可能にすることができる。
【0065】
実施形態によれば、量子ドット構造１５０、第１の埋め込み１３０および第２の埋め込み１６０は、利得構造を形成することができる。このような利得構造はエピタキシャル成長されており、基板の横方向、より詳細にはｘ－ｙ平面内に延在する。ｘ－ｙ平面は基礎となる基板に平行に配置されている。
【0066】
したがって、具現化された利得構造は、ｐ－ｉ－ｎ構造を形成するドーピング・プロファイルを含んでもよい。これにより、電気的ポンピングを容易にすることができる。ｐ－ｉ－ｎ構成は、ｐドープ領域とｎドープ領域との間に配置された真性領域を有する構成である。
【0067】
この点で、ドーピングとは、真性半導体の電気的、光学的および構造的特性を調整する目的で、意図的に不純物を真性半導体に導入することと理解されるものとする。半導体をドープすると、バンド・ギャップ内で許容されるが、ドーパント型に対応するエネルギー帯域に非常に近いエネルギー状態が導入される。正またはｐ型ドーピングは、価電子帯内に自由正孔を導入し、負またはｎ型ドーピングは、伝導帯内に自由電子を導入する。
【0068】
ドーパントの導入には、エネルギー帯域をフェルミ準位に対してシフトさせる効果がある。ｎ型半導体では、フェルミ準位は伝導帯に近く、または、縮退ｎ型半導体では、伝導帯内にある。ｐ型の場合、フェルミ準位は価電子帯に近いかまたはその範囲内にある。典型的なドープ半導体のドーピング密度は、材料および状態の密度に応じて、５ｘ１０１８ｃｍ３～１０２０ｃｍ３に及ぶ。半導体が完璧に真性であることはほとんどないが、電気的な意味での真性とは、半導体が導電していないことを意味する。典型的には、ドーピング・レベルは、約１０１５－１０１６ｃｍ３である。
【0069】
図３は、本発明の実施形態による半導体構造を製造するための方法の方法ステップの流れ図を示す。
【0070】
ステップ３１０において、空洞構造が提供される。空洞構造は、シード材料を含むシード領域を含む。
【0071】
ステップ３２０において、第１の埋め込み層が、空洞構造内に、シード材料のシード表面から第１の成長方向に成長される。
【0072】
ステップ３３０において、犠牲構造のシード材料が除去される。
【0073】
ステップ３４０において、量子ドット構造が、第１の埋め込み層のシード表面から、第２の成長方向に成長される。
【0074】
ステップ３５０において、空洞構造内で、量子ドット構造の表面上に、第２の成長方向に第２の埋め込み層を成長させる。
【0075】
第２の成長方向は第１の成長方向とは異なり、特に、第１の成長方向と反対であってもよい。
【0076】
ステップ３２０または３５０あるいはその両方の後に、所望により、最終デバイス構造において派生させるために適切なさらなる処理ステップを続けてもよいことに留意すべきである。これは特に、埋め込み層上にコンタクト層を成長させるステップを含んでもよい。実施形態によれば、第１の埋め込み層に対するコンタクト層は、第１の埋め込み層の成長の直後にすでに成長されていてもよい。
【0077】
上記では例示的な例を示したが、上述の基本的な製造ステップは、他の材料、形状、およびサイズの半導体構造体を製造するために使用することができることが理解されよう。材料および処理技法は、所与の実施形態に適切なものを選択することができ、適切な選択は当業者には容易に諒解されよう。
【0078】
以上、特定の例について説明したが、他にも多数の実施形態が考えられる。半導体構造を成長させるためのシード表面は、好ましくは結晶性シード表面であるが、他の実施形態によれば、非晶質表面によって提供されてもよい。シードが明確に定義された結晶配向を有し、かつ、シードの結晶構造が成長する結晶（例えばＩＩＩ－Ｖ族化合物半導体）の結晶構造と妥当に一致する場合、成長する結晶はこの配向に適応することができる。シードが非晶質であるかまたは未定義の結晶配向を有する場合、成長する結晶は単結晶になるが、その結晶配向はランダムになる。
【0079】
実施形態によれば、第１の埋め込み層または第２の埋め込み層あるいはその両方は、それぞれ、第１の成長方向または第２の成長方向あるいはその両方に沿って、ヘテロ構造またはそれぞれの層の（材料）組成の変化を含むことができる。これは電気的性能をブーストすることができる。
【0080】
開示されている半導体構造および回路は、半導体チップの一部とすることができる。結果もたらされる集積回路チップは、製造元によって、生ウェハ形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベアダイとして、またはパッケージされた形態において配布することができる。後者の事例では、チップは、単一チップ・パッケージ（マザーボードに固定されるリードを有するプラスチック・キャリアまたは他のより高レベルのキャリアなど）、またはマルチ・チップ・パッケージ（例えば、表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリア）内に実装される。いずれにせよ、チップは、他のチップ、ディスクリート回路素子、または他の信号処理デバイスあるいはその組合せと、マザーボードなどの中間製品または最終製品の一部として、統合されてもよい。最終製品は、集積回路チップを含む任意の製品とすることができる。
【0081】
特許請求の範囲および本明細書の解釈には、以下の定義および略語を使用する。本明細書において使用される場合、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「包含する（ｃｏｎｔａｉｎｓ）」もしくは「包含している（ｃｏｎｔａｉｎｉｎｇ）」、またはそれらの任意の他の変形は、非排他的に含むことをカバーすることを意図している。例えば、要素のリストを含む組成、混合物、プロセス、方法、製品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていないかまたはそのような組成、混合物、プロセス、方法、製品、または装置に固有の他の要素を含むことができる。
【0082】
本明細書では、要素または構成要素に先行する冠詞「ａ」および「ａｎ」は、要素または構成要素のインスタンス（すなわち、出現）の数に関して非制限的であることを意図している。したがって、「ａ」または「ａｎ」は、１つまたは少なくとも１つを含むものとして読解されるべきであり、数が明らかに単数であることを意図していない限り、要素または構成要素の単数語形はまた、複数も含む。
【0083】
本明細書において使用される場合、「量子ドット構造」という用語は非限定的な用語であり、量子ウェル実施形態、量子ドット、特に単一量子ドット、および量子ワイヤを参照するものとする。
【0084】
本明細書において使用される場合、「発明」または「本発明」という用語は非限定的な用語であり、特定の発明の任意の単一の態様を参照することを意図するものではなく、本明細書および特許請求の範囲に記載されるすべての可能な態様を包含する。
【0085】
本発明の様々な実施形態の説明は、図解の目的で提示されたものであり、開示された実施形態を網羅または限定することを意図したものではない。説明した実施形態の範囲および思想から逸脱することなく、当業者には多くの修正および変形が明らかであろう。本明細書において使用される用語は、実施形態の原理、実際的な適用または市場に見出される技術にまさる技術的改善を最良に説明し、または本明細書において開示される実施形態を当業者が理解することを可能にするように選択された。
【図1a】
【図1b】
【図1c】
【図1d】
【図1e】
【図1f】
【図1g】
【図1h】
【図1i】
【図1j】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図2h】
【図2i】
【図2j】
【図3】
【国際調査報告】