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特表2024-546282複数のダイに対するテストデータのオンチップ分配

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-19

(54)【発明の名称】複数のダイに対するテストデータのオンチップ分配

(51)【国際特許分類】

G01R 31/28 20060101AFI20241212BHJP

G01R 31/3177 20060101ALI20241212BHJP

G06F 11/22 20060101ALI20241212BHJP

【ＦＩ】

G01R31/28 V

G01R31/3177

G06F11/22 642

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024536215

(86)(22)【出願日】2022-12-23

(85)【翻訳文提出日】2024-07-17

(86)【国際出願番号】 IB2022062741

(87)【国際公開番号】W WO2023126813

(87)【国際公開日】2023-07-06

(31)【優先権主張番号】17/564,129

(32)【優先日】2021-12-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】508301087

【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー

【氏名又は名称原語表記】ＡＴＩＴＥＣＨＮＯＬＯＧＩＥＳＵＬＣ

【住所又は居所原語表記】ＯｎｅＣｏｍｍｅｒｃｅＶａｌｌｅｙＤｒｉｖｅＥａｓｔ，Ｍａｒｋｈａｍ，Ｏｎｔａｒｉｏ，Ｌ３Ｔ７Ｘ６Ｃａｎａｄａ

(71)【出願人】

【識別番号】524227767

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・プロダクツ（チャイナ）カンパニーリミテッド

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】アリーマーギュリス

(72)【発明者】

【氏名】タサニーパヤカパン

(72)【発明者】

【氏名】ユアンチャオ

【テーマコード（参考）】

2G132

5B048

【Ｆターム（参考）】

2G132AA14

2G132AB01

2G132AC03

2G132AD06

2G132AK13

2G132AK22

2G132AL09

5B048AA17

5B048DD05

(57)【要約】

マルチダイ集積回路［１０２］は、オンチップテスト分配モジュールを使用して、テストデータ［１０５］をプロセッサチップレット１０４、１０６、１０８、１１０等の異なるダイに分配する。テスト分配モジュールは、１つ以上の集積回路ピン［１１２］を介して外部ソース［１１５］からテスト入力データ［２２０］を受信し、異なるダイがテストデータを１つ以上の回路に同時に適用することができるように、テスト入力データを異なるダイに分配する。テスト入力データの適用に基づいて、異なるダイは、ダイにおける設計又は動作エラーを識別し、対処するために使用される対応するテスト結果［３２５］を同時に生成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

マルチチップモジュール内の複数の半導体ダイと、
テスト入力データを受信するように構成されたピンのセットと、
受信したテスト入力データを前記複数の半導体ダイの少なくともサブセットに分配するように構成されたテスト分配モジュールと、を備える、
集積回路。

【請求項2】

前記テスト分配モジュールは、前記複数の半導体ダイの各々からテスト出力データを受信するように構成されている、
請求項１の集積回路。

【請求項3】

前記テスト分配モジュールは、受信したテスト出力データに基づいてチップテスト結果を提供する、
請求項２の集積回路。

【請求項4】

前記テスト分配モジュールは、前記テスト出力データと予想テスト結果のセットとの比較に基づいて前記チップテスト結果を決定する、
請求項２の集積回路。

【請求項5】

前記テスト分配モジュールは、前記ピンのセットを介して前記予想テスト結果を受信するように構成されている、
請求項４の集積回路。

【請求項6】

前記テスト分配モジュールは、前記複数の半導体ダイのうち１つ以上によって生成されたテスト出力データにマスクを適用するように構成されている、
請求項１の集積回路。

【請求項7】

前記テスト分配モジュールは、前記ピンのセットを介して前記マスクを受信するように構成されている、
請求項６の集積回路。

【請求項8】

前記テスト分配モジュールは、受信した制御情報に基づいて、前記テスト入力データを受信する複数の半導体ダイを選択するように構成されている、
請求項１～７の何れかの集積回路。

【請求項9】

前記テスト分配モジュールは、前記ピンのセットを介して前記制御情報を受信する、
請求項８の集積回路。

【請求項10】

前記複数のダイは、処理ユニットチップレットのセットを備える、
請求項１の集積回路。

【請求項11】

マルチチップモジュール内の複数の半導体ダイと、
テスト入力データを受信するように構成されたピンのセットと、
前記複数の半導体ダイのサブセットを選択し、受信したテスト入力データを前記複数の半導体ダイの選択されたサブセットに分配するように構成されたテスト分配モジュールと、を備える、
集積回路。

【請求項12】

前記テスト分配モジュールは、前記複数の半導体ダイの選択されたサブセットの各々からテスト出力結果を受信するように構成されている、
請求項１１の集積回路。

【請求項13】

前記テスト分配モジュールは、前記ピンのセットを介して受信したテスト出力結果に基づいてチップテスト結果を提供する、
請求項１２の集積回路。

【請求項14】

前記テスト分配モジュールは、前記複数の半導体ダイのうち１つ以上によって生成されたテスト出力データにマスクを適用するように構成されている、
請求項１１～１３の何れかの集積回路。

【請求項15】

前記複数の半導体ダイは、インターポーザを介して前記テスト分配モジュールと通信する、
請求項１１の集積回路。

【請求項16】

前記インターポーザは、シリコンインターポーザ、シリコンブリッジ又はシリコン基板のうち１つ以上を備える、
請求項１５の集積回路。

【請求項17】

前記複数の半導体ダイは、少なくとも１つの第１のタイプのダイと、少なくとも１つの第２のタイプのダイと、を備える、
請求項１１の集積回路。

【請求項18】

前記複数の半導体ダイは、少なくとも１つの第３のタイプのダイを備える、
請求項１７の集積回路。

【請求項19】

マルチチップモジュールを備える集積回路のピンのセットにおいて、テスト入力データを受信することと、
前記テスト入力データを、前記集積回路の複数のダイの少なくともサブセットに分配することと、を含む、
方法。

【請求項20】

前記テスト入力データに基づいて、前記複数のダイの各々においてテスト出力データを生成することと、
前記テスト出力データと予想テスト結果との比較に基づいてテスト結果を生成することと、を含む、
請求項１９の方法。

【発明の詳細な説明】

【背景技術】

【0001】

処理性能及び効率を向上させるために、いくつかのプロセッサは、複数の機能ダイを有する集積回路として実装され、各機能ダイは、処理機能、メモリ機能等の対応する機能のセットを実装するための回路を含む。例えば、いくつかのプロセッサは、チップレットベースの設計を採用し、複数のプロセッサダイの各々は、対応するプロセッサチップレットを実装し、各チップレットは、中央処理ユニット（central processing unit、ＣＰＵ）動作、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ動作）等の指定されたプロセッサ動作の少なくともサブセットを実行するように設計及び構成される。チップレット及び他のプロセッサダイ（例えば、メモリダイ）は、３次元スタックに配列され、スタックは集積回路パッケージ内に配置され、パッケージは、ダイの異なる信号経路へのアクセスを可能にする複数のピンを含む。複数の機能ダイが同じ集積回路パッケージ内にあるので、ダイは、効率的に且つ比較的少ない電力を消費することによって、通信し、処理動作を調整することができる。しかしながら、個々の機能ダイの適切な動作を確認するためのテスト等のテストを実行することは、通常、非効率的であり、費用がかかる。

【0002】

本開示は、添付の図面を参照することによってより良好に理解され、その数々の特徴及び利点が当業者に明らかになり得る。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、テスト下のプロセッサが複数のダイのためのテストデータのオンチップ分配を含むプロセッサテストシステムのブロック図である。

【図2】いくつかの実施形態による、テストデータを異なるプロセッサチップレットに分配する図１のプロセッサの一例を示すブロック図である。

【図3】いくつかの実施形態による、予想テスト結果と比較するためのテスト出力データを提供する図２のチップレットの一例を示すブロック図である。

【図4】いくつかの実施形態による、図１のプロセッサのテスト分配モジュールの一例を示すブロック図である。

【図5】いくつかの実施形態による、チップレットタイプに基づいて、テストデータを異なるプロセッサチップレットに選択的に分配する図１のプロセッサの一例を示すブロック図である。

【図6】いくつかの実施形態による、複数の機能ダイを有するプロセッサにおいてテストデータを分配する方法を示すフロー図である。

【発明を実施するための形態】

【0004】

図１～図６は、オンチップテスト分配モジュールを使用して、マルチダイ集積回路のプロセッサチップレット等の異なるダイにテストデータを分配するための技術を示している。テスト分配モジュールは、１つ以上の集積回路ピンを介して外部ソースからテスト入力データを受信し、異なるダイがテストデータを１つ以上の回路に同時に適用することができるように、テスト入力データを異なるダイに分配する。テスト入力データの適用に基づいて、異なるダイは、ダイにおける設計エラー又は動作エラーを識別して対処するために使用される、対応するテスト結果を同時に生成する。テスト入力データはオンチップモジュールを介して分配されるので、テストデータは、多数の専用テストピンを必要とすることなく、比較的効率的に集積回路に提供することができ、したがって、集積回路設計を簡略化するとともに、テスト及び開発の時間及びリソースを節約する。

【0005】

説明すると、従来のプロセッサ等の従来のシングルダイ集積回路の場合、テストデータは、比較的少数の専用テストピンを介して直列に又はより多数の専用テストピンを介して並列に、といった２つの方法のうち何れかで集積回路に適用される。マルチダイ集積回路の場合、個々のダイの各々をテストして、任意の個々のダイのエラーを特定して対処することができるようにすることが望ましい。しかしながら、テストデータの並列適用のために個々のダイの各々にテストピンを専用化することは、多数の専用ピンを必要とし、集積回路の全体サイズを増大させるか、あるいは、テスト以外の動作のために使用され得るピンの再利用を必要とする。更に、テストデータをマルチダイ集積回路にシリアルに適用することは、異なる個々のダイのために同じテストデータが入力ピンに繰り返し適用されるので、比較的長い時間を必要とする。対照的に、本明細書で説明される技術を使用すると、比較的少数の専用テストピンを用いて、大量のテスト時間及び他のリソースを必要とすることなく、マルチダイ集積回路をテストすることができる。

【0006】

図１～図６は、いくつかの実施形態による、プロセッサを形成する複数のダイを含む例示的な集積回路に関して説明されている。しかしながら、他の実施形態では、本明細書で説明される技術は、他のタイプの集積回路に実装されることが理解されよう。例えば、いくつかの実施形態では、本明細書で説明される技術は、複数の集積回路ダイを有するメモリモジュール等のメモリを含む集積回路に実装される。更に、本開示で使用される場合、「ダイ」及び「チップ」という用語は互換的に使用される。同様に、「集積回路ダイ」及び「半導体ダイ」という用語は互換的に使用される。

【0007】

図１は、外部テストコントローラ１１５から受信したテストデータを分配し、受信したテストデータを異なる半導体ダイに分配するように概ね構成されたテスト分配モジュール１０５を含むプロセッサ１０２のブロック図を示している。プロセッサ１０２は、概して、指定されたタスクを電子デバイスの代わりに実行するための命令セットを実行するように構成される。したがって、異なる実施形態では、プロセッサ１０２は、デスクトップコンピュータ、ラップトップコンピュータ、サーバ、スマートフォン、タブレット、ゲームコンソール等を含む多数の異なるタイプの電子デバイスの何れかに組み込まれる。

【0008】

プロセッサ１０２は、プロセッサ１０２が単一の半導体集積回路のように使用可能（例えば、アドレス可能）であるように、ブリッジチップで一緒に通信可能に結合されている２つ以上のベース集積回路ダイを含むマルチチップモジュール（例えば、半導体ダイパッケージ）として構築される。当業者は、従来の（例えば、マルチチップではない）半導体集積回路が、ウェハとして又はウェハ内に形成され、後に（例えば、ウェハがダイシングされる場合に）ウェハから分離されるダイ（例えば、シングルチップＩＣ）として製造され、多くの場合、複数のＩＣがウェハ内に同時に製造されることを認識するであろう。ＩＣ及び場合によってはディスクリート回路、並びに、場合によっては他の構成要素（例えば、シリコンインターポーザ、非半導体パッケージング基板、例えば、プリント回路基板、非シリコン、インターポーザ、及び、場合によっては他のもの等）が、マルチダイプロセッサ内に組み立てられる。

【0009】

様々な実施形態において、プロセッサ１０２は、いくつかの実施形態による処理スタックダイチップレットを用いる１つ以上のベースＩＣダイ（例えば、ベースダイ１０１）を含む。ベースダイは、Ｎ個の通信可能に結合されたスタックダイチップレットを含む単一の半導体チップパッケージとして形成される。例えば、図示した実施形態では、プロセッサ１０２は、４つのチップレットである、指定されたチップレット１０４、１０６、１０８、１１０を含む。例示及び説明を容易にするために、ＣＰＵチップレット及びＧＰＵチップレットの特定のコンテキストにおいて様々な実施形態が後述されるが、本明細書で説明される概念は、加速処理ユニット（accelerated processing unit、ＡＰＵ）、ディスクリートＧＰＵ（discrete GPU、ｄＧＰＵ）、人工知能（artificial intelligence、ＡＩ）アクセラレータ、他の並列プロセッサ等を含む他のプロセッサにも同様に適用可能であることを認識されたい。例えば、いくつかの実施形態では、プロセッサ１０２は、シリコン通信ブリッジ、埋め込みマルチダイ相互接続（embedded multi-die interconnect、ＥＭＩＢ）、埋め込みファンアウトブリッジ（embedded fanout bridge、ＥＦＢ）等を介して接続された複数のダイを含む。

【0010】

様々な実施形態では、本明細書で使用される場合、「チップレット」という用語は、限定するものではないが、次の特性を含む任意のデバイスを指す。１）チップレットは、完全な問題を解くために使用される計算ロジックの少なくとも一部を含むアクティブシリコンダイを含み（すなわち、計算ワークロードは、これらのアクティブシリコンダイの複数にわたって分散され）、２）チップレットは、同じ基板上にモノリシックユニットとして一緒にパッケージ化され、及び、３）チップレットの特定のセットを制御するために使用されるプログラミングモデルは、これらの個別の計算ダイの組み合わせ（例えば、グラフィックス処理スタックダイチップレットのセット）が単一のモノリシックユニットであるという概念を維持する。すなわち、特定のセットの各チップレットは、計算作業負荷を処理するためにチップレットのセットを使用するアプリケーションに個別のデバイスとして公開されないが、その代わりに、チップレットのセットが、集合的に、グラフィックス処理ユニット（ＧＰＵ）又は中央処理ユニット（ＣＰＵ）等の統合処理ユニットとして見えるように、アプリケーションに公開される。例えば、ＡＭＤＲｙｚｅｎＴｈｒｅａｄｒｉｐｐｅｒは、複数のＣＰＵチップレットを含む。更に、いくつかの実施形態では、プロセッサ１０２は、異なる処理ユニットとしてアプリケーションに一緒に公開されるチップレットの複数のセットを含む。例えば、いくつかの実施形態では、チップレット１０４及び１１０は、アプリケーションに対して単一のＣＰＵとして一緒に見えるＣＰＵチップレットのセットを形成し、チップレット１０６及び１０８は、アプリケーションに対して単一のＧＰＵとして一緒に見えるＧＰＵチップレットのセットを形成する。当業者に理解されるように、ＣＰＵチップレット及びＧＰＵチップレットは第１及び第２のダイタイプであるが、他のダイタイプを含むチップレットも様々な実施形態に含まれ得る。例えば、デジタル信号プロセッサ（digital signal processors、ＤＳＰ）と、フィールドプログラマブルゲートアレイ（field programmable gate arrays、ＦＰＧＡ）、ニューラル処理ユニット（neural processing units、ＮＰＵ）と、その他のうちの１つ以上を含むチップレットを使用することもできる。

【0011】

様々な実施形態において、プロセッサ１０２は、チップレット間の高帯域幅ダイツーダイ相互接続として動作するチップ間データファブリック（図示せず）を含む。更に、様々な実施形態において、チップレット１０４、１０６、１０８、１１０の各々は、１つ以上のレベルのキャッシュメモリと、ダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）モジュール等の外部システムメモリモジュールと通信するための１つ以上のメモリＰＨＹ（図示せず）を含む。

【0012】

テスト分配モジュール（test distribution module、ＴＤＭ）１０５は、集積回路（integrated circuit、ＩＣ）ピン１１２のセットを介して外部テストコントローラ１１５からテストデータを受信するように、概ね且つ集合的に構成された回路のセットである。異なる実施形態では、ＩＣピン１１２は、テストコントローラ１１５等の外部デバイスからプロセッサ１０２によって形成された集積回路の内部モジュールに電気信号を通信することを可能にする任意のタイプの相互接続又は端子である。

【0013】

いくつかの実施形態では、テストコントローラ１１５は、概ね、テスト入力データ及び対応する予想テスト結果を生成するように構成されたコンピュータデバイスである。例えば、いくつかの実施形態では、テストコントローラ１１５は、チップレット１０４、１０６、１０８、１１０の動作をシミュレートして、入力データの特定のストリングに基づいて、チップレットが適切に動作している場合にチップレットによって生成される対応する出力データを決定する。テストコントローラ１１５は、シミュレーションを使用して、テスト入力データ及び対応する予想テスト結果を生成する。更に、いくつかの実施形態では、テストコントローラ１１５によって生成されたテスト入力データは、複数のテスト入力データストリングを含み、各テスト入力データストリングは、異なる予想テスト結果に対応し、各入力データストリングは、チップレット１０４、１０６、１０８、１１０のうち１つ以上の異なる部分又は動作をテストするように構成される。

【0014】

いくつかの実施形態において、ＴＤＭ１０５は、ＩＣピン１１２を介して、テストコントローラ１１５からテスト入力データを受信するように構成される。それに応じて、ＴＤＭは、テスト入力データのコピーをチップレット１０４、１０６、１０８、１１０（チップレット１０４～１１０）の各々に分配する。テストデータに応じて、チップレット１０４～１１０の各々は、予想テスト結果と比較するために、対応するテスト出力結果を生成する。したがって、少なくともいくつかの実施形態では、ＩＣピン１１２において提供されるデータは、チップレット１０４～１１０のうち複数のチップレットに分配される。言い換えれば、ＩＣピン１１２のうち何れかにおいて提供されるテスト入力データは、コピーされ、チップレット１０４～１１０のうち複数のチップレットに提供される。テストコントローラ１１５は、ＩＣピン１１２の比較的小さなセットを使用して、特に、チップレット１０４～１１０の各々に対して専用テストピンの異なるセットを必要とすることなく、テストデータをチップレット１０４～１１０の各々に供給することができる。

【0015】

例えば、いくつかの実施形態では、ＴＤＭ１０５は、テスト入力データのコピーをチップレット１０４～１１０の各々の対応する入力端子に適用する。１つ以上のクロック信号（図示せず）が、テストコントローラ１１５、ＴＤＭ１０５又はこれらの組み合わせの何れかによってチップレット１０５～１１０に適用され、その結果、チップレット１０４～１１０がテスト入力データに基づいて１つ以上の動作を実行する。これにより、チップレット１０４～１１０は、指定された数のクロック信号の後に、出力端子の対応するセットにおいてテスト出力データを生成する。いくつかの実施形態において、ＴＤＭ１０５は、チップレット１０４～１１０からテスト出力データを受信し、ＩＣピン１１２を介してテスト出力データをテストコントローラ１１５に提供する。それに応じて、テストコントローラ１１５は、チップレット１０４～１１０の各々についてのテスト出力データを予想テスト結果と比較し、その比較に基づいて任意のエラーを識別する。

【0016】

他の実施形態では、テストコントローラ１１５は、予想テスト結果をテスト入力データと共にＴＤＭ１０５に提供する。チップレット１０４～１１０からテスト出力結果を受信したことに応じて、ＴＤＭ１０５は、テスト出力結果を予想テスト結果と比較する。比較に基づいて、ＴＤＭ１０５は、任意の一致又は不一致を示す信号をテストコントローラ１１５に（例えば、ＩＣピン１１２を介して）提供する。例えば、チップレット１０６によって生成されたテスト出力データと予想テスト結果との間の不一致を識別し、チップレット１０４、１０８、１１０によって生成されたテスト出力データと予想テスト結果との間の一致を識別したことに応じて、ＴＤＭ１０５は、チップレット１０６におけるエラーを示し、チップレット１０４、１０８、１１０における満足な結果を示す信号をテストコントローラ１１５に提供する。

【0017】

いくつかの実施形態では、テストコントローラ１１５は、１つ以上のテストマスクをＴＤＭ１０５に提供し、１つ以上のマスクのうち何れがテスト出力データに適用されるべきかを示す制御情報を提供する。制御情報に基づいて、ＴＤＭ１０５は、提供されたマスクのうち何れかを選択し、そのマスクを受信されたテスト出力データに適用し、それによってマスクされたテスト出力データを生成する。いくつかの実施形態では、次いで、ＴＤＭ１０５は、マスクされたテスト入力データを、ＩＣピン１１２を介してテストコントローラ１１５に提供する。他の実施形態では、ＴＤＭ１０５は、マスクされたテストデータを使用して、予想テスト結果と比較し、比較に基づいて、ＩＣピン１１２を介してテストコントローラ１１５に任意のエラーを示す。

【0018】

いくつかの実施形態において、テストコントローラ１１５は、テスト入力データの適用のためにチップレット１０４～１１０の（例えば、全てよりも少ない）サブセットを選択するために、制御情報をＴＤＭ１０５に提供する。制御情報に基づいて、テストコントローラ１１５は、チップレット１０４～１１０の示されたサブセットを選択し、選択されたサブセット内のチップレットのみにテスト入力データを提供する。これは、例えば、テストコントローラ１１５が、同じチップレットタイプを有するチップレットのみ（例えば、ＧＰＵチップレットのみ又はＣＰＵチップレットのみ）等のように、チップレット１０４～１１０のうちの特定のチップレットのみをテストすることを可能にする。また、これは、ＴＤＭ１１５及びテストコントローラ１１５が、あるタイプのチップレット（例えば、ＣＰＵチップレット）と、更に第２のタイプのチップレット（例えば、ＧＰＵ）を含むプロセッサをテストすることを可能にする。いくつかの実施形態では、チップレット１０４～１１０は、シリコンインターポーザ、シリコンブリッジ若しくはシリコン基板等、又は、これらの任意の組み合わせ等のインターポーザを介してＴＤＭ１１５と通信する。

【0019】

図２は、いくつかの実施形態による、テストデータをチップレット１０４～１１０に分配するＴＤＭ１０５の例を示す。図示した例では、テストコントローラ１１５は、入力ピン１１２を介してテスト入力データ２２０をＴＤＭ１０５に提供する。それに応じて、ＴＤＭ１０５は、テスト入力データ２２０をチップレット１０４、１０６、１０８、１１０の各々に提供する。少なくともいくつかの実施形態において、ＴＤＭ１０５は、テストデータ２２０をチップレット１０４～１０６の各々に同時に提供する。これにより、チップレット１０４～１０６は、対応するテスト出力データを同時に生成し、その結果、プロセッサ１０２のテスト時間が短縮される。

【0020】

図３は、いくつかの実施形態による、テスト出力データをＴＤＭ１０５に提供する提供チップレット１０４～１１０の一例を示す。図示した例では、チップレット１０４～１１０の各々は、テスト入力データ２２０（図２）に基づいて生成されたテスト出力データを有する。具体的には、チップレット１０４はテスト出力データ３２４を生成し、チップレット１０６はテスト出力データ３２１を生成し、チップレット１０８はテスト出力データ３２３を生成し、チップレット１１０はテスト出力データ３２２を生成する。

【0021】

図示した例では、ＴＤＭ１０５は、予想テスト結果３２６のセットを記憶する。少なくともいくつかの実施形態では、予想テスト結果は、ＩＣピン１１２を介してテストコントローラ１１５によってＴＤＭ１０５に提供される。チップレット１０４～１１０がテスト出力データを生成したことに応じて、ＴＤＭ１０５は、各テスト出力データを予想テスト結果３２６と比較する。すなわち、ＴＤＭ１０５は、テスト出力データ３２１、３２２、３２３、３２４の各々を予想テスト結果３２６と比較する。比較に基づいて、ＴＤＭ１０５は、チップレットテスト結果３２５を生成する。少なくともいくつかの実施形態において、チップレットテスト結果３２５は、テスト出力データ３２１、３２２、３２３、３２４のうち何れが予想テスト結果３２６に一致するかを示す。したがって、例えば、いくつかの実施形態では、チップレットテスト結果３２５は４ビットフィールドを含み、各ビットはチップレット１０４～１１０のうち異なる１つに対応し、各ビットの状態は、対応するテスト出力データが予想テスト結果３２６に一致するかどうかを示す。ＴＤＭ１０５は、ＩＣピン１１２を介してチップレットテスト結果３２５をテストコントローラ１１５に提供し、それに応じて、テストコントローラ１１５は、チップレットテスト結果３２５を用いて、チップレット１０４～１１０における任意のエラーを識別する。

【0022】

図４は、いくつかの実施形態による、ＴＤＭ１０５のブロック図を示す。図示された例では、ＴＤＭ１０５は、チップレット選択モジュール４３２、マスク制御モジュール４３６、テストデータレジスタ４３７のセット、及び、チップレット相互接続４３８のセットを含む。テストデータレジスタ４３７は、チップレット１０４～１１０への分配のためのテスト入力データを記憶し、結果として得られるテスト出力データを記憶するように構成されたレジスタのセットである。したがって、いくつかの実施形態では、テストデータレジスタ４３７は、テスト入力データ２２０（図２）を記憶し、対応するテスト出力データ３２１、３２２、３２３、３２４（図３）を記憶する。いくつかの実施形態では、テストデータレジスタ４３７は、テストコントローラ１１５によって提供される任意の制御情報を記憶し、更に、テスト出力データへの適用のためにテストコントローラ１１５によって提供される任意のマスクを記憶する。

【0023】

チップレット相互接続４３８は、ＴＤＭ１０５とチップレット１０４～１１０との間の相互接続のセットである。したがって、相互接続４３８は、ＴＤＭが、格納されたテスト入力データをチップレット１０４～１１０のうち１つ以上に提供し、結果として得られるテスト出力データをチップレット１０４～１１０から受信することを可能にする。いくつかの実施形態では、チップレット相互接続４３８は、ＴＤＭ１０５とチップレット１０４～１１０との間の専用電気接続のセットである。他の実施形態では、相互接続４３８は、ＴＤＭ１０５とチップレット１０４～１１０との間のスイッチングファブリック又は他の制御可能な相互接続であり、ＴＤＭ１０５は、チップレット相互接続４３８を制御して、チップレット１０４～１１０への個々の接続を確立又は切断する。

【0024】

チップレット選択モジュール４３２は、チップレット１０４～１１０のうち何れがテスト入力データを受信するかを制御するモジュールである。例えば、いくつかの実施形態では、テストコントローラ１１５は、テスト入力データと共に、テスト入力データを受信するチップレット１０４～１１０の選択されたサブセットを示す制御情報を提供する。テスト入力データに基づいて、チップ選択モジュール４３２は、チップレット１０４～１１０の選択されたサブセットのみにテスト入力データが提供されるように、チップレット相互接続４３８を制御する。

【0025】

マスク制御モジュール４３４は、テストデータレジスタ４３７におけるテスト出力データにマスクを適用するモジュールである。例えば、いくつかの実施形態において、テストコントローラ１１５は、１つ以上のマスクにテスト入力データを提供する。マスク制御モジュール４３４は、提供されたマスクを識別し、提供されたマスクをテストデータレジスタ４３７においてテスト出力データに適用する。これにより、ＴＤＭ１０５は、テストコントローラ１１５に、予想テスト結果との比較に使用される特定のテスト出力データに対するより細かい制御を提供する。例えば、テスト出力データにマスクを適用することによって、ＴＤＭ１１５は、チップレット１０４～１１０の特定の部分をテストすることができる。いくつかの実施形態では、マスクは、チップレット１０４～１１０のうち特定のものからの全てのテスト出力データをマスクするために使用され、それにより、チップレット１０４～１１０のうち選択されたサブセットのみがテストされる。

【0026】

結果比較モジュール４３６は、チップレット１０４～１１０によって生成されたテスト出力データを予想テスト結果３２６と比較するモジュールである。例えば、いくつかの実施形態では、結果比較モジュール４２６は、比較器のセットを含み、各比較器は、チップレット１０４～１１０のうち何れかに対するテスト出力データのビットを、予想テスト結果３２６の対応するビットと比較するように構成される。したがって、結果比較モジュールは、生成されたテスト出力データの各ビットについて、予想テスト結果３２６の対応するビットとの比較を生成する。いくつかの実施形態では、結果比較モジュール４３６は、比較の結果を論理的に組み合わせて（例えば、テスト出力データの所定のセットについて比較の結果を使用してＯＲ演算を実行することによって）、チップレット１０４～１１０の各々について単一の比較値を生成する。結果比較モジュール４３６は、論理的な組み合わせの結果を照合して、テストコントローラ１１５に提供するためのチップレットテスト結果３２５を生成する。

【0027】

上述したように、場合によっては、ＴＤＭ１０５は、テスト入力データをチップレット１０４～１１０の選択されたサブセットのみに提供する。いくつかの実施形態による一例が図５に示されている。図示した例では、ＴＤＭ１０５は、ＩＣピン１１２を介してテスト入力データ５４０を受信する。加えて、テストコントローラ１１５は、チップレット１０４～１１０のうち何れがテストデータ５４０を受信すべきかを示す制御データ（図示せず）をＴＤＭ１０５に提供すると仮定する。したがって、図５の例では、制御情報に基づいて、ＴＤＭは、テストデータ５４０をチップレット１０６及び１０８のみに提供し、テストデータ５４０をチップレット１０４及び１１０には提供しない。したがって、ＴＤＭ１０５は、異なるチップレット１０４～１１０の選択的なテストをサポートする。例えば、いくつかの実施形態では、チップレット１０４及び１１０は、ＣＰＵチップレット等の特定のタイプのチップレットであり、チップレット１０６及び１０８は、ＧＰＵチップレット等の異なるタイプのチップレットである。したがって、チップレット１０４及び１１０は、チップレット１０６及び１０８とは異なる回路を有し、異なるテスト入力データによってテストされる。テストコントローラ１１５が独立してテストされるチップレット１０４～１１０のサブセットを選択することを可能にすることによって、ＴＤＭ１０５は、多数の専用テストピンを必要とすることなく、異なるチップレットの柔軟なテストをサポートする。

【0028】

図６は、いくつかの実施形態による、マルチチップ集積回路においてテストデータを分配する方法６００のフロー図を示す。説明のために、方法６００は、図２のプロセッサ１０２における例示的な実装に関して説明されるが、他の実施形態では、方法６００は、異なるマルチチップ集積回路において実施されることが理解されよう。

【0029】

ブロック６０２において、ＴＤＭ１０５は、ＩＣピン１１２を介してテスト入力データ２２０を受信する。それに応じて、ブロック６０４において、ＴＤＭ１０５は、テストされるチップレット１０４～１１０のうち何れかを選択する。いくつかの実施形態では、ＴＤＭ１０５は、ＩＣピン１１２を介して提供される制御情報に基づいてチップレットを選択する。ブロック６０６において、ＴＤＭ１０５は、テスト入力データ２２０を選択されたチップレットの各々に同時に分配する。

【0030】

テスト入力データ２２０の受信に応じて、選択されたチップレットの各々は、対応するテスト出力データを生成する。ブロック６０８において、ＴＤＭ１０５は、選択されたチップレットの各々からテスト出力データを受信する。ブロック６１０において、ＴＤＭ１０５は、受信したテスト出力データを予想テスト結果３２６と比較する。比較に基づいて、ブロック６１２において、ＴＤＭ１０５は、チップレットテスト結果３２５を生成し、ＩＣピン１１２を介してテストコントローラ１１５にチップレットテスト結果を提供する。

【0031】

本明細書に開示されるように、いくつかの実施形態では、集積回路は、マルチチップモジュール内の複数の半導体ダイと、テスト入力データを受信するように構成されたピンのセットと、受信されたテスト入力データを複数の半導体ダイの少なくともサブセットに分配するように構成されたテスト分配モジュールと、を含む。一態様では、テスト分配モジュールは、複数の半導体ダイの各々からテスト出力データを受信するように構成される。他の態様では、テスト分配モジュールは、受信したテスト出力データに基づいてチップテスト結果を提供する。更に他の態様では、テスト分配モジュールは、テスト出力データと予想テスト結果のセットとの比較に基づいてチップテスト結果を決定する。更に他の態様では、テスト分配モジュールは、ピンのセットを介して予想テスト結果を受信するように構成される。

【0032】

一態様では、テスト分配モジュールは、複数の半導体ダイのうち１つ以上によって生成されたテスト出力データにマスクを適用するように構成される。他の態様では、テスト分配モジュールは、ピンのセットを介してマスクを受信するように構成される。更に他の態様では、テスト分配モジュールは、受信された制御情報に基づいて、テスト入力データを受信する複数の半導体ダイを選択するように構成される。更に他の態様では、テスト分配モジュールは、ピンのセットを介して制御情報を受信する。他の態様では、複数のダイは、処理ユニットチップレットのセットを備える。

【0033】

いくつかの実施形態では、集積回路は、マルチチップモジュール内の複数の半導体ダイと、テスト入力データを受信するように構成されたピンのセットと、複数の半導体ダイのサブセットを選択し、受信されたテスト入力データを複数の半導体ダイの選択されたサブセットに分配するように構成されたテスト分配モジュールと、を含む。一態様では、テスト分配モジュールは、複数の半導体ダイの選択されたサブセットの各々からテスト出力結果を受信するように構成される。他の態様では、テスト分配モジュールは、ピンのセットを介して受信されたテスト出力結果に基づいてチップテスト結果を提供する。更に他の態様では、テスト分配モジュールは、複数の半導体ダイのうち１つ以上によって生成されたテスト出力データにマスクを適用するように構成される。更に他の態様では、複数の半導体ダイは、インターポーザを介してテスト分配モジュールと通信する。

【0034】

一態様では、インターポーザは、シリコンインターポーザ、シリコンブリッジ又はシリコン基板のうち１つ以上を備える。他の態様では、複数の半導体ダイは、第１のタイプの少なくとも１つのダイと、第２のタイプの少なくとも１つのダイと、を含む。更に他の態様では、複数の半導体ダイは、第３のタイプの少なくとも１つのダイを備える。

【0035】

いくつかの実施形態では、方法は、マルチチップモジュールを備える集積回路のピンのセットにおいて、テスト入力データを受信することと、集積回路の複数のダイの少なくともサブセットにテスト入力データを分配することと、を含む。一態様では、方法は、テスト入力データに基づいて複数のダイの各々においてテスト出力データを生成することと、テスト出力データと予想テスト結果との比較に基づいてテスト結果を生成することと、を含む。

【0036】

いくつかの実施形態では、上述した技術の特定の態様は、ソフトウェアを実行する処理システムの１つ以上のプロセッサによって実装される。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶されるか、別の方法で明確に具体化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、命令及び特定のデータを含んでもよく、当該命令及び特定のデータは、１つ以上のプロセッサによって実行されると、上述した技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する。非一時的なコンピュータ可読記憶媒体は、例えば、磁気又は光ディスク記憶デバイス、フラッシュメモリ等のソリッドステート記憶デバイス、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）、又は、他の不揮発性メモリデバイス（単数又は複数）等を含み得る。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈され若しくは別の方法で実行可能な他の命令形式で実装可能である。

【0037】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0038】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】