特表 2024-546486 表示装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-24

(54)【発明の名称】表示装置及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241217BHJP

   G09F 9/30 20060101ALI20241217BHJP

   G09F 9/00 20060101ALI20241217BHJP

   G09G 3/3233 20160101ALI20241217BHJP

   G09G 3/20 20060101ALI20241217BHJP

   H10K 59/121 20230101ALI20241217BHJP

   H10K 50/84 20230101ALI20241217BHJP

   H10K 71/60 20230101ALI20241217BHJP

   H10K 71/20 20230101ALI20241217BHJP

   H01L 29/786 20060101ALI20241217BHJP

【ＦＩ】

H01L29/78 619A

G09F9/30 338

G09F9/30 348A

G09F9/30 365

G09F9/00 338

G09G3/3233

G09G3/20 624B

G09G3/20 611H

H10K59/121 213

H10K50/84

H10K59/121 216

H10K71/60

H10K71/20

H01L29/78 618B

H01L29/78 619B

H01L29/78 612Z

G09G3/20 641D

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024534734

(86)(22)【出願日】2022-10-27

(85)【翻訳文提出日】2024-06-11

(86)【国際出願番号】 KR2022016571

(87)【国際公開番号】W WO2023113212

(87)【国際公開日】2023-06-22

(31)【優先権主張番号】10-2021-0177412

(32)【優先日】2021-12-13

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100121382

【弁理士】

【氏名又は名称】山下 託嗣

(72)【発明者】

【氏名】ソン，サンウ

(72)【発明者】

【氏名】ムン，ヨン コン

(72)【発明者】

【氏名】キム，ウン ヒョン

(72)【発明者】

【氏名】ヤン，スンホ

(72)【発明者】

【氏名】イム，ジュン ヒョン

(72)【発明者】

【氏名】ジョン，ヒョンジュン

【テーマコード（参考）】

3K107

5C080

5C094

5C380

5F110

5G435

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC41

3K107DD46Z

3K107DD90

3K107DD95

3K107EE04

3K107FF15

3K107GG12

3K107GG28

3K107HH05

5C080AA06

5C080BB05

5C080CC03

5C080DD05

5C080EE29

5C080FF11

5C080FF12

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C094AA23

5C094BA03

5C094BA27

5C094CA19

5C094DA15

5C094DB04

5C094FA01

5C094FA02

5C094FB02

5C094FB05

5C094FB14

5C094FB15

5C094FB19

5C094JA01

5C094JA08

5C380AA01

5C380AA02

5C380AB06

5C380AB34

5C380BA39

5C380BB02

5C380CA12

5C380CB01

5C380CC04

5C380CC07

5C380CC26

5C380CC27

5C380CC33

5C380CC39

5C380CC65

5C380CD035

5C380DA02

5C380DA06

5F110BB01

5F110BB02

5F110CC02

5F110CC08

5F110DD01

5F110DD02

5F110DD12

5F110DD13

5F110DD14

5F110DD15

5F110EE01

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110EE14

5F110EE30

5F110FF02

5F110FF03

5F110FF09

5F110GG01

5F110GG13

5F110GG15

5F110HJ01

5F110HJ15

5F110HJ30

5F110HL01

5F110HL02

5F110HL03

5F110HL04

5F110HL06

5F110HL07

5F110HL23

5F110HL24

5F110NN03

5F110NN22

5F110NN23

5F110NN24

5F110NN35

5F110NN42

5F110NN43

5F110NN45

5F110NN46

5F110NN47

5F110NN53

5F110NN54

5F110NN55

5F110NN71

5F110NN72

5F110NN73

5F110NN78

5F110PP13

5F110QQ11

5G435AA16

5G435BB05

5G435CC09

5G435HH20

5G435KK05

5G435KK10

(57)【要約】

表示装置が提供される。表示装置は、複数個の絶縁層と、発光素子と、前記発光素子に電気的に連結される画素回路とを含む。前記画素回路は第１トランジスタを含む。前記第１トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置されるチャネル領域とを含む金属酸化物半導体パターンと、前記金属酸化物半導体パターンの上に配置され、前記チャネル領域に重畳する第１ゲートと、前記第１ゲートの上に配置される金属酸化物パターンとを含む。

【特許請求の範囲】

【請求項1】

複数個の絶縁層と、
発光素子と、
前記発光素子に電気的に連結される画素回路と、を含み、
前記画素回路は第１トランジスタを含むが、
前記第１トランジスタは、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置されるチャネル領域とを含む金属酸化物半導体パターンと、
前記金属酸化物半導体パターンの上に配置され、平面上で前記チャネル領域に重畳する第１ゲートと、
前記第１ゲートの上に配置される金属酸化物パターンと、を含む表示装置。

【請求項2】

前記複数個の絶縁層は、
前記チャネル領域と前記第１ゲートとの間に配置される第１絶縁層と、
第１部分が前記第１ゲートと前記金属酸化物パターンとの間に配置され、第２部分が前記ソース領域の上に配置され、第３部分が前記ドレイン領域の上に配置される第２絶縁層と、
前記第２絶縁層及び前記金属酸化物パターンの上に配置され第３絶縁層とを含む請求項１に記載の表示装置。

【請求項3】

前記第１絶縁層は酸化シリコン層を含み、
前記第２絶縁層は酸化シリコン層または酸窒化シリコン層を含み、
前記第３絶縁層は酸窒化シリコン層と、前記酸窒化シリコン層の上に配置される窒化シリコン層とを含む請求項２に記載の表示装置。

【請求項4】

前記第２絶縁層は前記第１絶縁層の側面をカバーする請求項２に記載の表示装置。

【請求項5】

前記金属酸化物パターンは前記第１ゲートに電気的に連結される請求項１に記載の表示装置。

【請求項6】

前記画素回路は前記金属酸化物パターンの上に配置される導電パターンを更に含む請求項１に記載の表示装置。

【請求項7】

前記第１ゲートと前記導電パターンとの間には前記複数個の絶縁層のうちの対応する絶縁層が配置され、
前記第１ゲートと前記導電パターンはキャパシタを画定(定義)する請求項６に記載の表示装置。

【請求項8】

前記第１トランジスタは前記キャパシタの充電容量に基づいて前記発光素子の駆動電流を制御する請求項７に記載の表示装置。

【請求項9】

前記画素回路は第２トランジスタを更に含むが、
前記第２トランジスタは金属酸化物半導体パターンを含み、
前記第２トランジスタは前記キャパシタにデータ電圧を提供する請求項７に記載の表示装置。

【請求項10】

前記金属酸化物パターンの周縁は前記導電パターンの周縁に整列される請求項６に記載の表示装置。

【請求項11】

前記チャネル領域の長さは３μｍ以下である請求項１に記載の表示装置。

【請求項12】

前記第１トランジスタは第２ゲートを更に含み、前記第２ゲートは、前記金属酸化物半導体パターンの下側に配置されて、前記第１ゲートと電気的に連結される請求項１に記載の表示装置。

【請求項13】

前記金属酸化物パターンは、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）のうちの少なくとも一つ以上を含む請求項１に記載の表示装置。

【請求項14】

前記金属酸化物パターンの厚さは１００Å乃至３００Åである請求項１に記載の表示装置。

【請求項15】

ベース層の上に、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置されるチャネル領域とを含む金属酸化物半導体パターンと、前記チャネル領域の上に配置される第１絶縁層と、前記第１絶縁層の上に配置されるゲートとを含むトランジスタを形成するステップと、
前記ゲート、前記ソース領域、及び前記ドレイン領域をカバーする第２絶縁層を形成するステップと、
前記第２絶縁層の上に金属酸化物層を形成するステップと、
前記金属酸化物層の少なくとも一部分をエッチングするステップと、
前記第２絶縁層の上に第３絶縁層を形成するステップと、を含む表示装置の製造方法。

【請求項16】

前記金属酸化物層の上に前記ゲートに重畳する導電パターンを形成するステップを更に含む請求項１５に記載の表示装置の製造方法。

【請求項17】

前記金属酸化物層の少なくとも一部分をエッチングするステップにおいて、前記導電パターンはマスクとして利用され、
前記金属酸化物層から平面上で前記導電パターンに重畳する金属酸化物パターンが形成される請求項１６に記載の表示装置の製造方法。

【請求項18】

前記金属酸化物パターンの周縁は前記導電パターンの周縁に整列される請求項１７に記載の表示装置の製造方法。

【請求項19】

金属酸化物層を形成するステップにおいて、反応ガスに対する酸素ガスの分圧は５０％乃至１００％である請求項１５に記載の表示装置の製造方法。

【請求項20】

ベース層の上にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置されるチャネル領域とを含む金属酸化物半導体パターンと、前記ベース層の上に配置され、前記金属酸化物層半導体パターンをカバーする第１絶縁層と、前記第１絶縁層の上に配置されるゲートとを含むトランジスタを形成するステップと、
前記第１絶縁層の上に前記ゲートをカバーする金属酸化物層を形成するステップと、
前記金属酸化物層の少なくとも一部分をエッチングするステップと、
前記ベース層の上に第２絶縁層を形成するステップと、を含む表示装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は表示装置及びその製造方法に関し、酸化物トランジスタを備えた表示装置及びその製造方法に関する。

【背景技術】

【0002】

表示装置は、複数個の画素と、複数個の画素を制御する駆動回路（例えば、スキャン駆動回路及びデータ駆動回路）とを含む。複数個の画素のそれぞれは、表示素子と、表示素子を制御する画素回路とを含む。画素回路は有機的に連結される複数個のトランジスタを含む。

【0003】

複数個のトランジスタはシリコン半導体を含むか、金属酸化物半導体を含む。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、駆動電圧の範囲が広くなった酸化物トランジスタを含む表示装置を提供することである。

【0005】

本発明の目的は、前記表示装置の製造方法を提供することである。

【課題を解決するための手段】

【0006】

本発明の一実施例による表示装置は、複数個の絶縁層と、発光素子と、前記発光素子に電気的に連結される画素回路とを含む。前記画素回路は第１トランジスタを含む。前記第１トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置されるチャネル領域とを含む金属酸化物半導体パターンと、前記金属酸化物半導体パターンの上に配置され、前記チャネル領域に重畳する第１ゲートと、前記第１ゲートの上に配置される金属酸化物パターンとを含みうる。

【0007】

前記複数個の絶縁層は、前記チャネル領域と前記第１ゲートとの間に配置される第１絶縁層と、第１部分が前記第１ゲートと前記金属酸化物パターンとの間に配置され、第２部分が前記ソース領域の上に配置され、第３部分が前記ドレイン領域の上に配置される第２絶縁層と、前記第２絶縁層及び前記金属酸化物パターンの上に配置され第３絶縁層とを含みうる。

【0008】

前記第１絶縁層は酸化シリコン層を含み、前記第２絶縁層は酸化シリコン層または酸窒化シリコン層を含み、前記第３絶縁層は酸窒化シリコン層と、前記酸窒化シリコン層の上に配置される窒化シリコン層とを含みうる。

【0009】

前記第２絶縁層は前記第１絶縁層の側面をカバーしうる。

【0010】

前記金属酸化物パターンは前記第１ゲートに電気的に連結されうる。

【0011】

前記画素回路は、前記金属酸化物パターンの上に配置される導電パターンを更に含みうる。

【0012】

前記第１ゲートと前記導電パターンとの間には、前記複数個の絶縁層のうちの対応する絶縁層が配置され、前記第１ゲートと前記導電パターンはキャパシタを画定(定義)しうる。

【0013】

前記第１トランジスタは、前記キャパシタの充電容量に基づいて前記発光素子の駆動電流を制御しうる。

【0014】

前記画素回路は第２トランジスタを更に含みうる。前記第２トランジスタは金属酸化物半導体パターンを含みうる。前記第２トランジスタは前記キャパシタにデータ電圧を提供しうる。

【0015】

前記金属酸化物パターンの周縁(edge)は前記導電パターンの周縁に整列されうる。

【0016】

前記チャネル領域の長さは３μｍ以下である。

【0017】

前記第１トランジスタは第２ゲートを更に含むが、前記第２ゲートは前記金属酸化物半導体パターンの下側に配置されて前記第１ゲートと電気的に連結されうる。

【0018】

前記金属酸化物パターンは、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）のうちの少なくとも一つ以上を含みうる。

【0019】

前記金属酸化物パターンの厚さは１００Å乃至３００Åである。

【0020】

本発明の一実施例による表示装置の製造方法は、ベース層の上にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置されるチャネル領域とを含む金属酸化物半導体パターンと、前記チャネル領域の上に配置される第１絶縁層と、前記第１絶縁層の上に配置されるゲートとを含むトランジスタを形成するステップと、前記ゲート、前記ソース領域、及び前記ドレイン領域をカバーする第２絶縁層を形成するステップと、前記第２絶縁層の上に金属酸化物層を形成するステップと、前記金属酸化物層の少なくとも一部分をエッチングするステップと、前記第２絶縁層の上に第３絶縁層を形成するステップと、を含みうる。

【0021】

前記金属酸化物層の上に前記ゲートに重畳する(重なり合う)導電パターンを形成するステップを更に含みうる。

【0022】

前記金属酸化物層の少なくとも一部分をエッチングするステップにおいて、前記導電パターンはマスクとして利用され、前記金属酸化物層から平面上で前記導電パターンに重畳する金属酸化物パターンが形成されうる。

【0023】

前記金属酸化物パターンの周縁は前記導電パターンの周縁に整列されうる。

【0024】

金属酸化物層を形成するステップにおいて、反応ガスに対する酸素ガスの分圧は５０％乃至１００％でありうる。

【0025】

本発明の一実施例による表示装置の製造方法は、ベース層の上にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置されるチャネル領域とを含む金属酸化物半導体パターンと、前記ベース層の上に配置され、前記金属酸化物層半導体パターンをカバーする第１絶縁層と、前記第１絶縁層の上に配置されるゲートとを含むトランジスタを形成するステップと、前記第１絶縁層の上に前記ゲートをカバーする金属酸化物層を形成するステップと、前記金属酸化物層の少なくとも一部分をエッチングするステップと、前記ベース層の上に第２絶縁層を形成するステップと、を含みうる。

【発明の効果】

【0026】

上述によると、金属酸化物のパターンを形成するステップにおいて、金属酸化物半導体パターンをカバーする絶縁層の上に酸素が注入される。酸素は金属酸化物半導体パターンのソース領域とドレイン領域に拡散され、ソース領域とドレイン領域のキャリアを減少させる。キャリアが減少されたソース領域とドレイン領域の抵抗が増加し、それによって酸化物トランジスタの電圧－電流特性が変化する。酸化物トランジスタの駆動電圧の範囲が広くなりうる。

【0027】

注入された酸素は、チャネル領域に拡散しうる。特に、ゲートによって露出されたチャネル領域の端領域に酸素が拡散しうる。拡散した酸素は、チャネル領域の端領域内の酸素欠乏を除去する。酸素欠乏が減少されて、それに結合する水素が減少されることで、チャネル領域の外側領域のキャリア濃度は増加しない。つまり、チャネル領域の周縁領域のチャネル特性が維持され、チャネル領域の有効長さがチャネル領域の長さと実質的に同じく維持されうる。

【図面の簡単な説明】

【0028】

【図1】本発明の一実施例による表示装置のブロック図である。

【図2】本発明の一実施例による画素の等価回路図である。

【図3】図２に示した画素を駆動するための駆動信号の波形図である。

【図4】本発明の一実施例による表示パネルの断面図である。

【図5】酸化物トランジスタとシリコントランジスタの電圧－電流特性を比較したグラフである。

【図6】本発明の一実施例による第１トランジスタの拡大された断面図である。

【図7】本発明の一実施例による酸化物トランジスタと比較例による酸化物トランジスタの電圧－電流特性を比べたグラフである。

【図8a】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図8b】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図8c】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図8d】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図8e】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図8f】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図9】本発明の一実施例による第１トランジスタの拡大された断面図である。

【図10】本発明の一実施例による第１トランジスタの拡大された断面図である。

【図11a】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図11b】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図11c】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図11d】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図11e】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【図11f】本発明の一実施例による表示パネルの製造工程を示す断面図である。

【発明を実施するための形態】

【0029】

本明細書において、ある構成要素（または領域、層、部分など）が他の構成要素の「上にある」、または「結合される」と言及されれば、それは他の構成要素の上に直接配置・連結・結合され得るか、またはそれらの間に第３の構成要素が配置され得ることを意味する。

【0030】

同じ図面符号は同じ構成要素を指す。また、図面において、構成要素の厚さ、割合、及び寸法は技術的内容の効果的な説明のために誇張されている。「及び／または」は、関連する構成要素が定義する一つ以上の組み合わせを全て含む。

【0031】

第１、第２などの用語は多様な構成要素を説明するのに使用されるが、前記構成要素は前記用語に限らない。前記用語は一つの構成要素を他の構成要素から区別する目的にのみ使用される。例えば、本発明の権利範囲を逸脱しないながらも第１構成要素は第２構成要素と命名されてもよく、類似して第２構成要素も第１構成要素と命名されてもよい。単数の表面は文脈上明白に異なるように意味しない限り、複数の表現を含む。

【0032】

また、「下に」、「下側に」、「上に」、「上側に」などの用語は、図面に示した構成要素の連関関係を説明するために使用される。前記用語は相対的な概念であって、図面に示した方向を基準に説明される。

【0033】

「含む」または「有する」などの用語は、明細書の上に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定するものであって、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加の可能性を予め排除しないと理解すべきである。

【0034】

異なるように定義されない限り、本明細書で使用された全ての用語（技術的及び科学的用語を含む）は、本発明の属する技術分野の当業者によって一般的に理解されるようなものと同じ意味を有する。また、一般的に使用される辞書で定義された用語と同じ用語は、関連技術の脈絡で有する意味と一致する意味を有すると解釈すべきであり、ここで明示的に定義されない限り、過度に理想的であるか形式的な意味に解釈してはならない。

【0035】

以下、図面を参照して本発明の実施例を説明する。

【0036】

図１は、本発明の一実施例による表示装置ＤＤのブロック図である。表示装置ＤＤは、タイミング制御部ＴＣと、スキャン駆動回路ＳＤＣと、データ駆動回路ＤＤＣと、表示パネルＤＰとを含む。本実施例において、表示パネルＤＰは発光型示パネルと説明される。発光型表示パネルは、有機発光表示パネルまたは無機発光表示パネルを含みうる。

【0037】

タイミング制御部ＴＣは、入力映像信号を受信し、スキャン駆動回路ＳＤＣとのインターフェースの仕様に合うように入力映像信号のタイミングフォーマットを変換して、映像データＤ－ＲＧＢを生成する。タイミング制御部ＴＣは、映像データＤ－ＲＧＢと各種制御信号ＤＣＳ、ＳＣＳを出力する。

【0038】

スキャン駆動回路ＳＤＣは、タイミング制御部ＴＣからスキャン制御信号ＳＣＳを受信する。スキャン制御信号ＳＣＳは、スキャン駆動回路ＳＤＣの動作を開始する垂直開始信号と、信号の出力時期を決定するクロック信号などを含みうる。スキャン駆動回路ＳＤＣは、複数個のスキャン信号を生成し、対応するスキャン信号ラインＳＬ１１乃至ＳＬ１ｎに順次に出力する。また、スキャン駆動回路ＳＤＣは、スキャン制御信号ＳＣＳに応答して複数個の発光制御信号を生成し、対応する発光信号ラインＥＬ１乃至ＥＬｎに、複数個の発光制御信号を出力する。

【0039】

図１では、複数個のスキャン信号と複数個の発光制御信号が一つのスキャン駆動回路ＳＤＣから出力されると示したが、本発明はこれに限らない。本発明の一実施例において、表示装置ＤＤは複数個のスキャン駆動回路を含みうる。また、本発明の一実施例において、複数個のスキャン信号を生成して出力する駆動回路と、複数個の発光制御信号を生成して出力する駆動回路とは、別個に形成されうる。

【0040】

データ駆動回路ＤＤＣは、タイミング制御部ＴＣからデータ制御信号ＤＣＳ及び映像データＤ－ＲＧＢを受信する。データ駆動回路ＤＤＣは、映像データＤ－ＲＧＢをデータ信号に変換し、データ信号を、後述する複数個のデータラインＤＬ１乃至ＤＬｍに出力する。データ信号は、映像データＤ－ＲＧＢの階調値に対応するアナログ電圧である。

【0041】

発光表示パネルＤＰは、複数個のグループのスキャンラインを含みうる。図１には、第１グループのスキャン信号ラインＳＬ１１乃至ＳＬ１ｎを例示的に示している。発光表示パネルＤＰは、発光信号ラインEＥＬ１乃至ＥＬｎと、データラインＤＬ１乃至ＤＬｍと、第１電圧ラインＶＬ１と、第２電圧ラインＶＬ２と、第３電圧ラインＶＬ３と、第４電圧ラインＶＬ４と、複数個の画素ＰＸとを含む。

【0042】

第１グループのスキャン信号ラインＳＬ１乃至ＳＬｎは、第１方向ＤＲ１に延長され、第２方向ＤＲ２に配列されうる。データラインＤＬ１乃至ＤＬｍは、第１グループのスキャン信号ラインＳＬ１１乃至ＳＬ１ｎと交差しうる。

【0043】

第１電圧ラインＶＬ１は第１電源電圧ＥＬＶＳＳを受信する。第２電圧ラインＶＬ２は第２電源電圧ＥＬＶＤＤを受信する。第２電源電圧ＥＬＶＤＤは第１電源電圧ＥＬＶＳＳより高いレベルを有する。第３電圧ラインＶＬ３は基準電圧Ｖｒｅｆ（以下、第１電圧）を受信する。第４電圧ラインＶＬ４は初期化電圧Ｖｉｎｔ（以下、第２電圧）を受信する。第１電圧Ｖｒｅｆは第２電源電圧ＥＬＶＤＤより低いレベルを有する。第２電圧Ｖｉｎｔは第２電源電圧ＥＬＶＤＤより低いレベルを有する。本実施例において、第２電圧Ｖｉｎｔは、第１電圧Ｖｒｅｆ及び第１電源電圧ＥＬＶＳＳより低いレベルを有しうる。

【0044】

第１電圧ラインＶＬ１、第２電圧ラインＶＬ２、第３電圧ラインＶＬ３、及び第４電圧ラインＶＬ４のうちの少なくともいずれか一つは、第１方向ＤＲ１に延長されるラインと第２方向ＤＲ２に延長されるラインのうちの少なくとも一つを含む。電圧ラインの第１方向ＤＲ１に延長されるラインと第２方向ＤＲ２に延長されるラインは、図４に示した複数個の絶縁層１０乃至４０のうち互いに異なる層の上に配置されても互いに電気的に連結される。

【0045】

これまで図１を参照して一実施例による表示装置ＤＤを説明したが、本発明の表示装置ＤＤはこれに限らない。画素駆動回路の構成によって信号ラインが更に追加されるか省略されてもよい。また、一つの画素ＰＸと信号ラインの電気的連結関係も変更されてもよい。

【0046】

複数個の画素ＰＸは互いに異なるカラーの光を生成する複数個のグループを含みうる。例えば、赤色光を生成する赤色画素と、緑色光を生成する緑色画素と、青色光を生成する青色画素とを含む。赤色画素の発光素子、緑色画素の発光素子、及び青色画素の発光素子は互いに異なる物質の発光層を含みうる。

【0047】

画素回路は複数個のトランジスタと少なくとも一つのキャパシタとを含む。スキャン駆動回路ＳＤＣとデータ駆動回路ＤＤＣのうと少なくともいずれか一つは、画素回路と同じ工程によって形成される複数個のトランジスタを含みうる。

【0048】

図２は、本発明の一実施例による画素ＰＸｉｊの等価回路図である。図３は、図２に示した画素ＰＸｉｊを駆動するための駆動信号の波形図である。

【0049】

図２には、第１グループのスキャンラインＳＬ１１乃至ＳＬ１ｎ（図１を参照）のうちのｉ番目のスキャンラインＳＬ１ｉに連結され、複数のデータラインＤＬ１乃至ＤＬｍ（図１を参照）のうちｊ番目のデータラインＤＬｊに連結される画素ＰＸｉｊを代表的に示している。画素ＰＸｉｊは第２グループのスキャンラインのうちｉ番目のスキャンラインＳＬ２ｉに連結され、第３グループのスキャンラインのうちｉ番目のスキャンラインＳＬ３ｉに連結される。

【0050】

本実施例において、画素回路は、第１乃至第５トランジスタＴ１乃至Ｔ５と、第１キャパシタＣ１乃至第３キャパシタＣ３と、発光素子ＯＬＥＤとを含む。本実施例において、第１乃至第５トランジスタＴ１乃至Ｔ５はＮ型と説明される。但し、これに限らず、第１乃至第５トランジスタＴ１乃至Ｔ５のうち少なくとも一つ以上はＰ型のトランジスタであってもよい。また、本発明の一実施例において、第１乃至第５トランジスタＴ１乃至Ｔ４のうち少なくとも一つは省略されるか、追加のトランジスタが画素ＰＸｉｊに更に含まれてもよい。

【0051】

本実施例において、第１乃至第５トランジスタＴ１乃至Ｔ５それぞれはゲートを含むと示したが、少なくともいずれか一つのトランジスタは一つのゲートのみを含む。第２乃至第５トランジスタＴ２乃至Ｔ５のそれぞれにおける上部ゲートＧ２－１、Ｇ３－１、Ｇ４－１、Ｇ５－１と下部ゲートＧ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２とは互いに電気的に連結されていると示したが、これに限らない。第２乃至第５トランジスタＴ２乃至Ｔ５のそれぞれの下部ゲートＧ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２は、フローティング電極であってもよい。

【0052】

本実施例において、第１トランジスタＴ１は駆動トランジスタであり、第２トランジスタＴ２はスイッチングトランジスタである。第１トランジスタＴ１のゲートＧ１－１（以下、第１上部ゲート）が連結されるノードは第１ノードＮＤ１と定義され、第１トランジスタＴ１のソースＳ１が連結されるノードは第２ノードＮＤ２と定義されうる。

【0053】

発光素子ＯＬＥＤは、第１ノードＮＤ１に電気的に接続される第１電極と、第１電源電圧ＥＬＶＳＳを受信する第２電極と、第１電極と第２電極との間に配置される発光層とを含む。発光素子ＯＬＥＤに関する具体的な説明は後述する。

【0054】

第１トランジスタＴ１は第２電源電圧ＥＬＶＤＤを受信する第２電源ラインＶＬ２と第２ノードＮＤ２との間に電気的に接続される。第１トランジスタＴ１は、第２ノードＮＤ２に接続されるソースＳ１（以下、第１ソース）と、ドレインＤ１（以下、第１ドレイン）と、チャネル領域（または半導体領域）と、第１上部ゲートＧ１－１とを含む。第１トランジスタＴ１は第２ノードＮＤ２に連結されるゲートＧ１－２（以下、第１下部ゲート）を更に含む。第１トランジスタＴ１は第１キャパシタＣ１の充電容量に基づいて発光素子ＯＬＥＤの駆動電流を制御する。

【0055】

第２トランジスタＴ２第１データラインＤＬｊと第１ノードＮＤ１との間に電気的に接続される。第２トランジスタＴ２は、第１ノードＮＤ１に接続されるソースＳ２（以下、第２ソース）と、第１データラインＤＬｊに接続されるドレインＤ２（以下、第２ドレイン）と、チャネルと、第１グループのｉ番目のスキャンラインＳＬ１ｉに連結されるゲートＧ２－１（以下、第２上部ゲート）とを含みうる。第２トランジスタＴ２は第２上部ゲートＧ２－１に電気的に連結されるゲートＧ２－２（以下、第２下部ゲート）を更に含みうる。後述する第３乃至第５トランジスタＴ３乃至Ｔ５は、第２上部ゲートＧ２－１と第２下部ゲートＧ２－２に対応する上部ゲートＧ３－１、Ｇ４－１、Ｇ５－１と下部ゲートＧ３－２、Ｇ４－２、Ｇ５－２とを含む。第２トランジスタＴ２は第１キャパシタＣ１にデータ電圧を提供する。

【0056】

第３トランジスタＴ３は、第１ノードＮＤ１と第１電圧Ｖｒｅｆを受信する第３電圧ラインＶＬ３との間に電気的に接続される。第３トランジスタＴ３は、第１ノードＮＤ１に接続されるドレインＤ３（以下、第３ドレイン）と、第３電圧ラインＶＬ３に接続されるソースＳ３（以下、第３ソース）と、チャネル領域と、第２グループのｉ番目のスキャンラインＳＬ２ｉに連結される第３上部ゲートＧ３－１とを含みうる。

【0057】

第４トランジスタＴ４は、第２電圧Ｖｉｎｔを受信する第１電圧ラインＶＬ４と第２ノードＮＤ２との間に電気的に接続される。第４トランジスタＴ４は、第２ノードＮＤ２に接続されるドレイン（以下、第４ドレイン）と、第４電圧ラインＶＬ４に接続されるソースＳ４（以下、第４ソース）と、チャネル領域と、第３グループのｉ番目のスキャンラインＳＬ３ｉに連結される第４上部ゲートＧ４－１とを含みうる。

【0058】

第５トランジスタＴ５は第２電圧ラインＶＬ２と第１ドレインＤ１または第１ソースＳ１との間に電気的に接続される。本実施例において、第５トランジスタＴ５は、第２電源ラインＶＬ２に接続されるソースＳ５（以下、第５ソース）と、第１ドレインＤ１に接続されるドレインＤ５（以下、第５ドレイン）と、チャネル領域と、ｉ番目の発光信号ラインＥＬｉに連結される第５上部ゲートＧ５－１とを含みうる。

【0059】

第１キャパシタＣ１は、第１ノードＮＤ１と第２ノードＮＤ２との間に電気的に接続される。第１キャパシタＣ１は、第１ノードＮＤ１に接続する第１電極Ｅ１－１と第２ノードＮＤ２に接続する第２電極Ｅ１－２とを含む。

【0060】

第２キャパシタＣ２は第２電圧ラインＶＬ２と第２ノードＮＤ２との間に電気的に接続される。第２キャパシタＣ２は、第２電源ラインＶＬ２に接続する第１電極Ｅ２－１と第２ノードＮＤ２に接続する第２電極Ｅ２－２とを含む。

【0061】

第３キャパシタＣ３は発光素子ＯＬＥＤの第１電極と第２電極との間に電気的に接続される。第３キャパシタＣ３は、発光素子ＯＬＥＤの第１電極に接続する第１電極Ｅ３－１と、発光素子ＯＬＥＤの第２電極に接続する第２電極Ｅ３－２とを含む。

【0062】

図２及び図３を参照して画素ＰＸｉｊの動作をより詳細に説明する。表示装置ＤＤ（図１を参照）はフレー部区間ごとに映像を表示する。第１グループのスキャンライン、第２グループのスキャンライン、第３グループのスキャンライン、及び発光信号ラインそれぞれの信号ラインはフレーム区間の間に順次にスキャニングされる。図３はフレーム区間のうち一部を示している。

【0063】

図３を参照すると、信号Ｅｉ、ＧＲｉ、ＧＷｉ、ＧＩｉのそれぞれは一部区間の間に高レベル（Ｖ－ＨＩＧＨ）を有し、一部区間の間に低レベルＶ－ＬＯＷを有する。上述したＮタイプの第１乃至第５トランジスタＴ１乃至Ｔ５は対応する制御信号が高レベルＶ－ＨＩＧＨを有する際にターンオンされる。

【0064】

非発光区間は初期化区間ＩＰと、補償区間ＣＰと、書き込み区間ＷＰとを含む。初期化区間ＩＰの間、第３トランジスタＴ３と第４トランジスタＴ４がターンオンされる。第１ノードＮＤ１は第１電圧Ｖｒｅｆに初期化される。第２ノードＮＤ１は第２電圧Ｖｉｎｔに初期化される。第１キャパシタＣ１が第１電圧Ｖｒｅｆと第２電圧Ｖｉｎｔの差の値に初期化される。第２キャパシタＣ２が第２電源電圧ＥＬＶＤＤと第２電圧Ｖｉｎｔとの差の値に初期化される。第３キャパシタＣ３が第１電源電圧ＥＬＶＳＳと第２電圧Ｖｉｎｔとの差の値に初期化される。

【0065】

補償区間ＣＰの間、第３トランジスタＴ３と第５トランジスタＴ５がターンオンされる。第１キャパシタＣ１には第１トランジスタＴ１の閾値に当たる電圧が補償される。

【0066】

書き込み区間ＷＰの間、第２トランジスタＴ２がターンオンされる。第２トランジスタＴ２はデータ信号ＤＳに対応する電圧（またはデータ電圧）を出力する。結果的に第１キャパシタＣ１にはデータ信号ＤＳに対応する電圧レベルが充電される。第１キャパシタＣ１には第１トランジスタＴ１の閾値が補償されたデータ信号ＤＳが充電される。画素ＰＸ（図１を参照）ごとに駆動トランジスタの閾値が異なるが、図２及び図３に示した画素ＰＸｉｊは駆動トランジスタの閾値の偏差にかかわらずにデータ信号ＤＳに比例する大きさの電流を発光素子ＯＬＥＤに供給しうる。

【0067】

次に、発光区間の間、第５トランジスタＴ５がターンオンされる。第１トランジスタＴ１は第１キャパシタＣ１に保存されている充電容量に対応する電流を発光素子ＯＬＥＤに提供する。発光素子ＯＬＥＤはデータ信号ＤＳに対応する輝度で発光されうる。

【0068】

図４は、本発明の一実施例による表示パネルＤＰの断面図である。図４は図２に示した画素ＰＸｉｊのうち一部構成に対応する部分の断面を示している。

【0069】

図４を参照すると、表示パネルＤＰは、ベース層ＢＳと、ベース層ＢＤの上に配置される回路素子層ＤＰ－ＣＬと、表示素子層ＤＰ－ＯＬＥＤと、封止層ＴＦＥとを含みうる。表示パネルＤＰは、反射防止層または屈折率調節層などといった機能層を更に含む。回路素子層ＤＰ－ＣＬは、少なくとも複数個の絶縁層と回路素子を含みうる。以下で説明される絶縁層は、有機層及び／または無機層を含みうる。

【0070】

コーティング、蒸着などの工程によって、絶縁層、半導体層、及び導電層を形成する。次に、フォトリソグラフィ及びエッチング工程によって、絶縁層、半導体層、及び導電層を選択的にパターニングする。このような工程によって、半導体パターン、導電パターン、信号ラインなどを形成する。同じ層に配置されるパターンは、同じ工程によって形成される。

【0071】

ベース層ＢＳは合成樹脂フィルムを含みうる。合成樹脂フィルムは熱硬化性樹脂を含む。特に、合成樹脂層は、ポリイミド系樹脂層であるが、その材料は特に限らない。合成樹脂層は、アクリル系樹脂、メタクリル系樹脂、ポリイソプレン系樹脂、ビニル系樹脂、エポキシ系樹脂、ウレタン系樹脂、セルロース系樹脂、シロキサン系樹脂、ポリアミド系樹脂、及びフェリレン系樹脂のうち少なくともいずれか一つを含みうる。その他、ベース層は、ガラス基板、金属基板、または有機／無機複合材料基板などをみうる。ベース層は、第１ポリイミド層と、第２ポリイミド層と、これらの間に配置される無機層とを含みうる。

【0072】

ベース層ＢＳの上面に少なくとも一つの無機層を形成する。無機層は、酸化アルミニウム、酸化チタン、酸化シリコンド、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ジルコニウム、及び酸化ハフニウムのうちの少なくとも一つを含みうる。無機層は多層（積層膜）に形成されうる。多層の無機層は、後述するバリア層ＢＲＬ及び／またはバッファ層ＢＦＬを構成しうる。バリア層ＢＲＬとバッファ層ＢＦＬは選択的に配置されうる。

【0073】

バリア層ＢＲＬは、外部から異物が流入されることを防止する。バリア層ＢＲＬは、酸化シリコン層と窒化シリコン層とを含みうる。これらのそれぞれは複数個で提供され、酸化シリコン層と窒化シリコン層は交互に積層されうる。

【0074】

バリア層ＢＲＬの上に導電層（以下、第１導電層）が配置される。第１導電層は複数個の導電パターンを含みうる。図４には、第１導電層の一部パターンが示されている。第１下部ゲートＧ１－２、第２下部ゲートＧ２－２、及び第１導電パターンＰ１を、導電パターンの一例として示している。

【0075】

第１導電パターンは、図２に示した第２キャパシタＣ２の第２電極Ｅ２－２を定義する。図４では、第１下部ゲートＧ１－２と第１導電パターンＰ１とは、離隔されて示されているが、これらは電気的に連結されうる。他の層の上に配置される導電パターンを介して互いに連結されるか、平面上で一体の形状を有してもよい。

【0076】

バッファ層ＢＦＬは、第１下部ゲートＧ１－２、第２下部ゲートＰ２、及び第１導電パターンＰ１をカバーするように、バリア層ＢＲＬの上に配置されうる。バッファ層ＢＦＬは、ベース層ＢＳと、半導体パターン及び／または導電パターンとの間の結合力を向上させる。バッファ層ＢＦＬは、酸化シリコン層及び窒化シリコン層を含む。酸化シリコン層と窒化シリコン層とは交互に積層される。

【0077】

バッファ層ＢＦＬの上に半導体層が配置される。半導体層は複数個の半導体パターンを含みうる。本実施例において、半導体パターンは金属酸化物パターンＳＰでありうる。金属酸化物半導体パターンＳＰは、結晶質または非晶質の酸化物半導体を含みうる。例えば、金属酸化物半導体パターンＳＰは、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタン（Ｔｉ）などの金属酸化物、または亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタン（Ｔｉ）などの金属とこれらの酸化物の混合物質を含む。酸化物半導体は、インジウム－錫酸化物（ＩＴＯ）、インジウム－ガリウム－亜鉛酸化物（ＩＧＺＯ）、亜鉛酸化物（ＺｎＯ）、インジウム－亜鉛酸化物（ＩＺｎＯ）、亜鉛－インジウム酸化物（ＺＩＯ）、チタン酸化物（ＴｉＯ）、インジウム－亜鉛－錫酸化物（ＩＺＴＯ）、亜鉛－錫酸化物（ＺＴＯ）などを含みうる。

【0078】

金属酸化物半導体パターンＳＰは、金属酸化物が還元されたのか否かによって区分される複数個の領域を含みうる。金属酸化物が還元された領域（以下、還元領域）は、そうではない領域（以下、非還元領域）に比べ大きい伝導性を有する。還元領域は、実質的に、トランジスタのソース領域、ドレイン領域、または信号伝達領域の役割を有する。非還元領域が実質的にトランジスタのチャネル領域（または半導体領域、または非還元領域）に当たる。言い換えれば、半導体パターンの一部分はトランジスタのチャネル領域であり、他の一部分はトランジスタのソース領域またはドレイン領域であり、また他の一部分は信号伝達領域でありうる。

【0079】

実質的に、後述する第１上部ゲートＧ１－１が第１トランジスタＴ１のチャネル領域Ａ１を画定（定義；範囲を規定）し、後述する第２上部ゲートＧ２－１が第２トランジスタＴ２のチャネル領域Ａ２を画定（定義）する。第１上部ゲートＧ１－１の幅に対応するように第１トランジスタＴ１のチャネル領域Ａ１の長さが決定され、第２上部ゲートＧ２－１の幅に対応するように第２トランジスタＴ２のチャネル領域Ａ２の長さが決定される。

【0080】

ソース領域またはドレイン領域は、それ自体で、図２にて説明したトランジスタＴ１乃至Ｔ４のソースまたはドレインでありうる。トランジスタＴ１乃至Ｔ５のソースまたはドレインは、上述した半導体パターンのソース領域またはドレイン領域とそれに接続される導電パターンを含んでもよい。以下、説明の便宜上、金属酸化物半導体パターンＳＰのソース領域またはドレイン領域は、ソースまたはドレインと称される。

【0081】

図４に示したように、第１トランジスタＴ１はソースＳ１と、チャネル領域Ａ１と、ドレインＤ１とを含む金属酸化物半導体パターンＳＰを含む。第１トランジスタＴ１のソースＳ１及びドレインＤ１は、チャネル領域Ａ１から互いに反対方向に延長される。第２トランジスタＴ２のソースＳ２、チャネル領域Ａ２、及びドレインＤ２も、半導体パターンから形成される。

【0082】

上述した第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２は、遮光パターンの機能を有する。第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２は、第１トランジスタＴ１のチャネル領域Ａ１及び第２トランジスタＴ２のチャネル領域Ａ２の下側に、それぞれ配置され、外部からこれらに入射する光をブロッキングする。第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２は、外部の光が第１トランジスタＴ１及び第２トランジスタＴ２のそれぞれの電圧－電流特性を変化させることを防止する。

【0083】

バッファ層ＢＦＬの上に第１絶縁層１０が配置される。本実施例において、第１絶縁層１０は表示パネルＤＰに全面的に形成されず、トランジスタのチャネル領域または後述する特定の導電パターンにのみ重畳する（重なり合う）。第１絶縁層１０は複数個の絶縁パターンを含む。図４には、第１絶縁パターン１０－１、第２絶縁パターン１０－２、及び第３絶縁パターン１０－３が例示的に示されている。本発明の一実施例において、第１絶縁層１０はパターニングされないのでありうる。ここで、第１絶縁層１０は、金属酸化物半導体パターンＳＰをカバーする。

【0084】

第１絶縁パターン１０－１と第２絶縁パターン１０－２は、後述する第１上部ゲートＧ１－１と第２上部ゲートＧ２－１にそれぞれ重畳する。第３絶縁パターン１０－３は、後述する第２導電パターンＰ２に重畳する。

【0085】

第１絶縁層１０の上に導電層（以下、第２導電層）が配置される。第２導電層は、第１絶縁層１０にそれぞれ重畳する複数個の導電パターンを含みうる。図４には、第１上部ゲートＧ１－１、第２上部ゲートＧ２－１、及び第２導電パターンＰ２が第２導電層の導電パターンの一例として示されている。第２導電層と第１絶縁層１０が同じ工程を通じてエッチングされるため、第２導電層の導電パターンと第１絶縁層１０の絶縁パターンは実質的に同じ形状を有しうる。互いに重畳する第２導電層の導電パターンの周縁(edge)と、第１絶縁層１０の絶縁パターンの周縁とは整列される。第１上部ゲートＧ１－１は、図２に示した第１キャパシタＣ１の第１電極Ｅ１－１を画定(定義)する。平面上において、第１上部ゲートＧ１－１は、第１キャパシタＣ１の第１電極Ｅ１－１から延長されうるのであり、それに伴い、第１上部ゲートＧ１－１は、第１キャパシタＣ１の第１電極Ｅ１－１の一部分として定義されうる。

【0086】

第２導電パターンは、図２に示した第２キャパシタＣ２の第１電極Ｅ２－１を画定(定義)する。図示していないが、第２導電パターンＰ２は、第２電圧ラインＶＬ２と電気的に連結されうる。

【0087】

バッファ層ＢＦＬの上に第１上部ゲートＧ１－１、第２上部ゲートＧ２－１、及び第２導電パターンＰ２をカバーする第２絶縁層２０が配置される。第２絶縁層２０は、無機層及び／または有機層であり、単層または多層の構造を有しうる。第２絶縁層２０は、第１トランジスタＴ１のソースＳ１及びドレインＤ１、及び第２トランジスタＴ２のソースＳ２及びドレインＤ２をカバーしうる。第２絶縁層２０は、第１絶縁パターン１０－１、第２絶縁パターン１０－２、及び第３絶縁パターン１０－３のそれぞれの側面をカバーしうる。

【0088】

第２絶縁層２０の上に金属酸化物パターンＭＯＰが配置される。それに関する詳細な説明は、図６を参照して後述する。

【0089】

第２絶縁層２０の上に導電層（以下、第３導電層）が配置される。第３導電層は、第２絶縁層２０に重畳する複数個の導電パターンを含む。第３導電層は、第１上部ゲートＧ１－１に重畳する第３導電パターンＰ３を含む。第３導電パターンＰ３は、図２に示した第１キャパシタＣ１の第２電極Ｅ１－２を定義する。平面上において、第３導電パターンＰ３は、第１キャパシタＣ１の第２電極Ｅ１－２から延長され、それによって第３導電パターンＰ３は第１キャパシタＣ１の第２電極Ｅ１－２の一部分として定義される。

【0090】

本発明の一実施例において、第３導電層が導電パターンを含むとしても、第１上部ゲートＧ１－１に重畳する第３導電パターンＰ２は省略されうる。つまり、第１キャパシタＣ１の第２電極Ｅ１－２は、第１上部ゲートＧ１－１に重畳しなくてもよい。

【0091】

第２絶縁層２０の上に、第３導電層Ｐ３をカバーする第３絶縁層３０が配置される。本実施例において、第３絶縁層３０は、無機層及び／または有機層であり、単層または多層の構造を有しうる。

【0092】

第３絶縁層３０の上に、導電層（以下、第４導電層）が配置される。第４導電層は複数個の導電パターンを含みうる。第４導電層は複数個の連結電極を含みうる。図４には、第１乃至第3連結電極ＣＮＥ１乃至ＣＮＥ３が例示的に示されている。第１連結電極ＣＮＥは、バッファ層ＢＦＬ、第２及び第３絶縁層２０及び３０を貫通するコンタクト孔１１３を介して第１導電パターンＰ１に連結され、第２及び第３絶縁層２０及び３０を貫通するコンタクト孔１１５を介して第１ソースＳ１に連結され、第３絶縁層３０を貫通するコンタクト孔１１７を介して第３導電パターンＰ３に連結されうる。第２連結電極ＣＮＥ２は、第２及び第３絶縁層２０及び３０を貫通するコンタクト孔１０６を介して第２ソースＳ２に連結され、第３連結電極ＣＮＥ３は第２及び第３絶縁層２０及び３０を貫通するコンタクト孔１０７を介して第２ドレインＤ２に連結される。

【0093】

第３絶縁層３０の上に第４導電層をカバーする第４絶縁層４０が配置される。本実施例において、第４絶縁層４０は、有機層でありうるのであり、単層構造を有しうるが、特に限らない。

【0094】

第４絶縁層４０の上に導電層（以下、第５導電層）が配置される。第５導電層は複数個の導電パターンを含む。第５導電層は第４連結電極ＣＮＥ４を含む。第４連結電極ＣＮＥ４は、第４絶縁層４０を貫通するコンタクト孔２０３を介して第１連結電極ＣＮＥ１に連結される。

【0095】

第５導電層は、データラインＤＬｊと第１電圧ラインＶＬ１を更に含む。データラインＤＬｊは、第４絶縁層４０を貫通するコンタクト孔２０５を介して第３連結電極ＣＮＥ３に連結される。後述する発光素子ＯＬＥＤの第１電極ＡＥに重畳する第１電圧ラインＶＬ１の一部分は、図２に示した第３キャパシタＣ３の第２電極Ｅ３－２を画定(定義)する。発光素子ＯＬＥＤの第１電極ＡＥの一部分は、図２に示した第３キャパシタＣ３の第１電極Ｅ３－１を画定(定義)する。

【0096】

第４絶縁層４０の上に第４導電層をカバーする第５絶縁層５０が配置される。本実施例において、第５絶縁層５０は有機層でありうるのであり、単層構造を有しうるが、特に限らない。

【0097】

発光素子ＯＬＥＤの第１電極ＡＥが、第５絶縁層５０の上に配置される。第１電極ＡＥはアノードである。第５絶縁層５０の上に画素画定(定義)膜ＰＤＬが配置される。第１電極ＡＥは、第５絶縁層５０を貫通するコンタクト孔３０１を介して第４連結電極ＣＮＥ４に連結される。

【0098】

画素画定(定義)膜ＰＤＬの開口部ＯＰは、第１電極ＡＥの少なくとも一部分を露出する。画素定義膜ＰＤＬの開口部ＯＰは発光領域ＰＸＡを画定(定義)する。例えば、複数の画素ＰＸ（図１を参照）は、表示パネルＤＰ（図１を参照）の平面上において一定規則で配置されうる。複数個の画素ＰＸが配置される領域は画素領域と定義されるが、一つの画素領域ＰＸＡは、発光領域ＰＸＡと、発光領域ＰＸＡに隣接した非発光領域ＮＰＸＡを含みうる。非発光領域ＮＰＸＡは発光領域ＰＸＡを囲みうる。

【0099】

正孔制御層ＨＣＬは、発光領域ＰＸＡと発光素領域ＮＰＸＡに共通に配置されうる。正孔制御層ＨＣＬといった共通層は複数個の画素ＰＸに共通に形成されうる。正孔制御層ＨＣＬは、正孔輸送層及び正孔注入層を含みうる。

【0100】

正孔制御層ＨＣＬの上に発光層ＥＭＬが配置される。発光層ＥＭＬは、開口部ＯＰに対応する領域にのみ配置されうる。発光層ＥＭＬは、複数個の画素ＰＸのそれぞれに分離されて形成されうる。

【0101】

本実施例において、パターニングされた発光層ＥＭＬを例示的に示したが、発光層ＥＭＬは複数個の画素ＰＸに共通に配置されうる共通に配置される発光層ＥＭＬは白色光または青色光を生成しうる。また、発光層ＥＭＬは多層構造を有しうる。

【0102】

発光層ＥＭＬの上に電子制御層ＥＣＬが配置される。電子制御層ＥＣＬは電子輸送層及び電子注入層を含みうる。電子制御層ＥＣＬの上に第２電極ＣＥが配置されうる。電子制御層ＥＣＬ及び第２電極ＣＥは、複数個の画素ＰＸに共通に配置されうる。

【0103】

第２電極ＣＥの上に薄膜封止層ＴＦＥが配置される。薄膜封止層ＴＦＥは、複数個の画素ＰＸに共通に配置される。本実施例において、薄膜封止層ＴＦＥは、第２電極ＣＥを直接カバーする。本発明の一実施例において、第２電極ＣＥを直接カバーするキャッピング層が更に配置されうる。本発明の一実施例において、発光素子ＯＬＥＤの積層構造は、図４に示した構造から上下反転された構造を有してもよい。

【0104】

薄膜封止層ＴＦＥは、少なくとも無機層または有機層を含む。本発明の一実施例において、薄膜封止層ＴＦＥは、２つの無機層と、その間に配置される有機層とを含みうる。本発明の一実施例において、薄膜封止層は、交互に積層される複数個の無機層と、複数個の有機層とを含みうる。

【0105】

図５は、酸化物トランジスタとシリコントランジスタとの電圧－電流特性を比較したグラフである。図６は、本発明の一実施例による第１トランジスタＴ１の拡大された断面図である。図７は、本発明の一実施例による酸化物トランジスタと、比較例による酸化物トランジスタの電圧－電流特性とを比べたグラフである。

【0106】

第５の第１グラフＧ１は、Ｐ型のシリコントランジスタの電圧－電流特性を示す。第２グラフＧ２は、Ｎ型の酸化物トランジスタの電圧－電流特性を示す。第１グラフＧ１及び第２グラフＧ２によると、１ｎＡ乃至５００ｎＡの駆動電流Ｉｄｓを有する酸化物トランジスタのゲート電圧Ｖｇの範囲ＤＡ２（以下、駆動電圧範囲）は、１ｎＡ乃至５００ｎＡの駆動電流Ｉｄｓを有するシリコントランジスタのゲート電圧Ｖｇの範囲ＤＡ１より狭いことが分かる。駆動電圧範囲が狭ければ複数個の階調を表現するために階調電圧を細密に制御しなければならないという制限が発生しうる。一方、酸化物トランジスタは、シリコントランジスタよりも漏洩電流が減少するという長所を有する。

【0107】

後述するところによると、第１トランジスタＴ１のソースＳ１とドレインＤ１の抵抗を制御することで、第１トランジスタＴ１の駆動電圧範囲を更に広げることができる。図６及び７を参照して、より詳細に説明する。

【0108】

図６を参照すると、バッファ層ＢＦＬは窒化シリコン層ＢＦＬ１と酸化シリコン層ＢＦＬ２とを含む。第１絶縁パターン１０－１は酸化シリコン層を含む。第１上部ゲートＧ１－１及び第３導電パターンＰ３はモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、及び銅（Ｃｕ）のうちいずれか一つ、またはこれらの合金からなる単一層または多層（積層）の構造を有する。

【0109】

第２絶縁層２０は、酸化シリコン層または酸窒化シリコン層を含みうる。第３絶縁層３０は、酸窒化シリコン層３１と、酸窒化シリコン層３１の上に配置される窒化シリコン層３２とを含みうる。

【0110】

本実施例によると、第３導電パターンＰ３と第２絶縁層２０との間に金属酸化物パターンＭＯＰが配置されうる。金属酸化物パターンＭＯＰの厚さは１００Å乃至３００Åである。金属酸化物パターンＭＯＰは、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）のうちいずれか一つの酸化物、またはインジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、マグネシウム（Ｍｇ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）のうちのいずれか一つの金属と、これらの酸化物との混合物を含みうる。

【0111】

金属酸化物パターンＭＯＰは、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）またはＭＯＣＶＤ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されうるが、当該工程は酸素ガスを使用するのであり、その過程で、下側に配置される第２絶縁層２０に酸素が供給される。このような意味で金属酸化物パターンＭＯＰは、酸素供給パターンと定義されうる。第２絶縁層２０に供給された酸素は、後続の熱処理工程中に第２絶縁層２０の下側に拡散されて、酸化物半導体パターンに移動する。第１上部ゲートＧ１－１は、チャネル領域Ａ１の上に配置されるため、チャネル領域Ａ１に向かって拡散する酸素を遮断しうる。それに伴い、チャネル領域Ａ１に提供された酸素は、ソースＳ１及びドレインＤ１に提供された酸素に比べて少ない。

【0112】

第２絶縁層２０と第３絶縁層３０を形成する工程中に、ソースＳ１及びドレインＤ１に水素が供給される。特に、窒化シリコン層３２が形成される工程は高い水素分圧を維持するため、酸化物半導体パターンに多量の酸素が提供される。

【0113】

水素はキャリアに当たるため、金属酸化物パターン、特にソースＳ１及びドレインＤ１に抵抗を減少させる。第１上部ゲートＧ１－１はチャネル領域Ａ１の上に配置されるため、チャネル領域Ａ１に向かって拡散する水素を遮断する。それによってチャネル領域Ａ１はソースＳ１及びドレインＤ１に比べ半導体特性を維持する。

【0114】

上述した工程中にソースＳ１及びドレインＤ１に供給された水素及び酸素の量によってソースＳ１及びドレインＤ１の抵抗が決定される。ソースＳ１及びドレインＤ１に供給された酸素はソースＳ１及びドレインＤ１の酸素欠乏を減少させ、酸素欠乏と水素の結合を抑制することで、ソースＳ１及びドレインＤ１の抵抗が減少することを防止する。

【0115】

金属酸化物パターンＭＯＰを形成する工程中に、第１上部ゲートＧ１－１がチャネル領域Ａ１をカバーしても、チャネル領域Ａ１とソースＳ１またはチャネル領域Ａ１とドレインＤ１との間の境界領域からチャネル領域Ａ１の端領域に向かって酸素が拡散する。上述した第３絶縁層３０の窒化シリコン層３２が形成される工程中に、チャネル領域Ａ１とソース領域Ｓ１との間、またはチャネル領域Ａ１とドレインＤ１との間の境界領域から、チャネル領域Ａ１の周縁領域に向かって水素が拡散しても、既に供給された酸素によって酸素欠乏が除去されているため、チャネル領域Ａ１に水素が結合することを防止する。結果的にチャネル領域Ａ１の有効長さがチャネル領域Ａ１の長さより小さくなることを防止する。

【0116】

チャネル領域Ａ１の長さは３μｍ以下であるが、この際、チャネル領域Ａ１は短いチャネル特性を有する。上述した原理によって、チャネル領域Ａ１の有効長さは第１上部ゲートＧ１－１の幅に対応するチャネル領域Ａ１の長さと実質的に同じく維持される。

【0117】

図７の第１グラフＧ１０は図６の金属酸化物パターンＭＯＰが形成されていないトランジスタの電圧－電流曲線を示し、図７の第２グラフＧ２０は図６の第１トランジスタＴ１の電圧－電流曲線を示す。金属酸化物パターンＭＯＰが形成されていないトランジスタのソースＳ１及びドレインＤ１の面抵抗は２１７．７５Ω／□（またはΩ／ｓｑ）であり、図６の第１トランジスタＴ１のソースＳ１及びドレインＤ１の面抵抗は５１３．３２Ω／□と測定された。金属酸化物パターンＭＯＰが形成されていないトランジスタの駆動電圧Ｖ_GSの範囲ＤＡ１０は１．９２Ｖであるに対し、図６の第１トランジスタＴ１の駆動電圧Ｖ_GSの範囲ＤＡ２０は２．１Ｖと測定された。

【0118】

図６を参照して説明したように、金属酸化物パターンＭＯＰが形成される過程で酸素が注入されて、第１トランジスタＴ１のソースＳ１及びドレインＤ１の抵抗が増加し、第１トランジスタＴ１の駆動電圧範囲が広がったことにつき、図７を介して確認することができる。

【0119】

図８ａ乃至図８ｆは、本発明の一実施例による表示パネルＤＰの製造工程を示す断面図である。以下、図４乃至図７を参照して説明した構成と同じ構成に関する詳細な説明は省略する。

【0120】

図８ａに示したように、ベース層ＢＳの上に第１トランジスタＴ１を形成する。第１トランジスタＴ１は図４を参照して説明したように、第１下部ゲートＧ１－２と、金属酸化物半導体パターンＳＰと、第１絶縁パターン１０－１と、第１上部ゲートＧ１－１とを含む。第２トランジスタＴ２は、第１トランジスタＴ１を形成する工程と同じ工程によって形成されうる。第２キャパシタＣ２の第１導電パターンＰ１は、第１下部ゲートＧ１－２と同じ工程によって形成され、第２キャパシタＣ２の第２導電パターンＰ２は、第１上部ゲートＧ１－１と同じ工程によって形成されうる。

【0121】

ベース層ＢＳの上に、第１上部ゲートＧ１－１、第１ソースＳ１、及び第１ドレインＤ１をカバーする第２絶縁層２０を形成する。例えば、ＰＥＣＶＤ法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用して無機物質を蒸着しうる。

【0122】

次に、図８ｂに示したように、第２絶縁層２０の上に金属酸化物層ＭＯＬを形成する。金属酸化物層ＭＯＬは、スパッタリング法またはＭＯＣＶＤ法を利用して形成されうる。金属酸化物層ＭＯＬを形成するステップにおいて、反応ガスに対する酸素ガスの分圧は５０％乃至１００％でありうる。反応ガスは、シランガス、フッ化シランガス、二酸化窒素などを更に含みうる。

【0123】

金属酸化物層ＭＯＬの蒸着工程において、酸素プラズマによって第２絶縁層２０に酸素（例えば、酸素ラジカル、酸素原子、または酸素イオン）が供給され、次に、熱処理工程によって金属酸化物層半導体パターンＳＰに酸素が拡散しうる。

【0124】

次に、図８ｃに示したように、金属酸化物層ＭＯＬの上に導電パターンＰ３を形成する。導電層を形成した後、フォトリソグラフィ工程とエッチング工程によって導電層をパターニングする。本発明の一実施例において、第１上部ゲートＧ１－１に重畳する導電パターンＰ３を形成する工程は省略されてもよい。

【0125】

次に、図８ｄに示したように、導電パターンＰ３をマスクとして利用して金属酸化物層ＭＯＬをパターニングする。ウェットエッチング工程を介して金属酸化物層ＭＯＬが、パターンとなりうる。金属酸化物層ＭＯＬから、導電パターンＰ３に整列された金属酸化物パターンＭＯＰが形成されうる。導電パターンＰ３の周縁(edge)と金属酸化物パターンＭＯＰの周縁とが整列されうる。

【0126】

導電パターンＰ３が形成されなければ、別途のマスクパターンを利用して金属酸化物層ＭＯＬをパターニングしうる。マスクパターンにはフォトレジストパターンが利用されうる。

【0127】

導電パターンＰ３が形成されなければ、金属酸化物層ＭＯＬは完全に除去されてもよい。金属酸化物層ＭＯＬを形成するステップにおいて、既に第２絶縁層２０に酸素が供給されているため、金属酸化物層ＭＯＬを完全に除去しても、図６を参照して説明したように、第１ソースＳ１及び第１ドレインＤ１の抵抗は制御されうる。一方、金属酸化物パターンＭＯＰが残っていれば、後続の工程中に、酸素は金属酸化物パターンＭＯＰから金属酸化物半導体パターンＳＰに更に拡散する。

【0128】

次に、図８ｅに示したように、第２絶縁層２０の上に、第３絶縁層３０を形成する。ＰＥＣＶＤ法を利用して、図６に示したように、酸窒化シリコン層及び窒化シリコン層を順次に形成する。

【0129】

次に、図８ｆに示したように、第３絶縁層３０の上に発光素子ＯＬＥＤを形成する。フォトリソグラフィ工程及びエッチング工程によって、コンタクト孔１０６、１０７、１１３、１１５、１１７を形成する。次に、金属層を形成した後、パターニングによって第１乃至第３連結電極ＣＮＥ１、ＣＮＥ２、ＣＮＥ３を形成する。

【0130】

次に、絶縁層の形成工程と導電パターンの形成工程を繰り返す。第４絶縁層４０を形成し、データラインＤＬｊ、第１電圧ラインＶＬ１、及び第４連結電極ＣＮＥ４を形成する。第４絶縁層４０の上に第５絶縁層５０を形成する。次に、第５絶縁層５０の上に発光素子ＯＬＥＤを形成する。

【0131】

図９は、本発明の一実施例による第１トランジスタＴ１の拡大された断面図である。以下で、図６を参照して説明した、第１トランジスタＴ１と同じ構成に関する詳細な説明は省略する。

【0132】

本実施例によると、図６の図示とは異なって、第３導電パターンＰ３が省略されている。金属酸化物パターンＭＯＰは、追加のマスクパターンを利用して金属酸化物層をパターニングすることで形成される。

【0133】

金属酸化物パターンＭＯＰは、フローティングパターンであるか、第３導電パターンＰ３のように第１キャパシタＣ１の第２電極Ｅ１－２に該当しうる。金属酸化物パターンＭＯＰは、第３絶縁層３０を形成する過程で、還元されて抵抗が低くなるのであって、電極の機能を有してもよい。

【0134】

図１０は、本発明の一実施例による第１トランジスタの拡大された断面図である。図１１ａ乃至図１１ｆは、本発明の一実施例による表示パネルの製造工程を示す断面図である。以下、図１乃至図９を参照して説明した第１トランジスタＴ１と同じ構成に関する詳細な説明は省略する。

【0135】

図１０に示したように、金属酸化物パターンＭＯＰは、第１上部ゲートＧ１－１の上面に配置されうる。金属酸化物パターンＭＯＰは、第１上部ゲートＧ１－１の上面に接触しうる。第２絶縁層２０は、第１上部ゲートＧ１－１に重畳する領域内で金属酸化物パターンＭＯＰをカバーしうる。第２絶縁層２０の上には、第３導電パターンＰ３が配置されうる。

【0136】

図１１ａに示したように、ベース層ＢＳの上に、金属酸化物半導体パターンＳＰを形成する。次に、バッファ層ＢＦＬの上に第１絶縁層１０及び金属層Ｇ１－Ｐを形成する。

【0137】

図１１ｂに示したように、フォトリソグラフィ工程及びエッチング工程によって、金属層Ｇ１－Ｐから第１上部ゲートＧ１－１を形成する。

【0138】

図１１ｃに示したように、第１絶縁層１０の上に第１上部ゲートＧ１－１をカバーする金属酸化物層ＭＯＬを形成する。金属酸化物層ＭＯＬを形成する過程で第１絶縁層１０に酸素が供給され、熱処理工程によって金属酸化物半導体パターンＳＰの第１上部ゲートＧ１－１から露出された領域に酸素が注入されうる。

【0139】

図１１ｄに示したように、フォトリソグラフィ工程及びエッチング工程によって金属酸化物層層ＭＯＬから金属酸化物パターンＭＯＰを形成する。本発明の一実施例によると、金属酸化物層ＭＯＬが全て除去されてもよい。

【0140】

図１１ｅに示したように、エッチング工程によって第１絶縁層１０から第１絶縁パターン１０－１を形成する。図１１ｅのエッチング工程において、第１上部ゲートＧ１－１がマスクとして利用されうる。本発明の一実施例において、第１絶縁層１０のパターニング工程は省略されてもよい。ここで、第１絶縁パターン１０－１は金属酸化物半導体パターンＳＰ全体をカバーしうる。

【0141】

図１１ｆに示したように、第２絶縁層２０の上に第３絶縁層３０を形成する。ＰＥＣＶＤ法を利用して、酸窒化シリコン層３１及び窒化シリコン層３２を順次に形成する。図１１ａ乃至図１１ｆでは、第１トランジスタＴ１を中心に表示パネルの製造工程を説明したが、この後の工程が追加されて行われてもよい。この後の工程は、図８ｅ及び図８ｆを参照して説明の内容と同じであるため、詳細な説明は省略する。

【0142】

これまで本発明の好ましい実施例を参照して説明したが、当該技術分野における熟練した当業者、または当該技術分野における通常の知識を有する者であれば、後述する特許請求の範囲に記載された本発明の思想及び技術領域から逸脱しない範囲内で、本発明を多様に修正及び変更し得ることを理解できるである。

【0143】

よって、本発明の技術的範囲は明細書の詳細な説明に記載されている内容に限らず、特許請求の範囲によって決められるべきである。

【産業上の利用可能性】

【0144】

表示装置は画素駆動回路として薄膜トランジスタを必須に含む。薄膜トランジスタの性能向上は表示装置の表示品質の向上に役に立つ。駆動電圧範囲が広くなった酸化物トランジスタは表示装置に適用される可能性が高い。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8a】

【図8b】

【図8c】

【図8d】

【図8e】

【図8f】

【図9】

【図10】

【図11a】

【図11b】

【図11c】

【図11d】

【図11e】

【図11f】

【国際調査報告】