特表 2024-546553 表示基板及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】表示基板及び表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20241219BHJP

   G09G 3/20 20060101ALI20241219BHJP

   G09G 3/3233 20160101ALI20241219BHJP

   H10K 59/65 20230101ALI20241219BHJP

   H10K 59/121 20230101ALI20241219BHJP

【ＦＩ】

G09F9/30 330

G09F9/30 365

G09G3/20 624B

G09G3/20 680F

G09G3/20 680G

G09G3/3233

H10K59/65

H10K59/121 213

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024505081

(86)(22)【出願日】2022-01-07

(85)【翻訳文提出日】2024-01-26

(86)【国際出願番号】 CN2022070822

(87)【国際公開番号】W WO2023130382

(87)【国際公開日】2023-07-13

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】511121702

【氏名又は名称】成都京東方光電科技有限公司

【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】ワン ベンリアン

(72)【発明者】

【氏名】リウ コン

(72)【発明者】

【氏名】フアン ヤオ

(72)【発明者】

【氏名】ロン ユエ

(72)【発明者】

【氏名】リウ ジアンフア

【テーマコード（参考）】

3K107

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC33

3K107CC36

3K107CC43

3K107EE03

3K107EE07

3K107EE68

3K107FF15

3K107HH05

5C080BB05

5C080CC03

5C080DD23

5C080JJ01

5C080JJ03

5C080JJ06

5C080KK02

5C080KK07

5C080KK43

5C080KK47

5C094AA15

5C094AA51

5C094BA03

5C094BA27

5C094CA19

5C094DA09

5C094DA13

5C094DB01

5C094DB04

5C094JA08

5C380AA01

5C380AB06

5C380AC08

5C380AC11

5C380AC12

5C380BA19

5C380CB01

5C380CC07

5C380CC26

5C380CC33

5C380CC37

5C380CC64

5C380CD017

(57)【要約】

表示基板は第１表示領域及び第２表示領域を含む。第２表示領域は少なくとも一部分が第１表示領域を囲む。表示基板は、第１表示領域に設けられた第１発光素子群と、第２表示領域に設けられた第１画素回路群と、リード群と、第２表示領域に設けられた複数の第２画素回路とを備える。第１発光素子群はＮつの第１発光素子を備える。第１画素回路群はＮつの第１画素回路を備える。リード群はＮ本のリードを備える。ｉつ目の第１発光素子は、ｉ本目のリードによりｉつ目の第１画素回路に電気的に接続され、１本目～Ｎ本目のリードの長さは徐々に長くなる。Ｎ≧２、Ｎは整数であり、ｉ＝１～Ｎである。１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて少なくとも１行の第２画素回路または少なくとも１列の第２画素回路が設けられる。Ｎ本のリードは、第１表示領域から、少なくとも１行の第２画素回路または少なくとも１列の第２画素回路を通って、第２表示領域まで延在する。
【選択図】図１０

【特許請求の範囲】

【請求項1】

第１表示領域及び第２表示領域を含み、前記第２表示領域は少なくとも一部分が前記第１表示領域を囲む表示基板であって、
前記第１表示領域に設けられた第１発光素子群であって、前記第１発光素子群はＮつの第１発光素子を備え、第１方向に沿って、且つ前記第２表示領域から前記第１表示領域へ指して、前記Ｎつの第１発光素子はそれぞれ１つ目～Ｎつ目の第１発光素子である第１発光素子群と、
前記第２表示領域に設けられた第１画素回路群であって、前記第１画素回路群はＮつの第１画素回路を備え、１つ目～Ｎつ目の第１画素回路は、前記第１表示領域から離れる方向に沿って順次に設けられる第１画素回路群と、
並行に設けられたＮ本のリードを備えるリード群であって、ｉつ目の第１発光素子は、ｉ本目のリードによりｉつ目の第１画素回路に電気的に接続され、１本目～Ｎ本目のリードの長さは徐々に長くなり、Ｎ≧２、Ｎは整数であり、ｉ＝１～Ｎであるリード群と、
前記第２表示領域に設けられた複数の第２画素回路であって、前記複数の第２画素回路は、前記第１方向に沿って複数の列に配列され、第２方向に沿って複数の行に配列され、前記第１方向は前記第２方向と交差する複数の第２画素回路と、
を備え、
１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて少なくとも１行の第２画素回路または少なくとも１列の第２画素回路が設けられ、前記Ｎ本のリードは、前記第１表示領域から、前記少なくとも１行の第２画素回路または前記少なくとも１列の第２画素回路を通って、前記第２表示領域まで延在する、
表示基板。

【請求項2】

前記第１発光素子群と、前記第１発光素子群に電気的に接続された第１画素回路群とは、前記第１方向に沿って同じ行に設けられ、
前記１つ目の第１発光素子と前記１つ目の第１画素回路との間には、間隔を空けて少なくとも１列の第２画素回路が設けられ、
前記Ｎ本のリードは、前記第１表示領域から、前記第１方向に沿って前記少なくとも１列の第２画素回路を通って、前記第２表示領域まで延在する、
請求項１に記載の表示基板。

【請求項3】

前記第２表示領域に設けられた複数の第２発光素子を備え、少なくとも１つの第２発光素子は、少なくとも１つの第２画素回路に電気的に接続され、前記少なくとも１つの第２発光素子と前記少なくとも１つの第２画素回路は、前記表示基板が位置する平面における正投影が、少なくとも部分的に重なり、
前記表示基板は複数の画素ユニットを備え、各画素ユニットは前記第１方向に沿って配列された３つのサブ画素を備え、各サブ画素は電気的に接続された第２発光素子及び第２画素回路を備え、
前記１つ目の第１発光素子と前記１つ目の第１画素回路との間には、間隔を空けて少なくとも１つの画素ユニットに属するＸつの第２画素回路が設けられ、Ｘは３の倍数である、
請求項２に記載の表示基板。

【請求項4】

前記第２表示領域に設けられた複数の第２発光素子を備え、少なくとも１つの第２発光素子は、少なくとも１つの第２画素回路に電気的に接続され、前記少なくとも１つの第２発光素子と前記少なくとも１つの第２画素回路は、前記表示基板が位置する平面における正投影が、少なくとも部分的に重なり、
前記表示基板は複数の画素ユニットをさらに備え、各画素ユニットは複数のサブ画素を備え、各サブ画素は電気的に接続された第２発光素子及び第２画素回路を備え、前記複数の画素ユニットの配列方式はペンタイル配列であり、
前記１つ目の第１発光素子と前記１つ目の第１画素回路との間には、間隔を空けて少なくとも１つの画素ユニットに属するＹつの第２画素回路が設けられ、Ｙは２の倍数である、
請求項２に記載の表示基板。

【請求項5】

前記Ｎ本のリードの前記第１方向における長さ値によって構成された数列は、等差数列である、
請求項１～４のいずれかに記載の表示基板。

【請求項6】

前記Ｎ本のリードの抵抗値によって構成された数列は、等差数列である、
請求項５に記載の表示基板。

【請求項7】

各リードと、それが通った第２画素回路及び／又は第１画素回路との間には、寄生容量が形成され、
前記Ｎ本のリードが形成した寄生容量値によって構成された数列は、等差数列である、
請求項５または６に記載の表示基板。

【請求項8】

前記表示基板は、前記第１表示領域に位置する複数行の第１発光素子を備え、各行の第１発光素子は、基準線の両側に位置する２つの第１発光素子群に分け、前記基準線は、前記第２方向に沿って延在し、且つ前記第１表示領域を通過する１本の直線であり、前記第２方向は前記第１方向に対して垂直であり、
前記２つの第１発光素子群に電気的に接続された２つの第１画素回路群は、それぞれ前記第１表示領域の前記第１方向における対向する両側に位置し、
前記２つの第１発光素子群に電気的に接続された２つのリード群は、それぞれ前記基準線の両側に位置する、
請求項１～７のいずれかに記載の表示基板。

【請求項9】

前記２つの第１発光素子群に電気的に接続された２つのリード群は、前記基準線に対して対称に設けられる、
請求項８に記載の表示基板。

【請求項10】

前記第１表示領域は中心を有し、前記基準線は前記中心を通る直線である、
請求項８または９に記載の表示基板。

【請求項11】

前記第１発光素子群と、前記第１発光素子群に電気的に接続された第１画素回路群とは、前記第１方向に沿って同じ行に設けられ、
前記表示基板は転送ホール群をさらに備え、前記転送ホール群はＮつの転送ホールを備え、前記Ｎつの転送ホールは、前記第１方向に沿って順次に配列され、それぞれ前記Ｎつの第１発光素子に対応し、
前記第２方向に沿って、ｉつ目の第１発光素子に電気的に接続されたｉ本目のリードは、ｉ＋１つ目の第１発光素子に電気的に接続されたｉ＋１本目のリードに対して、より前記転送ホール群に近接し、前記第２方向は前記第１方向に対して垂直である、
請求項１～１０のいずれかに記載の表示基板。

【請求項12】

前記第１発光素子群と、前記第１発光素子群に電気的に接続された第１画素回路群とは、前記第１方向に沿って同じ行に設けられ、
前記表示基板は転送ホール群をさらに備え、前記転送ホール群はＮつの転送ホールを備え、前記Ｎつの転送ホールは、前記第１方向に沿って順次に配列され、それぞれ前記Ｎつの第１発光素子に対応し、
ｉつ目の第１発光素子に電気的に接続されたｉ本目のリードと、ｉ＋１つ目の第１発光素子に電気的に接続されたｉ＋１本目のリードは、それぞれ前記転送ホール群の前記第２方向における対向する両側に位置し、前記第２方向は前記第１方向に対して垂直である、
請求項１～１０のいずれかに記載の表示基板。

【請求項13】

ベースと、
前記ベース上に設けられた画素回路層であって、前記第１画素回路群及び前記複数の第２画素回路は前記画素回路層に位置する画素回路層と、
前記画素回路層の前記ベースから離れた側に設けられた発光素子層であって、前記第１発光素子群は前記発光素子層に位置する発光素子層と、
前記画素回路層と前記発光素子層との間に設けられた複数のリード層であって、前記複数のリード層の材料は透光可能な導電材料を備える複数のリード層と、
を備え、
前記リード群のＮ本のリードは、それぞれ前記複数のリード層に位置する、
請求項１～１２のいずれかに記載の表示基板。

【請求項14】

前記複数のリード層の数量は２つであり、
前記Ｎ本のリードのうち、１本目～Ｎ本目のリードは、２つのリード層に交互に位置している、
請求項１３に記載の表示基板。

【請求項15】

前記Ｎ本のリードのうち、Ｎ本目のリードと１本目のリードとの長さ比率はαであり、α≦２５である、
請求項１～１４のいずれかに記載の表示基板。

【請求項16】

前記長さ比率αは、α≦１５を満たす、
請求項１５に記載の表示基板。

【請求項17】

前記１つ目の第１発光素子と前記１つ目の第１画素回路との間に間隔を空けて設けられた第２画素回路の行数または列数はβであり、β≦３０である、
請求項１～１６のいずれかに記載の表示基板。

【請求項18】

前記Ｎつ目の第１発光素子と前記Ｎつ目の第１画素回路との間に間隔を空けて設けられた画素回路の行数または列数と、前記１つ目の第１発光素子と前記１つ目の第１画素回路との間に間隔を空けて設けられた第２画素回路の行数または列数との比率はγであり、５≦γ≦５０である、
請求項１～１７のいずれかに記載の表示基板。

【請求項19】

前記第２表示領域は通常領域及び圧縮領域を含み、前記第１画素回路群は前記圧縮領域に位置し、前記複数の第２画素回路のうちの一部分の第２画素回路は、前記通常領域に位置し、別の一部分の第２画素回路は、前記圧縮領域に位置し、且つ前記圧縮領域において、前記第１方向に沿って、隣接する２つの第１画素回路の間には、少なくとも１つの第２画素回路が設けられ、
前記圧縮領域に位置する第１画素回路または第２画素回路が位置する列領域の幅は、通常領域に位置する第２画素回路が位置する列領域の幅よりも小さい、
請求項１～１８のいずれかに記載の表示基板。

【請求項20】

請求項１～１９のいずれかに記載の表示基板と、
前記表示基板の非発光側に設けられた光学素子であって、前記表示基板の第１表示領域に位置する光学素子と、
を備える、
表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示技術分野に関し、特に表示基板及び表示装置に関する。

【背景技術】

【0002】

科学技術の継続的な発展に伴い、ユーザーは表示装置の画面対本体比に対する要望が上がる。

【0003】

関連技術分野では、全画面の概念が出現し、すなわち、表示装置における画像収集装置などの光学素子を表示画面の下に設置する。

【発明の概要】

【課題を解決するための手段】

【0004】

一態様では、表示基板が提供される。前記表示基板は、第１表示領域及び第２表示領域を含む。前記第２表示領域は、少なくとも一部分が前記第１表示領域を囲む。前記表示基板は、前記第１表示領域に設けられた第１発光素子群と、前記第２表示領域に設けられた第１画素回路群と、リード群と、前記第２表示領域に設けられた複数の第２画素回路とを備える。前記第１発光素子群は、Ｎつの第１発光素子を備える。第１方向に沿って、且つ前記第２表示領域から前記第１表示領域に指して、前記Ｎつの第１発光素子はそれぞれ１つ目～Ｎつ目の第１発光素子である。前記第１画素回路群は、Ｎつの第１画素回路を備える。１つ目～Ｎつ目の第１画素回路は、前記第１表示領域から離れる方向に沿って順次に設けられる。前記設定方向は、Ｎつの第１画素回路の配列方向である。リード群は、並行に設けられたＮ本のリードを備える。ｉつ目の第１発光素子は、ｉ本目のリードによりｉつ目の第１画素回路に電気的に接続され、１本目～Ｎ本目のリードの長さは徐々に長くなる。Ｎ≧２、Ｎは整数であり、ｉ＝１～Ｎである。前記複数の第２画素回路は、前記第１方向に沿って複数の列に配列され、第２方向に沿って複数の行に配列される。前記第１方向は、前記第２方向と交差する。１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて少なくとも１行の第２画素回路または少なくとも１列の第２画素回路が設けられる。前記Ｎ本のリードは、前記第１表示領域から、前記少なくとも１行の第２画素回路または前記少なくとも１列の第２画素回路を通って、前記第２表示領域まで延在する。

【0005】

幾つかの実施例では、前記第１発光素子群と、前記第１発光素子群に電気的に接続された第１画素回路群とは、前記第１方向に沿って同じ行に設けられる。前記１つ目の第１発光素子と前記１つ目の第１画素回路との間には、間隔を空けて少なくとも１列の第２画素回路が設けられる。前記Ｎ本のリードは、前記第１表示領域から、前記第１方向に沿って前記少なくとも１列の第２画素回路を通って、前記第２表示領域まで延在する。

【0006】

幾つかの実施例では、前記表示基板は、前記第２表示領域に設けられた複数の第２発光素子を備え、少なくとも１つの第２発光素子は、少なくとも１つの第２画素回路に電気的に接続され、前記少なくとも１つの第２発光素子と前記少なくとも１つの第２画素回路は、前記表示基板が位置する平面上の正投影が、少なくとも部分的に重なる。前記表示基板は複数の画素ユニットを備え、各画素ユニットは前記第１方向に沿って配列された３つのサブ画素を備え、各サブ画素は電気的に接続された第２発光素子及び第２画素回路を備える。前記１つ目の第１発光素子と前記１つ目の第１画素回路との間には、間隔を空けて少なくとも１つの画素ユニットに属するＸつの第２画素回路が設けられ、Ｘは３の倍数である。

【0007】

幾つかの実施例では、前記表示基板は、前記第２表示領域に設けられた複数の第２発光素子を備え、少なくとも１つの第２発光素子は、少なくとも１つの第２画素回路に電気的に接続され、前記少なくとも１つの第２発光素子と前記少なくとも１つの第２画素回路は、前記表示基板が位置する平面上の正投影が、少なくとも部分的に重なる。前記表示基板は複数の画素ユニットをさらに備え、各画素ユニットは複数のサブ画素を備え、各サブ画素は電気的に接続された第２発光素子及び第２画素回路を備える。前記複数の画素ユニットの配列方式は、ペンタイル（ｐｅｎｔｉｌｅ）配列である。前記１つ目の第１発光素子と前記１つ目の第１画素回路との間には、間隔を空けて少なくとも１つの画素ユニットに属するＹつの第２画素回路が設けられ、Ｙは２の倍数である。

【0008】

幾つかの実施例では、前記Ｎ本のリードの前記第１方向における長さ値によって構成された数列は、等差数列である。

【0009】

幾つかの実施例では、前記Ｎ本のリードの抵抗値によって構成された数列は、等差数列である。

【0010】

幾つかの実施例では、各リードと、それが通った第２画素回路及び／又は第１画素回路との間には、寄生容量が形成される。前記Ｎ本のリードが形成した寄生容量値によって構成された数列は、等差数列である。

【0011】

幾つかの実施例では、前記表示基板は、前記第１表示領域に位置する複数行の第１発光素子を備え、各行の第１発光素子は、基準線の両側に位置する２つの第１発光素子群に区画される。前記基準線は、前記第２方向に沿って延在し、且つ前記第１表示領域を通過する１本の直線であり、前記第２方向は、前記第１方向に対して垂直である。前記２つの第１発光素子群に電気的に接続された２つの第１画素回路群は、それぞれ前記第１表示領域の前記第１方向における対向する両側に位置する。前記２つの第１発光素子群に電気的に接続された２つのリード群は、それぞれ前記基準線の両側に位置する。

【0012】

幾つかの実施例では、前記２つの第１発光素子群に電気的に接続された２つのリード群は、前記基準線に対して対称に設けられる。

【0013】

幾つかの実施例では、前記第１表示領域は中心を有し、前記基準線は前記中心を通る直線である。

【0014】

幾つかの実施例では、前記第１発光素子群と、前記第１発光素子群に電気的に接続された第１画素回路群とは、前記第１方向に沿って同じ行に設けられる。前記表示基板は、転送ホール群をさらに備える。前記転送ホール群は、Ｎつの転送ホールを備え、前記Ｎつの転送ホールは、前記第１方向に沿って順次に配列され、それぞれ前記Ｎつの第１発光素子に対応する。前記第２方向に沿って、ｉつ目の第１発光素子に電気的に接続されたｉ本目のリードは、ｉ＋１つ目の第１発光素子に電気的に接続されたｉ＋１本目のリードに対して、より前記転送ホール群に近接する。前記第２方向は、前記第１方向に対して垂直である。

【0015】

幾つかの実施例では、前記第１発光素子群と、前記第１発光素子群に電気的に接続された第１画素回路群とは、前記第１方向に沿って同じ行に設けられる。前記表示基板は、転送ホール群をさらに備える。前記転送ホール群は、Ｎつの転送ホールを備え、前記Ｎつの転送ホールは、前記第１方向に沿って順次に配列され、それぞれ前記Ｎつの第１発光素子に対応する。ｉつ目の第１発光素子に電気的に接続されたｉ本目のリードと、ｉ＋１つ目の第１発光素子に電気的に接続されたｉ＋１本目のリードは、それぞれ前記転送ホール群の前記第２方向における対向する両側に位置する。前記第２方向は、前記第１方向に対して垂直である。

【0016】

幾つかの実施例では、前記表示基板は、ベースと、前記ベース上に設けられた画素回路層であって、前記第１画素回路群及び前記複数の第２画素回路は前記画素回路層に位置する画素回路層と、前記画素回路層の前記ベースから離れた側に設けられた発光素子層であって、前記第１発光素子群は前記発光素子層に位置する発光素子層と、前記画素回路層と前記発光素子層との間に設けられた複数のリード層であって、前記複数のリード層の材料は透光可能な導電材料を備える複数のリード層と、を備える。前記リード群のＮ本のリードは、それぞれ前記複数のリード層に位置する。

【0017】

幾つかの実施例では、前記複数のリード層の数量は２つである。前記Ｎ本のリードのうち、１本目～Ｎ本目のリードは、２つのリード層に交互に位置している。

【0018】

幾つかの実施例では、前記Ｎ本のリードのうち、Ｎ本目のリードと１本目のリードとの長さ比率はαであり、α≦２５である。

【0019】

幾つかの実施例では、前記長さ比率αは、α≦１５を満たす。

【0020】

幾つかの実施例では、前記１つ目の第１発光素子と前記１つ目の第１画素回路との間に間隔を空けて設けられた第２画素回路の行数または列数はβであり、β≦３０である。

【0021】

幾つかの実施例では、前記Ｎつ目の第１発光素子と前記Ｎつ目の第１画素回路との間に間隔を空けて設けられた画素回路の行数または列数と、前記１つ目の第１発光素子と前記１つ目の第１画素回路との間に間隔を空けて設けられた第２画素回路の行数または列数との比率はγであり、５≦γ≦５０である。

【0022】

幾つかの実施例では、前記第２表示領域は、通常領域及び圧縮領域を含む。前記第１画素回路群は前記圧縮領域に位置し、前記複数の第２画素回路のうちの一部分の第２画素回路は、前記通常領域に位置し、別の一部分の第２画素回路は、前記圧縮領域に位置し、且つ前記圧縮領域において、前記第１方向に沿って、隣接する２つの第１画素回路の間には、少なくとも１つの第２画素回路が設けられる。前記圧縮領域に位置する第１画素回路または第２画素回路が位置する列領域の幅は、通常領域に位置する第２画素回路が位置する列領域の幅よりも小さい。

【0023】

別の一態様では、表示装置が提供される。前記表示装置は、上記いずれかの実施例に記載の表示基板と、前記表示基板の非発光側に設けられた光学素子とを備え、前記光学素子は、前記表示基板の第１表示領域に位置する。

【図面の簡単な説明】

【0024】

以下、本開示に係る技術案をより明確に説明するために、本開示における幾つかの実施例で使用される図面について簡単に説明するが、以下の説明における図面は、本開示における幾つかの実施例の一部にすぎないことは明らかである。当業者であれば、これらの図面に基づいて他の図面を得ることもできる。また、以下の説明における図面は、概略図と見なすことができ、本開示の実施例に係る製品の実際の寸法等を限定するものではない。

【図1】本開示の幾つかの実施例に係る表示基板の構造図である。

【図2】本開示の幾つかの実施例に係る別の表示基板の構造図である。

【図3】本開示の幾つかの実施例に係る表示基板の部分拡大図である。

【図4】図３に示す表示基板のＥ－Ｅ’方向に沿った断面図である。

【図5】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図6】図５に示す表示基板のＦ－Ｆ’方向に沿った断面図である。

【図7】本開示の幾つかの実施例に係るサブ画素の回路図である。

【図8】本開示の幾つかの実施例に係るサブ画素の構造図である。

【図9】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図10】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図11】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図12】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図13】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図14】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図15】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図16】本開示の幾つかの実施例に係る別の表示基板の部分拡大図である。

【図17】図１６に示す表示基板のＧ－Ｇ’方向に沿った断面図である。

【図18】本開示の幾つかの実施例に係る表示装置の構造図である。

【図19】本開示の幾つかの実施例に係る別の表示装置の構造図である。

【発明を実施するための形態】

【0025】

以下は図面を参照して、本開示の幾つかの実施例の技術案について、明確かつ完全に説明するが、説明された実施例は、本開示の実施例の一部に過ぎず、全ての実施例ではないことは明らかである。本開示の幾つかの実施例に基づいて、当業者が得られた全ての他の実施例は、いずれも本開示の保護範囲に属する。

【0026】

文脈上別段の解釈を要しない限り、本明細書及び特許請求の範囲全体において、用語「含む（ｃｏｍｐｒｉｓｅ）」及びその他の形式、例えば、第三人称の単数形である「含む（ｃｏｍｐｒｉｓｅｓ）」及び現在分詞の形式である「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、開放、包括的な意味、即ち「含むが、これらに限定されない」と解釈されるべきである。明細書の説明において、用語「１つの実施例（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「幾つかの実施例（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例示的な実施例（ｅｘｅｍｐｌａｒｙ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例（ｅｘａｍｐｌｅ）」、「特定の例（ｓｐｅｃｉｆｉｃ ｅｘａｍｐｌｅ）」、又は「幾つかの例（ｓｏｍｅ ｅｘａｍｐｌｅｓ）」等は、その実施例又は例に関連する特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施例又は例に含まれることを示すことが意図される。上記の用語の概略的な表現は、必ずしも同じ実施例又は例を指すわけではない。さらに、記載された特定の特徴、構造、材料、又は特性は、任意の適切な態様で、任意の１つ又は複数の実施例又は例に含み得る。

【0027】

以下において、「第１」、「第２」という用語は、単に目的を説明するためのものであり、相対的な重要性を指示又は暗示するものとして、若しくは指示された技術的特徴の数量を暗示するものと理解されるべきでない。従って、「第１」、「第２」と定義された特徴は、１つ又は複数の当該特徴を明示的又は暗示的に含み得る。本開示の実施例の説明では、特に説明がない限り、「複数」は２つ以上を意味する。

【0028】

幾つかの実施例を説明する時、「接続」及びそれらに由来する表現を使用する場合がある。例えば、幾つかの実施例を説明する際に、２つ又は２つ以上の構成要素が互いに直接的な物理的又は電気的接触を有することを示すように、「接続」という用語を使用する場合がある。本明細書に開示された実施例は、必ずしも本明細書に限定されるものではない。

【0029】

「Ａ、Ｂ及びＣの少なくとも１つ」は、「Ａ、Ｂ又はＣの少なくとも１つ」と同じ意味であり、いずれもＡのみ、Ｂのみ、Ｃのみ、Ａ及びＢの組合せ、Ａ及びＣの組合せ、Ｂ及びＣの組合せ、並びにＡ、Ｂ及びＣの組合せを含む。

【0030】

「Ａ及び／又はＢ」は、Ａのみ、Ｂのみ、及びＡとＢの組合せの３つの組合せを含む。

【0031】

本明細書で使用されるように、文脈に応じて、用語「と」は、「…とき」又は「…際」又は「…の決定に応答して」又は「…の検出に応答して」を意味すると任意選択的に解釈される。同様に、文脈に応じて、「…が決定された場合」又は『［記載された条件又はイベント］が検出された場合』という文節は、「…が決定される時」、又は「…の決定に応答して」、又は『［記載された条件又はイベント］が検出された時』を意味すると任意選択的に解釈される。

【0032】

本明細書において、「…に適用される」又は「…ように構成される」の使用は開放的且つ包括的な言語を意味し、追加のタスク又はステップを実行するように適用又は配置される装置を排除しない。

【0033】

また、「基づいて」の使用は、１つ又は複数の記載された条件又は値に基づくプロセス、ステップ、計算、又は他の動作が、実際には、追加の条件に基づき得る又は記載された値を超えることができるので、開放的且つ包括的であることを意味する。

【0034】

本明細書において使用されるように、「約」又は「近似」は、記載された値、及び特定値の許容可能な偏差範囲内の平均値を含み、ここで、前記許容可能な偏差範囲は、当業者によって検討されている測定及び特定量の測定に関連する誤差（即ち、測定システムの制限性）を考慮して決定される。

【0035】

本明細書では理想化された例示的な図面である断面図及び／又は平面図を参照して例示的な実施形態を説明している。図面において、明確的に表示するために、層及び領域の厚さが拡大されている。したがって、例えば製造技術及び／又は公差に起因する、図面に対する形状の変動が想定され得る。したがって、例示的な実施形態は、本明細書に示された領域の形状に限定されるものではなく、製造等に起因する形状の偏差を含むものとして解釈すべきである。例えば、矩形として示されるエッチング領域は、通常、湾曲した特徴を有する。したがって、図面に示される領域は、本質的に例示的なものであり、且つそれらの形状は、設備の領域の実際形状を示すことを意図するものではないし、例示的な実施態様の範囲を限定することを意図するものでもない。

【0036】

本開示の実施例によって提供される回路において、説明すべきなのは、用いられるトランジスタは、薄膜トランジスタ、電界効果トランジスタ、又は特性が同じである他のスイッチング素子であってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明する。

【0037】

幾つかの実施例では、各回路が用いられる各トランジスタの制御極はトランジスタのゲートであり、第１極はトランジスタのソース及びドレインのうちの一方であり、第２極はトランジスタのソース及びドレインのうちの他方である。トランジスタのソースとドレインは構造的に対称であってもよいため、そのソースとドレインは構造的に区別がなくてもよく、すなわち、本開示の実施例におけるトランジスタの第１極と第２極は、構造的に区別がなくてもよい。例示的に、トランジスタがＰ型トランジスタの場合、トランジスタの第１極はソースであり、第２極はドレインである。例示的に、トランジスタがＮ型トランジスタの場合、トランジスタの第１極はドレインであり、第２極はソースである。

【0038】

本開示の実施例によって提供される回路において、「ノード」は実際に存在する構成要素を示すのではなく、回路図における関連する電気接続の合流点を示し、すなわち、これらのノードは、回路図における関連する電気接続の合流点から等価的に形成されるノードである。

【0039】

本開示の実施例によって提供される回路に備えられるトランジスタは、いずれもＮ型トランジスタであってもよいし、Ｐ型トランジスタであってもよい。また、各回路に備えられるトランジスタにおける一部分のトランジスタは、Ｎ型トランジスタであってもよく、別の一部分はＰ型トランジスタであってもよい。

【0040】

本開示では、「有効レベル」とは、トランジスタをオンにすることができるレベルを指す。

【0041】

以下、本開示の実施例によって提供される回路において、トランジスタがいずれもＰ型トランジスタ（この際、有効レベルはローレベル）であることを例にして説明する。なお、下記の各回路におけるトランジスタは、同じ導通タイプを用いることにより、プロセスのフローを簡略化し、プロセスの難易度を低減し、製品（例えば表示基板１００、表示装置１０００）の歩留まりを向上させることができる。

【0042】

本開示の幾つかの実施例は、表示基板１００が提供され、図１に示すように、当該表示基板１００は、第１表示領域Ａ１及び第２表示領域Ａ２を有し、第２表示領域Ａ２は少なくとも一部分が第１表示領域Ａ１を囲む。例えば、第２表示領域Ａ２の面積は、第１表示領域Ａ１の面積よりも大きい。

【0043】

ここで、第１表示領域Ａ１の数量は、少なくとも１つであってもよく、第２表示領域Ａ２の数量は、例えば１つであってもよい。以下、図１に示すように、第１表示領域Ａ１の数量が１つである場合を例にして、表示基板１００の構造について概略的に説明する。

【0044】

例示的に、第２表示領域Ａ２は、第１表示領域Ａ１を囲んでもよい。この際、第１表示領域Ａ１の形状は、例えば、円形、楕円形、または矩形等であってもよい。

【0045】

例示的に、第２表示領域Ａ２は、第１表示領域Ａ１の一部分を囲んでもよく、すなわち、第２表示領域Ａ２の境界の一部分は、第１表示領域Ａ１の境界の一部分と重なっている。この際、第１表示領域Ａ１の形状は、例えば、矩形、角丸矩形、水滴形、または半円形等であってもよい。

【0046】

幾つかの実施例では、図２に示すように、上記の表示基板１００は、ベース１を備えることができる。

【0047】

上記のベース１のタイプは、様々があり、実際のニーズに応じて選択して設置することができる。

【0048】

例示的に、上記のベース１は剛性ベースであってもよい。当該剛性ベースは、ガラスベースまたはＰＭＭＡ（Ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ，ポリメチルメタクリレート）ベース等であってもよい。

【0049】

例示的に、上記のベース１はフレキシブルベースであってもよい。当該フレキシブルベースは、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ，ポリエチレンテレフタレート）ベース、ＰＥＮ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ ｔｗｏ ｆｏｒｍｉｃ ａｃｉｄ ｇｌｙｃｏｌ ｅｓｔｅｒ，ポリエチレンナフタレート）ベース、またはＰＩ（Ｐｏｌｙｉｍｉｄｅ，ポリイミド）ベース等であってもよい。この際、上記の表示基板１００は、例えば、フレキシブル表示を実現することができる。

【0050】

幾つかの実施例では、図２～図６に示すように、表示基板１００は、ベース１から離れた側に設けられた画素回路層２をさらに備えることができる。

【0051】

例示的に、図３、図５、及び図８に示すように、表示基板１００に備えられる画素回路層２は、ベース１に垂直な方向且つベース１から離れる方向に順次に積層された半導体層、第１ゲート導電層、第２ゲート導電層、及びソースドレイン導電層を備えることができる。また、半導体層と第１ゲート導電層との間に第１ゲート絶縁層を設け、第１ゲート導電層と第２ゲート導電層との間に第２ゲート絶縁層を設け、第２ゲート導電層とソースドレイン導電層との間に層間絶縁層を設けてもよい。

【0052】

例えば、図３、図５及び図８に示すように、表示基板１００に備えられる画素回路層２は、ソースドレイン導電層のベース基板１から離れた側に設けられる転送層をさらに備えることができる。当該転送層の材料は、ソースドレイン導電層の材料と同じであってもよい。ソースドレイン導電層と転送層との間に平坦化層を設けることができる。

【0053】

例示的に、上記の画素回路層２は、複数の第１画素回路２１及び複数の第２画素回路２２を備えることができる。

【0054】

上記の第１画素回路２１及び第２画素回路２２の構造は、様々があり、実際のニーズに応じて選択して設置することができる。例えば、第１画素回路２１または第２画素回路２２の構造は、「２Ｔ１Ｃ」、「６Ｔ１Ｃ」、「７Ｔ１Ｃ」、「６Ｔ２Ｃ」、または「７Ｔ２Ｃ」等の構造を備えることができる。ここで、「Ｔ」はトランジスタを表し、「Ｔ」の前に位置する数字はトランジスタの数量を表し、「Ｃ」は蓄積コンデンサを表し、「Ｃ」の前に位置する数字は蓄積コンデンサの数量を表す。

【0055】

例示的に、図７に示すように、第１画素回路２１の構造と第２画素回路２２の構造は、例えば同じであってもよい。例えば、両者の構造は７Ｔ１Ｃ構造である。図７は第２画素回路２２の等価回路図であり、図８は図３または図５における１つの第２画素回路２２の構造図である。以下、図７及び図８を参照して、画素回路層２及び第２画素回路２２の構造について概略的に説明する。勿論、第１画素回路２１の等価回路図は図７に示す等価回路と同じであってもよく、第１画素回路２１の構造図は図８に示す構造図と同じであってもよい。

【0056】

例えば、図７に示すように、第２画素回路２２は、スイッチングトランジスタＴ１、駆動トランジスタＴ２、補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７、及び蓄積コンデンサＣｓｔを備える。

【0057】

リセット信号線ＲＳＴによって伝送されたリセット信号のレベルが有効レベルである場合、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７は、当該リセット信号の制御下でオンになり、初期信号線Ｖｉｎｉｔから伝送された初期信号を受信することができ、第１リセットトランジスタＴ６は初期信号を蓄積コンデンサＣｓｔの一端に伝送して蓄積コンデンサＣｓｔをリセットすることができる。第２リセットトランジスタＴ７は初期信号を第２リセットトランジスタＴ７の第２極に伝送して第２リセットトランジスタＴ７をリセットすることができる。ここで、駆動トランジスタＴ２は、初期信号の制御下でオンになることができる。

【0058】

走査信号線Ｇａｔｅによって伝送された走査信号のレベルが有効レベルである場合、スイッチングトランジスタＴ１及び補償トランジスタＴ３は、当該走査信号の制御下でオンになることができ、データ信号線Ｄａｔａによって伝送されたデータ信号は、順次にスイッチングトランジスタＴ１、駆動トランジスタＴ２、補償トランジスタＴ３を経由して、駆動トランジスタＴ２の制御極に伝送され、駆動トランジスタＴ２がカットオフになるまで駆動トランジスタＴ２の制御極を充電することができる。この際、駆動トランジスタＴ２の閾値電圧の補償が完了する。

【0059】

イネーブル信号線ＥＭによって伝送されたイネーブル信号のレベルが有効レベルである場合、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５は、当該イネーブル信号の制御下でオンになり、第１電圧信号線ＥＬＶＤＤからの第１電圧信号を受信することができ、駆動トランジスタＴ２は、データ信号及び第１電圧信号に応じて駆動信号を生成し、駆動信号差を第２リセットトランジスタＴ７の第２極に伝送することができる。

【0060】

例えば、図８に示すように、半導体層において、第１ゲート導電層によって覆われた部分は、それぞれ各トランジスタのアクティブ層を構成する。第１ゲート導電層によって覆われていない部分は、ドーピングされることがあり、導体を形成する。第１ゲート導電層における半導体層を覆う部分は、各トランジスタの制御極を構成し、例えば、スイッチングトランジスタＴ１の制御極Ｔ１１、駆動トランジスタＴ２の制御極Ｔ２１、補償トランジスタＴ３の制御極Ｔ３１、第１発光制御トランジスタＴ４の制御極Ｔ４１、第２発光制御トランジスタＴ５の制御極Ｔ５１、第１リセットトランジスタＴ６の制御極Ｔ６１、及び第２リセットトランジスタＴ７の制御極Ｔ７１を備える。

【0061】

例えば、蓄積コンデンサＣｓｔの第１極板Ｃｓｔ１、走査信号を伝送するための走査信号線Ｇａｔｅ、リセット信号を伝送するためのリセット信号線ＲＳＴ、及びイネーブル信号を伝送するためのイネーブル信号線ＥＭは、第１ゲート導電層に位置することができる。蓄積コンデンサＣｓｔの第２極板Ｃｓｔ２及び初期信号を伝送するための初期信号線Ｖｉｎｉｔは、第２ゲート導電層に位置することができる。データ信号を伝送するためのデータ信号線Ｄａｔａ及び第１電圧信号を伝送するための第１電圧信号線ＥＬＶＤＤは、ソースドレイン導電層に位置することができる。転送層は、転送のための転送部６１と、シールドのためのシールドブロック６２とをさらに備えることができる。

【0062】

半導体層における導体が各トランジスタの第１極及び第２極を構成することができることは、理解される。本開示では、トランジスタの第１極または第２極を明確に識別するために、ソースドレイン導電層のうち、導体と接続された部分をトランジスタの第１極または第２極とする。

【0063】

図８に示すように、スイッチングトランジスタＴ１の第１極Ｔ１２は、データ信号線Ｄａｔａと一体構造をなし、且つ層間ゲート絶縁層、第２ゲート絶縁層及び第１絶縁層を順次に貫通する第１ビアホールＨ１を介して、半導体層に位置するアクティブ層に接続され得る。スイッチングトランジスタＴ１の制御極Ｔ１１は、走査信号線Ｇａｔｅと一体構造をなすことができる。

【0064】

スイッチングトランジスタＴ１の第２極及び第１発光制御トランジスタＴ４の第２極は、半導体層における導体に位置し、且つ一体構造をなすことができる。第１発光制御トランジスタＴ４の第１極Ｔ４２は、第１電圧信号線ＥＬＶＤＤと一体構造をなし、且つ層間ゲート絶縁層、第２ゲート絶縁層及び第１絶縁層を順次に貫通する第５ビアホールＨ５を介して、半導体層に位置するアクティブ層に接続され得る。

【0065】

駆動トランジスタＴ２の第１極も半導体層における導体に位置し、且つスイッチングトランジスタＴ１の第２極と一体構造をなすことができる。駆動トランジスタＴ２の第２極及び補償トランジスタＴ３の第１極も、半導体層における導体に位置し、且つ一体構造をなすことができる。駆動トランジスタＴ２の制御極Ｔ２１は、蓄積コンデンサＣｓｔの第１極板Ｃｓｔ１と一体構造をなし、且つ層間ゲート絶縁層、第２ゲート絶縁層及び第１絶縁層を順次に貫通する第３ビアホールＨ３を介して、第１リセットトランジスタＴ６の第２極Ｔ６３に接続され得る。

【0066】

蓄積コンデンサＣｓｔの第２極板Ｃｓｔ２は、層間絶縁層を貫通する第４ビアホールＨ４を介して第１電圧信号線ＥＬＶＤＤに接続され得る。

【0067】

補償トランジスタＴ３の第２極Ｔ３３は、第１リセットトランジスタＴ６の第２極Ｔ６３と一体構造をなすことができる。補償トランジスタＴ３の制御極Ｔ３１は、走査信号線Ｇａｔｅと一体構造をなすことができる。補償トランジスタＴ３はダブルゲートトランジスタである。

【0068】

第１リセットトランジスタＴ６の制御極Ｔ６１は、リセット信号線ＲＳＴと一体構造をなすことができる。第１リセットトランジスタＴ６の第１極Ｔ６２は、第２ゲート絶縁層を貫通する第７ビアホールＨ７を介して初期信号線Ｖｉｎｉｔに接続され得る。

【0069】

第２リセットトランジスタＴ７の制御極Ｔ７１は、リセット信号線ＲＳＴと一体構造をなすことができる。第２リセットトランジスタＴ７の第１極Ｔ７２は、第２ゲート絶縁層を貫通する第８ビアホールＨ８を介して初期信号線Ｖｉｎｉｔに接続され得る。第２リセットトランジスタＴ７の第２極Ｔ７３は、第２発光制御トランジスタＴ５の第２極Ｔ５３と一体構造をなす。同じ第２画素回路２２において、第１リセットトランジスタＴ６と第２リセットトランジスタＴ７の制御極は、異なるリセット信号線ＲＳＴに接続されており、第１リセットトランジスタＴ６と第２リセットトランジスタＴ７の第１極は、異なる初期信号線Ｖｉｎｉｔに接続されている。

【0070】

第２発光制御トランジスタＴ５の第１極は、半導体層における導体に位置し、駆動トランジスタＴ２の第２極は一体構造をなすことができる。第２発光制御トランジスタＴ５の制御極Ｔ５１は、イネーブル信号線ＥＭに接続され、一体構造をなす。

【0071】

選択的に、図９～図１１に示すように、上記の複数の第２画素回路２２は、第１方向Ｘに沿って複数の列に配列され得、第２方向Ｙに沿って複数の行に配列され得る。各列の第２画素回路は複数の第２画素回路２２を備えることができ、当該複数の第２画素回路２２は第２方向Ｙに沿って順次に配列される。各行の第２画素回路は複数の第２画素回路２２を備えることができ、当該複数の第２画素回路２２は第１方向Ｘに沿って順次に配列される。

【0072】

例えば、第１方向Ｘは第２方向Ｙと交差する。

【0073】

ここで、第１方向Ｘと第２方向Ｙとの間の夾角は、実際のニーズに応じて選択して設置することができる。例えば、第１方向Ｘと第２方向Ｙとの間の夾角は、８５°、８８°、または９０°などである。

【0074】

なお、本開示の幾つかの例では、第１画素回路２１と第２画素回路２２は、いずれも上記の各信号線をカバーすることができるが、本開示は説明の便宜のため、第１画素回路２１、第２画素回路２２、信号線を別々に説明する。

【0075】

幾つかの実施例では、図２、図４及び図６に示すように、上記の表示基板１００は、画素回路層２のベース基板１から離れた側に設けられる発光素子層３をさらに備えることができる。

【0076】

例示的に、上記の発光素子層３は、複数の第１発光素子３１及び複数の第２発光素子３２を備えることができる。第１発光素子３１の構造と第２発光素子３２の構造は、例えば同じであってもよい。例えば、図１５に示すように、第１発光素子２１は、順次に積層して設けられた陽極、発光層、及び陰極を備える。対応して、第２発光素子３２も、順次に積層して設けられた陽極、発光層、及び陰極を備えることができる。

【0077】

例示的に、少なくとも１つの第１画素回路２１は、少なくとも１つの第１発光素子３１に電気的に接続され得る。例えば、第１画素回路２１と第１発光素子３１との間は一対一対応して電気的に接続され得、または、１つの第１画素回路２１は複数の第１発光素子３１に電気的に接続され得、または、複数の第１画素回路２１は１つの第１発光素子３１に電気的に接続され得る。各第１画素回路２１は、対応する第１発光素子３１に駆動信号を提供して、当該対応する第１発光素子３１を駆動して発光させることができる。図７に示すように、本開示は、１つの第１画素回路２１と１つの第１発光素子３１との電気接続を例にして説明する。

【0078】

例示的に、少なくとも１つの第２画素回路２２は、少なくとも１つの第２発光素子３２に電気的に接続され得る。例えば、第２画素回路２２と第２発光素子３２との間は一対一対応して電気的に接続され得、または、１つの第２画素回路２２は複数の第２発光素子３２に電気的に接続され得、または、複数の第２画素回路２２は１つの第２発光素子３２に電気的に接続され得る。各第２画素回路２２は、対応する第２発光素子３２に駆動信号を提供して、当該対応する第２発光素子３２を駆動して発光させることができる。図７に示すように、本開示は、１つの第２画素回路２２と１つの第２の発光素子３２との電気接続を例にして説明する。

【0079】

例えば、上記の少なくとも１つの第２発光素子３２と上記の少なくとも１つの第２画素回路２２は、表示基板１００が位置する平面における正投影が、少なくとも部分的に重なる。すなわち、互いに電気的に接続された第２発光素子３２と第２画素回路２２は、表示基板１００が位置する平面における正投影が、部分的に重なってもよいし、完全に重なってもよい。

【0080】

上記の複数の第１発光素子３１及び複数の第２発光素子３２から発せられた光は互いに連携することにより、表示基板１００は画像表示を実現することができる。第１表示領域Ａ１と第２表示領域Ａ２の面積の和は、表示基板１００の面積にほぼ相当するため、表示基板１００における表示可能な領域の面積比率を高め、表示基板１００の画面対本体比を高めるのに有利であり、表示基板１００が全画面表示を実現することができる。

【0081】

幾つかの例では、図１０及び図１１に示すように、上記の画素回路層２における複数の第１画素回路２１及び複数の第２画素回路２２は、いずれも第２表示領域Ａ２に位置してもよい。上記の発光素子層３における複数の第１発光素子３１は、いずれも第１表示領域Ａ１に位置してもよく、複数の第２発光素子３２は、いずれも第２表示領域Ａ２に位置してもよい。表示基板１００の第１表示領域Ａ１に位置する部分の透過率は、表示基板１００の第２表示領域Ａ２に位置する部分の透過率よりも大きい。

【0082】

ここで、画素回路層２における第１画素回路２１、第２画素回路２２及び信号線は、電気信号を良好に伝送する必要がある。これに基づいて、第１画素回路２１の一部分、第２画素回路２２の一部分及び信号線は、金属材料により形成されることがある。金属材料が光線を遮ることができることは、理解される。

【0083】

本開示の幾つかの例では、第１発光素子３１に駆動信号を提供する第１画素回路２１は、第２表示領域Ａ２の後方に設けられることにより、第１表示領域Ａ１における光線を遮ることができる構造が減少し、外界光線も表示基板１００の第１表示領域Ａ１に位置する部分の一方側（例えば、発光側）から、任意の隣接する２つの第１発光素子３１の間の隙間を通って、表示基板１００の第１表示領域Ａ１に位置する部分の他方側（例えば、非発光側）から出射することができるため、表示基板１００の第１表示領域Ａ１に位置する部分は高い透過率を有する。

【0084】

このように、表示基板１００を表示装置１０００に適用し、表示基板１００の非発光側であって、且つ第１表示領域Ａ１に光学素子２００を設ける場合、外界光線は、表示基板１００の第１表示領域Ａ１に位置する部分を透過して光学素子２００に入射し、光学素子２００に採集され、光学素子２００を正常に動作させることができる。

【0085】

例示的に、上記の複数の第１発光素子３１の分布密度は、上記の複数の第２発光素子３２の分布密度と同じである。これにより、表示基板１００は全画面表示を実現することができるだけでなく、表示基板１００の良好な画像表示品質の確保にも有利である。

【0086】

例示的に、上記の複数の第１発光素子３１の分布密度は、上記の複数の第２発光素子３２の分布密度よりも小さい。これにより、任意の隣接する２つの第１発光素子３１の間の間隔を大きくし、第１発光素子３１による外界光線に対する遮蔽を低減し、表示基板１００の第１表示領域Ａ１に位置する部分における透光可能部分の面積を大きくすることができるので、外界光線が表示基板１００の第１表示領域Ａ１に位置する部分を透過可能な量をさらに増加することができる。表示基板１００を表示装置１０００に適用した後、光学素子２００によって収集された外界光線の量を向上させ、光学素子２００の動作性能を向上させることに有利である。

【0087】

幾つかの例では、図９～図１１に示すように、上記の表示基板１００は、複数のリード４１をさらに備えることができる。

【0088】

例示的に、図９～図１１に示すように、各リード４１の一端は第１画素回路２１に電気的に接続され、他端は第１発光素子３１に電気的に接続され得る。これにより、リード４１用いて第１画素回路２１と第１発光素子３１との間の電気接続を実現することができ、第１画素回路２１は、リード４１を介して対応する第１発光素子３１に駆動信号を伝送することができる。

【0089】

リード４１が、第１画素回路２１から第１発光素子３１まで延在する過程において、第１画素回路２１及び／又は第２画素回路２２を跨いで寄生容量を形成する可能性があることは、理解される。

【0090】

上記の寄生容量の存在は、第１発光素子３１が受信した駆動信号の精度に影響を与えやすく、さらに第１発光素子３１の発光精度に影響を与えやすく、表示基板の第１表示領域に位置する部分の表示効果に影響を与える。

【0091】

一実現方式では、リードの寄生容量の影響を低減するために、異なるリードの寄生容量が一致する傾向になるようにリードの走行経路を調整することがある。しかし、このようにすると、異なるリードの長さのばらつきが大きくなり、規則性に欠け、異なるリードの寄生容量に応じてその走行経路を特別に設計する必要もあり、表示基板の設計や製造の難易度が増加しやすい。

【0092】

これに基づいて、幾つかの例では、図９～図１１に示すように、第１表示領域Ａ１に位置する複数の第１発光素子３１は、複数の第１発光素子群３１ａに区画されることができる。第１発光素子群３１ａは、Ｎつの第１発光素子３１を備えることができる。対応的に、第２表示領域Ａ２に位置する複数の第１画素回路２１は、複数の第１画素回路群２１ａに区画されることができる。第１画素回路群２１ａは、Ｎつの第１画素回路２１を備えることができる。上記の複数のリード４１は、複数のリード群４１ａに区画されることができる。リード群４１ａは、Ｎ本のリード４１を備えることができる。Ｎ≧２であり、Ｎは整数である。

【0093】

例示的に、異なる第１発光素子群３１ａに備えられる第１発光素子３１の数量は、同じであってもよく、異なってもよい。異なる第１画素回路群２１ａに備えられる第１画素回路２１の数量は、同じであってもよく、異なってもよい。異なるリード群４１ａに備えられるリード４１の数量は、同じであってもよく、異なってもよい。

【0094】

電気的に接続された第１発光素子群３１ａ、第１画素回路群２１ａ、及びリード群４１ａにおいて、第１発光素子３１の数量、第１画素回路２１の数量、及びリード４１の数量は同じである。

【0095】

例えば、電気的に接続された第１発光素子群３１ａ、第１画素回路群２１ａ、及びリード群４１ａにおいて、当該第１発光素子群３１ａは、２０つの第１発光素子３１を備え、当該第１画素回路群２１ａは、２０つの第１画素回路２１を備え、当該リード群４１ａは、２０本のリード４１を備える。各第１発光素子３１は、１本のリード４１により対応する１つの第１画素回路２１に電気的に接続される。

【0096】

例示的には、第１方向Ｘに沿って、且つ第２表示領域Ａ２から第１表示領域Ａ１へ指して、第１発光素子群３１ａにおけるＮつの第１発光素子３１は、それぞれ１つ目つ～Ｎつ目の第１発光素子である。

【0097】

第１表示領域Ａ１と第２表示領域Ａ２との位置関係に基づいて、第２表示領域Ａ２が、第１表示領域Ａ１の第１方向Ｘに沿った対向する両側を囲むことになることは、理解される。例えば、図１に示すように、本開示は、第２表示領域Ａ２のうち、第１表示領域Ａ１の第１方向Ｘに沿った両側に位置する部分を、それぞれ第１サブ領域Ａ２１ａ及び第２サブ領域Ａ２２ａと呼ぶ。この際、上記の「第１方向Ｘに沿って、且つ第２表示領域Ａ２から第１表示領域Ａ１へ指す」とは、第１方向Ｘに沿って、且つ第１サブ領域Ａ２１ａから第１表示領域Ａ１へ指すこと、及び／又は、第１方向Ｘに沿って、且つ第２サブ領域Ａ２２ａから第１表示領域Ａ１へ指す。

【0098】

例えば、上記の「第１方向Ｘに沿って、且つ第２表示領域Ａ２から第１表示領域Ａ１へ指す」とは、第１方向Ｘに沿って、且つ第１サブ領域Ａ２１ａから第１表示領域Ａ１へ指す場合、第１発光素子群３１ａにおけるＮつの第１発光素子３１のうち、１つ目の第１発光素子は、第１サブ領域Ａ２１ａに最も近く、すなわち、第１表示領域Ａ１の境界に最も近いことを意味する。即ち、２つ目、３つ目、４つ目……Ｎ－１つ目、Ｎつ目の第１発光素子は、第１サブ領域Ａ２１ａから順次に離れる。

【0099】

また、例えば、上記の「第１方向Ｘに沿って、且つ第２表示領域Ａ２から第１表示領域Ａ１へ指す」とは、第１方向Ｘに沿って、且つ第２サブ領域Ａ２２ａから第１表示領域Ａ１へ指す場合、第１発光素子群３１ａにおけるＮつの第１発光素子３１のうち、１つ目の第１発光素子は、第２サブ領域Ａ２２ａに最も近く、すなわち、第１表示領域Ａ１の境界に最も近いことを意味する。即ち、２つ目、３つ目、４つ目……Ｎ－１つ目、Ｎつ目の第１発光素子は、第２サブ領域Ａ２２ａから順次に離れる。

【0100】

また、例えば、上記の「第１方向Ｘに沿って、且つ第２表示領域Ａ２から第１表示領域Ａ１へ指す」とは、第１方向Ｘに沿って、且つ第１サブ領域Ａ２１ａから第１表示領域Ａ１へ指し、及び、第１方向Ｘに沿って、且つ第２サブ領域Ａ２２ａから第１表示領域Ａ１へ指す場合、上記の複数の第１発光素子群３１ａにおける一部分の第１発光素子群３１ａのうち、１つ目の第１発光素子は、第１サブ領域Ａ２１ａに最も近く、他の第１発光素子は、第１サブ領域Ａ２１ａから順次に離れ、且つＮつ目の第１発光素子と第２サブ領域Ａ２２ａとの間には一定の間隔を有する。別の一部分の第１発光素子群３１ａのうち、１つ目の第１発光素子は、第２サブ領域Ａ２２ａに最も近く、他の第１発光素子は、第２サブ領域Ａ２２ａから順次に離れ、且つＮつ目の第１発光素子と第１サブ領域Ａ２１ａとの間には一定の間隔を有すること意味する。

【0101】

例示的に、第１画素回路群２１ａにおけるＮつの第１画素回路２１は、それぞれ１つ目～Ｎつ目の第１画素回路である。１つ目～Ｎつ目の第１画素回路は、第１表示領域Ａ１から離れる方向に沿って順次に設けられる。

【0102】

すなわち、第１画素回路群２１ａにおいて、第１発光素子群３１ａに最も近い第１画素回路２１は、１つ目の第１画素回路である。２つ目、３つ目、４つ目……Ｎ－１つ目、Ｎつ目の第１画素回路は、第１発光素子群３１ａから順次に離れる。

【0103】

１つ目～Ｎつ目の第１画素回路の配列方向は、様々があり、実際のニーズに応じて選択して設置することができる。

【0104】

例えば、１つ目～Ｎつ目の第１画素回路の配列方向は、第１方向Ｘであってもよい。すなわち、第１画素回路群２１ａにおける複数の第１画素回路２１の配列方向は、第１発光素子群３１ａにおける複数の第１発光素子３１の配列方向と同じである。

【0105】

また、例えば、１つ目～Ｎつ目の第１画素回路の配列方向は、第１方向Ｘとの間に夾角を有してもよい。当該夾角の寸法は、実際のニーズに応じて選択して設置することができる。選択的に、当該夾角は４５°または９０°であってもよい。

【0106】

例示的に、図９～図１１に示すように、リード群４１ａに備えられるＮ本のリード４１は並列に設けられる。当該Ｎ本のリード４１の延在方向は、例えば平行または略平行である。

【0107】

例えば、ｉつ目の第１発光素子は、ｉ本目のリードによりｉつ目の第１画素回路に電気的に接続される。ここで、ｉ＝１～Ｎである。すなわち、１つ目の第１発光素子は、１本目のリードにより１つ目の第１画素回路に電気的に接続され得、２つ目の第１発光素子は、２本目のリードにより２つ目の第１画素回路に電気的に接続され得……Ｎ－１つ目の第１発光素子は、Ｎ－１本目のリードによりＮ－１つ目の第１画素回路に電気的に接続され得、Ｎつ目の第１発光素子は、Ｎ本目のリードによりＮつ目の第１発光素子に電気的に接続され得る。

【0108】

例えば、１本目～Ｎ本目のリードの長さは、徐々に長くなる。

【0109】

第１画素回路群２１ａにおける１つ目～Ｎつ目の第１画素回路が、その配列方向に沿って第１発光素子群３１ａから順次に離れ、これは、１つ目、２つ目、３つ目……Ｎ－１つ目、Ｎつ目の第１画素回路と第１発光素子群３１ａとの間の間隔が徐々に大きくなり、それに対応して、１つ目の第１画素回路と１つ目の第１発光素子との間の間隔、２つ目の第１画素回路と２つ目の第１発光素子との間の間隔……Ｎ－１つ目の第１画素回路とＮ－１つ目の第１発光素子との間の間隔、Ｎつ目の第１画素回路とＮつ目の第１発光素子との間の間隔が徐々に大きくなることを意味することは、理解される。これにより、１つ目の第１画素回路と１つ目の第１発光素子とを接続する１本目のリードの長さ、２つ目の第１画素回路と２つ目の第１発光素子とを接続する２本目のリードの長さ……Ｎ－１つ目の第１画素回路とＮ－１つ目の第１発光素子とを接続するＮ－１本目のリードの長さ、Ｎつ目の第１画素回路とＮつ目の第１発光素子とを接続するＮ本目のリードの長さも、徐々に長くなる。

【0110】

例えば、各リード４１のうち、対応する第１画素回路２１と対応する第１発光素子３１との間に位置する部分は、直線状をなす。この際、リード４１の長さは、例えば、対応する第１画素回路２１と対応する第１発光素子３１との間の間隔を指す。これにより、リード４１の製造及び形成を容易にするだけでなく、リード４１における曲がり角や鋭い先端の形成も回避し、リード４１における駆動信号の良好な伝送を確保することができる。

【0111】

本開示は上記の設置方式及び接続方式を用いることにより、リード４１の走行経路を計画することは容易になり、リード群４１ａにおける任意の隣接する２本のリード４１の長さの相違の規則性を向上させるだけでなく、使用する必要なリード４１の数量を減らし、表示基板１００の構造を簡略化し、表示基板１００の製造及び形成の難易度を軽減することができる。

【0112】

また、画素回路層２における第１画素回路２１、第２画素回路２２及び信号線は、規則的に配置されている。これにより、リード４１の延在する過程において、リード群４１ａにおける任意の隣接する２本のリード４１が跨った第１画素回路２１及び／又は第２画素回路２２の数量の相違の規則性を向上させることができ、さらにリード群４１ａにおける任意の隣接する２本のリード４１が形成した寄生容量の変化の均一性を向上させることが容易となる。

【0113】

ここで、本開示は、例えば、外部補償の方式を用いることができ、当該方式は、リード４１によって形成された寄生容量を補償し、第１発光素子３１によって受信された駆動信号及び出された光の精度を向上させ、表示基板の第１表示領域に位置する部分の表示効果を確保することができる。上記の外部補償方式は、外部光学補償（ｄｅｍｕｒａ）方式を含むが、これに限定されない。

【0114】

本開示は、リード群４１ａにおける任意の隣接する２本のリード４１が形成した寄生容量の変化の均一性を向上させることにより、外部光学補償（ｄｅｍｕｒａ）のアルゴリズムの最適化に有利であり、表示基板１００の表示均一性を向上させ、表示基板１００が表示する画像の品質を向上させるのに便利である。

【0115】

幾つかの例では、図９～図１１に示すように、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて少なくとも１行の第２画素回路または少なくとも１列の第２画素回路が設けられる。リード群４１ａにおけるＮ本のリード４１は、第１表示領域Ａ１から、上記の少なくとも１行の第２画素回路または上記の少なくとも１列の第２画素回路を通って、第２表示領域Ａ２まで延在する。

【0116】

例えば、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて１行、３行、４行または７行の第２画素回路を設置することができる。または、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて１列、３列、４列、８列、１０列または第２列の第２画素回路を設置することができる。

【0117】

例示的に、図９～図１１に示すように、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて少なくとも１列の第２画素回路が設けられる場合、リード群４１ａにおける１本目のリードは、第１表示領域Ａ１から、当該少なくとも１列の第２画素回路を跨いで第２表示領域Ａ２まで延在し、２本目、３本目……Ｎ本目のリードは、第１表示領域Ａ１から、当該少なくとも１列の第２画素回路を跨いだ後、少なくとも１列の第２画素回路を引き続き跨いで第２表示領域Ａ２まで延在する。

【0118】

一実現方式では、１つ目の第１発光素子と１つ目の第１画素回路とは、隣接して設けられ、且つ両者の間に間隔を空けて第２画素回路が設けられていなく、この際、リード群における長さが最も小さい１本目のリードの長さは、例えばＬである。例えば、リード群における任意の隣接する２本のリードの間の長さの差は、ｍであり、この際、長さが最も大きいＮ本目のリードの長さは、Ｌ＋ｍ（Ｎ－１）である。Ｎ本目のリードの長さと１本目のリードの長さとの比率は、以下の式１に示す。

【0119】

【数1】

である。

【0120】

本開示の幾つかの例では、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて少なくとも１行の第２画素回路または少なくとも１列の第２画素回路が設けられた後、１つ目の第１発光素子と１つ目の第１画素回路とを接続する１本目のリードの長さは、例えばＬ＋ｐである。例えば、リード群における任意の隣接する２本のリードの長さの差はｍであり、この際、長さが最も大きいＮ本目のリードの長さは、Ｌ＋ｐ＋ｍ（Ｎ－１）である。Ｎ本目のリードの長さと１本目のリードの長さとの比率は、以下の式２に示す。

【0121】

【数2】

ただし、

【数3】

は

【数4】

よりも小さい。それに対応して、Ｎ本目のリードが形成した寄生容量と、１本目のリードが形成した寄生容量との比率も、上記の実現方式における比率よりも小さくなる。

【0122】

すなわち、本開示は、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて少なくとも１行の第２画素回路または少なくとも１列の第２画素回路が設けられた後、１本目のリードの長さは大きな倍数を増加することができるが、Ｎ本目のリードの長さは小さな倍数だけ増加することにより、Ｎ本目のリードの長さと１本目のリードの長さとの間の比率を効果的に減少し、Ｎ本目のリードが形成した寄生容量と１本目のリードが形成した寄生容量との間の比率を効果的に減少することができる。

【0123】

長さが最も大きいＮ本目のリードと長さが最も小さい１本目のリードとの間の長さ比率が小さいほど、Ｎ本目のリードが形成した寄生容量と１本目のリードが形成した寄生容量との間の差が小さくなり、駆動信号のＮ本目のリードでの損失と１本目のリードでの損失との間の差が小さくなるので、表示基板１００が画像表示を行う過程において、表示グレイスケールの差を小さくし、表示品質を向上させることができる。さらに、その後の外部光学補償（ｄｅｍｕｒａ）アルゴリズムによるグレイスケールの差を補償する過程において、表示グレイスケールの差が小さいほど、外部光学補償（ｄｅｍｕｒａ）アルゴリズムの作業負荷が小さくなることにより、外部補償（ｄｅｍｕｒａ）のアルゴリズムをさらに最適化するのに有利である。また、表示グレイスケールの差がある程度まで減少した後、外部光学補償（ｄｅｍｕｒａ）アルゴリズムを用いて補償する必要がなくなることが可能であり、すなわち、表示基板１００の良好な画質を確保することができる。

【0124】

上記により、本開示の幾つかの実施例によって提供される表示基板１００は、第１表示領域Ａ１及び第２表示領域Ａ２を設け、且つ第１発光素子３１を第１表示領域Ａ１に設け、第１発光素子３１に駆動信号を提供するための第１画素回路２１を第２表示領域Ａ２に設けることにより、第１画素回路２１が第１表示領域Ａ１に入射した光線に対する遮蔽を回避し、表示基板１００の第１表示領域Ａ１に位置する部分の透過率を向上させる。表示基板１００が表示装置１０００に適用された後、外界光線は、表示基板１００の第１表示領域Ａ１に位置する部分を透過して、表示装置１０００の光学素子２００に入射することができる。これにより、光学素子２００を正常に動作させることができるとともに、表示基板１００における表示可能面積の比率を高め、表示基板１００及び表示装置１０００が全画面表示を実現することができる。

【0125】

さらに、本開示は、第１発光素子３１と第１画素回路２１とを接続するリード４１を設け、リード群におけるＮ本のリード４１を並列に設けることにより、１本目～Ｎ本目のリードの長さが徐々に長くなり、また、第１発光素子群３１ａの１つ目の第１発光素子と第１画素回路群２１ａの１つ目の第１画素回路との間に、間隔を空けて少なくとも１行の第２画素回路または少なくとも１列の第２画素回路を設けることにより、リード４１の走行経路を計画することは容易になり、リード群４１ａにおける任意の隣接する２本のリード４１の長さの差の規則性を向上させ、リード群４１ａにおける任意の隣接する２本のリード４１が形成した寄生容量の変化の均一性を向上させるだけでなく、１つ目の第１発光素子と１つ目の第１画素回路との間に間隔を空けて設けられた少なくとも１行の第２画素回路または少なくとも１列の第２画素回路を用いて、１本目のリードの長さを大幅に長くすることができ、さらにＮ本目のリードの長さと１本目のリードの長さとの間の比率を減少させ、Ｎ本目のリードが形成した寄生容量と１本目のリードが形成した寄生容量との間の比率を減少させ、表示基板１００の表示グレイスケールの差を減少させ、外部光学補償（ｄｅｍｕｒａ）のアルゴリズムを最適化し、さらに外部光学補償（ｄｅｍｕｒａ）のアルゴリズムを節約することができる。

【0126】

幾つかの実施例では、リード群４１ａに備えられるＮ本のリード４１のうち、Ｎ本目のリードと１本目のリードとの長さの比率はαであり、α≦２５である。

【0127】

幾つかの例では、α＝２５、α≦２４、α≦２２、α≦２０、またはα≦１８等である。

【0128】

Ｎ本目のリードと１本目のリードとの長さの比率を２５以下に設置することにより、長さが最も大きいＮ本目のリードと長さが最も小さい１本目のリードとの長さの比率を効果的に小さくすることができ、Ｎ本目のリードが形成した寄生容量と１本目のリードが形成した寄生容量との間の差を小さくし、さらに表示基板１００が表示した画像のグレイスケールの差を小さくする。さらに、その後の外部光学補償（ｄｅｍｕｒａ）アルゴリズムによるグレイスケールの差を補償する過程において、外部光学補償（ｄｅｍｕｒａ）アルゴリズムの作業負荷を軽減することができ、外部補償（ｄｅｍｕｒａ）のアルゴリズムを最適化する。

【0129】

例示的に、上記の長さ比率αは、α≦１５を満たす。

【0130】

Ｎ本目のリードと１本目のリードとの長さの比率を１５以下に設置することにより、長さが最も大きいＮ本目のリードと長さが最も小さい１本目のリードとの長さの比率をさらに小さくすることができ、Ｎ本目のリードが形成した寄生容量と１本目のリードが形成した寄生容量との間の差をさらに小さくし、さらに表示基板１００が表示した画像のグレイスケールの差を小さくすることができる。さらに、その後の外部光学補償（ｄｅｍｕｒａ）アルゴリズムによるグレイスケールの差を補償する過程において、外部光学補償（ｄｅｍｕｒａ）アルゴリズムの作業負荷をさらに軽減することができ、外部補償（ｄｅｍｕｒａ）のアルゴリズムをさらに最適化する。

【0131】

例えば、長さの比率αの値の範囲は、５～１０、１０～１５、１５～２０、または７～１３等であってもよい。

【0132】

例えば、長さ比率αの値は、５、６、７．５、９．１、１０、１２、１４、または１５等であってもよい。

【0133】

幾つかの実施例では、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて設けられた第２画素回路の行数または列数は、βであり、β≦３０である。

【0134】

幾つかの例では、図９～図１１に示すように、第１画素回路群２１ａにおけるＮつの第１画素回路は、第１方向Ｘに沿って順次に設けられる。この際、１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて少なくとも１列の第２画素回路が設けられる。間隔を空けて設けられた第２画素回路２２の列数は、βであり、β≦３０である。

【0135】

例示的に、上記のβは、β＝３０、β≦２８、β≦２５、β≦２１、β≦２０、またはβ≦１５等を満たす。

【0136】

上記の設置方式を用いることにより、Ｎ本目のリードの長さの増加の倍数を小さく確保することができるため、Ｎ本目のリードと１本目のリードとの長さの比率を小さく確保し、表示基板１００が表示した画像のグレイスケールの差に対する良好な改善効果、及び外部補償（ｄｅｍｕｒａ）のアルゴリズムに対する良好な最適化効果を確保することができる。

【0137】

幾つかの実施例では、Ｎつ目の第１発光素子とＮつ目の第１画素回路との間に間隔を空けて設けられた画素回路の行数または列数と、１つ目の第１発光素子と１つ目の第１画素回路との間に間隔を空けて設けられた第２画素回路の行数または列数との比率は、γであり、５≦γ≦５０である。

【0138】

１つ目の第１発光素子と１つ目の第１画素回路に加えて、ｉつ目の第１発光素子とｉつ目の第１画素回路との間に、間隔を空けて第１画素回路２１及び第２画素回路２２が設けられることは、理解される。すなわち、Ｎつ目の第１発光素子とＮつ目の第１画素回路との間に間隔を空けて設けられる画素回路は、第１画素回路及び第２画素回路を備える。

【0139】

また、第１表示領域Ａ１の形状は変形可能であるため、異なる第１発光素子群３１ａに備えられる第１発光素子３１の数量は、異なっていてもよい。例えば、図１に示すように、第２方向Ｙに沿って、第１発光素子群３１ａが第１表示領域Ａ１の上部境界または下部境界に近づくほど、第１発光素子群３１ａに備えられる第１発光素子３１の数量は少なくなり、第１発光素子群３１ａが第１表示領域Ａ１の中部境界に近づくほど、第１発光素子群３１ａに備えられる第１発光素子３１の数量は多くなる。

【0140】

数量が少ない第１発光素子群３１ａにおいて、Ｎつ目の第１発光素子とＮつ目の第１画素回路との間に間隔を空けて設けられた画素回路の行数または列数と、１つ目の第１発光素子と１つ目の第１画素回路との間に間隔を空けて設けられた第２画素回路の行数または列数との比率γは、小さくてもよい。数量が多い第１発光素子群３１ａにおいて、Ｎつ目の第１発光素子とＮつ目の第１画素回路との間に間隔を空けて設けられた画素回路の行数または列数と、１つ目の第１発光素子と１つ目の第１画素回路との間に間隔を空けて設けられた第２画素回路の行数または列数との比率γは、大きくてもよい。

【0141】

上記の設置方式を用いることにより、Ｎ本目のリードの長さが長くなりすぎず、Ｎ本目のリードと１本目のリードとの長さの比を小さく確保することができ、ディ表示基板１００が表示した画像のグレイスケールの差に対する良好な改善効果、及び外部補償（ｄｅｍｕｒａ）のアルゴリズムに対する良好な最適化効果を確保する。

【0142】

幾つかの実施例では、リード群４１ａにおいて、Ｎ本のリード４１の長さ値によって構成された数列は、等差数列である。すなわち、任意の隣接する２つのリード４１の長さの差は等しい。または、リード群４１ａにおいて、Ｎ本のリード４１の第１方向Ｘの長さ値によって構成された数列は、等差数列である。すなわち、任意の隣接する２つのリード４１の長さの差は等しい。

【0143】

リード４１の延在方向と第１方向Ｘとの間に夾角がある場合、リード４１の第１方向Ｘの長さは、リード４１の実際の長さが第１方向Ｘの分量であることは、理解される。

【0144】

例示的に、１本目のリードの長さは、例えばＬであり、リード群４１ａにおける任意の隣接する２本のリード４１の間の長さの差は、ｍである。この際、上記のＮ本のリード４１の長さ値によって構成された数列は、Ｌ、Ｌ＋ｍ、Ｌ＋２ｍ、Ｌ＋３ｍ……Ｌ＋ｍ（Ｎ－２）、Ｌ＋ｍ（Ｎ－１）である。リード４１の第１方向Ｘの長さ値については、ここでの説明を参照することができ、繰り返し説明しない。

【0145】

上記のＮ本のリード４１の長さ値または第１方向Ｘの長さ値によって構成された数列を等差数列に設置することにより、当該Ｎ本のリード４１の長さ値が均一に変化することを確保することができ、これは外部光学補償（ｄｅｍｕｒａ）のアルゴリズムの最適化に有利であり、表示基板１００の表示品質の向上に有利である。さらに、この設置方式を用いることにより、Ｎ本のリード４１が形成した寄生容量の変化の均一性の向上にも有利であるため、外部光学補償（ｄｅｍｕｒａ）のアルゴリズムのさらなる最適化に有利であり、表示基板１００の表示品質のさらなる向上に有利である。

【0146】

幾つかの実施例では、リード群４１ａにおいて、Ｎ本のリード４１の抵抗値によって構成された数列は、等差数列である。すなわち、任意の隣接する２つのリード４１の抵抗値の差は等しい。

【0147】

例示的に、１本目のリードの抵抗値は、例えばＲであり、リード群４１ａにおける隣接する２本のリード４１の間の抵抗値の差は、ｔである。この際、上記のＮ本のリード４１の抵抗値によって構成された数列は、Ｒ、Ｒ＋ｔ、Ｒ＋２ｔ、Ｒ＋３ｔ……Ｒ＋ｔ（Ｎ－２）、Ｒ＋ｔ（Ｎ－１）である。

【0148】

第１画素回路２１によって提供された駆動信号がリード４１に伝送された後、リード４１における抵抗の存在により、駆動信号にある程度の損失が生じ、第１発光素子３１が受信した駆動信号の精度が低下することは、理解される。

【0149】

上記のＮ本のリード４１の抵抗値によって構成された数列を等差数列に設置することにより、当該Ｎ本のリード４１の抵抗値が均一に変化することを確保することができる。これにより、リード４１の抵抗を補償する難易度を軽減するのに有利であり、表示基板１００の表示品質を向上させる。

【0150】

幾つかの実施例では、各リード４１と、それが通過した第２画素回路２２及び／又は第１画素回路２１との間には、寄生容量が形成される。上記のＮ本のリード４１が形成した寄生容量値によって構成された数列は、等差数列である。すなわち、任意の隣接する２つのリード４１が形成した寄生容量の差は等しい。

【0151】

例示的に、１本目のリードが形成した寄生容量値は、例えばＣｓであり、リード群４１ａにおける任意の隣接する２つのリード４１の間の寄生容量差は、ｕである。この際、上記のＮ本のリード４１の抵抗値によって構成された数列は、Ｃｓ、Ｃｓ＋ｕ、Ｃｓ＋２ｕ、Ｃｓ＋３ｕ……Ｃｓ＋ｕ（Ｎ－２）、Ｃｓ＋ｕ（Ｎ－１）である。

【0152】

第１画素回路２１によって提供された駆動信号がリード４１に伝送された後、リード４１における寄生容量の存在により、駆動信号に大きな損失が生じ、第１発光素子３１が受信した駆動信号の精度が大幅に低下し、第１発光素子３１が駆動信号を受信する時間が遅延することは、理解される。

【0153】

上記のＮ本のリード４１が形成した寄生容量値によって構成された数列を等差数列に設置することにより、当該Ｎ本のリード４１が形成した寄生容量値を均一に変化させることを確保することができる。これにより、当該寄生容量値及び遅延時間の補償が容易になり、外部光学補償（ｄｅｍｕｒａ）のアルゴリズムの最適化に有利であり、表示基板１００の表示品質の向上に有利である。

【0154】

第１画素回路群２１ａにおける１つ目～Ｎつ目の第１画素回路の配列方向は、複数の設置方式があってもよいことが理解される。

【0155】

幾つかの例では、図９～図１１に示すように、上記の配列方向は、第１方向Ｘである。

【0156】

例示的に、第１発光素子群３１ａと、当該第１発光素子群３１ａに電気的に接続された第１画素回路群２１ａは、同じ行に設けられる。すなわち、第１方向Ｘに沿って、第１発光素子群３１ａと第１画素回路群２１ａは同じ行に位置する。これに対応して、リード群４１ａにおけるＮ本のリード４１は、第１方向Ｘに沿って延在することができる。

【0157】

この際、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて少なくとも１列の第２画素回路を設置することができる。これに対応して、上記のＮ本のリード４１は、第１表示領域Ａ１から、第１方向Ｘに沿って当該少なくとも１列の第２画素回路を通って、第２表示領域Ａ２まで延在することができる。

【0158】

設定方向Ｚを第１方向Ｘに設置し、且つ第１発光素子群３１ａと、当該第１発光素子群３１ａに電気的に接続された第１画素回路群２１ａとを同じ行に設置することにより、画素回路層２における信号線（例えば、ゲート線）の配置を容易にし、第１画素回路群２１ａの駆動を容易にし、表示基板１００の設計及び製造の難易度を低減することができる。

【0159】

第１画素回路群２１ａが１行の第２画素回路と同じ行に設置することができるため、当該画素回路群２１ａと当該１行の第２画素回路を同時に駆動するのに有利であることは、理解される。任意の隣接する２つの第１画素回路２１の間に、少なくとも１つの第２画素回路２２を設置することができるので、第２画素回路２２と対応する第２発光素子３２との位置ずれを低減することができる。例えば、任意の隣接する２つの第１画素回路２１の間に間隔を空けて設けられた第２画素回路２２の数量は、同じである。これにより、リード群４１ａにおけるＮ本のリード４１の長さの変化の均一性を向上させ、Ｎ本のリード４１が形成した寄生容量の変化の均一性を向上させるのに有利である。

【0160】

例示的に、図９に示すように、第１画素回路群２１ａは２０つの第１画素回路２１を備えることができ、第１発光素子群３１ａは２０つの第１発光素子３１を備えることができ、リード群４１ａは２０本のリード４１を備えることができる。１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて６列の第２画素回路を設置することができる。任意の隣接する２つの第１画素回路２１の間に、間隔を空けて２つの第２画素回路２２が設けられ、すなわち、各２つの第２画素回路２２の間に、間隔を空けて１つの第１画素回路２１が設けられる。

【0161】

例えば、図９に示すように、第１方向Ｘに沿って、各第２画素回路２２または各第１画素回路２１が占める領域の寸法はｂであり、各第１発光素子３１が占める領域の寸法はｃであり、３ｂ＝２ｃである。

【0162】

この際、１つ目の第１発光素子と１つ目の第１画素回路との間に間隔を空けて第２画素回路が設けられていない場合、１本目のリードの長さは、１つ目の第１画素回路と１つ目の第１画素回路とが占める領域の寸法の和であり、すなわち、ｂ＋ｃ＝２．５ｂである。任意の隣接する２つのリードの間の長さ差は、２つの第２画素回路、１つの第１画素回路、及び１つの第１発光素子が占める領域の寸法の和であり、すなわち、２ｂ＋ｂ＋ｃ＝３ｂ＋ｃである。Ｎ本目（すなわち、第２０本）のリードの長さは、（ｂ＋ｃ）＋１９（３ｂ＋ｃ）＝８８ｂである。第２０本のリードの長さと１本目のリードの長さとの比率は、３５．２０である。

【0163】

１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて６列の第２画素回路が設けられる場合、１本目のリードの長さは、１つ目の第１画素回路、１つ目の第１発光素子、及び１つ目の第１画素回路と１つ目の第１発光素子との間に間隔を空けて設けられた６つの第２画素回路が占める領域の寸法の和であり、すなわち、ｂ＋ｃ＋６ｂ＝７ｂ＋ｃである。３ｂ＝２ｃのため、７ｂ＋ｃ＝８．５ｂである。任意の隣接する２つのリードの長さ差は、２つの第２画素回路、１つの第１画素回路、及び１つの第１発光素子が占める領域の寸法の和であり、すなわち、２ｂ＋ｂ＋ｃ＝３ｂ＋ｃである。Ｎ本目（すなわち、第２０本）のリードの長さは、（７ｂ＋ｃ）＋１９（３ｂ＋ｃ）＝９４ｂである。第２０本のリードの長さと１本目のリードの長さとの比率は、１１．０６（小数点以下２桁を保留）である。

【0164】

上記から分かるように、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて６列の第２画素回路が設けられた後、第２画素回路が間隔を空けて設けられない場合に比べて、１本目のリードの長さは６ｂ増加し、増加の倍数は比較的に大きいと同時に、Ｎ本目のリードの長さも６ｂ増加し、増加の倍数は比較的に小さい。これに対応して、第２０本のリードの長さと１本目のリードの長さとの間の比率は大幅に減少し、外部光学補償（ｄｅｍｕｒａ）のアルゴリズムの最適化に有利である。

【0165】

選択的に、本開示は、また、各４つの第２画素回路２２の間に、間隔を空けて１つの第１画素回路２１を設置することができ、または、各６つの第２画素回路２２の間に、間隔を空けて１つの第１画素回路２１を設置することができ、または、各７つの第２画素回路２２の間に、間隔を空けて１つの第１画素回路２１を設置することができ、これにより、Ｎ番目のリードと１番目のリードとの比率を低減することができ、外部光学補償（ｄｅｍｕｒａ）のアルゴリズムを最適化することができる。

【0166】

幾つかの他の例では、上記の配列方向と第１方向Ｘとの間の夾角は４５°である。この際、リード群４１ａにおけるＮ本のリード４１は、例えば、第１方向Ｘと垂直する方向に沿って延在することができ、且つ第１表示領域Ａ１から、第１方向Ｘと垂直する方向に沿って、少なくとも１行または少なくとも１列の第２画素回路を通って、第２表示領域Ａ２まで延在する。

【0167】

また、幾つかの例では、上記の配列方向と第１方向Ｘとの間の夾角は９０°である。この際、リード群４１ａにおけるＮ本のリード４１の延在方向と第１方向Ｘとの間の夾角は、例えば４５°である。当該Ｎ本のリード４１は、第１表示領域Ａ１から、第１方向Ｘに対して４５°の夾角をなす方向に沿って、少なくとも１行または少なくとも１列の第２画素回路を通って、第２表示領域Ａ２まで延在することができる。

【0168】

１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて設けられた第２画素回路の行数または列数が、実際のニーズに応じて選択して設置することができるため、Ｎ本目のリード４１と１本目のリード４１との長さの比率を予め設定された値以下にすることができることは、理解される。

【0169】

選択的に、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて設けられた第２画素回路の行数または列数は、表示基板１００におけるサブ画素Ｐの配置方式と関連する。すなわち、異なるサブ画素Ｐの配置方式は異なり、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて設けられた第２画素回路の行数または列数は異なってもよい。これにより、外部光学補償アルゴリズム（ｄｅｍｕｒａ）の正常な使用を確保するのに有利であり、アルゴリズムに混乱が生じるのを回避することができる。

【0170】

例示的に、上記のサブ画素Ｐは、電気的に接続された第２画素回路２２及び第２発光素子３２を備えることができる。勿論、サブ画素Ｐは、電気的に接続された第１画素回路２１及び第１発光素子３１も備えることができる。

【0171】

以下、上記の配列方向を第１方向Ｘとし、第１発光素子群３１ａと当該発光素子群３１ａに電気的に接続された第１画素回路群２１ａとが同じ行に設置する場合を例にして、異なるサブ画素Ｐの配置方式に応じて、１つ目の第１発光素子と１つ目の第１画素回路との間に、間隔を空けて設けられた第２画素回路の列数について概略的に説明する。

【0172】

幾つかの例では、図１２に示すように、表示基板１００は複数の画素ユニットを備え、各画素ユニットは、第１方向Ｘに沿って配列された３つのサブ画素Ｐを備える。

【0173】

例示的に、上記の３つのサブ画素Ｐは、赤色サブ画素（Ｒ）と、緑色サブ画素（Ｇ）と、青色サブ画素（Ｂ）とを含む。ここで、ＲＧＢは第１方向Ｘに沿って周期的に配置される。

【0174】

例示的に、１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて少なくとも１つの画素ユニットに属するＸつの第２画素回路２２が設けられ、Ｘは３の倍数である。

【0175】

例えば、１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて３つ、６つ、９つ、または１２つなどの第２画素回路２２を設置することができる。

【0176】

幾つかの他の例では、図１３に示すように、表示基板１００は複数の画素ユニットを備え、各画素ユニットは複数のサブ画素Ｐを備える。上記の複数の画素ユニットの配列方式はペンタイル（ｐｅｎｔｉｌｅ）配列である。

【0177】

例示的に、ペンタイル配列とは、例えばＲＧＢＧ、ＲＧＢＷ、ＲＧＢＹ等を実現するために、ＲＧＢに基づいて１つのサブ画素を追加し、且つペンタイル配列におけるサブ画素Ｐの一部分は「共有」されることであるため、視覚効果上で実際の解像度よりも高い解像度を実現することを意味する。Ｗは白色サブ画素を表し、Ｙは黄色サブ画素を表す。各画素ユニットに備えられるサブ画素Ｐの数量は、共有状況に応じて決定することができ、本開示はこれに限定されない。

【0178】

例示的に、１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて少なくとも１つの画素ユニットに属するＹつの第２画素回路が設けられ、Ｙは２の倍数である。

【0179】

例えば、１つ目の第１発光素子と１つ目の第１画素回路との間には、間隔を空けて２つ、４つ、６つ、または８つなどの第２画素回路２２を設置することができる。

【0180】

幾つかの実施例では、図１０及び図１１に示すように、表示基板１００は、第２方向Ｙに沿って延在し、且つ第１表示領域Ａ１を通過する１本の直線を有し、当該直線は基準線Ｄ－Ｄ’と呼ぶことができる。第２方向Ｙは、例えば、第１方向Ｘに対して垂直である。

【0181】

表示基板１００に備えられる第１画素回路群２１ａと、第１発光素子群３１ａと、リード群４１ａと、基準線Ｄ－Ｄ’との間の位置関係は、様々があり、実際のニーズに応じて選択して設置することができる。

【0182】

幾つかの例では、第１画素回路群２１ａ、第１発光素子群３１ａ、及びリード群４１ａは、いずれも基準線Ｄ－Ｄ’の同じ側に位置することができる。

【0183】

幾つかの他の例では、図１０及び図１１に示すように、第１表示領域Ａ１に位置する複数の第１発光素子３１は、第２方向Ｙに沿って複数行に配列されてもよく、各行の第１発光素子３１は、第１方向Ｘに沿って順次に配列される複数の第１発光素子３１を備えることができる。各行の第１発光素子は、基準線Ｄ－Ｄ’の両側に位置する２つの第１発光素子群３１ａに区画されることができる。

【0184】

これに対応して、同じ行に位置する２つの第１発光素子群３１ａに電気的に接続された２つの第１画素回路群２１ａは、それぞれ第１表示領域Ａ１の第１方向Ｘの対向する両側に位置することができる。この際、当該２つの第１画素回路群２１ａは、基準線Ｄ－Ｄ’の両側に位置する。

【0185】

対応的に、同じ行に位置する２つの第１発光素子群３１ａに電気的に接続された２つのリード群４１ａは、それぞれ基準線Ｄ－Ｄ’の両側に位置する。

【0186】

第１画素回路群２１ａ、第１発光素子群３１ａ、リード群４１ａを基準線Ｄ－Ｄ’の両側に設置することにより、第１画素回路群２１ａに備えられる第１画素回路２１の数量を減少し、第１発光素子群３１ａに備えられる第１発光素子３１の数量を減少し、リード群４１ａに備えられるリード４１の数量を減少することができる。これにより、リード４１の走行経路の複雑さを軽減するのに有利であり、外部光学補償（ｄｅｍｕｒａ）アルゴリズムの圧力を軽減することにも有利である。

【0187】

例示的に、図１０及び図１１に示すように、上記の２つの第１発光素子群３１ａに電気的に接続された２つのリード群４１ａは、基準線Ｄ－Ｄ’に対して対称に設置されている。

【0188】

これにより、リード４１の走行経路の複雑さをさらに軽減するだけでなく、上記の２つのリード群４１ａの長さの変化規則及びそれらによって形成された寄生容量の変化規則を同じにするのに有利であり、外部光学補償（ｄｅｍｕｒａ）アルゴリズムの圧力をさらに軽減し、外部光学補償（ｄｅｍｕｒａ）のアルゴリズムを最適化することができる。

【0189】

例示的に、図１０及び図１１に示すように、第１表示領域Ａ１は中心Ｏを有し、上記の基準線Ｄ－Ｄ’は中心Ｏを通る直線である。

【0190】

これにより、同じ行に位置する２つの第１発光素子群３１ａに備えられる第１発光素子３１の数量を同じにすることができ、さらに、対応する２つの第１画素回路２１ａに備えられる第１画素回路の数量を同じにすることができ、対応する２つのリード群４１ａに備えられるリード４１の数量を同じにすることができる。これにより、外部光学補償（ｄｅｍｕｒａ）アルゴリズムの圧力を軽減することに有利である。

【0191】

第１発光素子３１と対応するリード４１との間は、短絡を回避するために、転送ホール５（すなわち、ビアホール）を介して電気的に接続されていることが理解される。

【0192】

これに基づいて、幾つかの例では、図１４及び図１５に示すように、表示基板１００は、転送ホール群５ａをさらに備える。当該転送ホール群５ａは、Ｎつの転送ホール５を備える。当該Ｎつの転送ホール５は、第１方向Ｘに沿って順次に配列され、且つそれぞれ第１発光素子群３１ａにおけるＮつの第１発光素子３１に対応する。

【0193】

例示的に、転送ホール群５ａにおけるＮつの転送ホール５と、第１発光素子群３１ａにおけるＮつの第１発光素子３１とは、一対一対応して設けられている。また、転送ホール群５ａにおけるＮつの転送ホール５と、リード群４１ａにおけるＮ本のリード４１とは、一対一対応して設けられている。これにより、各第１発光素子３１は、対応する転送ホール５により対応するリード４１に電気的に接続され得る。

【0194】

選択的に、転送ホール５のベース１上の正投影形状は、実際のニーズに応じて選択して設置することができる。例えば、転送ホール５のベース１における正投影形状は、円形または方形等であってもよい。

【0195】

ここで、リード群４１ａにおけるＮ本のリード４１と転送ホール群５ａとの間の位置関係は、様々があることができる。以下、第１発光素子群３１ａ及び当該第１発光素子群３１ａに電気的に接続された第１画素回路群２１ａが第１方向Ｘに沿って同じ行に設置された場合を例にして、概略的に説明する。

【0196】

例示的に、図１４に示すように、第２方向Ｙに沿って、ｉつ目の第１発光素子に電気的に接続されたｉ本目のリードは、ｉ＋１つ目の第１発光素子に電気的に接続されたｉ＋１本目のリードに対して、転送ホール群５ａにより近い。

【0197】

すなわち、リード群４１ａにおけるＮ本のリード４１は、転送ホール群５ａの同じ側に位置し、且つ第２方向Ｙに沿って、１本目、２本目、３本目……Ｎ－１本目、Ｎ本目のリードは、転送ホール群５ａから順次に離れる。

【0198】

例示的に、図１５に示すように、ｉつ目の第１発光素子に電気的に接続されたｉ本目のリードと、ｉ＋１つ目の第１発光素子に電気的に接続されたｉ＋１本目のリードは、それぞれ転送ホール群５ａの第２方向Ｙの対向する両側に位置する。

【0199】

すなわち、リード群４１ａにおいて、奇数本のリードは転送ホール群５ａの第２方向Ｙの一方側に位置することができ、偶数本のリードは転送ホール群５ａの第２方向Ｙの他方側に位置することができる。

【0200】

幾つかの実施例では、図２～図６に示すように、表示基板１００は、画素回路層２と発光素子層３との間に設けられる複数のリード層４をさらに備えるころができる。当該複数のリード層４は、ベース１に対して垂直な方向に沿って、順次に積層して設置することができる。例えば、リード層４の数量は２層、３層またはそれ以上であってもよい。

【0201】

画素回路層２と上記の複数のリード層４との間に、間隔を空けて絶縁層を設置することができ、任意の隣接する２つのリード層４の間に、間隔を空けて絶縁層を設置することができ、上記の複数のリード層４と発光素子層３との間に、間隔を空けて絶縁層を設置することができる。図４に示すように、転送ホール群５ａは、上記の複数のリード層４と発光素子層３との間の絶縁層に位置していてもよい。図４では発光素子層３を陽極として表す。

【0202】

幾つかの例では、リード群４１ａにおけるＮ本のリード４１は、それぞれ上記の複数のリード層４に位置する。

【0203】

例示的に、各リード層４は、Ｎ本のリード４１のうちの少なくとも１本のリード４１を備えることができる。

【0204】

例示的に、図４、図６及び図１７に示すように、各リード層４は、複数の接続部４２をさらに備えることができる。当該接続部４２は、それに電気的に接続されたリード４１の層を変更することができ、当該リード４１を対応する第１発光素子３１または第１画素回路２１に電気的に接続され得る。

【0205】

例えば、図３及び図４に示すように、リード層４の数量は３層であることを例にして、図４に示すように、垂直方向且つベース１から離れる方向に沿って、当該３層のリード層４は、それぞれ第１リード層４ａ、第２リード層４ｂ、及び第３リード層４ｃである。

【0206】

図４に示すように、各第２画素回路２２は、第１リード層４ａに位置する接続部４２、第２リード層４ｂに位置する接続部４２、及び第３リード層４ｃに位置する接続部４２を順次に介して、対応する第２発光素子３２に電気的に接続され得る。図１１では、第２発光素子３２の陽極を用いて第２発光素子３２を表し、第２画素回路２２における駆動トランジスタＴ５を用いて第２画素回路２２を表す。

【0207】

例えば、第１画素回路２１の一部分は、第１リード層４ａに位置するリード４１の一端に電気的に接続され得、当該リード４１の他端は、第２リード層４ｂに位置する接続部４２及び第３リード層４ｃに位置する接続部４２を順次に介して、対応する第１発光素子３１に電気的に接続され得る。

【0208】

例えば、第１画素回路２１の一部分は、第１リード層４ａに位置する接続部４２を介して、第２リード層４ｂに位置するリード４１の一端に電気的に接続され得、当該リード４１の他端は、第３リード層４ｃに位置する接続部４２を介して、対応する第１発光素子３１に電気的に接続され得る。

【0209】

例えば、第１画素回路２１の一部分は、第１リード層４ａに位置する接続部４２及び第２リード層４ｂに位置する接続部４２を介して、第３リード層４ｃに位置するリード４１の一端に電気的に接続され得、当該リード４１の他端は、対応する第１発光素子３１に電気的に接続され得る。

【0210】

例えば、図５及び図６に示すように、リード層４の数量は２層であることを例にして、図１３に示すように、垂直方向且つベース１から離れる方向に沿って、当該２層のリード層４は、それぞれ第１リード層４ａと第２リード層４ｂである。

【0211】

図６に示すように、各第２画素回路２２は、第１リード層４ａに位置する接続部４２及び第２リード層４ｂに位置する接続部４２を順次に介して、対応する第２発光素子３２に電気的に接続され得る。図１１では、第２発光素子３２の陽極を用いて第２発光素子３２を表し、第２画素回路２２における駆動トランジスタＴ５を用いて第２画素回路２２を表す。

【0212】

例えば、第１画素回路２１の一部分は、第１リード層４ａに位置するリード４１の一端に電気的に接続され得、当該リード４１の他端は、第２リード層４ｂに位置する接続部４２により、対応する第１発光素子３１に電気的に接続され得る。

【0213】

例えば、第１画素回路２１の一部分は、第１リード層４ａに位置する接続部４２により、第２リード層４ｂに位置するリード４１の一端に電気的に接続され得、当該リード４１の他端は、対応する第１発光素子３１に電気的に接続され得る。

【0214】

幾つかの例では、上記の複数のリード層４の材料は、透光可能な導電材料を備える。

【0215】

透光可能な導電材料は、高い透過率を有することが理解される。透光可能な導電材料を用いてリード層４を形成することにより、リード層４に位置するリード４１に高い透過率を持たせ、表示基板１００の第１表示領域Ａ１に位置する部分を透過する光線に対する遮蔽を回避することができるので、表示基板１００の第１表示領域Ａ１に位置する部分の高い透過率を確保することができる。

【0216】

例示的に、上記の透光可能な導電材料は、酸化インジウム錫、酸化インジウム亜鉛、酸化インジウムガリウム亜鉛などの材料のうちの少なくとも１つを含むことができる。

【0217】

幾つかの実施例では、図３～図６に示すように、表示基板１００は、画素回路層２と上記の複数のリード層４との間に設けられる転送層６をさらに備える。当該転送層６の材料は、金属材料を含む。

【0218】

例示的に、転送層６の材料は、ソースドレイン導電層の材料と同じであってもよい。これにより、転送層６が良好な導電性能を有することを確保することができる。

【0219】

例えば、上記の金属材料は、銅またはアルミニウムなどを含むことができる。

【0220】

幾つかの例では、図４及び図６に示すように、転送層６には、複数の転送部６１が設けられる。当該複数の転送部６１は、それぞれ表示基板１００に備えられる複数の第１画素回路２１及び複数の第２画素回路２２に対応して設けられ、例えば、一対一対応して設けられる。各転送部６１は、それぞれ第２発光制御トランジスタＴ５の第２極と、ベース１に最も近いリード層４とに接続され得る。

【0221】

転送層６を設けることにより、表示基板１００の配線空間を大きくし、配線の難易度を低減するのに有利である。

【0222】

図１６では、折れ線状の破線は、第１表示領域Ａ１と第２表示領域Ａ２との境界である。最も右側の第１発光素子３１は１つ目の第１発光素子であり、最も左側の第１画素回路２１は１つ目の第１画素回路である。１つ目の第１発光素子と１つ目の第１画素回路とを接続するリード４１は、１本目のリードである。図１６におけるＨ字状の実線で囲まれた領域に、第１画素回路２１が対応して設けられており、隣接する２つのＨ字状の実線の間の領域に、第２画素回路２２が設けられている。仮想画素回路については、以下の説明を参照することができ、ここでは繰り返し説明しない。

【0223】

幾つかの例では、図１７に示すように、表示基板１００に備えられるリード層４の数量は、２つである。上記のＮ本のリード４１のうち、１本目～Ｎ本目のリードは、２つのリード層４に交互に位置している。

【0224】

これにより、同じリード層４に位置する複数のリード４１のうち、任意の隣接する２本のリード４１の間に大きな間隔を持たせ、隣接する２本のリード４１の間に短絡することが形成されることを回避し、駆動信号の伝送精度を確保することができる。

【0225】

なお、第２表示領域Ａ２に位置する第１画素回路２１と第２画素回路２２との間には、様々な設置方式があり、実際のニーズに応じて選択して設置することができる。

【0226】

幾つかの実施例では、図１０に示すように、第２表示領域Ａ２は部分的に圧縮されて設けられる。

【0227】

幾つかの例では、図１０に示すように、第２表示領域Ａ２は、通常領域Ａ２１ｂ及び圧縮領域Ａ２２ｂを備える。第１画素回路群２１ａは圧縮領域Ａ２２ｂに位置し、複数の第２画素回路２２のうちの一部分の第２画素回路２２は通常領域Ａ２１ｂに位置し、別の一部分の第２画素回路２２は圧縮領域Ａ２２ｂに位置し、且つ圧縮領域Ａ２２ｂにおいて、第１方向Ｘに沿って、隣接する２つの第１画素回路２１の間には少なくとも１つの第２画素回路２２が設けられる。圧縮領域Ａ２２ｂに位置する第１画素回路２１または第２画素回路２２が位置する列領域の幅は、通常領域Ａ２１ｂに位置する第２画素回路２２が位置する列領域の幅よりも小さい。

【0228】

例示的に、第１画素回路２１が位置する列領域の幅とは、第１画素駆動回路２１が位置する画素回路列が第１方向Ｘに占める領域の寸法を意味する。第２画素回路２２が位置する列領域の幅とは、第２画素駆動回路２２が位置する画素回路列が第１方向Ｘに占める領域の寸法を意味する。

【0229】

圧縮領域Ａ２２ｂに位置する第１画素回路２１または第２画素回路２２が位置する列領域の幅は、通常領域Ａ２１ｂに位置する第２画素回路２２が位置する列領域の幅よりも小さい。つまり、圧縮領域Ａ２２ｂに位置する第１画素回路２１または第２画素回路２２が位置する列領域の幅は圧縮され、通常領域Ａ２１ｂに位置する第２画素回路２２が位置する列領域の幅は圧縮されない。

【0230】

圧縮領域Ａ２２ｂに位置する第１画素回路２１または第２画素回路２２が位置する列領域の幅を圧縮することにより、圧縮領域Ａ２２ｂにおいて、第１画素回路２１を配置するための空間をつくることができる。

【0231】

幾つかの他の実施例では、図１１に示すように、第２表示領域Ａ２全体が圧縮されて設けられる。すなわち、第１方向Ｘにおいて、第１画素回路２１または第２画素回路２２が位置する列領域の幅は、いずれも圧縮されている。

【0232】

これにより、第１画素回路２１の配置可能な空間をさらに拡大することに有利であり、第２表示領域Ａ２により多くの第１画素回路２１を配置することが容易になる。

【0233】

なお、図９、図１４、図１５及び図１６に示す仮想画素回路とは、矩形パターンが占める領域に画素回路が設けられていなく、且つ当該矩形パターンの第１方向Ｘの幅が、第１画素回路２１または第２画素回路２２が位置する列領域の幅と同じであることを意味する。これにより、第２画素回路２２の配置の規則性を向上させ、リード４１の長さの変化の規則性を向上させるのに有利である。

【0234】

本開示の幾つかの実施例は、表示装置１０００が提供される。図１８及び図１９に示すように、当該表示装置１０００は、上記の幾つかの実施例のいずれかに記載の表示基板１００と、当該表示基板１００の非発光側に設けられた光学素子２００とを備える。光学素子２００は、表示基板１００の第１表示領域Ａ１に位置する。

【0235】

幾つかの例では、上記の光学素子２００は、感光性装置を備えることができる。例示的に、当該感光性装置は、画像収集装置（例えば、カメラ）または赤外線受信装置を備えることができる。

【0236】

ここで、光学素子２００の設置数量は、実際のニーズに応じて選択して設置することができる。

【0237】

例示的に、光学素子２００を第１表示領域Ａ１に設け、且つ表示基板１００の非発光側に位置させた後、外界光線は表示基板１００の第１表示領域Ａ１に位置する部分を透過し、光学素子２００に入射することができ、光学素子２００を動作させることができる。

【0238】

例示的に、光学素子２００が動作していない場合、表示基板１００の第１表示領域Ａ１に位置する部分が表示することができるので、表示基板１００及び表示装置１０００全体も画像を表示することができる。

【0239】

例示的に、光学素子２００（例えば、画像収集装置）が動作している（例えば、ユーザーが自撮りをしている）場合、上記の第１表示領域Ａ１は黒色の画面を表示し、第２表示領域Ａ２はユーザーが自撮りをしている画面を表示し、画像収集装置が位置する場所をより明確に表示することができる。または、第１表示領域Ａ１及び第２表示領域Ａ２全体は、ユーザーが自撮りをしている画面を表示し、画像収集装置が位置する場所を表示しない。

【0240】

本発明の幾つかの実施例によって提供される表示装置１０００が実現可能な有益な効果は、上記の幾つかの実施例に記載の表示基板１００が実現可能な有益な効果と同じであり、ここでは繰り返し説明しない。

【0241】

幾つかの例では、表示装置１０００は、フレーム、フレーム内に設けられた回路基板、表示駆動ＩＣ（Ｉｎｔｅｇｒａｔｅ Ｃｉｒｃｕｉｔ，集積回路）、及び他の電子素子等をさらに備えることができる。

【0242】

幾つかの実施例では、上記の表示装置１０００は、携帯電話、タブレットコンピュータ、ノートパソコン、ラップトップコンピュータ、パーソナルコンピュータ、ディスプレイ、ウェアラブルデバイス等、表示機能及び画像収集機能を有する任意の製品またはコンポーネントであってもよい。

【0243】

上記は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれに限定されず、本開示の技術的範囲内で当業者が容易に想到できる変更又は置換は、全て本開示の技術的範囲内に包含するものである。従って、本開示の保護範囲は、特許請求の範囲に記載された範囲を準拠するものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【国際調査報告】