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特表2024-546634飛行時間型センサおよび電子デバイス

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】飛行時間型センサおよび電子デバイス

(51)【国際特許分類】

H04N 25/705 20230101AFI20241219BHJP

G01S 17/894 20200101ALI20241219BHJP

【ＦＩ】

H04N25/705

G01S17/894

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024533002

(86)(22)【出願日】2022-11-14

(85)【翻訳文提出日】2024-07-26

(86)【国際出願番号】 EP2022081835

(87)【国際公開番号】W WO2023104440

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】21213285.6

(32)【優先日】2021-12-09

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】110003339

【氏名又は名称】弁理士法人南青山国際特許事務所

(72)【発明者】

【氏名】ティンマーマンズミッチェル

(72)【発明者】

【氏名】エルカンアルパー

(72)【発明者】

【氏名】ベロコンスキーヴィクター

【テーマコード（参考）】

5C024

5J084

【Ｆターム（参考）】

5C024CX51

5C024CY17

5C024EX13

5C024GX03

5C024GX14

5C024GX16

5C024GX18

5C024GY39

5C024GY41

5C024GY45

5C024GZ06

5J084AA05

5J084AD01

5J084BA04

5J084BA07

5J084BA36

5J084BA40

5J084CA08

5J084CA65

5J084EA01

(57)【要約】

複数の画素を含む画素アレイと、3つ以上のタップのそれぞれで収集された電荷を読み出すように構成された読出し回路とを有する間接飛行時間型センサであって、各画素は3つ以上のタップを有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の画素を含み、各画素が3つ以上のタップを有する画素アレイと、
それぞれの前記3つ以上のタップで収集された電荷を読み出すように構成された読出し回路と
を具備する
間接飛行時間型センサ。

【請求項2】

それぞれの画素の前記タップは、光収集領域によって生成された電荷を収集するように構成されている
請求項１に記載の間接飛行時間型センサ。

【請求項3】

各画素は、混合素子を含み、各混合素子は、前記タップのうちの1つに対応する
請求項１に記載の間接飛行時間型センサ。

【請求項4】

各画素が、電流補助光復調器CAPDベースの画素である
請求項３に記載の間接飛行時間型センサ。

【請求項5】

前記混合素子の1つが、前記混合ゲートの残りの混合ゲートのパルス持続時間より長いパルス持続時間を有するオーバーフローコレクタとして動作する
請求項４に記載の間接飛行時間型センサ。

【請求項6】

各画素がCAPD素子によって形成される
請求項４に記載の間接飛行時間型センサ。

【請求項7】

各画素が分離したCAPD素子によって形成され、前記分離したCAPD素子はp-ウェルによって分離されている
請求項４に記載の間接飛行時間型センサ。

【請求項8】

前記分離したCAPD素子の各々が、16タップ画素または4つの4タップ画素のいずれかとして動作するように構成されている
請求項７に記載の間接飛行時間型センサ。

【請求項9】

前記光収集領域が中央の光収集領域である
請求項２に記載の間接飛行時間型センサ。

【請求項10】

各画素が転送ゲートを含み、各転送ゲートはそれぞれのタップに対応する
請求項９に記載の間接飛行時間型センサ。

【請求項11】

各画素がTGベースの画素である
請求項１０に記載の間接飛行時間型センサ。

【請求項12】

各画素がカスケード接続されたTGベースの画素である
請求項１０に記載の間接飛行時間型センサ。

【請求項13】

前記読出し回路が、前記画素のそれぞれの前記タップの前記転送ゲートを所定の期間にわたって次々と開き、深さ測定値を得るように構成されている
請求項１０に記載の間接飛行時間型センサ。

【請求項14】

前記転送ゲートの1つが、前記転送ゲートの残りの転送ゲートのパルス持続時間より長いパルス持続時間を有するオーバーフローゲートとして動作する
請求項１０に記載の間接飛行時間型センサ。

【請求項15】

前記TGベースの画素の前記転送ゲートの各々が、前記中央の光収集領域をそれぞれの浮遊拡散領域に接続する
請求項１１に記載の間接飛行時間型センサ。

【請求項16】

前記TGベースの画素が、中間電荷蓄積のためのメモリノードをさらに含む
請求項１１に記載の間接飛行時間型センサ。

【請求項17】

前記転送ゲートは、第1の転送ゲートであり、
前記TGベースの画素は、浮遊拡散領域と、複数の第2の転送ゲートとそれぞれ接続された複数のメモリノードと、複数の前記第2の転送ゲートを介して前記浮遊拡散領域に接続されたメモリノードとをさらに含む
請求項１１に記載の間接飛行時間型センサ。

【請求項18】

前記転送ゲートは、第1の転送ゲートであり、前記TGベースの画素は、浮遊拡散領域と、2つ以上のメモリノードと、2つ以上のそれぞれの第2の転送ゲートとをさらに含み、前記2つ以上のメモリノードは、前記2つ以上の第2の転送ゲートを介して前記浮遊拡散領域に接続されている
請求項１７に記載の間接飛行時間型センサ。

【請求項19】

前記TGベースの画素は、2つのメモリノードのうちの1つのメモリノードから前記メモリノードの別のメモリノードに電荷を転送するように構成されたメモリシフトゲートをさらに含み、前記2つのメモリノードは互いに隣接している
請求項１８に記載の間接飛行時間型センサ。

【請求項20】

前記メモリシフトゲートは、前記2つのメモリノードの間に位置する
請求項１９に記載の間接飛行時間型センサ。

【請求項21】

前記カスケード接続されたTGベースの画素が、第1の変調段階を表す共通ゲートをさらに含む
請求項１２に記載の間接飛行時間型センサ。

【請求項22】

前記共通ゲートが、それぞれの浮遊拡散領域に、それぞれの転送ゲートを介して、前記中央の光収集領域を接続し、前記それぞれの転送ゲートは、第2変調段階を表す
請求項２１に記載の間接飛行時間型センサ。

【請求項23】

前記カスケード接続されたTGベースの画素が、第1の変調段階を表す第1の共通ゲートをさらに含む
請求項１２に記載の間接飛行時間型センサ。

【請求項24】

前記カスケード接続されたTGベースの画素が、第2の変調段階を表す第2の共通ゲートをさらに備え、前記第2の共通ゲートは、前記第1の共通ゲートを2つのそれぞれの転送ゲートに接続する
請求項２３に記載の間接飛行時間型センサ。

【請求項25】

前記カスケード接続されたTGベースの画素が、中間電荷蓄積のためのメモリノードをさらに含む
請求項２１に記載の間接飛行時間型センサ。

【請求項26】

前記転送ゲートは、第1の転送ゲートであり、前記TGベースの画素は、浮遊拡散領域、複数のメモリノード、および複数のそれぞれの第2の転送ゲートをさらに含み、前記複数のメモリノードは、それぞれの複数の第2の転送ゲートを介して前記浮遊拡散領域に接続されている
請求項２２に記載の間接飛行時間型センサ。

【請求項27】

前記転送ゲートは、第1の転送ゲートであり、前記TGベースの画素は、浮遊拡散領域と、2つ以上のメモリノードと、2つ以上のそれぞれの第2の転送ゲートとをさらに含み、前記2つ以上のメモリノードは、前記2つ以上の第2の転送ゲートを介して前記浮遊拡散領域に接続されている
請求項２２に記載の間接飛行時間型センサ。

【請求項28】

前記カスケード接続されたTGベースの画素は、2つのメモリノードのうちの1つのメモリノードから前記メモリノードの別のメモリノードに電荷を転送するように構成されたメモリシフトゲートをさらに含み、前記2つのメモリノードは互いに隣接している
請求項２７に記載の間接飛行時間型センサ。

【請求項29】

前記光収集領域が、複数の中央の光収集領域を含む中間集光領域であり、前記中央の光収集領域の各々がそれぞれのCAPD変調回路に接続されている
請求項２に記載の間接飛行時間型センサ。

【請求項30】

各画素はカスケード接続されたTGベースの画素であり、前記カスケード接続されたTGベースの画素は、電荷を発生させ、この電荷を第1の転送ゲートに直接誘導するように構成された共通ゲートを含む
請求項１に記載の間接飛行時間型センサ。

【請求項31】

各画素が、中央の光収集領域のないカスケード接続されたTGベースの画素である
請求項１に記載の間接飛行時間型センサ。

【請求項32】

各画素が、CAPD変調回路と、第1の変調段階を表す2つのそれぞれのフォトゲート(PG0A, PG0B)とを含むカスケード接続されたTGベースの画素である
請求項１に記載の間接飛行時間型センサ。

【請求項33】

請求項１に記載の間接飛行時間型センサを具備する電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は概して、飛行時間イメージングの分野に関し、特に、飛行時間型画像をキャプチャするためのデバイス、センサ、および方法に関する。

【背景技術】

【0002】

飛行時間型（ＴｏＦ：Ｔｉｍｅ－ｏｆ－Ｆｌｉｇｈｔ）カメラは、画像の各点についてカメラと対象物の間の光信号の飛行時間を測定することにより対象物の範囲を決定する範囲画像カメラシステムである。一般に、ToFカメラは、シーンを変調された光で照射する照明部(LEDまたはVCSEL、Vertical-Cavity Surface-Emitting Laser)を有する。ToFカメラ内の画素アレイは、シーンから反射された光を収集し、光の移動時間に関する情報、したがって距離に関する情報を提供する位相シフトを測定する。

【0003】

現在、近距離での光信号の取得は、典型的には、間接飛行時間型(iToF)システムによってカバーされ、中距離から長距離での取得は、典型的には、直接飛行時間型(dToF)システムによってカバーされる。

【0004】

ToFカメラの画素は、典型的には、1つ以上の感光性要素(例えば、フォトダイオード)を含む。感光体は、入ってきた光を電流に変換する。典型的には、飛行時間法の分野では、ToF画像に含まれる画素は、例えば、電流支援フォトニクス復調器(CAPD)画素、ゲート制御iToFなどである。フォトダイオードに接続されたスイッチ（例えば、転送ゲート）は、電荷を蓄積かつ／または蓄える蓄積素子として機能する１つ以上のメモリ素子（例えば、コンデンサ）に電流を導く。TOFセンサ単位画素は、通常、1つ以上の混合ドライバから来る変調信号によって制御される。

【0005】

典型的なToFカメラ画素は、照射された光と後方散乱された光との間の相関を表す電荷を発生する。照射光と後方散乱光との間の相関を可能にするために、各画素は、1つ以上の混合ドライバから来る共通変調入力によって制御される。画素への変調入力は、典型的には、照明ブロック変調と同期する。

【0006】

2タップセンサを用いた電流iToFシステムは、変調周波数に反比例して一義的な範囲との相関を作り出す。より長い距離測定に低い変調周波数を使用する場合、最大位相シフトは同じままである(2K)。これは、距離計測におけるより低い深度分解能と高い深度ノイズにつながる。

【0007】

従って、iToFカメラで奥行き画像の判定を改善する技術を提供することが一般的に望ましい。

【0008】

センサ内のタップ数を増やすことによって、所定の深度範囲に対してより大きな移相を測定することができ、すなわち、高い有効変調周波数を可能にし、したがって、深度ノイズを低減することができる。

【0009】

n>2のnタップ系における最大位相シフトは、2タップシステムの2πと比較して、(n-1)πである。

【0010】

現在の2タップシステムはいくつかの不整合があるが、実際の測定技術(4測定位相による)は、タップと読み出し段の不整合の本質的なキャンセルを有する。既存の画素構造を2からNタップに直接拡張することは、Nタップ測定技術がこのキャンセルを持たないので、ある程度の測定誤差をもたらす可能性がある。タップ間の不整合を少なくするために、いくつかの画素特徴を予測する必要がある。

【発明の概要】

【0011】

第1の態様によれば、本開示は飛行時間型センサを提供し、このセンサは、各々が3つ以上のタップを有する複数の画素を含む画素アレイと、それぞれの3つ以上のタップで収集された電荷を読み出すように構成された読出し回路とを具備する。

【0012】

第2の態様によれば、本開示は間接飛行時間型センサを具備する電子デバイスを提供し、この間接飛行時間型センサは、各々が3つ以上のタップを有する複数の画素を含む画素アレイと、それぞれの3つ以上のタップで収集された電荷を読み出すように構成された読出し回路とを具備する。

【0013】

さらなる複数の態様が、従属請求項、以下の説明および図面に示されている。

【図面の簡単な説明】

【0014】

本開示における実施形態は、添付の図面を参照して例として説明される。

【図1】深度センシングに使用できる間接飛行時間型(iToF)イメージングシステムの基本的な作動原理を概略的に示す。

【図2】Nタップシステムに含まれる基本的なNタップセンサの一実施形態を概略的に示す。

【図3】Nタップ電流支援フォトニクス復調器(CAPD)ベースの画素の一実施形態を上面図で概略的に示す。

【図4】3つ以上のタップ(N>2)、ここではN = 9 CAPDタップを有するNタップCAPDベースのToF画素の回路図の一実施形態を概略的に示す。

【図5】NタップCAPDベースの画素の混合素子GD1~GD9の制御に関する露光中のタイミング図を示す。

【図6】NタップCAPDベースの画素の混合ゲートGD1~GD8の制御と、オーバーフローコレクタOFCとして行うGD9の制御に関する露光時のタイミング図である。

【図7】aは、CAPDベースの画素を形成するN-CAPD素子を含む第1のタイプのCAPDベースの画素の一実施形態を上面図で概略的に示す。bは、図7aのCAPDベースの画素の一実施形態の断面図を概略的に示す。

【図8】aは、上面図において、CAPDベースの画素を形成するN個の分離されたCAPDベースの単位セル素子を含む第2のタイプのCAPDベースの画素の一実施形態を概略的に示す。bは、図8aに関連して説明した、N個の分離されたCAPDに基づく単位セル要素を含むCAPDに基づく画素の一実施形態を断面図で概略的に示す。

【図9】第1のタイプまたは第2のタイプのCAPDベースの画素の一実施形態を概略的に示し、ここで、NタップCAPDベースの画素は、1つの16タップ画素として動作するか、または4つの4タップ画素として動作する。

【図10a】16タップ画素として動作している図9のNタップCAPDベースの画素の制御に関する露光中のタイミング図である。

【図10b】図9で説明したNタップCAPDベースの画素の制御に関するタイミング図であり、GD16はオーバーフローコレクタOFCとして動作する。

【図11a】4つの4タップ画素として動作する、図9のNタップCAPDベースの画素の制御に関する、露光中のタイミング図を示す。

【図11b】図9で説明したNタップCAPDベースの画素の制御に関するタイミング図を示す。ここで、GD6、GD8、GD14およびGD16は、オーバーフローコレクタOFCとして動作している。

【図12】基本的なトランス転送ゲート(TG)ベースのN-タップ画素の実施レイアウトの一実施形態を概略的に示し、ここで、トランス転送ゲートの数はN=8である。

【図13】図12のTGベースのNタップ画素の模式図の一実施形態を概略的に示す。

【図14】統合の間の、図12のTGベースのNタップ画素120のためのタイミング図を示す。

【図15】メモリノードを有するTGベースのNタップ画素の一実施形態を上面図で概略的に示す。

【図16】図15のメモリノードを有するTGベースのNタップ画素の模式図の一実施形態を概略的に示し、ここで、転送ゲートの数はN = 8である。

【図17】図15のメモリノードを有するTGベースのNタップ画素の読み出しタイミング図を示す。ここで、転送ゲート数はN = 8であり、読み出し段階はR = 4であり、最後の転送ゲートTG7はオーバーフローゲートOFG)として動作する。

【図18】カスケード接続されたTGベースのNタップ画素の一実施形態を上面図で示し、S = 2、N₁ =4、N₂ = 2、R =8である。

【図19】図18のカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を概略的に示す。

【図20】図18のカスケード接続されたTGベースのNタップ画素の統合中のタイミング図を示し、ここで、転送ゲートTG3Bは、オーバーフローゲートOFGとして動作する。

【図21】カスケード接続されたTGベースのNタップ画素の一実施形態を概略的に示す。ここで、N = 16、S = 3、N₁ = 4、N₂ = 2、N₃ = 2、R = 16である。

【図22】図21のカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を図式的に示す。

【図23】メモリノードを有するカスケード接続されたTGベースのNTAP画素を概略的に示しており、ここで、S = 2、N₁ = 4、N₂ = 2、R = 4である。

【図24】図23のメモリノードを有するカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を概略的に示す。

【図25】図23のメモリノードを有するカスケード接続されたTGベースのNタップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3BはオーバーフローゲートOFGとして動作する。

【図26】図23のメモリノードを有するカスケード接続されたTGベースのNタップ画素の読み出しタイミング図を示し、ここで、第2の転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。

【図27】サイクリングメモリノードを有するTGベースのNTAP画素の一実施形態を上面図で概略的に示す。

【図28】図27のサイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を概略的に示す。

【図29】図27のサイクリングメモリノードを有するTGベースのN-タップ画素のメモリサイクル操作のためのタイミング図を示し、ここで、転送ゲートTG7は、オーバーフローゲートOFGとして動作する。

【図30】図27のサイクリングメモリノードを伴うTGベースのNタップ画素内の電荷を回転させるための概念的表現の一実施形態を図式的に示す。

【図31】サイクリングメモリノードを有するカスケード接続されたTGベースのNTAP画素の一実施形態を上面図で概略的に示す。

【図32】図31のサイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を概略的に示す。

【図33】図31のメモリノードを有するカスケード接続されたTGベースのNタップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3BはオーバーフローゲートOFGとして動作する。

【図34】図31のサイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素のメモリサイクル動作のためのタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。

【図35】サイクルメモリノードを有し、中央の光収集領域を有さない、カスケード接続されたTGベースのNタップ画素の一実施形態を概略的に示す。ここで、S = 2、N₁ = 4、N₂ = 2、R = 4である。

【図36】図35の中央の光収集領域を伴わない、サイクリングメモリノードを伴うTGベースのN-タップ画素の模式図360の一実施形態を図式的に示す。

【図37】図35のサイクリングメモリノードを有し、かつ中央の光収集領域を有しない、カスケード接続されたTGベースのNタップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。

【図38】図35の中心光収集領域を有さない、サイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素のメモリサイクル動作のためのタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。

【図39】サイクルメモリノードを有するカスケード接続されたTGベースのNタップ画素の一実施形態を概略的に示す。ここで、S = 2、N₁ = 4、N₂ = 2、R = 4である。

【図40】図39のサイクリングメモリノードおよび第1段階CAPD変調回路を伴うTGベースのNタップ画素の模式図400の一実施形態を図式的に示す。

【図41】サイクリングメモリノードおよび図39の第1段階CAPD変調回路を有する、カスケード接続されたTGベースのNタップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。

【図42】図39のサイクリングメモリノードおよび第1段階CAPD変調回路を有するカスケード接続されたTGベースのNタップ画素のメモリサイクル動作のタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。

【図43】サイクリングメモリノード、ならびに第1段階CAPD変調器および第2段階フォトゲートを有するカスケード接続されたTGベースNタップ画素の一実施形態を上面図で概略的に示す。ここで、S = 2、N₁ = 4、N₂ = 2、R = 4である。

【図44】図43のサイクリングメモリノード、ならびに第1段階CAPD変調器およびフォトゲートを有するTGベースのNタップ画素の模式図の一実施形態を図式的に示す。

【図45】サイクリングメモリノード、ならびに図43の第1段階CAPD変調回路およびフォトゲートを有するカスケード接続されたTGベースのNタップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3BはオーバーフローゲートOFGとして動作する。

【図46】サイクリングメモリノードを有し、かつ、図43の第1段階CAPD変調回路およびフォトゲートを有するカスケード接続されたTGベースのNタップ画素のメモリサイクル操作のためのタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。

【図47】N-タップ画素を用いて深度測定を実施するプロセスを実装することができるiToFデバイスの一実施形態を概略的に説明する。

【発明を実施するための形態】

【0015】

図1～図47を参照して実施形態を詳細に説明する前に、一般的な説明を行う。

【0016】

最初に述べたように、間接飛行時間型(iToF)カメラは、変調された光で注目領域を照射する照明ユニットと、同じ注目領域から反射された光を集める複数の画素ユニットを含む画素アレイとを有する。画素ユニットは、典型的には、半導体技術に基づく。半導体では、価電子帯から伝導帯への電子の励起によって、電子-正孔対などの自由電荷キャリアが生成される。この励起は、価電子帯に正電荷として振る舞う正孔を残し、電子-正孔対が生成される。

【0017】

電流iToFシステムは、いわゆる「2-タップ」タイプの画素を有する画像センサを含み、タップ間のミスマッチングと、読み出し段階によるミスマッチングとを導入し、その結果、深度測定値を低精度かつ低信号対雑音比(SNR)で得ることが知られている。これを克服するための動作モードがある一方で、それらは可能なフレームレートを制限し、動きアーチファクトを導入し、重い後処理を必要とする。このように、場合によっては、「N-タップ」動作モードがより適切であり得ることが認識されている。「2タップ」iToFセンサは、現在の「2タップ」iToFセンサがNタップ操作モードをサポートしないことがあるので、適切でないことがある。N-タップ操作は、iToFについて知られているように、2タップの代わりに複数のタップ(例えば、7、8、9以上、またはそれ未満)を使用することを指し得、その結果、iToFセンサは、高い環境光下でのSNRに関してdToFセンサに匹敵し得る。しかしながら、Nタップは、本開示の原理が、例えば、パルス光を検出することによって、変調信号またはタップに基づいて検出される、dToFセンサまたはdToF読出回路に適用されてもよいので、iToF事例に限定されない。また、暗電流の低減、タップ不整合の低減、読み出し部に関わる不整合の低減、画素サイズの縮小、集光領域の縮小、電荷転送最適化等が望まれることが認識されている。

【0018】

その結果、いくつかの実施形態は、各画素が3つ以上のタップを有する複数の画素を含む画素アレイと、それぞれの3つ以上のタップで収集された電荷を読み出すように構成された読み出し回路とを備える間接飛行時間型センサに関する。

【0019】

間接飛行時間型センサiToFは、Nタップ画素を有する撮像センサであってもよく、ここで、Nは、iToFセンサの画素内に提供されるタップ数を示す。また、iToFセンサは、追加回路を備えてもよい。例えば、iToFセンサの回路は、スイッチング素子(ゲート、トランジスタなど)、抵抗器、メモリ素子(キャパシタ、RAM、ROMなど)、画素回路、記憶装置などの電子部品を含むことができる。

【0020】

タップは、任意の構造であってもよく、またはカメラセンサの構成であってもよく、それぞれ、カメラセンサの画素は、データを出力するために使用する。例えば、タップは、光電荷が収集されるノードであってもよい。画素は、iToFセンサの任意の単一のセルであってもよい。光がiToFセンサによってキャプチャされると、各画素内のフォトセンサ(例えば、フォトダイオード)が電荷を生成する。iToFセンサの画素に蓄積された電荷に対応する信号は、画像の後処理のために、画素からプロセッサに読出し電子機器によって転送される。

【0021】

読出回路は、リセット、セレクト等の正規の画素動作のためのクロックをリセットおよび読出フェーズのために供給する縦型スキャナを含んでもよい。読出し回路は、Nタップ動作に必要な特別なクロックを供給するガイド運転者をさらに含んでもよい。読取り回路は、デジタル化およびその後の読取りのために、アナログ前端部およびADCをさらに含み得る。読取り回路は、さらに、縦型スキャナ、ガイドドライバ、およびアナログフロントエンドおよびADCにわたる同期を確保する制御ユニットを含むことができ、これには照明装置が含まれる。照明装置は、レーザ、垂直共振器形面発光レーザ(VCSEL)、発光ダイオード(LED)等であってもよい。いくつかの実施形態では、それぞれの画素のタップは、光収集領域によって生成された電荷を収集するように構成され得る。集光領域としては、ピン止めフォトダイオード(PPD)、部分ピン止めフォトダイオード、フォトゲート(PG)等を用いることができる。

【0022】

いくつかの実施形態では、各画素は、混合素子を含むことができ、各混合素子は、タップのうちの1つに対応する。混合素子は、例えば混合ゲートとして実施することができる。

【0023】

いくつかの実施形態では、各画素は、電流補助光復調器CAPDベースの画素である。CAPDベースの画素は、N-CAPDタップ、リセットトランジスタ、シャッタトランジスタ、増幅器、および選択トランジスタを含んでもよい。例えば、CAPDベースの画素は、その点に関して本開示を限定することなく、9つのタップを含むことができる。あるいは、CAPDベースの画素は、9つを超えるタップ、またはそれ未満を含むことができる。

【0024】

いくつかの実施形態では、混合素子のうちの1つは、混合素子の残りの混合素子のパルス持続時間よりも長いパルス持続時間を有するオーバーフローコレクタとして動作することができ、これにより、集められた活性光の量を同じに保ち、かくしてSN比を改善しながら、集められる周囲光がより少なくてすむことができる。オーバーフローコレクタの第1の目的は、OFCが、例えば読み出し時等に積分期間外の環境光破壊から収集電荷を保護することである。OFCの第2の目的は、不要な範囲(レンジゲート)に対応する入射反射光の一部を廃棄することであり得る。

【0025】

いくつかの実施形態では、各画素は、CAPD素子によって形成されてもよい。CAPD素子は、複数のタップに対応する複数の混合素子を含むことができる。

【0026】

いくつかの実施形態では、各画素は、分離されたCAPD素子によって形成されてもよく、分離されたCAPD素子は、分離素子(例えば、注入)によって分離され、これは、高解像度をもたらし得る。

【0027】

分離されたCAPD素子は、16タップ・画素または4つの4タップ・画素のいずれかとして動作するように構成されてもよく、その点に関して本開示を限定するものではない。あるいは、異なる、必ずしも対称でない構成も可能であり得る。分離されたCAPD素子は、単一のN-タップ・画素として、またはK × M = Nを有するK(すなわち、複数)個のM-タップ・画素として、または必ずしも対称ではない他の構成として動作するように構成されてもよい。そのようなCAPDベースの画素は、容易に適合され得る。

【0028】

いくつかの実施形態では、光収集領域は、中央の光収集領域であってもよい。

【0029】

いくつかの実施形態では、各画素は転送ゲートを含むことができ、各転送ゲートはそれぞれのタップに対応する。

【0030】

いくつかの実施形態において、各画素は、転送ゲート(TG)ベースの画素であってもよい。

【0031】

いくつかの実施形態において、各画素は、カスケード接続されたTGベースの画素であり得る。

【0032】

いくつかの実施形態では、読出し回路は、深さ測定値を得るために、所定の期間にわたって、画素のそれぞれのタップの転送ゲートを次々に開く(高コンダクタンス状態)ように構成されてもよい。

【0033】

いくつかの実施形態では、転送ゲートのうちの1つは、環境光を排除するために、転送ゲートの残りの転送ゲートのパルス持続時間よりも長いパルス持続時間を有するオーバーフローゲートとして動作してもよい。

【0034】

いくつかの実施形態では、TGベースの画素の各転送ゲートは、中央の光収集領域をそれぞれの浮遊拡散(FD)領域に接続することができる。

【0035】

いくつかの実施形態では、TGベースの画素は、中間電荷蓄積のためのメモリノードをさらに含んでもよい。TGベースの画素は、中間電荷蓄積のためのソース線ノードを備えることができる。電荷の中間電荷蓄積を実行することによって、暗電流(DC)が低減され得、メモリノードは、典型的には、FDよりも少ないDCを生成し、生成された雑音が低減され得、いくつかの読み出し段階が共有され得、その結果、ルーティング要件の緩和が実行され、ADCカウントおよび画素領域が低減され得る。したがって、中間記憶域は、読み出し段階、出力線ルーティングなどの空間を節約することができる。

【0036】

TGベースの画素は、浮遊拡散領域と、接続された複数のメモリノードと、それぞれの複数の第2の転送ゲートとをさらに備え、複数のメモリノードは、複数の第2の転送ゲートを介して浮遊拡散領域に接続される。TGベースの画素は、少なくとも1つの浮遊拡散領域を含み得る。複数のメモリノードは、2つ以上の複数のメモリノードであってもよく、それぞれの複数の第2の転送ゲートは、2つ以上の第2の転送ゲートであってもよい。

【0037】

いくつかの実施形態では、転送ゲートは第1の転送ゲートであり、TGベースの画素は、浮遊拡散領域と、2つ以上のメモリノードと、2つ以上のそれぞれの第2の転送ゲートとをさらに備え、2つ以上のメモリノードは、2つ以上の第2の転送ゲートを介して浮遊拡散領域に接続される。例えば、TGベースの画素は、少なくとも1つの浮遊拡散領域と、2つ以上のそれぞれのメモリノードと、2つ以上のそれぞれの第2の転送ゲートとを備えてもよく、各浮遊拡散領域は、2つのそれぞれの第2の転送ゲートを介して2つのそれぞれのメモリノードに接続されてもよい。例示的な構成では、TGベースの画素は、4つの浮遊拡散領域を含んでもよく、各浮遊拡散領域は、2つのそれぞれの第2の転送ゲートを介して2つのそれぞれのメモリノードに接続されてもよい。

【0038】

いくつかの実施形態では、TGベースの画素は、メモリノードの1つのメモリノードからメモリノードの別のメモリノードに電荷を転送するように構成されたメモリシフトゲートをさらに含むことができ、2つのメモリノードは互いに隣接している。1つのメモリノードから次のメモリノードへのそのような電荷の転送は、各タップ上の各信号の露出の一部を作ることによってタップ間の不整合を減らし、実装に応じて1つの読出し構造/ FDのみが必要とされるので、読出し面積を減らすことをもたらすことができるサイクリングメモリ機能として働く。さらに、実装に応じて、1つの読出し構造のみを利用することによって、読出し関連タップ不整合を低減することができ、不整合と速度(fps)との間のトレードオフ関係を改善することができる。

【0039】

CCDの様なMEM (1.5相/2相/,,,)などの、メモリサイクルを実現するための他の実装も可能であることに留意されたい。例えば、CCDの様なMEM構造は、信号積分器として全てのタップを利用することを可能にし得るが、MSゲートと比較してCCD-メモリに対するより大きな面積要件のために、各タップの飽和電荷(QSAT)は減少し得る、すなわち、各MEMノードに対して利用可能な空間がより少なくなり得る。

【0040】

いくつかの実施形態では、メモリシフトゲートは、サイクルメモリ機能を実行するために、2つのメモリノードの間に配置されてもよい。

【0041】

いくつかの実施形態において、カスケード接続されたTGベースの画素は、第1の変調段階を表す共通ゲートをさらに含んでもよい。このようなカスケード接続されたTGベースの画素では、N個のタップへの入射光の復調は、第1の変調段、第2の変調段、第3の変調段などへの複数のステップまたは変調段に分割され得る。多段を実施することによって、中央集光領域に直接接続するタップ/モジュレータの数を減らすことができる。したがって、中央収集領域のためにより小さな面積が必要とされ、中央収集領域から混合素子へのより速い電荷転送をもたらすことができる。

【0042】

いくつかの実施形態では、共通ゲートは、中央の光収集領域を、それぞれの転送ゲートを介してそれぞれの浮遊拡散領域に接続することができ、このそれぞれの転送ゲートは第2の変調段を表している。これは、小さなコレクタ領域をもたらし、したがって、同じ印加電位、例えば、より高い変調周波数FMOD、より良い復調コントラストCMODに対してより高い変調電界(E-フィールド)に帰着することができ、内蔵E-フィールドは、構成に応じてより良い方向に向くことができ、さらなるFMOD/CMOD向上をもたらす。例えば、変調領域/電荷収集領域の遠端からの距離が大きいために変調電界が減少する場合には、第1変調領域/電荷収集領域に直接接続する変調器の数を減らすことと、本明細書で説明するように、複数の変調段を実装することとによって対処することができる。

【0043】

いくつかの実施形態において、カスケード接続されたTGベースの画素は、第1の変調段階を表す第1の共通ゲートをさらに含んでもよい。いくつかの実施形態では、カスケード接続されたTGベースの画素は、第2の変調段を表す第2の共通ゲートをさらに含むことができ、第2の共通ゲートは、第1の共通ゲートを複数のそれぞれの転送ゲートに接続する。例えば、第2の共通ゲートは、第1の共通ゲートを2つのそれぞれの転送ゲートに接続することができ、この点に関して本開示を限定するものではない。代替的に、第2の共通ゲートは、第1の共通ゲートを、2つを超えるそれぞれの転送ゲートに接続することができる。

【0044】

いくつかの実施形態では、カスケード接続されたTGベースの画素は、中間電荷蓄積のためのメモリノードをさらに備えることができる。

【0045】

Gベースの画素は、浮遊拡散領域と、複数のメモリノードと、複数のそれぞれの第2の転送ゲートとをさらに備えることができ、複数のメモリノードは、それぞれの複数の第2の転送ゲートを介して浮遊拡散領域に接続される。TGベースの画素は、少なくとも1つの浮遊拡散領域を含み得る。複数のメモリノードは、2つ以上の複数のメモリノードであってもよく、それぞれの複数の第2の転送ゲートは、2つ以上の第2の転送ゲートであってもよい。

【0046】

いくつかの実施形態では、転送ゲートは、第1の転送ゲートであってもよく、TGベースの画素は、浮遊拡散領域、2つ以上のメモリノード、および2つ以上のそれぞれの第2の転送ゲートをさらに含んでもよく、2つ以上のメモリノードは、2つ以上の第2の転送ゲートを介して浮遊拡散領域に接続され、その点に関して本開示を限定することはない。例えば、TGベースの画素は、1つ以上の浮遊拡散領域と、2つ以上のメモリノードと、2つ以上のそれぞれの第2の転送ゲートとを備えてもよく、各浮遊拡散領域は、2つ以上のそれぞれの第2の転送ゲートを介して2つ以上のそれぞれのメモリノードに接続されてもよい。メモリノードは、暗電流低減、騒音低減、ルーティング要件の緩和、ADCカウント、共有された読出し段階による画素領域をもたらすことができるメモリノードとして動作することができる。

【0047】

いくつかの実施形態では、カスケード接続されたTGベースの画素は、2つのメモリノードのうちの1つのメモリノードから2つのメモリノードのうちの別のメモリノードに電荷を転送するように構成されたメモリシフトゲートをさらに備えることができ、2つのメモリノードは互いに隣接している。メモリノードは、各タップ上に各信号の露光の一部を作ることによってタップ間のミスマッチを減少させる結果となり得るサイクリングメモリノードとして動作し得、1つの読出構造/ FDが必要とされるので、実装に応じて、1つの読出構造のみを利用することによって読出関連のタップ・ミスマッチを減少させ、実装に応じて、ミスマッチと速度(fps)との間の改善されたトレードオフ関係、すなわち、低不整合およびフレキシブルな読出を可能にすることに留意されたい。メモリサイクリングを実現するための他の実装、例えば、CCDの様なMEM (1.5位相/2位相/,,,)なども可能である。例えば、CCDの様なMEM構造は、信号積分器として全てのタップを利用することを可能にし得るが、MSゲートと比較してCCD-メモリに対するより大きな面積要件のために、各タップのQSATは減少し得る、すなわち、各MEMノードに対して利用可能な空間がより少なくなり得る。

【0048】

いくつかの実施形態では、光収集領域は、複数の中央の光収集領域を含む中間収集領域であってもよく、中央の光収集領域の各々は、それぞれのCAPD変調回路に接続される。すなわち、第1の変調段は、CAPD変調回路を光収集領域に含めることによってCAPDとして実装され、これは、第1の変調段に対して低いFPNに帰着し、構成に応じて、例えば、サイクルなしに、再構成可能となり、したがって、錯体後続のゲート転送が回避され得る。

【0049】

いくつかの実施形態において、各画素は、電荷を生成し、電荷を第1の転送ゲート(TG0A-3B)に直接向けるように構成された共通ゲート(CG0-3)を含み得るカスケード接続されたTGベースの画素である。

【0050】

いくつかの実施形態では、各画素は、中央の光収集領域を有さないカスケード接続されたTGベースの画素(350)であってもよい。中心光コレクタ領域を除外し、共通ゲートなどの補助電極を介して第1の変調ステップに直接電荷を導くことによって、低減された画素面積が達成され得、電荷転送最適化が行われ得る。なぜなら、全ての部分は、現在、電子的に印加される電位によって制御され、低減された全電子経路長のため、および制御するのが困難な電界を有する中心領域の排除のために、より速い変調が行われ得るからである。

【0051】

いくつかの実施形態において、各画素は、CAPD変調器および第1の変調段を表す2つのそれぞれのフォトゲートを含むカスケード接続されたTGベースの画素であってもよい。CAPD変調回路は、動作するために中央コレクタを必要とせず、フォトゲートは、フォトダイオード及び転送ゲートとして一緒に機能し得る。これにより、第2の変調段階が高速化され、fmod/cmodが高くなる可能性がある。

【0052】

そのようなToFセンサは、本明細書に記載するように、タップ間の不整合を減らし、ノイズを減らし、SN比を改善し、高速読み出しを行うことにより、電荷移動速度の改善により、より正確な奥行情報を得ることができる。

【0053】

実施形態はまた、請求項1による間接飛行時間型センサを備える電子デバイスを開示する。電子デバイスは、例えば、撮像カメラの撮像センサ、特にToFカメラのセンサであってもよい。例えば、電子機器は、N-タップ画素を有する撮像センサであってよく、ここで、Nは撮像センサの画素に設けられたタップの数を示す。電子機器はまた、付加的な回路を備えてもよい。例えば、電子デバイスの回路は、電子デバイス(コンピュータ、スマートフォンなど)について一般的に知られているように、スイッチング素子(ゲート、トランジスタなど)、抵抗器、メモリ素子(キャパシタ、RAM、ROMなど)、画素回路、記憶装置、入力手段(マウス、キーボード、カメラなど)、出力手段(ディスプレイ(例えば、液晶、(有機)発光ダイオードなど)、ラウドスピーカなど)、(無線)インターフェースなどの電子部品を含むことができる。さらに、それは、静止画像またはビデオ画像データ(画像センサ、カメラセンサ、ビデオセンサなど)を感知するための、指紋を感知するための、環境パラメータ(例えば、レーダ、湿度、光、温度)を感知するためのセンサなどを含むことができる。

【0054】

（間接飛行時間型撮像システム(iToF)の動作原理）
図1は、深さセンシングに使用できる間接飛行時間型(iToF)撮像システムの基本的な作動原理を概略的に示す。iToF撮像システム1は、画素のマトリクスを有する撮像センサ2を有するiToFカメラと、プロセッサ(CPU)5とを含む。シーン7は、照明装置10を用いて、例えば、タイミングジェネレータ6によって発生される少なくとも1つの所定の変調周波数4のいくつかの光パルスによって、所定の波長で、振幅変調された赤外光8で能動的に照射される。振幅変調された赤外光8は、シーン7内のオブジェクトから反射される。レンズ3は、反射光9を集め、シーン7内のオブジェクトの画像を撮画像センサ2上に形成する。間接飛行時間型(iToF)において、CPU 5は、各画素に対して、変調信号8と反射光9との間の位相遅延を決定する。

【0055】

図1の実施形態では、iToFシステム1のタイミングジェネレータ6と撮像センサ2とは別々に描かれているが、Nタップシステムの場合には、これらの2つの機能は、下の図2のNタップセンサ20のようなNタップ3次元(3D)センサを形成する同じブロック(破線の長方形)上に実装される。

【0056】

（Nタップセンサ）
図2は、Nタップシステムに含まれる基本的なNタップセンサの一実施形態を概略的に示す。

【0057】

N-タップシステムは、N-タップ・画素・アレイ21とそのメイン接続、すなわち縦型スキャナ22、ガイドドライバ23、アナログフロントエンドおよびADC 24および制御ユニット25を有するN-タップセンサ20を備える。縦型スキャナ22は、リセット、セレクト等の正規の画素動作のためのクロックを、リセットおよび読み出し位相のために供給する。ガイドドライバ23は、Nタップ動作に必要な特別な時計を提供する。ピクセル出力は、デジタル化およびその後の読み出しのために、アナログ前端部およびADC 24に接続される。制御部25は、照明装置(図1の10を参照)を含めて、縦型スキャナ22、ガイドドライバ23、およびアナログフロントエンドならびにADC 24を横切って同期を確保する。

【0058】

図2の実施形態において、Nタップシステムは、通常のiToFシステム(図1の1参照)に類似しているが、異なる画素アレイ、制御ユニットおよびタイミング図を利用する。図1の照明装置10のようなエミッタは、レーザ、垂直キャビティ面発光レーザ(VCSEL)、発光ダイオード(LED)などであってもよい。縦型スキャナ22とガイドドライバ23は別々に描かれているが、同一ブロック上でこれら2つの機能を組み合わせることが可能である。Nタップセンサ20は、Nタップ3次元(3D)センサであり、図1のiToFシステム1のタイミングジェネレータ6および撮像センサ2の機能を実現する。

【0059】

図2の実施形態において、Nタップシステム20は、Nタップセンサを備え、それは、例えば、以下の図3~図11bに示すように、CAPD変調器ベースのNタップ・画素アレイとして、下の図12~図38に示すように、ゲート変調器ベースのNタップ・画素アレイとして、または以下の図39~図46に示すように、カスケード接続されたCAPDゲート・画素アレイとして、実現されるNタップ・画素アレイ21を有する。Nタップシステム20のNタップ・画素アレイ21は、複数のNタップ画素を含む。LSR信号は、照明器の光出力信号を表すために使用される。

【0060】

（CAPDベースの画素）
図3は、Nタップ電流支援フォトニクス復調器(CAPD)ベースの画素の一実施形態を上面図で概略的に示す。

【0061】

このNタップ画素30は、複数のCAPDタップ、すなわち、N = 9個のCAPDタップと、複数のリセットトランジスタRSTと、複数の増幅器AMPと、複数の選択トランジスタSELおよび複数のシャッタSHとを備える。9個のCAPDタップGD1~GD9のそれぞれは、図3のGD1に示すように、八角形の点線で表されたp+領域と、八角形の対角線を満たすパターンで表されたn+領域とによって形成される。複数のトランジスタは、垂直および水平のストライプパターンを有する矩形によって表され、一方、複数のトランジスタ間のノードは、白色の八角形によって表される。露光中、各CAPDタップGD1~GD9は、図5に示すように順次計時される。露光後、それぞれのCAPDタップに接続されたシャッタトランジスタSHは閉じられる(低導電状態)。シャッタトランジスタSHに接続された記憶ノードは、対応する選択トランジスタSELクロックおよび関連するアナログ段をトグルすることによって、ライン毎に読み出され、ここで、読み出されるタイミングは、通常のiToFセンサと同じであるため、図5には示されていない。

【0062】

図3の実施形態では、Nタップ画素30は、約15μm×15μmのサイズを有し、N = 9であるが、本実施形態を限定するものではない。あるいは、他の画素サイズ、ジオメトリ、およびN個の実装が可能である。図3の各CAPDタップGD1~GD9は、以下の図4に示すように、それぞれのリセットトランジスタRST、それぞれの増幅器AMP、それぞれの選択トランジスタSEL、およびそれぞれのシャッタSHに接続される。図3の実施形態では、GD1~GD9は、CAPD混合素子(例えば、混合ゲート)として使用され、各混合素子GD1~GD9は、画素のそれぞれのタップに関連する。また、CAPD混合素子GD1~GD9の一方を、異なるタイミングでオーバーフローコレクタOFCとして用いてもよい。このようなタイミング例を図6に示す。ここで、GD9はオーバーフローコレクタOFCとして動作している。図3の実施形態において、混合素子は、混合ゲートとして実装される。

【0063】

図4は、3つ以上のタップ(N >2)、ここではN = 9 CAPDタップを有するNタップCAPDベースのToF画素の回路図の一実施形態を概略的に示す。9タップCAPDベースのToF画素の回路図40は、複数のフォトダイオード、すなわち入射光子を集めて光電流を発生させる9つのフォトダイオード41~49を備えている。複数のフォトダイオードのそれぞれは、それぞれの混合ゲートGD1~GD9に接続されており、それぞれの混合ゲートGD1~GD9は、画素のそれぞれのタップに関連している。9つのフォトダイオード41~49の各々は、コンデンサを含み、各フォトダイオード41~49は、それぞれのリセットトランジスタRST[1]~RST[9]およびそれぞれのシャッタSH[1]~SH[9]に接続され、ここで、シャッタは、それぞれのフォトダイオードによって生成された電荷が蓄積されることを可能にするか、またはそうでないためのスイッチとして使用される。集められた電荷は、アンプAMPと選択トランジスタSELからなるソースフォロアに転送され、読出し線V_out上に増幅された信号が読み出される。図5に示すように、混合ゲートGD1~GD9は、タイミング図に従って制御される。画素をリセットするために、それぞれのリセットトランジスタRST[1]~RST[9]が設けられる。

【0064】

図4の実施形態では、GD1~GD9は、CAPD混合素子として使用されるが、その点で本実施形態を限定するものではない。あるいは、CAPD混合素子GD1~GD9のうちの1つ、例えばGD9が、すべての不要な電荷を収集するためのオーバーフローコレクタOFCとして使用される場合である。フォトダイオード49は、オーバーフローコレクタOFCに接続されており、ここではCAPD混合ゲートGD1~GD8およびオーバーフローコレクタOFC、ここではGD9が、図6に示すようにタイミング図に従って制御される。

【0065】

図4の実施形態が9タップ(N = 9)のCAPDベースのToF画素を示しているにもかかわらず、代替の実施形態においては、Nタップ画素において他の数のタップが予見され得ることに留意されたい。例えば、N = 3、4、5、6、7、8、10、11、12以上のタップを有するCAPDベースの画素が存在してもよい。

【0066】

図5は、図3で説明したNタップCAPDベースの画素の混合素子GD1~GD9の制御に関する露光時のタイミング図である。シーンを照射するためのレーザパルスは、予め規定された照射期間の間活性化される。RST[i]の信号500を示すように、ここでi=1,,,9は、あらかじめ定義された期間Δt、ここではΔt = t₂-t₁に対して活性化される。SH[i]の信号501(i=1,,,,9)は、RST[i]信号500と同時の活性化時間t₁において活性化され、不活性化が必要になるまで活性のままである。SH[i]信号501をアクティブにすることによって、各フォトダイオード41~49によって生成された電荷は蓄積され得る。9タップCAPDベースの画素のCAPDベースの混合素子GD1からGD9は、「復調信号」または「ミックス信号」とも呼ばれるそれぞれの制御信号によって制御される。図5のこの具体的なタイミング図によれば、画素の混合素子GD1~GD9それぞれは、所定の起動期間Δt'の間、次々に起動される。制御信号502~510は、上述のように、それぞれの混合素子GD1~GD9を所定の活性化期間Δt'だけ活性化するために、混合ゲートGD1~GD9にそれぞれ印加される。混合ゲートGD9の活性化期間Δt'が終了する時刻t₁₂において、混合ゲートGD1の活性化期間Δt'が再度開始され、上記の処理が再度行われる。

【0067】

LSR信号は、照明装置からの光出力の一例を示している(図1の10参照)。図5の実施形態に示されているパルス幅、振幅、位相、周波数、波形は、限定的なものではない。あるいは、異なるパルス幅、振幅、位相、周波数、波形を使用することができる。

【0068】

図5および以下のすべてのタイミング図のタイミング図について、それらはパルスの相対的な位置のみを示すことに留意されたい。

【0069】

図6に、図3で説明したNタップCAPDベースの画素の混合素子GD1~GD8の制御と、オーバーフローコレクタOFCとしてのGD9の制御に関するタイミング図を示す。図に示すように、RST[1~8]の信号600は、あらかじめ定義された期間に対してアクティブになる。ここでは、Δt = t₂ -t₁である。SH[1~8]の信号601は、信号600と同時の活性化時間t₁において活性化され、不活性化が必要になるまで活性のままである。RST[9]の信号602およびSH[9]の信号603は常にアクティブである。上述したように、GD1の制御信号604は、所定の期間Δt'、ここではΔt'=t₅- t₄の間、時間t4で活性化される。制御信号604~611は、上述のように、所定の活性化期間Δt'の間、それぞれの混合ゲートGD1~GD8を起動するために、それぞれ混合ゲートGD1~GD8に印加される。GD1の起動周期がスタートする時刻tにおいて、オーバーフローコレクタOFCとして使用されているGD9の制御信号612は、再度GD9の制御信号612がアクティブになる時刻t₁₂まで非アクティブとなり、時刻t₁₂はGD8の起動周期が終了する時刻となる。図6の実施形態に示すように、制御信号612は、事前定義された期間Δt"だけアクティブのままである。GD9の活性化期間Δt"が終了する時点t₁₃において、混合素子GD1の活性化期間Δt'は、再び開始し、上記の処理が再び実行される。「サブ統合周期」とも呼ばれる説明されたプロセスは、所定の統合周期にわたって測定を達成するために複数回繰り返される。

【0070】

図6の実施形態において、OFCパルス持続時間、すなわち、制御信号612の活性化期間は、他のGDのパルスよりも大きく、それにより、LSRパルスは、時間的にさらに離れており、これにより、眼の安全動作を維持しながら、より高い光ピークパワーを可能にし得る。より高いピーク電力のために、同じ信号レベルに到達するためにCAPDベースのタップGD1~8上でより少ない積分時間が必要とされ、それによって、より少ない環境光が収集され、したがって、信号対雑音比(SNR)が改善され得る。

【0071】

図3に記載される2つの異なる種類のCAPDベースの画素30は、図7a~8bに示されている。例えば、第1のタイプは、図7aおよび7bに示されるように、画素を形成するN-CAPD素子を含み、第2のタイプは、図8aおよび8bに示されるように、画素を形成するN個の別個のCAPDベースの単位セル素子を含む。

【0072】

図7aは、CAPDベースの画素70を形成するN-CAPD素子を含む第1タイプのCAPDベースの画素の一実施形態を上面図で概略的に示す。N-タップ画素70は、光収集領域77、複数のCAPD要素、すなわちN = 9の9つのCAPD要素、複数のリセットトランジスタRST、複数の増幅器AMP、複数の選択トランジスタSELおよび複数のシャターSHを含む。複数のトランジスタRST、AMP、SEL,SHは、CAPD素子GD1~GD9の周囲に配置され、CAPD素子GD1~GD9を分離する分離領域上に配置されている。各CAPD素子は、図7aのGD1に示されるように、CAPDベース画素70のそれぞれのタップに関連し、点線の八角形によって表されるp+領域と、対角線の充填パターンの八角形によって表されるn+領域とによって形成される。複数のトランジスタは、垂直および水平のストライプパターンを有する矩形によって表され、一方、複数のトランジスタ間のノードは、白色の八角形によって表される。CAPDベースの画素70の上面図では、水平の破線71が描かれ、それは、画素の片側から始まり、CAPDタップGD4が位置し、画素の反対側で終わり、CAPDタップGD6が位置し、画素およびCAPDタップGD4~GD6を中央で切断するカットラインを示す。CAPDベースの画素70の断面図は、図7bに関して記載される。

【0073】

図7aの実施形態において、CAPDベースの画素70は、約15μm×15μmのサイズを有し、N = 9であるが、この点に関して本実施形態を限定するものではない。あるいは、他の画素サイズ、ジオメトリ、およびN個の実装が可能である。図7aの実施形態において、GD1～GD9は、CAPD混合ゲートとして使用され、各混合ゲートGD1～GD9は、画素のそれぞれのタップに関連している。あるいは、CAPD混合ゲートGD1~GD9の一方は、図10bおよび図11bに示すように、各画素の1つのGDに対するタイミングを調整することによって、オーバーフローコレクタOFCとして動作してもよい。図7aのCAPDベースの画素70は、改善された帯域幅デバイスを達成し得るが、より複雑なレイアウトを必要とし得る。

【0074】

図7bは、図7aに関して説明したCAPDベースの画素70の一実施形態を断面図で概略的に示す。図7aのCAPDベースの画素70の断面図72において、第1のタイプのCAPDベースの画素70は、低ドープ基板、2つのトランジスタ73および2つの分離注入型76の内側にn+領域74およびp+領域75を有する。n+領域74(対角線充填パターン)およびp+領域75(ドットパターン、CAPDベースの画素70の同じ側、例えば画素の頂部に位置する。n+領域74およびp+領域75は、混合素子を形成し、ここで、混合素子はGD4~GD6をタップし、ここで、各混合ゲートGD4~GD6は、CAPDベースの画素70のそれぞれのタップに関連する。2つのトランジスタ73は、CAPD混合ゲートGD1~GD9の周囲に形成された分離領域上に位置するシャッタSHであり、2つの分離注入76は、CAPD混合素子GD1~GD9の周囲に形成された分離領域の一部である。CAPD混合素子GD1~GD9の周りに形成された分離領域は、光学的および電気的の両方で、各画素をその隣接部から完全に分離するように適合され得る。これは、深いP-ウェル、トレンチ領域などによって実現することができる。

【0075】

典型的には、逆バイアスされたダイオードからなるコレクタタップに電子を移動させるために、電界が設定される。モジュレーションは、ミックス・タップ間に印加される電圧の方向を交互に変えることで実現する。基板内に印加されるこの変調電界により、基板の深部で生成される電子を所望のタップ上に収集することができる。復調に使用される電圧は、電界強度、ひいては生成される電子のドリフト速度を制御する。

【0076】

図8aは、上面図において、CAPDベースの画素80を形成するN個の分離されたCAPDベースの単位セル素子を含む第2のタイプのCAPDベースの画素の一実施形態を概略的に示す。N-タップ画素80は、複数のCAPD単位セル素子86、すなわち、N = 9の9つのCAPD単位セル素子86、複数のリセットトランジスタRST、複数の増幅器AMP、複数の選択トランジスタSELおよび複数のシャッタSHを含む。複数のトランジスタRST、AMP、SELおよびSHは、分離された各CAPD単位セル素子GD1~GD9の一側に位置している。複数のトランジスタRST、AMP、SELおよびSHは、単純な画素トランジスタレイアウトを形成するp-ウェルインプラント上に位置する。分離された各CAPD単位セル素子GD1~GD9は、CAPDベースの画素80のそれぞれのタップに関連し、図7aのGD1に示されるように、八角形の点線で示されるp+領域と、八角形の対角線充填パターンで示されるn+領域とによって形成される。複数のトランジスタは、垂直および水平のストライプパターンを有する矩形によって表され、一方、複数のトランジスタ間のノードは、白色の八角形によって表される。CAPDベースの画素80の上面図には、画素の片側から始まり、CAPD単位セル素子GD4が位置し、画素の反対側で終わり、CAPD単位セル素子GD6が位置するカットラインを示す、水平方向の破線81が描かれており、このカットラインは、画素およびCAPD単位セル素子GD4~GD6を途中でカットする。CAPDベースの画素80の断面図は、図8bに関して記載される。

【0077】

図8aの実施形態では、N個の分離されたCAPDベースの単位セル素子を含む第2のタイプのCAPDベースの画素80は、約15μm ×15μmのサイズを有し、N = 9であるが、本実施形態をこれに関して限定するものではない。あるいは、他の画素サイズ、ジオメトリ、およびN個の実装が可能である。図8aの実施形態では、GD1~GD9は、CAPD混合素子として使用され、各混合素子GD1~GD9は、画素のそれぞれのタップに関連する。あるいは、CAPD混合素子GD1~GD9の一方は、図10bおよび図11bに示すように、各画素における1つのGDに対するタイミングを調整することによって、オーバーフローコレクタOFCとして動作してもよい。

【0078】

図8bは、断面図において、図8aに関して説明したN個の分離されたCAPDベースの単位セル要素を含むCAPDベースの画素80の一実施形態を概略的に示す。図8aのCAPDベースの画素80の断面図82において、第2のタイプのCAPDベースの画素80は、低ドープ基板、すなわち、光収集領域87の内側のn+領域83およびp+領域84と、N個の分離されたCAPDベースの単位セル素子GD4~GD6の間に形成されたpウェル注入85とを有する。n+領域83(対角線充填パターン)およびp+領域84(ドットパターン)は、CAPDベースの画素80の同じ側、例えば画素の頂部に位置する。n+領域83およびp+領域84は、混合素子を形成し、ここで、混合素子はGD4~GD6をタップし、ここで、各混合素子GD4~GD6は、CAPDベースの画素80のそれぞれのタップに関連する。

【0079】

図9は、第1の型または第2の型のCAPDベースの画素の一実施形態を概略的に示し、ここで、NタップCAPDベースの画素90は、1つの16タップ画素として動作するか、または4つの4タップ画素として動作する。NタップのCAPDベースの画素90は、N = 16個の混合素子、従って16個のタップを有するCAPDベースの画素である。図9の実施形態において、NタップCAPDベースの画素90は、図8aに関連して説明した、N個の分離されたCAPDベースの単位セル要素を含むCAPDベースの画素80の構成を有する。N個の分離されたCAPD素子の各々は、ガイドドライバ23の構成に応じて、1つの16タップ画素として動作するか、または4つの4タップ画素として動作する。16タップCAPDベースの画素として動作するNタップCAPDベースの画素90は、破線91によって表され、4つの4タップ(4×4) CAPDベースの画素として動作するNタップCAPDベースの画素90は、破線92によって表される。ガイドドライバ23は、Nタップ操作に必要な特別なクロックを供給し、これらのクロックの構成に基づいて、NタップCAPDベースの画素90を、16タップCAPDベースの画素として、または4×4タップCAPDベースの画素として動作させる。異なるNを有する構成も可能である。

【0080】

図9の実施形態において、NタップCAPDベースの画素90は、1つの16タップの画素として動作するか、または4つの4タップの画素として動作するが、その点に関して本実施形態を限定するものではない。あるいは、異なる、必ずしも対称でない構成も可能であり得る。分離されたCAPD素子は、単一のN-タップ画素として、またはK × M = Nを有するK(すなわち、複数)個のM-タップ画素として、または必ずしも対称ではない他の構成として動作するように構成されてもよい。そのようなCAPDベースの画素は、容易に適合され得る。ガイドドライバ23の構成に基づいて、より高い解像度であるが、より小さいNフォーマットをサポートすることができる。

【0081】

図10(a)は、16タップ画素として動作している図9のNタップCAPDベースの画素の制御に関する露光中のタイミング図である。NタップのCAPDベースの画素90は、N = 16の混合素子、従って、16タップを有するCAPDベースの画素である。シーンを照射するためのレーザパルスは、予め規定された照射期間の間活性化される。図に示されるように、RST[i]の信号1000(i=1,,,,,16)は、事前定義された期間tの間活性化される。SH[i]の信号1001(ここで、i=1,,,,,16)は、RST[i]信号1000と同時に活性化され、不活性化が必要になるまで活性のままである。図10aのこの特定のタイミング図によれば、画素の混合素子GD1からGD16の各々は、所定の活性化期間Δt'の間、次々に活性化される。制御信号1002~1017は、上述のように、混合素子GD1~GD16にそれぞれ印加されて、それぞれの混合素子GD1~GD16を所定の活性化期間Δt'だけ活性化する。混合元素GD16の活性化期間Δt'が終了する時点で、再び混合元素GD1の活性化期間Δt'が始まり、上述した処理がもう一度行われる。「サブ統合周期」とも呼ばれる説明されたプロセスは、所定の統合周期にわたって測定を達成するために複数回繰り返される。図10aの実施形態に示すパルス幅、振幅、位相、周波数、波形は、限定的なものではない。あるいは、異なるパルス幅、振幅、位相、周波数、波形を使用することができる。

【0082】

図10(b)は、図9で説明したNタップCAPDベースの画素の制御に関するタイミング図であり、GD16はオーバーフローコレクタOFCとして動作する。図示のように、RST[1~15]の信号1018は、所定の期間Δtの間、RST[1~15]がアクティブ化される。SH[1~15]の信号1019は、信号1018と同時に活性化され、不活性化が必要になるまで活性のままである。RST[16]の信号1020およびSH[16]の信号1021は、常にアクティブである。図示のように、GD1の制御信号1022は、所定の期間Δt'だけ活性化される。制御信号1022~1036は、それぞれ混合ゲートGD1~GD15に印加され、上述のように、それぞれの混合素子GD1~GD15を所定の活性化期間Δt'だけ活性化する。GD1の活性化期間が開始する時点で、オーバーフローコレクタOFCとして使用されているGD16の制御信号1037は、GD15の活性化期間が終了する時点まで非活性化される。図10bの実施形態に示されるように、制御信号1037は、所定の期間Δt"の間アクティブのままである。GD16の活性化期間Δt"が終了する時点で、混合素子GD1の活性化期間Δt'が再び開始し、上記の処理がもう一度行われる。「サブ統合周期」とも呼ばれる説明されたプロセスは、所定の統合周期にわたって測定を達成するために複数回繰り返される。

【0083】

図11aは、4つの4タップ画素として動作する、図9のNタップCAPDベースの画素の制御に関する、露光中のタイミング図を示す。NタップのCAPDベースの画素90は、N = 16の混合ゲート、したがって16タップを有するCAPDベースの画素である。シーンを照射するためのレーザパルスは、予め規定された照射期間の間活性化される。示されるように、RST[i]の信号1100、ここで、i=1,,,16であり、各RST[i]は、所定の期間Δtの間、活性化される。SH[i]の信号1101(i=1,,,,16)は、各SH[i]がRST[i]信号1000と同時に活性化され、不活性化が必要になるまで活性のままである。図11のこの特定のタイミング図によれば、画素の混合素子GD1~GD16は、4つのグループとして制御され、ここで、第1のグループは、混合素子GD1、GD2、GD5およびGD6を含み、第2のグループは、混合素子GD3、GD4、GD7およびGD8を含み、第3のグループは、混合素子GD9、GD10、GD13およびGD14を含み、第4のグループは、GD11、GD12、GD15およびGD16を含む。各群の第1の混合素子、ここではGD1、GD3、GD9およびGD11は、同時に活性化され、各群において、各混合素子は、所定の活性化期間Δt'の間、次々に活性化される。制御信号1102~1105は、上述のように、混合素子GD1、GD2、GD5およびGD6にそれぞれ印加されて、所定の活性化期間Δt'の間、それらを活性化する。制御信号1106~1109は、上述のように、混合素子GD3、GD4、GD7およびGD8にそれぞれ印加されて、所定の活性化期間Δt'の間、それらを活性化する。制御信号1110~1113は、上述のように、混合素子GD9、GD10、GD13、およびGD14にそれぞれ印加されて、所定の活性化期間Δt'の間、それらを活性化する。制御信号1114~1117は、上述のように、混合素子GD11、GD12、GD15、およびGD16にそれぞれ印加されて、所定の活性化期間Δt'の間、それらを活性化する。各グループの第4の混合素子、ここではGD6、GD8、GD14、GD16の活性化期間Δt'が終了する時点で、各グループの第1混合ゲート、ここではGD1、GD3、GD9、GD11の活性化期間Δt'を再度開始し、上述した処理をもう一度行う。図11aの実施形態に示すパルス幅、振幅、位相、周波数、波形は限定的なものではない。あるいは、異なるパルス幅、振幅、位相、周波数、波形を使用することができる。

【0084】

図11(b)に、図9で説明したNタップCAPDベースの画素の制御に関するタイミング図を示す。ここで、GD6、GD8、GD14およびGD16は、オーバーフローコレクタOFCとして動作している。図示のように、RST[1~5、7、9~13、15]の信号1118は、所定の期間Δtの間活性化される。SH[1~5、7、9~13、15]の信号1119は、信号1118と同時に活性化され、不活性化が必要になるまで活性のままである。RST[6、8、14、16]の信号1120およびSH[6、8、14、16]の信号1121は、それらが非活性化される必要があるまで、常に活性である。図示されるように、GD1、GD3、GD9およびGD11の制御信号1122、1126、1129、および1133は、それぞれ、GD1、GD3、GD9およびGD11が、事前定義された期間Δt'だけ活性化される。制御信号1122~1124は、上述のように、混合素子GD1、GD2、GD5にそれぞれ印加されて、所定の活性化期間Δt'にわたってそれらを活性化する。制御信号1126~1128は、上述のように、混合素子GD3、GD4、GD7にそれぞれ印加されて、所定の活性化期間Δt'にわたってそれらを活性化させる。制御信号1130~1132は、上述のように、混合素子GD9、GD10、GD13にそれぞれ印加されて、所定の活性化期間Δt'にわたってそれらを活性化させる。制御信号1134~1136は、上述のように、混合素子GD11、GD12、GD15にそれぞれ印加されて、所定の活性化期間Δt'にわたってそれらを活性化させる。

【0085】

GD1、GD3、GD9およびGD11の活性化期間が開始する時点で、GD6、GD8、GD14およびGD16の制御信号1125、1129、1133および1137は、それぞれGD5、GD7、GD13およびGD15の活性化期間が終了する時点まで非活性化される。図11bの実施形態に示されるように、制御信号1125、1129、1133および1137は、所定の期間Δt"の間活性されたままである。GD6、GD8、GD14およびGD16の活性化期間Δt"が終了する時点で、混合ゲートGD1、GD3、GD9およびGD11の活性化期間Δt'が再び開始し、上記の処理がもう一度行われる。「サブ統合周期」とも呼ばれる説明されたプロセスは、所定の統合周期にわたって測定を達成するために複数回繰り返される。

【0086】

図3、図4、図7a、図7b、図8a、図8b、図9の実施形態では、これらの実施形態を限定することなく、十分な容量改善のためのコンデンサおよびトランジスタは含まれない。あるいは、図3、4、7a、7b、8a、8bおよび9の実施は、完全なウェル容量改善のためのキャパシタおよびトランジスタを含み得る。

【0087】

（基本転送ゲート(TG)ベースのNタップ画素）
図12は、基本的なトランス転送ゲート(TG)ベースのN-タップ画素実施レイアウトの一実施形態を概略的に示し、ここで、トランス転送ゲートの数はN = 8である。

【0088】

TGベースのNタップ画素120は、中央の光収集領域121、ここではN=8の転送ゲートを有し、中央の光収集領域121をN個の浮遊拡散FD、N=8に接続する。浮遊拡散FDの各々は、リセットトランジスタRST、ここではRST0~RST7に接続される。それぞれの浮遊拡散FDに対して、関連する読出し段階、すなわち増幅器AMPおよび選択トランジスタSELが存在する。白色八角形で表される複数のn+領域は、複数の増幅器AMPO~AMP7を複数の選択トランジスタSEL1~SEL8と複数のリセットトランジスタRST0~RST7とに接続している。TGをRSTトランジスタに接続する浮遊拡散FDは、変調電荷を蓄積する。光収集領域121はピン止めされたフォトダイオードPPDである。

【0089】

図12の実施形態では、光収集領域121は、ピン止めされたフォトダイオードPPDであり、その点で本実施形態を限定するものではない。あるいは、光収集領域121は、フォトゲートまたは部分的にピン止めされたフォトダイオードなどである。各転送ゲートTG0~TG7を順次開放することにより、入ってくる変調光からの奥行情報を抽出することができる。なお、転送ゲートTG0~TG7のうちの1つ以上の転送ゲートが、オーバーフローゲートOFGとして動作し、周囲の光を逃がすようにしてもよい。転送ゲートTG0~TG7のうちの1つ以上の転送ゲートがオーバーフローゲートOFGとして動作する場合、オーバーフローゲートOFGとして永久的に動作する転送ゲートTGごとに、RSTトランジスタおよび読出し段階AMPおよびSELの数を1減らすことができる。

【0090】

図12の実施形態において、TGベースのNタップ画素は、その点で本実施形態を限定することなく、8タップ画素(N = 8)である。あるいは、TGベースのNタップ画素は、任意の数N、例えば、N = 3、4、5、6、8、9、10、11、12以上を有する画素であってもよい。

【0091】

図13は、図12のTGベースのNタップ・画素の模式図の一実施形態を概略的に示し、ここで、転送ゲートの数はN = 8である。中心光収集領域121は、ピン止めフォトダイオードPPDであり、生成された光キャリアを収集し、光電流を生成する。光収集領域121は、転送ゲートTG0~TG7に接続された中央フォトダイオードであり、各転送ゲートTG0~TG7は、TGベースのNタップ画素のそれぞれのタップに関連し、それぞれのリセットトランジスタRST0~RST7に、それぞれの増幅器AMPO~AMP7に、そしてそれぞれの選択トランジスタSELO~SEL7に接続される。転送ゲートTG0からTG7のうちの1つを開くことによって、光収集領域121によって生成された電荷は、浮遊拡散に、そしてそれぞれの増幅器AMPOからAMP7に移される。この電荷を表す信号は、それぞれの選択トランジスタSELO~SEL7に転送され、増幅された信号を読み出し線上で読み出す。統合後、浮遊拡散信号は、対応するSELクロックと関連するアナログ段階をトグルすることによって、ラインごとに読み出される。リセットトランジスタRST0~RST7は、画素をリセットするために用意されている。浮遊拡散レベルは、リセットトランジスタRST0~RST7を介してリセットされ、次の積分期間の画素を準備する。

【0092】

なお、1つ以上の転送ゲートTG0~TG7がオーバーフローゲートOFGとして動作する場合には、光収集領域121もオーバーフローゲートOFGに接続される。オーバーフローゲートOFGを含む転送ゲートTG0~TG7は、通常のゲート-iToFセンサと同様に、読み出しタイミングが図示されていない図14のようなタイミング図に従って制御される。2タップiToFの場合と同様に、受信信号は、制御ユニットによって構成される位相シフトと、飛行時間によって誘発される追加の位相シフトの両方を含むことになる。

【0093】

図14は、統合の間の、図12のTGベースのNタップ画素120のためのタイミング図を示す。シーンを照射するための、LSR信号1400を有するレーザパルスが、所定の照射期間の間活性化される。7タップ(N = 8)のNタップ画素の転送ゲートTG0~TG7は、それぞれの制御信号1401~1408によって制御される。図14のこの特定のタイミング図によれば、図12のTGベースのNタップ画素120の転送ゲートTG0からTG7のそれぞれは、所定の活性化時間窓の間、次々に起動される。図14の実施形態では、転送ゲートTG7がオーバーフローゲートOFGとして動作しているため、転送ゲートTG7の制御信号1408は、転送ゲートTG0~TG6の残りの部分がアクティブとなる期間と等しい所定時間、転送ゲートTG7を非アクティブにする。オーバーフローゲートOFG、ここではTG7は、最後の転送ゲートTG6が閉じられた後に再び活性化される。「サブ統合周期」とも呼ばれる説明されたプロセスは、所定の統合周期にわたって測定を達成するために複数回繰り返される。

【0094】

図14の実施形態では、オーバーフローゲートOFGのパルス持続時間、ここではTG7は、転送ゲートTG0~TG6の残りのパルスの持続時間よりも大きく、それによって、LSRパルスを時間的にさらに離す。LSRパルスのLSR信号1400は、照明装置からの光出力の一例を示している(図1の10参照)。時間におけるオーバーフローゲートOFGのパルス持続時間の間隔は、アイセーフ動作を維持しながら、高い光ピークパワーを可能にし、その結果、同じ信号レベルに到達するためのタップ上の積分時間をより短くすることができ、したがって、より少ない環境光が収集され、それによって、改善された信号対雑音比(SNR)を達成することができる。

【0095】

（メモリノードを有するTGベースのNタップ画素）
図15は、メモリノードを有するTGベースのNタップ画素の一実施形態を上面図で概略的に示す。TGベースのNタップ画素150は、ゲート素子またはPPD等を介して実施され得る追加のメモリノードMEMも備える、図12の基本TGベースのNタップ画素120である。追加のメモリノードMEMは、中間電荷蓄積のために使用される。

【0096】

TGベースのNタップ画素150は、中央の光収集領域151を有し、N = 8個の第1の転送ゲートTG0~TG7は、中央の光収集領域151を複数のMEMノードに接続する。第1の転送ゲートTG0~TG7の各々は、ピン止めされたフォトダイオードPPDである光収集領域151をそれぞれのメモリノードMEM0~MEM7に接続する。各メモリノードMEM0 ~MEM7は、中間ストレージノードとして実装される。次に、各メモリノードMEM0~MEM7は、それぞれの第2の転送ゲートTX0~TX7を介して浮遊拡散領域FD (白色八角形)に接続される。したがって、同一の浮遊拡散領域FDには、複数のMEMノードが接続される。

【0097】

図15の実施形態では、2つのメモリノードMEMが同一の浮遊拡散領域FDに接続されており、すなわち、メモリノードMEM0およびMEM1が浮遊拡散領域FD01に接続され、メモリノードMEM2およびMEM3が浮遊拡散領域FD23に接続され、メモリノードMEM4およびMEM5が浮遊拡散領域FD45に接続され、メモリノードMEM6およびMEM7が浮遊拡散領域FD67に接続されている。浮遊拡散領域FD01は、一方の側が2つの第2の転送ゲートTX0,TX1で接続され、他方の側がリセットトランジスタRST01で接続されている。浮遊拡散領域FD23は、一方の側が2つの第2の転送ゲートTX2,TX3で接続され、他方の側がリセットトランジスタRST23で接続されている。浮遊拡散領域FD45は、一方の側が2つの第2の転送ゲートTX4およびTX5で接続され、他方の側がリセットトランジスタRST45で接続される。浮遊拡散領域FD67は、一方の側が2つの第2の転送ゲートTX6およびTX7で接続され、他方の側がリセットトランジスタRST67で接続される。同様に、浮遊拡散領域FD01、FD23、FD45、FD67のそれぞれは、関連する読み出し段、すなわち、増幅器AMPと選択トランジスタSELとに接続される。前述したように、2つのMEMノードごとに共有の読み出し段階が接続され、N/2 = 4個の読み出し段階、R = 4となる。

【0098】

図15の実施形態において、光収集領域151はピン止めフォトダイオードPPDであるが、その点に関して本実施形態を限定するものではない。あるいは、光収集領域151は、フォトゲートまたは部分的にピン止めされたフォトダイオードなどである。図15の実施形態において、メモリノードを備えたTGベースのNタップの画素は、その点に関して本実施形態を限定することなく、8タップの画素(N = 8)である。あるいは、TGベースのNタップ画素は、任意の数N、例えば、N = 3、4、5、6、8、9、10、11、12以上を有する画素であってもよい。なお、転送ゲートTG0~TG7のうちの1つ以上の転送ゲートが、オーバーフローゲートOFGとして動作し、周囲の光を逃がすようにしてもよい。転送ゲートTG0~TG7のうちの1つ以上の転送ゲートがオーバーフローゲートOFGとして動作する場合、オーバーフローゲートOFGとして永久的に動作する転送ゲートTGごとに、RSTトランジスタおよび読出し段階AMPおよびSELの数を1減らすことができる。オーバーフローゲートOFGを含む転送ゲートTG0~TG7は、読み出し期間中に、図17に示すようなタイミング図に従って制御される。ここで、積分期間タイミングは、図14と同様に示されていない。

【0099】

図15の実施形態において、第1の転送ゲートTG0~TG7、第2の転送ゲートTX0~TX7およびオーバーフローゲートOFGは、例えばトランジスタとして実装されてもよく、メモリMEM0~MEM7は、例えばキャパシタとして実装されてもよい。転送ゲートTG0~TG7を動作させることで、入ってくる変調光からの奥行情報を取り出すことができる。

【0100】

図16は、図15のメモリノードを備えたTGベースのNタップ画素の模式図160の一実施形態を図式的に示しており、ここで、転送ゲートの数はN = 8である。ピン止めフォトダイオードPPDである中央の光収集領域151は、入射光子を収集し、光電流を生成する。中央の光収集領域151は、第1の転送ゲートTG0~TG7に接続されており、各第1の転送ゲートTG0~TG7は、TGベースのNタップ画素のそれぞれのタップに関連している。転送ゲートTG0~TG7のうちの1つを開くことによって、中央の光収集領域151によって生成された電荷は、それぞれのメモリMEM0~MEM7上に移送され、そこで記憶される。つまり、統合中は、すべての電荷がメモリノードMEMに格納される。この時点で、第2の転送ゲートTX0~TX7が閉じられる。第1のステップとして、浮遊拡散領域FDがリセットされ、それらのレベルが読み出される。この読み出しは、浮遊拡散領域FD上のリセットトランジスタRSTの騒音レベルを与える。次のステップとして、電荷は、R MEMノードから、第2の転送ゲートTX0~TX7を介して浮遊拡散領域FDに移送される。その後、浮遊拡散レベルが再び読み出される。次に、RST騒音レベルを実際の信号レベルから減算し、リセット・ノイズのない信号を得ることができる。リセットレベルおよび信号レベルを読み出すこのプロセスは、すべてのMEMノード電荷が読み出されるまでN/R回繰り返される。画素をリセットするために、リセットトランジスタRST01、RST23、RST45、RST67が設けられている。浮遊拡散レベルは、リセットトランジスタRST01、RST23、RST45、RST67を介してリセットされ、次の積分期間の画素を準備する。

【0101】

図16の実施形態では、N = 8、R = 4であり、したがって、R MEMノードは、4個のMEMノードに等しい。例えば、MEM0、MEM2、MEM4およびMEM6に蓄積された電荷は、それぞれ第2の転送ゲートTX0、TX2、TX4およびTX6を介して浮遊拡散領域FD01、FD23、FD45、FD67に転送される。それぞれの第2の転送ゲートTX0、TX2、TX4、およびTX6を開くことによって、メモリノードMEM0、MEM2、MEM4、およびMEM6上に収集された電荷は、増幅器AMP0、AMP2、AMP4、およびAMP6に転送される。FD01、FD23、FD45、FD67の電荷を表す信号を転送して選択トランジスタSEL01、SEL23、SEL45、SEL67に転送し、増幅された信号を読出し線上で読み出す。画素をリセットするためにリセットトランジスタRST01、RST23、RST45、RST67が設けられている。

【0102】

図17は、図15のメモリノードを有するTGベースのNタップ画素の読み出しタイミング図を示す。ここで、転送ゲート数はN = 8であり、読み出し段階はR = 4であり、最後の転送ゲートTG7はオーバーフローゲートOFGとして動作する。読み出し時には、信号1700は、第1の転送ゲートTG0~TG6の制御信号を表し、信号1701は、オーバーフローゲートOFGとして動作する第1の転送ゲートTG7の制御信号を表す。同様に、信号1702~1709はそれぞれメモリノードMEM0~MEM7の制御信号を表し、信号1710~1716はそれぞれ第2の転送ゲートTG0~TG7の制御信号を表し、信号1718~1721はそれぞれリセットトランジスタRST01~RST67の制御信号を表し、信号1722~1725はそれぞれ選択トランジスタSEL01~SEL67の制御信号を表す。信号1722~1725の別のタイミングは、出力線が依然として正しい時間にサンプリングされている限り(すなわち、現在のタイミングチャートにおいてSELが高い時間フレーム内)、その画素に対する全体読み出し手順の間、SEL01~SEL67信号を高いままにすることである。

【0103】

図15、図16、図17の実施形態において、メモリノードを備えたTGベースのNタップ画素の動作が記載される。ここで、各第1の転送ゲートTG0~TG7は、その点に関して本実施形態を限定することなく、別々に駆動される。代替の実施形態では、2の基、例えば、TG0およびTG1を一緒に、TG2およびTG3を一緒になどでNタップを駆動することができる。次いで、MEM0およびMEM1、MEM2およびMEM3などは、例えば、ビニングがSNRを改善するか、または異なる記憶チャネルによる平均ミスマッチを低減する低信号条件の場合、読出しのために、同じ浮遊拡散領域FD上に一緒にビニングされ得る。

【0104】

（カスケード接続されたTGベースのNタップ画素）
図18は、カスケード接続されたTGベースのNタップ画素の一実施形態を上面図で概略的に示す。カスケード接続されたTGベースNタップ画素180において、タップ数は8であり、N = 8タップであり、読出し段階の数は8であり、R = 8読出し段階であり、変調段階の数は2であり、S = 2変調段階であり、N₁ = 4であり、N₂ = 2であり、ここで、N_xは、それぞれの段階x入力上のゲートの数である。

【0105】

カスケード接続されたTGベースのNタップ画素180は、8タップ、N = 8の中央集光領域181を有する。8個のタップは、12個の変調ゲートを介して光収集領域181に接続されている。変調回路ゲートは、2段階で分離される。第1の段階はN₁ =4個の変調ゲートからなる。第2の段階はN₁ × N₂ = 8 の変調ゲートで構成され、全部で12の変調ゲートになる。カスケード接続されたTGベースNタップ画素180は、中央の光収集領域181を8つの転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに接続する4つの共通ゲートCG0~CG3を有する。各転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、画素のそれぞれのタップに関連する。ここで、共通ゲートCG0は、転送ゲートTG0Aに直接接続され、TG0Bは、共通ゲートCG1が、転送ゲートTG1Aに直接接続され、TG1Bは、共通ゲートCG2が、転送ゲートTG2Aに直接接続され、TG2Bは、共通ゲートCG3が、転送ゲートTG3A、TG3Bに直接接続されている。各転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、浮遊拡散領域FDを介してそれぞれのリセットトランジスタRST、ここではRST0A、RST0B、RST1A、RST1B、RST2A、RST2B、RST3A、RST3Bに接続されている。各浮遊拡散領域FDに対して、関連する読出段、すなわち増幅器AMPおよび選択トランジスタSELが存在する。白色八角形で表される複数のn+領域FDは、複数の選択トランジスタSELOA、SELOB、SEL1A、SEL1B、SEL2A、SEL2A、SEL2B、SEL3A、SEL3Bを複数の増幅器AMP0A、AMP0B、AMP1A、AMP1B、AMP2A、AMP2B、AMP3A、AMP3Bにそれぞれ接続する。

【0106】

図18の実施形態では、共通ゲートCG0～CG3、および転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、第1変調領域/電荷収集領域、ここでは中央の光収集領域181に接続される変調器であり、共通ゲートCG0からCG3は、上述のように、第1変調領域/電荷収集領域に直接接続される。光収集領域181は、ピン止めされたフォトダイオードPPDであり、その点で本実施形態を限定するものではない。あるいは、光収集領域181は、フォトゲートまたは部分的にピン止めされたフォトダイオードなどである。図18のカスケード接続されたTGベースのNタップ画素180は、その点に関して本実施形態を限定することなく、2つの変調段階を有する。当業者は、任意の適切な数の変調段階を選択することができる。図18のカスケード接続されたTGベースのNタップ画素180は、8タップ画素(N = 8)であり、その点に関して本実施形態を限定するものではない。

【0107】

あるいは、カスケード接続されたTGベースのNタップ画素は、N = 3、4、5、6、8、9、10、11、12以上などの任意の数Nを有する画素であってもよい。変調段の数は、図18の実施形態では、S = 2変調段の2つであり、この点に関して本実施形態を限定するものではない。変調段階の数は、任意の整数値とすることができる。

【0108】

図18の実施形態において、N=8タップを有するカスケード接続されたTGベースのNタップ画素180は、N = 8タップの代わりに、サポートする必要があるN₁ = 4タップを有する光収集領域181を有する。というのは、入光の復調は複数の変調段階、ここでは2つの変調段階S = 2で行われるからである。光収集領域181に接続する変調器の数が減ることにより、収集領域が縮小され、従って、変調器CGによって作成される変調電界が改善され得る。

【0109】

図19は、図18のカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を概略的に示す。画素180の模式図は、画素180の読み出し回路を表す。中央の光収集領域181は、ここではピン止めフォトダイオードPPDであるが、入射光子を集め、光電流を発生させる。中央の光収集領域181は、上述のように、転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに直接接続される共通ゲートCG0~CG3に直接接続される。生成された光電流は、光収集領域181から共通ゲートCG0~CG3に移された後、転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに移される。転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bのうちの1つを開くことによって、光収集領域181によって生成された電荷が、浮遊拡散領域FDおよびそれぞれの増幅器AMPOA、AMPOB、AMP1A、AMP1B、AMP2A、AMP2A、AMP2B、AMP3A、AMP3Bに移送される。これらの電荷を表す信号が、それぞれの選択トランジスタSEL0A、SEL0B、SEL1A、SEL1B、SEL2A、SEL2B、SEL3A、SEL3Bに転送されて、増幅された信号を読出し線上に読み出す。統合後、浮遊拡散信号は、対応するSELクロックと関連するアナログ段階をトグルすることによって、ラインごとに読み出される。画素をリセットするために、リセットトランジスタRST0A、RST0B、RST1A、RST1B、RST2A、RST2B、RST3A、RST3Bが用意されている。浮遊拡散レベルは、リセットトランジスタRST0A、RST0B、RST1A、RST1B、RST2A、RST2B、RST3A、RST3Bを介してリセットされ、次の積分期間の画素を準備する。

【0110】

図18および図19の実施形態では、発生した光電流は、光収集領域181から共通ゲートCG0~CG3に伝達された後、入口光の復調が複数の変調段に分割されるように、転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに伝達される。複数の変調段を実装することによって、タップ、すなわち、中央の光収集領域に直接接続される、例えば転送ゲートなどの変調器の数が、したがって、中央の光収集領域のサイズを小さくすることができる。転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bのうちの1つ以上は、オーバーフローゲートOFGとして動作し得る。図20に示すように、オーバーフローゲートOFGを含む共通ゲートCG0~CG3および転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、タイミング図に従って制御される。

【0111】

図20は、図18のカスケード接続されたTGベースのNタップ画素の統合中のタイミング図を示し、ここで、転送ゲートTG3Bは、オーバーフローゲートOFGとして動作する。シーンを照射するための、LSR信号2000を有するレーザパルスが、所定の照射期間の間活性化される。共通ゲートCG0~CG3は、それぞれ制御信号2001~2004によって制御される。図20のこの特定のタイミング図によれば、制御信号2001から2004に示されているように、図18のカスケード接続されたTGベースのNタップ画素の共通ゲートCG0からCG3のそれぞれは、所定の活性化時間窓の間、次々に開く。転送ゲートTG0A、TG1A、TG2A、TG3Aそれぞれの制御信号2005、2007、2009、2011が示されているように、転送ゲートTG0A、TG1A、TG2A、TG3Aは、それぞれCG0、CG1、CG2、CG3についての活性化時間窓の4倍であるウィンドウ長の所定の活性化時間窓に対して次々に開く。各転送ゲートTG0A、TG1A、TG2A、TG3Aは、それぞれの共通ゲートCG0~CG3と同時に開く。共通ゲートCG0~CG3は、次々に開いていき、共通ゲートCG0は、共通ゲートCG3の活性化期間が終了する時刻に再び開く。転送ゲートTG0B、TG1B、TG2Bのそれぞれの制御信号2006、2008、2010が示すように、転送ゲートTG0B、TG1B、TG2Bは、期間上の前段階CGの4倍である窓長の所定の活性化時間窓に対して次々に開く。各転送ゲートTG0B、TG1B、TG2Bは、それぞれの共通ゲートCG0~CG2が2回目に開くのと同時に開く。転送ゲートTG3Bは、オーバーフローゲートOFGとして動作するので、共通ゲートCG3が2回目に開くのと同時に、転送ゲートTG3Bが開く。共通ゲートCG3、転送ゲートTG3B共に、必要に応じてオープンのままである。信号電荷が全ての段階を通過した後、それらは、それらのそれぞれの蓄積ノードに終わる。

【0112】

図20の実施形態においては、転送ゲートTG3Bは、本実施形態を限定することなく、オーバーフローゲートOFGとして動作する。あるいは、任意の他の転送ゲートは、オーバーフローゲートOFGとして動作してもよく、または1つ以上の転送ゲートは、オーバーフローゲートOFGとして動作してもよく、またはいずれの転送ゲートも、オーバーフローゲートOFGなどとして動作しなくてもよい。

【0113】

図21は、カスケード接続されたTGベースのNタップ画素の一実施形態を概略的に示す。ここで、N = 16、S = 3、N₁ = 4、N₂ = 2、N₃ = 2、R = 16である。

【0114】

カスケード接続されたTGベースのNタップ画素210では、タップ数は16であり、N = 16タップ、読出し段数は16であり、R = 16読出し段、変調段数は3つであり、S = 3変調段数および各段階(x - 1)出力のゲートN_xの数はN₁ = 4、N₂ = 2およびN₃ = 2である。

【0115】

カスケード接続されたTGベースのNタップ画素210は、16タップ、N = 16を有する中央の光収集領域211を有する。16個のタップは、それぞれのグループがそれぞれの変調段階Xに関連する3つのグループ、N₁、N₂、およびN₃に分かれている。最初のグループは4タップ、N₁ = 4、2番目のグループは前の段階の出力ごとに2タップ、N₂ = 2、3番目のグループは前の段階の出力ごとに2タップ、N₃ = 2である。カスケード接続されたTGベースのNタップ画素210は、中央の光収集領域211を8つの第2の共通ゲートCG0A、CG0B、CG1A、CG1B、CG2A、CG2B、CG3A、CG3Bに接続する4つの第1の共通ゲートCG0~CG3、すなわち、第1のグループN₁ = 4を有する。すなわち、各第1の共通ゲートCG0~CG3は、2つの第2の共通ゲート、すなわち、第2のグループN₂ = 2に接続される。それぞれの第2の共通ゲートCG0A、CG0B、CG1A、CG1B、CG2A、CG2B、CG3A、CG3Bは、2つの転送ゲート、第3のグループN₃ = 2に接続される。すなわち、各第2の共通ゲートCG0A、CG0B、CG1A、CG1B、CG2A、CG2B、CG3A、CG3Bは、2つのそれぞれの転送ゲートTG0AAおよびTG0AB、TG0BAおよびTG0BB、TG1 AAおよびTG1AB、TG1BAおよびTG1BB、TG2AAおよびTG2AB、TG2BAおよびTG2BB、TG3AAおよびTG3AB、TG3BAおよびTG3BBに接続される。各転送ゲートTG0AA、TG0AB、TG0BA、TG0BB、TG1AA、TG1AB、TG1BA、TG1BB、TG2AA、TG2AB、TG2BA、TG2BB、TG3AA、TG3AB、TG3BA、TG3BBは、画素のそれぞれのタップに関連する。各転送ゲートTG0A、TG0AA、TG0B、TG1AB、TG1AB、TG1AB、TG2AB、TG2AB、TG2BA、TG3AB、TG3BA、TG3BA、TG3BBは、それぞれのリセットトランジスタRST0AA、RST0AB、RST0BA、T0BA、RST1AA、RST1AB、RST1BA、RST1BAB、T2AA、RST2BA、T2BB、RST3AA、RST3BA、RST3BA、RST3BBに、浮遊拡散領域FDを介して接続されている。同様に、各転送ゲートTGも浮遊拡散領域FDを介してそれぞれの読み出し段階、すなわちそれぞれのアンプAMPに接続されている。これらのそれぞれの増幅器AMPは、n_領域を介してそれぞれの選択トランジスタSELに接続される。ここでは、レイアウトにおける読出し段階は省略されるが、図22は、これらの読出し段階を示す。

【0116】

図21の実施形態において、光収集領域211は、ピン止めフォトダイオードPPDである。この点に関して本実施形態を限定するものではない。あるいは、光収集領域211は、フォトゲートまたは部分的にピン止めされたフォトダイオードなどでもよい。図21のカスケード接続されたTGベースのNタップ画素210は、3つの変調段階を有するが、その点に関して本実施形態を限定するものではない。当業者は、任意の適切な数の変調段階を選択することができる。図21のカスケード接続されたTGベースのNタップ画素210は、16タップ画素(N = 16)であり、その点に関して本実施形態を限定するものではない。あるいは、カスケード接続されたTGベースのNタップ画素は、任意の数のN個のタップを有する画素であってもよい。変調段の数は、図21の実施例では、3つ、S = 3の変調段階であるが、この点に関して本実施例を限定するものではない。変調段階の数は、任意の整数値とすることができる。

【0117】

図22は、図21のカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を図式的に示す。画素210の模式図は、画素210の読み出し回路を表す。中央の光収集領域211は、ここではピン止めフォトダイオードPPDであるが、入射光子を集め、光電流を発生させる。中央の光収集領域211は、前述したように、第2共通ゲートCG0A、CG0B、CG1A、CG1B、CG2A、CG2B、CG3A、CG3Bに直結された第1共通ゲートCG0~CG3に直結されている。発生した光電流は、光収集領域211から第1共通ゲートCGに移送され、第1の変調ステップである第2共通ゲートCGに移送され、次いで第2の変調ステップである第2共通ゲートCGに移送され、さらに第3の変調ステップである転送ゲートTGに移送される。第1の共通ゲートCG、第2の共通ゲートCGおよび転送ゲートTGのそれぞれは、入射光の変調回路として動作する。転送ゲートTGの一方を開くことによって、光収集領域211によって生成された電荷は浮遊拡散領域FDおよびそれぞれの増幅器AMPに転送される。この電荷を表す信号は、それぞれの選択トランジスタSELに転送されて、増幅された信号を読み出し線上で読み出す。リセットトランジスタRSTは、画素をリセットするために提供される。浮遊拡散レベルは、リセットトランジスタRSTを介してリセットされ、次の積分期間のために画素を準備する。

【0118】

図21および22の実施形態では、第1の変調ステップは、小さい変調領域のために非常に高速に起こり得る。第1の共通ゲートCGによる第1の変調ステップの後、信号は、それぞれの浮遊拡散領域FDに転送される前に、第2の共通ゲートCGおよび転送ゲートTGによってさらに変調される。第1の変調ステップf₁の動作周波数(またはパルス幅)は、光信号のFMODまたはパルス幅によって決定される。後続の変調段階S_xごとに、動作周波数f_xは以下によって決定される:
f_x = f_(x-1) / N_(x-1)
ここで、N_xはタップの回数、xは変調段階である。
したがって、後続の段階は、前の段階よりも遅い電荷転送を有することができる。

【0119】

（メモリノードを有するカスケード接続されたTGベースNTAP画素）
図23は、メモリノードを持つ、カスケード接続されたTGベースのNTAP画素の概略図で、S = 2、N₁ = 4、N₂ = 2、R = 4である。

【0120】

カスケード接続されたTGベースNTAP画素230において、タップの数は8であり、N = 8タップであり、読出し段階の数は4であり、R = 4読出し段階であり、変調段階の数は2であり、S = 2変調段階であり、N₁ = 4であり、N₂ = 2であり、ここで、N_xは、前の段階の各アウトプットに接続された各段階x上のゲートの数である。

【0121】

カスケード接続されたTGベースのNタップ画素230は、8つのタップ(N = 8)を有する中央の光収集領域231を有する。8つのタップは2つのグループ(N₁、N₂)に分かれており、各グループはそれぞれの変調段階xに関連している。第1のグループは4つのゲート、N₁ = 4、第2のグループは2つのゲート、N₂ = 2を持つ。カスケード接続されたTGベースのNタップ画素230は、ピン止めされたフォトダイオードPPDである中央の光収集領域231を8つの第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに接続する4つの共通ゲートCG0~CG3を有する。各第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、画素のそれぞれのタップに関連する。ここで、共通ゲートCG0は、第1の転送ゲートTG0AおよびTG0Bに直接接続され、共通ゲートCG1は、第1の転送ゲートTG1AおよびTG1Bに直接接続され、共通ゲートCG2は、第1の転送ゲートTG2AnおよびTG2Bに直接接続され、共通ゲートCG3は、第1の転送ゲートTG3AおよびTG3Bに直接接続されている。各第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、それぞれのメモリノードMEM0A、MEM0B、MEM1A、MEM1B、MEM2A、MEM2B、MEM2B、MEM3A、MEM3Bに接続される。各メモリノードMEMは中間ストレージノードとして実装される。次に、各メモリノードMEMは、それぞれの第2の転送ゲートTX0A、TX0B、TX1A、TX1B、TX2A、TX2B、TX3A、TX3Bを介して浮遊拡散領域FD (白色八角形)に接続される。したがって、2つのメモリノードMEMは、同じ浮遊拡散領域FDに接続される。

【0122】

図23の実施形態では、2つの第2の転送ゲートTXは、同じ浮遊拡散領域FDに接続されており、すなわち、第2の転送ゲートTX1AおよびTX0Bは、浮遊拡散領域FD01に接続されており、第2の転送ゲートTX2BおよびTX3Aは、浮遊拡散領域FD23に接続されており、第2の転送ゲートTX0AおよびTX3Bは、浮遊拡散領域FD03に接続されており、第2の転送ゲートTX1BおよびTX2Aは、浮遊拡散領域FD12に接続されている。また、浮遊拡散領域FD01には、リセット用トランジスタRST01も接続されている。また、浮遊拡散領域FD23には、リセット用トランジスタRST23も接続されている。また、浮遊拡散領域FD03は、リセット用トランジスタRST03と接続されている。また、浮遊拡散領域FD12には、リセット用トランジスタRST12も接続されている。同様に、浮遊拡散領域FD01、FD03、FD12、FD23のそれぞれは、関連する読み出し段階、すなわち、増幅器AMPと選択トランジスタSELとに接続される。上述のように、2つ毎の第2の転送ゲートTX、したがって、2つ毎の第1の転送ゲートTGは、共有された読出し段階に接続され、N/2 = 4の読出し段階、R = 4をもたらす。

【0123】

図23の実施形態において、光収集領域231は、ピン止めフォトダイオードPPDである。この点に関して本実施形態を限定するものではない。あるいは、光収集領域231は、フォトゲートまたは部分的にピン止めされたフォトダイオードなどでもよい。図23の実施形態では、メモリノードを有するカスケード接続されたTGベースのNタップ画素は、8タップ画素(N = 8)であり、その点で本実施形態を限定するものではない。あるいは、カスケード接続されたTGベースのNタップ画素は、N = 3、4、5、6、8、9、10、11、12以上などの任意の数Nを有する画素であってもよい。変調段階の数は、図23の実施形態では、S = 2変調段階の2つであるが、この点に関して本実施形態を限定するものではない。変調段階の数は、任意の整数値とすることができる。

【0124】

図23の実施形態では、1つ以上の第1の転送ゲートTGは、オーバーフローゲートOFGとして動作して、環境光を排除することができる。1つ以上の第1の転送ゲートTGがオーバーフローゲートOFGとして動作する場合、RSTトランジスタおよび読出し段階AMPおよびSELの数は、オーバーフローゲートOFGとして永久的に動作する各第1の転送ゲートTGについて1だけ減少され得る。オーバーフローゲートOFGを含む第1の転送ゲートTGは、積分期間中は図25に示すように、読み出し期間中は図26に示すように、タイミング図に従って制御される。

【0125】

図23の実施形態において、第1の転送ゲートTG、第2の転送ゲートTXおよびオーバーフローゲートOFGは、例えばトランジスタとして実装されてもよく、メモリノードMEMは、例えばキャパシタとして実装されてもよい。第1の転送ゲートTGを動作させることにより、入ってくる変調された光からの奥行情報を抽出することができる。

【0126】

図24は、図23のメモリノードを有するカスケード接続されたTGベースのNタップ画素の模式図の一実施形態を概略的に示す。中央の光収集領域231は、ここではピン止めフォトダイオードPPDであるが、入射光子を集め、光電流を発生させる。中央の光収集領域231は、上述のように、第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに直接接続される共通ゲートCG0~CG3に直接接続される。生成された光電流は、光収集領域231から共通ゲートCG0~CG3に転写された後、第1の転送ゲートTG0A、TG0B、TG1 A、TG1B、TG2A、TG2B、TG3A、TG3Bに転写される。第1の転送ゲートTG0A、TG0B、TG1 A、TG1B、TG2A、TG2B、TG3A、TG3Bのうちの1つを開くことによって、光収集領域231によって生成された電荷が、それぞれのメモリMEM0A、MEM0B、MEM1A、MEM1B、MEM2A、MEM2B、MEM3A、MEM3B上に転送され、そこでそれが記憶される。つまり、統合中は、すべての電荷がメモリノードMEMに格納される。この時点で、第2の転送ゲートTX0A、TX0B、TX1A、TX1B、TX2A、TX2B、TX3A、TX3Bが閉じられる。第1のステップとして、浮遊拡散領域FDがリセットされ、それらのレベルが読み出される。この読み出しは、浮遊拡散領域FD上のリセットトランジスタRSTの騒音レベルを与える。次のステップとして、電荷は、R MEMノードから、第2の転送ゲートTXを介して浮遊拡散領域FDに移送される。その後、浮遊拡散レベルが再び読み出される。次に、RST騒音レベルを実際の信号レベルから減算して、リセットノイズフリー信号を得ることができる。リセットレベルおよび信号レベルを読み出すこのプロセスは、すべてのMEMノード電荷が読み出されるまでN/R回繰り返される。リセット用トランジスタRST01、RST23、RST03、RST12は、画素をリセットするために設けられている。浮遊拡散レベルは、リセットトランジスタRST01、RST23、RST03、RST12を介してリセットされ、次の積分期間の画素を準備する。

【0127】

図25は、図23のメモリノードを有するカスケード接続されたTGベースのNタップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3BはオーバーフローゲートOFGとして動作する。シーンを照射するための、LSR信号2500を有するレーザパルスが、所定の照射期間の間活性化される。共通ゲートCG0~CG3は、それぞれ制御信号2501~2504によって制御される。図23のこの特定のタイミング図によれば、制御信号2501~2504によって示されるように、図23のメモリノードを有するカスケード接続されたTGベースのNタップ画素の共通ゲートCG0~CG3の各々は、所定の活性化時間窓の間、次々に開く。転送ゲートTG0A、TG1 A、TG2A、TG3Aのそれぞれの制御信号2505、2507、2509、2511によって示されるように、第1の転送ゲートTG0A、TG1A、TG2A、TG3Aは、周期上の前段階CGの4倍であるウィンドウ長の所定の活性化時間窓に対して次々に開く。各第1の転送ゲートTG0A、TG1A、TG2A、TG3Aは、それぞれの共通ゲートCG0~CG3と同時に開く。共通ゲートCG0~CG3は、次々に開いていき、共通ゲートCG0は、共通ゲートCG3の活性化期間が終了する時刻に再び開く。第1の転送ゲートTG0B、TG1B、TG2Bそれぞれの制御信号2506、2508、2510に示されるように、転送ゲートTG0B、TG1B、TG2Bは、前の段階CGオン期間の4倍である窓長の所定の活性化時間窓の間、次々に開く。各第1の転送ゲートTG0B、TG1B、TG2Bは、それぞれの共通ゲートCG0~CG2が2回目に開くのと同時に開く。第1の転送ゲートTG3Bは、オーバーフローゲートOFGとして動作するので、第1の転送ゲートTG3B(図25の制御信号2512参照)は、共通ゲートCG3が第2の時間に開くと同時に開く。共通ゲートCG3および第1の転送ゲートTG3Bは、共に、必要に応じて開状態を維持する。信号電荷が全ての段階を通過した後、それらは、それらのそれぞれの蓄積ノードに終わる。信号2514は統合中に絶えず開いているメモリノードMEM[0A-3A、0B-3B]の制御信号を表し、信号2515は統合中に絶えず閉じている第2の転送ゲートTX[0A-3A、0B-2B]の制御信号を表し、信号2516は統合中に絶えず開いている第2の転送ゲートTX[3B]の制御信号を表し、信号2517は統合中に絶えず閉じているリセットトランジスタRST[0A-3A、0B-2B]の制御信号を表し、信号2518は統合中に絶えず開いているリセットトランジスタRST[3B]の制御信号を表している。

【0128】

図25の実施形態では、その点において本実施形態を限定することなく、第2の転送ゲートTX3BがオーバーフローゲートOFGとして動作する。あるいは、任意の他の転送ゲートは、オーバーフローゲートOFGとして動作してもよく、または1つ以上の転送ゲートは、オーバーフローゲートOFGとして動作してもよく、またはいずれの転送ゲートも、オーバーフローゲートOFGなどとして動作しなくてもよい。

【0129】

図26は、図23のメモリノードを有するカスケード接続されたTGベースのNタップ画素の読み出しタイミング図を示し、ここで、オーバーフローゲートOFGとして動作する第2の転送ゲートTX3Bである。読み出し中、信号2600は、共通ゲートCG[i] (CG0からCG3)の制御信号を表し、これは読み出し中には閉じられ、信号2601は、読み出し中に閉じられる第1の転送ゲートTG[i]の制御信号を表す。同様に、信号2602~2608は、それぞれメモリノードMEM[0A~3A、0B~2B]の制御信号を表し、信号2609は、メモリノードMEM[3B]の制御信号を表し、信号2610~2616は、それぞれ、第2の転送ゲートTX[0A~3A、0B~2B]の制御信号を表し、信号2617は、オーバーフローゲートOFGとして動作する第2の転送ゲートTX[3B]の制御信号を表し、信号2618~2620は、リセットトランジスタRST01、RST12、RST23の制御信号を表し、信号2621は、オーバーフローゲートOFGに対応するリセットトランジスタRST03の制御信号を表し、信号2622~2624は、それぞれ、選択トランジスタSEL01、SEL12、SEL23の制御信号を表し、信号2625は、オーバーフローゲートOFGに対応する選択トランジスタSEL03の制御信号を表す。任意選択で、SEL03は、操作の対称性を改善するために、他の制御ラインと同様の様式でクロッキングすることができる。

【0130】

（サイクリングメモリノードを有するTGベースのNタップ画素）
図27は、サイクリングメモリノードを有するTGベースのNタップ画素の一実施形態を上面図で概略的に示す。

【0131】

循環メモリノードを有するTGベースのNタップ画素270は、中央の光収集領域271、中央の光収集領域271をソース線ノードMEM、すなわちMEM0~MEM7に接続するN = 8の第1の転送ゲートTG0~TG7を有する。第1の転送ゲートTG0~TG7のそれぞれは、ピン止めされたフォトダイオードPPDである光収集領域271をそれぞれのメモリノードMEM0~MEM7に接続する。各メモリノードMEM0 ~MEM7は、中間ストレージノードとして実装される。次に、各メモリノードMEM0~MEM7は、それぞれの第2の転送ゲートTX0~TX7を介して浮遊拡散領域FD (白色八角形)に接続される。したがって、複数のメモリノードMEMは、同じ浮遊拡散領域FDに接続される。例えば、ここでは、2つのメモリノードMEMが同一の浮遊拡散領域FDに接続され、すなわち、メモリノードMEM0およびMEM1が浮遊拡散領域FD01に接続され、メモリノードMEM2およびMEM3が浮遊拡散領域FD23に接続され、メモリノードMEM4およびMEM5が浮遊拡散領域FD45に接続され、メモリノードMEM6およびMEM7が浮遊拡散領域FD67に接続されている。浮遊拡散領域FD01は、一方の側が2つの第2転送ゲートTX0,TX1で接続され、他方の側がリセットトランジスタRST01で接続されている。浮遊拡散領域FD23は、一方の側が2つの第2転送ゲートTX2,TX3で接続され、他方の側がリセットトランジスタRST23で接続されている。浮遊拡散領域FD45は、一方の側が2つの第2の転送ゲートTX4およびTX5で接続され、他方の側がリセットトランジスタRST45で接続される。浮遊拡散領域FD67は、一方の側が2つの第2転送ゲートTX6およびTX7で接続され、他方の側がリセットトランジスタRST67で接続される。同様に、浮遊拡散領域FD01、FD23、FD45、FD67のそれぞれは、関連する読み出し段階、すなわち選択トランジスタSELに接続された増幅器AMPに接続される。前述したように、2つのメモリノードMEM毎に共有読み出し段階が接続され、N/2 = 4個の読み出し段階、R = 4となる。

【0132】

図27の実施形態では、TGベースのNタップ画素270は、循環メモリノードMEMを有するTGベースのNタップ画素である。1つのメモリノードMEMから次のメモリノードMEMへ電荷を転送する機能は、隣接するメモリノードMEM間にメモリシフトゲートMSを挿入することによって実現される。例えば、ここでは、メモリノードMEM0とメモリノードMEM1の間にメモリシフトゲートMS0が挿入される。例えば、MEM0からMEM1に転送される電荷やその逆などである。同様に、メモリシフトゲートMSIは、メモリノードMEM1とメモリノードMEM2との間に挿入され、例えば、MEM1からMEM2に転送される電荷、およびその逆もまた同様である。メモリシフトゲートMS2は、メモリノードMEM2とメモリノードMEM3との間に挿入され、MEM2からMEM3に転送される電荷などがあり、その逆も同様である。メモリシフトゲートMS3は、メモリノードMEM3とメモリノードMEM4の間に挿入される。例えば、MEM3からMEM4に転送される電荷やその逆などである。メモリシフトゲートMS4は、メモリノードMEM4とメモリノードMEM5との間に挿入され、MEM4からMEM5へ、またその逆に転送される電荷などがある。メモリシフトゲートMS5は、メモリノードMEM5とメモリノードMEM6との間に挿入され、MEM5からMEM6へ、またその逆に転送される電荷などがある。メモリシフトゲートMS6は、メモリノードMEM6とメモリノードMEM7の間に挿入される。例えば、MEM6からMEM7に転送される電荷、およびその逆などである。メモリシフトゲートMS7は、メモリノードMEM7とメモリノードMEM0の間に挿入される。例えば、MEM7からMEM0に転送される電荷やその逆などである。1つのメモリノードを反時計回りにした、図27のTGベースのNタップ画素270における上記回転電荷の表現は、図29のメモリサイクル操作についてのタイミング図に従った図30に関して示される。

【0133】

図27の実施形態において、光収集領域271は、ピン止めフォトダイオードPPDである。この点に関して本実施形態を限定するものではない。あるいは、光収集領域271は、フォトゲートまたは部分的にピン止めされたフォトダイオードなどでもよい。図27の実施形態では、循環メモリノードを有するTGベースのNタップ画素は、8タップ画素(N = 8)であり、その点で本実施形態を限定するものではない。あるいは、TGベースのNタップ画素は、任意の数N、例えば、N = 3、4、5、6、8、9、10、11、12以上を有する画素であってもよい。なお、転送ゲートTG0~TG7のうちの1つ以上の転送ゲートが、オーバーフローゲートOFGとして動作し、周囲の光を逃がすようにしてもよい。転送ゲートTG0~TG7のうちの1つ以上の転送ゲートが、唯一永久的にオーバーフローゲートOFGとして動作する場合、他のタップが同じ読出し回路を共有していない場合には、永久的にオーバーフローゲートOFGとして動作する転送ゲートTGごとに、RSTトランジスタおよび読出し段階AMPおよびSELの数を1だけ減らすことができる。オーバーフローゲートOFGを含む転送ゲートTG0~TG7は、メモリサイクリング時には、図29に示すようなタイミング図に従って制御される。ここで、読み出しタイミングは図17のタイミングと同様に図示せず、統合タイミングは図14と同様に図示しない。

【0134】

図27の実施形態において、第1の転送ゲートTG0~TG7、第2の転送ゲートTX0~TX7およびオーバーフローゲートOFGは、例えばトランジスタとして実装されてもよく、メモリMEM0~MEM7は、例えばキャパシタとして実装されてもよい。転送ゲートTG0~TG7を動作させることで、入ってくる変調光からの奥行情報を取り出すことができる。

【0135】

図28は、図27のサイクリングメモリノードを有するTGベースのNタップ画素の模式図280の一実施形態を概略的に示し、タップの数はN = 8であり、読み出し段階の数はR = 4である。中央の光収集領域271は、ピン止めフォトダイオードPPDであり、入射光子を集め、光電流を発生させる。中央の光収集領域271は、第1のトランス転送ゲートTG0~TG7に接続されており、各第1のトランス転送ゲートTG0~TG7は、TGベースのNタップ画素のそれぞれのタップに関連している。転送ゲートTG0~TG7のうちの1つを開くことによって、中央の光収集領域271によって生成された電荷は、それぞれのメモリMEM0~MEM7上に移送され、そこで記憶される。電荷は、隣接するメモリノードMEMの間に位置するメモリシフトゲートMSを介して、あるメモリノードMEMから次のノードに転送される。メモリシフトゲートMSを介したメモリノードMEM間の電荷移動の機能は、メモリノードMEMをメモリシフトゲートMSに接続する対角破線によって表され、統合中に、すべての電荷がメモリノードMEMに記憶される。読み出し時には、第2の転送ゲートTX0~TX7は閉状態となる。第1のステップとして、浮遊拡散領域FDがリセットされ、それらのレベルが読み出される。この読み出しは、浮遊拡散領域FD上のリセットトランジスタRSTの騒音レベルを与える。次のステップとして、電荷は、R MEMノードから、第2の転送ゲートTX0~TX7を介して浮遊拡散領域FDに移送される。その後、浮遊拡散レベルが再び読み出される。次に、RST騒音レベルを実際の信号レベルから減算し、リセット・ノイズのない信号を得ることができる。リセットレベルおよび信号レベルを読み出すこのプロセスは、すべてのMEMノード電荷が読み出されるまでN/R回繰り返される。画素をリセットするために、リセットトランジスタRST01、RST23、RST45、RST67が設けられている。浮遊拡散レベルは、リセットトランジスタRST01、RST23、RST45、RST67を介してリセットされ、次の積分期間の画素を準備する。

【0136】

図28の実施形態では、N = 8、R = 4であり、したがって、R MEMノードは、4個のMEMノードに等しい。例えば、MEM0、MEM2、MEM4およびMEM6に蓄積された電荷は、それぞれ第2の転送ゲートTX0、TX2、TX4およびTX6を介して浮遊拡散領域FD01、FD23、FD45、FD67に転送される。それぞれの第2の転送ゲートTX0、TX2、TX4、およびTX6を開くことによって、メモリノードMEM0、MEM2、MEM4、およびMEM6上に収集された電荷は、増幅器AMP0、AMP2、AMP4、およびAMP6に転送される。FD01、FD23、FD45、FD67の電荷を表す信号を転送して選択トランジスタSEL01、SEL23、SEL45、SEL67に転送し、増幅された信号を読出し線上で読み出す。画素をリセットするためにリセットトランジスタRST01、RST23、RST45、RST67が設けられている。上述のように、電荷は、隣接するメモリノードMEMの間に配置されたメモリシフトゲートMSを介して、1つのメモリノードMEMから次のメモリノードMEMに転送され、これは、タップ低減間のミスマッチを生じ得る。

【0137】

図29は、図27のサイクリングメモリノードを有するTGベースのN-タップ画素のメモリサイクル操作のためのタイミング図を示し、ここで、転送ゲートTG7は、オーバーフローゲートOFGとして動作する。この実施形態では、タイミング図は、1つのメモリノードMEMから次のメモリノードMEMに電荷を循環させる機能を示す。信号2900は第1の転送ゲートTG0の制御信号を表し、信号2901は第1の転送ゲートTG[0-6]の制御信号を表し、信号2902は図29の実施形態におけるオーバーフローゲートOFGとして動作する第1の転送ゲートTG7の制御信号を表す。制御信号2903~2910が示すように、メモリノードMEM6~MEM0は、所定時間にわたって次々に閉じる。電荷は、メモリシフトMS7を介してMS0に転送され、MS0は、それぞれの制御信号2911~2917として示されるように、次々に開く。7つの信号すべて、すなわちTG[0-6]1つのMEMノードを反時計回りにシフトした後、例えばTG0はオーバーフローゲートOFG機能の役割を引き継ぎ、もはや信号を含んでいない。

【0138】

図29の実施形態では、その点において本実施例を限定することなく、第1の転送ゲートTG7がオーバーフローゲートOFGとして動作する。代替的に、任意の他の転送ゲートTGは、オーバーフローゲートOFGとして動作してもよく、または画素270のいずれの転送ゲートTGも、オーバーフローゲートOFGとして動作しなくてもよい。

【0139】

図30は、図27のサイクリングメモリノードを有するTGベースのNタップ画素内の電荷を回転させる概念的表現300の一実施形態を図式的に示し、ここで、1つのノードは、図29のタイミング図に従って反時計回りに回転する。

【0140】

集積期間中、第1のステップとして、すべてのメモリノードMEMおよび中央の光収集領域271がリセットされる。第2のステップとして、第1および第2の転送ゲートTG7,TX7とそれぞれのリセットトランジスタRSTに関連するタップ7を割り当て、オーバーフローゲートOFGとして動作させる。第3ステップとして、第1および第2の転送ゲートTG7、TX7ならびにそれぞれのリセットトランジスタRSTは、次のサブ集積まで環境光を排除するために開く(ターンオンする)。第4のステップとして、オーバーフローゲートOFGが閉じ(ターンオフ)、互いに順次トグルして、第1の転送ゲートTGが深さ情報をキャプチャする。第5の段階として、オーバーフローゲートを含む全ての転送ゲートがターンオフされ、第6の段階として、全ての電荷は、上の図29に示されるように反時計回りに回転される。第7の段階として、タップは、電流オーバーフローゲートOFGに反時計回りに隣接する第1および第2の転送ゲートTG、TXならびにリセットトランジスタRSTに関連して、オーバーフローゲートOFGとして動作するように割り当てられ、従って、信号をもはや含んでいない。第8のステップとして、第1および第2の転送ゲートTGおよびTXそれぞれのためのタイミング制御およびそれぞれのリセットトランジスタRSTが更新され、その結果、各タップ上の各MEM上に蓄積された信号は、レーザパルスに対して一貫した遅延を有する。第9の段階として、ステップ3~8を7回繰り返し、合計8回のサブ露光を行う。任意選択で、ステップ2~9は、任意の整数の時間の量で繰り返されてもよい。

【0141】

図27~30の実施形態では、画素の収集および記憶ノードに関連する不整合が低減され得るように、各信号の露光時間は、各タップにわたって均等に分割される。読み出しタイミングは、図15に関して、画素150の読み出しタイミングと同一である。任意選択で、各中間記憶ノードから共通の読出しノードに信号を順次転送することによって、読出し部分に関連するミスマッチを低減することができる。これは、読取り速度(fps)との不整合および精度を交換し得る。

【0142】

CCDの様なMEM (1.5相/2相/,,,)などの、メモリサイクルを実現するための他の実装も可能であることに留意されたい。例えば、CCDの様なMEM構造は、信号積分器として全てのタップを利用することを可能にし得るが、MSゲートと比較してCCD-メモリに対するより大きな面積要件のために、各タップのQSATは減少し得る、すなわち、各MEMノードに対して利用可能な空間がより少なくなり得る。

【0143】

（サイクリングメモリノードを有するカスケード接続されたTGベースNTAP画素）
図31は、サイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素の一実施形態の上面図を概略的に示し、ここで、S = 2、N₁ = 4、N₂ = 2、R = 4である。

【0144】

カスケード接続されたTGベースNタップ画素310において、タップの数は8であり、N = 8タップであり、読出し段階の数は4つであり、R = 4読出し段階であり、変調段階の数は2つであり、S = 2変調段階であり、N₁ = 4であり、N₂ = 2であり、ここで、N_xは、各前の段階のアウトプットに接続された各段階x上のタップの数である。

【0145】

カスケード接続されたTGベースのNタップ画素310は、8タップ、N = 8を有する中央の光収集領域311を有する。8つのタップは2つのグループ(N₁、N₂)に分かれており、各グループはそれぞれの変調段階xに関連している。第1のグループには4つのタップ、N₁ = 4があり、第2のグループには2つのタップ、N₂ = 2が第1の段階の各アウトプットに接続されている。カスケード接続されたTGベースのNタップ画素310は、ピン止めされたフォトダイオードPPDである中央の光収集領域311を8つの第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに接続する4つの共通ゲートCG0~CG3を有する。各第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、画素のそれぞれのタップに関連する。ここで、共通ゲートCG0は、第1の転送ゲートTG0AおよびTG0Bに直接接続され、共通ゲートCG1は、第1の転送ゲートTG1AおよびTG1Bに直接接続され、共通ゲートCG2は、第1の転送ゲートTG2AおよびTG2Bに直接接続され、共通ゲートCG3は、第1の転送ゲートTG3AおよびTG3Bに直接接続されている。各第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bは、それぞれのメモリノードMEM0A、MEM0B、MEM1A、MEM1B、MEM2A、MEM2B、MEM2B、MEM3A、MEM3Bに接続される。各メモリノードMEMは中間ストレージノードとして実装される。図31の実施形態では、Nタップ画素310は、循環メモリノードMEMを有するカスケード接続されたTGベースのNタップ画素である。1つのメモリノードMEMから次へ電荷を転送する機能は、上述の図27に関して説明したように、隣接するメモリノードMEMの間にメモリシフトゲートMSを挿入することによって実現される。次に、各メモリノードMEMは、それぞれの第2の転送ゲートTX0A、TX0B、TX1A、TX1B、TX2A、TX2B、TX3A、TX3Bを介して浮遊拡散領域FD (白色八角形)に接続される。したがって、2つのメモリノードMEMは、同じ浮遊拡散領域FDに接続される。

【0146】

図31の実施形態において、2つの第2の転送ゲートTXは、上の図23を参照して同様に記載されるように、同じ浮遊拡散領域FDに接続される。それぞれの浮遊拡散領域FD01、FD03、FD12、FD23もまた、図23を参照してやはり説明したように、それぞれのリセットトランジスタRST01、RST03、RST12、RST23と接続されている。同様に、浮遊拡散領域FD01、FD03、FD12、FD23のそれぞれは、関連する読出し段階、すなわち選択トランジスタSELに接続された増幅器AMPに接続される。2つの第2の転送ゲートTX毎、したがって、2つの第1の転送ゲートTG毎に、共有された読出し段階に接続され、N/2 = 4の読出し段階、R = 4となる。Nタップ画素310のメモリサイクル動作のタイミング図を図33に示す。

【0147】

図31の実施形態において、光収集領域311は、ピン止めフォトダイオードPPDである。この点に関して本実施形態を限定するものではない。あるいは、光収集領域311は、フォトゲートまたは部分的にピン止めされたフォトダイオードなどでもよい。図31の実施形態では、メモリノードを有するカスケード接続されたTGベースのNタップ画素は、8タップ画素(N = 8)であり、その点で本実施形態を限定するものではない。あるいは、カスケード接続されたTGベースのNタップ画素は、N = 3、4、5、6、8、9、10、11、12以上などの任意の数Nを有する画素であってもよい。変調段階の数は、図31の実施例では、その点で本実施例を限定することなく、2つ、S = 2の変調段階である。変調段階の数は、任意の整数値とすることができる。

【0148】

図31の実施形態では、1つ以上の第1の転送ゲートTGは、オーバーフローゲートOFGとして動作して、環境光を排除することができる。なお、1以上の第1の転送ゲートTGがオーバーフローゲートOFGとして動作する場合には、他のタップがその読み出し段階を共有していない場合には、永久にオーバーフローゲートOFGとして動作する各第1の転送ゲートTGに対して、RSTトランジスタおよび読み出し段階AMPおよびSELの数を1減らすことができる。

【0149】

図31の実施形態において、第1の転送ゲートTG、第2の転送ゲートTXおよびオーバーフローゲートOFGは、例えばトランジスタとして実装されてもよく、メモリノードMEMは、例えばキャパシタとして実装されてもよい。第1の転送ゲートTGを動作させることにより、入ってくる変調された光からの奥行情報を抽出することができる。

【0150】

図32は、図31のサイクリングメモリノードを有するTGベースのNタップ画素の模式図320の一実施形態を概略的に示し、タップの数はN = 8であり、読み出し段階の数はR = 4である。画素310の模式図は、画素310の読み出し回路を表す。中央の光収集領域231は、ここではピン止めフォトダイオードPPDであるが、入射光子を集め、光電流を発生させる。中央の光収集領域231は、上述のように、第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに直接接続される共通ゲートCG0~CG3に直接接続される。生成された光電流は、光収集領域231から共通ゲートCG0~CG3に転写された後、第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bに転写される。第1の転送ゲートTG0A、TG0B、TG1A、TG1B、TG2A、TG2B、TG3A、TG3Bのうちの1つを開くことによって、光収集領域231によって生成された電荷が、それぞれのメモリMEM0A、MEM0B、MEM1A、MEM1B、MEM2A、MEM2B、MEM3A、MEM3B上に転送され、そこでそれが記憶される。つまり、統合中は、すべての電荷がメモリノードMEMに格納される。電荷は、隣接するメモリノードMEMの間に位置するメモリシフトゲートMSを介して、あるメモリノードMEMから次のノードに転送される。メモリシフトゲートMSを介したメモリノードMEM間の電荷移動機能は、メモリノードMEMをメモリシフトゲートMSに接続する対角破線によって表され、メモリサイクリング動作中に、第2の転送ゲートTX0A、TX0B、TX1A、TX1B、TX2A、TX2B、TX3A、TX3Bが閉じられる。この実施形態の統合処理は、上記の図24および28に関して実施形態で説明した統合処理と同じである。

【0151】

【0152】

図33は、図31のメモリノードを有するカスケード接続されたTGベースのNタップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3BはオーバーフローゲートOFGとして動作する。シーンを照射するための、LSR信号3300を有するレーザパルスが、所定の照射期間の間活性化される。共通ゲートCG0~CG3は、それぞれ制御信号3301~3304によって制御される。図33のこの特定のタイミング図によれば、制御信号3301~3304が示されているように、図33のサイクリングメモリノードを伴うカスケード接続されたTGベースのNタップ画素310の共通ゲートCG0~CG3の各々は、所定の活性化時間窓の間、次々に開く。転送ゲートTG0A、TG1A、TG2A、TG3Aそれぞれの制御信号3305、3307、3309、3311に示されるように、第1の転送ゲートTG0A、TG1A、TG2A、TG2A、TG3Aは、周期上の前の段階CGの4倍であるウィンドウ長の所定の活性化時間窓に対して次々に開く。各第1の転送ゲートTG0A、TG1A、TG2A、TG3Aは、それぞれの共通ゲートCG0~CG3と同時に開く。共通ゲートCG0~CG3は、次々に開いていき、共通ゲートCG0は、共通ゲートCG3の起動期間が終了する時刻に再び開く。第1の転送ゲートTG0B、TG1B、TG2Bそれぞれの制御信号3306、3308、3310に図示されるように、転送ゲートTG0B、TG1B、TG2Bは、前の段階CGオン期間の4倍であるウィンドウ長の所定の活性化時間窓の間、次々に開く。各第1転送ゲートTG0B、TG1B、TG2Bは、それぞれの共通ゲートCG0~CG2が2回目に開くのと同時に開く。第1の転送ゲートTG3Bは、オーバーフローゲートOFGとして動作するので、第1の転送ゲートTG3B(図33の制御信号3312参照)は、共通ゲートCG3が第2の時間に開くと同時に開く。共通ゲートCG3および第1の転送ゲートTG3Bは、共に、必要に応じて開状態を維持する。信号電荷が全ての段階を通過した後、それらは、それらのそれぞれの蓄積ノードに終わる。信号3314は統合中に絶えず開いているメモリノードMEM[0A-3A、0B-3B]の制御信号を表し、信号3315はメモリシフトMS[0A-3A、0B-3B]の制御信号を表し、信号3316は統合中に絶えず閉じている第2の転送ゲートTX[0A-3A、0B-2B]の制御信号を表し、信号3317は統合中に絶えず閉じている第2の転送ゲートTX[3B]の制御信号を表し、信号3318は統合中に絶えず閉じているリセットトランジスタRST[0A-3A、0B-2B]の制御信号を表し、信号3319は統合中に絶えず開いているリセットトランジスタRST[3B]の制御信号を表している。

【0153】

図33の実施形態では、その点で本実施形態を限定することなく、第2の転送ゲートTX3BがオーバーフローゲートOFGとして動作する。あるいは、任意の他の転送ゲートは、オーバーフローゲートOFGとして動作してもよく、または1つ以上の転送ゲートは、オーバーフローゲートOFGとして動作してもよく、またはいずれの転送ゲートも、オーバーフローゲートOFGなどとして動作しなくてもよい。

【0154】

図33の実施形態では、複数のサブ露光を使用することができ、次のサブ露光を開始する前に蓄積電荷を隣接するMEMノードにシフトすることができることに留意されたい。図31のサイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素の読み出しタイミング図は、画素150の読み出しタイミング図(図15参照)と同一である。

【0155】

図34は、図31のサイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素のメモリサイクル動作のためのタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。このタイミング図は、上記の図33および34に関して説明したメモリサイクルの例である。この実施形態では、タイミング図は、1つのメモリノードMEMから次のメモリノードMEMに電荷を循環させる機能を示す。信号3400は共通ゲートCG0の制御信号を表し、信号3401は共通ゲートCG[l-2]の制御信号を表し、信号3402は共通ゲートCG3の制御信号を表す。信号3403は第1の転送ゲートTG0Aの制御信号を表し、信号3404は第1の転送ゲートTG[0B-3A]の制御信号を表し、信号3405は第1の転送ゲートTG3Bの制御信号を表し、図31の実施の形態におけるオーバーフローゲートOFGとして動作する。制御信号3406~3413が示すように、メモリノードMEM3B~MEM0Aは、所定時間にわたって次々に開く。電荷は、メモリシフトMS3Bを介してMS0Aに転送され、MS0Aは、それぞれの制御信号3414~3421として示されるように、次々に開く。信号3422は第2の転送ゲートTX0Aの制御信号を表し、信号3423は第2の転送ゲートTX[0B-3A]の制御信号を表し、信号3424は第2の転送ゲートTX3Bの制御信号を表す。信号3425はリセットトランジスタRST03の制御信号を表し、信号3426はリセットトランジスタRST[01,12,23]の制御信号を表し、信号3427は選択トランジスタSEL[0A-3A]の制御信号を表す。図31の画素310に対するメモリ周期操作のための図34のタイミング図において、タップ3Bは、周期前に、オーバーフローゲートOFGとして操作される。7つ全ての信号、すなわちTG[0A-3A]1つのMEMノードを反時計回りにシフトした後、例えばTG0AはオーバーフローゲートOFG機能の役割を引き継ぎ、もはや信号を含んでいない。

【0156】

（中央の写真収集領域のないTGベースのNタップ画素）
図35は、中央の光収集領域なしのカスケード接続されたTGベースのN-タップ画素の一実施形態を上面図で概略的に示す。ここで、S = 2、N₁ = 4、N₂ = 2、R = 4である。

【0157】

図35のカスケード接続されたTGベースのNタップ画素350は、循環メモリノードを有するカスケード接続されたTGベースのNタップ画素(図31の310を参照)のように形成され、中央の光収集領域は除外される。カスケード接続されたTGベースNタップ画素350において、タップの数は8であり、N = 8タップであり、読出し段階の数は4つであり、R = 4読出し段階であり、変調段階の数は2つであり、S = 2変調段階であり、N₁ = 4、N₂ = 2であり、ここで、N_xは、各前段の出力に接続された各段x上のタップの数である。8つのタップは2つのグループ(N₁、N₂) に分かれており、各グループはそれぞれの変調段階xに関連している。第1のグループは4つのゲート、N₁ = 4、第2のグループは2つのゲート、N₂ = 2を持つ。

【0158】

図35のカスケード接続されたTGベースのNタップ画素350は、上の図31においてより詳細に記載されるように、第1の転送ゲートTG[0A-3B]に直接接続される4つの共通ゲートCG0~CG3を有する。図35のカスケード接続されたTGベースのNタップ画素350は、電荷を集めるための中央の光収集領域を有さない。このようにして、電荷は、補助電極、すなわち共通ゲートCG0~CG3を介して直接第1の変調ステップに導かれる。各第1の転送ゲートTG[0A-3B]は、それぞれのメモリノードMEM[0A-3B]に接続され、各メモリノードMEMは、上記の図31でより詳細に説明したように、中間記憶ノードとして実装される。1つのメモリノードMEMから次のメモリノードMEMへ電荷を転送する機能は、上述の図31でより詳細に説明したように、隣接するメモリノードMEMの間にメモリシフトゲートMSを挿入することによって実現される。次に、各メモリノードMEMは、それぞれの第2の転送ゲートTX[0A-3B]を介して、浮遊拡散領域FD (白色八角形)に接続される。したがって、2つのメモリノードMEMは、同じ浮遊拡散領域FDに接続される。

【0159】

図35の実施形態において、補助ゲートは、共通ゲートCG0~CG3のような表面または埋め込みゲート要素によって実現される。4個の補助ゲートを第1段階変調器技術として用い、中央の光収集領域を置き換え、画素面積を減らし、全電子経路長を減らした。

【0160】

図36は、循環メモリノードを有し、中央の光収集領域を有さないTGベースのNタップ画素の模式図360の一実施形態を概略的に示し、タップの数はN = 8であり、読出し段階の数はR = 4である。図36の概略図360およびその機能は、図32の概略図320と同じであり、中央の光収集領域は有していない。

【0161】

図37は、サイクリングメモリノードを有し、かつ図35の中央の光収集領域を有さない、カスケード接続されたTGベースのN-タップ画素の統合の間のタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作し、図38は、サイクリングメモリノードを有し、かつ図35の中央の光収集領域を有さない、カスケード接続されたTGベースのN-タップ画素のメモリサイクル動作のためのタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。図35のメモリノードを有し、中央の光収集領域を有しないカスケード接続されたTGベースのNタップ画素の動作、模式図、およびタイミング図は、図31のサイクリングメモリノードを有するカスケード接続されたTGベースのNタップ画素の場合と同じである(図32、33、および34参照)。図32、33および34、したがって、それぞれ図36、37および38に関して説明した信号のタイミングおよびレベルは、その点で本開示を限定するものではない。タイミングは、電荷収集を最適化するために更新され得る。例えば、中間バイアスレベルの使用は、電荷収集改善のために実装され得る。

【0162】

（第1段階CAPD変調回路を備えたカスケード接続されたTGベースNタップ画素）
図39は、S = 2、N₁ = 4、N₂ = 2、R = 4である、サイクルメモリノードを有するカスケード接続されたTGベースのNタップ画素の一実施形態を概略的に示す。ピクセル境界に位置する第1段階CAPD変調回路により、ミラー化画素配置を使用して、隣接する画素間の第1段階変調回路バイアスに関する競合を回避することができる。

【0163】

カスケード接続されたTGベースのNタップ画素390では、タップの数は8であり、N = 8タップであり、読出し段階の数は4であり、R = 4読出し段階であり、変調段階の数は2であり、S = 2変調段階であり、N₁ = 4であり、N₂ = 2であり、ここで、N_xは、それぞれの段階x上のタップの数である。8つのタップは2つのグループ(N₁、N₂)に分かれており、各グループはそれぞれの変調段階xに関連している。第1の変調段階は、4つの混合素子、N₁ = 4を有し、第2の変調段階は、2つの混合素子、N₂ = 2を有する。

【0164】

カスケード接続されたTGベースのNタップ画素390は、第1の変調段階、すなわち、MIX0からMIX3において、N₁ = 4個のCAPD変調回路を有する。MIX0~MIX3のそれぞれのCAPD変調回路は、電荷を、それらの関連するN₁ = 4つの最初の収集領域、すなわちCC0~CC3に導く。最初のコレクタ領域CC0~CC3のそれぞれは、ピン止めフォトダイオード(PPD)、p型ピン止めフォトダイオード(PPPD)、フォトゲート(PG)等とすることができる。中央のコレクタ領域CC0~CC3は、電荷が次の変調段階、すなわち第2の変調段階に進んで通過する中間ノードとして働く。第2の変調段階は、第1の変調段階のそれぞれのCAPD変調器に関連するN₂ = 2の変調器を有する。第2の変調段階変調回路は、第1の転送ゲートTG0A~TG3Bであり、MIX0およびCC0は第1の転送ゲートTG0AおよびTG0Bに直接接続され、MIX1およびCC1は第1の転送ゲートTG1AおよびTG1Bに直接接続され、MIX2およびCC2は第1の転送ゲートTG2AおよびTG2Bに直接接続され、MIX3およびCC3は第1の転送ゲートTG3AおよびTG3Bに直接接続される。電荷が第2の段階変調回路TG0A~TG3Bを通過すると、電荷に対する動作は、上記で詳細に説明した図27、31および35のサイクルメモリノードを有する画素構造と同様である。

【0165】

各第1の転送ゲートTG[0A-3B]は、それぞれのメモリノードMEM[0A-3B]に接続され、各メモリノードMEMは、上記の図31でより詳細に説明したように、中間記憶ノードとして実装される。1つのメモリノードMEMから次のメモリノードMEMへ電荷を転送する機能は、上述の図31でより詳細に説明したように、隣接するメモリノードMEMの間にメモリシフトゲートMSを挿入することによって実現される。次に、各メモリノードMEMは、それぞれの第2の転送ゲートTX[0A-3B]を介して、浮遊拡散領域FD (白色八角形)に接続される。したがって、2つのメモリノードMEMは、同じ浮遊拡散領域FDに接続される。

【0166】

図39の実施形態では、変調段階は2つ、S = 2であり、その点で本実施形態を限定するものではない。あるいは、2つよりも多い変調段階を形成することができ、この場合、第2の変調回路およびより高い段階の変調回路は、例えば、TG、垂直ゲート(VG)などを含む。

【0167】

図40は、図39のサイクリングメモリノードおよび第1段階CAPD変調回路を伴うTGベースのNタップ画素の模式図400の一実施形態を図式的に示す。図39に記載されるように、最初のコレクタ領域CC0~CC3は、第1段階変調回路から第2段階変調回路への電荷を通過させ、すなわち、CAPD変調回路MIX0~MIX3を転送ゲートTG0A~TG3Bに形成する。

【0168】

図41は、カスケード接続されたTGベースのNタップ画素と、サイクリングメモリノードと、図39の第1段階CAPD変調器との統合中のタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作し、図42は、サイクリングメモリノードと、図39の第1段階CAPD変調器とを備えたカスケード接続されたTGベースのNタップ画素のメモリサイクノード動作のためのタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。メモリノードと、図39の第1段階CAPD変調回路とを備えたカスケード接続されたTGベースのNタップ画素に対する動作、模式図およびタイミング図は、図31(図32、33および34参照)のサイクリングメモリノードを備えたカスケード接続されたTGベースのNタップ画素に対するものと同じであり、図31、32、33および34のCG3への共通ゲートCG0は、図39、図40、図41および図42の実施形態において、CAPD変調回路MIX0~MIX3によって置き換えられる。図32、33、および34、したがって、それぞれ図40、41、および42に関して説明した信号のタイミングおよびレベルは、その点で本開示を限定するものではない。タイミングは、電荷収集を最適化するために更新され得る。例えば、中間バイアスレベルの使用は、電荷収集改善のために実装され得る。

【0169】

（第1段階CAPDおよびフォトゲートを備えたカスケード接続されたTGベースNTAP画素）
図43は、サイクリングメモリノードと、第1段階CAPD変調回路およびフォトゲートとを有するカスケード接続されたTGベースのNタップ画素の一実施形態を上面図で概略的に示す。ここで、S = 2、N₁ =4、N₂ = 2、R = 4である。第1段階CAPD変調回路が画素境界に配置されている場合、ミラー化画素配置を使用して、隣接する画素間の第1段階変調回路バイアスに関する矛盾を回避することができる。

【0170】

カスケード接続されたTGベースNタップ画素430において、タップの数は8であり、N = 8タップであり、読出し段階の数は4であり、R = 4読出し段階であり、変調段階の数は2であり、S = 2変調段階であり、N₁ = 4であり、N₂ = 2であり、ここで、N_xは、前の段階の各アウトプットに接続された各段階上のタップの数である。8つのタップは2つのグループ(N₁、N₂)に分かれており、各グループはそれぞれの変調段階xに関連している。第1の変調段階は、4つの混合素子、N₁ = 4を有し、第2の変調段階は、前の段のそれぞれのアウトプットに接続された2つのゲート、N₂ = 2を有する。

【0171】

カスケード接続されたTGベースのNタップ画素430は、第1の変調段階、すなわち、図39のCAPD変調器MIX0~MIX3として動作するために中央のコレクタを必要としないMIX0~MIX3において、N₁ = 4個のCAPD変調器を有する。CAPD変調回路MIX0~MIX3は、電荷をフォトゲートPG0A~PG3Bに導く。各CAPD変調回路混合は、電荷を2つのそれぞれのフォトゲートPGに向ける。例えば、CAPD変調器MIX0は、電荷をフォトゲートPG0AおよびPG0Bに導き、CAPD変調器MIX1は、電荷をフォトゲートPG1AおよびPG1Bに導き、CAPD変調器MIX2は、電荷をフォトゲートPG2AおよびPG2Bに導き、CAPD変調器MIX3は、電荷をフォトゲートPG3AおよびPG3Bに導く。

【0172】

図43の実施形態では、図39の最初のコレクタ領域CCおよびCAPD変調回路MIXは、CAPD変調回路MIX0からMIX3に置き換えられ、図43の中央のコレクタを動作させる必要のないフォトゲートPG0AからPG3Bは、ピン止めフォトダイオード(PPD)および図39の第1の転送ゲートTG0A～TG3Bとして機能し、その結果、第2の変調段階、すなわち、フォトゲートPG0A～PG3Bの変調段階の速度を向上させることができる。

【0173】

図44は、図43のサイクリングメモリノードおよび第1段階CAPD変調器およびフォトゲートを伴うTGベースのNタップ画素の模式図440の一実施形態を図式的に示す。図43で説明したように、第1段変調回路から第2段変調回路への電荷通過、すなわちCAPD変調回路MIX0～MIX3フォトゲートPG0A～PG3Bへの電荷通過を形成する。

【0174】

図45は、サイクリングメモリノードおよび図43の第1段階CAPD変調器およびフォトゲートを備えたカスケード接続されたTGベースのNタップ画素の統合中のタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作し、図46は、サイクリングメモリノードおよび図43の第1段階CAPD変調器およびフォトゲートを備えたカスケード接続されたTGベースのNタップ画素のメモリサイクル動作のためのタイミング図を示し、ここで、転送ゲートTX3Bは、オーバーフローゲートOFGとして動作する。メモリノードおよび図43の第1段階CAPD変調器およびフォトゲートを有するカスケード接続されたTGベースNタップ画素の動作、模式図およびタイミング図は、サイクリングメモリノードおよび図39の第1段階CAPD変調器を有するカスケード接続されたTGベースNタップ画素の場合と同じであり(図40、41および42参照)、図39、図40、図41および図42のTG3Bへの最初のコレクタ領域CCおよび転送ゲートTG0A～TG3Bは、図43、図44、図45および図46の実施形態において、フォトゲートPG0A～PG3Bによって置き換えられる。図40、41および42、したがって、それぞれ図44、45および46に関して説明した信号のタイミングおよびレベルは、その点で本開示を限定するものではない。タイミングは、電荷収集を最適化するために更新され得る。例えば、中間バイアスレベルの使用は、電荷収集改善のために実装され得る。

【0175】

（実装）
図47は、N-タップ・画素を用いて深度測定を実施するプロセスを実装することができるiToF装置の一実施形態を概略的に説明する。電子デバイス470は、規格iToF/スポットToFシステムのすべての他のプロセスをさらに実装し得る。電子デバイス470は、プロセッサとしてのCPU 471を備える。電子デバイス470は、プロセッサ471に接続されたiToFセンサ476をさらに備える。プロセッサ471は、例えば、Nタップ画素の深さ測定を実行することを実装し得る。電子デバイス470はさらに、プロセッサ471に接続されるユーザインターフェース477を備える。このユーザインターフェース477は、マンマシンインタフェースとして機能し、管理者と電子システムとの間の対話を可能にする。例えば、管理者は、このユーザインターフェース477を使用してシステムを構成することができる。電子デバイス470はさらに、Bluetooth（登録商標）インターフェース474、WLANインターフェース475およびイーサネット（登録商標）インターフェース478を備える。これらのユニット474、475および478はウィンドウとのデータ通信のためのI/Oインターフェースとして機能する。例えば、イーサネット（登録商標）、WLAN（登録商標）またはBluetooth（登録商標）接続を有するビデオカメラは、これらのインターフェース474、475および478を介してプロセッサ471に結合され得る。電子デバイス470は、データ記憶装置472と、データメモリ473(ここではRAM)とをさらに備える。データ記憶装置472は、例えば、iToFセンサ476等から得られるiToFセンサデータを記録するための、1つ以上のユースケースのためのパラメータを記憶するための、長期記憶装置として配置される。データメモリ473は、プロセッサ471による処理のために、データまたはコンピュータ命令を一時的に保存またはキャッシュするように配置される。

【0176】

なお、上記の説明は単なる構成例である。代替の構成は、追加のまたは他のセンサ、記憶装置、インターフェースなどを用いて実装されてもよい。

【0177】

上述した実施形態は、方法ステップの例示的な順序付けを伴う方法を説明していることを理解されたい。しかしながら、方法ステップの特定の順序付けは、例示の目的のみのために与えられ、拘束力のあるものとして解釈されるべきではない。

【0178】

また、図47の電子デバイスをユニットに分割することは、例示の目的のためだけに行われ、本開示は、特定のユニットにおける機能のいかなる特定の分割にも限定されないことにも留意されたい。例えば、回路の少なくとも一部は、それぞれプログラムされたプロセッサ、フィールドプログラマブルゲートアレイ(FPGA)、専用回路等によって実現することができる。本明細書に記載され、添付の特許請求の範囲に記載されたすべてのユニットおよびエンティティは別段の記載がない限り、例えばチップ上の集積回路ロジックとして実装することができ、そのようなユニットおよびエンティティによって提供される機能は、別段の記載がない限り、ソフトウェアによって実装することができる。

【0179】

上述の開示の実施形態が少なくとも部分的に、ソフトウェア制御されたデータ処理装置を使用して実施される限り、そのようなソフトウェア制御を提供するコンピュータプログラム、およびそのようなコンピュータプログラムが提供される伝送、記憶、または他の媒体が、本開示の態様として想定されることが理解される。

【0180】

なお、本技術は以下のような構成も取ることができる。
(1) 複数の画素(30; 70; 80; 90; 120; 150; 180; 210; 230; 270; 310; 350; 390; 430)を含み、各画素が3つ以上のタップ(GD1-9; GD1-16; TG0-7; TG0A-3B; TG0AA-3BB)を有する画素アレイ(21)と、
それぞれの前記3つ以上のタップで収集された電荷を読出すように構成された読出し回路(22, 24, 25)と
を具備する
間接飛行時間型センサ(20)。
(2) それぞれの画素の前記タップは、光収集領域(77; 87; 121; 151; 181; 211; 231; 271; 311; 351)によって生成された電荷を収集するように構成されている
(1)に記載の間接飛行時間型センサ(20)。
(3) 各画素(30; 70; 80)は、混合素子(GD1-9)を含み、各混合素子は、前記タップのうちの1つに対応する
(1)または(2)に記載の間接飛行時間型センサ(20)。
(4) 各画素(30; 70; 80)が、電流補助光復調器CAPDベースの画素である
(3)に記載の間接飛行時間型センサ(20)。
(5) 前記混合素子(GD1-9)の1つが、前記混合ゲート(GD1-9)の残りの混合ゲートのパルス持続時間より長いパルス持続時間を有するオーバーフローコレクタ(OFC)として動作する
(4)に記載の間接飛行時間型センサ(20)。
(6) 各画素(70)がCAPD素子によって形成される
(4)に記載の間接飛行時間型センサ(20)。
(7) 各画素(80)が分離したCAPD素子(86)によって形成され、前記分離したCAPD素子(86)はp-ウェル(85)によって分離されている
(4)に記載の間接飛行時間型センサ(20)。
(8) 前記分離したCAPD素子(86)の各々が、16タップ画素(91)または4つの4タップ画素(92)のいずれかとして動作するように構成されている
(7)に記載の間接飛行時間型センサ(20)。
(9) 前記光収集領域が中央の光収集領域(121; 151; 181; 211; 231; 271; 311)である
(2)に記載の間接飛行時間型センサ(20)。
(10) 各画素(120; 150; 180; 210; 230; 270; 310)が転送ゲート(TG0-7; TG0A-3B; TG0AA-3BB)を含み、各転送ゲートはそれぞれのタップに対応する
(9)に記載の間接飛行時間型センサ(20)。
(11) 各画素がTGベースの画素(120; 150; 270)である
(10)に記載の間接飛行時間型センサ(20)。
(12) 各画素がカスケード接続されたTGベースの画素(180; 210; 230; 310)である
(10)に記載の間接飛行時間型センサ(20)。
(13) 前記読出し回路(22, 23, 24, 25)が、前記画素(120; 150; 180; 210; 230; 270; 310)のそれぞれの前記タップの前記転送ゲート(TG1-8; TG0-7; TG0A-3B)を所定の期間にわたって次々と開き、深さ測定値を得るように構成されている
(10)に記載の間接飛行時間型センサ(20)。
(14) 前記転送ゲート(TG1-8; TG0-7; TG1A-3B)の1つが、前記転送ゲート(TG1-8; TG0-7; TG0A-3B)の残りの転送ゲートのパルス持続時間より長いパルス持続時間を有するオーバーフローゲート(OFG)として動作する
(10)に記載の間接飛行時間型センサ(20)。
(15) 前記TGベースの画素(120; 150; 270)の前記転送ゲート(TG0-7)の各々が、前記中央の光収集領域(121)をそれぞれの浮遊拡散領域(FD)に接続する
(11)に記載の間接飛行時間型センサ(20)。
(16) 前記TGベースの画素(150; 270)が、中間電荷蓄積のためのメモリノード(MEM0-7)をさらに含む
(11)に記載の間接飛行時間型センサ(20)。
(17) 前記転送ゲートは、第1の転送ゲート(TG0-3)であり、
前記TGベースの画素(150; 270)は、浮遊拡散領域(FD01)と、複数の第2の転送ゲート(TX0, TX1)とそれぞれ接続された複数のメモリノード(MEM0, MEM1)と、複数の前記第2の転送ゲート(TX0, TX1)を介して前記浮遊拡散領域(FD01)に接続されたメモリノード(MEM0, MEM1)とをさらに含む
(11)に記載の間接飛行時間型センサ(20)。
(18) 前記転送ゲートは、第1の転送ゲート(TG0-3)であり、前記TGベースの画素(150; 270)は、浮遊拡散領域(FD01)と、2つ以上のメモリノード(MEM0, MEM1)と、2つ以上のそれぞれの第2の転送ゲート(TX0, TX1)とをさらに含み、前記2つ以上のメモリノード(MEM0, MEM1)は、前記2つ以上の第2の転送ゲート(TX0, TX1)を介して前記浮遊拡散領域(FD01)に接続されている
(17)に記載の間接飛行時間型センサ(20)。
(19) 前記TGベースの画素(270)は、2つのメモリノード(MEM0, MEM1)のうちの1つのメモリノード(MEM0)から前記メモリノード(MEM0, MEM1)の別のメモリノード(MEM1)に電荷を転送するように構成されたメモリシフトゲート(MS0)をさらに含み、前記2つのメモリノード(MEM0, MEM1)は互いに隣接している
(18)に記載の間接飛行時間型センサ(20)。
(20) 前記メモリシフトゲート(MS0-7)は、前記2つのメモリノード(MEM0, MEM1)の間に位置する
(19)に記載の間接飛行時間型センサ(20)。
(21) 前記カスケード接続されたTGベースの画素(180; 230; 310; 350)が、第1の変調段階を表す共通ゲート(CG0-3)をさらに含む
(12)に記載の間接飛行時間型センサ(20)。
(22) 前記共通ゲート(CG0-3)が、それぞれの浮遊拡散領域(FD)に、それぞれの転送ゲート(TG0A-3B)を介して、前記中央の光収集領域(181)を接続し、前記それぞれの転送ゲート(TG0A-3B)は、第2変調段階を表す
(21)に記載の間接飛行時間型センサ(20)。
(23) 前記カスケード接続されたTGベースの画素(210)が、第1の変調段階を表す第1の共通ゲート(CG0-3)をさらに含む
(12)に記載の間接飛行時間型センサ(20)。
(24) 前記カスケード接続されたTGベースの画素(210)が、第2の変調段階を表す第2の共通ゲート(CG0A)をさらに備え、前記第2の共通ゲート(CG0A)は、前記第1の共通ゲート(CG0)を2つのそれぞれの転送ゲート(TG0AA, TG0AB)に接続する
(23)に記載の間接飛行時間型センサ(20)。
(25) 前記カスケード接続されたTGベースの画素(230)が、中間電荷蓄積のためのメモリノード(MEM0A-1A)をさらに含む
(21)に記載の間接飛行時間型センサ(20)。
(26) 前記転送ゲートは、第1の転送ゲート(TG0A-3B)であり、前記TGベースの画素(230)は、浮遊拡散領域(FD01)、複数のメモリノード(MEM0B, MEM1A)、および複数のそれぞれの第2の転送ゲート(TX0B, TX1A)をさらに含み、前記複数のメモリノード(MEM0B, MEM1A)は、それぞれの複数の第2の転送ゲート(TX0B, TX1A)を介して前記浮遊拡散領域(FD01)に接続されている
(22)に記載の間接飛行時間型センサ(20)。
(27) 前記転送ゲートは、第1の転送ゲート(TG0A-3B)であり、前記TGベースの画素(230)は、浮遊拡散領域(FD01)と、2つ以上のメモリノード(MEM0B, MEM1A)と、2つ以上のそれぞれの第2の転送ゲート(TX0B, TX1A)とをさらに含み、前記2つ以上のメモリノード(MEM0B, MEM1A)は、前記2つ以上の第2の転送ゲート(TX0B, TX1A)を介して前記浮遊拡散領域(FD01)に接続されている
(22)に記載の間接飛行時間型センサ(20)。
(28) 前記カスケード接続されたTGベースの画素(310)は、2つのメモリノード(MEM0B, MEM1A)のうちの1つのメモリノード(MEM0B)から前記メモリノード(MEM0B, MEM1A)の別のメモリノード(MEM1A)に電荷を転送するように構成されたメモリシフトゲート(MS0B)をさらに含み、前記2つのメモリノード(MEM0B, MEM1A)は互いに隣接している
(27)に記載の間接飛行時間型センサ(20)。
(29) 前記光収集領域が、複数の中央の光収集領域(CCO-3)を含む中間集光領域であり、前記中央の光収集領域(CCO-3)の各々がそれぞれのCAPD変調回路(MIX0-3)に接続されている
(2)に記載の間接飛行時間型センサ(20)。
(30) 各画素はカスケード接続されたTGベースの画素(350)であり、前記カスケード接続されたTGベースの画素(350)は、電荷を発生させ、この電荷を第1の転送ゲート(TG0A-3B)に直接誘導するように構成された共通ゲート(CG0-3)を含む
(1)～(29)のいずれか1つに記載の間接飛行時間型センサ(20)。
(31) 各画素が、中央の光収集領域のないカスケード接続されたTGベースの画素(350)である
(1)～(30)のいずれか1つに記載の間接飛行時間型センサ(20)。
(32) 各画素が、CAPD変調回路(MIX0)と、第1の変調段階を表す2つのそれぞれのフォトゲート(PG0A, PG0B)とを含むカスケード接続されたTGベースの画素(430)である
(1)～(31)のいずれか1つに記載の間接飛行時間型センサ(20)。
(33) (1)に記載の間接飛行時間型センサを具備する電子デバイス。

【図1】