特表 2024-546657 可変レート実時間遅延フィルタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】可変レート実時間遅延フィルタ

(51)【国際特許分類】

   H04B 7/08 20060101AFI20241219BHJP

【ＦＩ】

H04B7/08 420

H04B7/08 372A

【審査請求】未請求

【予備審査請求】有

(21)【出願番号】P 2024533838

(86)(22)【出願日】2022-12-08

(85)【翻訳文提出日】2024-08-02

(86)【国際出願番号】 US2022052326

(87)【国際公開番号】W WO2023107654

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】63/287,509

(32)【優先日】2021-12-08

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】513180451

【氏名又は名称】ヴィアサット，インコーポレイテッド

【氏名又は名称原語表記】ＶｉａＳａｔ，Ｉｎｃ．

(74)【代理人】

【識別番号】110001302

【氏名又は名称】弁理士法人北青山インターナショナル

(72)【発明者】

【氏名】キーゼル，グレゴリー エヌ．

(72)【発明者】

【氏名】ギブソン，チャールズ アール．

(57)【要約】

入力データ信号を受信し、出力デシメート信号を提供する可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータのシステム、方法、及び装置が開示される。このＶＲ－ＴＴＤデシメータは、入力データ信号を受信するためのＶＲ－ＴＴＤデシメータ入力と、出力デシメート信号を出力するためのＶＲ－ＴＴＤデシメータ出力と、時間遅延制御信号及び所望のレート信号を受信し、入力データ信号の粗いフィルタリング、細かいフィルタリング及びデシメーションを制御する数値制御発振器（ＮＣＯ）と、出力デシメート信号を生成するためのアキュムレータであって、前記アキュムレータは、ＮＣＯにより制御された複数のシフトレジスタを含む、アキュムレータとを含む。このシステムは、複数の経路からコヒーレントに加算された出力信号を提供するビームフォーマを含むことができ、各経路は、複数の経路のそれぞれの信号にＶＲ－ＴＴＤを提供するＶＲ－ＴＴＤデシメータを含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

システムであって、
出力信号を提供するビームフォーマと、
少なくとも第１の経路及び第２の経路を含む複数の経路であって、前記第１の経路は、アンテナ素子のアレイの第１のアンテナ素子から第１の入力信号を受信するように構成され、前記第２の経路は、前記アンテナ素子のアレイの第２のアンテナ素子から第２の入力信号を受信するように構成され、前記アンテナ素子のアレイは、リモートソースからＲＦ信号を受信するように構成された、複数の経路とを含み、
前記第１の経路は、
前記第１の入力信号を受信し、第１のＩ信号及び第１のＱ信号を出力する第１のＩ／Ｑ変換器と、
前記第１のＩ信号及び前記第１のＱ信号にそれぞれ基づいて、第１のデシメートされたＩ信号及び第１のデシメートされたＱ信号を出力する第１の可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータとを含み、
前記第２の経路は、
前記第２の入力信号を受信し、第２のＩ信号及び第２のＱ信号を出力する第２のＩ／Ｑ変換器と、
前記第２のＩ信号及び前記第２のＱ信号にそれぞれ基づいて、第２のデシメートされたＩ信号及び第２のデシメートされたＱ信号を出力する第２のＶＲ－ＴＴＤデシメータとを含み、
前記ビームフォーマは、前記第１のデシメートされたＩ信号及び前記第２のデシメートされたＩ信号を受信して加算し、ビームフォーマＩ信号を出力するように構成され、
前記ビームフォーマは、前記第１のデシメートされたＱ信号及び前記第２のデシメートされたＱ信号を受信して加算し、ビームフォーマＱ信号を出力するように構成され、
前記出力信号は、前記ビームフォーマＩ信号及び前記ビームフォーマＱ信号を含む、システム。

【請求項2】

前記第１の経路は、前記第１のＩ／Ｑ変換器から前記第１のＩ信号及び前記第１のＱ信号を受信し、第１のデジタルＩ信号及び第１のデジタルＱ信号を出力する第１のデジタル周波数変換器を更に含み、
前記第２の経路は、前記第２のＩ／Ｑ変換器から前記第２のＩ信号及び前記第２のＱ信号を受信し、第２のデジタルＩ信号及び第２のデジタルＱ信号を出力する第２のデジタル周波数変換器を更に含み、
前記第１のＶＲ－ＴＴＤデシメータは、前記第１のデジタルＩ信号及び前記第１のデジタルＱ信号にそれぞれ基づいて、前記第１のデシメートされたＩ信号及び前記第１のデシメートされたＱ信号を出力し、
前記第２のＶＲ－ＴＴＤデシメータは、前記第２のデジタルＩ信号及び前記第２のデジタルＱ信号にそれぞれ基づいて、前記第２のデシメートされたＩ信号及び前記第２のデシメートされたＱ信号を出力する、請求項１に記載のシステム。

【請求項3】

前記第１のＶＲ－ＴＴＤデシメータは、マルチレートデシメーションフィルタである、請求項１に記載のシステム。

【請求項4】

前記第１のＶＲ－ＴＴＤデシメータは、
時間遅延制御信号及び所望のレート信号を受信し、出力サンプル時間信号を提供する数値制御発振器（ＮＣＯ）と、
前記出力サンプル時間信号に基づいて複数の係数を提供するルックアップテーブル（ＬＵＴ）であって、前記複数の係数は、細かい時間遅延を実現し、複数のそれぞれの調整済み信号を生成するためにデジタル入力信号と乗算される、ルックアップテーブル（ＬＵＴ）と、
粗い遅延信号に基づいて前記複数の調整済み信号を提供する粗い遅延インデックスセレクタと、
アキュムレータシフトレジスタのアレイのそれぞれのシフトレジスタにおいて、前記複数の調整済み信号のそれぞれを受信し、前記複数の調整済み信号を蓄積して前記出力信号を生成するアキュムレータシフトレジスタのアレイとを更に含む、請求項１に記載のシステム。

【請求項5】

前記第１のＶＲ－ＴＴＤデシメータは、前記時間遅延制御信号及び前記所望のレート信号を生成するコントローラを更に含む、請求項４に記載のシステム。

【請求項6】

前記第１の入力信号は位相シフタなしでフィルタリングされる、請求項１に記載のシステム。

【請求項7】

前記ＮＣＯ、前記ＬＵＴ、前記粗い遅延インデックスセレクタ、及び前記アキュムレータシフトレジスタのアレイは、共同で粗い時間遅延、細かい時間遅延、及びフィルタリングを提供する、請求項４に記載のシステム。

【請求項8】

前記ＮＣＯは、時間と共に遅延値の間を補間し、過渡効果を自動的に平滑化する、請求項４に記載のシステム。

【請求項9】

前記ルックアップテーブルは、高分解能のｓｉｎｃ関数を記憶する、請求項４に記載のシステム。

【請求項10】

入力データ信号を受信し、出力デシメート信号を提供する可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータであって、前記ＶＲ－ＴＴＤデシメータは、
前記入力データ信号を受信するＶＲ－ＴＴＤデシメータ入力と、
前記出力デシメート信号を出力するＶＲ－ＴＴＤデシメータ出力と、
時間遅延制御信号及び所望のレート信号を受信し、前記入力データ信号の粗いフィルタリング、細かいフィルタリング及びデシメーションを制御する数値制御発振器（ＮＣＯ）と、
前記出力デシメート信号を生成するアキュムレータであって、前記アキュムレータは、ＮＣＯにより制御された複数のシフトレジスタを備える、アキュムレータとを含む、可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータ。

【請求項11】

前記ＮＣＯは、出力サンプル時間信号、粗い遅延信号、及び出力サンプルイネーブル信号を生成し、前記ＶＲ－ＴＴＤデシメータは、
前記出力サンプル時間信号に基づいて複数のシンボル係数を提供するルックアップテーブルであって、前記複数のシンボル係数は、それぞれの調整済み信号を生成するために前記入力データ信号によって乗算される、ルックアップテーブルと、
前記それぞれの調整済み信号を提供するために前記アキュムレータの前記複数のシフトレジスタのそれぞれを選択する粗い遅延インデックスセレクタとを更に含む、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項12】

前記ＮＣＯに前記時間遅延制御信号及び前記所望のレート信号を提供するコントローラであって、前記ＮＣＯは、前記時間遅延制御信号に基づいて前記出力サンプル時間信号を生成するように構成された、コントローラを更に含む、請求項１１に記載のＶＲ－ＴＴＤデシメータ。

【請求項13】

前記ＶＲ－ＴＴＤデシメータはマルチレートデシメーションフィルタである、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項14】

前記ＶＲ－ＴＴＤデシメータは、位相シフタなしでフィルタリングするように構成される、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項15】

前記ルックアップテーブル、前記粗い遅延インデックスセレクタ、前記アキュムレータ、及び前記ＮＣＯは、粗い時間遅延、細かい時間遅延、及びフィルタリングを共同で提供する、請求項１１に記載のＶＲ－ＴＴＤデシメータ。

【請求項16】

前記数値制御発振器は、時間と共に遅延値の間を補間し、過渡効果を自動的に平滑化する、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項17】

可変レート実時間遅延（ＶＲ－ＴＴＤ）フィルタリングを提供する方法であって、前記方法は、
入力データ信号を受信するステップと、
時間遅延制御信号及び所望のレート信号を数値制御発振器（ＮＣＯ）で受信するステップと、
出力サンプル時間信号、粗い遅延信号、及び出力サンプルイネーブル信号を前記ＮＣＯで生成するステップと、
デシメータ出力信号をアキュムレータで蓄積するステップであって、前記デシメータ出力信号は、前記ＮＣＯからの前記出力サンプル時間信号、前記粗い遅延信号、及び前記出力サンプルイネーブル信号に基づく前記入力データ信号の細かい遅延、粗い遅延及びフィルタリングを含む、蓄積するステップとを含む、方法。

【請求項18】

前記出力サンプル時間信号に基づいてルックアップテーブル（ＬＵＴ）内の複数のシンボル係数をルックアップするステップと、
それぞれの調整済み信号を生成するために、前記入力データ信号に前記それぞれのシンボル係数を乗算するステップと、
粗い遅延インデックスセレクタで、前記粗い遅延信号に基づいて、前記それぞれの調整済み信号を選択して前記アキュムレータのそれぞれのシフトレジスタに提供するステップと、
前記出力サンプルイネーブル信号に基づいて、前記アキュムレータの前記それぞれのシフトレジスタに提供されたそれらの信号を前記デシメータ出力信号に加算するステップとを含む、請求項１７に記載の方法。

【請求項19】

前記時間遅延制御信号をコントローラで生成するステップと、
前記所望のレート信号を前記コントローラで生成するステップとを更に含む、請求項１８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本願は、２０２１年１２月８日に出願された「可変レート実時間遅延フィルタ」と題された米国仮出願第６３／２８７，５０９号の優先権を主張し、その全体が参照により本明細書に組み込まれる。

【0002】

本開示は、一般に、無線通信の分野に関し、より具体的には、可変レート実時間遅延フィルタ及びその応用に関する。

【背景技術】

【0003】

実時間遅延フィルタは、例えば、動作帯域幅が広く、アレイ内に多くの素子があるビームフォーミングアレイにおいて有用である。帯域幅が小さく、アレイ内の素子の数が少ない状況では、これらの実時間遅延フィルタに位相シフタを使用することが可能である。位相シフタの実施形態は実用的であり、比較的安価である。しかし、位相シフタは、ビームスクイントを引き起こす可能性があり、この場合、ビームは、周波数に応じて異なる方向を向く。従って、広帯域／多素子ビームフォーミングアレイ用の改良されたフィルタが望ましい。

【発明の概要】

【0004】

例示的な実施形態において、システムが開示される。このシステムは、出力信号を提供するビームフォーマと、複数の経路とを含む。複数の経路は、少なくとも第１の経路及び第２の経路を含む。第１の経路は、アンテナ素子のアレイの第１のアンテナ素子から第１の入力信号を受信するように構成され、第２の経路は、アンテナ素子のアレイの第２のアンテナ素子から第２の入力信号を受信するように構成され、アンテナ素子のアレイは、リモートソースからＲＦ信号を受信するように構成される。この例示的な実施形態において、第１の経路は、第１の入力信号を受信し、第１のＩ信号及び第１のＱ信号を出力する第１のＩ／Ｑ変換器と、第１のＩ信号及び第１のＱ信号にそれぞれ基づいて、第１のデシメートされたＩ信号及び第１のデシメートされたＱ信号を出力する第１の可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータとを含む。この例示的な実施形態において、第２の経路は、第２の入力信号を受信し、第２のＩ信号及び第２のＱ信号を出力する第２のＩ／Ｑ変換器と、第２のＩ信号及び第２のＱ信号にそれぞれ基づいて、第２のデシメートされたＩ信号及び第２のデシメートされたＱ信号を出力する第２のＶＲ－ＴＴＤデシメータとを含む。ビームフォーマは、第１のデシメートされたＩ信号及び第２のデシメートされたＩ信号を受信して加算し、ビームフォーマＩ信号を出力するように構成され得る。ビームフォーマは、第１のデシメートされたＱ信号及び第２のデシメートされたＱ信号を受信して加算し、ビームフォーマＱ信号を出力するように構成され得る。そして、出力信号は、ビームフォーマＩ信号及びビームフォーマＱ信号を含み得る。

【0005】

例示的な実施形態において、入力データ信号を受信し、出力デシメート信号を提供する可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータが開示される。この例示的な実施形態において、ＶＲ－ＴＴＤデシメータは、入力データ信号を受信するＶＲ－ＴＴＤデシメータ入力と、出力デシメート信号を出力するＶＲ－ＴＴＤデシメータ出力と、時間遅延制御信号及び所望のレート信号を受信し、入力データ信号の粗いフィルタリング、細かいフィルタリング及びデシメーションを制御する数値制御発振器（ＮＣＯ）と、出力デシメータ信号を生成するアキュムレータであって、アキュムレータは、ＮＣＯにより制御された複数のシフトレジスタを含む、アキュムレータとを含む。

【0006】

例示的な実施形態において、可変レート実時間遅延（ＶＲ－ＴＴＤ）フィルタリングを提供する方法が開示され、前記方法は、入力データ信号を受信するステップと、時間遅延制御信号及び所望のレート信号を数値制御発振器（ＮＣＯ）で受信するステップと、出力サンプル時間信号、粗い遅延信号、及び出力サンプルイネーブル信号をＮＣＯで生成するステップと、アキュムレータで、ＮＣＯからの出力サンプル時間信号、粗い遅延信号、及び出力サンプルイネーブル信号に基づいて、入力データ信号の細かい遅延、粗い遅延、及びフィルタリングを含むデシメータ出力信号を蓄積するステップとを含む。

【図面の簡単な説明】

【0007】

本発明の上記及び他の特徴は、添付の図面を参照して以下の説明を読むことにより、本発明が関連する当業者に明らかになるであろう。

【0008】

【図1】図１は、ビームフォーミングシステムを示す。

【図2】図２は、例示的な実施形態によるビームフォーミングシステムを示す。

【図3A】図３Ａは、例示的な実施形態による可変レート実時間遅延フィルタを示す。

【図3B】図３Ｂは、例示的な実施形態による別の可変レート実時間遅延フィルタを示す。

【図4】図４は、例示的な実施形態による、可変レート実時間遅延フィルタリングを提供する方法である。

【発明を実施するための形態】

【0009】

例示的な実施形態は、当業者が本発明を実施できるように十分に詳細に本明細書に記載されているが、本発明の精神と範囲から逸脱することなく、他の実施形態も実現可能であり、論理的な電気的及び機械的な変更を加えることができることを理解されたい。従って、以下の詳細な説明は、例示のみを目的として提示される。

【0010】

図１を参照すると、実時間遅延を実装するシステム１００は、複数の信号経路１０１、１０２、１０３などを含む。各信号経路（１０１、１０２、１０３）は、アンテナ素子のアレイのそれぞれのアンテナ素子に関連付けられる。アンテナ素子は、リモート送信機（ソース）からＲＦ信号を受信し得る。各アンテナ素子でリモートソースから受信したＲＦ信号は、ソースとアンテナとの間のジオメトリから生じる異なる遅延が発生する可能性がある。従って、各信号経路は、ビームフォーマ１７０が全ての経路をコヒーレントに合計できるように、これらのジオメトリ誘導の伝搬効果を補償するように構成される。場合によっては、各信号経路はまた、その信号経路及び／又は対応するアンテナ素子に固有であり得るエラー又は他の条件を補償するように構成される。

【0011】

複数の信号経路のそれぞれは、同相（Ｉ）信号及び直交（Ｑ）信号を生成するＩ／Ｑ変換器１１０と、Ｉ信号及びＱ信号の一方又は両方に粗い位相遅延を適用する粗い遅延１２０と、粗い遅延成分からのＩ信号及びＱ信号の一方又は両方に細かい位相遅延（例えば、粗い位相遅延と比較してより少ない量の遅延）を適用する細かい遅延１３０と、（他の機能の中でも）アンチエイリアスフィルタリング、インターフェース抑制、又は他の動作を提供するフィルタ１４０と、デジタル周波数変換器１５０と、デシメート素子１６０とを含む。例示的な実施形態において、デジタル周波数変換器１５０は、デシメート素子１６０を通過するために特定の周波数帯域を選択するように構成される。デジタル周波数変換器１５０は、対象信号とデシメータの通過帯域を一致させるために周波数同調を実行し得る。デシメート素子は、入力信号（例えば、入力信号のＩ信号及びＱ信号）のサンプルレートを低減させるように構成され得る。様々な実施形態によれば、デジタル周波数変換器１５０及びデシメート素子１６０の組み合わせにより、ユーザが出力のためにシステムのスペクトル内の任意の場所を中心とする周波数の可変幅帯域を選択することを容易にする。Ｉ／Ｑ変換器１１０、粗い遅延１２０、細かい遅延１３０、フィルタ１４０、及び／又はデジタル周波数変換器１５０は、任意の適切な順序で配置されてもよく、図１に示される順序に限定されない。

【0012】

いくつかの実施形態において、信号経路１０１、１０２、１０３は、それぞれの入力信号を別々のＩ信号及びＱ信号に分割しなくてもよく、代わりに入力信号に対して動作してもよい。システム１００は、複数の信号経路のそれぞれの各デシメート素子１６０からの信号を受信し、コヒーレントに結合するビームフォーマ１７０を更に含み得る。信号経路の数が少ない場合、システム１００内のそのような素子（１２０、１３０、１４０）の数は通常、管理可能である。しかし、多くのアレイ素子（それぞれが信号経路の１つに対応する）が存在する場合、素子の数は、各経路の素子の数と経路の数との倍数であるため、システムは、法外に高価で、大きく、非効率的になる。更に、システム１００は、例えば、ソースとアンテナ素子のアレイ（例えば、衛星を含むソース）との間の相対移動を追跡するときの変化に起因して生じる、許容できないほど大きな過渡の影響を受けやすい。これらの過渡は、本明細書で更に説明する可変レート実時間遅延デシメータ（ＶＲ－ＴＴＤ）を使用して大幅に低減することができる。

【0013】

ここで図２を参照し、例示的な実施形態において、システム２００は、少なくとも第１の経路２０１及び第２の経路２０２を含む複数の経路と、ビームフォーマ２７０とを含む。システム２００は、第Ｎの経路２０３を更に含み得る。例示的な実施形態において、各経路（１～Ｎ）は、アンテナ素子のアレイのそれぞれのアンテナ素子に関連付けられる。アンテナ素子のアレイは、各経路がそれぞれのアンテナ素子から信号を受信し得るように、送信元からＲＦ入力信号を受信し得る。例示的な実施形態において、第１の経路２０１は、第１のアンテナ素子から第１の入力信号を受信するように構成され、第２の経路２０２は、第２のアンテナ素子から第２の入力信号を受信するように構成され、第Ｎの経路２０３は、第Ｎのアンテナ素子から第Ｎの入力信号を受信するように構成される。第１、第２、及び第Ｎの入力信号はそれぞれ、それぞれの経路に関連付けられたアナログーデジタル変換器を介してアナログからデジタルに変換され得る。

【0014】

各経路２０１、２０２、２０３は、（例えば、送信元の位置、ビームステアリング、アンテナ素子のジオメトリなどの間の関係に起因して）異なる時間遅延で入力信号を受信し得る。様々な例示的実施形態によれば、全ての信号経路がビームフォーマ２７０でコヒーレントな方法で結合できるように、各経路内でこれらＮ個の経路を通る信号の実時間遅延を調整することが望ましい場合がある。別の例示的な実施形態において、各経路は、例えばアンテナ素子の較正に基づいて補償を実行するように構成される。

【0015】

例示的な実施形態において、第１の経路２０１は、第１のＩ／Ｑ変換器２１１、第１のデジタル周波数変換器２５１、及び第１の可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータ２８１を含む。例示的な実施形態において、第２の経路２０２は、第２のＩ／Ｑ変換器２１２、第２のデジタル周波数変換器２５２、及び第２のＶＲ－ＴＴＤデシメータ２８２を含む。例示的な実施形態において、第Ｎの経路２０３は、第ＮのＩ／Ｑ変換器２１３、第Ｎのデジタル周波数変換器２５３、及び第ＮのＶＲ－ＴＴＤデシメータ２８３を含む。更に、経路１～Ｎの各々は、独自のＩ／Ｑ変換器、デジタル周波数変換器、及びＶＲ－ＴＴＤデシメータを含み得る。例示的な実施形態において、第１の経路２０１、第２の経路２０２、及び第Ｎの経路２０３までの任意の追加の経路は、各経路のデジタル入力信号（即ち、それぞれのＡＤＣの出力）の可変レート実時間遅延フィルタリングをそれぞれ提供するように構成される。更に、経路１～Ｎの各々は、それぞれのデジタル入力信号を受信し、そのデジタル入力信号の可変レート実時間遅延フィルタリングを提供し得る。他の例示的な実施形態において、Ｉ／Ｑ変換器（２１１、２１２、２１３）及びデジタル周波数変換器（２５１、２５２、２５３）のうちの１つ以上はオプションである。Ｉ／Ｑ変換器（２１１、２１２、２１３）を含まない例示的な実施形態において、図２、図３Ａ及び図３Ｂに関して以下に説明する処理は、Ｉ成分とＱ成分とに分離することなく、デジタル入力信号に対して実行され得る。

【0016】

例示的な実施形態において、第１のＩ／Ｑ変換器２１１は、第１のデジタル入力信号を受信し、第１のＩ信号及び第１のＱ信号を出力するように構成される。第１のＩ信号及び第１のＱ信号は互いに直交する。同様に、第２のＩ／Ｑ変換器２１２は、第２のデジタル入力信号を受信し、互いに直交する第２のＩ信号及び第２のＱ信号を出力するように構成される。第ＮのＩ／Ｑ変換器２１３は、第Ｎのデジタル入力信号を受信し、互いに直交する第ＮのＩ信号及び第ＮのＱ信号を出力するように構成される。

【0017】

各経路がそれぞれのＩ／Ｑ変換器（２１１、２１２、２１３）及びそれぞれのデジタル周波数変換器（２５１、２５２、２５３）を含む例示的な実施形態において、第１のデジタル周波数変換器２５１は、第１のＩ／Ｑ変換器２１１から第１のＩ信号及び第１のＱ信号を受信し、第１のデジタルＩ信号及び第１のデジタルＱ信号を出力するように構成される。同様に、第２のデジタル周波数変換器２５２は、第２のＩ／Ｑ変換器２１２から第２のＩ信号及び第２のＱ信号を直接受信し、第２のデジタルＩ信号及び第２のデジタルＱ信号を出力するように構成され、第Ｎの周波数変換器２５３は、第ＮのＩ／Ｑ変換器２１３から第ＮのＩ信号及び第ＮのＱ信号を直接受信し、第ＮのデジタルＩ信号及び第ＮのデジタルＱ信号を出力するように構成される。デジタル周波数変換器（２５１、２５２、２５３）は、それぞれの信号の周波数成分をデシメータの通過帯域に合わせるために、それぞれのデジタルＩ／Ｑ信号の周波数シフトを実行し得る。デジタル周波数変換器（２５１、２５２、２５３）は、ＶＲ－ＴＴＤデシメータ（２８１、２８２、２８３）の出力信号の出力周波数帯域の「中心」を決定し得る。

【0018】

例示的な実施形態において、第１のＶＲ－ＴＴＤデシメータ２８１は、第１のデジタルＩ信号及び第１のデジタルＱ信号を受信し、第１のデシメートされたＩ信号及び第１のデシメートされたＱ信号をその出力信号として出力するように構成される。同様に、第２のＶＲ－ＴＴＤデシメータ２８２は、第２のデジタルＩ信号及び第２のデジタルＱ信号を受信し、第２のデシメートされたＩ信号及び第２のデシメートされたＱ信号を出力するように構成される。第ＮのＶＲ－ＴＴＤデシメータ２８３は、第ＮのデジタルＩ信号及び第ＮのデジタルＱ信号を受信し、第ＮのデシメートされたＩ信号及び第ＮのデシメートされたＱ信号を出力するように構成される。例示的な実施形態において、第１のＶＲ－ＴＴＤデシメータ２８１、第２のＶＲ－ＴＴＤデシメータ２８２、及び第ＮのＶＲ－ＴＴＤデシメータ２８３は、マルチレートデシメーションフィルタである。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ（２８１、２８２、２８３）は、出力周波数帯域の幅を選択する。本明細書で更に詳細に説明するように、ＶＲ－ＴＴＤデシメータ（２８１、２８２、２８３）は、粗い遅延、細かい遅延、及びフィルタリングが統合された可変レート実時間遅延フィルタリングを提供するように構成される。

【0019】

例示的な実施形態において、ビームフォーマ２７０は、第１のデシメートされたＩ信号、第１のデシメートされたＱ信号、第２のデシメートされたＩ信号、第２のデシメートされたＱ信号、第ＮのデシメートされたＩ信号、及び第ＮのデシメートされたＱ信号を受信するように構成される。より一般的には、ビームフォーマ２７０は、複数の信号経路（例えば、２０１、２０２、…２０３）のうちのＮ個の経路からＮ個のデシメートされたＩ／Ｑ信号ペアを受信するように構成され得る。例示的な実施形態において、ビームフォーマ２７０は、Ｎ個のデシメートされたＩ／Ｑ信号ペアを合計して出力信号を形成するように更に構成される。この例示的な実施形態において、出力信号は、ビームフォーマＩ信号及びビームフォーマＱ信号を含み、ビームフォーマＩ信号は、Ｎ個のデシメートされたＩ信号の合計に基づき、ビームフォーマＱ信号はＮ個のデシメートされたＱ信号の合計に基づく。ＶＲ－ＴＴＤデシメータ（２８１、２８２、２８３）は、ビームフォーマ２７０が各信号経路（２０１、２０２、２０３）からの信号をコヒーレントに結合できるように、連携して適切な遅延調整を有する出力信号を提供する。

【0020】

システム２００は、デジタルＩ／Ｑ信号で信号を処理するが、他の例示的な実施形態において、システム２００の信号経路（２０１、２０２、２０３）は、それぞれのアナログーデジタル（ＡＤＣ）変換器からの単一の（又は別個のＩ／Ｑ部分なしで結合された）信号を処理し得る。このようなシステムは、同様に複数の信号経路を含み、各経路は、本明細書で説明されるものと同様に機能するＶＲ－ＴＴＤデシメータを含む。

【0021】

図示するように、システム２００は、システム１００と比較して、経路ごとに中間周波数（例えば、それぞれの経路入力信号が中間ステップとしてシフトされる周波数）で動作する信号処理素子の数が少ない。この点において、システム２００は、システム１００よりもコンピューティングリソース及び不動産を大幅に効率的に利用することができる。より具体的には、システム２００のＶＲ－ＴＴＤデシメータ２８１、２８２、２８３は、システム１００の別々の個々の成分（例えば、それぞれの中間周波数で動作するシステム１００の粗い遅延、細かい遅延、及びフィルタ成分）によって行われる、粗い時間遅延（例えば、数百ナノ秒オーダーの遅延）、細かい時間遅延（例えば、ピコ秒オーダーの遅延）、及びフィルタリング（例えば、デシメーションを可能にするため）の態様を組み合わせるように構成される。これらの機能をＶＲ－ＴＴＤデシメータ２８１、２８２、２８３の単一成分に統合することによって、システム２００は、システム１００と同じ又は類似の機能をより効率的に提供する。システム２００のそのような効率の節約は、システム１００と比べて２０％を超える可能性があり、この場合、中間周波数での処理の減少によって少なくとも部分的に節約がもたらされる。これらの機能をＶＲ－ＴＴＤデシメータ２８１、２８２、２８３に統合することにより、各経路の入力信号の帯域幅は、対応する経路においてより早く低減されるため、システム全体の消費電力及びコストを削減することを可能にする。

【0022】

ここで図３Ａを参照すると、ＶＲ－ＴＴＤデシメータ３００の例示的な実施形態が更に詳細に説明される。ＶＲ－ＴＴＤデシメータ３００は、ＶＲ－ＴＴＤフィルタとも呼ばれてもよく、図２を参照して上述したＶＲ－ＴＴＤデシメータ（２８１、２８２、２８３）に対応し得る。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、マルチレートデシメーションフィルタである。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、デジタル周波数変換器（図示せず）からデジタル入力信号を受信し、デシメータ出力信号をビームフォーマ（図示せず）に提供するように構成される。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、デジタル周波数変換器からデジタル入力信号の入力データサンプル３０１を受信するためのＶＲ－ＴＴＤデシメータ入力を含む。本明細書で使用されるように、データサンプル３０１はデジタル入力信号を含む。デジタル入力信号は、第１のデジタルＩ信号及び第１のデジタルＱ信号を含んでもよく、又はデジタル入力信号は単一の入力信号であり得る。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、デシメータ出力信号の出力デシメートサンプル３９９を出力するためのＶＲ－ＴＴＤデシメータ出力を含み、デシメータ出力信号は、第１のデシメートされたＩ信号及び第１のデシメートされたＱ信号を含み、又はデシメータ出力信号は、単一の出力信号を含んでもよい。

【0023】

いくつかの実施形態において、ＶＲ－ＴＴＤデシメータ３００は、１つ以上のソフトウェアプロセスを実行して制御信号を生成し、ＮＣＯ３２０に提供するように構成されたコントローラ３１０を更に含む。言い換えると、コントローラ３１０は、入力データサンプル３０１のフィルタリングを制御するように構成され得る。様々な例示的な実施形態によれば、コントローラ３１０は、ＶＲ－ＴＴＤデシメータ３００の一部を形成するか、又はＶＲ－ＴＴＤデシメータ３００とは別個である（ＶＲ－ＴＴＤデシメータ３００の近くにあるか、又は離れている）。例示的な実施形態において、コントローラ３１０は、ソフトウェアプロセスを動作させて時間遅延制御信号３１１を生成し、ＮＣＯ３２０に提供する任意の適切なプロセッサを含む。コントローラ３１０は、所望のレート信号３１２を生成し、ＮＣＯ３２０に提供するように更に構成され得る。

【0024】

コントローラ３１０は、（１）アンテナアレイとリモートソースとの間の相対的なジオメトリに基づく、（２）信号経路内のエラー（任意の適切な較正ルーチンによって決定されるような）に基づく、（３）信号経路などの時間遅延エラーに基づく、及び／又は（４）入力データサンプル３０１のフィルタリングを制御するように構成された、任意の適切なアルゴリズム及び／又はプロセスを使用して、時間遅延制御信号３１１及び所望のレート信号３１２を決定するように構成され得る。

【0025】

例示的な一実施形態において、第１のビームフォーマに関連付けられたＶＲ－ＴＴＤデシメータの第１のセットの所望のレートは、第２のビームフォーマに関連付けられたＶＲ－ＴＴＤデシメータの第２のセットの所望のレートと異なってもよい。しかし、所望のレートは、単一のビームフォーマのＶＲ－ＴＴＤデシメータについて一致してもよく、又は同じであってもよい。いくつかの実施形態において、所望のレートは、ＶＲ－ＴＴＤデシメータ３００のデシメーションレートに対応する。

【0026】

上記で紹介したように、ＶＲ－ＴＴＤデシメータ３００は、出力デシメートサンプル３９９を生成するときに、入力データサンプル３０１をフィルタリング／デシメートするために、粗い遅延及び細かい遅延を適用することができる。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、ＶＲ－ＴＴＤデシメータ３００の様々な成分により使用された複数の信号を生成するように構成された数値制御発振器（ＮＣＯ）３２０を含む。例えば、ＶＲ－ＴＴＤデシメータ３００は、ＮＣＯ３２０からサンプルイネーブル信号３２１を受信するように構成されたアキュムレータ３５０と、ＮＣＯ３２０から粗い遅延信号３２２を受信するように構成された粗い遅延インデックスセレクタ３４０と、ＮＣＯ３２０から出力サンプル時間信号３２３を受信するように構成されたルックアップテーブル（ＬＵＴ）３３０とを更に含む。

【0027】

例示的な実施形態において、ＮＣＯ３２０は、ＶＲ－ＴＴＤデシメータ３００のリアルタイム制御を提供するように構成される。ＮＣＯ３２０は、フィルタリング動作全体に影響を与えるために、ＬＵＴ３３０、粗い遅延インデックスセレクタ３４０、及びアキュムレータ３５０を調整するように構成される。例示的な実施形態において、ＮＣＯ３２０は、所望の時間遅延制御信号３１１及び／又は所望のレート信号３１２を受信するように構成される。ＮＣＯ３２０は、ＶＲ－ＴＴＤデシメータ３００の全体的な機能を有効にするために、受信した所望の時間遅延制御信号３１１及び／又は所望のレート信号３１２に部分的に基づいて、出力サンプル時間信号３２３、粗い遅延信号３２２、及びサンプルイネーブル信号３２１の値を共同で制御するように構成される。

【0028】

例示的な実施形態において、ＮＣＯ３２０は、オーバーフロー検出及び関連する制御ロジックを有するフィードバックアキュムレータ（図示せず）を含む。ＮＣＯ３２０は、コントローラ３１０により提供された所望のレート信号３１２によって指定されたレートで増分する。ＮＣＯ３２０がオーバーフロー又は「ロールオーバー」するたびに、新しい出力サンプルが示され、ＮＣＯ３２０は、「フラグ」又は「ロールオーバー」信号とも呼ばれ得るサンプルイネーブル信号３２１を生成するように構成される。サンプルイネーブル信号３２１は、アキュムレータ３５０のシフトレジスタに提供され得る。サンプルイネーブル信号３２１は、アキュムレータが各レジスタに存在する合計をいつシフトすべきかをアキュムレータ３５０に指示し得る（例えば、シフトレジスタ０をシフトレジスタ１に、１を２に、２を３に、４を５に、及び５を出力デシメート信号３９９になど）。

【0029】

例示的な実施形態において、ＮＣＯ３２０は、時間遅延制御信号を受信し、コントローラ３１０からの時間遅延制御信号３１１に基づいて出力サンプル時間信号３２３を生成するように構成される。出力サンプル時間信号３２３は、ＮＣＯの「位相」であり、入力データサンプル３０１に対する出力デシメート信号３９９の現在のフラクショナル時間を表す。従って、ＮＣＯは、出力デシメート信号３９９と入力データサンプル３０１との間に所望のオフセットを提供するために、出力サンプル時間信号３２３を生成する。例示的な実施形態において、ＮＣＯ３２０は、コントローラ３１０が入力サンプルレートと出力サンプルレートとの間の任意の比≦１を指定できるようにするのに適した高分解能ＮＣＯである。例えば、図３Ａは、４つの部分（３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ）に分割されたｓｉｎｃ関数の例を示す。ｓｉｎｃ関数は、任意の適切な数の部分に分割することができ、部分の数が多いほど、ｓｉｎｃ関数は理想的なフィルタにより近づく。例示的な実施形態において、ｓｉｎｃ関数は、理想的な補間フィルタ応答関数であり得る。他の実施形態において、ｓｉｎｃ関数は、理想的な補間フィルタ応答から修正され得る。出力サンプル時間信号３２３は、ｓｉｎｃ関数部分（３８０Ａ、３８０Ｂ、３８０Ｃ、３８０Ｄ）のそれぞれのｘ軸上の時間に対応し、対応するｘ軸時間における係数についてｙ軸の値を選択し得る。各ｓｉｎｃ関数のｘ軸時間の範囲は、任意の適切な時間量にすることができ、時間量の増加は、スペクトル分解能を向上させるように構成される。出力サンプル時間信号３２３は、出力サンプル時間信号３２３がＬＵＴ３３０から各シンボル係数を取得して出力するためのインデックスとして全てのシンボル係数ＬＵＴ（シンボル０係数、シンボル１係数、シンボル２係数、又はシンボル３係数）に提供されるように、係数ＬＵＴへのインデックスとしてＬＵＴ３３０に提供される。

【0030】

例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、複数のシンボル係数ＬＵＴ（例えば、シンボル０係数ＬＵＴ、シンボル１係数ＬＵＴ、シンボル２係数ＬＵＴ、及びシンボル３係数ＬＵＴ）を含むＬＵＴ３３０を含む。更に、任意の適切な数の係数ＬＵＴが使用されてもよく、より多くのＬＵＴがより大きなスループットを提供する。例示的な実施形態において、ＬＵＴ３３０内の各シンボル係数ＬＵＴは、フィルタのオーバーサンプリングされたｓｉｎｃ関数インパルス応答、又はその一部を記憶する。しかしながら、いくつかの実施形態において、記憶された応答は、所望のスペクトル特性要件に適合するように変更された応答である。ＬＵＴ３３０は、読み取り専用メモリ（ＲＯＭ）モジュールのベクトル、又はデータの即時検索に適した任意の他の適切な記憶媒体を含み得る。各モジュールは、フィルタのオーバーサンプリングされたインパルス応答の連続部分を記憶し得る。各ＬＵＴ内のインパルス応答サンプルの数は、出力サンプル時間の分解能（例えば、ｘエントリ）と一致する可能性がある。例示的な実施形態において、完全なインパルス応答は、ＶＲ－ＴＴＤデシメータ３００がアキュムレータシフトレジスタ（後述する）を使用して出力サンプルを増分的に構築できるように複数のブロックに分割される。

【0031】

ＬＵＴ３３０は、それぞれのシンボル係数ＬＵＴから適切な乗算係数を出力するように構成され、適切な乗算係数は、上述したように、出力サンプル時間信号３２３によって識別される。これらの乗算係数は、それぞれの乗算器に提供され、入力データサンプル３０１に対して同時に乗算される。これらの乗算の結果（調整された入力データサンプル）は、粗い遅延インデックスセレクタ３４０により処理された「信号」が任意の適用された細かい遅延を含むように、粗い遅延インデックスセレクタ３４０に提供される。

【0032】

例示的な実施形態において、粗い遅延インデックスセレクタ３４０は、各乗算器の出力（それぞれが調整済み信号）を、粗い遅延インデックスセレクタ３４０によって選択されたような、アキュムレータ３５０の選択されたシフトレジスタに提供するように構成される。粗い遅延インデックスセレクタ３４０は、粗い遅延信号３２２を受信し、粗い遅延信号３２２に基づいてどの乗算器がどのアキュムレータシフトレジスタに接続されるかを選択するように構成される。

【0033】

例示的な実施形態において、ＮＣＯ３２０は、時間遅延制御信号３１１を受信し、コントローラ３１０からの時間遅延制御信号３１１に基づいて粗い遅延信号３２２を生成するように構成される。粗い遅延信号３２２は、時間遅延制御信号３１１の経時的な変化に基づいて決定され得る。例えば、時間遅延制御信号３１１が変化しない場合、粗い遅延信号３２２は、調整された入力データサンプルの時間遅延に変化を生じさせない可能性がある。しかし、時間遅延制御信号３１１が変化する場合、ＮＣＯ３２０は、変化の大きさ（及び、場合によっては変化率）を計算し、調整された入力データサンプルに適用された遅延量を粗く変化させる粗い遅延信号３２２を生成し得る。一実施形態において、ＮＣＯ３２０は、１サイクル内の変化全体を考慮するように構成され、他の実施形態において、複数のサイクル（例えば、１００又は任意の適切な数のサイクル）にわたる時間遅延の変化全体を考慮するように構成され、これにより、時間遅延制御信号３１１の変化に対する粗い遅延応答を平滑化する。

【0034】

例示的な実施形態において、アキュムレータ３５０は、複数のアキュムレータシフトレジスタ（例えば、３５０ａ、３５０ｂ、…３５０ｎ）又はアキュムレータシフトレジスタのアレイを更に含み、アキュムレータシフトレジスタのアレイにおけるそれぞれのシフトレジスタは、粗い遅延インデックスセレクタ３４０によって指示されたようなそれぞれの乗算器出力信号（調整済み信号）を受信するように構成される。各シフトレジスタは、それぞれの乗算器出力信号からの信号を蓄積（加算）するように構成される（例えば、シフトレジスタに記憶された値をそれぞれの乗算器出力信号から受信した調整済み信号に加算する）。アキュムレータ３５０は、サンプルイネーブル信号３２１を受信し、そのサンプルイネーブル信号３２１に基づいて、ＮＣＯ３２０のロールオーバーごとに各レジスタに記憶された値を次の上位レジスタにシフトするように更に構成される。別の言い方をすると、各乗算器は、調整済み信号を出力するように構成され、その調整済み信号は、（粗いフィルタリングを実装するために）粗い遅延インデックスセレクタによって適切なレジスタに送られ、その調整済み信号は、それぞれのシフトレジスタに既に存在する値に追加される。任意の適切な数のレジスタが使用され得る。レジスタ（３５０ａ～３５０ｎ）の数は、ＬＵＴ３３０内のシンボル係数の数よりも多くてもよい。

【0035】

係数ＬＵＴ３３０におけるインパルス応答の時間分割を伴うアキュムレータ３５０の共同動作は、出力デシメート信号３９９を増分的に蓄積するように構成される。ＮＣＯのロールオーバーが複数回発生すると、アキュムレータ３５０の各シフトレジスタは、次の上位シフトレジスタにシフトされ、最終出力デシメートサンプル３９９は、インパルス応答全体が使用されるまで増分的に作成される。

【0036】

従って、例示的な実施形態において、出力デシメート信号には、入力信号の粗い遅延、細かい遅延、及びデシメーションが組み込まれる。別の言い方をすると、ＶＲ－ＴＴＤデシメータ３００は、ＮＣＯ３２０、ＬＵＴ３３０、粗い遅延インデックスセレクタ３４０、及びアキュムレータ３５０の共同動作を通じて、粗い時間遅延、細かい時間遅延、及びフィルタリングを提供するように構成される。例示的な実施形態において、フィルタ全体の可変レート挙動は、ＮＣＯの位相変化の増分がどれだけ速いか遅いかに基づいて有効になり、それ自体はコントローラ３１０からの所望のレート信号３１２に基づく。

【0037】

例示的な一実施形態において、コントローラ３１０からの時間遅延値は固定値であり、粗い遅延インデックスは変化しない。しかし、他の例示的な実施形態において、コントローラ３１０からの時間遅延値は変化し、ＮＣＯ３２０は、値の変化を検出し、それに応じてその位相を調整する。この例示的な実施形態において、ＮＣＯの値が出力サンプル時間信号３２３を表すため、ＮＣＯの位相シフトは実質的に、時間シフトである。時間遅延の変化が小さい場合、ＮＣＯ３２０は、出力サンプル時間信号３２３を調整し、それに対応してアキュムレータ３５０へのサンプルイネーブル信号３２１のタイミングを変更する。

【0038】

時間遅延の変化が大きい場合、ＮＣＯ３２０は、複数のサンプルのシフト、即ち複数のオーバーフロー又は複数のアンダーフローのいずれかを経験する可能性がある。この例示的な実施形態において、ＮＣＯ３２０は、粗い遅延信号３２２を調整することによって、時間遅延の変化中に出力信号に現れる過渡歪みを低減するように構成される。例えば、時間遅延が大幅に増加すると、粗い遅延信号３２２が減少し得るため、粗い遅延インデックスセレクタ３４０は、シフトレジスタチェーンでサンプルの蓄積をより早く行わせ、フィルタ遅延全体を増加させる。別の例において、時間遅延が大幅に減少すると、粗い遅延信号３２２が増加し得るため、粗い遅延インデックスセレクタ３４０は、シフトレジスタチェーンでサンプルの蓄積を後で行い、フィルタ遅延全体を減少させる。従って、ＶＲ－ＴＴＤデシメータ３００は、粗い遅延インデックスがアキュムレータシフトレジスタの範囲内に留まる限り、時間遅延の大きなジャンプを処理するように構成される。

【0039】

従って、例示的な実施形態において、ＮＣＯ３２０からの出力サンプルイネーブル信号３２１、粗い遅延信号３２２、及び出力サンプル時間値３２３は、出力信号過渡が低減されるように共同で遷移するように構成される。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、位相シフタなしでフィルタリングするように構成される。別の例示的な実施形態において、ＮＣＯ３２０は、時間と共に遅延値の間を補間し、過渡効果を自動的に平滑化する。

【0040】

例示的な一実施形態において、ＶＲ－ＴＴＤデシメータ３００により導入された細かい時間遅延は、高分解能のルックアップテーブル（ＬＵＴ）を用いて実装される。このような実装は、細かい時間遅延を導入するために必要な計算リソースの数を削減し、システム１００と比較してレイテンシを改善し、消費電力を削減する。更に、コンパクトさにより、そうでなければ時間遅延の変化によって引き起こされる過渡を低減させる。過渡を低減するために成分を統合するだけでなく、ＮＣＯ３２０は、時間と共に遅延値の間を補間し、過渡効果を自動的に平滑化するように構成される。従って、ビームフォーマを含む例示的なシステムの実施形態は、出力信号に大きな過渡を導入することなく、移動物体を追跡するために経路時間遅延を徐々に調整するように構成される。

【0041】

ストリーミングＩ／Ｑデータを処理する場合に特に懸念されるのは、フィルタ係数が更新されるときの過渡影響である。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、システム１００内の対応する成分（例えば、粗い遅延１２０、細かい遅延１３０、フィルタ１４０、及びデシメート１６０のブロック）などのより大きなフットプリントの回路と比較して、更新（例えば、ビームが新しい方向を向いている場合）による過渡応答を小さくするために、比較的小さなフットプリントを含む。更に、少数のクロックサイクルにわたって時間遅延の変化を徐々に適用することにより、遅延を瞬間的に適用するのではなく、遅延を徐々に適用することで、遅延の変化による過渡効果を更に低減することが可能である。

【0042】

ここで図３Ｂを簡単に参照すると、図２及び図３Ａは、本明細書では受信コンテキストで説明されるが、例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、ＶＲ－ＴＴＤデシメータ３００Ｂによって示されるように、わずかな変更を伴う送信コンテキストでも使用され得る。送信コンテキストでは、一般的な動作は、図３Ａの説明に従うが、逆に、回路３００Ｂは、結果として生じる数学的演算に適応するように適合される。例えば、シフトレジスタのアレイ３５１は、蓄積を実行しないが、むしろ、シフトレジスタのアレイ３５１の各シフトレジスタの出力（例えば、送信されるデータでポピュレートされる）は、それぞれのＬＵＴ出力（シンボル０～３係数）によって乗算され、アンテナ素子に送信するための送信出力補間サンプル３９９Ｂを生成するために加算される。一般に、例示的な受信の実施形態において、フィルタは、デシメータ／ダウンサンプラであり、複数の入力サンプルを使用して、累積を使用して各出力サンプルを生成し、対照的に、例示的な送信の実施形態において、フィルタは、補間器／アップサンプラであり、各入力サンプル３０１Ｂから複数の出力サンプル３９９Ｂを生成する。

【0043】

例示的な実施形態によれば、図４を参照すると、可変レート実時間遅延（ＶＲ－ＴＴＤ）フィルタリング／デシメーションを提供する方法４００が開示されている。例示的な一実施形態において、この方法は、入力データサンプルを受信するステップ（４１０）と、時間遅延制御信号３１１及び所望のレート信号３１２をＮＣＯ３２０で受信するステップ（４２０）とを含む。上記で論じたように、時間遅延制御信号３１１及び所望のレート信号３１２は、コントローラ３１０によって提供され得る。コントローラ３１０は、適切な時間遅延制御信号３１１及び所望のレート信号３１２を生成し、（１）ソースアンテナと受信アンテナ素子との間の相対的な幾何学的関係に起因する入力データ信号の遅延を補償するために、（２）受信又は送信チェーンにおける許容誤差及びエラーを補償するために、（３）テーパーやヌルなどの他のビーム制御を提供するために、（４）アンテナ素子の較正に基づいて補償を実行するために、及び／又は（５）コヒーレントなビームフォーミングを提供するために、ＶＲ－ＴＴＤフィルタリングを提供するためにＮＣＯ３２０に提供するように構成され得る。

【0044】

方法４００は、ＮＣＯ３２０で、時間遅延制御信号３１１及び／又は所望のレート信号３１２に基づいて、出力サンプル時間信号３２３、粗い遅延信号３２２、及び出力サンプルイネーブル信号３２１を生成するステップ（４３０）を更に含み得る。

【0045】

方法４００は、デシメータ出力信号３９９をアキュムレータ３５０で累積するステップ（４７０）を更に含み得る。例えば、調整済み信号は、粗い遅延信号３２２及び出力サンプル時間信号３２３に基づいて生成され得、アキュムレータの適切なレジスタに蓄積され得、レジスタはデシメータ出力信号３９９に蓄積される。デシメータ出力信号は、ＮＣＯ３２０からの出力サンプル時間信号３２３、粗い遅延信号３２２、及び出力サンプルイネーブル信号３２１に基づく入力データサンプル３０１の細かい遅延、粗い遅延、及びフィルタリングを含み得る。

【0046】

方法４００は、出力サンプル時間信号３２３に基づいてルックアップテーブル内の複数のシンボル係数をルックアップするステップ（４４０）と、入力データサンプル３０１にそれぞれのシンボル係数を乗算して、調整済み信号を生成するステップ（４５０）とを更に含み得る。高分解能のｓｉｎｃ関数（又はそこから生成された値）は、ＶＲ－ＴＴＤデシメータが広範囲の帯域幅及びデシメーションレートに対応できるように、細かい時間遅延を提供するためにＬＵＴに記憶され得る。ＶＲ－ＴＴＤデシメータ３００は、時間遅延が変更されるときにフィルタ係数を更新するための計算が必要とされないように、ｓｉｎｃ関数にＬＵＴを使用するように構成される。

【0047】

方法４００は、粗い遅延信号に基づいて、アキュムレータのそれぞれのシフトレジスタに提供するためにそれぞれの調整済み信号を粗い遅延インデックスセレクタで選択するステップ（４６０）を更に含み得る。従って、例示的な実施形態において、粗い時間遅延は、粗い遅延インデックスセレクタにより有効されたレジスタサンプルの選択によって提供される。

【0048】

方法４００は、任意の適切な順序で実行される、前述のステップの全て又は全てより少ないものの任意の適切な組み合わせを含んでもよい。

【0049】

例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、非ＶＲ－ＴＴＤデシメータよりも、完全デジタルアレイのリソースをより効率的に利用するように構成される。例えば、ＶＲ－ＴＴＤデシメータ３００は、使用可能な帯域幅、消費されるスループット、平坦性、及び任意選択でビームの数の間のトレードオフをサポートするように構成され得る。フィルタの使用可能な帯域幅が低いと、Ｉ／Ｑストリームは、使用できないスペクトルを補うためにより高いレートで動作し得る。例示的な実施形態において、完全デジタルアレイは、そのバックプレーンがサポートできるスループットの量によって制約を受けることが多い。各ビームは、スループット制限の量を消費する。アレイから送信できるビームの数は、ビームの帯域幅（ビームー帯域幅積）の関数であり得る。

【0050】

例示的な一実施形態において、各ＶＲ－ＴＴＤデシメータ３００は、他の信号の処理に同じハードウェアを再利用できるようにオーバークロックすることができる。例えば、ＶＲ－ＴＴＤデシメータ３００が利用可能な時間の半分で信号Ａに対してフィルタリングを実行するためにオーバークロックされた場合、信号Ｂに切り替え、残りの時間でその信号Ｂに対してフィルタリングを実行することができる。代替の例示的な実施形態において、単一のＶＲ－ＴＴＤデシメータ３００をオーバークロックし、複数の信号経路で使用することにより、複数の信号経路にわたって同じＶＲ－ＴＴＤデシメータ３００を再利用できるようにし、システム全体のハードウェア成分及びコストを削減することができる。例えば、ＶＲ－ＴＴＤデシメータ３００が利用可能な時間の半分で第１の信号経路Ａに対してフィルタリングを実行するためにオーバークロックされた場合、同じＶＲ－ＴＴＤデシメータを第２の信号経路Ｂに切り替え、残りの時間でその信号に対してフィルタリングを実行することができる。従って、ＶＲ－ＴＴＤデシメータ３００は、同じ持続時間内で第１の信号又は第１の信号経路のみを処理することができるＶＲ－ＴＴＤデシメータ３００と比較して、少なくとも２倍速く動作するようにオーバークロックされ得る。いくつかの実施形態において、ＶＲ－ＴＴＤデシメータ３００のオーバークロックは、本明細書で説明される所望のレートに直接関係しない。例えば、ＶＲ－ＴＴＤデシメータ３００における信号処理のスループットレート（例えば、１００ｅ６サンプル／秒）及び所望のレート（出力サンプル当たり０．５＝２の入力サンプル）の間には違いがあり得る。いくつかの実施形態において、ＶＲ－ＴＴＤデシメータ３００は、オーバークロックされない場合よりも速く入力信号Ａを処理するためにオーバークロックされ得る。従って、ＶＲ－ＴＴＤデシメータ３００をオーバークロックすることにより、（１）デジタルクロックサイクルごとに同じ信号からの複数の入力サンプルを処理するために、又は（２）複数の信号からのサンプルを処理するために、ＶＲ－ＴＴＤデシメータ３００のスループットを向上させることができる。本明細書の説明では、ＶＲ－ＴＴＤデシメータを使用してデジタルクロックサイクルごとに１つの入力サンプルを処理することに言及したが、必ずしもそうである必要はない。

【0051】

さらなる例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、キャプチャされた帯域幅内でチャネル選択を提供する。例えば、所望のレート信号３１２は、キャプチャされる帯域幅を変更するために入力信号がどの程度デシメートされるか（例えば、１／２、１／４など）を指示するように構成され得、チャネル選択により、どのデシメーション部分が処理されるかを識別できる。例示的な実施形態において、この設計で実装されたＶＲ－ＴＴＤデシメータ３００は、大きな使用可能な帯域幅を提供する。

【0052】

例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、並列再利用可能なブロックとしてハードウェアに実装され、乗算器は、複数のビームで同じフィルタブロックを使用するためにオーバークロックすることができる。ビームの帯域幅が減少するため、ＶＲ－ＴＴＤデシメータ３００は、より多くのビームをサポートするために、オーバークロックする（より頻繁に再利用する）ことができる。あるいは、ビームの帯域幅が増加するため、ＶＲ－ＴＴＤデシメータ３００は、電力を節約するためにアンダークロックする（使用頻度を下げる）ことができる。例示的な実施形態において、ＶＲ－ＴＴＤデシメータ３００は、過渡応答が低い遅いターゲットを追跡するために使用することができ、又は過渡があまり問題にならない複数のターゲットの間をホッピングするために使用することができる。いくつかの実施形態において、システム２００の複数のインスタンスは、一意に配置された複数の送信元からの信号の受信を可能にするために（例えば、より大きなシステム全体内で）使用され得る。例えば、第１のデジタルビームフォーマ２７０を備える第１のシステム２００では、信号は、１つの衛星から受信することができる。しかしながら、１０個のそれぞれのデジタルビームフォーマ２７０を有する１０個のシステム２００を使用するより大きなシステム全体は、１０個の衛星から信号を受信し、これらの信号を並行して処理することができる。いくつかの実施形態において、これらのシステム２００のＶＲ－ＴＴＤデシメータ（より大きなシステム全体で多数のシステム２００が使用されるとき）は、より大きなシステム全体のコスト及びサイズを削減するために、オーバークロックされ、システム２００間で共有され得る。複数のデジタルビームフォーマが存在し、それらの間で成分を共有すると、コスト及びサイズが下がる一方で、より大きなシステム全体が複数のミッションを果たすことを可能にする。

【0053】

利益、他の利点、及び問題の解決策は、特定の実施形態に関して上記で説明された。しかし、利益、利点、問題の解決策、及び任意の利益、利点、又は解決策を発生させるか、又はより顕著にする可能性のある任意の要素（複数可）は、請求項のいずれか又は全ての重要な、必要な、又は本質的な特徴又は要素として解釈されるべきではない。本明細書で使用されるように、「含む（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、又は任意の他の変形形態は、要素のリストを備えるプロセス、方法、物品、又は装置が、それらの要素のみを含むのではなく、そのようなプロセス、方法、物品、又は装置に明示的に列挙されもせず、固有でもない他の要素を含み得るように、非排他的な包括を網羅することを意図する。更に、本明細書に記載される要素は、「必須」又は「重要」と明示的に記載されない限り、本発明の実施に必要なものではない。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【手続補正書】

【提出日】2023-12-12

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

システムであって、
出力信号を提供するビームフォーマと、
複数の経路であって、前記複数の経路の各経路は、アンテナ素子のアレイのそれぞれのアンテナ素子から入力データ信号を受信するように構成され、前記アンテナ素子のアレイは、リモートソースからＲＦ信号を受信するように構成される、複数の経路とを含み、
前記複数の経路の各経路は、
前記それぞれの入力データ信号を受信するＶＲ－ＴＴＤデシメータ入力を有する可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータを含み、前記それぞれのＶＲ－ＴＴＤデシメータは、
それぞれの時間遅延制御信号をそれぞれの数値制御発振器（ＮＣＯ）で受信し、
それぞれの所望の信号レートに関連付けられたそれぞれの所望のレート制御信号を前記それぞれのＮＣＯで受信し、
前記それぞれの入力データ信号のそれぞれの信号サンプルレートを制御するために、粗いフィルタリング、細かいフィルタリング、及びデシメーションを制御し、
前記それぞれの所望のレート制御信号に基づいて、それぞれの出力サンプルレートを有するそれぞれのデシメートされた出力信号を生成するように構成され、
前記ビームフォーマは、前記複数の経路のそれぞれから前記それぞれのデシメートされた出力信号を受信し、前記それぞれのデシメートされた出力信号に基づいて前記出力信号を生成するように構成され、
前記それぞれのデシメートされた出力信号はそれぞれ、前記可変リアルタイム調整可能な所望のレート制御信号のそれぞれに基づいて、前記それぞれのＶＲ－ＴＴＤデシメータの各々をリアルタイムで制御するために任意のサンプルレートでビームフォーミングできるようにリアルタイムで調整できる可変実時間遅延及び可変出力サンプルレートを有する、システム。

【請求項2】

各経路は、
前記それぞれの入力データ信号を受信し、それぞれのＩ信号及びＱ信号を生成するＩ／Ｑ変換器と、
前記Ｉ／Ｑ変換器から前記それぞれのＩ信号及びＱ信号を受信し、それぞれのデジタルＩ信号及びＱ信号を出力するデジタル周波数変換器とを更に含み、
前記それぞれのＶＲ－ＴＴＤデシメータ入力は、前記それぞれのデジタルＩ信号を受信するためのそれぞれのＩ信号入力と、前記それぞれのデジタルＱ信号を受信するためのそれぞれＱ信号入力とを含み、
前記それぞれのＶＲ－ＴＴＤデシメータは、前記それぞれのデジタルＩ信号及びＱ信号にそれぞれ基づいて、前記それぞれのデシメートされた出力信号として、それぞれのデシメートされたＩ信号及びＱ信号を生成するように構成される、請求項１に記載のシステム。

【請求項3】

前記各ＶＲ－ＴＴＤデシメータはマルチレートデシメーションフィルタである、請求項１に記載のシステム。

【請求項4】

前記各ＶＲ－ＴＴＤデシメータは、
前記それぞれの時間遅延制御信号及び前記それぞれの所望のレート制御信号を受信し、それぞれの出力サンプル時間信号を提供する前記それぞれの数値制御発振器（ＮＣＯ）と、
前記それぞれの出力サンプル時間信号に基づいて複数の係数を提供するためのルックアップテーブル（ＬＵＴ）であって、前記複数の係数は、細かい時間遅延を実装し、複数のそれぞれの調整済み信号を生成するために、前記それぞれの入力データ信号によって乗算される、ルックアップテーブル（ＬＵＴ）と、
粗い遅延信号に基づいて前記複数の調整済み信号を提供する粗い遅延インデックスセレクタと、
前記複数の調整済み信号のそれぞれを前記アキュムレータシフトレジスタのアレイのそれぞれのシフトレジスタで受信し、前記複数の調整済み信号を蓄積して、前記それぞれのデシメートされた出力信号を生成するアキュムレータシフトレジスタのアレイとを更に含む、請求項１に記載のシステム。

【請求項5】

前記それぞれのＶＲ－ＴＴＤデシメータは、前記それぞれの時間遅延制御信号及び前記それぞれの所望のレート制御信号を生成するためのコントローラを更に含む、請求項４に記載のシステム。

【請求項6】

前記それぞれの入力データ信号は、位相シフタを有さない単一のそれぞれのＶＲ－ＴＴＤデシメータ成分においてフィルタリングされ、デシメートされる、請求項１に記載のシステム。

【請求項7】

前記ＮＣＯ、前記ＬＵＴ、前記粗い遅延インデックスセレクタ、及び前記アキュムレータシフトレジスタのアレイは、単一のそれぞれのＶＲ－ＴＴＤデシメータ成分において粗い時間遅延、細かい時間遅延、及びフィルタリングを共同で提供する、請求項４に記載のシステム。

【請求項8】

前記ＮＣＯは、時間と共に遅延値の間を補間し、過渡効果を自動的に平滑化する、請求項４に記載のシステム。

【請求項9】

前記ルックアップテーブルは、高分解能のｓｉｎｃ関数を記憶する、請求項４に記載のシステム。

【請求項10】

可変リアルタイム調整可能な所望の信号レートに基づいて、ＶＲ－ＴＴＤデシメータをリアルタイムで制御するために、入力データ信号を受信し、出力デシメート信号を提供する可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータであって、前記ＶＲ－ＴＴＤデシメータは、
前記入力データ信号を受信するＶＲ－ＴＴＤデシメータ入力と、
前記出力デシメート信号を出力するＶＲ－ＴＴＤデシメータ出力と、
時間遅延制御信号及び所望のレート制御信号を受信し、前記時間遅延制御信号及び前記所望のレート制御信号に基づいて、前記入力データ信号の粗いフィルタリング、細かいフィルタリング及びデシメーションを制御する数値制御発振器（ＮＣＯ）と、
前記所望のレート制御信号に基づいて、レートを有する出力デシメート信号を生成するためのアキュムレータであって、前記アキュムレータは、前記ＮＣＯにより制御された複数のシフトレジスタを含む、アキュムレータとを含む、可変レート実時間遅延（ＶＲ－ＴＴＤ）デシメータ。

【請求項11】

前記ＮＣＯは、出力サンプル時間信号、粗い遅延信号、及び出力サンプルイネーブル信号を生成し、前記ＶＲ－ＴＴＤデシメータは、
前記出力サンプル時間信号に基づいて複数のシンボル係数を提供するルックアップテーブルであって、前記複数のシンボル係数は、それぞれの調整済み信号を生成するために前記入力データ信号によって乗算される、ルックアップテーブルと、
前記それぞれの調整済み信号を提供するために前記アキュムレータの前記複数のシフトレジスタのそれぞれを選択する粗い遅延インデックスセレクタとを更に含む、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項12】

前記ＮＣＯに前記時間遅延制御信号及び前記所望のレート信号を提供するコントローラであって、前記ＮＣＯは、前記時間遅延制御信号に基づいて前記出力サンプル時間信号を生成するように構成された、コントローラを更に含む、請求項１１に記載のＶＲ－ＴＴＤデシメータ。

【請求項13】

前記ＶＲ－ＴＴＤデシメータはマルチレートデシメーションフィルタである、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項14】

前記ＶＲ－ＴＴＤデシメータは、位相シフタなしでフィルタリングするように構成される、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項15】

前記ルックアップテーブル、前記粗い遅延インデックスセレクタ、前記アキュムレータ、及び前記ＮＣＯは、粗い時間遅延、細かい時間遅延、及びフィルタリングを共同で提供する、請求項１１に記載のＶＲ－ＴＴＤデシメータ。

【請求項16】

前記数値制御発振器は、時間と共に遅延値の間を補間し、過渡効果を自動的に平滑化する、請求項１０に記載のＶＲ－ＴＴＤデシメータ。

【請求項17】

可変リアルタイム調整可能な所望のレート制御信号に基づいて、ＶＲ－ＴＴＤデシメータをリアルタイムで制御するための可変レート実時間遅延（ＶＲ－ＴＴＤ）フィルタリングを提供する方法であって、前記方法は、
入力データ信号を受信するステップと、
時間遅延制御信号及び所望のレート制御信号を数値制御発振器（ＮＣＯ）で受信するステップと、
出力サンプル時間信号、粗い遅延信号、及び出力サンプルイネーブル信号を前記ＮＣＯで生成するステップと、
デシメータ出力信号をアキュムレータで蓄積するステップであって、前記デシメータ出力信号は、前記ＮＣＯからの前記出力サンプル時間信号、前記粗い遅延信号、及び前記出力サンプルイネーブル信号に基づいて前記入力データ信号の細かい遅延、粗い遅延及びフィルタリングを含み、前記デシメータ出力信号は、前記所望のレート制御信号に基づくレートを有する、蓄積するステップと、を含む方法。

【請求項18】

前記出力サンプル時間信号に基づいてルックアップテーブル（ＬＵＴ）内の複数のシンボル係数をルックアップするステップと、
それぞれの調整済み信号を生成するために、前記入力データ信号に前記それぞれのシンボル係数を乗算するステップと、
粗い遅延インデックスセレクタで、前記粗い遅延信号に基づいて、前記それぞれの調整済み信号を選択して前記アキュムレータのそれぞれのシフトレジスタに提供するステップと、
前記出力サンプルイネーブル信号に基づいて、前記アキュムレータの前記それぞれのシフトレジスタに提供されたそれらの信号を前記デシメータ出力信号に加算するステップとを含む、請求項１７に記載の方法。

【請求項19】

前記時間遅延制御信号をコントローラで生成するステップと、
前記所望のレート制御信号を前記コントローラで生成するステップとを更に含む請求項１８に記載の方法。

【国際調査報告】