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特表2024-546936ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理

(51)【国際特許分類】

G09C 1/00 20060101AFI20241219BHJP

【ＦＩ】

G09C1/00 610A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024535870

(86)(22)【出願日】2023-05-15

(85)【翻訳文提出日】2024-08-06

(86)【国際出願番号】 US2022081844

(87)【国際公開番号】W WO2023115022

(87)【国際公開日】2023-06-22

(81)【指定国・地域】

(71)【出願人】

【識別番号】502208397

【氏名又は名称】グーグルエルエルシー

【氏名又は名称原語表記】ＧｏｏｇｌｅＬＬＣ

【住所又は居所原語表記】１６００ＡｍｐｈｉｔｈｅａｔｒｅＰａｒｋｗａｙ９４０４３ＭｏｕｎｔａｉｎＶｉｅｗ，ＣＡＵ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】フォーゲル，ピルミン・ローベルト

(57)【要約】

本明細書は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理のための技法、装置、及びシステムを開示する。態様では、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理により、回路リソース（例えば、フリップフロップ、データ）を集積回路（ＩＣ）の部分間で共有できるようになる。具体的には、ガロア体（ＧＦ）乗算器の入力レジスタと、高度暗号化標準の置換ボックス（Ｓ－Ｂｏｘ）のステージ内のパイプラインレジスタが、単一のフリップフロップを共有するように実装できる。一部のＩＣでは、入力が更新されるたびに乱数が提供される複数のＧＦ乗算器を備える複数個のＳ－Ｂｏｘが使用され得る。この場合、エントロピー生成回路の必要性を制限するために、第１Ｓ－Ｂｏｘの前ステージからの出力を、第２Ｓ－Ｂｏｘの後続ステージに乱数として提供することができる。このように、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理により、セキュリティに影響を与えることなく回路コストと回路規模を削減できる。

【特許請求の範囲】

【請求項1】

高度暗号化標準の置換ボックスを備えた集積回路であって、
マスクされたガロア体乗算器と、
前記マスクされたガロア体乗算器への少なくとも２つの入力レジスタと、
前記高度暗号化標準の置換ボックスの第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタと、
前記マスクされたガロア体乗算器への前記少なくとも２つの入力レジスタのうちの第１入力レジスタと、前記第１ステージから前記第２ステージへの前記少なくとも２つのパイプラインレジスタのうちの第１パイプラインレジスタを含む、第１対のレジスタで動作するように構成された第１フリップフロップと、
前記少なくとも２つの入力レジスタのうちの第２入力レジスタと、前記少なくとも２つのパイプラインレジスタのうちの第２パイプラインレジスタを含む、第２対のレジスタで動作するように構成された第２フリップフロップとを含む前記第１ステージを含む、集積回路。

【請求項2】

前記マスクされたガロア体乗算器への前記少なくとも２つの入力レジスタは、４つの入力レジスタを含み、
前記高度暗号化標準の置換ボックスの前記第１ステージから前記第２ステージへの前記少なくとも２つのパイプラインレジスタは、４つのパイプラインレジスタを含む、請求項１に記載の集積回路。

【請求項3】

前記第１ステージは、
前記マスクされたガロア体乗算器への前記少なくとも２つの入力レジスタのうちの第３入力レジスタと、前記第１ステージから前記第２ステージへの前記少なくとも２つのパイプラインレジスタのうちの第３パイプラインレジスタを含む、第３対のレジスタで動作するように構成された第３フリップフロップと、
前記マスクされたガロア体乗算器への前記少なくとも２つの入力レジスタのうちの第４入力レジスタと、前記第１ステージから前記第２ステージへの前記少なくとも２つのパイプラインレジスタのうちの第４パイプラインレジスタを含む、第４対のレジスタで動作するように構成された第４フリップフロップとをさらに含む、請求項２に記載の集積回路。

【請求項4】

前記マスクされたガロア体乗算器はマスクされた第１ガロア体乗算器であり、
前記高度暗号化標準の置換ボックスは、
マスクされた第２ガロア体乗算器と、
前記マスクされた第２ガロア体乗算器への少なくとも２つの入力レジスタと、
前記高度暗号化標準の置換ボックスの前記第２ステージから第３ステージへの少なくとも２つのパイプラインレジスタと、
前記マスクされた第２ガロア体乗算器への前記少なくとも２つの入力レジスタのうちの第３入力レジスタと、前記第２ステージから前記第３ステージへの前記少なくとも２つのパイプラインレジスタのうちの第３パイプラインレジスタを含む、第３対のレジスタで動作するように構成された第３フリップフロップと、
前記マスクされた第２ガロア体乗算器への前記少なくとも２つの入力レジスタのうちの第４入力レジスタと、前記第２ステージから前記第３ステージへの前記少なくとも２つのパイプラインレジスタのうちの第４パイプラインレジスタを含む、第４対のレジスタで動作するように構成された第４フリップフロップとを含む前記第２ステージをさらに含む、請求項１に記載の集積回路。

【請求項5】

前記マスクされた第２ガロア体乗算器への前記少なくとも２つの入力レジスタは、４つの入力レジスタを含み、
前記高度暗号化標準の置換ボックスの前記第２ステージから前記第３ステージへの前記少なくとも２つのパイプラインレジスタは、４つのパイプラインレジスタを含む、請求項４に記載の集積回路。

【請求項6】

前記高度暗号化標準の置換ボックスは、
前記マスクされた第２ガロア体乗算器への前記少なくとも２つの入力レジスタのうちの第５入力レジスタと、前記第２ステージから前記第３ステージへの前記少なくとも２つのパイプラインレジスタのうちの第５パイプラインレジスタを含む、第５対のレジスタで動作するように構成された第５フリップフロップと、
前記マスクされた第２ガロア体乗算器への前記少なくとも２つの入力レジスタのうちの第６入力レジスタと、前記第２ステージから前記第３ステージへの前記少なくとも２つのパイプラインレジスタのうちの第６パイプラインレジスタを含む、第６対のレジスタで動作するように構成された第６フリップフロップとを含む前記第２ステージをさらに含む、請求項４に記載の集積回路。

【請求項7】

前記第１対のレジスタ及び前記第２対のレジスタはマスクまたはマスクデータを格納する、請求項１に記載の集積回路。

【請求項8】

回路合成ツールは、前記高度暗号化標準の置換ボックスの少なくとも一部に対して無効にされている、請求項１に記載の集積回路。

【請求項9】

集積回路であって、
少なくとも２つの高度暗号化標準の置換ボックスを備え、第１の高度暗号化標準の置換ボックスは、
第１ガロア体乗算器を含む前ステージを含み、前記第１ガロア体乗算器の出力は、前記少なくとも２つの高度暗号化標準の置換ボックスのうち追加の高度暗号化標準の置換ボックスの後続ステージで第２ガロア体乗算器の乱数入力に結合される、集積回路。

【請求項10】

前記第１ガロア体乗算器の出力は、
前記追加の高度暗号化標準の置換ボックスの前記後続ステージ内の第３ガロア体乗算器の乱数入力に、または、
前記少なくとも２つの高度暗号化標準の置換ボックスのうち別の高度暗号化標準の置換ボックスの前記後続ステージ内の第４ガロア体乗算器の乱数入力に、さらに結合され、前記別の高度暗号化標準の置換ボックスは前記追加の高度暗号化標準の置換ボックスとは異なる、請求項９に記載の集積回路。

【請求項11】

前記第１ガロア体乗算器の前記出力の第１部分は、前記第２ガロア体乗算器の前記乱数入力に結合され、前記出力の前記第１部分は、前記出力よりも少ないビット数を有し、
前記第１ガロア体乗算器の前記出力の第２部分は、前記第３ガロア体乗算器の前記乱数入力に結合され、前記出力の前記第２部分は、前記出力よりも少ないビット数を有する、請求項１０に記載の集積回路。

【請求項12】

前記第１ガロア体乗算器の前記出力は第１出力であり、
前記第１の高度暗号化標準の置換ボックスの前記前ステージは、第２出力を有する第５ガロア体乗算器をさらに含み、
前記第５ガロア体乗算器の前記第２出力の第３部分は、前記第２ガロア体乗算器の前記乱数入力に結合され、前記第２出力の前記第３部分は、前記第２出力よりも少ないビット数を有し、
前記第５ガロア体乗算器の前記第２出力の第４部分は、前記第３ガロア体乗算器の前記乱数入力に結合され、前記第２出力の前記第４部分は、前記第２出力よりも少ないビット数を有する、請求項１１に記載の集積回路。

【請求項13】

前記第１ガロア体乗算器からの前記出力は、前記第１ガロア体乗算器の部分結果を含み、前記部分結果は、マスクまたはマスクデータの少なくとも一部を含む、請求項９に記載の集積回路。

【請求項14】

前記少なくとも２つの高度暗号化標準の置換ボックスは、高度暗号化標準の置換ボックスの第１セットであり、
前記集積回路は、
少なくとも２つの異なる高度暗号化標準の置換ボックスを含む高度暗号化標準の置換ボックスの第２セットをさらに含み、前記少なくとも２つの異なる高度暗号化標準の置換ボックスのうち第２の高度暗号化標準の置換ボックスは、
マスクされた第６ガロア体乗算器を含む前ステージを含み、前記第６ガロア体乗算器の出力は、前記少なくとも２つの異なる高度暗号化標準の置換ボックスのうち追加の高度暗号化標準の置換ボックスの後続ステージで第７ガロア体乗算器の乱数入力に結合される、請求項９に記載の集積回路。

【請求項15】

前記高度暗号化標準の置換ボックスの第１セットと前記高度暗号化標準の置換ボックスの第２セットは、異なる数の高度暗号化標準の置換ボックスを含む、請求項１４に記載の集積回路。

【請求項16】

請求項１～１５のいずれか１つの前記集積回路を使用して安全な暗号化動作を実行する方法。

【発明の詳細な説明】

【背景技術】

【0001】

電子デバイスは、様々な機能を有効にする集積回路（ＩＣ）を少なくとも１つ含むことがよくある。これらの機能の一部を安全に実行するために、電子デバイスはＩＣ内の特定のアクセスレベルに制限された秘密情報を保存してもよく、またはそれを使用して動作してもよい。攻撃者は、この秘密情報に不正にアクセスして、ＩＣの動作を損なう、または変更することを試みる可能性がある。しかし、ＩＣへの不正アクセスを防止するための既存のアプローチは、多くの場合、費用がかかり、空間的にも困難である。

【発明の概要】

【0002】

本明細書は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理のための技法、装置、及びシステムを開示する。態様では、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理により、回路リソース（例えば、フリップフロップ、データ）を集積回路（ＩＣ）の異なる部分間で共有できるようになる。具体的には、ガロア体（ＧＦ）乗算器の入力レジスタと、高度暗号化標準（ＡＥＳ）の置換ボックス（Ｓ－Ｂｏｘ）のステージ内のパイプラインレジスタが、単一のフリップフロップを共有するように実装できる。用語「高度暗号化標準（ＡＥＳ）」とは、２００１年に米国国立標準技術研究所（ＮＩＳＴ）によって策定された電子データの暗号化の仕様を指す。一部のＩＣでは、入力が更新されるたびに乱数が提供される複数のＧＦ乗算器を備える複数個のＳ－Ｂｏｘが使用され得る。この場合、エントロピー生成回路の必要性を制限するために、第１Ｓ－Ｂｏｘの前ステージからの出力を、第２Ｓ－Ｂｏｘの後続ステージに乱数として提供することができる。このように、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理により、セキュリティに影響を与えることなく回路コストと回路規模を削減できる。

【0003】

ＡＥＳＳ－Ｂｏｘを含むＩＣについて説明する。ＡＥＳＳ－Ｂｏｘは、マスクされたＧＦ乗算器、マスクされたＧＦ乗算器への少なくとも２つの入力レジスタ、及びＡＥＳＳ－Ｂｏｘの第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタを含む第１ステージを備える。マスクされたＧＦ乗算器への少なくとも２つの入力レジスタのうちの第１入力レジスタと、第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタのうちの第１パイプラインレジスタを含む、第１対のレジスタで動作するように構成された第１フリップフロップが実装される。少なくとも２つの入力レジスタのうちの第２入力レジスタと、少なくとも２つのパイプラインレジスタのうちの第２パイプラインレジスタを含む、第２対のレジスタで動作するように構成された第２フリップフロップも実装される。

【0004】

少なくとも２つのＡＥＳＳ－Ｂｏｘを含む別のＩＣについて説明する。第１ＡＥＳＳ－Ｂｏｘは、第１ＧＦ乗算器を含む前ステージを備え、そこで第１ＧＦ乗算器の出力は、少なくとも２つのＡＥＳＳ－Ｂｏｘのうちのさらに高度なＡＥＳＳ－Ｂｏｘの後続ステージ内の第２ＧＦ乗算器の乱数入力に結合される。

【0005】

本開示の１つまたは複数のＩＣを使用して暗号化動作を実行する方法についても説明する。

【0006】

この発明の概要は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を実装するため簡略化した概念を紹介するために記載されている。簡略化された概念については、以下の発明を実施するための形態でさらに説明する。この発明の概要は、特許請求された主題の本質的な特徴を特定することを意図するものではなく、特許請求された主題の範囲を判断する際に使用することも意図するものではない。

【0007】

ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理のための、記載のシステム及び方法の１つまたは複数の態様を以下に詳細に説明する。説明及び図において異なる事例で同じ参照番号が使用されている場合、類似の要素を示す。

【図面の簡単な説明】

【0008】

【図1A】一次マスクされた乗算器と一次ドメイン指向マスクされた乗算器を示す。

【図1B】ドメイン指向のマスキングを使用して効率的かつ安全なデータ処理を実装できる電子デバイスを含む動作環境の例を示す。

【図2】ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の態様を支援するために実装することができる複数の回路構成要素を含む例示的なセキュリティ回路の例示的な実施態様を示す。

【図3】１つまたは複数の態様による、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を実装することができるＡＥＳユニットの例を示す。

【図4】ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様による、ＡＥＳ置換ボックス（Ｓ－Ｂｏｘ）のハードウェア構成例を示す。

【図5】エントロピー注入回路を備えた複数のガロア体乗算器を含むＡＥＳＳ－Ｂｏｘのハードウェア構成例を示す。

【図6】ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様による、複数のＡＥＳＳ－Ｂｏｘのハードウェア構成例を示す。

【図7】ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様による、暗号化動作を実行するための例示的な方法を示す。

【図8】ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様を実装することができる電子デバイスの例を示す。

【発明を実施するための形態】

【0009】

一般的に、攻撃者がＩＣの暗号化プロセスに関する機密情報を取得するために使用する可能性のある方法は多岐にわたる。例えば、サイドチャネル解析（ＳＣＡ）は、動作中のＩＣの電力消費、電磁放射、パディング操作、動作タイミングなどを測定することで、秘密資産（例えば、鍵）を抽出するために使用できる。場合によっては、これらのチャネル（例えば、ＩＣの電力消費、電磁放射、パディング操作、または動作タイミング）はＩＣによって作成及び／または処理される中間値に依存するため、ＳＣＡが効果的になることがある。

【0010】

ＳＣＡを抑えるために、ブールマスクを実装して、これらのチャネルを集積回路によって生成及び／または処理される真値から独立させることができる。態様では、ブールマスクは、回路の実行中に生成された中間値をランダム化することによって実行される。このように、チャネルは依然としてデータに依存するが、実際の真の中間値ではなくランダム化されたデータを示すことができ、攻撃者がＳＣＡから有用な情報を特定することを不可能にし得る。一例では、関数に対してブールマスクを実行することができる。具体的には、関数を複製して、２つの関数のコピーを並列に生成することができ、関数のコピーはそれぞれ、マスクまたはマスクデータのいずれかに対して動作する。他の実施態様では、動作を時間で区切ることで、１つの関数インスタンスで２つの動作を実行することができる。

【0011】

どちらの実施態様でも、マスク値（例えば、マスク）を入力値に追加し、関数の実行をすることで処理することができる。関数の別の実行をすることで、マスクのみを処理することもできる。両方の演算のため関数が値を返した後、関数の出力（例えば、マスクとマスクデータから）を組み合わせて（例えば、合計して）、真の出力を作成できる。暗号ブロックで一般的に使用されるガロア／有限体演算において、２つの要素の加法逆元が要素自体であるため、この合計処理は、入力値が提供されると関数の真の出力を生成する。例えば、加算演算は、要素をそれ自体と合計するとゼロになるような減算演算と考えることができる。ただし、この処理は、データを処理するために使用される関数が線形演算である場合にのみ機能する。

【0012】

関数が非線形演算である場合、ブールマスクを実装するには特別な処理が必要になる場合がある。具体的には、マスクと入力を個別に処理できなくなる可能性があるため、入力値とマスクの混合が必要になる場合がある。ＳＣＡの観点から見ると、混合データの処理では設計上の困難が生じる可能性があり、リマスキングを行うには新たな乱数が必要になる場合がある。簡素な非線形マスキング実装では、マスクされたＡＮＤゲートを使用して、Ａｘ、Ａｙ、Ｂｘ、ＢｙからＡｑとＢｑを計算する。具体的には、Ａはマスクデータを表し、Ｂはマスクを表すことができる。（図４に関して以下に記載のとおり、添字「ｘ」は入力を指し、添字「ｙ」は出力を指す。添字ｑは混合データを表す。）態様では、この実装は算術的にＡｑ＋Ｂｑ＝（Ａｘ＋Ｂｘ）＊（Ａｙ＋Ｂｙ）と記述できる。図１Ａには、１次マスクされた乗算器１０が示されている。この簡素な実装では、４つのＡＮＤゲート１２が入力１４の乗算器として使用される。最後の２つのＸＯＲゲート１８を使用して結果を再び統合する前に、再共有工程で中間結果に新しい乱数（Ｚ０）が（例えば、ＸＯＲゲート１６を介して）追加される。消費電力は依然として出力値（例えば、Ａｑ＋Ｂｑ）または処理中のデータ（例えば、Ａｘ、Ａｙ）に依存するため、回路動作中の特定の事象により、ＳＣＡを介してＩＣに関する情報を個々が判断できる場合がある。

【0013】

例えば、信号の過渡的影響により、電圧が高値から低値に下がり（例えば、ビットが反転し）、その後元に戻るＩＣで、グリッチが（例えば、Ｂｘで）発生する可能性がある。多くの実装ではクロックサイクルの終了時にのみ信号が安定すると定義されているため、デジタル回路ではグリッチが頻繁に発生する可能性がある。その結果、各サイクル内で中間変更（例えば、グリッチ）が発生する可能性がある。多くの場合、これらのグリッチにより、データの真値に依存する電力シグネチャが発生する可能性がある。例えば、Ｂｘでグリッチが発生する場合がある（例えば、Ｂｘが１から０に下がり、その後１に戻る）。グリッチの結果、様々な入力値に関して以下の表１に示すように、切り替わるゲートの数は他の入力の値による。

【0014】

【表1】

【0015】

表１から、反転されるゲートの数からｙの値またはＡｙとＢｙの値を決定できるように、反転されるゲートの合計数はｙの値に一意に依存することがわかる。そしてそれが電力シグネチャに影響を及ぼす。

【0016】

グリッチが電力シグネチャに与える影響を最小限に抑えるために、信号の過渡的影響を制御する機能内にフリップフロップ及び／またはレジスタを挿入することができる。図１Ａには、１次ドメイン指向マスクされた乗算器２０が示されている。図示のように、フリップフロップ及び／またはレジスタ２２は、入力としてＡｘ及びＡｙを受信するＡＮＤゲートの出力、及び入力としてＢｘ及びＢｙを受信するＡＮＤゲートの出力に追加される場合がある。フリップフロップ及び／またはレジスタ２２は、中間ＸＯＲゲート（例えば、ＸＯＲゲート１６）の出力に追加されることもある。その結果、ＡＮＤゲートの結果に新たな乱数（Ｚ０）が追加される。さらに、これらのフリップフロップ及び／またはレジスタ２２を回路内の特定の位置に配置することにより、回路はマスク回路からドメイン指向マスク回路（例えば、１次ドメイン指向マスクされた乗算器２０）に変換される。フリップフロップ及び／またはレジスタ２２が回路に配置された後のグリッチの影響を分析すると、データの真値に依存するような電力シグネチャにグリッチは影響を与えないことがわかる。

【0017】

ただし、現代の回路では、論理合成ツールによって、最小限の回路規模、演算、または電力を必要とするように得るため回路の設計を最適化しようと試みる場合がある。このようにして、合成ツールは、ＳＣＡから保護するために使用される回路の不可欠な部分を最適化して取り除くことができる。例えば、合成ツールは、中間値が統合された後に実行されるフリップフロップをシフトし、異なる関数のコピーからフリップフロップを共有できるようにして、必要なフリップフロップを４個から２個に減らすことができる。この最適化により正しい値が生成される場合もあるが、サイドチャネルリークが発生する可能性もあり、グリッチが発生した場合に、真値に依存する電力シグネチャまたはその他のチャネルシグネチャが作成される。ＳＣＡ保護を最適化して取り除くために合成ツールの機能をなくすには、合成中に自動的に実行される回路の最適化（例えば、回路合成ツール）を無効にする必要がある場合がある。

【0018】

セキュリティの緩和を防ぐために回路合成ツールを無効にすると、回路規模を縮小して回路コストを下げる価値ある最適化を回路が実行できなくなる可能性がある。このため、暗号攻撃を成功させるリスクを増大させることなく、費用と空間を節約する回路設計で実装できる、暗号論的に安全な回路の最適化を決定することは価値があり得る。態様では、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理のための技法、装置、及びシステムにより、回路リソースを暗号論的に安全な方法で共有できる。

【0019】

上記の暗号化機能を有効にするために、多くのＩＣには暗号モジュールまたは暗号ＩＣが組み込まれている。一部のＩＣでは、安全な回路によってセキュリティ機能を実装するために乱数を利用する高度暗号化標準（ＡＥＳ）ユニットを実装している場合がある。この安全な回路の一例として、置換ボックス（Ｓ－Ｂｏｘ）がある。Ｓ－Ｂｏｘは、暗号化動作で使用されるデータまたは鍵を暗号化／復号化するために使用できる。Ｓ－Ｂｏｘは、例えば、ＳＣＡを通じて攻撃者に公開された場合に、ＩＣを危険にさらす可能性がある機密情報を処理するため、ドメイン指向のマスキングを利用することができる。そのため、Ｓ－Ｂｏｘは暗号論的に安全な最適化によって改良することができる。

【0020】

Ｓ－Ｂｏｘは、ガロア体（ＧＦ）乗算器を含む複数のステージで構成される。各ＧＦ乗算器は、上流にある入力レジスタから複数の入力（例えば、マスクやマスクデータ）を受信することができる。これらの入力レジスタは、ＧＦ乗算器へのデータのリリースを制御するために使用できる。同様に、各ステージは、前ステージから後続ステージにデータを提供する１つまたは複数のパイプラインレジスタを含み得る。一部のＳ－Ｂｏｘの設計では、入力レジスタとパイプラインレジスタのそれぞれが、信号内のグリッチの発生を制御する別個のフリップフロップに結合され得る。しかし、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の技法、装置、及びシステムでは、入力レジスタと対応するパイプラインレジスタが保持する値が同じである可能性があるため、共有フリップフロップを使用して、レジスタからリリースされたデータでのグリッチの発生を制御することができる。この方法では、入力レジスタとパイプラインレジスタのそれぞれの対に１つのフリップフロップをＳ－Ｂｏｘの設計から削除できるため、回路規模が縮小され、回路コストが削減される。

【0021】

上記では各Ｓ－Ｂｏｘ内部の最適化について記載したが、この技法は複数のＳ－Ｂｏｘ間の最適化にも適用できる。一般に、多くのＡＥＳユニットは、より複雑な動作をより短時間で完了できるように複数のＳ－Ｂｏｘを含む。実行中、各Ｓ－ＢｏｘのＧＦ乗算器には、乗算器の入力が更新されるたびに、新しい乱数（または疑似乱数）の提供が求められる場合がある。この要件に従わない場合、ＡＥＳユニットの動作が決定性となり、サイドチャネルリークが発生するおそれがある。この要件を満たすために、Ｓ－Ｂｏｘには、通常、各乗算器にエントロピーを正確に提供する乱数発生回路とバッファロジックが含まれており、多くの場合、大規模でコストのかかる回路が必要になる。

【0022】

これらの方法とは対照的に、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理では、第１Ｓ－Ｂｏｘの前ステージからの出力を、第２Ｓ－Ｂｏｘの後続ステージの乱数として利用できる。例えば、第１Ｓ－Ｂｏｘからのマスク出力またはマスクデータ出力を示すデータが第２Ｓ－Ｂｏｘの乱数入力に接続され得るように複数のＳ－Ｂｏｘが通信可能に結合され得る。前ステージの出力を次ステージの入力にリンクすることにより、暗号論的に安全な動作の必要に応じて、乗算器への入力が後続ステージで更新されるときのみ、後続ステージによって乱数を提供することができる。そうすることで、暗号の保証に影響を与えることなく、コストのかかる乱数発生／分配回路をＳ－Ｂｏｘから削除できる。

【0023】

これらは、本明細書に記載のドメイン指向のマスキングを使用した効率的かつ安全なデータ処理のほんの一例であることに留意すべきであり、他の例については後述する。本開示では、次に動作環境の例について説明し、続いてＡＥＳユニット及びその１つまたは複数のＳ－Ｂｏｘを含む安全な回路の例、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を利用するための様々な技法、及びドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を実装できる電子デバイスの例について説明する。

【0024】

図１Ｂは、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の態様を実装できる装置１０２を含む環境１００の例を示す。装置１０２は、任意の適切なデバイス（例えば、電子デバイス）として実装してもよく、その一部が、スマートフォン１０２－１、タブレットコンピュータ１０２－２、ラップトップコンピュータ１０２－３、ゲームコンソール１０２－４、デスクトップコンピュータ１０２－５、サーバコンピュータ１０２－６、ウェアラブルコンピューティングデバイス１０２－７（例えば、スマートウォッチ）、及びブロードバンドルータ１０２－８（例えば、モバイルホットスポット）として示されている。図示されていないが、装置１０２を、移動ステーション（例えば、固定または移動ＳＴＡ）、移動通信デバイス、クライアントデバイス、ユーザ装置、携帯電話、エンターテイメントデバイス、モバイルゲームコンソール、パーソナルメディアデバイス、メディア再生デバイス、健康モニタリングデバイス、ドローン、カメラ、ワイヤレスインターネットアクセス及びブラウジングが可能なインターネット家庭電化製品、ＩｏＴデバイス、及び／または他の種類の電子デバイスのいずれかとして実装してもよい。装置１０２は、他の機能を提供してよい、または明確さまたは視覚的な簡潔さのために図１Ｂから省略された構成要素またはインターフェースを含んでよい。

【0025】

装置１０２はＩＣ１０４を含み、ＩＣ１０４は１つまたは複数のプロセッサ１０６と、コンピュータ可読媒体（ＣＲＭ１０８）とを利用し、コンピュータ可読媒体１０８はメモリ媒体または記憶媒体を含んでもよい。プロセッサ１０６を、汎用プロセッサ（例えば、マルチコア中央演算処理装置（ＣＰＵ）またはアプリケーションプロセッサ（ＡＰ））、特定用途向け集積回路（ＡＳＩＣ）、画像処理装置（ＧＰＵ）、または装置１０２の他の構成要素が統合されたシステムオンチップ（ＳｏＣ）として実装してもよい。ＣＲＭ１０８は任意の好適な種類のメモリ媒体または記憶媒体を含むことができ、その例には、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）またはフラッシュメモリがある。この説明の文脈では、装置１０２のコンピュータ可読媒体１０８を、一時的な信号も、または搬送波も含まない、少なくとも１つのハードウェアベースまたは物理的な記憶デバイスとして実装する。装置１０２のアプリケーション、ファームウェア、及び／またはオペレーティングシステム（図示せず）は、プロセッサ実行可能命令としてコンピュータ可読媒体１０８上に実装することができ、プロセッサ１０６によって実行されて、本明細書に記載の様々な機能を提供することができる。コンピュータ可読媒体１０８は、装置１０２のアプリケーション、ファームウェア、またはオペレーティングシステムを介してアクセス可能なユーザデータやユーザメディアなどのデバイスデータ１１０も保存することができる。

【0026】

この例では、ＩＣ１０４はセキュリティ回路１１２を含む。装置１０２、ＩＣ１０４、またはセキュリティ回路１１２は、安全な暗号化プロセッサを実装することができる。セキュリティ回路１１２は、１つまたは複数の回路構成要素１１４、例えば回路構成要素１１４－１から回路構成要素１１４－ｎを使用して実装してもよい。回路構成要素１１４は、装置１０２の機能を有効にするために任意の数の動作を実行するように構成できる。回路構成要素の例として、図２に記載のように、プロセッサと複数の機能構成要素が挙げられる。セキュリティ回路１１２は、例えば、保護されたエンクレーブ、信頼できるチッププラットフォーム、ハードウェアベースの信頼の起点（ＲｏＴ）チップ（例えば、シリコンＲｏＴ）などとして実現できる。セキュリティ回路１１２が電子デバイスにどのように、またはどこに組み込まれているかに関係なく、セキュリティ回路１１２は、多くの種類の攻撃に対抗し得る。

【0027】

セキュリティ回路１１２は、ＩＣ１０４の暗号化動作を実行できる１つまたは複数のＡＥＳユニット１１６を含むことができる。態様では、ＡＥＳユニット１１６は、１つまたは複数のレジスタ１２０を含む１つまたは複数のＳ－Ｂｏｘ１１８を実装することができる。Ｓ－Ｂｏｘ１１８を使用して、データの暗号化動作やデータの復号化動作などの暗号化動作を実行できる。非限定的な例として、データは、（例えば、カメラまたはビデオカメラによって捕捉された）画像データまたは（例えば、マイクによって捕捉された）音声データであってもよい。一例では、Ｓ－Ｂｏｘ１１８を使用して秘密鍵／公開鍵の対を生成することができる。公開鍵は、トランシーバ１２６及び／またはＩ／Ｏポート１２８を介して装置１０２から送信される。公開鍵を使用して暗号化され、装置１０２がトランシーバ１２６及び／またはＩ／Ｏポート１２８を介して受信したデータ（例えば、画像／音声データ）を、秘密鍵を使用して復号化してもよい。代替的または追加的に、画像データまたは音声データなどのデータを、秘密鍵を使用してハッシュ化してハッシュダイジェストを生成してもよく、データ及びハッシュダイジェストを、トランシーバ１２６及び／またはＩ／Ｏポート１２８を介して装置１０２から送信することで、ハッシュダイジェストがデータの署名として機能して、第三者が公開鍵を使用して検証できるようにしてもよい。

【0028】

別の例では、ＡＥＳユニット１１６は、ＩＣ１０４によって操作されるデータにブールマスク処理及びリマスク処理を実行し得る。ＡＥＳユニット１１６は、例えば、暗号鍵またはその他の機密情報など、ＩＣ１０４の適切な使用及び性能を確実にするために使用されるデバイスシークレットを扱ってもよい。ＡＥＳユニット１１６によって扱われる機密情報を保護するために、暗号論的に安全な操作を実行して、ＩＣ１０４に関するデバイスシークレットまたは情報を公開するおそれのある様々な攻撃から保護することができる。ＡＥＳユニット１１６の動作例については、図３を参照してさらに詳しく説明する。

【0029】

Ｓ－Ｂｏｘ１１８またはＡＥＳユニット１１６は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様に従って実装できる。これらの技法は、暗号論的に安全な最適化を利用して、セキュリティの脆弱性を生じさせることなく回路コストと回路規模を削減することができる。ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様については、図４から図６を参照してより詳しく説明する。

【0030】

図示のように、セキュリティ回路１１２はインターコネクト１２２に結合されている。インターコネクト１２２は、例えば、様々な回路構成要素が通信できるようにするバス、スイッチングファブリック、またはバスネットワークを使用して実現することができる。各回路要素を、インターコネクト１２２に直接または間接的に結合してもよい。

【0031】

装置１０２はまた、ディスプレイ１２４、トランシーバ１２６、入力／出力ポート（例えば、Ｉ／Ｏポート１２８）及び／またはセンサ１３０を含んでもよい。ディスプレイ１２４を、プロセッサ１０６の１つ（例えば、画像処理装置（ＧＰＵ））と動作可能に接続し、装置１０２のオペレーティングシステムまたはアプリケーションをグラフィカルに表示するように構成してもよい。トランシーバ１２６は、任意の適切な通信プロトコルに従って、有線ネットワークまたは無線ネットワークでデータ（例えば、デバイスデータ１１０）の有線通信または無線通信を可能にするように構成してもよい。装置１０２のＩ／Ｏポート１２８は、ユニバーサルシリアルバス（ＵＳＢ）ポート、同軸ケーブルポート、及び装置１０２を鍵ボード、マイク、カメラなどの様々な構成要素、周辺機器、またはアクセサリに接続するのに有用なその他のシリアルコネクタまたはパラレルコネクタ（内部コネクタを含む）を含んでもよい。

【0032】

装置１０２はまた、装置１０２が動作する環境の様々な特性、変化、刺激、または特徴を装置１０２が感知できるようにするセンサ１３０を含む。例えば、センサ１３０は、様々なモーションセンサ、周囲光センサ、音響センサ、静電容量センサ、赤外線センサ、温度センサ、レーダーセンサ、または磁気センサを含んでもよい。態様では、センサ１３０を使用して、一般に、Ｓ－Ｂｏｘ１１８またはＡＥＳユニット１１６のエントロピーを生成することができる。代替的にまたは追加的に、センサ１３０は、タッチセンシングまたは近接センシングなどによって、装置１０２のユーザとのインタラクション、またはユーザからの入力の受け入れを可能にしてもよい。

【0033】

図２は、ドメイン指向マスキングを使用した効率的かつ安全なデータ処理の態様を支援するために実装することができる複数の回路構成要素１１４の例など、複数の回路構成要素を含む例示的なセキュリティ回路１１２の例示的な実施態様２００を示す。図示のように、セキュリティ回路１１２は、インターコネクト１２２に結合されたプロセッサ１０６を含む。各プロセッサ１０６、複数のメモリ及び複数の他の回路構成要素１１４を、インターコネクト１２２に直接的または間接的に結合してもよい。態様では、図２の構成要素は、ＲｏＴ及び／またはその他の安全な暗号化機能を実装する安全なコンピューティングプラットフォームまたは安全なＳｏＣとして具体化してもよい。

【0034】

例示的な実施態様において、複数のメモリは、読み取り専用メモリ（ＲＯＭ２０２）と、スタティックランダムアクセスメモリ（ＳＲＡＭ２０４）と、フラッシュメモリ２０６とを含むことができる。態様では、ＲＯＭ２０２、ＳＲＡＭ２０４またはフラッシュメモリ２０６を、セキュリティ回路１１２内またはＣＲＭ（例えば、ＣＲＭ１０８）内に実装してもよい。複数の回路構成要素１１４は、アラートハンドラ２０８と、ＡＥＳユニット１１６と、ハッシュベースのメッセージ認証コード（ＨＭＡＣ）エンジン（ＨＭＡＣエンジン２１０）と、シリアルペリフェラルインターフェース（ＳＰＩ）デバイス（ＳＰＩデバイス２１２）とを含むことができる。複数の回路構成要素１１４はまた、汎用非同期受信機／送信機（ＵＡＲＴ）ユニット（ＵＡＲＴユニット２１４）と、汎用入力／出力（ＧＰＩＯ）インターフェース（ＧＰＩＯインターフェース２１６）と、ピンマルチプレクサ（ピンＭＵＸ２１８）と、パッドコントローラ２２０とを含むことができる。複数の回路構成要素１１４は、乱数発生器（ＲＮＧ２２２）と、タイマ２２４とをさらに含むことができる。さらに、回路構成要素１１４は、図２に示すように、任意のメモリを含むことができる。メモリ及びその他の回路構成要素１１４の特定の実施例が図２に示され、または本明細書で説明されているが、セキュリティ回路１１２の所与の実施態様は、プロセッサ、コントローラ、メモリ、モジュール、または周辺デバイス（それらの複製を含む）のインスタンスを、より多く、より少なく、及び／または異なる数で含んでもよい。

【0035】

図示の回路構成要素は、１つまたは複数のクロック信号に基づいて同期して動作することができる。図２には示されていないが、セキュリティ回路１１２は、クロック信号を生成するための少なくとも１つのクロック発生器を含んでもよく、または、１つまたは複数の個々の構成要素を互いに独立してリセットする、複数の構成要素を共同でリセットする、もしくはＩＣチップ全体をリセットするためのリセット回路を含んでもよい。あるいは、セキュリティ回路１１２は、セキュリティ回路１１２の外部にあるソースから少なくとも１つのクロック信号またはリセット信号を受信してもよく、そのソースは別個のチップ上にある場合もあれば、またはそうでない場合もある。１つまたは複数の別個の回路構成要素１１４は、それぞれ個々のクロックドメインで動作してもよい。例えば、回路構成要素は、それぞれの構成要素にローカルなクロックに同期してもよい。異なるクロックドメイン内の構成要素は、互いに対して非同期で動作または通信してもよい。

【0036】

図示の回路構成要素１１４の例示的な実施態様を以下に説明する。プロセッサ１０６を、セキュリティ回路１１２の「主」、「中央」または「コア」プロセッサとして実現してもよい。プロセッサ１０６を、単なる一例として、マルチステージパイプラインを有する３２ビットのインオーダーの縮小命令セットコンピューティング（ＲＩＳＣ）コアで実装してもよい。例えば、ＲＩＳＣ－Ｖ機能を使用して、プロセッサはＭ（マシン）モード及びＵ（ユーザ）モードを実装してもよい。リセットピン（図示せず）をアクティベートすることにより（例えば、アクティブローリセットピンのデアサーションによって）、プロセッサ１０６にリセットを終了させ、リセットベクトルでコードの実行を開始させる。リセットベクトルはＲＯＭ２０２で開始し、これにより、エミュレートされた埋め込みフラッシュ（ｅ－Ｆｌａｓｈ）にジャンプする前にそのコードを有効にしてもよい。換言すれば、リセットが解除される前に、コードがｅ－Ｆｌａｓｈにインスタンス化されていると予想される。場合によっては、セキュリティ回路１１２全体のリセットは、様々な回路構成要素間の相互運用性をサポートするために、互換性仕様に従って非同期アクティブローにすることができる。リセットを、セキュリティ対策としてアラートハンドラ２０８によって生成してもよく、ウォッチドッグタイマなどによって生成してもよい。また、リセット信号を、他の回路構成要素（メモリの１つまたは他の回路構成要素１１４の１つなど）に送信してもよい。

【0037】

デバッグモジュール２２６（ＤＭ）及び割り込みコントローラ２２８（ＩｔＣ）はプロセッサ１０６に結合され、また、それらのどちらに適合性を持たせてもよい。デバッグモジュール２２６は、プロセッサ１０６へのデバッグアクセスを提供する。デバッグモジュール２２６の論理は、ＩＣの特定のピンとインターフェースをとることにより、プロセッサ１０６がデバッグモードに入ることを可能にし、デバイス（例えば、命令をエミュレートすることによって）またはメモリにコードを挿入する機能を提供する。割り込みコントローラ２２８は、プロセッサ１０６の近くに配置することができる。割り込みコントローラ２２８は、セキュリティ回路１１２内から割り込みソースのベクトルを受け入れることができる。割り込みコントローラ２２８は、割り込みをプロセッサ１０６に転送して処理する前に、割り込みにレベル付けと優先順位を割り当てることもできる。

【0038】

プロセッサ１０６は、任意の所望のレベルのパフォーマンスを提供したり、任意の内部回路構成要素を含めたりすることができる。例えば、プロセッサ１０６は、少なくとも１つの算術論理演算装置（ＡＬＵ）（例えば、分岐ターゲットを計算して条件分岐のレイテンシサイクルを削除する「追加の」ＡＬＵなど）と複数のパイプラインステージを含むことができる。複数のパイプラインステージを使用すると、パイプラインはレジスタライトバックを実行して、ロードとストアからのレイテンシサイクルを減らし、ロードまたはストアへの応答が要求後のサイクルで利用可能になるパイプラインストールを防ぐことができる。プロセッサ１０６は、シングルサイクル乗算器の実装、またはストアへのエラー応答時に不明確な例外の生成が可能であり、これにより、プロセッサは応答を待たずにストアを超えて実行を継続できる。図示されていないが、具体的にはプロセッサ１０６、または一般的にはセキュリティ回路１１２は、命令に対して単一サイクルのアクセス時間を提供する命令キャッシュを含むことができる。

【0039】

図示の例２００では、セキュリティ回路１１２の構成要素は、命令及びデータの３つのメモリアドレス空間を含むか、またはそれらにアクセスできる。ＲＯＭ２０２は、リセットの解除後のプロセッサ１０６のターゲットである。ＲＯＭ２０２は、次のステージのコードをチェックする前にプラットフォームチェックのサブセットを実行するためハードコードされた命令を含む。次のステージのコード（例えば、ｅ－Ｆｌａｓｈメモリに保存されたブートローダ）は、デバイスのシリコンにハードコードされていない、コードの最初の部分になる可能性がある。したがって、この次のステージのコードは、セキュリティを向上させるために、完全性のための署名チェックが行われる。ＲＯＭ２０２は、ブートローダの内容のすべてに対しＲｉｖｅｓｔ－Ｓｈａｍｉｒ－Ａｄｌｅｍａｎチェック（ＲＳＡチェック）アルゴリズムを実装することにより、この署名チェックを実行できる。

【0040】

フラッシュメモリ２０６は、コード保存用のｅ－ｆｌａｓｈメモリとして実装することができる。このｅ－ｆｌａｓｈには、本明細書で言及したブートローダのほか、上に重ねるオペレーティングシステムとアプリケーションを格納できる。ＳＰＩデバイス２１２は、ｅ－ｆｌａｓｈメモリを一括ロードするために使用できる。デバッグモジュール２２６はコードローディングにも使用できる。ＳＲＡＭ２０４は、プロセッサ１０６によるデータストレージ（例えば、スタック情報及びヒープ情報用）に利用可能なスクラッチパッドＳＲＡＭとして動作できる。ＳＲＡＭ２０４はコードを保存することもできる。

【0041】

セキュリティ回路１１２は、インターコネクト１２２を介してプロセッサ１０６に結合された従属実行ユニットになり得る回路構成要素１１４を含むことができる。これらの各回路構成要素１１４は、互いの適合性及びプロセッサ１０６との適合性を確実にするインターフェースフレームワークに従うことができる。適合性スキームは、プロセッサ１０６が所与の回路構成要素と通信する方法（例えば、インターコネクト１２２を使用して）、回路構成要素がプロセッサ１０６と通信する方法（例えば、割り込みを使用して）、回路構成要素がセキュリティイベントを（例えば、アラート表示を使用して）アラートハンドラ２０８などの他の回路構成要素に通信する方法、回路構成要素が周辺デバイスと通信する方法（例えば、チップＩ／Ｏによって）、またはそれらの組み合わせを指定することができる。図示の回路構成要素１１４は、アラートハンドラ２０８によって提供されるアラート関連機能に関連する、プロセッサ１０６に関連する、１つまたは複数のメモリに関連する、チップＩ／Ｏなどに関連する回路構成要素を備えることができる。したがって、メモリはまた、互いに関連する回路構成要素１１４、またはその他の図示された回路構成要素を備えることができる。

【0042】

回路またはチップＩ／Ｏは、ピンＭＵＸ２１８と、パッドコントローラ２２０とを含む。ピンＭＵＸ２１８は、回路構成要素１１４の少なくとも一部とセキュリティ回路１１２の利用可能な多重化可能Ｉ／Ｏノード（例えば、さまざまな構成要素が統合されているチップのピン、またはＳｏＣの他の部分へのインターフェース）との間の信号伝達ルートを提供する。パッドコントローラ２２０は、各回路構成要素のドライブ強度、技術、プルアップ対プルダウンなどの制御またはパッド属性を管理する。ピンＭＵＸ２１８及びパッドコントローラ２２０自体は、インターコネクト１２２上の周辺デバイスであってもよい。したがって、それぞれは、ソフトウェアのコンフィギュアビリティを提供する少なくとも１つのレジスタコレクションを有するか、またはそれらに関連付けられることができる。

【0043】

ＵＡＲＴ部２１４は、シングルレーン二重ＵＡＲＴ機能などのＵＡＲＴ特性を実装できる。その出力と入力は、ピンＭＵＸ２１８を介して任意の回路Ｉ／Ｏに接続するように構成できる。ＧＰＩＯインターフェース２１６は、ピンＭＵＸ２１８を介して外部回路へのＧビットの双方向通信を作成する。ここで、Ｇは１６、３２、または６４などの正の整数である。メモリＩ／Ｏに関しては、ＳＰＩデバイス２１２はファームウェアモードを実装できる。ここで、ファームウェアモードは、外部ドライバがフィールド内ファームウェア更新のためにフラッシュメモリ２０６のバンクにファームウェア更新コードを送信する機能を有効にすることができる。ファームウェアモードは、ＳＰＩトランザクションを使用したメモリのアドレス指定を含むことができる。図示されていないが、セキュリティ回路１１２は、Ｉ２Ｃ（Ｉｎｔｅｒ－ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）デバイスのコマンドを有効にするために、Ｉ２Ｃホストを含むことができる。Ｉ２Ｃデバイスのこのコマンドは、標準モード、フルモード、高速モードを含む場合がある。

【0044】

暗号化エンジン及びアラートハンドラ２０８を含む、いくつかの「コアセキュリティ」構成要素もまた図示されている。図１を参照して説明したように実装し得るＡＥＳユニット１１６（例えば、図２の「暗号化ＩＰブロック１１６」）は、１つもしくは複数のプロトコル、及び／または１２８ｂ、１９２ｂもしくは２５６ｂなどの様々な鍵サイズを使用することなどにより、様々な対称暗号化及び復号化機能を提供することができる。態様では、ＡＥＳユニット１１６には、ドメイン指向のマスキングを使用した安全かつ効率的なデータ処理の１つまたは複数の態様に従って、１つまたは複数のＳ－Ｂｏｘ１１８とそのレジスタ１２０を含めることができる。構成要素は、異なるブロック暗号動作モードを使用して暗号化または復号化される、例えば１６バイトの量で到着するデータの暗号化または復号化を選択することができる。ＡＥＳユニット１１６は、電子コードブック（ＥＣＢ）モード、暗号ブロックチェーン（ＣＢＣ）モード、暗号フィードバック（ＣＦＢ）モード、出力フィードバック（ＯＦＢ）モード、カウンター（ＣＴＲ）モードなどをサポートすることができる。データ転送をプロセッサで利用可能にすることができる。例えば、鍵及びデータマテリアルを、レジスタ書き込みを介して暗号化エンジンに渡してもよい。あるいは、信頼できない可能性のあるプロセッサアクティビティからの露出を減らすために、鍵とデータマテリアルを転送するためのプライベートチャネルを含めることもできる。

【0045】

ＨＭＡＣエンジン２１０は、ハッシュアルゴリズムとして、例えばセキュアハッシュアルゴリズム（ＳＨＡ）ＳＨＡ－２５６を利用できる。ＳＨＡ－２５６は、ハッシュ化する入力データサイズに関わらず、ダイジェスト（またはハッシュ出力）の長さが２５６ｂであるハッシュアルゴリズムのＳＨＡ－２ファミリーの一部である。ハッシュ要求の開始を宣言した後、データはＨＭＡＣエンジン２１０に送信される。これにより、内部状態が初期条件（例えば、一度に３２ｂ）までゼロになる。クライアントコンポーネントによってデータが送信されると、クライアントはハッシュ要求の完了を示すことができる（任意で部分単語最終書き込みを使用）。例示的なポータビリティインターフェーススキームに従って、ＨＭＡＣエンジン２１０はハッシュ結果を生成し、要求元のクライアントによるレジスタの読み出しに利用可能である。データ転送はプロセッサで利用可能にすることも、信頼できない可能性のあるプロセッサアクティビティへの露出を減らすために非公開にすることもできる。

【0046】

ＨＭＡＣはハッシュ関数（例えば、ＳＨＡ－２５６）の上に階層化されたメッセージ認証プロトコルであり、暗号化のため秘密鍵と混合する。ＨＭＡＣは、メッセージのハッシュ化（ＳＨＡ－２５６を介して）に関して、秘密鍵を規定の方法で（例えば２回）追加する特定のアプリケーションである。この機能を提供するために、メッセージハッシュが開始する前に、２５６ｂの鍵を回路構成要素にプログラムすることができる。認証完了のタイミングは異なる場合があり、ネイティブＳＨＡ－２５６を使用する場合よりもレイテンシが長くなる可能性がある。ここでも、ハッシュ情報または秘密鍵を、利便性または処理効率のためにプロセッサで利用可能にしてもよく、またはセキュリティを向上させるために何らかの様式で非公開にしてもよい。

【0047】

アラートハンドラ２０８は、他の回路構成要素１１４から提供されるアラートなどのアラートの処理と応答の要因となる。アラートは、感知されたセキュリティ上の脅威に応答するためにタイムリーに処理する必要がある、セキュリティ上重要な割り込みと見なすことができる。「標準」割り込みとは異なり、アラートはプロセッサ１０６で実行されるソフトウェアだけで処理されるわけではない。アラートは、ソフトウェアによって「通常」割り込みとして処理される第１ステージの要求をトリガできる。しかし、ソフトウェアがアラートによってトリガされた割り込みに応答して適切に修正できない場合は、アラートハンドラ２０８が第２ステージの応答をトリガする。第２ステージの応答はセキュリティ対策の実行を含むことができ、その例には、処理の終了、データの消去もしくはそうでなければ削除、回路部分からの電力の供給停止、またはＩＣチップもしくはその一部のリセットがある。これにより、たとえプロセッサ１０６がビジー状態、無反応状態、または攻撃を受けている状態でも、確実に根本的な問題（感知されたセキュリティ脅威）に対処できるようになる。

【0048】

したがって、アラートを、アラートハンドラ２０８が他の回路構成要素から受信したものであり、潜在的なセキュリティ脅威を示す、高められた割り込み型信号またはアラート表示として、実装することができる。動作中、アラートハンドラ２０８は、セキュリティ回路１１２の他の回路構成要素１１４からアラートを収集し、それらをプロセッサ１０６が対処できる割り込みに変換できる。しかし、プロセッサ１０６が割り込みをクリアしない場合は、アラートハンドラ２０８はハードウェア応答を提供し、潜在的なセキュリティ脅威に対処する。

【0049】

セキュリティ回路１１２はまた、ＲＮＧ２２２を含むことができる。一般的に、乱数は実行時に変動をもたらし、攻撃者が攻撃を開始する適切なタイミングを予測できないようにすることで、セキュリティ機能に寄与する。例えば、乱数は、ＩＤや暗号化のために使用されるシークレットマテリアルを提供できる。ＲＮＧ２２２をアルゴリズム計算に組み込むことで、機密データ値を隠すことができる。態様では、ＲＮＧ２２２は、エントロピー生成処理で利用され、ＡＥＳユニット１１６に乱数（または疑似乱数）を提供する（例えば、マスキング用）。概して、ＲＮＧ２２２は、その数値生成がますます真にランダムになるにつれてより優れたパフォーマンスを提供しており、攻撃に対しても強化され得る。一部の暗号化プロセスでは、強力なランダム性を保証する必要がない場合もある。

【0050】

ＲＮＧ２２２は、「真の」ＲＮＧ（ＴＲＮＧ）として実装されてもよく、何らかの非決定論的な物理的イベントまたは処理を活用するためにアナログ部分を有する設計を伴ってもよい。例示的なＴＲＮＧ設計は、準安定性、電子ノイズ、タイミング変動、熱ノイズ、量子変動などに依存する。ＴＲＮＧは得られる変数（複数可）をフィルタリングし、デバイスが現在のランダム化関数に対して所与の時間にサンプリングできるエントロピープールに送信する。場合によっては、エントロピープールへのインターフェースに、利用可能なランダムビットの読み出し要求が含まれることがある。ＴＲＮＧインターフェースは利用可能なビット数を示し、要求側の回路構成要素またはソフトウェアは利用可能なビットの範囲内でこのプールから読み出すことができる。利用できないエントロピービットの読み出しを試みると、割り込みまたはアラートがトリガされる可能性がある。

【0051】

他の２つの回路構成要素１１４は、タイマ２２４と、フラッシュコントローラ（図示せず）とを含む。後者については、次の段落で説明する。タイマ２２４は、例えば、プロセッサ１０６による正確なパフォーマンスをサポートすることができる。タイマ２２４は複数のビット（例えば、６４ビット）から成り、一定の割合以内の周波数が保証されたフリーランニングタイマとして動作する。タイマ２２４により、回路構成要素１１４が、動作を実行するための適切な時間間隔を決定できるようにしてもよい。例えば、ＡＥＳユニット１１６は、タイマ２２４に従って（例えば、クロックサイクルに沿って）様々な動作を実行できる。別のタイマ（明示的には図示されていない）は、プロセッサが応答しなくなった場合にプロセッサ１０６を支援するためのウォッチドッグタイマとして機能することができる。応答しないのは、無反応な開発コード、セキュリティ攻撃などによる可能性がある。

【0052】

図示されていないが、フラッシュコントローラは、コード及びデータ保存に利用できるフラッシュメモリ２０６を制御することができる。このデータのプライマリ読み取りパスは、標準のメモリアドレス空間内に配置できる。ただし、フラッシュメモリは標準的な方法で書き込まれないため、そのアドレス空間への書き込みは無視できる。代わりに、フラッシュメモリ２０６に書き込むには、ソフトウェアがフラッシュコントローラとインタラクトする。フラッシュ機能は、読み取り、消去、プログラムという３つの主要なコマンドを含むことができる。読み取りコマンドは標準化することができ、チップメメモリのアドレス空間を使用することができる。消去コマンドはページレベルで実行され、ページサイズはフラッシュコントローラによってパラメータ化できる。消去要求を受信すると、フラッシュコントローラは対象ページの内容を消去し、データを「１」の状態（例えば、ワードあたり０ｘＦＦＦＦＦＦＦＦ）にする。その後、ソフトウェアは個々の単語を任意の値にプログラムできる。フラッシュビットは、再度消去しない限り「１」の状態に戻らないため、未来の内容は、現在の内容と書き込まれた値のＡＮＤによって効果的に変更される。消去コマンド及びプログラムコマンドは比較的低速である。通常の消去時間はミリ秒単位で測定され、プログラム時間はマイクロ秒の範囲である。フラッシュメモリ２０６には秘密データが保存される可能性があるため、セキュリティも懸念される。したがって、フラッシュコントローラによってある程度のメモリ保護を提供することができる。

【0053】

セキュリティ回路１１２は、特定の回路構成要素のセットとともに図２に示されている。しかしながら、所与のセキュリティ回路は、より多くの回路構成要素、より少ない回路構成要素、または異なる回路構成要素を有し得る。また、回路構成要素を、本明細書で説明した例示的な様式とは別の様式で、異なるように相互接続しても、または動作させてもよい。さらに、一部の回路構成要素を省略してもよく、他方で他の回路構成要素は複数のインスタンスに実装されている。例えば、アラートハンドラ２０８を複製もしくは分散させてもよく、または何らかのセキュリティ回路に複数のＡＥＳユニット１１６が存在してもよい。さらに、セキュリティ回路１１２が数十個のコアのうちの１つのコアのみを形成するＩＣチップの場合、セキュリティ回路１１２の回路構成要素１１４のうちＧＰＩＯインターフェース２１６を省略してもよい。

【0054】

態様では、回路構成要素１１４のいずれかは、構成要素の暗号化動作を実行する暗号化プロセッサ２３０を含んでもよい。いくつかの実施態様では、暗号化プロセッサ２３０はプロセッサ１０６と分離している。他の実施態様では、暗号化プロセッサ２３０はプロセッサ１０６内に実装されている。さらに、回路構成要素１１４のいずれかは、その構成要素の特定の機能を実行するため自身の暗号化プロセッサ２３０（または処理コア）を含んでもよい。

【0055】

図３は、１つまたは複数の態様による、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を実装することができるＡＥＳユニット１１６の例を示す。ＡＥＳユニット１１６は、１つまたは複数のプロトコル、及び１２８ｂ、１９２ｂまたは２５６ｂなどの様々な鍵のサイズを使用して、対称暗号化及び復号化を提供することができる。構成要素は、異なるブロック暗号動作モードを使用して暗号化または復号化される、例えば１６バイトの量で到着するデータの暗号化または復号化を選択することができる。

【0056】

態様では、ＡＥＳユニット１１６は、マスクを決定するために疑似乱数を生成するＰＲＮＧ３１６を含む。マスクはブールマスクを使用して入力データと混合され、マスクデータを作成する。マスクデータは多重化されて状態レジスタ３０２に格納され、適切なタイミングでマスクされたＳｕｂＢｙｔｅｓ３０４にリリースされる場合がある。

【0057】

実施態様では、マスクデータとマスクの両方が多重化され、状態レジスタに格納される。さらに、マスキングが使用される場合、状態はマスクデータとマスクを含むことができる。例えば、図３では、これは、それぞれ２つのボックス（例えば、マスクデータ用に１つ、マスク用に１つ）を有するブロック（例えば、状態、完全鍵、復号鍵３１０、ＳｈｉｆｔＲｏｗｓ３０６、ＭｉｘＣｏｌｕｍｎｓ３０８）によって示されている。マスクされたＳｕｂＢｙｔｅｓ３０４とマスクされたＫｅｙＥｘｐａｎｄ３１４は、マスクデータとマスクの両方を一緒に処理／混合するため、単一のボックスになる。追加の実施態様では、複数のマスクが存在する場合がある。

【0058】

入力データは、マスクされたＳｕｂＢｙｔｅｓ３０４内で非線形演算を行うことができる。マスクされたＳｕｂＢｙｔｅｓ３０４は、任意の数のＳ－ＢｏｘまたはＧＦ乗算器を含むことができ、ドメイン指向のマスキングを実装することができる。態様では、Ｓ－Ｂｏｘの数は、ＳＣＡ耐性、回路面積、クロックサイクルごと及びＳ－Ｂｏｘ評価ごとに消費される疑似ランダムビット数、及びスループットに大きな影響を与える可能性がある。態様では、マスクされたＳｕｂＢｙｔｅｓ３０４は１６個のマスクされたＳ－Ｂｏｘが含むことができる。ＳｕｂＢｙｔｅｓ３０４のプロセス中に、入力データのバイトが置換及びシフトされ、入力ビットと出力ビットとの相関関係を弱くする暗号化された安全な方法が生成される。１つまたは複数のＳ－Ｂｏｘ評価の部分的な結果は、図６でより詳しく説明されているように、リマスキングのため別のＳ－Ｂｏｘに転送される場合がある。いくつかの評価では、リマスキングを実行するためにＰＲＮＧ３１６によって疑似乱数が提供される場合がある。一般に、ＳｕｂＢｙｔｅｓ３０４は、回路動作がＳＣＡに耐性を持つように実装される。

【0059】

ＡＥＳユニット１１６はマスクされた実装の観点から説明されているが、例えばＡＥＳユニット１１６を乱数生成に使用するときなど、適切であると判断された場合はマスクを無効にすることができる。そのため、マスキングを無効にすると、マスクされていないＳ－Ｂｏｘ実装が含まれる可能性がある。

【0060】

次に、マスクデータはＳｈｉｆｔＲｏｗｓ３０６ステージを通過し、マスクデータの行がフォワードプロセス中にシフトされる。ＳｈｉｆｔＲｏｗｓ３０６ステージでは、マスクデータの行（例えば、状態配列）が循環的にシフトされ、入力データのバイト順序にスクランブルがかけられる場合がある（例えば、ＭＵＸを使用する）。マスクデータは、その後、ＭｉｘＣｏｌｕｍｎ３０８－１ステージを通過し、列内の各バイトが同じ列内のすべてのバイトの関数に置き換えられる（例えば、排他的論理和（ＸＯＲ）ゲートまたはＭＵＸを使用）。暗号化／復号化では、複数のサイクル（またはステージ）の動作が利用される場合がある。

【0061】

ＡＥＳユニット１１６は、鍵を使用して対称暗号化及び復号化を提供できるため、完全鍵データは、初期鍵を使用して暗号化することも、復号鍵３１０を使用して暗号化することもできる。完全鍵は、然るべきタイミングでマスクされたＫｅｙＥｘｐａｎｄ３１４ステージにリリースされるように、完全鍵レジスタ３１２に格納することができる。

【0062】

暗号化または復号化中に、それぞれの鍵はマスクされ、マスクされたＫｅｙＥｘｐＡＮＤ３１４ステージで複数のＳ－Ｂｏｘ及びＧＦ乗算器によって操作され得る。マスクされたＳｕｂＢｙｔｅｓ３０４と同様に、マスクされたＫｅｙＥｘｐａｎｄ３１４ステージは、暗号論的に安全な方法でデータを置換及びシフトするために並列に評価する複数のＳ－Ｂｏｘで構成することができる。いくつかの実施態様では、マスクされたＫｅｙＥｘｐＡＮＤ３１４ステージは、マスクされたＳｕｂＢｙｔｅｓ３０４よりも小さい動作を実行することができ、したがって、マスクされたＫｅｙＥｘｐＡＮＤ３１４ステージは、より少ない数のＳ－Ｂｏｘ（例えば、４つのＳ－Ｂｏｘ）を使用することができる。このように、ＡＥＳユニット１１６は、それぞれ異なる数のＳ－Ｂｏｘを持つ個別のＳ－Ｂｏｘグループを含み、異なるサイズの動作を効率的に実行できる。Ｓ－Ｂｏｘの異なるグループは、互いに分離している場合もあれば、リンクされている場合もある。ＫｅｙＥｘｐＡＮＤ３１４ステージで使用されるＳ－Ｂｏｘは、ＰＲＮＧ３１６からのエントロピーに依存する場合があり、各ラウンドの開始時に最初のリマスキング処理を実行し、図６でより詳細に説明されているように、後続のリマスキング処理をするためにＳ－Ｂｏｘの以前の評価から部分的な結果を転送する場合がある。

【0063】

マスクされたＫｅｙＥｘｐＡＮＤ３１４ステージの結果として得られた出力は、ＭｉｘＣｏｌｕｍｎ３０８－２ステージに提供され、ＭｉｘＣｏｌｕｍｎ３０８－１ステージと同様の動作が実行される。得られた鍵は次にマスクデータと混合され、暗号化または復号化されたデータを作成することができる。ＡＥＳユニット１１６は、暗号化／復号化の複数のサイクルに依存する可能性があり、したがって、出力は状態レジスタ３０２にフィードバックされ、暗号化または復号化プロセスのすべてのステージが完了するまでプロセスが反復的に実行される可能性がある。ＡＥＳユニット１１６は、ドメイン指向のマスキングを使用して効率的かつ安全なデータ処理の１つまたは複数の態様を実装するように設計することができ、これにより、暗号論的に安全な回路の最適化を利用して、ＡＥＳユニット１１６を実装するために必要な面積またはコストを削減することができる。

【0064】

図４は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様による、Ｓ－Ｂｏｘ１１８－１のハードウェア構成例を示す。一般的に、Ｓ－Ｂｏｘは複雑なため、ＳＣＡから保護するのが特に困難である。図示のように、Ｓ－Ｂｏｘ１１８－１は５つのパイプラインステージ（ステージ１４０２、ステージ２４０４、ステージ３４０６、ステージ４４０８、ステージ５４１０）を含む。より多くのステージまたはより少ないステージを備える可能性のある他のＳ－Ｂｏｘの実施態様も存在することに留意されたい。例えば、Ｓ－Ｂｏｘは８つのステージを含むことができる。

【0065】

各ステージでは、マスクデータ４１２（Ａ（マスクデータを伝送するワイヤは実線で表される））とマスク４１４（Ｂ（マスクを伝送するワイヤは破線で表される））が、演算子（図４では、添字「ｘ」は入力を示し、添字「ｙ」は出力を示す）、例えばＧＦ乗算器４１６に入力される。

【0066】

ＧＦ乗算器４１６は、入力レジスタから乗算器に入力されたデータに対して演算を実行するための複雑な回路として利用される。ＧＦ乗算器４１６は、ドメイン指向のマスキングを利用して、Ｓ－Ｂｏｘ１１８－１をサイドチャネルリークから保護することができる。簡潔にするために図示していないが、ＧＦ乗算器４１６は、図５に関してより詳細に説明されているように、評価中にサイドチャネルリークを防ぐために、新しい乱数（例えば、疑似乱数）を利用することができる。

【0067】

明確にするために個々の入力レジスタは示されていないが、Ｓ－Ｂｏｘ１１８－１は、ＧＦ乗算器４１６の１つまたは複数のインスタンスの前に入力レジスタ（レジスタ１２０の例）を含み、入力値をＧＦ乗算器４１６に適切なタイミングでリリースするまで格納できることに留意されたい。ステージは、あるパイプラインステージから次のパイプラインステージにデータを運ぶパイプラインレジスタ（レジスタ１２０の例）も含むことができる。

【0068】

マスクデータ４１２とマスク４１４は、一連の線形演算子によって線形にマッピングされる。態様では、マスクデータ４１２とマスク４１４は８ビットの入力だが、他の実施態様では、より大きな入力またはより小さな入力を含んでもよい。概要で説明したように、線形マップ出力は一時的にグリッチ（例えば、異なるワイヤ長、ゲート遅延などによる）を含むおそれがあり、これによりデータがＳＣＡの影響を受けやすくなる可能性がある。この問題を緩和し、信号内のグリッチの存在を制御することでセキュリティを確保するために、ステージ１４０２において、入力レジスタ４２４（例えば、少なくとも２つの入力レジスタ）及びパイプラインレジスタ４２２（例えば、少なくとも２つのパイプラインレジスタ、パイプラインレジスタ４２２－１、パイプラインレジスタ４２２－２、パイプラインレジスタ４２２－３、及びパイプラインレジスタ４２２－４）の前にフリップフロップ（図示せず）を配置することができる。入力レジスタ４２４とパイプラインレジスタ４２２には同じデータが保持される場合がある。したがって、入力レジスタ４２４と対応するパイプラインレジスタ４２２の各対は共有フリップフロップに結合され、入力レジスタ４２４とパイプラインレジスタ４２２のそれぞれの対に１つのフリップフロップを有する必要性が減る。

【0069】

ステージ１４０２では、マスクデータ４１２とマスク４１４は、ＧＦ（２４）乗算器４１６によって演算される。このため、入力レジスタ４２４は４つの入力レジスタが含むことができ、各入力レジスタは同じ値を保持する対応するパイプラインレジスタ４２２を備える。したがって、これらのレジスタの対ごとにフリップフロップを共有することで、ＳＣＡ耐性を損なうことなく４つのフリップフロップを節約できる。

【0070】

Ｓ－Ｂｏｘ１１８－１の各ステージは、特定のクロックサイクルで開始されることができる。このようにして、パイプラインレジスタ４２２と出力レジスタ（例えば、ステージ１４０２のスカラー演算子であるＧＦ乗算器４１６から出力された値を格納する）は、ステージ２４０４が動作を開始するまでデータを格納できる。ステージ２４０４の動作開始時に、データは出力レジスタ及びパイプラインレジスタ４２２からリリースされ、ステージ２の演算子またはステージ２のパイプラインレジスタに提供され得る。出力レジスタからのデータは、パイプラインレジスタ４２６（例えば、パイプラインレジスタ４２６－１、パイプラインレジスタ４２６－２）及び入力レジスタ４２８に渡される場合がある。

【0071】

一部のＳ－Ｂｏｘ設計では、入力レジスタ２４８とパイプラインレジスタ４２６のそれぞれが、レジスタに渡される信号の過渡的影響を除去する独自のフリップフロップに結合される場合がある。入力レジスタ４２８（例えば、少なくとも２つの入力レジスタ）とパイプラインレジスタ４２６（例えば、少なくとも２つのパイプラインレジスタ）が同じ値を格納する可能性があることを考慮すると、パイプラインレジスタ４２６と入力レジスタ４２８の各対で１つのフリップフロップが共有され得る。具体的には、入力レジスタ４２８とパイプラインレジスタ４２６の入力レジスタ／パイプラインレジスタの各対は、共有フリップフロップに結合される場合がある。いくつかの実施態様では、入力レジスタ４２８は４つのレジスタを含むことができ、パイプラインレジスタ４２６は４つのレジスタを含むことができる。このため、ステージ２４０４のＳ－Ｂｏｘ１１８－１から４つのフリップフロップを削除することができる。前述のように、ドメイン指向マスキングを使用した効率的かつ安全なデータ処理により、Ｓ－Ｂｏｘのステージ１４０２とステージ２４０４を実装するために必要な回路規模を縮小することができる。態様では、この最適化により、Ｓ－Ｂｏｘの回路面積全体を約１０パーセント縮小することができる。

【0072】

ステージ２の演算子の出力は、ステージ３４０６で結合され、反転され得る。このデータは、次にパイプラインレジスタ４２６－２からのデータに加えて、ステージ３４０６のＧＦ乗算器４１６に提供され得る。この乗算器の出力は、次にパイプラインレジスタ４２２からレジスタを介して渡されたデータとともに、ステージ４４０８のＧＦ乗算器４１６に提供され得る。ステージ５４１０では、ステージ４４０８のＧＦ乗算器４１６の出力に対して、逆線形写像を実装する一連の線形演算を行うことができる。逆線形写像は、次にマスクデータ出力４１８とマスク出力４２０を出力することができる。

【0073】

図５は、エントロピー注入回路を備えた複数のガロア体乗算器を含むＡＥＳＳ－Ｂｏｘ１１８－２のハードウェア構成例を示す。態様では、図４に関して上述したように、６つのＧＦ乗算器４１６がそれぞれのステージ（例えば、ステージ１４０２、ステージ２４０４、ステージ３４０６、ステージ４４０８）内に示されている。上記のように、ＧＦ乗算器４１６の評価中にサイドチャネルリークを防止するリマスキング処理を実行するためにエントロピーが必要になる場合がある。

【0074】

新たな乱数を提供し、ＳＣＡリークを回避するために、ＧＦ乗算器４１６ごとにエントロピー注入回路を実装することができる。態様では、ステージ１は、８ビットの乱数を必要とするＧＦ（２４）乗算器４１６を利用する。サイドチャネルリークが発生しないようにするには、入力が更新される同じサイクルでのみ新しい乱数を適用する必要がある。入力を更新せずに新しい乱数を提供したり、新しい乱数を適用せずに入力を更新したりすると、サイドチャネルリークが発生する可能性がある。

【0075】

必要な場合にのみ新しい乱数が提供されるように、エントロピー注入回路は、関連する乗算器が評価されるときにエントロピーをＧＦ乗算器４１６に転送する。新しい乱数が必要ない場合（例えば、ＧＦ乗算器４１６が評価しない場合）、ＰＲＮＧ３１６は乱数をレジスタ１２０に提供し、リマスキングが必要になるまで乱数はバッファリングされる。入力ビットごとに、このエントロピー注入には、２つのＭＵＸ５０２（例えば、ＭＵＸ５０２－１とＭＵＸ５０２－２）及びレジスタ１２０（例えば、フリップフロップを含む）が必要になる場合がある。Ｓ－Ｂｏｘ全体にわたって、各ステージで新しい乱数が必要となる。例えば、第２ステージでは４ビットの新しい乱数が必要であり、第３ステージと第４ステージではステージごとに合計８ビットが必要である（例えば、各ステージ内の２つのＧＦ乗算器４１６のそれぞれに４ビットの新しい乱数）。結果として、この実装では、関連する入力が更新されたときにのみＧＦ乗算器４１６がランダムに更新されることを保証するために、広大な回路規模と複雑なバッファロジックが必要になる場合がある。

【0076】

図６は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様による、複数のＡＥＳＳ－Ｂｏｘ１１８（例えば、Ｓ－Ｂｏｘ１１８―３とＳ－Ｂｏｘ１１８―４）のハードウェア構成例６００を示す。態様では、Ｓ－Ｂｏｘ１１８は、図３～図５に関して説明したものと同様の動作を実行できる。Ｓ－Ｂｏｘ１１８は、５つのステージ（例えば、ステージ１４０２、ステージ２４０４、ステージ３４０６、ステージ４４０８、ステージ５（図示せず））を含む。図５のＳ－Ｂｏｘとは対照的に、図６のＳ－Ｂｏｘ１１８は互いに結合されており、第１Ｓ－Ｂｏｘ（例えば、Ｓ－Ｂｏｘ１１８－３）の前ステージからの中間結果（例えば、マスクまたはマスクデータのいずれか、ただし両方ではない）が、別のＳ－Ｂｏｘ（例えば、Ｓ－Ｂｏｘ１１８－４）の後続ステージで乱数として使用することができる。

【0077】

ＧＦ乗算器４１６をＳ－Ｂｏｘ１１８にわたって接続すると、各ステージでＧＦ乗算器４１６に新しい乱数を注入するために必要な注入乱数回路の数を減らすことができ、それによって回路規模を縮小できる。個別のエントロピー注入回路を用いる代わりに、第１Ｓ－Ｂｏｘの中間結果を第２Ｓ－Ｂｏｘの新たな乱数として使用することができる。この技法では、ステージ１４０２のＧＦ乗算器４１６のエントロピーを生成するために、Ｓ－Ｂｏｘ１１８ごとに１つのエントロピー生成回路のみが必要になり得る。例えば、ステージ１４０２の実行後、前のステージの第１Ｓ－Ｂｏｘ１１８－３の出力を使用して、後続ステージの第２Ｓ－Ｂｏｘ１１８－４にエントロピーを提供できる。このプロセスは任意の数のＳ－Ｂｏｘに対して繰り返すことができ、各Ｓ－Ｂｏｘは１つまたは複数の異なるＳ－Ｂｏｘとの間で乱数の提供及び／または受信を行う。

【0078】

いくつかの実施態様では、Ｓ－Ｂｏｘが複数のＳ－Ｂｏｘに乱数を提供することができる。例えば、Ｓ－Ｂｏｘの中間結果は、後続ステージで乱数として必要なビット数よりも多くのビットを提供することができる。このように、中間結果の一部は、異なるＳ－Ｂｏｘの後続ステージ及び別の異なるＳ－Ｂｏｘの後続ステージで乱数として使用することができる。代替的または追加的に、前ステージの複数のＳ－Ｂｏｘによって後続ステージで乱数を提供することができ、その場合、各Ｓ－Ｂｏｘからの部分結果の一部が結合され、乱数として使用される。例えば、第１Ｓ－Ｂｏｘ及び第２Ｓ－Ｂｏｘから、１つまたは複数のＳ－Ｂｏｘの複数のＧＦ乗算器４１６に乱数を提供することができる。態様では、エントロピーを受信する複数のＧＦ乗算器４１６は、同じＳ－Ｂｏｘ内または異なるＳ－Ｂｏｘ内に存在してもよい。第１Ｓ－Ｂｏｘと第２Ｓ－Ｂｏｘはそれぞれ、第１部分と第２部分（例えば、中間結果のビットの適切なサブセット）を含む出力を提供するＧＦ乗算器を含むことができる。

【0079】

一実施態様では、第１Ｓ－Ｂｏｘ（例えば、前ステージのＧＦ乗算器４１６から）の出力の第１部分は、第２Ｓ－Ｂｏｘ（例えば、前ステージのＧＦ乗算器４１６から）の出力の第１部分と結合され、複数のＧＦ乗算器４１６のうちの１つのＧＦ乗算器（例えば、異なるＳ－Ｂｏｘの後続ステージ内）に乱数として提供される。このため、後続ステージのＧＦ乗算器４１６は、複数のＳ－Ｂｏｘ１１８、複数のＧＦ乗算器４１６、またはその両方から乱数を受け取ることができる。

【0080】

同様に、第１Ｓ－Ｂｏｘの第１ＧＦ乗算器の出力の第２部分は、第２Ｓ－ＢｏｘのＧＦ乗算器の出力の第２部分と結合され、複数のＧＦ乗算器４１６のうちの異なるＧＦ乗算器に提供される場合がある。このように、１つのＧＦ乗算器が、複数のＧＦ乗算器、複数のＳ－Ｂｏｘ１１８、またはその両方に乱数を提供できる。

【0081】

一般に、異なる数のＳ－Ｂｏｘにエントロピーを提供したり、異なる数のＳ－Ｂｏｘからエントロピーを受信したりするエントロピー転送の複数のバリエーションが存在する場合がある。いくつかの例では、部分（例えば、中間）結果のみが使用され（マスクまたはマスクデータのいずれか、ただし両方ではない）、エントロピーが別のＳ－Ｂｏｘに転送される（例えば、同じＳ－Ｂｏｘ内の後続ステージに転送されない）などの他の制限が守られている限り、これらのバリエーションのいずれも適切であり得る。

【0082】

前ステージから後続ステージにエントロピーを提供することにより、エントロピー注入におけるバッファロジックを削除できる。例えば、Ｓ－Ｂｏｘ１１８－３のステージ１４０２のＧＦ乗算器４１６が評価する場合、中間出力をレジスタ１２０に保持することができる。ステージ１４０２ＧＦ乗算器４１６の中間結果の出力が、別のＳ－Ｂｏｘ１１８－４のステージ２４０４のＧＦ乗算器４１６を示すことが評価されるため、この値は、その後、異なるＳ－Ｂｏｘ１１８－４のステージ２４０４のＧＦ乗算器４１６にエントロピーとして提供することができる。この方法では、サイドチャネルリークを防ぐために必要な場合、ＧＦ乗算器への入力が更新されたときのみ、追加のバッファロジックを必要とせずに、ＧＦ乗算器に新しい乱数を提供できる。これにより、所望のクロックサイクルに従って乱数を適用する正確性と安定性が確保される。このプロセスは各ステージにわたって実装することができ、前ステージが後続ステージに乱数を提供し、Ｓ－Ｂｏｘ１１８のグループ内の各Ｓ－Ｂｏｘがデイジーチェーン接続を可能にすることで回路規模を縮小することができる。

【0083】

新しい乱数の独立性を確保するために、新しい乱数は、提供されるＳ－Ｂｏｘとは別のＳ－Ｂｏｘから取得することができる。態様では、これにより、ＧＦ乗算器への入力と提供される乱数の間に独立性が生まれる。Ｓ－Ｂｏｘからの部分結果を、乱数、例えば、マスクデータまたはマスクとして使用して、データの真値（例えば、シークレットまたはマスクとマスクデータの合計）から動作の独立性を確保することができる。実際、この独立性は数学的に証明することができる。ただし、マスクとマスクデータの両方が乱数として使用される場合、提供される乱数が動作のシークレットを表すことで、サイドチャネルリークが発生する可能性がある。

【0084】

ＳＣＡに対するセキュリティをさらに確保するために、高次マスキングを実行することができる。いくつかの実施態様では、マスクデータを作成するために単一のマスクがデータに追加される一次マスキングが使用される。ただし、いくつかの実施態様では、高次マスキングを使用することができる。高次マスキングでは、ＳＣＡに対するセキュリティ強化を高めるために、データに複数のマスク、例えば、ｎ個のマスクを追加できる。この実施態様では、追加のマスクを作成するために追加の乱数が必要になる場合があり、上記のように前ステージから転送される場合と転送されない場合がある。

【0085】

乱数を提供する際、入力乱数の均一性を確保することが重要となり得る。すなわち、提供される乱数を確保するためには、特定の値に統計的に偏らないようにすることである。この均一性を実現するために、中間結果（例えば、マスクまたはマスクデータ）は、提供先のＳ－Ｂｏｘとは別のＳ－Ｂｏｘから取得することができる。乱数の独立性と同様に、均一性も数学的に証明することができる。

【0086】

記載のとおり、任意の数のＳ－Ｂｏｘを接続して、それぞれのＧＦ乗算器に乱数を付与することができる。このように、各実施態様で使用されるＳ－Ｂｏｘの数は、回路規模、計算時間、及びＳＣＡ耐性をてこいれするための自由度として作用する。例えば、Ｓ－Ｂｏｘ１１８は反復的に使用され、より少ないＳ－Ｂｏｘでより多くの反復（例えば、より多くの計算時間）を使用してデータを正しく処理できる。同じＳ－Ｂｏｘ１１８を繰り返し使用することで、システム内のリークが攻撃者にとってより顕著になる可能性があるため（例えば、繰り返しによって、またはより少ないＳ－Ｂｏｘを動作することによるノイズフロアの低下によって）、ＳＣＡ耐性が低下する。しかし、Ｓ－Ｂｏｘ１１８の総数が減少すると、回路規模が小さい回路を設計できるようになり、コストを削減することができる。Ｓ－Ｂｏｘ１１８の数が多い設計では、より多くのＳ－Ｂｏｘ１１８による寄与によって、システムはより大きなノイズフロアで動作することができる。結果として、効果的なＳＣＡがより困難になり、セキュリティを強化することができる。

【0087】

この兼ね合いにより、接続されたＳ－Ｂｏｘ１１８の複数のセットを設計内に実装して、各計算の特性に基づいて異なる数のＳ－Ｂｏｘ１１８を使用できるようにすることができる。例えば、回路は、接続された１６個のＳ－Ｂｏｘ１１８のより大きなセットと、接続された４個のＳ－Ｂｏｘ１１８のより小さなセットを含むことができる。態様では、Ｓ－Ｂｏｘ１１８のより小さなセットは、より小さいまたはより少ないセキュリティ積分計算に使用することができ、より大きなセットは、より大きなまたはより多いセキュリティ積分計算に使用することができる。乱数はＧＦ乗算器４１６が評価されるときにのみ更新されるため、Ｓ－Ｂｏｘ１１８のセットが大きすぎると、一部の計算では最適ではない可能性がある。したがって、異なるサイズのＳ－Ｂｏｘループのセットを使用すると、様々な計算を最適に処理できるようになる。

【0088】

方法７００は、動作を指定するブロックのセットとして示されており、これらの動作は実行され得るが、それぞれのブロックによって動作を実行するために示された順序または組み合わせに必ずしも限定されない。さらに、１つまたは複数の動作のいずれかを繰り返し、組み合わせ、再編成しまたはリンクして、多様な追加的及び／または代替的な方法を提供してもよい。これらの技術は、１つのデバイス上で動作する１つのエンティティまたは複数のエンティティによって行われることに限定されない。いくつかの態様では、方法７００の動作または作用は、Ｓ－Ｂｏｘ、ＧＦ乗算器、または任意の他の構成要素によって実装または管理される。明確にするために、図１Ｂの要素及び／または図１～図６を参照して記載されたエンティティ、構成要素、または構成を参照して方法を説明する。

【0089】

図７は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様による、暗号化動作を実行するための例示的な方法７００を示す。この方法により、エントロピー生成回路及びバッファロジックの必要性を低減し、Ｓ－Ｂｏｘ１１８を実装するために必要な回路規模を縮小することができる。

【0090】

７０２では、第１Ｓ－Ｂｏｘ（例えば、Ｓ－Ｂｏｘ１１８）の第１ＧＦ乗算器（例えば、ＧＦ乗算器４１６）が評価される。例えば、マスク４１４とマスクデータ４１２が第１ＧＦ乗算器４１６に提供される場合があり、乗算器が評価されるときにそれらが演算される。第１ＧＦ乗算器が第１Ｓ－Ｂｏｘのステージ１４０２にある場合、ＧＦ乗算器にはエントロピー生成回路からエントロピーが提供され、リマスキングを実行することができる。第１ＧＦ乗算器は中間結果（例えば、演算がそこで実行された後のマスク４１４またはマスクデータ４１２）を生成することができ、これらを組み合わせることでシークレットを明らかにすることができる。

【0091】

７０４では、第１Ｓ－Ｂｏｘの中間結果が、第２Ｓ－Ｂｏｘ（例えば、Ｓ－Ｂｏｘ１１８）の第２ＧＦ乗算器（例えば、ＧＦ乗算器４１６）に送信される。態様では、第１Ｓ－Ｂｏｘの中間結果を保持するレジスタ１２０は、第２ＧＦ乗算器の乱数入力に結合することができる。第１Ｓ－Ｂｏｘの中間結果は、第２Ｓ－Ｂｏｘの後続ステージ内で第２のＧＦ乗算器に送信することができる。態様では、前ステージにある第１ＧＦ乗算器が実行された後に中間結果を新しいＳ－Ｂｏｘに転送すると、サイドチャネルリークを防ぐことができる。

【0092】

７０６では、第１ＧＦ乗算器の中間結果が第２ＧＦ乗算器で受信される。例えば、中間結果は、第２ＧＦ乗算器への入力が更新されているのと同じクロックサイクルで受信され得るため、サイドチャネルリークの可能性が低減される。

【0093】

７０８では、第１ＧＦ乗算器の中間結果をリマスキングの新しい乱数として使用して、第２ＧＦ乗算器を評価できる。第２ＧＦ乗算器は、第２ＧＦ乗算器に提供されるマスク４１４及びマスクデータ４１２を評価することができる。態様では、マスク４１４及びマスクデータ４１２に対して動作が実行された後、中間結果をリマスキングに使用することができる。前ステージからの中間結果を後続ステージの乱数として使用することにより、コストのかかるエントロピー生成回路とバッファロジックをＳ－Ｂｏｘ１１８の設計から削除できる。

【0094】

図８は、１つまたは複数の態様による、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を実装することができる電子デバイス８００の例の様々な構成要素を示す。電子デバイス８００を、固定、モバイル、スタンドアロンまたは組み込みのデバイスのうちの任意の１つまたは複数として実装してもよい。また、消費者、コンピュータ、ポータブル、ユーザ、サーバ、通信、電話、ナビゲーション、ゲーム、オーディオ、カメラ、メッセージング、メディア再生、及び／または図１Ｂに装置１０２として示されているスマートフォンなどの他の種類の電子デバイス８００の任意の形態で実装してもよい。図示の構成要素の１つまたは複数を、個別の構成要素として、または電子デバイス８００の少なくとも１つの集積回路上に集積された構成要素として実現してもよい。概して、電子デバイス８００のさまざまな構成要素は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の１つまたは複数の態様に従って構成要素間の通信をサポートするインターコネクト１２２、及び／または１つもしくは複数のファブリックを介して結合される。

【0095】

電子デバイス８００は、例えば、受信データ、送信データ、または本明細書で特定されるその他の情報などのデバイスデータ１１０の有線及び／または無線通信を可能にする１つまたは複数の通信トランシーバ１２６を含むことができる。通信トランシーバ１２６の例として、近距離無線通信（ＮＦＣ）トランシーバ、さまざまなＩＥＥＥ８０２．１５（Ｂｌｕｅｔｏｏｔｈ（登録商標））規格に準拠した無線パーソナルエリアネットワーク（ＰＡＮ）（ＷＰＡＮ）無線機、さまざまなＩＥＥＥ８０２．１１（ＷｉＦｉ（登録商標））規格のいずれかに準拠した無線ローカルエリアネットワーク（ＬＡＮ）（ＷＬＡＮ）無線機、携帯電話用の無線ワイドエリアネットワーク（ＷＡＮ）（ＷＷＡＮ）無線機（例えば、第３世代パートナーシッププロジェクト準拠（３ＧＰＰ（登録商標）準拠）のもの）、さまざまなＩＥＥＥ８０２．１６（ＷｉＭＡＸ（登録商標））規格に準拠した無線メトロポリタンエリアネットワーク（ＭＡＮ）（ＷＭＡＮ）無線機、赤外線データ協会（ＩｒＤＡ）プロトコルに準拠した赤外線（ＩＲ）トランシーバ、及び有線ローカルエリアネットワーク（ＬＡＮ）（ＷＬＡＮ）イーサネット（登録商標）トランシーバが挙げられる。

【0096】

電子デバイス８００はまた、１つまたは複数のデータ入力ポート（例えば、Ｉ／Ｏポート１２８）を含んでもよく、これを介して、任意の種類のデータ、メディアコンテンツ、及び／またはその他の入力を受信することができる。その例としては、ユーザが選択可能な入力、メッセージ、アプリケーション、音楽、テレビコンテンツ、録画されたビデオコンテンツ、ならびにマイクまたはカメラなどのセンサを含む任意のコンテンツ及び／またはデータソースから受信した他の任意の種類のオーディオ、ビデオ、及び／または画像データがある。データ入力ポートは、ＵＳＢポート、同軸ケーブルポート、光ファイバー相互接続またはケーブル用の光ファイバーポート、及びフラッシュメモリ、デジタルビデオディスク（ＤＶＤ）、コンパクトディスク（ＣＤ）などのための他のシリアルコネクタまたはパラレルコネクタ（内部コネクタを含む）を含んでもよい。これらのデータ入力ポートを使用して、電子デバイスを構成要素、周辺機器、またはキーボード、マイク、カメラ、もしくはその他のセンサなどのアクセサリに結合してもよい。

【0097】

この実施例の電子デバイス８００は、少なくとも１つのプロセッサ１０６（例えば、アプリケーションプロセッサ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラなどのいずれか１つまたは複数）を含み、プロセッサ１０６は、コンピュータ実行可能命令を処理（例えば、実行）してデバイスの動作を制御する、プロセッサとメモリとを組み合わせたシステム（例えば、ＳｏＣの一部として実装される）を含むことができる。プロセッサ１０６は、アプリケーションプロセッサ、組み込みコントローラ、マイクロコントローラ、セキュリティプロセッサ、人工知能（ＡＩ）アクセラレータなどとして実装できる。一般に、プロセッサまたは処理システムは、少なくとも部分的にハードウェアで実装することができ、集積回路またはオンチップシステム、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブルロジックデバイス（ＣＰＬＤ）、及びシリコン及び／または他の材料で他の実施態様の構成要素を含むことができる。

【0098】

代替的にまたは追加的に、電子デバイス８００は、処理回路及び制御回路に関連して実装されるソフトウェア、ハードウェア、ファームウェア、または固定ロジック回路を含むことができる電子回路のいずれか１つまたはそれらを組み合わせて実装することができ、概して８０２（電子回路８０２として）で示される。この電子回路８０２は、コンピュータ可読媒体に保存された処理／コンピュータ実行可能命令、論理回路及び／またはハードウェア（例えば、ＦＰＧＡなど）などによって、実行可能モジュールまたはハードウェアベースのモジュール（図８には示されていない）を実装することができる。

【0099】

態様では、電子デバイス８００はインターコネクト１２２を含み、システムバス、インターコネクト、クロスバー、データ転送システム、またはデバイス内の様々な構成要素を結合するその他のスイッチファブリックのうちの任意の１つまたは複数を含んでもよい。システムバスまたはインターコネクトは種々のバス構造の任意の１つまたは組み合わせを含むことができ、その例には、メモリバスもしくはメモリコントローラ、周辺バス、パリティブロック、エラー訂正コード（ＥＣＣ）ブロック、ユニバーサルシリアルバス、及び／またはさまざまなバスアーキテクチャのいずれかを利用するプロセッサバスもしくはローカルバスがある。

【0100】

電子デバイス８００はまた、データ保存を可能にする１つまたは複数のメモリデバイス８０４を含み、その例として、ランダムアクセスメモリ（ＲＡＭ）、不揮発性メモリ（例えば、読み取り専用メモリ（ＲＯＭ）、フラッシュメモリ、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ））、及びディスクストレージデバイスが挙げられる。したがって、メモリデバイス（複数可）８０４を、システムの種々の論理ストレージレベル全域に、及び種々の物理構成要素に分散させることができる。メモリデバイス８０４（複数可）は、デバイスデータ１１０、他の種類のコード及び／またはデータ、及び様々なデバイスアプリケーション８０６（例えば、ソフトウェアアプリケーションまたはプログラム）を格納するためのデータストレージメカニズムを提供する。例えば、オペレーティングシステム８０８は、メモリデバイス８０４内にソフトウェア命令として保持され、プロセッサ１０６によって実行され得る。

【0101】

いくつかの実施態様では、電子デバイス８００は、オーディオデータを処理し、及び／またはオーディオデータ及びビデオデータをオーディオシステム８１２及び／またはディスプレイシステム８１４（例えば、ビデオバッファまたはスマートフォンやカメラの画面）に渡すオーディオ及び／またはビデオ処理システム８１０も含む。オーディオシステム８１２及び／またはディスプレイシステム８１４は、オーディオ、ビデオ、ディスプレイ及び／または画像データを処理、表示及び／またはそうでなければレンダリングする任意のデバイスを含んでもよい。ディスプレイデータ及びオーディオ信号を、高周波（ＲＦ）リンク、Ｓビデオリンク、高精細度マルチメディアインターフェース（ＨＤＭＩ（登録商標））、コンポジットビデオリンク、コンポーネントビデオリンク、デジタルビデオインターフェース（ＤＶＩ）、アナログオーディオ接続、ビデオバス、またはメディアデータポート８１６などの他の同様の通信リンクを介して、オーディオ構成要素及び／またはディスプレイ構成要素に通信することができる。いくつかの実施態様では、オーディオシステム８１２及び／またはディスプレイシステム８１４は、電子デバイス８００の外部構成要素または別個の構成要素である。あるいは、例えば、ディスプレイシステム８１４を、統合タッチインターフェースの一部など、例示的な電子デバイス８００の集積構成要素とすることができる。

【0102】

図８の電子デバイス８００は、図１の装置１０２の例示的な実施態様、すなわち、図１Ｂから図７を参照して説明したように、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を実装することができるデバイスの例示的な実施態様である。したがって、電子デバイス８００はセキュリティ回路１１２を含むことができ、このセキュリティ回路１１２を、別個のＩＣチップとすることができる、またはプロセッサ１０６、電子回路８０２もしくはメモリデバイス８０４などの別のＩＣチップもしくはデバイスの一部として含むことができる。したがって、図示された構成要素の１つまたは複数を、ＳｏＣのように同じＩＣチップ上に、または少なくとも単一のプリント回路基板（ＰＣＢ）上に、集積してもよい。

【0103】

セキュリティ回路１１２は、暗号化または復号化を使用して暗号的に安全な動作を実行するＡＥＳユニット１１６を含んでもよい。ＡＥＳユニット１１６は、上記のドメイン指向のマスキングを使用した安全で効率的なデータ処理の１つまたは複数の態様に従って、任意の数のＳ－Ｂｏｘまたはそのレジスタを含むことができる。したがって、本明細書に記載したとおりドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の原理を、図８の電子デバイス８００によって、またはこれと併せて、実装することができる。

【0104】

ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理を実装するための上記の技法とシステムの態様は、高度暗号化標準（ＡＥＳ）に適用可能であると説明されているが、上記の技法とシステムは、セキュアハッシュアルゴリズム（ＳＨＡ）（例えば、ＳＨＡ－１、ＳＨＡ－２、ＳＨＡ－３、Ｋｅｃｃａｋ）、認証暗号化及びハッシュ（ＡＳＣＯＮ）、Ｒｉｖｅｓｔ－Ｓｈａｍｉｒ－Ａｄｌｅｍａｎ（ＲＳＡ）、トリプルデータ暗号化アルゴリズム（３ＤＥＳ）、Ｔｗｏｆｉｓｈ、楕円曲線暗号（ＥＣＣ）など、様々な他の暗号化スキームやアプリケーションのいずれかにも適用できる。

【0105】

文脈により別段の指示がない限り、本明細書における「または」という言葉の使用を、「包括的なまたは」、または「または」という言葉によってリンクされている１つまたは複数の項目の包含または適用を許可する用語の使用とみなしてもよい（例えば、「ＡまたはＢ」という語句を、「Ａ」のみを許可するもの、「Ｂ」のみを許可するもの、または「Ａ」と「Ｂ」の両方を許可するものとして解釈してもよい）。また、本明細書で使用されるように、項目のリストの「少なくとも１つ」を指すフレーズは、単一のメンバーを含む、それらの項目の任意の組み合わせを指す。例えば、「ａ、ｂ、ｃの少なくとも１つ」は、ａ、ｂ、ｃ、ａｂ、ａｃ、ｂｃ、ａｂｃだけでなく、同じ要素の倍数を含む任意の組み合わせ（例えば、ａａ、ａａａ、ａａｂ、ａａｃ、ａｂｂ、ａｃｃ、ｂｂ、ｂｂｂ、ｂｂｃ、ｃｃ、ｃｃｃ、またはａ、ｂ、ｃの任意の他の順序）もカバーすることができる。さらに、添付の図面で示す項目及び本明細書で説明する用語は、１つまたは複数の項目または用語を示す場合があり、したがって、本記載要件における項目及び用語の単数形または複数形を互換的に参照することができる。安全な暗号化プロセッサを実施態様は、特定の機能及び／または方法に特有の言語で説明されているが、添付の特許請求の範囲の主題は、必ずしも記載された特定の機能または方法に限定されるわけではない。むしろ、特定の機能及び方法は、安全な暗号化動作の例示的な実施態様として開示されている。

【0106】

ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の例を以下に示す。
例１：高度暗号化標準の置換ボックスを含む集積回路であって、第１ステージは、マスクされたガロア体乗算器、マスクされたガロア体乗算器への少なくとも２つの入力レジスタ、高度暗号化標準の置換ボックスの第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタ、マスクされたガロア体乗算器への少なくとも２つの入力レジスタの第１入力レジスタと、第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタの第１パイプラインレジスタを含む第１対のレジスタで動作するように構成された第１フリップフロップ、及び少なくとも２つの入力レジスタの第２入力レジスタと、少なくとも２つのパイプラインレジスタの第２パイプラインレジスタを含む第２対のレジスタで動作するように構成された第２フリップフロップを含む、集積回路。

【0107】

例２：マスクされたガロア体乗算器への少なくとも２つの入力レジスタが４つの入力レジスタを含み、及び／または、高度暗号化標準の置換ボックスの第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタが４つのパイプラインレジスタを含む、例１の集積回路。

【0108】

例３：第１ステージは、マスクされたガロア体乗算器への少なくとも２つの入力レジスタのうちの第３入力レジスタと、第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタのうちの第３パイプラインレジスタを含む第３対のレジスタで動作するように構成された第３フリップフロップ、及び／または、マスクされたガロア体乗算器への少なくとも２つの入力レジスタのうちの第４入力レジスタと、第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタのうちの第４パイプラインレジスタを含む第４対のレジスタで動作するように構成された第４フリップフロップをさらに含む、例１の集積回路。

【0109】

例４：マスクされたガロア体乗算器はマスクされた第１ガロア体乗算器であり、及び／または、高度暗号化標準の置換ボックスは第２ステージをさらに含み、第２ステージが、マスクされた第２ガロア体乗算器と、マスクされた第２ガロア体乗算器への少なくとも２つの入力レジスタとを含む、例１の集積回路。第２ステージは、高度暗号化標準の置換ボックスの第２ステージから第３ステージへの少なくとも２つのパイプラインレジスタ、マスクされた第２ガロア体乗算器への少なくとも２つの入力レジスタのうちの第３入力レジスタと、第２ステージから第３ステージへの少なくとも２つのパイプラインレジスタのうちの第３パイプラインレジスタを含む第３対のレジスタで動作するように構成された第３フリップフロップと、マスクされた第２ガロア体乗算器への少なくとも２つの入力レジスタのうちの第４入力レジスタと、第２ステージから第３ステージへの少なくとも２つのパイプラインレジスタのうちの第４パイプラインレジスタを含む第４対のレジスタで動作するように構成された第４フリップフロップをさらに含むことができる。

【0110】

例５：マスクされた第２ガロア体乗算器への少なくとも２つの入力レジスタが４つの入力レジスタを含み、及び／または、高度暗号化標準の置換ボックスの第２ステージから第３ステージへの少なくとも２つのパイプラインレジスタが４つのパイプラインレジスタを含む、例４の集積回路。

【0111】

例６：高度暗号化標準の置換ボックスが、マスクされた第２ガロア体乗算器への少なくとも２つの入力レジスタのうちの第５入力レジスタと、第２ステージから第３ステージへの少なくとも２つのパイプラインレジスタのうちの第５パイプラインレジスタを含む第５対のレジスタで動作するように構成された第５フリップフロップ、及び／または、マスクされた第２ガロア体乗算器への少なくとも２つの入力レジスタのうちの第６入力レジスタと、第２ステージから第３ステージへの少なくとも２つのパイプラインレジスタのうちの第６パイプラインレジスタを含む第６対のレジスタで動作するように構成された第６フリップフロップを含む第２ステージをさらに含む、例４の集積回路。

【0112】

例７：第１対のレジスタ及び第２対のレジスタはマスクまたはマスクデータを格納する、例１の集積回路。

【0113】

例８：高度暗号化標準の置換ボックスの少なくとも一部に対して回路合成ツールが無効にされている、例１の集積回路。

【0114】

例９：少なくとも２つの高度暗号化標準の置換ボックスを備え、少なくとも２つの高度暗号化標準置換ボックスのうちの第１の高度暗号化標準の置換ボックスは、第１ガロア体乗算器を含む前ステージを含み、第１ガロア体乗算器の出力が、少なくとも２つの高度暗号化標準の置換ボックスのうちの追加の高度暗号化標準の置換ボックス（例えば、第１の高度暗号化標準の置換ボックスとは異なる）の後続ステージ内の第２ガロア体乗算器の乱数入力に結合される、集積回路。

【0115】

例１０：第１ガロア体乗算器の出力が、追加の高度暗号化標準の置換ボックスの後続ステージ内の第３ガロア体乗算器の乱数入力に、または少なくとも２つの高度暗号化標準の置換ボックスのうちの別の高度暗号化標準の置換ボックスの後続ステージ内の第４ガロア体乗算器の乱数入力に、さらに結合され、別の高度暗号化標準の置換ボックスは追加の高度暗号化標準の置換ボックスとは異なる、例９の集積回路。

【0116】

例１１：第１ガロア体乗算器の出力の第１部分が第２ガロア体乗算器の乱数入力に結合され、出力の第１部分は出力よりも少ないビット数を有し、及び／または第１ガロア体乗算器の出力の第２部分が第３ガロア体乗算器の乱数入力に結合され、出力の第２部分は出力よりも少ないビット数を有する、例１０の集積回路。

【0117】

例１２：第１ガロア体乗算器の出力は第１出力であり、第１高度暗号化標準の置換ボックスの前ステージは、第２出力を有する第５ガロア体乗算器をさらに含み、第５ガロア体乗算器の第２出力の第３部分は第２ガロア体乗算器の乱数入力に結合され、第２出力の第３部分は第２出力よりも少ないビット数を有し、及び／または第５ガロア体乗算器の第２出力の第４部分は第３ガロア体乗算器の乱数入力に結合され、第２出力の第４部分は第２出力よりも少ないビット数を有する、例１１の集積回路。

【0118】

例１３：第１ガロア体乗算器からの出力は、第１ガロア体乗算器の部分結果を含み、部分結果は、マスクまたはマスクデータの少なくとも一部を含む、例９の集積回路。

【0119】

例１４：少なくとも２つの高度暗号化標準の置換ボックスは、高度暗号化標準の置換ボックスの第１セットであり、集積回路はさらに、少なくとも２つの異なる高度暗号化標準の置換ボックスを含む高度暗号化標準の置換ボックスの第２セットを含み、少なくとも２つの異なる高度暗号化標準の置換ボックスの第２の高度暗号化標準の置換ボックスは、マスクされた第６ガロア体乗算器を含む前ステージを含み、第６ガロア体乗算器の出力は、少なくとも２つの異なる高度暗号化標準の置換ボックスのうちの追加の高度暗号化標準の置換ボックスの後続ステージ内の第７ガロア体乗算器の乱数入力に結合される、例９の集積回路。

【0120】

例１５：高度暗号化標準の置換ボックスの第１セットと高度暗号化標準の置換ボックスの第２セットが異なる数の高度暗号化標準の置換ボックスを含む、例１４の集積回路。

【0121】

例１６：例１～１５のいずれか１つの集積回路を使用して安全な暗号化動作を実行する方法。例えば、方法は、第１Ｓ－Ｂｏｘ（例えば、Ｓ－Ｂｏｘ１１８）の第１ＧＦ乗算器（例えば、ＧＦ乗算器４１６）を評価することと、第１Ｓ－Ｂｏｘの中間結果を第２Ｓ－Ｂｏｘ（例えば、Ｓ－Ｂｏｘ１１８）の第２ＧＦ乗算器（例えば、ＧＦ乗算器４１６）に送信することと、第２ＧＦ乗算器で第１ＧＦ乗算器の中間結果を受信することと、第１ＧＦ乗算器の中間結果をリマスキングの新しい乱数として使用して第２ＧＦ乗算器を評価することとを含むことができる。別の例として、方法は、第１フリップフロップによって、高度暗号化標準の置換ボックスの第１ステージに含まれるマスクされたガロア体乗算器への少なくとも２つの入力レジスタのうちの第１入力レジスタと、高度暗号化標準の置換ボックスの第１ステージから第２ステージへの少なくとも２つのパイプラインレジスタのうちの第１パイプラインレジスタとを含む第１対のレジスタで動作することと、第２フリップフロップによって、少なくとも２つの入力レジスタのうちの第２入力レジスタと、少なくとも２つのパイプラインレジスタのうちの第２パイプラインレジスタとを含む第２対のレジスタ対で動作することとを含むことができる。各フリップフロップは、例えば、それぞれの入力レジスタとパイプラインレジスタで動作し、信号内のグリッチ（過渡的な電圧変化）の発生を制御する。

【0122】

ドメイン指向のマスキングを使用して効率的かつ安全なデータ処理を実装するための記載された装置、システム、及び方法の態様は、機能及び／または方法に特有の言語で説明されているが、添付の特許請求の範囲の主題は、必ずしも記載された特定の機能または方法に限定されるわけではない。むしろ、特定の機能及び方法は、ドメイン指向のマスキングを使用した効率的かつ安全なデータ処理の例示的な実施態様として開示されており、その他の均等な機能及び方法は、添付の特許請求の範囲内にあることが意図される。さらに、ドメイン指向マスキングを使用した効率的かつ安全なデータ処理の様々な態様が説明されており、説明されている各態様を独立して、または１つまたは複数の他の説明されている態様と関連させて実装することができることが理解される。

【図1】